KR20180056459A - 주사 구동부 및 그의 구동방법 - Google Patents

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Abstract

본 발명은 구동의 신뢰성을 확보할 수 있도록 한 주사 구동부에 관한 것이다.
본 발명의 실시예에 의한 주사 구동부는 서로 다른 위상의 클럭신호들을 공급받기 위한 복수의 클럭선들과, 상기 클럭선들 중 적어도 하나와 접속되는 복수의 스테이지들과, 초기화펄스를 공급받는 초기화선과, 상기 초기화선과 상기 클럭선들 사이에 각각 접속되며, 상기 초기화펄스가 공급될 때 턴-온되는 제 1제어 트랜지스터와, 상기 초기화선과 상기 복수의 스테이지들 사이에 각각 접속되며, 상기 초기화펄스가 공급될 때 턴-온되는 제 2제어 트랜지스터를 구비한다.

Description

주사 구동부 및 그의 구동방법{SCAN DRIVER AND DRIVING METHOD THEREOF}
본 발명의 실시예는 주사 구동부 및 그의 구동방법에 관한 것으로, 특히 구동의 신뢰성을 확보할 수 있도록 한 주사 구동부 및 그의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD) 및 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다.
주사 구동부는 주사선들에 접속되는 스테이지들을 구비한다. 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사신호를 공급한다. 이를 위하여, 스테이지들 각각은 P형(예를 들면, PMOS) 및/또는 N형(예를 들면, NMOS)의 트랜지스터로 구성되며, 화소들과 동시에 패널에 실장될 수 있다. 화소들과 동시에 스테이지가 패널에 실장되는 경우 제조비용이 절감된다.
한편, 스테이지가 N형 트랜지스터로 구현되는 경우 트랜지스터의 특성 변화로 인하여 트랜지스터가 턴-오프되지 않을 수 있다. 일례로, N형 트랜지스터로 부극성의 Vgs의 전압이 주기적으로 인가되면 문턱전압이 네가티브 쉬프트(negative shift)되고, 이에 따라 트랜지스터가 턴-오프되지 않을 수 있다.
따라서, 본 발명은 구동의 신뢰성을 확보할 수 있도록 한 주사 구동부 및 그의 구동방법을 제공하는 것이다.
본 발명의 실시예에 의한 주사 구동부는 서로 다른 위상의 클럭신호들을 공급받기 위한 복수의 클럭선들과, 상기 클럭선들 중 적어도 하나와 접속되는 복수의 스테이지들과, 초기화펄스를 공급받는 초기화선과, 상기 초기화선과 상기 클럭선들 사이에 각각 접속되며, 상기 초기화펄스가 공급될 때 턴-온되는 제 1제어 트랜지스터와, 상기 초기화선과 상기 복수의 스테이지들 사이에 각각 접속되며, 상기 초기화펄스가 공급될 때 턴-온되는 제 2제어 트랜지스터를 구비한다.
실시 예에 의한, 상기 초기화펄스는 상기 주사 구동부로 전원이 공급될 때 공급된다.
실시 예에 의한, 상기 초기화펄스는 상기 주사 구동부로 전원이 차단될 때 공급된다.
실시 예에 의한, 상기 복수의 스테이지들 각각은 상기 복수의 클럭선들 중 어느 하나인 제 1클럭선과 접속되는 제 1입력단자, 게이트 오프 전압을 공급받는 제 2전원 입력단자, 제 1노드 및 제 2노드와 접속되며, 출력단자로 주사신호를 공급하기 위한 출력부와; 상기 제 1입력단자 및 상기 출력단자에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 제 1제어부와; 게이트 온 전압을 공급받는 제 1전원 입력단자에 접속되며, 상기 제 2노드의 전압을 안정화하기 위한 제 2제어부와; 이전단 스테이지의 주사신호를 공급받는 제 2입력단자, 다음단 스테이지의 주사신호를 공급받는 제 4입력단자, 상기 출력단자 및 상기 제 1전원 입력단자에 접속되며,상기 제 1노드의 전압을 제어하기 위한 입력부와; 상기 복수의 클럭선들 중 어느 하나인 제 2클럭선과 접속되는 제 3입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와; 상기 제 2노드와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 2트랜지스터를 구비한다.
실시 예에 의한, 상기 제 2제어 트랜지스터는 상기 제 2입력단자와 상기 초기화선 사이에 접속된다.
실시 예에 의한, 상기 초기화펄스가 공급될 때 적어도 일부기간 동안 상기 제 1트랜지스터 및 상기 제 2트랜지스터의 Vgs 및 Vds는 정극성 전압으로 설정된다.
실시 예에 의한, 상기 Vgs 및 Vds는 동일 전압으로 설정된다.
실시 예에 의한, 상기 제 1클럭선과 상기 제 2클럭선으로 공급되는 클럭신호는 하이레벨 기간이 중첩되지 않는다.
실시 예에 의한, 상기 출력부는 상기 제 1입력단자와 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 3트랜지스터와; 상기 출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 4트랜지스터와; 상기 제 1노드와 상기 출력단자 사이에 접속되는 제 1커패시터와; 상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되는 제 2커패시터를 구비한다.
실시 예에 의한, 상기 제 1제어부는 상기 제 1노드와 상기 출력단자 사이에 직렬로 접속되는 제 5트랜지스터 및 제 6트랜지스터를 구비하며; 상기 제 5트랜지스터의 게이트전극은 상기 제 1입력단자에 접속되고, 상기 제 6트랜지스터의 게이트전극은 상기 제 2노드에 접속된다.
실시 예에 의한, 상기 제 2제어부는 상기 제 2노드와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 7트랜지스터를 구비한다.
실시 예에 의한, 상기 입력부는 상기 출력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 4입력잔자에 접속되는 제 8트랜지스터와; 상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 9트랜지스터를 구비한다.
본 발명의 실시예에 의한 스테이지들을 구비하는 주사 구동부의 구동방법에 있어서; 상기 스테이지들에 포함된 적어도 하나의 트랜지스터의 문턱전압이 포지티브 쉬프트되도록 상기 스테이지들로 초기화펄스를 공급하는 단계를 포함하며; 상기 초기화펄스가 공급될 때 상기 적어도 하나의 트랜지스터의 Vgs 및 Vds는 정극성 전압으로 설정된다.
실시 예에 의한, 상기 Vgs 및 Vds는 동일 전압으로 설정된다.
실시 예에 의한, 상기 초기화펄스는 상기 주사 구동부로 전원이 공급될 때 공급된다.
실시 예에 의한, 상기 초기화펄스는 상기 주사 구동부로 전원이 차단될 때 공급된다.
본 발명의 실시예에 의한 주사 구동부 및 그의 구동방법에 의하면 스테이지에 포함된 적어도 하나의 특정 트랜지스터의 특성을 초기화하고, 이에 따라 구동의 신뢰성을 확보할 수 있다. 특히, 본 발명의 실시예에서는 특정 트랜지스터의 Vgs 및 Vds에 정극성 전압, 일례로 동일한 Vgs 및 Vds 전압을 공급하여 특정 트랜지스터의 문턱전압을 초기화할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 의한 트랜지스터 특성 초기화방법을 나타내는 도면이다.
도 2는 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 3은 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 4는 도 3에 도시된 스테이지 연결단자의 실시예를 나타내는 도면이다.
도 5는 도 4에 도시된 스테이지의 실시예에 의한 회로도를 나타내는 도면이다.
도 6은 도 5에 도시된 스테이지 회로의 구동방법을 나타내는 파형도이다.
도 7은 본 발명의 실시예에 의한 문턱전압 초기화방법을 나타내는 파형도이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1a 및 도 1b는 본 발명의 실시예에 의한 트랜지스터 특성 초기화방법을 나타내는 도면이다. 도 1a 및 도 1b는 다양한 조건에 대응하여 위하여 초기 문턱전압이 상이한 N형 트랜지스터를 이용하여 실험을 진행하였다.
도 1a 및 도 1b를 참조하면, N형 트랜지스터의 Vgs 전압을 부극성, 예를 들면 -35V로 설정한다. 그리고, 스테이지의 구동조건과 유사해질 수 있도록 N형 트랜지스터로 소정 휘도, 예를 들면 500nit 휘도의 빛을 공급한다.
이 경우, N형 트랜지스터의 문턱전압은 소정시간 후에 네가티브로 쉬프트된다. 일례로, 도 1a에 도시된 바와 같이 N형 트랜지스터의 문턱전압은 -0.15V에서 대략 -0.48V로 하강될 수 있다. 또한, 도 1b에 도시된 바와 같이 N형 트랜지스터의 문턱전압은 대략 -0.23V에서 대략 -0.33V로 하강될 수 있다. 이와 같은 N형 트랜지스터의 문턱전압이 하강되면 N형 트랜지스터의 턴-오프 조건에서 누설전류가 발생되고, 이에 따라 동작의 신뢰성이 저하된다.
본 발명의 실시예에서는 N형 트랜지스터의 문턱전압이 포지티브 쉬프트(positive shift)되도록 Vgs 및 Vds 전압을 정극성으로 설정한다. 일례로, Vgs 및 Vds는 동일한 전압, 예를 들면 Vgs 전압을 35V, Vds 전압을 35V로 설정할 수 있다.
도 1a에 도시된 바와 같이 N형 트랜지스터의 Vgs 및 Vds 전압을 35V로 설정하는 경우 문턱전압이 포지티브 쉬프트(positive shift)된다. 특히, 한 프레임의 일부기간, 예를 들어 한 프레임의 0.01%(60Hz의 경우 1.67㎲)의 시간 동안 Vgs 및 Vds 전압을 35V로 설정하는 경우 N형 트랜지스터의 문턱전압은 -0.48V에서 -0.37V로 변경된다.
도 1b에 도시된 바와 같이 N형 트랜지스터의 Vgs 및 Vds 전압을 35V로 설정하는 경우 문턱전압이 포지티브 쉬프트(positive shift)된다. 특히, 한 프레임의 일부기간, 예를 들어 한 프레임의 0.05%(60Hz의 경우 8.33㎲)의 시간 동안 Vgs 및 Vds 전압을 35V로 설정하는 경우 N형 트랜지스터의 문턱전압은 -0.33V에서 대략 -0.23V로 변경된다. 즉, N형 트랜지스터의 Vgs 및 Vds 전압을 정극성으로 설정하는 경우 문턱전압 특성이 초기화(즉, 포지티브 쉬프트)되고, 이에 따라 동작의 신뢰성을 확보할 수 있다.
한편, N형 트랜지스터의 문턱전압 특성은 정극성의 Vgs 및 Vds 전압이 인가된 후 서서히 포지티브로 쉬프트된다. 본 발명의 실시예에서는 N형 트랜지스터의 문턱전압 특성이 안정적으로 초기화될 수 있도록 표시장치에 전원이 공급될 때 및/또는 표시장치에 전원이 차단될 때 N형 트랜지스터의 문턱전압 특성을 초기화한다. 이 경우, N형 트랜지스터의 문턱전압 특성이 초기화될 수 있는 시간을 확보할 수 있고, 이에 따라 동작의 신뢰성이 향상된다.
도 2는 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 주사 구동부(110), 데이터 구동부(120), 타이밍 제어부(130) 및 호스트 시스템(140)을 구비한다.
화소부(100)는 데이터선(D) 및 주사선(S)과 접속되도록 위치되는 복수의 화소(PXL)들을 구비한다. 화소(PXL)들은 데이터신호에 대응하여 소정 휘도의 빛을 외부로 공급한다.
표시장치가 유기전계발광 표시장치로 설정되는 경우, 화소(PXL)들 각각은 구동 트랜지스터(미도시)를 포함하는 복수의 트랜지스터들과 유기 발광 다이오드(미도시)를 구비한다. 화소(PXL)는 주사선(S)으로 주사신호가 공급될 때 선택되어 데이터선(D)으로부터 데이터신호를 공급받는다. 이후, 화소(PXL)에 포함된 구동 트랜지스터는 데이터신호에 대응하는 전류를 유기 발광 다이오드로 공급하고, 이에 따라 유기 발광 다이오드에서 소정 휘도의 빛이 생성된다.
표시장치가 액정 표시장치로 설정되는 경우, 화소(PXL)들 각각은 스위칭 트랜지스터(미도시) 및 액정 커패시터(미도시)를 구비한다. 화소(PXL)는 주사선(S)으로 주사신호가 공급될 때 선택되어 데이터선(D)으로부터 데이터신호를 공급받는다. 이후, 화소(PXL)는 데이터신호에 대응하여 액정의 투과율을 제어함으로써 소정 휘도의 빛이 외부로 공급되도록 제어한다.
데이터 구동부(120)는 타이밍 제어부(130)로부터 입력되는 영상 데이터(RGB)를 이용하여 데이터신호를 생성한다. 데이터 구동부(120)에서 생성된 데이터신호는 데이터선(D)들로 공급된다.
주사 구동부(110)는 주사선(S)들로 주사신호를 공급한다. 일례로, 주사 구동부(110)는 주사선(S)들로 주사신호를 순차적으로 공급할 수 있다. 주사선(S)들로 주사신호가 순차적으로 공급되면 화소들이 수평라인 단위로 선택되고, 주사신호에 의하여 선택된 화소들은 데이터신호를 공급받는다. 이를 위하여, 주사 구동부(110)는 도 3에 도시된 바와 같이 주사선(S)들 각각에 접속되는 스테이지(ST)를 구비한다. 이와 같은 주사 구동부(110)는 패널에 실장될 수 있다. 즉, 주사 구동부(1100는 박막 공정을 통해서 기판에 실장될 수 있다. 또한, 주사 구동부(110)는 화소부(100)를 사이에 두고 양측에 실장될 수도 있다.
타이밍 제어부(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110)로 공급하고, 데이터 제어신호를 데이터 구동부(120)로 공급한다.
게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC) 및 초기화 펄스(IP)가 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 주사신호의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다. 초기화 펄스(IP)는 스테이지(ST)에 포함된 하나 이상의 트랜지스터의 문턱전압을 초기화하는 신호를 의미한다. 이와 같은 초기화 펄스(IP)는 스테이지의 동작에 영향을 주지 않음과 동시에 문턱전압이 안정적으로 초기화되도록 표시장치(즉, 주사 구동부(110))에 전원이 공급되는 시점 및/또는 전원이 오프되는 시점에 공급될 수 있다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC) 및 소스 출력 인에이블신호(Source Output Enable : SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
호스트 시스템(140)은 소정의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(130)로 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(130)로 공급한다.
도 3은 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 5개의 스테이지를 도시하기로 한다.
도 3을 참조하면, 본 발명의 실시예에 의한 주사 구동부(110)는 복수의 스테이지들(ST1 내지 ST5)을 구비한다. 스테이지들(ST1 내지 ST5)은 각각은 주사선들(S1 내지 S5) 중 어느 하나와 접속되며, 게이트 스타트 펄스(GSP)에 대응하여 주사선들(S1 내지 S5)로 주사신호를 공급한다. 여기서, i(i는 자연수)번째 스테이지(STi)는 i번째 주사선(Si)에 접속되어 i번째 주사선(Si)으로 주사신호를 공급할 수 있다.
스테이지들(ST1 내지 ST5) 각각은 클럭선들(112a 내지 112d) 중 두 개의 클럭선(112a 내지 112d 중 두 개)에 접속된다. 타이밍 제어부(130)는 제 1클럭선(112a)으로 제 1클럭신호(CLK1)를 공급하고, 제 2클럭선(112b)으로 제 2클럭신호(CLK2)를 공급한다. 그리고, 타이밍 제어부(130)는 제 3클럭선(112c)으로 제 3클럭신호(CLK3)를 공급하고, 제 4클럭선(112d)으로 제 4클럭신호(CLK4)를 공급한다.
제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 도 6에 도시된 바와 같이 하이레벨 및 로우레벨을 반복하는 구형파 신호이다. 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 순차적으로 공급되며, 현재 공급된 클럭신호는 이전에 공급된 클럭신호와 하이레벨 기간이 일부 중첩되도록 설정된다.
스테이지들(ST1 내지 ST5) 각각은 게이트 쉬프트 클럭(GSC)으로써 타이밍 제어부(130)로부터 공급되는 클럭신호들(CLK1 내지 CLK4) 중 두 개의 클럭신호를 공급받는다.
j(j는 1, 5, 9,...)번째 스테이지(STj)는 제 1클럭신호(CLK1) 및 제 3클럭신호(CLK3)를 공급받고, j+1번째 스테이지(STj+1)는 제 2클럭신호(CLK2) 및 제 4클럭신호(CLK4)를 공급받는다. 그리고, j+2번째 스테이지(STj+2)는 제 3클럭신호(CLK3) 및 제 1클럭신호(CLK1)를 공급받고, j+3번째 스테이지(STj+3)는 제 4클럭신호(CLK4) 및 제 2클럭신호(CLK2)를 공급받는다.
여기서, 동일 스테이지로 공급되는 클럭신호(CLK), 예컨데 j번째 스테이지(STj)로 공급되는 제 1클럭신호(CLK1) 및 제 3클럭신호(CLK3)의 하이레벨 기간은 중첩되지 않는다.
본 발명의 실시예에 의한 주사 구동부(110)는 초기화선(IL), 제 1제어 트랜지스터(MC1)들 및 제 2제어 트랜지스터(MC2)들을 구비한다.
초기화선(IL)은 타이밍 제어부(130)로부터 초기화 펄스(IP)를 공급받는다. 초기화 펄스(IP)는 스테이지들(ST1 내지 ST5) 각각에 포함된 적어도 하나의 트랜지스터의 문턱전압을 초기화하기 위하여 사용된다.
클럭선들(112a 내지 112d) 각각과 초기화선(IL) 사이에는 제 1제어 트랜지스터(MC1)가 위치된다. 그리고, 제 1제어 트랜지스터(MC1)의 게이트전극은 초기화선(IL)과 접속된다. 이와 같은 제 1제어 트랜지스터(MC1)는 초기화선(IL)으로 초기화 펄스(IP)가 공급될 때 턴-온되어 초기화 펄스(IP)를 클럭선들(112a 내지 112d)로 공급한다.
클럭선들(112a 내지 112d) 각각과 스테이지들(ST1 내지 ST5) 각각의 사이에는 제 2제어 트랜지스터(MC2)가 위치된다. 일례로, 제 2트랜지스터(MC2)는 스테이지(ST)에 포함되며 이전단 스테이지의 주사신호 또는 게이트 스타트 펄스(GSP)를 공급받기 위한 제 2입력단자(미도시)에 접속될 수 있다.
제 2제어 트랜지스터(MC2)의 게이트전극은 초기화선(IL)에 접속된다. 이와 같은 제 2제어 트랜지스터(MC2)는 초기화선(IL)으로 초기화 펄스(IP)가 공급될 때 턴-온되어 초기화 펄스(IP)를 스테이지들(ST1 내지 ST5)로 공급한다.
한편, 본 발명의 실시예에서 제 1제어 트랜지스터(MC1) 및 제 2제어 트랜지스터(MC2)는 스테이지들(ST1 내지 ST5) 각각에 포함된 트랜지스터들과 동일한 도전형으로 형성될 수 있다. 일례로, 제 1제어 트랜지스터(MC1) 및 제 2제어 트랜지스터(MC2)는 N형 트랜지스터(일례로, NMOS)로 형성될 수 있다.
도 4는 도 3에 도시된 스테이지 연결단자의 실시예를 나타내는 도면이다. 도 4에서는 설명의 편의성을 위하여 i번째 스테이지(STi)를 도시하며, i번째 스테이지(STi)는 제 2클럭신호(CLK2) 및 제 4클럭신호(CLK4)를 공급받는 것으로 가정하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 제 1입력단자(1121), 제 2입력단자(1122), 제 3입력단자(1123), 제 4입력단자(1124), 출력단자(1125), 제 1전원 입력단자(1126), 제 2전원 입력단자(1127)를 구비한다.
제 1입력단자(1121)는 제 2클럭신호(CLK2)를 공급받는다. 이와 같은 제 1입력단자(1121)는 제 2클럭선(112b) 및 제 1제어 트랜지스터(MC1)를 경유하여 초기화선(IL)에 접속된다.
제 2입력단자(1122)는 이전단 스테이지(STi-1)의 주사신호, 일례로 제 i-1주사신호(SSi-1)를 공급받는다. 여기서, 제 i스테이지(STi)가 제 1스테이지로 설정되는 경우, 제 2입력단자(1122)로는 게이트 스타트 펄스(GSP)가 공급된다. 그리고, 제 2입력단자(1122)는 제 2제어 트랜지스터(MC2)를 경유하여 초기화선(IL)에 접속된다.
제 3입력단자(1123)는 제 4클럭신호(CLK4)를 공급받는다. 이와 같은 제 3입력단자(1123)는 제 4클럭선(112d) 및 제 1제어 트랜지스터(MC1)를 경유하여 초기화선(IL)에 접속된다.
제 4입력단자(1124)는 다음단 스테이지(STi+2)의 주사신호, 일례로, 제 i+2주사신호(SSi+2)를 공급받는다.
출력단자(1125)는 제 i스테이지(STi)의 주사신호(SSi)를 출력한다. 제 i스테이지(STi)의 출력단자(1125)로 공급된 주사신호(SSi)는 제 i주사선(Si)으로 공급된다. 그리고, 제 i스테이지(STi)의 출력단자(1125)로 공급된 주사신호(SSi)는 다음단 스테이지(STi+1)의 제 2입력단자(1122) 및 이전단 스테이지(STi-2)의 제 4입력단자(1124)로 공급된다.
제 1전원 입력단자(1126)는 게이트 온 전압(VGH)을 공급받고, 제 2전원 입력단자(1127)는 게이트 오프 전압(VGL)을 공급받는다. 게이트 온 전압(VGH)은 스테이지(STi)에 포함된 트랜지스터가 턴-온되는 전압을 의미하며, 게이트 오프 전압(VGL)은 스테이지(STi)에 포함된 트랜지스터가 턴-오프되는 전압을 의미한다. 이를 위하여, 게이트 온 전압(VGH)은 게이트 오프 전압(VGL)보다 높은 전압으로 설정될 수 있다.
또한, 클럭신호들(CLK1 내지 CLK4)의 하이레벨은 게이트 온 전압(VGH)으로 설정되고, 로우레벨은 게이트 오프 전압(VGL)으로 설정될 수 있다. 게이트 온 전압(VGH) 및 게이트 오프 전압(VGL)은 스테이지(STi)의 회로구조, 동작조건 및 패널의 해상도 등을 고려하여 실험적으로 설정될 수 있다.
도 5는 도 4에 도시된 스테이지의 실시예에 의한 회로도를 나타내는 도면이다. 이후, 설명에서 클럭신호가 공급된다는 것은 트랜지스터가 턴-온될 수 있는 게이트 온 전압, 즉 하이레벨의 전압이 공급되는 것을 의미하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 출력부(202), 제 1제어부(204), 제 2제어부(206), 입력부(208), 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)를 구비한다. 출력부(202), 제 1제어부(204), 제 2제어부(206), 입력부(208)에 포함되는 트랜지스터들(M3 내지 M9), 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)는 N형 트랜지스터로 설정된다. 즉, 본 발명의 실시예에서 스테이지(STi)에 포함되는 트랜지스터들(M1 내지 M9)은 N형 트랜지스터로 설정된다.
트랜지스터들(M1 내지 M9)의 액티브층은 산화물 또는 폴리로 형성될 수 있다. 그리고, 트랜지스터들(M1 내지 M9)은 탑 게이트(Top gate) 구조 및 바텀 게이트(bottom gate) 구조로 형성될 수 있다. 또한, 트랜지스터들(M1 내지 M9)에 포함된 소스전극, 게이트전극 및 드레인전극은 투명 물질 또는 불투명 물질로 형성될 수 있다.
출력부(202)는 제 1입력단자(1121)로 공급되는 제 2클럭신호(CLK2), 제 2전원 입력단자(1127)로 공급되는 게이트 오프 전압(VGL), 제 1노드(N1)의 전압 및 제 2노드(N2)의 전압에 대응하여 출력단자(1125)의 전압을 제어한다. 이를 위하여, 출력부(202)는 제 3트랜지스터(M3), 제 4트랜지스터(M4), 제 1커패시터(C1) 및 제 2커패시터(C2)를 구비한다.
제 3트랜지스터(M3)는 제 1입력단자(1121)와 출력단자(1125) 사이에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 1노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 1입력단자(1121)와 출력단자(1125)의 전기적 접속을 제어한다.
제 4트랜지스터(M4)는 출력단자(1125)와 제 2전원 입력단자(1127) 사이에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 2전원 입력단자(1127)와 출력단자(1125)의 전기적 접속을 제어한다.
제 1커패시터(C1)는 제 1노드(N1)와 출력단자(1125) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 제 1노드(N1)의 전압을 저장함과 동시에 부스팅 커패시터의 역할을 수행한다. 다시 말하여, 제 1커패시터(C1)는 제 3트랜지스터(M3)가 턴-온될 때 출력단자(1125)의 전압 상승에 대응하여 제 1노드(N1)의 전압을 상승시키고, 이에 따라 제 3트랜지스터(M3)가 턴-온 상태를 안정적으로 유지하도록 제어한다.
제 2커패시터(C2)는 제 2노드(N2)와 제 2전원 입력단자(1127) 사이에 접속된다. 이와 같은 제 2커패시터(C2)는 제 2노드(N2)의 전압을 저장한다.
제 1제어부(204)는 제 1입력단자(1121)로 공급되는 제 2클럭신호(CLK2) 및 출력단자(1125)의 전압을 이용하여 제 1노드(N1)의 전압을 제어한다. 이를 위하여, 제 1제어부(204)는 제 5트랜지스터(M5) 및 제 6트랜지스터(M6)를 구비한다.
제 5트랜지스터(M5) 및 제 6트랜지스터(M6)는 제 1노드(N1)와 출력단자(1125) 사이에 직렬로 접속된다.
제 5트랜지스터(M5)의 게이트전극은 제 1입력단자(1121)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 1입력단자(1121)로 제 2클럭신호(CLK2)가 공급될 때 턴-온되어 제 1노드(N1)와 제 6트랜지스터(M6)를 전기적으로 접속시킨다.
제 6트랜지스터(M6)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프되면서 출력단자(1125)와 제 5트랜지스터(M5)의 전기적 접속을 제어한다.
제 2제어부(206)는 제 2노드(N2)의 전압을 안정화한다. 이를 위하여, 제 2제어부(206)는 제 7트랜지스터(M7)를 구비한다.
제 7트랜지스터(M7)는 제 2노드(N2)와 제 1전원 입력단자(1126) 사이에 접속된다. 그리고, 제 7트랜지스터(M7)의 게이트전극은 제 2노드(N2)와 접속된다. 즉, 제 7트랜지스터(M7)는 제 2노드(N2)로부터 제 1전원 입력단자(1126)로 전류가 흐를 수 있도록 다이오드 형태로 접속된다. 이와 같은 제 7트랜지스터(M7)는 제 2노드(N2)의 전압이 게이트 온 전압(VGH) 이상으로 상승하는 것을 방지한다.
입력부(208)는 제 2입력단자(1122)로 공급되는 이전단 스테이지의 주사신호(SSi-1), 제 4입력단자(1124)로 공급되는 다음단 스테이지의 주사신호(SSi+2), 출력단자(1125)의 전압 및 제 1전원 입력단자(1126)로 공급되는 게이트 온 전압에 대응하여 제 1노드(N1)의 전압을 제어한다. 이를 위하여, 입력부(208)는 제 8트랜지스터(M8) 및 제 9트랜지스터(M9)를 구비한다.
제 8트랜지스터(M8)는 출력단자(1125)와 제 1노드(N1) 사이에 접속된다. 그리고, 제 8트랜지스터(M8)의 게이트전극은 제 4입력단자(1124)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 4입력단자(1124)로 제 i+2주사신호(SSi+2)가 공급될 때 턴-온되어 출력단자(1125)와 제 1노드(N1)를 전기적으로 접속시킨다.
제 9트랜지스터(M9)는 제 2전원 입력단자(1126)와 제 1노드(N1) 사이에 접속된다. 그리고, 제 9트랜지스터(M9)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 9트랜지스터(M9)는 제 2입력단자(1122)로 제 i-1주사신호(SSi-1)가 공급될 때 턴-온되어 게이트 온 전압(VGH)을 제 1노드(N1)로 공급한다.
제 1트랜지스터(M1)는 제 3입력단자(1123)와 제 2노드(N2) 사이에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 1노드(N1)의 전압에 대응하여 제 3입력단자(1123)와 제 2노드(N2)의 전기적 접속을 제어한다.
제 2트랜지스터(M2)는 제 2노드(N2)와 제 1전원 입력단자(1126) 사이에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 3입력단자(1123)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 3입력단자(1123)로 제 4클럭신호(CLK4)가 공급될 때 턴-온되어 제 2노드(N2)로 게이트 온 전압(VGH)을 공급한다.
도 6은 도 5에 도시된 스테이지 회로의 구동방법을 나타내는 파형도이다.
도 6을 참조하면, 먼저 제 1기간(T1)에는 제 3입력단자(1123)로 제 4클럭신호(CLK4)가 공급된다. 제 3입력단자(1123)로 제 4클럭신호(CLK4)가 공급되면 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 2노드(N2)로 게이트 온 전압(VGH)이 공급된다. 제 2노드(N2)로 게이트 온 전압(VGH)이 공급되면 제 4트랜지스터(M4)가 턴-온된다. 제 4트랜지스터(M4)가 턴-온되면 출력단자(1125)로는 게이트 오프 전압(VGL)이 공급된다.
제 2기간(T2)에는 제 2입력단자(1122)로 제 i-1주사신호(SSi-1)가 공급된다. 제 2입력단자(1122)로 제 i-1주사신호(SSi-1)가 공급되면 제 9트랜지스터(M9)가 턴-온된다. 제 9트랜지스터(M9)가 턴-온되면 게이트 온 전압(VGH)이 제 1노드(N1)로 공급된다.
게이트 온 전압(VGH)이 제 1노드(N1)로 공급되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 여기서, 제 1노드(N1)로 공급된 게이트 온 전압(VGH)은 제 1커패시터(C1)에 저장된다. 제 1트랜지스터(M1)가 턴-온되면 제 3입력단자(1123)로 공급되는 제 4클럭신호(CLK4)가 제 2노드(N2)로 공급되고, 이에 따라 제 4트랜지스터(M4)는 턴-온 상태를 유지한다. 이 경우, 출력단자(1125)로는 게이트 오프 전압(VGL)이 공급된다.
제 3트랜지스터(M3)가 턴-온되면 제 1입력단자(1121)와 출력단자(1125)가 전기적으로 접속된다. 이때, 제 1입력단자(1121)로 제 2클럭신호(CLK2)가 공급되지 않기 때문에 제 1입력단자(1121)는 로우레벨, 일례로 게이트 오프 전압(VGL)으로 설정된다. 따라서, 제 2기간(T2) 동안 출력단자(1125)는 안정적으로 게이트 오프 전압(VGL)을 유지한다.
한편, 제 4클럭신호(CLK4)는 제 3기간(T3)이 시작되기 전에 공급이 중단된다. 제 4클럭신호(CLK4)의 공급이 중단되면 제 3입력단자(1123)로 로우레벨(일례로, VGL)의 전압이 공급된다. 이 경우, 제 2노드(N2)의 전압이 로우레벨로 설정되고, 이에 따라 제 4트랜지스터(M4)가 턴-오프된다.
제 3기간(T3)에는 제 1입력단자(1121)로 제 2클럭신호(CLK2)가 공급된다. 이때, 제 3트랜지스터(M3)가 턴-온 상태를 유지하기 때문에 제 2클럭신호(CLK2)는 출력단자(1125)로 공급된다. 출력단자(1125)로 공급된 제 2클럭신호(CLK2)는 제 i주사신호(SSi)로서 제 i주사선(Si)으로 공급된다.
한편, 제 3기간(T3) 동안 제 1커패시터(C1)의 부스팅에 의하여 제 1노드(N1)의 전압은 제 2클럭신호(CLK2)보다 높은 전압으로 상승되고, 이에 따라 제 3트랜지스터(M3)는 안정적으로 턴-온 상태를 유지한다.
추가적으로, 제 3기간(T3)의 일부기간(즉, 제 i-1주사신호(Si-1)가 공급되는 기간) 동안 제 9트랜지스터(M9)가 턴-온 상태를 유지하고, 이에 따라 제 1노드(N1)의 전압이 하강될 수 있다. 하지만, 제 3기간(T3)의 일부기간은 짧은 기간으로 설정되며, 제 1노드(N1)의 전압은 제 1커패시터(C1)의 부스팅에 의하여 서서히 상승되기 때문에 제 1노드(N1)의 전압은 제 3트랜지스터(M3)가 안정적으로 턴-온 상태를 유지하도록 설정된다.
제 4기간(T4)에는 제 3기간(T3)의 구동을 유지하고, 이에 따라 출력단자(1125)로 제 i주사신호(SSi)가 출력된다. 그리고, 제 5기간(T5)이 시작되기 전에 제 2클럭신호(CLK2)의 공급이 중단된다. 제 2클럭신호(CLK2)의 공급이 중단되면 출력단자(1125)의 전압이 로우레벨로 하강된다. 즉, 출력단자(1125)로 주사신호(SSi)의 공급이 중단된다.
제 5기간(T5)에는 제 4입력단자(1124)로 제 i+2주사신호(SSi+2)가 공급된다. 제 4입력단자(1124)로 제 i+2주사신호(SSi+2)가 공급되면 제 8트랜지스터(M8)가 턴-온된다. 제 8트랜지스터(M8)가 턴-온되면 출력단자(1125)의 전압, 즉 로우레벨의 전압이 제 1노드(N1)로 공급된다. 이에 따라 제 3트랜지스터(M3)는 턴-오프 상태로 설정된다.
제 5기간(T5)에는 제 3입력단자(1123)로 제 4클럭신호(CLK4)가 공급된다. 제 3입력단자(1123)로 제 4클럭신호(CLK4)가 공급되면 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 2노드(N2)로 게이트 온 전압(VGH)이 공급된다. 제 2노드(N2)로 게이트 온 전압(VGH)이 공급되면 제 4트랜지스터(M4)가 턴-온된다. 제 4트랜지스터(M4)가 턴-온되면 출력단자(1125)로는 게이트 오프 전압(VGL)이 공급된다.
한편, 제 6기간(T6)에는 제 1입력단자(1121)로 공급되는 제 2클럭신호(CLK2)에 의하여 제 5트랜지스터(M5)가 턴-온된다. 이때, 제 2노드(N2)의 전압에 대응하여 제 6트랜지스터(M6)가 턴-온 상태로 설정되고, 이에 따라 출력단자(1125)의 로우레벨 전압이 제 1노드(N1)로 공급된다. 즉, 제 1노드(N1)의 전압은 제 2클럭신호(CLK2)가 공급될 때마다 로우레벨 전압으로 설정되고, 이에 따라 안정적 구동을 확보할 수 있다. 실제로, 본 발명의 실시예에서는 상술한 제 1기간(T1) 내지 제 6기간(T6)을 반복하면서 주사선들로 주사신호를 공급한다.
추가적으로, 출력단자(1125)로 주사신호(SSi)가 공급되지 않는 기간 동안 제 1트랜지스터(M1)의 게이트전극은 로우레벨의 전압으로 설정되고, 제 2노드(N2)의 전압은 게이트 온 전압(VGH)으로 설정된다. 즉, 출력단자(1125)로 주사신호(SSi)가 공급되지 않는 기간 동안 제 1트랜지스터(M1)의 Vgs 전압은 부극성으로 설정되고, 이에 따라 문턱전압 특성이 변경될 수 있다.
마찬가지로, 출력단자(1125)로 주사신호(SSi)가 공급되지 않는 기간 동안 제 2트랜지스터(M2)의 게이트전극은 일정기간 동안 로우레벨의 전압으로 설정되고, 제 2노드(N2)의 전압은 게이트 온 전압(VGH)으로 설정된다. 즉, 출력단자(1125)로 주사신호(SSi)가 공급되지 않는 기간 동안 제 2트랜지스터(M1)의 Vgs 전압은 일정기간 동안 부극성으로 설정되고, 이에 따라 문턱전압 특성이 변경될 수 있다.
이에 따라, 본 발명의 실시예에서는 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)의 문턱전압 특성이 초기화될 수 있도록 표시장치로 전원이 공급될 때 및/또는 표시장치로 전원이 차단될 때 초기화선(IL)으로 초기화펄스(IP)를 공급한다.
도 7은 본 발명의 실시예에 의한 문턱전압 초기화방법을 나타내는 파형도이다.
도 7을 참조하면, 초기화선(IL)으로 초기화펄스(IP)가 공급되면 제 1제어 트랜지스터(MC1) 및 제 2제어 트랜지스터(MC2)가 턴-온된다. 제 1제어 트랜지스터(MC1)가 턴-온되면 초기화펄스(IP)가 클럭선들(112a 내지 112d)로 공급된다. 제 2제어 트랜지스터(MC2)가 턴-온되면 스테이지들(ST) 각각에 포함된 제 2입력단자(1122)로 초기화펄스(IP)가 공급된다. 여기서, 초기화펄스(IP)는 게이트 온 전압(VGH)으로 설정될 수 있다.(즉, 초기화펄스(IP)의 하이레벨 전압)
도 5 및 도 7을 결부하여 동작과정을 설명하면, 제 2입력단자(1122)로 초기화펄스(IP)가 공급되면 제 9트랜지스터(M9)가 턴-온된다. 그러면, 제 1트랜지스터(M1)의 게이트전극으로 게이트 온 전압(VGH)이 공급된다.
제 3입력단자(1123)로 초기화펄스(IP)가 공급되면 제 1트랜지스터(M1)의 드레인전극 및 제 2트랜지스터(M2)의 게이트전극으로 게이트 온 전압(VGH)이 공급된다. 이때, 제 2트랜지스터(M2)의 드레인전극은 제 1전원 입력단자(1126)로부터 게이트 온 전압(VGH)을 공급받는다.
즉, 초기화펄스(IP)가 공급되면 도 1a 및 도 1b에 도시된 바와 같이 Vgs 및 Vds의 전압이 정극성으로 설정되고, 이에 따라 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)의 문턱전압 특성이 초기화된다.
한편, 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)의 게이트전극으로 게이트 온 전압(VGH)이 공급되기 때문에 제 2노드(N2)의 전압이 상승된다. 이때, 제 2커패시터(C2)에 의하여 제 2노드(N2)의 전압이 서서히 상승되고, 이에 따라 도 1a 및 도 1b의 조건을 만족할 수 있다.
상술한 바와 같이 본 발명의 실시예에서는 스테이지에 포함된 적어도 하나의 트랜지스터의 문턱전압 특성을 주기적으로 초기화하고, 이에 따라 구동의 신뢰성을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부 110 : 주사 구동부
120 : 데이터 구동부 130 : 타이밍 제어부
140 : 호스트 시스템 202 : 출력부
204,206 : 제어부 208 : 입력부
1121,1122,1123,1124 : 입력단자 1125 : 출력단자
1126,1127 : 전원 입력단자

Claims (16)

  1. 서로 다른 위상의 클럭신호들을 공급받기 위한 복수의 클럭선들과,
    상기 클럭선들 중 적어도 하나와 접속되는 복수의 스테이지들과,
    초기화펄스를 공급받는 초기화선과,
    상기 초기화선과 상기 클럭선들 사이에 각각 접속되며, 상기 초기화펄스가 공급될 때 턴-온되는 제 1제어 트랜지스터와,
    상기 초기화선과 상기 복수의 스테이지들 사이에 각각 접속되며, 상기 초기화펄스가 공급될 때 턴-온되는 제 2제어 트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  2. 제 1항에 있어서,
    상기 초기화펄스는 상기 주사 구동부로 전원이 공급될 때 공급되는 것을 특징으로 하는 주사 구동부.
  3. 제 1항에 있어서,
    상기 초기화펄스는 상기 주사 구동부로 전원이 차단될 때 공급되는 것을 특징으로 하는 주사 구동부.
  4. 제 1항에 있어서,
    상기 복수의 스테이지들 각각은
    상기 복수의 클럭선들 중 어느 하나인 제 1클럭선과 접속되는 제 1입력단자, 게이트 오프 전압을 공급받는 제 2전원 입력단자, 제 1노드 및 제 2노드와 접속되며, 출력단자로 주사신호를 공급하기 위한 출력부와;
    상기 제 1입력단자 및 상기 출력단자에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 제 1제어부와;
    게이트 온 전압을 공급받는 제 1전원 입력단자에 접속되며, 상기 제 2노드의 전압을 안정화하기 위한 제 2제어부와;
    이전단 스테이지의 주사신호를 공급받는 제 2입력단자, 다음단 스테이지의 주사신호를 공급받는 제 4입력단자, 상기 출력단자 및 상기 제 1전원 입력단자에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 입력부와;
    상기 복수의 클럭선들 중 어느 하나인 제 2클럭선과 접속되는 제 3입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와;
    상기 제 2노드와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 2트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  5. 제 4항에 있어서,
    상기 제 2제어 트랜지스터는 상기 제 2입력단자와 상기 초기화선 사이에 접속되는 것을 특징으로 하는 주사 구동부.
  6. 제 5항에 있어서,
    상기 초기화펄스가 공급될 때 적어도 일부기간 동안 상기 제 1트랜지스터 및 상기 제 2트랜지스터의 Vgs 및 Vds는 정극성 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  7. 제 6항에 있어서,
    상기 Vgs 및 Vds는 동일 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  8. 제 4항에 있어서,
    상기 제 1클럭선과 상기 제 2클럭선으로 공급되는 클럭신호는 하이레벨 기간이 중첩되지 않는 것을 특징으로 하는 주사 구동부.
  9. 제 4항에 있어서,
    상기 출력부는
    상기 제 1입력단자와 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 3트랜지스터와;
    상기 출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 4트랜지스터와;
    상기 제 1노드와 상기 출력단자 사이에 접속되는 제 1커패시터와;
    상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되는 제 2커패시터를 구비하는 것을 특징으로 하는 주사 구동부.
  10. 제 4항에 있어서,
    상기 제 1제어부는
    상기 제 1노드와 상기 출력단자 사이에 직렬로 접속되는 제 5트랜지스터 및 제 6트랜지스터를 구비하며;
    상기 제 5트랜지스터의 게이트전극은 상기 제 1입력단자에 접속되고, 상기 제 6트랜지스터의 게이트전극은 상기 제 2노드에 접속되는 것을 특징으로 하는 주사 구동부.
  11. 제 4항에 있어서,
    상기 제 2제어부는
    상기 제 2노드와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 7트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  12. 제 4항에 있어서,
    상기 입력부는
    상기 출력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 4입력잔자에 접속되는 제 8트랜지스터와;
    상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 9트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  13. 스테이지들을 구비하는 주사 구동부의 구동방법에 있어서;
    상기 스테이지들에 포함된 적어도 하나의 트랜지스터의 문턱전압이 포지티브 쉬프트되도록 상기 스테이지들로 초기화펄스를 공급하는 단계를 포함하며;
    상기 초기화펄스가 공급될 때 상기 적어도 하나의 트랜지스터의 Vgs 및 Vds는 정극성 전압으로 설정되는 것을 특징으로 하는 주사 구동부의 구동방법.
  14. 제 13항에 있어서,
    상기 Vgs 및 Vds는 동일 전압으로 설정되는 것을 특징으로 하는 주사 구동부의 구동방법.
  15. 제 13항에 있어서,
    상기 초기화펄스는 상기 주사 구동부로 전원이 공급될 때 공급되는 것을 특징으로 하는 주사 구동부의 구동방법.
  16. 제 13항에 있어서,
    상기 초기화펄스는 상기 주사 구동부로 전원이 차단될 때 공급되는 것을 특징으로 하는 주사 구동부의 구동방법.
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