CN109935210B - 栅极驱动器以及包括该栅极驱动器的显示装置 - Google Patents

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Abstract

公开了栅极驱动器以及包括该栅极驱动器的显示装置。栅极驱动器包括多个级。每个级包括：第一晶体管(T6)，其根据第一节点(Q)输出第一时钟信号作为扫描信号；第二晶体管(T7)，其根据第二节点(QB)输出栅极关断电压作为扫描信号，该第二节点(QB)与第一节点(Q)相反地被激活；第一控制器，其响应于起始信号或承载信号以及第四时钟信号将第一节点(Q)激活至栅极导通电压；以及第二控制器，其响应于第二时钟和第三时钟信号将第二节点(QB)激活至栅极导通电压。

Description

栅极驱动器以及包括该栅极驱动器的显示装置
技术领域
本公开内容涉及栅极驱动器以及包括该栅极驱动器的显示装置。
背景技术
根据发射层的材料，电致发光显示器分为无机电致发光显示器和有机电致发光显示器。有源矩阵有机发光二极管(OLED)显示器包括多个自身能够发光的OLED，并且具有许多优点：快速响应时间、高发光效率、高亮度、宽视角等。
OLED显示器包括以矩阵布置的像素，并且根据图像数据的灰度级调节像素的亮度。每个像素包括：OLED；驱动薄膜晶体管(TFT)，其根据驱动TFT的栅极-源极电压控制在OLED中流动的驱动电流；以及开关TFT，其响应于扫描信号对驱动TFT的栅极-源极电压进行编程。像素利用与驱动电流成比例的、OLED所发射的光的量来调节显示灰度级(或亮度)。
OLED显示器包括生成扫描信号的栅极驱动器。栅极驱动器顺序地将扫描信号提供给栅极线。扫描信号通过栅极线被提供给每个像素的开关TFT，并且控制开关TFT的开关操作。
发明内容
栅极驱动器可以实现为包括多个级的栅极移位寄存器。每个级根据节点Q的电压和节点QB的电压，输出处于栅极关断电压或栅极导通电压的扫描信号。栅极关断电压的扫描信号是能够关断开关TFT的信号，而栅极导通电压的扫描信号是能够使开关TFT导通的信号。在节点Q被激活的同时，栅极导通电压的扫描信号被输出到每个级，在节点QB被激活的同时，栅极关断电压的扫描信号被输出到每个级。
当栅极导通电压的扫描信号被输出时，可以进行像素的初始化操作。在高分辨率的显示装置中，由于扫描信号的栅极导通电压时段短，因此高分辨率的显示装置通过交叠驱动(overlap drive)来确保初始化时段。交叠驱动使用彼此交叠预定相位的时钟信号来使相邻扫描信号的栅极导通电压时段彼此部分地交叠。
为了确保栅极驱动器的操作稳定性，必须将每个级中的节点Q的电压和节点QB的电压控制为彼此相反。换句话说，在节点Q被激活为栅极导通电压的同时将节点QB去激活(deactivate)为栅极关断电压，在节点Q被去激活为栅极关断电压的同时将节点QB激活为栅极导通电压。然而，在交叠驱动中可能发生电流路径间隔(current path interval)，其中，每个级中的节点Q的电压和节点QB的电压没有被控制为彼此相反。在电流路径间隔中，栅极关断电压的输入端子和栅极导通电压的输入端子彼此短路，节点Q和节点QB二者都被激活为栅极导通电压。因此，扫描信号的电压可能不稳定，并且可能增加功率消耗。
因此，本公开内容的目的是解决上述问题以及其他问题，并且通过去除节点Q的电压和节点QB的电压不稳定的电流路径间隔，来提供一种能够确保操作稳定性和操作可靠性、并且能够降低功率消耗的栅极驱动器以及包括该栅极驱动器的显示装置。
一方面，提供了一种栅极驱动器，其包括：多个级，其中每个级包括：第一晶体管T6，其被配置成根据第一节点Q输出第一时钟信号作为扫描信号；第二晶体管T7，其被配置成根据第二节点QB输出栅极关断电压作为扫描信号，其中该第二节点QB与第一节点Q相反地被激活；第一(Q)控制器，其被配置成响应于相位早于第一时钟信号的相位的起始信号或承载信号以及相位早于第一时钟信号的相位的第四时钟信号，将第一节点Q激活至栅极导通电压；以及第二(QB)控制器，其被配置成响应于相位晚于第一时钟信号的相位的第二时钟信号以及相位晚于第二时钟信号的相位的第三时钟信号，将第二节点QB激活至栅极导通电压。
附图说明
附图可以被包括以提供对本公开内容的进一步理解，并且被并入本说明书中且构成本说明书的一部分，附图示出了本公开内容的实施方式，并且与说明书一起用于解释本公开内容的各种原理。
图1示出了根据本公开内容的实施方式的显示装置。
图2示出了包括在图1所示的显示面板中的像素阵列。
图3示意性地示出了包括在图2所示的像素阵列中的像素电路。
图4示出了施加至图3所示的像素电路的栅极信号。
图5示出了包括在图1所示的栅极驱动器中的第一扫描驱动器、第二扫描驱动器和发射驱动器。
图6示出了包括在图5所示的第一扫描驱动器或第二扫描驱动器中的栅极移位寄存器。
图7至图10示出了图6中所示的级的各种连接结构。
图11示出了根据交叠驱动的级的操作波形。
图12示出了根据非交叠驱动的级的操作波形。
图13A至图13E示出了分别对应于图11所示的时段①至时段⑤的级的操作状态。
具体实施方式
现在将详细说明本公开内容的实施方式，其示例在附图中示出。但是，本公开内容不限于以下公开的实施方式，并且可以以各种形式实现。提供这些实施方式以便本公开内容将被更完整地描述以及向本公开内容所属领域的技术人员更全面地传达本公开内容的范围。本公开内容的具体特征可以由权利要求书的范围来限定。
用于描述本公开内容的实施方式的附图中所示出的形状、尺寸、比率、角度、数量等仅是示例性的，并且除非指定，否则本公开内容不限于此。相同的附图标记通篇表示相同的元件。在下面的描述中，当与本文档相关的某些功能或配置的详细描述可能不必要地混淆本发明的要点时，将省略这些功能或配置的详细描述。
在本公开内容中，当使用术语“包括”、“具有”、“由……组成”等时，也可以加入其它部件，除非使用了“仅……”。单数表述可以包括复数表述，只要在上下文中不具有明显不同的含义。
在部件的说明中，即使没有单独描述，也理解为包括误差裕度或误差范围。
在位置关系的描述中，当一个结构被描述为位于另一结构“上或上方”、“下或下方”，“邻接”另一结构时，这样的描述应被解释为包括所述结构彼此直接接触的情况以及在所述结构之间布置有第三结构的情况。
术语“第一”、“第二”等可以用于描述各种部件，但是部件不受这些术语限制。这些术语仅用于将一个部件与其他部件进行区分的目的。例如，在不脱离本公开内容的范围的情况下，第一部件可以被指定为第二部件，并且第二部件可以被指定为第一部件。
在本文公开的实施方式中，显示面板的基板上的像素电路和栅极驱动器中的每一个可以被实现为P型金属氧化物半导体场效应晶体管(MOSFET)结构的晶体管。然而，实施方式不限于此。晶体管是包括栅极、源极和漏极的三电极元件。源极是用于向晶体管提供载流子的电极。晶体管内部的载流子开始从源极流出。漏极是载流子从其离开晶体管的电极。即，MOSFET中的载流子从源极流向漏极。在p型薄膜晶体管(TFT)(或p型MOSFET(PMOS))的情况下，由于载流子是空穴，所以源极电压大于漏极电压，使得空穴可以从源极流到漏极。在p型TFT中，由于空穴从源极流向漏极，所以电流从源极流向漏极。应当注意，MOSFET的源极和漏极不固定。例如，MOSFET的源极和漏极可以根据所施加的电压而改变。因此，在本文公开的实施方式中，源极和漏极中的一个被称为第一电极，而另一个被称为第二电极。
使用包括有机发光材料的有机发光二极管(OLED)显示器作为显示装置的示例来描述以下实施方式。然而，应当注意，本公开内容的技术构思不限于OLED显示器。例如，本公开内容可以应用于包括无机电致发光材料的无机电致发光显示器。
图1示出根据本公开内容的实施方式的显示装置。图2示出了包括在图1所示的显示面板中的像素阵列。图3示意性地示出了包括在图2所示的像素阵列中的像素电路。图4示出了施加于如图3所示的像素电路的栅极信号。图5示出了包括在图1所示的栅极驱动器中的第一扫描驱动器、第二扫描驱动器和发射驱动器。
参照图1，根据本公开内容的实施方式的显示装置包括显示面板100、定时控制器110、数据驱动器120、栅极驱动器130和电平移位器150等。
如图2所示，多条数据线14和多条栅极线15a、15b及15c设置成在显示面板100上彼此交叉。像素PXL以矩阵形式被分别布置在数据线14和栅极线15a、15b及15c的交叉点处，以形成像素阵列。
显示面板100的像素阵列包括多条水平像素线L1至L4。彼此水平相邻并且共同连接至栅极线15a、15b和15c的像素PXL被布置在水平像素线L1至水平像素线L4中的每一条水平像素线上。在本文公开的实施方式中，水平像素线L1至水平像素线L4中的每一条水平像素线不是物理的信号线，而是由一行水平相邻的像素PXL实现的一组像素。像素阵列可以包括用于将高电位电压EVDD提供给像素PXL的第一供电线17，以及用于将参考电压Vref提供给像素PXL的第二供电线16。此外，像素PXL可以连接至低电位电压EVSS的输出端子。
如图2所示，每条栅极线可以包括：提供有第一扫描信号SCAN1的第一栅极线15a，提供有第二扫描信号SCAN2的第二栅极线15b，以及提供有发射信号EM的第三栅极线15c。根据像素PXL的结构，可以省略第三栅极线15c。
每个像素PXL可以是红色像素、绿色像素、蓝色像素和白色像素中的一个。红色像素、绿色像素、蓝色像素和白色像素可以构成单位像素并可以实现各种颜色。根据红色像素、绿色像素、蓝色像素和白色像素的发射比率可以确定由单位像素实现的颜色。可以省略白色像素。在这种情况下，红色像素、绿色像素和蓝色像素可以构成单位像素。每个像素PXL可以连接至数据线14、第一栅极线15a、第二栅极线15b、第三栅极线15c、第一供电线17、第二供电线16等。
如图3所示，每个像素PXL可以包括：有机发光二极管(OLED)，驱动薄膜晶体管(TFT)DT，其根据驱动TFT DT的栅极-源极电压来控制在OLED中流动的驱动电流；以及开关电路SWC，其对驱动TFT DT的栅极-源极电压进行编程。如果有必要或需要，每个像素PXL还可以包括响应于发射信号EM来控制OLED的发射定时的发射TFT ET。开关电路SWC可以包括多个开关TFT、一个或多个电容器等。可以根据产品的型号和规格对开关电路SWC的配置进行各种修改。包括在每个像素PXL中的TFT可以被实现为PMOS低温多晶硅(LTPS)TFT，因此每个像素PXL能够通过PMOS LTPS TFT确保期望的响应特性。然而，实施方式不限于此。例如，TFT中的至少一个可以被实现为具有良好截止电流特性(off-current characteristics)的NMOS氧化物TFT，其他TFT可以被实现为具有良好响应特性的PMOS LTPS TFT。
例如，可以响应于图4所示的栅极信号而驱动每个像素PXL。在这种情况下，每个像素PXL可以响应于第一扫描信号SCAN1、第二扫描信号SCAN2和发射信号EM来执行初始化操作、采样操作、保持操作和发射操作。在初始化时段A，第一扫描信号SCAN1以栅极关断电压VGH输出，第二扫描信号SCAN2以栅极导通电压VGL输出，并且发射信号EM以栅极导通电压VEL输出。在采样时段B，第一扫描信号SCAN1和第二扫描信号SCAN2以栅极导通电压VGL输出，并且发射信号EM以栅极关断电压VEH输出。在保持时段C，第一扫描信号SCAN1和第二扫描信号SCAN2以栅极关断电压VGH输出，并且发射信号EM以栅极关断电压VEH输出。在发射时段D，第一扫描信号SCAN1和第二扫描信号SCAN2以栅极关断电压VGH输出，并且发射信号EM以栅极导通电压VEL输出。
在初始化时段A期间，开关电路SWC能够响应于栅极导通电压VGL的第二扫描信号SCAN2，将像素电路的特定节点初始化为参考电压Vref，以确保操作稳定性。在采样时段B期间，开关电路SWC能够响应于栅极导通电压VGL的第一扫描信号SCAN1，基于数据电压Vdata对驱动TFT DT的栅极-源极电压进行编程。此外，在采样时段B期间，开关电路SWC能够响应于栅极导通电压VGL的第二扫描信号SCAN2，对驱动TFT DT的阈值电压进行采样，并将采样的阈值电压反映到驱动TFT DT的栅极-源极电压，从而补偿驱动TFT DT的阈值电压的变化。在保持时段C期间，在采样时段B中设置的驱动TFT DT的栅极-源极电压被保持。在发射时段D期间，对应于栅极-源极电压的驱动电流在驱动TFT DT的源极与漏极之间流动，并且OLED利用该驱动电流发光。在这种情况下，发射TFT ET可以响应于栅极导通电压VEL的发射信号EM被导通。
在图4中，栅极导通电压是能够导通TFT的栅极信号的电压，栅极关断电压是能够关断TFT的栅极信号的电压。例如，PMOS中的栅极导通电压是栅极低电压VGL和VEL，并且PMOS中的栅极关断电压是高于栅极低电压VGL和VEL的栅极高电压VGH和VEH。在图4中，栅极导通电压VGL和VEL可以彼此相等或者不同，并且栅极关断电压VGH和VEH可以彼此相等或者不同。
参照图1，数据驱动器120接收来自定时控制器110的图像数据DATA和源极定时控制信号DDC。数据驱动器120响应于从定时控制器110接收的源极定时控制信号DDC将图像数据DATA转换为伽马补偿电压，并且产生数据电压Vdata。数据驱动器120使数据电压Vdata与扫描信号SCAN同步，并且将数据电压Vdata提供给显示面板100的数据线14。数据驱动器120可以通过玻上芯片(COG)工艺或带载自动封装(TAB)工艺而连接至显示面板100的数据线14。
参考图1，电平移位器150将从定时控制器110接收的栅极定时控制信号GDC的晶体管-晶体管逻辑(TTL)电平电压提升到能够驱动显示面板100的TFT的栅极导通电压VGL和VEL以及栅极关断电压VGH和VEH，并且将它们提供给栅极驱动器130。栅极定时控制信号GDC可以包括起始信号和时钟信号等。
参考图1，栅极驱动器130响应于从电平移位器150接收的栅极定时控制信号GDC而操作，并且产生栅极信号。栅极驱动器130顺序地将栅极信号提供给栅极线。可以使用面板内栅极驱动器(GIP)的方式将栅极驱动器130直接形成在显示面板100的下基板上。栅极驱动器130可以形成在显示面板100的屏幕外部的非显示区域(即，边框区域BZ)中。在GIP方式中，电平移位器150可以与定时控制器110一起安装在印刷电路板(PCB)140上。
如图5所示，栅极驱动器130以双排结构(double bank structure)设置在显示面板100的相对侧，并且以双馈送(double feeding)方式提供扫描信号，从而减少由每条栅极线的负载变化引起的信号失真。栅极驱动器130包括：产生第一扫描信号SCAN1的第一扫描驱动器131，产生第二扫描信号SCAN2的第二扫描驱动器132，以及产生发射信号EM的发射驱动器133。
第一扫描驱动器131可以以行顺序方式将第一扫描信号SCAN1提供给第一栅极线15a(1)至第一栅极线15a(n)。第二扫描驱动器132可以以行顺序方式将第二扫描信号SCAN2提供给第二栅极线15b(1)至第二栅极线15b(n)。发射驱动器133可以以行顺序方式将发射信号EM提供给第三栅极线15c(1)至第三栅极线15c(n)。第一扫描驱动器131和第二扫描驱动器132可以实现为包括多个级的栅极移位寄存器。每个级可以实现为如图7至图10中所示，通过去除电流路径间隔(其中节点Q的电压和节点QB的电压不稳定)，来确保操作稳定性和操作可靠性并且降低功耗。
参考图1，定时控制器110可以通过已知的各种接口方式连接到外部主机系统。定时控制器110从主机系统接收图像数据DATA。定时控制器110可以校正图像数据DATA，然后将校正后的图像数据DATA发送到数据驱动器120，以使得补偿由像素PXL的电特性之间的差异而导致的亮度变化。
定时控制器110还接收来自主机系统的定时信号，例如垂直同步信号Vsync(未示出)、水平同步信号Hsync(未示出)、数据使能信号DE(未示出)和主时钟MCLK(未示出)。定时控制器110可以基于定时信号来产生栅极定时控制信号GDC和源极定时控制信号DDC。
图6示出了包括在图5所示的第一扫描驱动器或第二扫描驱动器中的栅极移位寄存器。
图5的第一扫描驱动器131和第二扫描驱动器132中的每一个可以实现为如图6所示的栅极移位寄存器。用于实现栅极移位寄存器的多个级ST1至ST4等可以是直接形成在显示面板100的边框区域BZ中的GIP元件。
级ST1至ST4等的操作被顺序地激活，并且扫描信号SCAN(1)至SCAN(4)等被顺序地输出。扫描信号SCAN(1)至SCAN(4)等可以是图4的第一扫描信号SCAN1或第二扫描信号SCAN2。
响应于起始信号VST或承载信号CRY而激活级ST1至ST4等的操作，并且顺序地输出扫描信号SCAN(1)至SCAN(4)等。响应于起始信号VST首先激活最上级ST1的操作，并且响应于从前一级接收到的承载信号CRY而顺序地激活最上级ST1之下的第二最上级ST2至最下级的操作。承载信号CRY是前一级的扫描信号。在本文公开的实施方式中，“前一级”是比参考级更早激活的级，并且生成以下扫描信号：该扫描信号的相位早于从参考级输出的扫描信号的相位。
级ST1至ST4等可以接收起始信号VST、承载信号CRY和多个时钟信号CLK1至CLK4，以输出在栅极关断电压VGH与栅极导通电压VGL之间摆动的扫描信号SCAN(1)至SCAN(4)等。起始信号VST和时钟信号CLK1至CLK4在栅极关断电压VGH与栅极导通电压VGL之间摆动。
级ST1至ST4等可以通过多个连接端子连接至供电线AL1和AL2、时钟线BL1至BL4、以及信号线CL1和CL2。级ST1至ST4等可以共同地连接至信号线CL2、供电线AL1和AL2、以及时钟线BL1至BL4。信号线CL1可以仅连接到首先操作的最上级ST1。因此，起始信号VST可以通过信号线CL1输入到最上级ST1，并且时钟信号CLK1至CLK4可以通过时钟线BL1至BL4输入到所有的级ST1至ST4等。此外，全局重置信号QRST可以通过信号线CL2输入到所有的级ST1至ST4等。
因此，级ST1至ST4等中的每个级包括：第一时钟端子B1，其接收第一时钟信号，以使得所述级与扫描信号同步；第四时钟端子B4，其接收第四时钟信号，以使得所述级与相位早于扫描信号的相位的起始信号VST(或承载信号CRY)同步；第二时钟端子B2，其接收相位晚于扫描信号的相位的第二时钟信号；第三时钟端子B3，其接收相位晚于第二时钟信号的相位的第三时钟信号。级ST1至ST4等中的每个级还包括：接收起始信号VST或承载信号CRY的起始端子C1；接收全局重置信号QRST的重置端子C2；接收栅极关断电压VGH的第一电源端子A1；以及接收栅极导通电压VGL的第二电源端子A2。
可以在时钟信号CLK1至CLK4中确定第一时钟信号至第四时钟信号。对于交叠驱动，时钟信号CLK1至CLK4的栅极导通电压时段可以彼此交叠预定相位。时钟线BL1被提供有时钟信号CLK1，该时钟信号CLK1被配置成使得相位晚于时钟信号CLK4的相位，并且栅极导通电压时段与时钟信号CLK4的栅极导通电压时段部分地交叠。时钟线BL2被提供有时钟信号CLK2，该时钟信号CLK2被配置成使得相位晚于时钟信号CLK1的相位，并且栅极导通电压时段与时钟信号CLK1的栅极导通电压时段部分地交叠。时钟线BL3被提供有时钟信号CLK3，该时钟信号CLK3被配置成使得相位晚于时钟信号CLK2的相位，并且栅极导通电压时段与时钟信号CLK2的栅极导通电压时段部分地交叠。时钟线BL4被提供有时钟信号CLK4，该时钟信号CLK4被配置成使得相位早于时钟信号CLK1的相位，并且时钟信号CLK4与起始信号VST或承载信号CRY同步。
在这种情况下，在四个相邻的级ST1至ST4之间，在确定第一时钟信号至第四时钟信号方面存在差异。例如，第一级ST1中的第一时钟信号至第四时钟信号按顺序可以是时钟信号CLK1、CLK2、CLK3和CLK4；第二级ST2中的第一时钟信号至第四时钟信号按顺序可以是时钟信号CLK2、CLK3、CLK4和CLK1；第三级ST3中的第一时钟信号至第四时钟信号按顺序可以是时钟信号CLK3、CLK4、CLK1和CLK2；第四级ST4中的第一时钟信号至第四时钟信号按顺序可以是时钟信号CLK4、CLK1、CLK2和CLK3。
图7示出了图6中所示的级的连接结构。更具体地，图7示出了图6中所示的最上级ST1。图6中的剩余的级ST2、级ST3、级ST4等中的每一个的结构，除了时钟信号和承载信号的差异之外，可以与图7的最上级ST1的结构实质上相同。
参考图7，级ST1可以包括重置单元、输出缓存器、Q控制器、QB控制器和劣化减少单元。劣化减少单元用于进一步提高操作稳定性，因此可以被省略。
如图11所示，在输入到级ST1的时钟信号CLK1至CLK4中，第一时钟信号CLK1与第二时钟信号CLK2的栅极导通电压时段可以部分地交叠；第二时钟信号CLK2与第三时钟信号CLK3的栅极导通电压时段可以部分地交叠；第三时钟信号CLK3与第四时钟信号CLK4的栅极导通电压时段可以部分地交叠；第四时钟信号CLK4与第一时钟信号CLK1的栅极导通电压时段可以部分地交叠。此外，第一时钟信号CLK1与第三时钟信号CLK3的栅极导通电压时段可以不交叠，并且第二时钟信号CLK2与第四时钟信号CLK4的栅极导通电压时段可以不交叠。如上所述配置时钟信号CLK1至时钟信号CLK4的原因是执行交叠驱动。
在图7中，重置单元可以被实现为响应于全局重置信号QRST而被切换的晶体管T9。当以栅极导通电压VGL输入全局重置信号QRST时，晶体管T9将节点Q重置为栅极关断电压VGH，从而确保该级的操作稳定性和操作可靠性。晶体管T9的栅电极连接至重置端子C2。可以在初始驱动的上电时段将栅极导通电压VGL的全局重置信号QRST输入到所有级。可以在起始信号VST之前将栅极导通电压VGL的全局重置信号QRST输入到初始驱动中。
输出缓冲器可以包括：根据节点Q被控制的晶体管T6；根据节点QB被控制的晶体管T7；以及连接到节点Q的升压电容器CQ。
晶体管T6是上拉元件，其根据节点Q输出时钟信号CLK1作为扫描信号SCAN(1)。晶体管T6的栅电极连接到节点Q，晶体管T6的第一电极连接到时钟端子B1，并且晶体管T6的第二电极连接到节点Na。
升压电容器CQ连接在节点Q与节点Na之间。当时钟信号CLK1从栅极关断电压VGH反转至栅极导通电压VGL时，由于升压电容器CQ和节点Q的耦合效应，节点Q的电压从栅极导通电压VGL下降至低于栅极导通电压VGL的升压电压电平。由于这样的自举效应(bootstrapping effect)，节点Na的电压迅速改变为栅极导通电压VGL。利用自举效应，栅极导通电压VGL的扫描信号SCAN(1)可以被快速地输出，而没有失真或延迟。
晶体管T7是下拉元件，其根据与节点Q相反地激活的节点QB输出栅极关断电压VGH，作为扫描信号SCAN(1)。晶体管T7的栅电极连接到节点QB，晶体管T7的第一电极连接到电源端子A1，并且晶体管T7的第二电极连接到节点Na。
Q控制器可以包括用于控制节点Q的电压的晶体管T1、晶体管T2、和晶体管T3。
晶体管T1和晶体管T2串联地连接在电源端子A2与节点Q之间。晶体管T1和T2响应于起始信号VST和时钟信号CLK4而被切换，该起始信号VST的相位早于时钟信号CLK1的相位，并且晶体管T1和T2将节点Q激活至栅极导通电压VGL。因此，时钟信号CLK4是用于激活节点Q的Q激活时钟信号。晶体管T1的栅电极连接至输入起始信号VST的起始端子C1，晶体管T1的第一电极连接至电源端子A2，晶体管T1的第二电极连接至晶体管T2的第一电极。晶体管T2的栅电极连接至输入时钟信号CLK4的时钟端子B4，晶体管T2的第一电极连接至晶体管T1的第二电极，并且晶体管T2的第二电极经由晶体管Tbv2连接至节点Q。
在节点QB被激活的同时晶体管T3将节点Q去激活至栅极关断电压VGH。晶体管T3的栅电极连接至节点QB，晶体管T3的第一电极连接至电源端子A1，并且晶体管T3的第二电极经由晶体管Tbv3连接至节点Q。
QB控制器可以包括用于控制节点QB和电容器CQB的电压的晶体管T4、晶体管T5、晶体管T8和晶体管T10。
QB控制器在交叠驱动中响应于两个时钟信号CLK2和时钟信号CLK3来控制晶体管T4的导通定时，从而去除节点Q的电压和节点QB的电压不稳定的电流路径间隔。因此，时钟信号CLK2和时钟信号CLK3是用于激活节点QB的QB激活时钟信号。为此，QB控制器包括连接至晶体管T4的栅电极的晶体管T10。晶体管T4响应于被施加至节点Nx的时钟信号CLK3控制在电源端子A2和节点QB之间的电流流动。晶体管T4的栅电极连接至节点Nx，晶体管T4的第一电极连接至电源端子A2，并且晶体管T4的第二电极连接至节点QB。晶体管T10响应于时钟信号CLK2将时钟信号CLK3施加至节点Nx。晶体管T10的栅电极连接至时钟端子B2，晶体管T10的第一电极连接至时钟端子B3，并且晶体管T10的第二电极连接至节点Nx。
如上所述，QB控制器除了接收时钟信号CLK3之外还接收时钟信号CLK2并且被操作。在这种情况下，如图11所示，因为时钟信号CLK2的栅极导通电压时段与时钟信号CLK3的栅极导通电压时段部分地交叠，并且时钟信号CLK2的栅极导通电压时段与用于控制晶体管T2的导通定时的时钟信号CLK4的栅极导通电压时段不交叠，所以可以去除节点Q和节点QB被同时激活至栅极导通电压VGL的电流路径间隔。
晶体管T5响应于起始信号VST而被切换，并且晶体管T5将节点QB去激活至栅极关断电压VGH。晶体管T5的栅电极连接至起始端子C1，晶体管T5的第一电极连接至电源端子A1，并且晶体管T5的第二电极连接至节点QB。
在节点Q被激活的同时晶体管T8将节点QB去激活至栅极关断电压VGH。晶体管T8的栅电极经由晶体管Tbv4连接至节点Q，晶体管T8的第一电极连接至电源端子A1，并且晶体管T8的第二电极连接至节点QB。
电容器CQB连接在节点QB与电源端子A1之间，并且在节点QB浮置的同时使节点QB的电压稳定。
劣化减少单元包括栅电极连接至电源端子A2的晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4。晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4中的每个晶体管的一个电极连接至节点Q。晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4由于电源端子A2的栅极导通电压VGL而保持导通状态。然而，在节点Q的电压由于自举而升压的同时，晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4中的每个晶体管的栅极-源极电压小于阈值电压。因此，在这种情况下，晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4被关断。
晶体管Tbv1控制节点Q与晶体管T9之间的电流路径。晶体管Tbv1保持导通状态，并且仅在节点Q的电压升压时被关断，从而阻断节点Q与晶体管T9之间的电流。即使节点Q的电压被升压，节点Q的升压电压也不会影响晶体管T9的一个电极。因此，防止了由节点Q的升压电压而引起的晶体管T9的漏极-源极电压的增大。如果晶体管T9的漏极-源极电压增大到等于或大于临界值的值，则可能由于过载而发生器件击穿现象，即所谓的击穿现象。因此，晶体管Tbv1可以防止击穿现象。
晶体管Tbv2控制节点Q与晶体管T2之间的电流路径。晶体管Tbv2保持导通状态，并且仅在节点Q的电压升压时被关断，从而阻断节点Q与晶体管T2之间的电流。即使节点Q的电压被升压，节点Q的升压电压也不会影响晶体管T2的一个电极。因此，晶体管Tbv2可以防止当晶体管T2的漏极-源极电压由于节点Q的升压电压而超过临界值时所引起的击穿现象。
晶体管Tbv3控制节点Q与晶体管T3之间的电流路径。晶体管Tbv3保持导通状态，并且仅在节点Q的电压升压时被关断，从而阻断节点Q与晶体管T3之间的电流。即使节点Q的电压被升压，节点Q的升压电压也不会影响晶体管T3的一个电极。因此，晶体管Tbv3可以防止当晶体管T3的漏极-源极电压由于节点Q的升压电压而超过临界值时所引起的击穿现象。
晶体管Tbv4控制节点Q与晶体管T8之间的电流路径。晶体管Tbv4保持导通状态并且仅在节点Q的电压升压时被关断，从而阻断节点Q与晶体管T8之间的电流。即使节点Q的电压被升压，节点Q的升压电压也不会影响晶体管T8的栅电极。因此，晶体管Tbv4可以防止当晶体管T8的栅极-漏极电压由于节点Q的升压电压而超过临界值时所引起的击穿现象。
晶体管T3、晶体管T4、晶体管T5、晶体管T8和晶体管T9可以配置成双栅极结构，以使得其在被关断时能够抑制漏电流。在双栅极结构中，两个栅电极彼此连接，使得其具有相同的电压电平。双栅极结构的沟道长度比单栅极结构的沟道长度长。因为沟道长度的增加导致电阻增大，所以当晶体管被关断时漏电流减小。因此，可以确保操作稳定性。
图8示出了图6中所示的级的另一接结构。更具体地，图8示出了图6中所示的最上级ST1。图6中的剩余的级ST2、级ST3、级ST4等中的每一级的结构除了时钟信号和承载信号的差异之外可以与图8的最上级ST1的结构实质上相同。
除了QB控制器之外，图8中所示的级ST1的结构可以与图7中所示的级ST1的结构实质上相同。因此，为简洁起见，将省略重复的描述。
在图8中所示的级ST1中，QB控制器在交叠驱动中响应于两个时钟信号CLK2和CLK3来控制晶体管T4的导通定时，从而去除节点Q的电压和节点QB的电压不稳定的电流路径间隔。特别地，QB控制器还包括电容器CX，并且确保晶体管T4的操作稳定性。
为此，QB控制器包括连接至晶体管T4的栅电极的晶体管T10。晶体管T4响应于施加至节点Nx的时钟信号CLK3来控制在电源端子A2与节点QB之间的电流流动。晶体管T4的栅电极连接至节点Nx，晶体管T4的第一电极连接至电源端子A2，并且晶体管T4的第二电极连接至节点QB。晶体管T10响应于时钟信号CLK2将时钟信号CLK3施加至节点Nx。晶体管T10的栅电极连接至时钟端子B2，晶体管T10的第一电极连接至时钟端子B3，并且晶体管T10的第二电极连接至节点Nx。为了稳定晶体管T4的栅电压，电容器CX连接至节点Nx和时钟端子B2。
如上所述，QB控制器除了接收时钟信号CLK3之外还接收时钟信号CLK2并且被操作。在这种情况下，如图11所示，因为时钟信号CLK2的栅极导通电压时段与时钟信号CLK3的栅极导通电压时段部分地交叠，并且时钟信号CLK2的栅极导通电压时段与用于控制晶体管T2的导通定时的时钟信号CLK4的栅极导通电压时段不交叠，所以可以去除节点Q和节点QB被同时激活至栅极导通电压VGL的电流路径间隔。此外，可以通过电容器CX进一步地稳定晶体管T4的操作。
图9示出了图6中所示的级的另一连接结构。更具体地，图9示出了图6中所示的最上级ST1。图6中的剩余的级ST2、级ST3、级ST4等中的每个级的结构除了时钟信号和承载信号的差异之外可以与图9的最上级ST1的结构实质上相同。
除了QB控制器之外，图9中所示的级ST1的结构可以与图7中所示的级ST1的结构实质上相同。因此，为简洁起见，将省略重复的描述。
在图9中所示的级ST1中，QB控制器在交叠驱动中响应于两个时钟信号CLK2和CLK3来控制晶体管T4的导通定时，从而去除节点Q的电压和节点QB的电压不稳定的电流路径间隔。
为此，QB控制器包括被串联地连接在电源端子A2与节点QB之间的晶体管T11和晶体管T4。晶体管T11的栅电极连接至时钟端子B2，晶体管T11的第一电极连接至电源端子A2，并且晶体管T11的第二电极连接至节点Ny。晶体管T4的栅电极连接至时钟端子B3，晶体管T4的第一电极连接至节点Ny，并且晶体管T4的第二电极连接至节点QB。图9通过示例示出了晶体管T11连接在电源端子A2与晶体管T4之间。然而，晶体管T4可以连接在电源端子A2与晶体管T11之间。在这种情况下，晶体管T4的栅电极连接至时钟端子B3，晶体管T4的第一电极连接至电源端子A2，并且晶体管T4的第二电极连接至节点Ny。晶体管T11的栅电极连接至时钟端子B2，晶体管T11的第一电极连接至节点Ny，并且晶体管T11的第二电极连接至节点QB。
如上所述，QB控制器除了接收时钟信号CLK3之外还接收时钟信号CLK2并且被操作。在这种情况下，如图11所示，因为时钟信号CLK2的栅极导通电压时段与时钟信号CLK3的栅极导通电压时段部分地交叠，并且时钟信号CLK2的栅极导通电压时段与用于控制晶体管T2的导通定时的时钟信号CLK4的栅极导通电压时段不交叠，所以可以去除节点Q和节点QB被同时激活至栅极导通电压VGL的电流路径间隔。
图10示出了图6中所示的级的另一连接结构。更具体地，图10示出了图6中所示的最上级ST1。图6中的剩余的级ST2、级ST3、级ST4等中的每个级的结构除了时钟信号和承载信号的差异之外可以与图10的最上级ST1的结构实质上相同。
除了QB控制器之外，图10中所示的级ST1的结构可以与图7中所示的级ST1的结构实质上相同。因此，为简洁起见，将省略重复的描述。
在图10中所示的级ST1中，QB控制器响应于交叠驱动中的两个时钟信号CLK2和CLK3来控制节点QB被激活至栅极导通电压VGL的定时，从而去除节点Q的电压和节点QB的电压不稳定的电流路径间隔。
为此，QB控制器包括被串联连接在电源端子A2与节点QB之间的晶体管T11和晶体管T4。晶体管T11的栅电极连接至时钟端子B2，晶体管T11的第一电极连接至电源端子A2，并且晶体管T11的第二电极连接至节点Ny。晶体管T4的栅电极连接至时钟端子B3，晶体管T4的第一电极连接至节点Ny，并且晶体管T4的第二电极连接至节点QB。图10通过示例示出了晶体管T11连接在电源端子A2与晶体管T4之间。然而，晶体管T4可以连接在电源端子A2与晶体管T11之间。在这种情况下，晶体管T4的栅电极连接至时钟端子B3，晶体管T4的第一电极连接至电源端子A2，并且晶体管T4的第二电极连接至节点Ny。晶体管T11的栅电极连接至时钟端子B2，晶体管T11的第一电极连接至节点Ny，并且晶体管T11的第二电极连接至节点QB。
如上所述，QB控制器除了接收时钟信号CLK3之外还接收时钟信号CLK2并且被操作。在这种情况下，如图11所示，因为时钟信号CLK2的栅极导通电压时段与时钟信号CLK3的栅极导通电压时段部分地交叠，并且时钟信号CLK2的栅极导通电压时段与用于控制晶体管T2的导通定时的时钟信号CLK4的栅极导通电压时段不交叠，所以可以去除节点Q和节点QB被同时激活至栅极导通电压VGL的电流路径间隔。
QB控制器还可以包括晶体管T12，所述晶体管T12并联地连接至晶体管T11，并且响应于交叠控制信号OVL而被导通或者关断。交叠控制信号OVL在非交叠驱动中以导通电平输入，而在交叠驱动中以关断电平输入。交叠驱动使用彼此交叠预定相位的时钟信号来使相邻扫描信号的栅极导通电压时段部分地彼此交叠，如图11中所示。非交叠驱动使用栅极导通电压时段不交叠的时钟信号来使扫描信号的栅极导通电压时段彼此不交叠，如图12中所示。可以根据图4的初始化时段A的长度和采样时段B的长度来确定交叠驱动或者非交叠驱动。例如，由于在高分辨率的显示装置中初始化时段A的长度和采样时段B的长度短，因此可以通过交叠驱动来确保足够的时间。当各级被配置成如图10所示时，可以容易地选择交叠驱动或非交叠驱动。因此，本公开内容的实施方式能够很容易地适应各种型号和规格的显示装置。
在交叠驱动中，晶体管T12被关断，并且QB控制器的操作如上所述。
在非交叠驱动中，晶体管T12导通，并且晶体管T4的导通定时由时钟信号CLK3控制，而与时钟信号CLK2无关。如图12所示，由于时钟信号CLK3的栅极导通电压时段与用于控制晶体管T2的导通定时的时钟信号CLK4的栅极导通电压时段不交叠，因此可以去除节点Q点和节点QB被同时激活至栅极导通电压VGL的电流路径间隔。
图11示出了根据交叠驱动的级的操作波形。图13A至图13E示出了分别对应于图11所示的时段①至时段⑤的级的操作状态。在图11中，“1H”表示分配用于驱动一条水平像素线的一个水平周期。在图11所示的时段①至时段⑤中，全局重置信号QRST被以栅极关断电压VGL持续地输入。
参考图11和图13A，在时段①中，起始信号VST、时钟信号CLK3和时钟信号CLK4以栅极导通电压VGL输入，并且时钟信号CLK1和时钟信号CLK2以栅极关断电压VGH输入。
在时段①中，晶体管T1和晶体管T5响应于栅极导通电压VGL的起始信号VST而导通，并且晶体管T2响应于栅极导通电压VGL的时钟信号CLK4而导通。此外，晶体管T10和晶体管T4响应于栅极关断电压VGH的时钟信号CLK2而关断。
在时段①中，晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4保持导通状态。
在时段①中，晶体管T1和晶体管T2响应于栅极导通电压VGL的起始信号VST和栅极导通电压VGL的时钟信号CLK4而导通，并且节点Q被激活至栅极导通电压VGL。晶体管T6和晶体管T8通过节点Q的栅极导通电压VGL而导通。因此，由于晶体管T6的导通，栅极关断电压VGH的时钟信号CLK1作为扫描信号SCAN(1)被输出到节点Na。
在时段①中，晶体管T8通过节点Q的栅极导通电压VGL而导通，并且晶体管T5响应于栅极导通电压VGL的起始信号VST而导通。因此，节点QB被去激活至栅极关断电压VGH，并且晶体管T3和晶体管T7被关断。
参考图11和图13B，在时段②中，起始信号VST、时钟信号CLK1和时钟信号CLK4以栅极导通电压VGL输入，并且时钟信号CLK2和时钟信号CLK3以栅极关断电压VGH输入。
在时段②中，晶体管T1和晶体管T5响应于栅极导通电压VGL的起始信号VST而保持导通状态，晶体管T2响应于栅极导通电压VGL的时钟信号CLK4而保持导通状态。此外，晶体管T4响应于栅极关断电压VGH的时钟信号CLK2和CLK3而保持关断状态。
在时段②中，时钟信号CLK1从栅极关断电压VGH反转至栅极导通电压VGL，并且被输入至时钟端子B1。当由于在时钟端子B1与节点Q之间存在的寄生电容器的耦合效应，时钟端子B1的电压从栅极关断电压VGH减小至栅极导通电压VGL时，节点Q的电压从栅极导通电压VGL减小至升压电压BL。因此，栅极导通电压VGL的时钟信号CLK1通过晶体管T6被充电至节点Na，而没有延迟和失真。换句话说，栅极导通电压VGL的扫描信号SCAN(1)被快速地输出至节点Na。
在时段②中，随着节点Q的电压从栅极导通电压VGL减小至升压电压BL，晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4被关断。在节点Q的电压被升压时，晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4被关断，并且阻止过载施加到晶体管T2、晶体管T3、晶体管T8和晶体管T9。
在时段②中，晶体管T8的栅电极浮置，晶体管T8保持导通状态，并且晶体管T4和晶体管T10响应于栅极关断电压VGH的时钟信号CLK2和CLK3而保持关断状态。因此，节点QB保持栅极关断电压VGH，并且晶体管T3和晶体管T7保持关断状态。
参考图11和图13C，在时段③中，起始信号VST、时钟信号CLK3和时钟信号CLK4以栅极关断电压VGH输入，并且时钟信号CLK1和时钟信号CLK2以栅极导通电压VGH输入。
在时段③中，晶体管T1和晶体管T5响应于栅极关断电压VGH的起始信号VST而保持关断状态，晶体管T2响应于栅极关断电压VGH的时钟信号CLK4而关断。此外，晶体管T10响应于栅极导通电压VGL的时钟信号CLK2而导通，晶体管T4响应于栅极关断电压VGH的时钟信号CLK3而保持关断状态。
在时段③中，节点Q被浮置。由于在时段③中时钟端子B1的电压被保持在栅极导通电压VGL，因此节点Q的电压被保持在升压电压BL。此外，晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4保持关断状态，而晶体管T6和晶体管T8保持导通状态。因此，栅极导通电压VGL的扫描信号SCAN(1)通过晶体管T6被输出到节点Na。
参考图11和图13D，在时段④中，起始信号VST、时钟信号CLK4和时钟信号CLK1以栅极关断电压VGH输入，时钟信号CLK2和时钟信号CLK3以栅极导通电压VGL输入。
在时段④中，晶体管T1和晶体管T5响应于栅极关断电压VGH的起始信号VST而保持关断状态，晶体管T2响应于栅极关断电压VGH的时钟信号CLK4而保持关断状态。此外，晶体管T4和晶体管T10响应于栅极导通电压VGL的时钟信号CLK2和CLK3而导通。
在时段④中，由于晶体管T4的导通，栅极导通电压VGL被施加至节点QB。此外，晶体管T7和晶体管T3通过栅极导通电压VGL的节点QB而导通。因此，栅极关断电压VGH的扫描信号SCAN(1)通过晶体管T7被输出至节点Na，栅极关断电压VGH通过晶体管T3被施加至节点Q。
在时段④中，节点Q的电压反转至栅极关断电压VGH，并且晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4导通。此外，晶体管T6通过栅极关断电压VGH的节点Q而关断。
参考图11和图13E，在时段⑤中，起始信号VST、时钟信号CLK1和时钟信号CLK2以栅极关断电压VGH输入，时钟信号CLK3和时钟信号CLK4以栅极导通电压VGL输入。
在时段⑤中，晶体管T1和晶体管T5响应于栅极关断电压VGH的起始信号VST而保持关断状态，晶体管T2响应于栅极导通电压VGL的时钟信号CLK4而导通。此外，晶体管10响应于栅极关断电压VGH的时钟信号CLK2而关断，并且节点Nx被浮置。由于节点Nx被保持在栅极导通电压VGL，所以晶体管T4保持导通状态。
在时段⑤中，栅极导通电压VGL经由晶体管4被持续地施加至节点QB，晶体管T7和晶体管T3通过栅极导通电压VGL的节点QB而保持导通状态。因此，栅极关断电压VGH的扫描信号SCAN(1)通过晶体管T7被持续地输出至节点Na，栅极关断电压VGH通过晶体管T3被持续地施加至节点Q。
在时段⑤中，由于节点Q的电压被保持在栅极关断电压VGH，因此晶体管Tbv1、晶体管Tbv2、晶体管Tbv3和晶体管Tbv4导通。此外，晶体管T6通过栅极关断电压VGH的节点Q而保持关断状态。
如上所述，响应于在交叠驱动中第二时钟信号和第三时钟信号的栅极导通电压时段彼此部分地交叠、以及用于激活节点Q的第四时钟信号的栅极导通电压时段和第二时钟信号的栅极导通电压时段彼此不交叠，本公开内容的实施例控制节点QB被激活的定时，从而去除了节点Q的电压和节点QB电压同时被激活的电流路径间隔。因此，本公开内容的实施例可以通过去除节点Q的电压和节点QB的电压不稳定的电流路径间隔来确保操作稳定性和操作可靠性并且降低功耗。
虽然已经参考许多说明性实施方式描述了实施方式，但是本领域技术人员可以设计出落入本公开内容的原理的范围内的许多其他修改和实施方式。特别地，在本公开内容、附图和所附权利要求的范围内，主题组合布置的组成部分和/或布置中可以有各种变化和修改。除了元件部分和/或布置的变化和修改之外，替选用途对于本领域技术人员也是明显的。

Claims (18)

1.一种栅极驱动器，包括：
多个级，
其中，每个级包括：
第一晶体管(T6)，其被配置成根据第一节点(Q)输出第一时钟信号作为扫描信号；
第二晶体管(T7)，其被配置成根据第二节点(QB)输出栅极关断电压作为扫描信号，其中所述第二节点(QB)与所述第一节点(Q)相反地被激活；
第一控制器，其被配置成响应于相位早于所述第一时钟信号的相位的起始信号或承载信号以及相位早于所述第一时钟信号的相位的第四时钟信号，将所述第一节点(Q)激活至栅极导通电压；以及
第二控制器，其被配置成响应于相位晚于所述第一时钟信号的相位的第二时钟信号以及相位晚于所述第二时钟信号的相位的第三时钟信号，将所述第二节点(QB)激活至所述栅极导通电压，
其中，当所述第二时钟信号和所述第三时钟信号保持在所述栅极导通电压时，所述第二节点被激活。
2.根据权利要求1所述的栅极驱动器，其中，所述第二控制器包括：
第三晶体管(T10)，其被配置成响应于所述第二时钟信号向第三节点(Nx)施加所述第三时钟信号；以及
第四晶体管(T4)，其被配置成响应于施加至所述第三节点(Nx)的所述第三时钟信号来控制所述栅极导通电压的输入端子与所述第二节点(QB)之间的电流流动。
3.根据权利要求2所述的栅极驱动器，其中，所述第二控制器还包括连接在所述第三节点(Nx)与所述第二时钟信号的输入端子之间的电容器(CX)。
4.根据权利要求1所述的栅极驱动器，其中，所述第二控制器包括串联地连接在所述栅极导通电压的输入端子与所述第二节点(QB)之间的第五晶体管(T11)和第四晶体管(T4)，
其中，所述第五晶体管(T11)的栅电极连接至所述第二时钟信号的输入端子，所述第四晶体管(T4)的栅电极连接至所述第三时钟信号的输入端子。
5.根据权利要求4所述的栅极驱动器，其中，所述第二控制器还包括第六晶体管(T12)，所述第六晶体管(T12)并联地连接至所述第五晶体管(T11)并且响应于交叠控制信号而导通或关断。
6.根据权利要求1所述的栅极驱动器，其中，所述第一时钟信号至所述第四时钟信号中的每个时钟信号在所述栅极导通电压与所述栅极关断电压之间摆动，
其中，所述第一时钟信号和所述第二时钟信号的栅极导通电压时段部分地交叠，所述第二时钟信号和所述第三时钟信号的栅极导通电压时段部分地交叠，所述第三时钟信号和所述第四时钟信号的栅极导通电压时段部分地交叠，所述第四时钟信号和所述第一时钟信号的栅极导通电压时段部分地交叠，
其中，所述第一时钟信号的栅极导通电压时段与所述第三时钟信号的栅极导通电压时段彼此不交叠，所述第二时钟信号的栅极导通电压时段与所述第四时钟信号的栅极导通电压时段彼此不交叠。
7.根据权利要求5的所述栅极驱动器，其中，所述第六晶体管(T12)响应于所述交叠控制信号保持导通状态，
其中，所述第一时钟信号至所述第四时钟信号中的每一个时钟信号在所述栅极导通电压与所述栅极关断电压之间摆动，
其中，所述第一时钟信号至所述第四时钟信号的栅极导通电压时段彼此不交叠。
8.根据权利要求1所述的栅极驱动器，其中，所述第一控制器包括串联地连接在所述栅极导通电压的输入端子与所述第一节点(Q)之间的第七晶体管(T1)和第八晶体管(T2)，
其中，所述第七晶体管(T1)的栅电极连接至输入所述起始信号或所述承载信号的起始端子，所述第八晶体管(T2)的栅电极连接至所述第四时钟信号的输入端子。
9.一种栅极驱动器，包括：
多个级，所述多个级中的每个级被配置成接收相位彼此部分交叠的多个时钟信号，并且输出在栅极导通电压与栅极关断电压之间摆动的扫描信号，
其中，每个级包括：
第一晶体管(T6)，其被配置成响应于第一节点(Q)而操作；
第二晶体管(T7)，其被配置成与所述第一晶体管(T6)共享输出所述扫描信号的输出节点，并且响应于第二节点(QB)而操作；以及
第二控制器，其被配置成使用所述多个时钟信号之中的、栅极导通电压时段彼此部分交叠的两个第二激活时钟信号，将所述第二节点(QB)激活至所述栅极导通电压，
其中，所述两个第二激活时钟信号中的一个第二激活时钟信号的栅极导通电压时段与用于激活所述第一节点(Q)的第一激活时钟信号的栅极导通电压时段不交叠，使得电流路径间隔被去除，其中在所述电流路径间隔中所述第一节点(Q)和所述第二节点(QB)同时被激活，以及
其中，当所述两个第二激活时钟信号全部保持在所述栅极导通电压时段中时，所述第二节点被激活。
10.根据权利要求9所述的栅极驱动器，其中，所述第一激活时钟信号是第四时钟信号，并且所述两个第二激活时钟信号是第二时钟信号和第三时钟信号，
其中，所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的每一个时钟信号在所述栅极导通电压与所述栅极关断电压之间摆动，
其中，所述第二时钟信号的栅极导通电压时段与所述第三时钟信号的栅极导通电压时段彼此交叠，所述第三时钟信号的栅极导通电压时段与所述第四时钟信号的栅极导通电压时段彼此交叠，
其中，所述第二时钟信号的栅极导通电压时段与所述第四时钟信号的栅极导通电压时段彼此不交叠。
11.根据权利要求10所述的栅极驱动器，其中，所述第二控制器包括：
第四晶体管(T4)，其包括连接至第三节点(Nx)的栅电极，并且其被配置成控制在所述栅极导通电压的输入端子与所述第二节点(QB)之间的电流流动；以及
第三晶体管(T10)，其包括连接至所述第二时钟信号的输入端子的栅电极，并且其被配置成控制在所述第三节点(Nx)与所述第三时钟信号的输入端子之间的电流流动。
12.根据权利要求11所述的栅极驱动器，其中，所述第二控制器还包括连接在所述第三节点(Nx)与所述第二时钟信号的输入端子之间的电容器(CX)。
13.根据权利要求10所述的栅极驱动器，其中，所述第二控制器包括串联地连接在所述栅极导通电压的输入端子与所述第二节点(QB)之间的第五晶体管(T11)和第四晶体管(T4)，
其中，所述第五晶体管(T11)的栅电极连接至所述第二时钟信号的输入端子，并且所述第四晶体管(T4)的栅电极连接至所述第三时钟信号的输入端子。
14.根据权利要求13所述的栅极驱动器，其中，所述第二控制器还包括第六晶体管(T12)，所述第六晶体管(T12)并联地连接至所述第五晶体管(T11)并且响应于交叠控制信号而导通或关断。
15.根据权利要求14所述的栅极驱动器，其中，当所述第六晶体管(T12)保持导通状态时，所述第二控制器响应于所述第三时钟信号而与所述第二时钟信号无关地将所述第二节点(QB)激活至所述栅极导通电压。
16.根据权利要求9所述的栅极驱动器，其中，每个级还包括第一控制器，所述第一控制器被配置成响应于输入至起始端子的起始信号或承载信号以及所述第一激活时钟信号，将所述第一节点(Q)激活至所述栅极导通电压。
17.根据权利要求16所述的栅极驱动器，其中，所述第一控制器包括串联地连接在所述栅极导通电压的输入端子与所述第一节点(Q)之间的第七晶体管(T1)和第八晶体管(T2)，
其中，所述第七晶体管(T1)的栅电极连接至所述起始端子，并且所述第八晶体管(T2)的栅电极连接至所述第一激活时钟信号的输入端子。
18.一种显示装置，包括根据权利要求1至17中任一项所述的栅极驱动器。
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