KR20240075978A - 디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법 - Google Patents

디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법 Download PDF

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KR20240075978A
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이진우
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Abstract

본 개시의 실시예들은 디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법에 관한 것으로서, 더욱 상세하게는, 복수의 게이트 라인이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널; 하나의 서브픽셀 라인에 연결되는 하나의 게이트 라인을 공유하며, 상기 디스플레이 패널의 일측에 배치되는 제 1 게이트 구동 회로와 상기 디스플레이 패널의 타측에 배치되는 제 2 게이트 구동 회로를 포함하는 게이트 구동 회로; 및 상기 디스플레이 패널이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널의 불량을 검출하기 위해서 상기 게이트 구동 회로를 불량 검출 모드로 제어하는 타이밍 컨트롤러를 포함하는 디스플레이 장치를 제공할 수 있다.

Description

디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법{DISPLAY DEVICE, GATE DRIVING CIRCUIT AND DISPLAY DRIVING METHOD}
본 개시의 실시예들은 디스플레이 패널의 불량을 용이하게 검출할 수 있는 디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이, 유기 발광 디스플레이 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치 중 유기 발광 디스플레이 장치는 스스로 발광하는 유기 발광 다이오드를 이용함으로써, 응답 속도가 빠르고 명암비, 발광 효율, 휘도 및 시야각 등에서 장점이 존재한다.
디스플레이 장치는 디스플레이 패널에 배열된 다수의 서브픽셀(Subpixel) 각각에 배치된 발광 소자를 포함하고, 발광 소자에 흐르는 전압 제어를 통해 발광 소자를 발광시킴으로써 각각의 서브픽셀이 나타내는 휘도를 제어하며 이미지를 표시할 수 있다.
이러한 디스플레이 장치는 출하되기 전에 디스플레이 패널의 불량 여부를 검사하거나, 디스플레이 장치가 출하된 후 디스플레이 동작 과정에서 디스플레이 패널의 불량을 검출하는 프로세스가 진행될 수 있다.
예를 들어, 디스플레이 장치가 출하되기 이전에는 게이트 구동 회로에서 생성된 스캔 신호에 응답하여 턴-온된 구동 트랜지스터를 통해 데이터 라인으로 검사용 데이터 신호를 공급하고, 각 서브픽셀의 발광 상태를 검사하여 디스플레이 패널의 불량 여부를 판단할 수 있다.
또는, 디스플레이 장치가 출하된 이후에는 특성값 센싱 구간 동안 검출된 서브픽셀의 특성값을 이용하여 디스플레이 패널의 불량 여부를 판단할 수 있다.
그러나, 디스플레이 패널의 서브픽셀 회로에 특성값을 검출하기 위한 센싱 라인이 존재하지 않거나(예를 들어, 2T1C 구조), 구동 트랜지스터에 흐르는 전류를 검출하기 어려운 구조(예를 들어, 구동 트랜지스터의 소스 전극에 기저 전압이 인가되는 경우) 등의 경우에는 실시간으로 디스플레이 패널에 흐르는 전류를 검출하기 어렵기 때문에, 디스플레이 패널의 불량 여부를 판단하기 어려운 문제가 있다.
이에, 본 개시의 발명자들은 디스플레이 패널의 불량 여부를 효과적으로 판단할 수 있는 디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법을 발명하였다.
본 개시의 실시예들은 서브픽셀의 특성값을 센싱하는 블랭크 기간에 더블 게이트 구동 회로가 불량 검출 모드로 동작하도록 제어함으로써, 디스플레이 패널의 불량 여부를 판단할 수 있는 디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법을 제공할 수 있다.
또한, 본 개시의 실시예들은 더블 게이트 구동 회로가 불량 검출 모드로 동작하는 동안, 일측의 게이트 구동 회로가 서브픽셀의 특성값을 센싱하기 위한 센싱 데이터 기록 동작을 수행하고, 타측의 게이트 구동 회로가 센싱 스캔 신호를 수신하는 스캔 신호 수신 동작을 수행함으로써, 디스플레이 패널의 불량 여부를 판단할 수 있는 디스플레이 장치, 게이트 구동 회로 및 디스플레이 구동 방법을 제공할 수 있다.
본 개시의 실시예들은 복수의 게이트 라인이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널과, 하나의 서브픽셀 라인에 연결되는 하나의 게이트 라인을 공유하며, 상기 디스플레이 패널의 일측에 배치되는 제 1 게이트 구동 회로 및 상기 디스플레이 패널의 타측에 배치되는 제 2 게이트 구동 회로를 포함하는 게이트 구동 회로와, 상기 디스플레이 패널이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널의 불량을 검출하기 위해서 상기 게이트 구동 회로를 불량 검출 모드로 제어하는 타이밍 컨트롤러를 포함하는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은 복수의 게이트 라인이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널을 구동하는 게이트 구동 회로에 있어서, 하나의 서브픽셀 라인을 연결하는 하나의 게이트 라인에 연결되며, 상기 디스플레이 패널의 일측에 배치되는 제 1 게이트 구동 회로와, 상기 제 1 게이트 구동 회로와 게이트 라인을 공유하며, 상기 디스플레이 패널의 타측에 배치되는 제 2 게이트 구동 회로를 포함하되, 상기 제 1 게이트 구동 회로와 상기 제 2 게이트 구동 회로는 상기 디스플레이 패널이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널의 불량을 검출하기 위해서 불량 검출 모드로 동작하는 게이트 구동 회로를 제공할 수 있다.
본 개시의 실시예들은 복수의 게이트 라인이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널을 구동하는 방법에 있어서, 상기 디스플레이 패널이 발광하는 액티브 기간에, 하나의 서브픽셀 라인에 연결되는 하나의 게이트 라인을 공유하며, 상기 디스플레이 패널의 일측에 배치되는 제 1 게이트 구동 회로와 상기 디스플레이 패널의 타측에 배치되는 제 2 게이트 구동 회로가 영상 데이터 구동 동작을 수행하도록 제어하는 단계와, 상기 디스플레이 패널이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널의 불량을 검출하기 위해서 상기 제 1 게이트 구동 회로와 상기 제 2 게이트 구동 회로가 불량 검출 모드로 동작하도록 제어하는 단계를 포함하는 디스플레이 구동 방법을 제공할 수 있다.
본 개시의 실시예들에 의하면, 디스플레이 패널의 불량 여부를 효과적으로 판단할 수 있는 효과가 있다.
또한, 본 개시의 실시예들에 의하면, 서브픽셀의 특성값을 센싱하는 센싱 구간에 더블 게이트 구동 회로가 불량 검출 모드로 동작함으로써, 디스플레이 패널의 불량 여부를 판단할 수 있는 효과가 있다.
또한, 본 개시의 실시예들에 의하면, 더블 게이트 구동 회로가 불량 검출 모드로 동작하는 경우에, 일측의 게이트 구동 회로가 서브픽셀의 특성값을 센싱하기 위한 센싱 데이터 기록 동작을 수행하고, 타측의 게이트 구동 회로가 센싱 스캔 신호를 수신하는 스캔 신호 수신 동작을 수행함으로써, 디스플레이 패널의 불량 여부를 판단할 수 있는 효과가 있다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 시스템 예시 도면이다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 GIP 타입으로 구현된 디스플레이 패널을 예시로 나타낸 도면이다.
도 4는 본 개시의 실시예들에 따른 디스플레이 장치의 서브픽셀 회로를 예시로 나타낸 도면이다.
도 5는 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 모드와 불량 검출 모드가 전환되는 개념을 나타낸 도면이다.
도 6은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 모드와 불량 검출 모드에서 게이트 구동 회로의 동작을 나타낸 블록도이다.
도 7은 본 개시의 실시예들에 따른 디스플레이 장치의 동작을 개념적으로 나타낸 블록도이다.
도 8은 본 개시의 실시예들에 따른 게이트 구동 회로의 스테이지 회로 구성을 나타낸 도면이다.
도 9는 본 개시의 실시예들에 따른 디스플레이 구동 회로에서, 게이트 구동 회로를 구성하는 스테이지 회로를 예시로 나타낸 도면이다.
도 10은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 블랭크 기간에 불량 검출 모드로 동작하는 구조를 개념적으로 나타낸 도면이다.
도 11은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로를 구성하는 스테이지 회로가 영상 데이터 기록 동작을 수행하는 경우의 신호 파형을 나타낸 도면이다.
도 12는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로를 구성하는 스테이지 회로가 블랭크 기간에 센싱 데이터 기록 동작을 수행하는 경우의 신호 파형을 나타낸 도면이다.
도 13은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로를 구성하는 스테이지 회로가 블랭크 기간에 스캔 신호 수신 동작을 수행하는 경우의 신호 파형을 나타낸 도면이다.
도 14는 본 개시의 실시예들에 따른 디스플레이 장치에서, 불량 검출 회로를 예시로 나타낸 도면이다.
도 15는 본 개시의 실시예들에 따른 디스플레이 장치에서 제 1 게이트 구동 회로에서 출력되는 센싱 스캔 신호와 제 2 게이트 구동 회로에서 수신되는 센싱 스캔 신호의 파형을 예시로 나타낸 도면이다.
도 16은 본 개시의 실시예들에 따른 디스플레이 장치에서 제 1 게이트 구동 회로에서 출력되는 센싱 스캔 신호와 제 2 게이트 구동 회로에서 수신되는 센싱 스캔 신호의 시간 지연을 설명한 도면이다.
도 17은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 패널의 불량을 검출하는 과정의 신호 파형도를 예시로 나타낸 도면이다.
도 18은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로의 스캔 클럭 라인에 인가되는 전압 레벨을 제어하기 위한 구성을 예시로 나타낸 도면이다.
도 19는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로에 인가되는 스캔 클럭 라인의 전압 레벨을 제어함으로써, 디스플레이 패널의 불량을 검출하는 과정의 신호 파형도를 예시로 나타낸 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130), 및 타이밍 컨트롤러(140) 등을 구비한다.
디스플레이 패널(110)에는 다수의 데이터 라인(DL)들과 다수의 게이트 라인(GL)들이 교차되고, 이 교차영역마다 서브픽셀(SP)들이 매트릭스 형태로 배치되어 서브픽셀 어레이를 구성할 수 있다.
액정 디스플레이 장치의 경우, 디스플레이 패널(110)은 두 장의 기판 사이에 형성된 액정층을 포함하며, TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 공지된 어떠한 모드로도 동작될 수 있을 것이다. 반면, 유기 발광 디스플레이 장치의 경우, 디스플레이 패널(110)은 전면 발광(Top Emission) 방식, 배면 발광(Bottom Emission) 방식 또는 양면 발광(Dual Emission) 방식 등으로 구현될 수 있을 것이다.
하나의 서브픽셀(SP)은 하나의 데이터 라인(DL)과 하나의 게이트 라인(GL)에 의해 형성된 영역에 배치된 박막 트랜지스터(Thin Film Transistor, TFT), 데이터 전압에 따라 발광하는 발광 소자, 및 발광 소자에 전기적으로 연결되어 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor) 등을 포함할 수 있다. 박막 트랜지스터는 구동 트랜지스터와 하나 이상의 스위칭 트랜지스터를 포함할 수 있으며, P형 트랜지스터로 구현되거나 또는, N형 트랜지스터로 구현될 수 있다. 또는, P형 트랜지스터와 N형 트랜지스터가 혼용된 하이브리드 형태로 구현될 수 있다.
예를 들어, 2,160 X 3,840 의 해상도를 가지는 디스플레이 장치(100)가 화이트(W), 레드(R), 그린(G), 블루(B)의 4개 서브픽셀(SP)로 이루어지는 경우, 2,160 개의 게이트 라인(GL)과 4개의 서브픽셀(WRGB)에 각각 연결되는 3,840 개의 데이터 라인(DL)에 의해, 모두 3,840 X 4 = 15,360 개의 데이터 라인(DL)이 구비될 수 있으며, 이들 게이트 라인(GL)과 데이터 라인(DL)에 의해 형성된 영역에 각각 서브픽셀(SP)이 배치될 것이다.
타이밍 컨트롤러(140)는 다양한 인터페이스 방식을 통해 외부의 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받는다. 타이밍 컨트롤러(140)는 서브픽셀의 특성값(예를 들어, 구동 트랜지스터의 문턱 전압 또는 이동도)에 대한 센싱 결과를 기초로 서브픽셀(SP)의 구동 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 구동 회로(130)에 전송할 수 있다.
타이밍 컨트롤러(140)는 호스트 시스템으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE) 등의 타이밍 신호를 입력 받을 수 있다. 타이밍 컨트롤러(140)는 호스트 시스템으로부터 입력된 타이밍 신호를 기준으로 데이터 구동 회로(130)의 동작 타이밍을 제어하기 위한 소스 제어 신호(SCS)와, 게이트 구동 회로(120)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 생성한다.
소스 제어 신호(SCS)는 소스 샘플링 클럭(Source Sampling Clock; SSC), 소스 출력 인에이블 신호(Source Output Enable; SOE) 등을 포함한다. 소스 샘플링 클럭(SSC)은 상승 또는 하강 에지를 기준으로 데이터 구동 회로(130) 내에서 영상 데이터(DATA)의 샘플링 타이밍을 제어하는 클럭이다. 소스 출력 인에이블 신호(SOE)는 디스플레이 패널(110)에 인가되는 아날로그 형태의 데이터 전압에 대한 출력 타이밍을 제어하는 신호이다.
타이밍 컨트롤러(140)는 소스 제어 신호(SCS) 및 게이트 제어 신호(GCS)를 기초로 디스플레이 패널(110)의 서브픽셀 라인들에 대한 디스플레이 구동 동작과 센싱 구동 동작을 제어함으로써, 영상을 표시하는 구간에도 실시간으로 서브픽셀(SP)들에 대한 특성값을 센싱할 수 있다.
여기에서, 서브픽셀 라인은 수평 방향으로 이웃한 1라인 분량의 서브픽셀(SP) 집합체를 의미한다.
센싱 구동 동작은 특정 서브픽셀 라인에 배치된 서브픽셀(SP)들에 센싱 데이터를 인가하여 해당하는 서브픽셀(SP)의 특성값을 센싱하고, 센싱 결과를 기초로 해당하는 서브픽셀(SP)의 특성값 변화를 보상하기 위한 보상값을 업데이트하는 동작을 의미한다.
이러한 센싱 구동 동작을 위해서, 게이트 구동 회로(120)는 센싱 구동 동작 중에 특정 서브픽셀 라인에 배치된 서브픽셀(SP)에 센싱 데이터를 기입하기 위한 센싱 데이터 기록(Sensing Data Writing; SDW) 동작을 수행할 수 있다.
디스플레이 구동 동작은 호스트 시스템으로부터 입력되는 영상 데이터(DATA)를 디스플레이 패널(110)에 표시하기 위해, 1 프레임 내에서 영상 데이터(DATA)를 서브픽셀 라인들에 기입하는 과정이다. 이러한 디스플레이 구동 동작을 위해서, 게이트 구동 회로(120)는 영상 데이터 기록(Image Data Writing; IDW) 동작을 수행할 수 있다.
게이트 구동 회로(120)는 한 프레임 내의 액티브 기간에 영상 데이터 기록 동작(Image Data Writing Operation)을 수행하고, 영상 데이터가 공급되지 않는 블랭크 기간에서 센싱 데이터 기록 동작(Sensing Data Writing Operation)을 수행할 수 있다.
데이터 구동 회로(130)는 다수의 소스 구동 집적 회로(Source Driving Integrated Chip; SDIC)를 포함할 수 있다. 데이터 구동 회로(130)는 타이밍 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받는다. 데이터 구동 회로(130)는 타이밍 컨트롤러(140)로부터의 소스 제어 신호(SCS)에 응답하여 영상 데이터(DATA)를 감마 보상 전압으로 변환하여 데이터 전압을 생성하고, 데이터 전압을 게이트 구동 회로(120)의 스캔 신호에 동기시켜서 디스플레이 패널(110)의 데이터 라인(DL)들에 공급한다.
데이터 구동 회로(130)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 디스플레이 패널(110)의 데이터 라인(DL)에 접속될 수 있다.
디스플레이 장치(100)는 타이밍 컨트롤러(140)에서 출력되는 게이트 제어 신호(GCS)의 전압 레벨을 부스팅하여 게이트 구동 회로(120)에 공급하는 레벨 시프터(125)를 포함할 수 있다. 레벨 시프터(125)는 게이트 구동 회로(120)의 내부에 위치할 수도 있고, 데이터 구동 회로(130)가 배치되는 소스 인쇄 회로 기판에 위치할 수도 있다.
레벨 시프터(125)는 타이밍 컨트롤러(140)로부터 입력되는 게이트 제어 신호(GCS)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 디스플레이 패널(110)에 형성된 트랜지스터를 스위칭시킬 수 있는 게이트 온 전압과 게이트 오프 전압으로 부스팅한다. 그리고, 레벨 시프터(125)는 부스팅된 게이트 제어 신호(GCS)를 게이트 구동 회로(120)에 공급한다.
게이트 제어 신호(GCS)는 게이트 스타트 펄스, 스캔 클럭, 라인 선택 신호, 리셋 신호, 및 패널 온 신호 등을 포함할 수 있다. 그리고, 스캔 클럭은 위상이 서로 다른 N(N은 자연수)상 클럭들로 구될 수 있다.
예를 들어, 2,160 X 3,840 의 해상도를 가지는 디스플레이 장치(100)에서, 2,160 개의 게이트 라인(GL)에 대하여 제 1 게이트 라인으로부터 제 2,160 게이트 라인까지 순차적으로 스캔 신호를 출력하는 경우를 2,160상(2,160 phase) 구동이라 할 수 있다. 또는, 제 1 게이트 라인으로부터 제 4 게이트 라인까지 순차적으로 스캔 신호를 출력한 다음, 제 5 게이트 라인으로부터 제 8 게이트 라인까지 스캔 신호를 순차적으로 출력하는 경우와 같이, 4개의 게이트 라인(GL)을 단위로 순차적으로 스캔 신호를 출력하는 경우를 4상 구동이라고 한다. 즉, N개의 게이트 라인(GL) 마다 순차적으로 스캔 신호를 출력하는 경우를 N상 구동이라고 할 수 있다.
이 때, 게이트 구동 회로(120)는 하나 이상의 게이트 구동 집적 회로(Gate Driving Integrated Circuit; GDIC)를 포함할 수 있다.
게이트 구동 회로(120)는 레벨 시프터(125)로부터 입력되는 게이트 제어 신호(GCS)와 파워 관리 회로(미도시)로부터 입력되는 하나 이상의 전원 전압(GVDD, GVSS)을 기반으로, 액티브 기간에 디스플레이 스캔 신호를 출력하는 영상 데이터 기록 동작을 수행하고, 블랭크 기간에 서브픽셀(SP)의 특성값 센싱을 위한 센싱 스캔 신호를 출력하는 센싱 데이터 기록 동작을 수행하는 다수의 스테이지들을 포함할 수 있다.
게이트 구동 회로(120)는 GIP(Gate In Panel) 방식으로 디스플레이 패널(110)의 기판 상에 직접 형성될 수 있다.
게이트 구동 회로(120)는 디스플레이 패널(110)에서 영상이 표시되지 않는 베젤 영역(Bezel)에 형성될 수 있으나, 이에 한정되지 않는다. 게이트 구동 회로(120)는 신호 지연에 의한 스캔 신호의 왜곡을 최소화하기 위해서 디스플레이 패널(110)의 제 1 베젤 영역에 제 1 게이트 구동 회로(120a)를 배치하고, 디스플레이 패널(110)의 제 2 베젤 영역에 제 2 게이트 구동 회로(120b)를 배치하는 더블 뱅크 구조로 형성될 수 있다.
이러한 디스플레이 장치(100)는 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 파워 관리 회로를 포함할 수 있다.
파워 관리 회로는 외부의 호스트 시스템으로부터 공급되는 직류 전압을 조정하여 디스플레이 패널(100), 게이트 구동 회로(120) 및 데이터 구동 회로(130)의 구동에 필요한 전원을 발생한다.
이러한 디스플레이 장치(100)는 액정 디스플레이(Liquid Crystal Display), 유기 발광 디스플레이(Organic Light Emitting Display), 플라즈마 디스플레이 패널(Plasma Display Panel) 등 다양한 타입의 장치일 수 있다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 시스템 예시 도면이다.
도 2를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 데이터 구동 회로(130)가 다양한 방식들(TAB, COG, COF 등) 중에서 COF (Chip On Film) 방식으로 구현되고, 게이트 구동 회로(120)가 다양한 방식들(TAB, COG, COF, GIP 등) 중에서 GIP (Gate In Panel) 형태로 구현된 경우를 나타낸 것이다.
게이트 구동 회로(120)가 GIP 형태로 구현되는 경우, 게이트 구동 회로(120)에 포함된 복수의 게이트 구동 집적 회로(GDICa, GDICb)는 디스플레이 패널(110)의 베젤 영역에 직접 형성될 수 있다. 이 때, 게이트 구동 집적 회로(GDICa, GDICb)는 베젤 영역에 배치된 게이트 구동 관련 신호 배선을 통해, 스캔 신호의 생성에 필요한 각종 신호(클럭, 게이트 하이 신호, 게이트 로우 신호 등)를 공급받을 수 있다.
마찬가지로, 데이터 구동 회로(130)에 포함된 하나 이상의 소스 구동 집적 회로(SDIC)는 각각 소스 필름(SF) 상에 실장될 수 있으며, 소스 필름(SF)의 일측은 디스플레이 패널(110)과 전기적으로 연결될 수 있다. 또한, 소스 필름(SF)의 상부에는 소스 구동 집적 회로(SDIC)와 디스플레이 패널(110)을 전기적으로 연결하기 위한 배선들이 배치될 수 있다.
이러한 디스플레이 장치(100)는 복수의 소스 구동 집적 회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해서, 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board; SPCB)과, 제어 부품들 및 각종 전기 장치들을 실장하기 위한 컨트롤 인쇄 회로 기판(Control Printed Circuit Board; CPCB)을 포함할 수 있다.
이 때, 적어도 하나의 소스 인쇄 회로 기판(SPCB)에는 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)의 타측이 연결될 수 있다. 즉, 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)은 일측이 디스플레이 패널(110)과 전기적으로 연결되고, 타측이 소스 인쇄 회로 기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄 회로 기판(CPCB)에는 타이밍 컨트롤러(140)와 파워 관리 회로(150)가 실장될 수 있다. 타이밍 컨트롤러(140)는 데이터 구동 회로(130) 및 게이트 구동 회로(120)의 동작을 제어할 수 있다. 파워 관리 회로(150)는 디스플레이 패널(110), 데이터 구동 회로(130), 및 게이트 구동 회로(120) 등으로 구동 전압이나 전류를 공급할 수도 있고, 공급되는 전압이나 전류를 제어할 수 있다.
적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있으며, 연결 부재는 예를 들어, 플렉서블 인쇄 회로(Flexible Printed Circuit; FPC), 플렉서블 플랫 케이블(Flexible Flat Cable; FFC) 등으로 이루어질 수 있다. 또한, 적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 하나의 인쇄 회로 기판으로 통합되어 구현될 수도 있다.
디스플레이 장치(100)는 컨트롤 인쇄 회로 기판(CPCB)과 전기적으로 연결된 세트 보드(Set Board, 170)를 더 포함할 수 있다. 이 때, 세트 보드(170)는 파워 보드(Power Board)라고 할 수도 있다. 이러한 세트 보드(170)에는 디스플레이 장치(100)의 전체 파워를 관리하는 메인 파워 관리 회로(160)가 존재할 수 있다. 메인 파워 관리 회로(160)는 파워 관리 회로(150)와 연동될 수 있다.
위와 같은 구성으로 이루어진 디스플레이 장치(100)의 경우, 구동 전압은 세트 보드(170)에서 발생되어 컨트롤 인쇄 회로 기판(CPCB) 내의 파워 관리 회로(150)로 전달된다. 파워 관리 회로(150)는 디스플레이 구동 또는 특성값 센싱에 필요한 구동 전압을 플렉서블 인쇄 회로(FPC), 또는 플렉서블 플랫 케이블(FFC)을 통해 소스 인쇄 회로 기판(SPCB)으로 전달한다. 소스 인쇄 회로 기판(SPCB)으로 전달된 구동 전압은 소스 구동 집적 회로(SDIC)를 통해 디스플레이 패널(110) 내의 특정 서브픽셀(SP)을 발광하거나 센싱하기 위해 공급된다.
이 때, 디스플레이 장치(100) 내의 디스플레이 패널(110)에 배열된 각 서브픽셀(SP)은 발광 소자와, 이를 구동하기 위한 구동 트랜지스터 등의 회로 소자로 구성될 수 있다.
각 서브픽셀(SP)을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다
도 3은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 GIP 타입으로 구현된 디스플레이 패널을 예시로 나타낸 도면이다.
도 3을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 영상을 표시하기 위한 액티브 영역(A/A)에 n개의 게이트 라인(GL)이 배치될 수 있다.
여기에서 액티브 영역(A/A)은 해당하는 색상의 빛을 발광하기 위한 복수의 서브픽셀(SP), 예를 들어 화이트 서브픽셀, 레드 서브픽셀, 그린 서브픽셀, 및 블루 서브픽셀이 배치되어 영상을 표시하는 영역이다. 또한, 액티브 영역(A/A)의 일부 위치에는 스캔 신호 또는 데이터 전압이 인가되지 않아서 빛을 발광하지는 않지만 서브픽셀(SP)과 유사한 부하를 가지는 복수의 더미 서브픽셀이 위치할 수 있다.
본 개시의 실시예들에서는 해당하는 색상의 빛을 발광하는 복수의 서브픽셀 영역과 빛을 발광하지 않는 더미 서브픽셀이 배치되는 영역을 포함하여 액티브 영역(A/A)으로 지칭한다. 또는, 해당하는 색상의 빛을 발광하는 복수의 서브픽셀 영역과 빛을 발광하지 않는 더미 서브픽셀이 배치되는 영역을 포함하여 픽셀 어레이로 지칭할 수도 있을 것이다.
게이트 구동 회로(120)는 액티브 영역(A/A)의 좌측 및 우측에서 서브픽셀이 형성되지 않는 베젤 영역(Bezel)에 내장되어 배치되며, n개의 게이트 라인(GL)에 대응되는 n개의 게이트 구동 집적 회로(GDIC)를 포함할 수 있다.
예를 들어, 제 1 게이트 라인(GL1)을 통해 스캔 신호를 공급하는 제 1 게이트 구동 집적 회로(GDICa1, GDICb1)는 제 1 게이트 라인(GL1)이 연장되는 액티브 영역(A/A)의 왼쪽에 배치된 좌측의 제 1 게이트 구동 집적 회로(GDICa1)와 액티브 영역(A/A)의 오른쪽에 배치된 우측의 제 1 게이트 구동 집적 회로(GDICb1)를 포함할 수 있다.
또한, 제 2 게이트 라인(GL2)을 통해 스캔 신호를 공급하는 제 2 게이트 구동 집적 회로(GDICa2, GDICb2)는 제 2 게이트 라인(GL2)이 연장되는 액티브 영역(A/A)의 왼쪽에 배치된 좌측의 제 2 게이트 구동 집적 회로(GDICa2)와 액티브 영역(A/A)의 오른쪽에 배치된 우측의 제 2 게이트 구동 집적 회로(GDICb2)를 포함할 수 있다.
또한, 제 3 게이트 라인(GL3)을 통해 스캔 신호를 공급하는 제 3 게이트 구동 집적 회로(GDICa3, GDICb3)는 제 3 게이트 라인(GL3)이 연장되는 액티브 영역(A/A)의 왼쪽에 배치된 좌측의 제 3 게이트 구동 집적 회로(GDICa3)와 액티브 영역(A/A)의 오른쪽에 배치된 우측의 제 3 게이트 구동 집적 회로(GDICb3)를 포함할 수 있다.
또한, 제 4 게이트 라인(GL4)을 통해 스캔 신호를 공급하는 제 4 게이트 구동 집적 회로(GDICa4, GDICb4)는 제 4 게이트 라인(GL4)이 연장되는 액티브 영역(A/A)의 왼쪽에 배치된 좌측의 제 4 게이트 구동 집적 회로(GDICa4)와 액티브 영역(A/A)의 오른쪽에 배치된 우측의 제 4 게이트 구동 집적 회로(GDICb4)를 포함할 수 있다.
이 때, 액티브 영역(A/A)의 왼쪽에 배치된 좌측의 제 1 게이트 구동 집적 회로(GDICa1) 내지 좌측의 제 4 게이트 구동 집적 회로(GDICa4)를 각각 좌측 게이트 구동 집적 회로(GDICa)로 지칭하고, 액티브 영역(A/A)의 오른쪽에 배치된 우측의 제 1 게이트 구동 집적 회로(GDICb1) 내지 우측의 제 4 게이트 구동 집적 회로(GDICb4)를 각각 우측 게이트 구동 집적 회로(GDICb)로 지칭할 수 있을 것이다.
이 때, 각 게이트 구동 집적 회로(GDIC)는 게이트 라인(GL)을 통해 스캔 신호를 공급하는 스캔 구동 회로와 함께, 게이트 라인(GL)을 통해 발광 신호를 공급하는 발광 구동 회로를 포함할 수 있다.
이와 같이, 게이트 구동 회로(120)를 GIP 타입으로 구현하는 경우, 게이트 구동 기능을 갖는 별도의 집적 회로를 제작하고, 이를 디스플레이 패널(110)에 본딩할 필요가 없으므로, 집적 회로의 수를 줄여주고 집적 회로를 디스플레이 패널(110)에 연결하는 공정을 생략할 수 있다. 또한, 디스플레이 패널(110)에서 집적 회로를 본딩하는 베젤 영역(Bezel)의 크기를 줄일 수 있다.
이 때, n개의 게이트 구동 집적 회로(GDIC)는 액티브 영역(A/A)의 양측에 배치될 수도 있지만, 디스플레이 패널(110)의 일측에 배치될 수도 있을 것이다.
액티브 영역(A/A)의 일측에서 픽셀이 형성되지 않는 베젤 영역(Bezel)에는 스캔 신호의 생성 및 출력에 필요한 스캔 클럭(SCCLK)을 게이트 구동 회로(120)에 전달하기 위한 복수의 클럭 라인이 배치될 수 있다.
도 4는 본 개시의 실시예들에 따른 디스플레이 장치의 서브픽셀 회로를 예시로 나타낸 도면이다.
도 4를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)의 서브픽셀 회로는 하나 이상의 트랜지스터와 커패시터를 포함할 수 있으며, 발광 소자가 배치될 수 있다.
예를 들어, 서브픽셀 회로는 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센싱 트랜지스터(SENT), 스토리지 커패시터(Cst), 및 발광 소자(ED)를 포함할 수 있다.
구동 트랜지스터(DRT)는 제 1 노드(N1), 제 2 노드(N2), 및 제 3 노드(N3)를 가진다. 구동 트랜지스터(DRT)의 제 1 노드(N1)는 스캔 트랜지스터(SCT)가 턴-온 되면, 데이터 라인(DL)을 통해 데이터 구동 회로(130)로부터 데이터 전압(Vdata)이 인가되는 게이트 노드일 수 있다.
구동 트랜지스터(DRT)의 제 2 노드(N2)는 발광 소자(ED)의 애노드(Anode) 전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(DRT)의 제 3 노드(N3)는 구동 전압(EVDD)이 인가되는 구동 전압 라인(DVL)과 전기적으로 연결되며, 드레인 노드 또는 소스 노드일 수 있다.
이 때, 디스플레이 구동 기간에는 구동 전압 라인(DVL)으로 영상을 디스플레이 하는데 필요한 구동 전압(EVDD)이 공급될 수 있는데, 예를 들어, 영상을 디스플레이 하는데 필요한 구동 전압(EVDD)은 27V일 수 있다.
스캔 트랜지스터(SCT)는 구동 트랜지스터(DRT)의 제 1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결되며, 게이트 라인(GL)이 게이트 노드에 연결되어 게이트 라인(GL)을 통해 공급되는 제 1 스캔 신호(SCAN1)에 따라 동작한다. 또한, 스캔 트랜지스터(SCT)가 턴-온되는 경우에는 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드에 전달함으로써, 구동 트랜지스터(DRT)의 동작을 제어하게 된다.
센싱 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제 2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되며, 게이트 라인(GL)을 통해 공급되는 제 2 스캔 신호(SCAN2)에 따라 동작한다. 센싱 트랜지스터(SENT)가 턴-온되는 경우에는 기준 전압 라인(RVL)을 통해 공급되는 기준 전압(Vref)이 구동 트랜지스터(DRT)의 제 2 노드(N2)에 전달된다.
즉, 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)를 제어함으로써, 구동 트랜지스터(DRT)의 제 1 노드(N1) 전압과 제 2 노드(N2) 전압을 제어하게 되고, 이로 인해 발광 소자(ED)를 구동하기 위한 전류가 공급될 수 있도록 한다.
이러한 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 함께 연결될 수도 있고, 서로 다른 게이트 라인(GL)에 연결될 수도 있다. 여기에서는 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)가 서로 다른 게이트 라인(GL)에 연결된 구조를 예시로 나타낸 것이며, 이 경우에는 서로 다른 게이트 라인(GL)을 통해 전달되는 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)에 의해 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)를 독립적으로 제어할 수 있다.
반면, 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)가 하나의 게이트 라인(GL)에 연결된 경우에는 하나의 게이트 라인(GL)을 통해 전달되는 제 1 스캔 신호(SCAN1) 또는 제 2 스캔 신호(SCAN2)에 의해 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)를 동시에 제어할 수 있으며, 서브픽셀(SP)의 개구율(aperture ratio)이 증가할 수 있다.
한편, 서브픽셀 회로에 배치되는 트랜지스터는 N형 트랜지스터뿐만 아니라 P형 트랜지스터로 이루어질 수 있는데, 여기에서는 N형 트랜지스터로 구성된 경우를 예시로 나타내고 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 제 1 노드(N1)와 제 2 노드(N2) 사이에 전기적으로 연결되며, 한 프레임 동안 데이터 전압(Vdata)을 유지시켜준다.
이러한 스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 유형에 따라 구동 트랜지스터(DRT)의 제 1 노드(N1)와 제 3 노드(N3) 사이에 연결될 수도 있다. 발광 소자(ED)의 애노드 전극은 구동 트랜지스터(DRT)의 제 2 노드(N2)와 전기적으로 연결될 수 있으며, 발광 소자(ED)의 캐소드(Cathode) 전극으로 기저 전압(EVSS)이 인가될 수 있다.
여기에서, 기저 전압(EVSS)은 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저 전압(EVSS)은 구동 상태에 따라 가변될 수 있으며, 예를 들어, 디스플레이 구동 시점의 기저 전압(EVSS)과 센싱 구동 시점의 기저 전압(EVSS)이 서로 다르게 설정될 수 있다.
스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)는 스캔 신호(SCAN1, SCAN2)를 통해 제어되는 스위칭 트랜지스터라고 할 수 있다.
이 때, 디스플레이 장치(100)는 구동 트랜지스터(DRT)의 특성값, 예를 들어, 문턱 전압이나 이동도를 효과적으로 센싱하기 위해서, 구동 트랜지스터(DRT)의 특성값 센싱 구간에 스토리지 커패시터(Cst)에 충전되는 전압에 의해 흐르는 전류를 측정하는 방법을 사용할 수 있는데, 이를 전류 센싱이라고 한다.
즉, 구동 트랜지스터(DRT)의 특성값 센싱 구간에 스토리지 커패시터(Cst)에 충전된 전압에 의해 흐르는 전류를 측정함으로써, 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 특성값이나 특성값의 변화를 알아낼 수 있다.
이 때, 기준 전압 라인(RVL)은 기준 전압(Vref)을 전달해주는 역할 뿐만 아니라, 서브픽셀 내 구동 트랜지스터(DRT)의 특성값을 센싱하기 위한 센싱 라인의 역할도 하기 때문에, 기준 전압 라인(RVL)을 센싱 라인 또는 센싱 채널이라고 할 수도 있다.
이와 같이, 3개의 트랜지스터(DRT, SCT, SENT)와 1개의 커패시터(Cst)로 이루어지는 서브픽셀 회로를 3T1C 구조라고 할 수 있다. 서브픽셀 회로는 다양하게 변경될 수 있다. 예를 들어 센싱 트랜지스터(SENT)가 없이, 2개의 트랜지스터(DRT, SCT)와 1개의 커패시터(Cst)로 이루어지는 서브픽셀 회로는 2T1C 구조라고 할 수 있으며, 1개 이상의 트랜지스터와 1개 이상의 커패시터를 더 포함하도록 이루어질 수도 있다.
이와 같이, 디스플레이 패널(110)은 다양한 서브픽셀 회로로 이루어질 수 있다. 이 때, 서브픽셀 회로를 이용해서 디스플레이 패널(110)의 불량을 판단하는 경우에는 서브픽셀 회로에 따라 불량 검출을 위한 구조가 달라져야 하므로, 다양한 서브픽셀 회로에 상관없이 실시간으로 디스플레이 패널(110)의 불량을 판단하기는 어려울 수 있다.
본 개시의 디스플레이 장치(100)는 디스플레이 패널(110)의 양측에 게이트 구동 회로가 배치되는 더블 뱅크 구조에서, 일측의 제 1 게이트 구동 회로가 스캔 신호(SCAN)를 공급하고 타측의 제 2 게이트 구동 회로가 스캔 신호(SCAN)를 수신하는 불량 검출 모드를 통해서, 디스플레이 패널(110)의 불량 여부를 판단할 수 있다.
도 5는 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 모드와 불량 검출 모드가 전환되는 개념을 나타낸 도면이고, 도 6은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 구동 모드와 불량 검출 모드에서 게이트 구동 회로의 동작을 나타낸 블록도이다.
도 5 및 도 6을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 한 프레임 내에 디스플레이 패널(110)에 영상을 표시하기 위한 데이터 전압이 인가되는 액티브 기간과 데이터 전압이 인가되지 않는 블랭크 기간이 포함될 수 있다. 블랭크 기간에는 특정 서브픽셀(SP)의 특성값을 센싱하기 위한 동작이 이루어질 수 있으므로 센싱 기간이라고 볼 수 있다.
액티브 기간 동안 제 1 게이트 구동 회로(120a) 및 제 2 게이트 구동 회로(120b)는 서브픽셀(SP)에 영상을 표시하기 위한 데이터 전압이 인가될 수 있도록 디스플레이 스캔 신호(SCAN_D)를 디스플레이 패널(110)에 공급하는 영상 데이터 기록 동작(Image Data Writing Operation)을 수행한다. 따라서, 디스플레이 패널(110)의 양측에 게이트 구동 회로(120a, 120b)가 배치되는 더블 뱅크 구조에서, 액티브 기간 동안 양측의 게이트 구동 회로(120a, 120b)는 모두 영상 데이터 기록 동작을 수행하게 된다.
반면, 블랭크 기간 동안 게이트 구동 회로(120a, 120b)는 디스플레이 패널(110)의 불량을 검출하기 위한 불량 검출 모드(Bad Detecting Mode)로 동작할 수 있다. 불량 검출 모드는 디스플레이 패널(110)의 일측에 위치한 제 1 게이트 구동 회로(120a)에서 서브픽셀(SP)의 특성값을 센싱하기 위한 센싱 스캔 신호(SCAN_S[Tx])를 디스플레이 패널(110)에 공급하는 센싱 데이터 기록 동작(Sensing Data Writing Operation)을 수행하고, 타측에 위치한 제 2 게이트 구동 회로(120b)에서 디스플레이 패널(110)을 통해 전달되는 센싱 스캔 신호(SCAN_D[Rx])를 수신하는 스캔 신호 수신 동작(Scan Signal Receiving Operation)을 수행한다.
즉, 블랭크 기간 동안 불량 검출 모드로 동작하는 제 1 게이트 구동 회로(120a)는 센싱 데이터 기록 동작(Sensing Data Writing Operation)을 수행하고, 제 2 게이트 구동 회로(120b)는 스캔 신호 수신 동작을 수행하게 된다.
다시 말해서, 본 개시의 디스플레이 장치(100)에 형성된 더블 뱅크 구조의 게이트 구동 회로(120a, 120b)는 한 프레임 내의 액티브 기간 동안 영상을 표시하도록 디스플레이 스캔 신호(SCAN_D)를 출력하지만, 블랭크 기간 동안에는 일측의 제 1 게이트 구동 회로(120a)에서만 특성값 센싱을 위한 센싱 스캔 신호(SCAN_S[Tx])가 출력되고, 타측의 제 2 게이트 구동 회로(120b)는 센싱 스캔 신호(SCAN_S[Rx])를 수신한다.
그 결과, 본 개시의 디스플레이 장치(100)는 서브픽셀(SP)의 특성값을 센싱하는 블랭크 기간에 디스플레이 패널(110)의 불량을 검출할 수 있다.
도 7은 본 개시의 실시예들에 따른 디스플레이 장치의 동작을 개념적으로 나타낸 블록도이다.
도 7을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 다수의 서브픽셀(SP)이 배치된 디스플레이 패널(110), 디스플레이 패널(110)을 구동하는 복수의 게이트 구동 회로(120a, 120b), 복수의 게이트 구동 회로(120a, 120b)에 각각 대응되는 복수의 레벨 시프터(125a, 125b), 복수의 레벨 시프터(125a, 125b)를 제어하는 타이밍 컨트롤러(140), 및 블랭크 기간에 복수의 게이트 구동 회로(120a, 120b) 중 하나의 게이트 구동 회로(예를 들어, 125b)에서 수신된 센싱 스캔 신호(SCAN_S)를 이용해서 불량 검출 신호(BDS)를 생성하는 불량 검출 회로(180)를 포함할 수 있다.
타이밍 컨트롤러(140)는 제 1 게이트 구동 회로(120a)를 제어하기 위한 제 1 게이트 제어 신호(GCSa)를 생성하고, 제 1 레벨 시프터(125a)는 제 1 게이트 제어 신호(GCSa)의 전압 레벨을 부스팅하여 제 1 게이트 구동 회로(120a)에 공급할 수 있다.
또한, 타이밍 컨트롤러(140)는 제 2 게이트 구동 회로(120b)를 제어하기 위한 제 2 게이트 제어 신호(GCSb)를 생성하고, 제 2 레벨 시프터(125b)는 제 2 게이트 제어 신호(GCSb)의 전압 레벨을 부스팅하여 제 2 게이트 구동 회로(120b)에 공급할 수 있다.
이 때, 디스플레이 패널(110)의 양측에 제 1 게이트 구동 회로(120a)와 제 2 게이트 구동 회로(120b)가 배치되는 더블 뱅크 구조에서, 액티브 기간 동안 제 1 게이트 구동 회로(120a)와 제 2 게이트 구동 회로(120b)는 동일한 영상 데이터 기록 동작을 수행하게 된다.
따라서, 액티브 기간 동안 레벨 시프터(125a, 125b)를 통해 제 1 게이트 구동 회로(120a)와 제 2 게이트 구동 회로(120b)에 공급되는 제 1 게이트 제어 신호(GCSa, GCSb)는 레벨과 위상이 동일할 수 있다. 그 결과, 제 1 게이트 구동 회로(120a)와 제 2 게이트 구동 회로(120b)에서 디스플레이 패널(110)에 공급되는 디스플레이 스캔 신호(SCAN_D)는 동일한 레벨 및 파형을 나타내게 된다.
반면, 블랭크 기간 동안 제 1 게이트 구동 회로(120a)는 서브픽셀(SP)의 특성값을 센싱하기 위한 센싱 스캔 신호(SCAN_S[Tx])를 출력하는 센싱 데이터 기록 동작을 수행하지만, 제 2 게이트 구동 회로(120b)는 제 1 게이트 구동 회로(120a)에서 전달되는 센싱 스캔 신호(SCAN_S[Rx])를 수신하는 스캔 신호 수신 동작을 수행한다.
이를 위해서, 블랭크 기간 동안 제 1 게이트 구동 회로(120a)에 전달되는 제 1 게이트 제어 신호(GCSa)와 제 2 게이트 구동 회로(120b)에 전달되는 제 2 게이트 제어 신호(GCSb)는 서로 상이하게 된다. 즉, 타이밍 컨트롤러(140)는 블랭크 기간 동안 제 1 게이트 구동 회로(120a)가 센싱 데이터 기록 동작을 수행하도록 제 1 게이트 제어 신호(GCSa)를 생성하되, 제 2 게이트 구동 회로(120b)가 스캔 신호 수신 동작을 수행하도록 제 2 게이트 제어 신호(GCSb)를 생성한다.
제 2 게이트 구동 회로(120b)는 블랭크 기간 동안 디스플레이 패널(110)을 통해 수신된 센싱 스캔 신호(SCAN_S[Rx])를 불량 검출 회로(180)에 공급한다.
불량 검출 회로(180)는 제 2 게이트 구동 회로(120b)에서 전달된 센싱 스캔 신호(SCAN_S[Rx])가 정상적인 스캔 신호의 레벨을 나타내는 기준값보다 작은 경우에 디스플레이 패널(110)이 불량이라는 불량 검출 신호(BDS)를 생성할 수 있다.
타이밍 컨트롤러(140)는 불량 검출 회로(180)에서 생성된 불량 검출 신호(BDS)를 바탕으로 디스플레이 패널(110)의 동작을 제어하거나 불량을 나타내는 신호를 생성할 수 있다.
도 8은 본 개시의 실시예들에 따른 게이트 구동 회로의 스테이지 회로 구성을 나타낸 도면이다.
도 8을 참조하면, 본 명세서의 다른 실시예에 따른 게이트 구동 회로(120)는 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)), 게이트 구동 전압 라인(131), 스캔 클럭 라인(132), 라인 센싱 신호 라인(133), 리셋 신호 라인(134) 및 패널 온 신호 라인(135)을 포함한다.
또한 게이트 구동 회로(120)는 제 1 스테이지 회로(ST(1))의 전단에 배치되는 전단 더미 스테이지 회로(DST1) 및 제 k 스테이지 회로(ST(k))의 후단에 배치되는 후단 더미 스테이지 회로(DST2)를 더 포함할 수 있다.
게이트 구동 전압 라인(131)은 파워 관리 회로(150)로부터 공급되는 고전위 게이트 전압(GVDD) 및 저전위 게이트 전압(GVSS)을 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.
게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 다수의 고전위 게이트 전압(GVDD)을 공급하는 다수의 고전위 게이트 전압 라인 및 서로 다른 전압 레벨을 갖는 다수의 저전위 게이트 전압(GVSS)을 공급하는 다수의 저전위 게이트 전압 라인을 포함할 수 있다.
예를 들어 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 제 1 고전위 게이트 전압(GVDD1), 제 2 고전위 게이트 전압(GVDD2), 제 3 고전위 게이트 전압(GVDD3)을 각각 공급하는 3개의 고전위 게이트 전압 라인 및 서로 다른 전압 레벨을 갖는 제 1 저전위 게이트 전압(GVSS1), 제 2 저전위 게이트 전압(GVSS2), 제 3 저전위 게이트 전압(GVSS3)을 각각 공급하는 3개의 저전위 게이트 전압 라인을 포함할 수 있다. 그러나 이는 단지 하나의 예시이며, 게이트 구동 전압 라인(131)에 포함되는 라인의 수는 실시예에 따라 달라질 수 있다.
스캔 클럭 라인(132)은 타이밍 컨트롤러(140)로부터 공급되는 다수의 스캔 클럭(SCCLK)을 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다. 스캔 클럭 라인(132)은 캐리 클럭을 전달하는 캐리 클럭 라인을 포함할 수 있다.
라인 센싱 신호 라인(133)은 타이밍 컨트롤러(140)로부터 공급되는 라인 센싱 신호(LSP)를 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k))에 공급한다. 선택적으로, 라인 센싱 신호 라인(133)은 전단 더미 스테이지 회로(DST1)에 추가로 연결될 수 있다.
리셋 신호 라인(134)은 타이밍 컨트롤러(140)로부터 공급되는 리셋 신호(RESET)를 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.
패널 온 신호 라인(135)은 타이밍 컨트롤러(140)로부터 공급되는 패널 온 신호(POS)를 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)에 각각 공급한다.
또한, 여기에 도시된 라인들(131, 132, 133, 134, 135) 이외에 다른 신호들을 공급하기 위한 라인이 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)), 전단 더미 스테이지 회로(DST1), 후단 더미 스테이지 회로(DST2)와 추가적으로 연결될 수 있다. 예컨대 전단 더미 스테이지 회로(DST1)에 게이트 스타트 펄스(GSP)를 공급하기 위한 라인이 전단 더미 스테이지 회로(DST1)와 추가적으로 연결될 수 있다.
전단 더미 스테이지 회로(DST1)는 타이밍 컨트롤러(140)로부터 공급되는 게이트 스타트 펄스(GSP)의 입력에 응답하여 제 1 더미 캐리 신호(Cd1)를 출력한다.
제 1 더미 캐리 신호(Cd1)는 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)) 중 어느 하나에 공급될 수 있다.
후단 더미 스테이지 회로(DST2)는 제 2 더미 캐리 신호(Cd2)를 출력한다. 제 2 더미 캐리 신호(Cd2)는 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k)) 중 어느 하나에 공급될 수 있다.
제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k))는 서로 계단식으로 또는 종속적으로(cascaded) 연결될 수 있다.
제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k))는 각각 j개(j는 양의 정수)의 스캔 신호(SCAN) 및 1개의 캐리 신호(C)를 출력한다. 즉, 임의의 스테이지 회로는 제 1 스캔 신호 내지 제 j 스캔 신호 및 1개의 캐리 신호(C)를 출력한다.
예를 들어, 각각의 스테이지 회로는 2개의 스캔 신호(SCAN) 및 1개의 캐리 신호(C)를 출력할 수 있다. 예컨대 제 1 스테이지 회로(ST(1))는 제 1 스캔 신호(SCAN(1)), 제 2 스캔 신호(SCAN(2)), 및 제 1 캐리 신호(C(1))를 출력하고, 제 2 스테이지 회로(ST(2))는 제 3 스캔 신호(SCAN(3)), 제 4 스캔 신호(SCAN(4)), 및 제 2 캐리 신호(C(2))를 출력할 수 있다. 따라서, 이 경우의 실시예에서 j는 2이다.
제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k))가 출력하는 스캔 신호의 수는 디스플레이 패널(110)에 배치되는 게이트 라인(GL)의 수와 일치한다.
예를 들어, j=2인 경우, 스테이지 회로의 수(k)는 게이트 라인(GL)의 수의 1/2이 된다. 그러나 각각의 스테이지 회로가 출력하는 스캔 신호의 수는 이에 한정되지 않는다. 즉, 본 개시의 실시예에서 각각의 스테이지 회로는 1개, 3개 또는 4개의 스캔 신호를 출력할 수도 있고, 5개 이상의 스캔 신호를 출력할 수도 있다. 각각의 스테이지 회로가 출력하는 스캔 신호의 수에 따라서 스테이지 회로의 수도 달라질 수 있다.
제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k))가 출력하는 스캔 신호(SCAN)는 구동 트랜지스터(DRT)를 구동하기 위한 스캔 신호일 수도 있고, 구동 트랜지스터(DRT)의 특성값을 센싱하기 위한 스캔 신호일 수도 있다. 또한 제 1 스테이지 회로(ST(1)) 내지 제 k 스테이지 회로(ST(k))가 출력하는 캐리 신호(C)는 각각 다른 스테이지 회로에 공급될 수 있다.
여기에서 임의의 스테이지 회로가 전단 스테이지 회로로부터 공급받는 캐리 신호는 전단 캐리 신호로 지칭되고, 후단 스테이지 회로로부터 공급받는 캐리 신호는 후단 캐리 신호로 지칭된다.
도 9는 본 개시의 실시예들에 따른 디스플레이 구동 회로에서, 게이트 구동 회로를 구성하는 스테이지 회로를 예시로 나타낸 도면이다.
도 9를 참조하면, 본 개시의 실시예들에 따른 게이트 구동 회로(120)의 스테이지 회로는 M 노드, Q 노드, QB 노드를 포함하며, 라인 선택부(502), Q 노드 제어부(504), Q 노드 안정화부(506), 인버터부(508), QB 노드 안정화부(510), 캐리 신호 출력부(512), 및 스캔 신호 출력부(514)를 포함할 수 있다.
라인 선택부(502)는 라인 센싱 신호(LSP)의 입력에 응답하여, 전단의 캐리 신호(C(k-2))를 기초로 M 노드를 충전한다. 또한 라인 선택부(502)는 리셋 신호(RESET)의 입력에 응답하여 M 노드의 충전 전압을 기초로 Q 노드를 제 1 고전위 게이트 전압(GVDD1)의 레벨로 충전한다. 또한 라인 선택부(502)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전 또는 리셋시킨다.
라인 선택부(502)는 제 1 내지 제 7 트랜지스터(T11 내지 T17)와, 프리차징 커패시터(CA)를 포함한다.
제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 M 노드 사이에 연결된다. 또한 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)는 서로 직렬로 연결된다.
제 1 트랜지스터(T11)는 라인 센싱 신호(LSP)의 입력에 응답하여 전단 캐리 신호(C(k-2))를 제 1 연결 노드(NC1)로 출력한다.
제 2 트랜지스터(T12)는 라인 센싱 신호(LSP)의 입력에 응답하여 제 1 연결 노드(NC1)를 M 노드에 전기적으로 연결한다. 예컨대 하이 전압의 라인 센싱 신호(LSP)가 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)에 입력되면 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)는 동시에 턴-온되어 M 노드가 제 1 고전위 게이트 전압(GVDD1) 레벨로 충전된다.
제 3 트랜지스터(T13)는 M 노드의 전압 레벨이 하이 레벨일 때 턴-온되어 제 1 고전위 게이트 전압(GVDD1)을 제 1 연결 노드(NC1)에 공급한다. 제 1 연결 노드(NC1)에 제 1 고전위 게이트 전압(GVDD1)이 공급되면 제 1 트랜지스터(T11)의 게이트 전압과 제 1 연결 노드(NC1) 간의 전압 차가 증가한다.
따라서 제 1 트랜지스터(T11)의 게이트 노드에 로우 레벨의 라인 센싱 신호(LSP)가 입력되어 제 1 트랜지스터(T11)가 턴-오프될 때, 제 1 트랜지스터(T11)의 게이트 전압과 제 1 연결 노드(NC1) 간의 전압차로 인하여 제 1 트랜지스터(T11)가 완전히 턴-오프 상태로 유지될 수 있다. 이에 따라서 제 1 트랜지스터(T11)의 전류 누설 및 그에 따른 M 노드의 전압 강하가 방지되어 M 노드의 전압이 안정적으로 유지될 수 있다.
프리차징 커패시터(CA)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 M 노드 사이에 연결되어 제 1 고전위 게이트 전압(GVDD1)과 M 노드에 충전된 전압의 차이를 저장한다.
제 1 트랜지스터(T11), 제 2 트랜지스터(T12), 제 3 트랜지스터(T13)가 턴-온되면 프리차징 커패시터(CA)는 전단 캐리 신호(C(k-2))의 하이 전압을 저장한다. 제 1 트랜지스터(T11), 제 2 트랜지스터(T12), 제 3 트랜지스터(T13)가 턴-오프되면 프리차징 커패시터(CA)는 저장된 전압으로 M 노드의 전압을 일정 시간동안 유지시킨다.
제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 Q 노드 사이에 연결된다. 제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)는 서로 직렬로 연결된다.
제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)는 M 노드의 전압과 리셋 신호(RESET)의 입력에 응답하여 Q 노드를 제 1 고전위 게이트 전압(GVDD1)으로 충전한다.
제 4 트랜지스터(T14)는 M 노드의 전압이 하이 레벨일 때 턴-온되어 제 1 고전위 게이트 전압(GVDD1)을 제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)의 공유 노드에 전달한다.
제 5 트랜지스터(T15)는 하이 레벨의 리셋 신호(RESET)에 의해서 턴-온되어 공유 노드의 전압을 Q 노드에 공급한다. 따라서 제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)가 동시에 턴-온되면 Q 노드는 제 1 고전위 게이트 전압(GVDD1)으로 충전된다.
제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)는 Q 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)는 서로 직렬로 연결된다.
제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)는 패널 온 신호(POS)의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)으로 방전시킨다. Q 노드가 제 3 저전위 게이트 전압(GVSS3)으로 방전되는 것은 Q 노드가 리셋되는 것으로도 표현될 수 있다.
제 7 트랜지스터(T17)는 하이 레벨의 패널 온 신호(POS)의 입력에 의해서 턴-온되어 QH 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.
제 6 트랜지스터(T16)는 하이 레벨의 패널 온 신호(POS)의 입력에 따라서 턴-온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)가 동시에 턴-온되면 Q 노드는 제 3 저전위 게이트 전압(GVSS3)으로 방전 또는 리셋된다.
Q 노드 제어부(504)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제 1 고전위 게이트 전압(GVDD1)의 레벨로 충전하고, 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다..
Q 노드 제어부(504)는 제 1 내지 제 8 트랜지스터(T21 내지 T28)를 포함한다.
제 1 트랜지스터(T21) 및 제 2 트랜지스터(T22)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 Q 노드 사이에 연결된다. 제 1 트랜지스터(T21) 및 제 2 트랜지스터(T22)는 서로 직렬로 연결된다.
제 1 트랜지스터(T21) 및 제 2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 응답하여 Q 노드를 제 1 고전위 게이트 전압(GVDD1) 레벨로 충전한다.
제 1 트랜지스터(T21)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴-온되어 제 2 연결 노드(NC2)에 제 1 고전위 게이트 전압(GVDD1)을 공급한다.
제 2 트랜지스터(T22)는 전단 캐리 신호(C(k-2))의 입력에 따라서 턴-온되어 제 2 연결 노드(NC2)와 Q 노드를 전기적으로 연결한다. 따라서 제 1 트랜지스터(T21) 및 제 2 트랜지스터(T22)가 동시에 턴-온되면 제 1 고전위 게이트 전압(GVDD1)이 Q 노드에 공급된다.
제 5 트랜지스터(T25) 및 제 6 트랜지스터(T26)는 제 3 고전위 게이트 전압(GVDD3)을 전달하는 제 3 고전위 게이트 전압 라인과 연결된다. 제 5 트랜지스터(T25) 및 제 6 트랜지스터(T26)는 제 3 고전위 게이트 전압(GVDD3)에 응답하여 제 2 연결 노드(NC2)에 제 3 고전위 게이트 전압(GVDD3)을 공급한다.
제 5 트랜지스터(T25) 및 제 6 트랜지스터(T26)는 제 3 고전위 게이트 전압(GVDD3)에 의해서 동시에 턴-온되어 제 2 연결 노드(NC2)에 제 3 고전위 게이트 전압(GVDD3)을 상시적으로 공급함으로써 제 1 트랜지스터(T21)의 게이트 전압과 제 2 연결 노드(NC2) 간의 전압 차이를 증가시킨다. 따라서 제 1 트랜지스터(T21)의 게이트 노드에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제 1 트랜지스터(T21)가 턴-오프될 때, 제 1 트랜지스터(T21)의 게이트 전압과 제 2 연결 노드(NC2) 간의 전압 차이로 인하여 제 1 트랜지스터(T21)가 완전히 턴-오프 상태로 유지될 수 있다.
이에 따라, 제 1 트랜지스터(T21)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.
예를 들어, 제 1 트랜지스터(T21)의 문턱 전압이 부극성(-)일 때, 제 1 트랜지스터(T21)의 게이트-소스 전압(Vgs)은 드레인 전극에 공급되는 제 3 고전위 게이트 전압(GVDD3)에 의해서 부극성(-)으로 유지된다.
따라서 제 1 트랜지스터(T21)의 게이트 노드에 로우 레벨의 전단 캐리 신호(C(k-2))가 입력되어 제 1 트랜지스터(T21)가 턴-오프될 때, 제 1 트랜지스터(T21)가 완전히 턴-오프 상태로 유지되어 누설 전류의 발생이 방지된다.
여기에서, 제 3 고전위 게이트 전압(GVDD3)은 제 1 고전위 게이트 전압(GVDD1)보다 낮은 전압 레벨로 설정된다.
제 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)는 Q 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)는 서로 직렬로 연결된다.
제 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 응답하여 Q 노드 및 QH 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전시킨다.
제 4 트랜지스터(T24)는 후단 캐리 신호(C(k+2))의 입력에 따라서 턴-온되어 QH 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전시킨다. 제 3 트랜지스터(T23)는 후단 캐리 신호(C(k+2))의의 입력에 따라서 턴-온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)가 동시에 턴-온되면 Q 노드 및 QH 노드가 각각 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전 또는 리셋된다.
제 7 트랜지스터(T27) 및 제 8 트랜지스터(T28)는 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 Q 노드 사이, 그리고 제 1 고전위 게이트 전압(GVDD1)을 전달하는 제 1 고전위 게이트 전압 라인과 QH 노드 사이에 연결된다. 제 7 트랜지스터(T27) 및 제 8 트랜지스터(T28)는 서로 직렬로 연결된다.
제 7 트랜지스터(T27) 및 제 8 트랜지스터(T28)는 Q 노드의 전압에 응답하여 제 1 고전위 게이트 전압(GVDD1)을 QH 노드에 공급한다. 제 7 트랜지스터(T27)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 제 1 고전위 게이트 전압(GVDD1)을 제 7 트랜지스터(T27) 및 제 8 트랜지스터(T28)의 공유 노드에 공급한다.
제 8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 공유 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 7 트랜지스터(T27) 및 제 8 트랜지스터(T28)는 Q 노드의 전압이 하이 레벨일 때 동시에 턴-온되어 제 1 고전위 게이트 전압(GVDD1)을 QH 노드에 공급한다.
QH 노드에 제 1 고전위 게이트 전압(GVDD1)이 공급되면 제 3 트랜지스터(T23)의 게이트 노드와 QH 노드 간의 전압 차이가 증가한다. 따라서 제 3 트랜지스터(T23)의 게이트 노드에 로우 레벨의 후단 캐리 신호(C(k+2))가 입력되어 제 3 트랜지스터(T23)가 턴-오프될 때, 제 3 트랜지스터(T23)의 게이트 전압과 QH 노드 간의 전압 차이로 인하여 제 3 트랜지스터(T23)가 완전히 턴-오프 상태로 유지될 수 있다. 이에 따라서 제 3 트랜지스터(T23)의 전류 누설 및 그에 따른 Q 노드의 전압 강하가 방지되어 Q 노드의 전압이 안정적으로 유지될 수 있다.
Q 노드 안정화부(506)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다. Q 노드 안정화부(506)는 제 1 트랜지스터(T31) 및 제 2 트랜지스터(T32)를 포함한다. 제 1 트랜지스터(T31) 및 제 2 트랜지스터(T32)는 Q 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 1 트랜지스터(T31) 및 제 2 트랜지스터(T32)는 서로 직렬로 연결된다.
제 1 트랜지스터(T31) 및 제 2 트랜지스터(T32)는 QB 노드의 전압에 응답하여 Q 노드 및 QH 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다. 제 2 트랜지스터(T32)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 제 1 트랜지스터(T31) 및 제 2 트랜지스터(T32)의 공유 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.
제 1 트랜지스터(T31)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 Q 노드와 QH 노드를 전기적으로 연결한다. 따라서 제 1 트랜지스터(T31) 및 제 2 트랜지스터(T32)가 QB 노드의 전압에 응답하여 동시에 턴-온되면 Q 노드 및 QH 노드는 각각 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전 또는 리셋된다.
인버터부(508)는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다. 인버터부(508)는 제 1 내지 제 5 트랜지스터(T41 내지 T45)를 포함한다.
제 2 트랜지스터(T42) 및 제 3 트랜지스터(T43)는 제 2 고전위 게이트 전압(GVDD2)을 전달하는 제 2 고전위 게이트 전압 라인과 제 3 연결 노드(NC3) 사이에 연결된다. 제 2 트랜지스터(T42) 및 제 3 트랜지스터(T43)는 서로 직렬로 연결된다.
제 2 트랜지스터(T42) 및 제 3 트랜지스터(T43)는 제 2 고전위 게이트 전압(GVDD2)에 응답하여 제 3 연결 노드(NC3)에 제 2 고전위 게이트 전압(GVDD2)을 공급한다. 제 2 트랜지스터(T42)는 제 2 고전위 게이트 전압(GVDD2)에 의해서 턴-온되어 제 2 고전위 게이트 전압(GVDD2)을 제 2 트랜지스터(T42) 및 제 3 트랜지스터(T43)의 공유 노드에 공급한다.
제 3 트랜지스터(T43)는 제 2 고전위 게이트 전압(GVDD2)에 의해서 턴-온되어 제 2 트랜지스터(T42) 및 제 3 트랜지스터(T43)의 공유 노드와 제 3 연결 노드(NC3)을 전기적으로 연결한다. 따라서 제 2 트랜지스터(T42) 및 제 3 트랜지스터(T43)가 제 2 고전위 게이트 전압(GVDD2)에 의해서 동시에 턴-온되면 제 3 연결 노드(NC3)가 제 2 고전위 게이트 전압(GVDD2)의 레벨로 충전된다.
제 4 트랜지스터(T44)는 제 3 연결 노드(NC3)와 제 2 저전위 게이트 전압(GVSS2)을 전달하는 제 2 저전위 게이트 전압 라인 사이에 연결된다.
제 4 트랜지스터(T44)는 Q 노드의 전압에 응답하여 제 2 저전위 게이트 전압(GVSS2)을 제 3 연결 노드(NC3)에 공급한다. 제 4 트랜지스터(T44)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 제 3 연결 노드(NC3)를 제 2 저전위 게이트 전압(GVSS2)으로 방전 또는 리셋시킨다.
제 1 트랜지스터(T41)는 제 2 고전위 게이트 전압(GVDD2)을 전달하는 제 2 고전위 게이트 전압 라인과 QB 노드 사이에 연결된다.
제 1 트랜지스터(T41)는 제 3 연결 노드(NC3)의 전압에 응답하여 QB 노드에 제 2 고전위 게이트 전압(GVDD2)을 공급한다. 제 1 트랜지스터(T41)는 제 3 연결 노드(NC3)의 전압이 하이 레벨일 때 턴-온되어 QB 노드를 제 2 고전위 게이트 전압(GVDD2)의 레벨로 충전한다.
제 5 트랜지스터(T45)는 QB 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다.
제 5 트랜지스터(T45)는 Q 노드의 전압에 응답하여 QB 노드에 제3 저전위 전압(GVSS3)을 공급한다. 제 5 트랜지스터(T45)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 QB 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전 또는 리셋시킨다.
QB 노드 안정화부(510)는 후단 캐리 신호(C(k-2))의 입력, 리셋 신호(RESET)의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제 3 저전위 게이트 전압(GVSS3)의 레벨로 방전시킨다. QB 노드 안정화부(510)는 제 1 내지 제 3 트랜지스터(T51 내지 T53)를 포함한다.
제 1 트랜지스터(T51)는 QB 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 2 저전위 게이트 전압 라인 사이에 연결된다.
제 1 트랜지스터(T51)는 후단 캐리 신호(C(k-2))의 입력에 응답하여 QB 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.
제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)는 QB 노드와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다. 제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)는 서로 직렬로 연결된다.
제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)는 리셋 신호(RESET)의 입력 및 M 노드의 충전 전압에 응답하여 QB 노드를 제 3 저전위 게이트 전압(GVSS3) 레벨로 방전시킨다.
제 3 트랜지스터(T53)는 M 노드의 전압이 하이 레벨일 때 턴-온되어 제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)의 공유 노드에 제 3 저전위 게이트 전압(GVSS3)을 공급한다.
제 2 트랜지스터(T52)는 리셋 신호(RESET)의 입력에 의해서 턴-온되어 제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)의 공유 노드와 QB 노드를 전기적으로 연결한다. 따라서 M 노드의 전압이 하이 레벨인 상태에서 리셋 신호(RESET)가 입력되면 제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)가 동시에 턴-온되어 QB 노드가 제 3 저전위 게이트 전압(GVSS2) 레벨로 방전 또는 리셋된다.
캐리 신호 출력부(512)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 캐리 클럭(CRCLK(k))의 전압 레벨 또는 제 3 저전위 게이트 전압(GVSS3) 레벨을 기초로 캐리 신호(C(k))를 출력한다.
캐리 신호 출력부(512)는 제 1 트랜지스터(T61), 제 2 트랜지스터(T62), 부스팅 커패시터(CC)를 포함한다.
제 1 트랜지스터(T61)는 캐리 클럭(CRCLK(k))를 전달하는 스캔 클럭 라인과 제 1 출력 노드(NO1) 사이에 연결된다. 제 1 트랜지스터(T61)의 게이트 노드와 소스 노드 사이에는 부스팅 커패시터(CC)가 연결된다.
제 1 트랜지스터(T61)는 Q 노드의 전압에 응답하여 캐리 클럭(CRCLK(k))를 기초로 제 1 출력 노드(NO1)를 통해 하이 레벨의 캐리 신호(C(k))를 출력한다. 제 1 트랜지스터(T61)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 하이 레벨의 캐리 클럭(CRCLK(k))를 제 1 출력 노드(NO1)로 공급한다. 이에 따라서 하이 레벨의 캐리 신호(C(k))가 출력된다.
캐리 신호(C(k))가 출력될 때, 부스팅 커패시터(CC)는 하이 레벨의 캐리 클럭(CRCLK(k))에 동기하여 Q 노드의 전압을 제 1 고전위 게이트 전압(GVDD1)의 레벨보다 높은 부스팅 전압 레벨까지 부트스트랩(Bootstrap) 시킨다. Q 노드의 전압이 부트스트래핑되면 하이 레벨의 캐리 클럭(CRCLK(k))가 빠르게 그리고 왜곡없이 캐리 신호(C(k))로 출력될 수 있다.
제 2 트랜지스터(T62)는 제 1 출력 노드(NO1)와 제 3 저전위 게이트 전압(GVSS3)을 전달하는 제 3 저전위 게이트 전압 라인 사이에 연결된다.
제 2 트랜지스터(T62)는 QB 노드의 전압에 응답하여 제 3 저전위 게이트 전압(GVSS3)을 기초로 제 1 출력 노드(NO1)를 통해 로우 레벨의 캐리 신호(C(k))를 출력한다. 제 2 트랜지스터(T62)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 제 3 저전위 전압(GVSS3)을 제 1 출력 노드(NO1)로 공급한다. 이에 따라서 로우 레벨의 캐리 신호(C(k))가 출력된다.
스캔 신호 출력부(514)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 복수의 스캔 클럭(SCCLK(n), SCCLK(n+1))의 전압 레벨 또는 제 1 저전위 게이트 전압(GVSS1) 레벨을 기초로 복수의 스캔 신호(SCAN(n), SCAN(n+1))를 출력한다.
스캔 신호 출력부(514)는 제 1 내지 제 4 트랜지스터(T71 내지 T74), 부스팅 커패시터(CS1, CS2)를 포함한다.
제 1 트랜지스터(T71) 및 제 3 트랜지스터(T73)는 각각 스캔 클럭(SCCLK(n), SCCLK(n+1))를 전달하는 스캔 클럭 라인과 제 2 출력 노드(NO2)와 제 3 출력 노드(NO3) 사이에 연결된다.
제 1 트랜지스터(T71) 및 제 3 트랜지스터(T73)의 게이트 노드와 소스 노드 사이에는 각각 제 1 부스팅 커패시터(CS1)와 제 2 부스팅 커패시터(CS2)가 연결된다.
제 1 트랜지스터(T71) 및 제 3 트랜지스터(T73)는 각각 Q 노드의 전압에 응답하여 제 n 스캔 클럭(SCCLK(n)) 및 제 n+1 스캔 클럭(SCCLK(n+1))을 기초로 제 2 출력 노드(NO2)와 제 3 출력 노드(NO3)를 통해 하이 레벨의 제 n 스캔 신호(SCAN(n))와 제 n+1 스캔 신호(SCAN(n+1))를 출력한다.
제 1 트랜지스터(T71) 및 제 3 트랜지스터(T73)는 Q 노드의 전압이 하이 레벨일 때 턴-온되어 하이 레벨의 스캔 클럭(SCCLK(n), SCCLK(n+1))을 제 2 출력 노드(NO2)와 제 3 출력 노드(NO3)로 각각 공급한다. 이에 따라서 하이 레벨의 스캔 신호(SCAN(n), SCAN(n+1))가 각각 출력된다.
제 1 트랜지스터(T71)와 제 3 트랜지스터(T73)는 각각 풀업 트랜지스터에 해당한다.
제 n 스캔 신호(SCAN(n))와 제 n+1 스캔 신호(SCAN(ni+1))가 출력될 때, 제 1 부스팅 커패시터(CS1)와 제 2 부스팅 커패시터(CS2)는 하이 레벨의 스캔 클럭(SCCLK(n), SCCLK(n+1))에 동기하여 Q 노드의 전압을 제 1 고전위 게이트 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨까지 부트스트랩 또는 증가시킨다. Q 노드의 전압이 부트스트래핑되면 하이 레벨의 스캔 클럭(SCCLK(n), SCCLK(n+1))이 빠르게 그리고 왜곡없이 스캔 신호(SCAN(n), SCAN(n+1))로 출력될 수 있다.
제 2 트랜지스터(T72)와 제 4 트랜지스터(T74)는 QB 노드의 전압에 응답하여 제 1 저전위 게이트 전압(GVSS1)을 기초로 제 2 출력 노드(NO2)와 제 3 출력 노드(NO3)를 통해서 로우 레벨의 스캔 신호(SCAN(n), SCAN(n+1))를 각각 출력한다.
제 2 트랜지스터(T72)와 제 4 트랜지스터(T74)는 QB 노드의 전압이 하이 레벨일 때 턴-온되어 제 1 저전위 게이트 전압(GVSS1)을 제 2 출력 노드(NO2)와 제 3 출력 노드(NO3)로 각각 공급한다. 이에 따라서 로우 레벨의 스캔 신호(SCAN(n), SCAN(n+1))가 출력된다.
제 2 트랜지스터(T72)와 제 4 트랜지스터(T74)는 각각 풀다운 트랜지스터에 해당한다.
여기에서는, 각각의 스테이지 회로에 서로 다른 레벨로 설정되는 3개의 고전위 게이트 전압(GVDD1, GVDD2, GVDD3) 및 서로 다른 레벨로 설정되는 3개의 저전위 게이트 전압(GVSS1, GVSS2, GVSS3)이 공급되는 경우를 나타내고 있다. 예를 들어 제 1 고전위 게이트 전압(GVDD1)은 20V, 제 2 고전위 게이트 전압(GVDD2)은 16V, 제 3 고전위 게이트 전압(GVDD3)은 14V로 설정될 수 있고, 제 1 저전위 게이트 전압(GVSS1)은 -6V, 제 2 저전위 게이트 전압(GVSS2)은 -10V, 제 3 저전위 게이트 전압(GVSS3)은 -12V로 설정될 수 있다. 이러한 수치는 단지 하나의 예시일 뿐이며 고전위 게이트 전압 및 저전위 게이트 전압의 레벨은 실시예에 따라 다르게 설정될 수 있을 것이다.
본 개시의 디스플레이 장치(100)는 액티브 기간에 디스플레이 구동 모드로 동작하기 때문에, 게이트 구동 회로(120)를 구성하는 스테이지 회로(ST(k))는 액티브 기간에 영상 데이터 기록 동작을 수행할 수 있다. 또한, 본 개시의 디스플레이 장치(100)는 블랭크 기간에 디스플레이 패널(110)의 불량을 검출하는 불량 검출 모드로 동작하기 때문에, 블랭크 기간 동안 일측의 게이트 구동 회로(120a)는 센싱 데이터 기록 동작을 수행하고 타측의 게이트 구동 회로(120b)는 스캔 신호 수신 동작을 수행할 수 있다.
도 10은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 블랭크 기간에 불량 검출 모드로 동작하는 구조를 개념적으로 나타낸 도면이다.
도 10을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 블랭크 기간에 디스플레이 패널(110)의 불량을 검출하는 불량 검출 모드로 동작할 수 있다.
불량 검출 모드로 동작하는 블랭크 기간 동안 디스플레이 패널(110)의 일측에 배치된 제 1 게이트 구동 회로(120a)는 센싱 데이터 기록 동작을 수행하고 타측의 제 2 게이트 구동 회로(120b)는 스캔 신호 수신 동작을 수행할 수 있다.
센싱 데이터 기록 동작을 수행하는 제 1 게이트 구동 회로(120a)는 디스플레이 패널(110)의 좌측에 위치할 수 있고, 스캔 신호 수신 동작을 수행하는 제 2 게이트 구동 회로(120b)는 디스플레이 패널(110)의 우측에 위치할 수 있다.
제 1 게이트 구동 회로(120a)는 블랭크 기간에 레벨 시프터(125a)를 통해 서브픽셀(SP)의 특성값 센싱을 위한 스캔 클럭(SCCLK)을 제공받음으로써, 센싱 데이터 기록 동작을 수행할 수 있다. 즉, 제 1 게이트 구동 회로(120a)는 블랭크 기간 동안 정해진 타이밍에 따라 스캔 클럭(SCCLK)을 제공받음으로써, 특성값 센싱을 위한 센싱 스캔 신호(SCAN_S[Tx])를 출력할 수 있다.
한편, 제 2 게이트 구동 회로(120b)는 블랭크 기간에 레벨 시프터(125b)를 통해 전달되는 스캔 클럭(SCCLK)이 차단됨으로써, 스캔 신호 수신 동작을 수행할 수 있다. 즉, 제 2 게이트 구동 회로(120b)에는 블랭크 기간 동안 스캔 클럭(SCCLK)이 인가되지 않으므로 센싱 스캔 신호(SCAN_S[Tx])를 출력하지 않는다. 반면에, 제 2 게이트 구동 회로(120b)는 출력 노드를 통해 제 1 게이트 구동 회로(120a)에서 전송된 센싱 스캔 신호(SCAN_S[Rx])를 수신한다.
제 1 게이트 구동 회로(120a)에서 전송된 센싱 스캔 신호(SCAN_S[Tx])는 제 2 게이트 구동 회로(120b)의 출력 노드를 통해서 수신되고, 스캔 클럭 라인(132)을 통해 불량 검출 회로(180)에 전달된다.
이 때, 제 1 게이트 구동 회로(120a)에서 전송된 센싱 스캔 신호(SCAN_S[Tx])가 제 2 게이트 구동 회로(120b)에 정상적으로 수신되기 위해서는 제 2 게이트 구동 회로(120b)의 출력 노드가 제 1 게이트 구동 회로(120a)의 게이트 라인과 전기적으로 연결을 유지할 필요가 있다. 이를 위해서 제 2 게이트 구동 회로(120b)는 스캔 신호 수신 동작을 수행하는 동안 Q 노드가 하이 레벨로 유지되는 것이 바람직하다. 또한, 블랭크 기간에 제 2 게이트 구동 회로(120b)의 스캔 클럭 라인(132)은 불량 검출 회로(180)와 전기적 연결을 유지할 필요가 있다.
이러한 동작을 위해서 제 2 게이트 구동 회로(120b)의 스캔 클럭 라인(132)에는 레벨 시프터(125b)와 불량 검출 회로(180)의 연결을 제어할 수 있는 선택 스위치(SWs)가 연결될 수 있다.
여기에서는 제 2 게이트 구동 회로(120b)에 선택 스위치(SWs)가 연결되는 경우를 예시로 나타내었지만, 제 1 게이트 구동 회로(120a)와 제 2 게이트 구동 회로(120b)에 모두 선택 스위치(SWs)가 연결될 수도 있을 것이다.
즉, 제 1 게이트 구동 회로(120a)가 센싱 데이터 기록 동작을 수행하고 제 2 게이트 구동 회로(120b)가 스캔 신호 수신 동작을 수행할 수도 있지만, 반대로 제 2 게이트 구동 회로(120b)가 센싱 데이터 기록 동작을 수행하고 제 1 게이트 구동 회로(120a)가 스캔 신호 수신 동작을 수행할 수도 있다.
이 경우, 모드 선택 스위치(SWs)는 제 1 게이트 구동 회로(120a)와 제 2 게이트 구동 회로(120b)에 모두 위치할 수 있다.
도 11은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로를 구성하는 스테이지 회로가 영상 데이터 기록 동작을 수행하는 경우의 신호 파형을 나타낸 도면이다.
도 11을 참조하면, 제 1 구간(P1~P2)에서 하이 레벨의 전단 캐리 신호(C(k-2))가 입력되면 Q 노드 제어부(504)의 제 1 트랜지스터(T21) 및 제2 트랜지스터(T22)가 턴-온된다. 이에 따라서 Q 노드가 제 1 고전위 전압(GVDD1) 레벨로 충전된다. 또한 하이 레벨의 전단 캐리 신호(C(k-2))에 의해서 QB 노드 안정화부(510)의 제 1 트랜지스터(T51)가 턴-온되어 QB 노드는 제 3 저전위 전압(GVSS3) 레벨로 방전된다.
제 2 구간(P2~P3)에서 하이 레벨의 캐리 클럭(CRCLK(k))과 함께 하이 레벨의 스캔 클럭(SCCLK(n))이 입력되면 부스팅 커패시터(CS1)에 의해서 Q 노드의 전압이 제 1 고전위 전압(GVDD1) 보다 높은 부스팅 전압 레벨로 부트스트래핑된다. 이에 따라서 제 2 구간(P2~P3)에서 n번째 라인의 영상 표시를 위한 스캔 신호(SCAN(n))가 출력된다.
또한 제 2 구간(P2~P3)과 일부 중복되는 제 3 구간(P3~P4)에서 하이 레벨의 스캔 클럭(SCCLK(n+1))이 입력되면 부스팅 커패시터(CS2)에 의해서 Q 노드의 전압이 제 1 고전위 전압(GVDD1) 보다 높은 부스팅 전압 레벨로 부트스트래핑된다. 이에 따라, 제 3 구간(P3~P4)에서 (n+1)번째 스캔 라인의 영상 표시를 위한 스캔 신호(SCAN(n+1))가 출력된다.
제 5 구간(P5~P6)에서 스캔 클럭(SCCLK)이 입력되지 않으므로 Q 노드의 전압은 다시 제 1 고전위 전압(GVDD1) 레벨로 충전된다.
Q 노드가 제 1 고전위 전압(GVDD1) 레벨 또는 부스팅 전압 레벨로 충전되는 구간(P1~P6) 동안 QB 노드의 전압은 제 3 저전위 전압(GVSS3) 레벨로 유지된다.
제 6 구간(P6~P7)에서 하이 레벨의 후단 캐리 신호(C(k+2))가 입력되면 Q 노드 제어부(504)의 제 3 트랜지스터(T23) 및 제4 트랜지스터(T24)가 턴-온된다. 이에 따라서 Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전된다.
Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전되면 인버터부(508)에 포함되는 제 4 트랜지스터(T44)가 턴-오프되고, 제 1 트랜지스터(T41)의 게이트 노드에 제 2 고전위 전압(GVDD2)이 입력되어 제 1 트랜지스터(T41)가 턴-온된다.
제 1 트랜지스터(T41)가 턴-온되면 QB 노드는 제 2 고전위 전압(GVDD2) 레벨로 충전된다.
도 12는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로를 구성하는 스테이지 회로가 블랭크 기간에 센싱 데이터 기록 동작을 수행하는 경우의 신호 파형을 나타낸 도면이다.
도 12를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 타이밍 컨트롤러(140)에 의해서 센싱 동작이 수행될 게이트 라인(예컨대, n번째 게이트 라인)이 선택되면, 선택된 게이트 라인과 대응되는 스테이지 회로에 하이 레벨의 라인 센싱 신호(LSP)가 입력된다.
제 1 구간(P1~P2)에서 하이 레벨의 라인 센싱 신호(LSP)와 함께 전단 캐리 신호(C(k-2))가 입력되면 라인 선택부(502)에 포함되는 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)가 턴-온되어 M 노드가 전단 캐리 신호(C(k-2))의 전압 레벨로 충전된다.
제 2 구간(P2~P3)에서 로우 레벨의 라인 센싱 신호(LSP)가 입력되면 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)는 턴-오프 되지만 프리차징 커패시터(CA)에 저장된 전압에 의해서 M 노드의 전압은 계속 하이 레벨로 유지된다.
제 3 구간(P3~P4)에서 리셋 신호(RESET)가 입력되면 리셋 신호(RESET) 및 M 노드의 충전 전압에 의해서 라인 선택부(502)에 포함되는 제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)가 턴-온되어 Q 노드가 제 1 고전위 전압(GVDD1)의 레벨로 충전된다. 또한 제 3 구간(P3~P4)에서 리셋 신호(RESET)가 입력되면 리셋 신호(RESET) 및 M 노드의 충전 전압에 의해서 QB 노드 안정화부(510)에 포함되는 제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)가 턴-온되어 QB 노드는 제 3 저전위 전압(GVSS3) 레벨로 방전된다.
제 4 구간(P4~P5)에서 하이 레벨의 스캔 클럭(SCCLK(n))이 입력되면 부스팅 커패시터(CS1)에 의해서 Q 노드의 전압이 제 1 고전위 전압(GVDD1) 레벨보다 높은 부스팅 전압 레벨로 부트스트래핑된다. 이에 따라서 제 4 구간(P4~P5)에서 n번째 게이트 라인의 스캔 동작을 위한 스캔 신호(SCAN(n))가 출력된다.
제 5 구간(P5~P6)에서 패널 온 신호(POS)가 입력되면 라인 선택부(502)에 포함되는 제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)가 턴-온되어 Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전된다. Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전되면 인버터부(508)에 포함되는 제 4 트랜지스터(T44)가 턴-오프되고, 제 1 트랜지스터(T41)의 게이트 노드에 제 2 고전위 전압(GVDD2)이 입력되어 제 1 트랜지스터(T41)가 턴-온된다. 제 1 트랜지스터(T41)가 턴-온되면 QB 노드는 제 2 고전위 전압(GVDD2) 레벨로 충전된다.
이후 제 7 구간(P7~P8)에서 하이 레벨의 라인 센싱 신호(LSP)가 입력됨으로써 스테이지 회로가 초기화된다.
도 13은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로를 구성하는 스테이지 회로가 블랭크 기간에 스캔 신호 수신 동작을 수행하는 경우의 신호 파형을 나타낸 도면이다.
도 13를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 타이밍 컨트롤러(140)에 의해서 센싱 동작이 수행될 게이트 라인(예컨대, n번째 게이트 라인)이 선택되면, 선택된 게이트 라인과 대응되는 스테이지 회로에 하이 레벨의 라인 센싱 신호(LSP)가 입력된다.
제 1 구간(P1~P2)에서 하이 레벨의 라인 센싱 신호(LSP)와 함께 전단 캐리 신호(C(k-2))가 입력되면 라인 선택부(502)에 포함되는 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)가 턴-온되어 M 노드가 전단 캐리 신호(C(k-2))의 전압 레벨로 충전된다.
제 2 구간(P2~P3)에서 로우 레벨의 라인 센싱 신호(LSP)가 입력되면 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)는 턴-오프 되지만 프리차징 커패시터(CA)에 저장된 전압에 의해서 M 노드의 전압은 계속 하이 레벨로 유지된다.
제 3 구간(P3~P4)에서 리셋 신호(RESET)가 입력되면 리셋 신호(RESET) 및 M 노드의 충전 전압에 의해서 라인 선택부(502)에 포함되는 제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)가 턴-온되어 Q 노드가 제 1 고전위 전압(GVDD1)의 레벨로 충전된다. 또한 제 3 구간(P3~P4)에서 리셋 신호(RESET)가 입력되면 리셋 신호(RESET) 및 M 노드의 충전 전압에 의해서 QB 노드 안정화부(510)에 포함되는 제 2 트랜지스터(T52) 및 제 3 트랜지스터(T53)가 턴-온되어 QB 노드는 제 3 저전위 전압(GVSS3) 레벨로 방전된다.
제 4 구간(P4~P5)에서는 선택 스위치(SWs)에 의해 레벨 시프터(125)와의 연결이 차단되므로 스캔 클럭(SCCLK(n))이 입력되지 않는다. 따라서, Q 노드의 전압이 제 1 고전위 전압(GVDD1) 레벨을 유지하고 하이 레벨의 스캔 신호(SCAN(n))가 출력되지 않는다.
제 5 구간(P5~P6)에서 패널 온 신호(POS)가 입력되면 라인 선택부(502)에 포함되는 제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)가 턴-온되어 Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전된다. Q 노드가 제 3 저전위 전압(GVSS3) 레벨로 방전되면 인버터부(508)에 포함되는 제 4 트랜지스터(T44)가 턴-오프되고, 제 1 트랜지스터(T41)의 게이트 노드에 제 2 고전위 전압(GVDD2)이 입력되어 제 1 트랜지스터(T41)가 턴-온된다. 제 1 트랜지스터(T41)가 턴-온되면 QB 노드는 제 2 고전위 전압(GVDD2) 레벨로 충전된다.
이후 제 7 구간(P7~P8)에서 하이 레벨의 라인 센싱 신호(LSP)가 입력됨으로써 스테이지 회로가 초기화된다.
따라서, 스캔 신호 수신 동작을 수행하는 제 2 게이트 구동 회로(120b)는 블랭크 기간 동안 스캔 클럭(SCCLK)이 인가되지 않으므로 센싱 스캔 신호(SCAN_S)를 출력하지 않고, 출력 노드를 통해 제 1 게이트 구동 회로(120a)에서 전송된 센싱 스캔 신호(SCAN_S)를 수신할 수 있다.
도 14는 본 개시의 실시예들에 따른 디스플레이 장치의 불량 검출 회로를 예시로 나타낸 도면이다.
도 14를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)의 불량 검출 회로(180)는 센싱 스캔 신호(SCAN_S[Rx])의 검출 시점을 결정하는 검출 스위치(SWd), 비반전 입력 단자에 기준 전압(Vref)이 인가되는 증폭기(AMP), 증폭기(AMP)의 반전 입력 단자에 연결되는 입력 저항(Rin), 및 증폭기(AMP)의 반전 입력 단자와 출력 단자 사이에 연결되는 피드백 저항(Rfb)을 포함할 수 있다.
검출 스위치(SWd)는 수신된 센싱 스캔 신호(SCAN_S[Rx])와 기준 전압(Vref)의 비교 시점을 결정할 수 있다.
증폭기(AMP)는 검출 스위치(SWd)가 턴-온되는 시점에, 센싱 스캔 신호(SCAN_S[Rx])와 기준 전압(Vref)을 비교해서 불량 검출 신호(BDS)를 출력한다.
예를 들어, 제 2 게이트 구동 회로(120b)를 통해서 전달된 센싱 스캔 신호(SCAN_S[Rx])의 레벨이 기준 전압(Vref) 보다 높으면 센싱 스캔 신호(SCAN_S[Tx])가 정상적으로 전달된 것으로 판단하여 로우 레벨의 불량 검출 신호(BDS)를 출력할 수 있다.
반면, 제 2 게이트 구동 회로(120b)를 통해서 전달된 센싱 스캔 신호(SCAN_S[Rx])의 레벨이 기준 전압(Vref) 보다 낮으면 디스플레이 패널(110)에 불량이 발생한 것으로 판단하여 하이 레벨의 불량 검출 신호(BDS)를 출력할 수 있다.
한편, 제 1 게이트 구동 회로(120a)에서 전송된 센싱 스캔 신호(SCAN_S[Tx])는 디스플레이 패널(110)을 통해서 제 2 게이트 구동 회로(120b)에 도달할 때가지 일정한 시간이 소요되기 때문에, 제 2 게이트 구동 회로(120b)의 출력 노드에서 검출되는 센싱 스캔 신호(SCAN_S[Rx])는 시간 지연에 의한 왜곡이 발생할 수 있다.
도 15는 본 개시의 실시예들에 따른 디스플레이 장치에서 제 1 게이트 구동 회로에서 출력되는 센싱 스캔 신호와 제 2 게이트 구동 회로에서 수신되는 센싱 스캔 신호의 파형을 예시로 나타낸 도면이고, 도 16은 제 1 게이트 구동 회로에서 출력되는 센싱 스캔 신호와 제 2 게이트 구동 회로에서 수신되는 센싱 스캔 신호의 시간 지연을 설명한 도면이다.
도 15 및 16을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)가 불량 검출 모드로 동작하는 블랭크 기간 동안, 디스플레이 패널(110)의 좌측에 위치하는 제 1 게이트 구동 회로(120a)는 센싱 데이터 기록 동작을 수행하고, 디스플레이 패널(110)의 우측에 위치하는 제 2 게이트 구동 회로(120b)는 스캔 신호 수신 동작을 수행할 수 있다.
이에 따라, 제 1 게이트 구동 회로(120a)는 서브픽셀(SP)의 특성값을 센싱하기 위한 센싱 스캔 신호(SCAN_S[Tx])를 디스플레이 패널(110)에 공급하고, 제 2 게이트 구동 회로(120b)는 디스플레이 패널(110)을 통해 전달되는 센싱 스캔 신호(SCAN_S[Rx])를 수신한다.
이 때, 제 1 게이트 구동 회로(120a)에서 전송된 센싱 스캔 신호(SCAN_S[Tx])는 디스플레이 패널(110)을 통해서 제 2 게이트 구동 회로(120b)에 도달할 때가지 일정한 시간이 소요되기 때문에, 제 2 게이트 구동 회로(120b)의 출력 노드에서 검출되는 센싱 스캔 신호(SCAN_S[Rx])는 시간 지연에 의한 왜곡이 발생할 수 있다.
그 결과, 블랭크 기간에 제 2 게이트 구동 회로(120b)의 출력 노드에 수신되는 센싱 스캔 신호(SCAN_S[Rx])는 제 1 게이트 구동 회로(120a)의 출력 노드에서 생성되는 센싱 스캔 신호(SCAN_S[Tx])와 상이한 파형을 나타내게 된다.
이 때, 불량 검출 회로(180)는 제 1 게이트 구동 회로(120a)의 출력 노드에서 생성되는 센싱 스캔 신호(SCAN_S[Rx])의 레벨을 기준으로 기준 전압(Vref)을 비교하기 때문에, 불량 검출 회로(180)는 제 1 게이트 구동 회로(120a)에서 생성된 센싱 스캔 신호(SCAN_S[Tx])의 시간 지연을 고려하여 수신된 센싱 스캔 신호(SCAN_S[Rx])와 기준 전압(Vref)을 비교하는 시점을 결정할 필요가 있다.
즉, 제 2 게이트 구동 회로(120b)의 출력 노드에 수신되는 센싱 스캔 신호(SCAN_S[Rx])의 시간 지연을 고려하여, 불량 검출 회로(180)는 센싱 스캔 신호(SCAN_S[Rx])가 최대 레벨에 근접하는 세틀링 시간(Settling Time; Ts)이 경과한 후에 센싱 스캔 신호(SCAN_S[Rx])와 기준 전압(Vref)을 비교하는 것이 바람직하다.
따라서, 불량 검출 회로(180)를 구성하는 검출 스위치(SWd)는 제 1 게이트 구동 회로(120a)의 출력 노드(NO(120a))에서 센싱 스캔 신호(SCAN_S[Tx])가 생성된 시점부터 세틀링 시간(Ts)이 경과한 후에 턴-온되어, 수신된 센싱 스캔 신호(SCAN_S[Rx])와 기준 전압(Vref)을 비교하도록 동작하는 것이 바람직하다.
도 17은 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 패널의 불량을 검출하는 과정의 신호 파형도를 예시로 나타낸 도면이다.
도 17을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 불량 검출 모드로 동작하는 블랭크 기간 동안, 디스플레이 패널(110)의 좌측에 위치하는 제 1 게이트 구동 회로(120a)가 센싱 스캔 신호(SCAN_S[Tx])를 생성하는 센싱 데이터 기록 동작을 순차적으로 수행하고, 디스플레이 패널(110)의 우측에 위치하는 제 2 게이트 구동 회로(120b)가 센싱 스캔 신호(SCAN_S[Rx])를 수신하는 스캔 신호 수신 동작을 순차적으로 수행할 수 있다.
예를 들어, 제 1 게이트 구동 회로(120a)는 제 1 블랭크 기간(Blank Period 1)에 제 1 게이트 라인(GL1)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Tx]_GL1)를 출력한다. 또한, 제 2 구동 회로(120b)는 제 1 블랭크 기간(Blank Period 1)에 제 1 게이트 라인(GL1)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Rx]_GL1)를 수신한다.
불량 검출 회로(180)는 시간 지연을 고려하여, 제 1 게이트 라인(GL1)에 연결되는 제 1 게이트 구동 회로(120a)의 출력 노드에서 센싱 스캔 신호(SCAN_S[Tx]_GL1)가 하이 레벨로 트랜지션되는 시점부터 세틀링 시간(Ts)이 경과한 후에 제 1 게이트 라인(GL1)에 연결되는 제 2 구동 회로(120b)의 출력 노드에 수신되는 센싱 스캔 신호(SCAN_S[Rx]_GL1)와 기준 전압(Vref)을 비교하게 될 것이다.
제 1 블랭크 기간(Blank Period 1)에 제 2 게이트 구동 회로(120b)에 수신된 센싱 스캔 신호(SCAN_S[Rx]_GL1)의 레벨이 기준 전압(Vref) 보다 높은 경우, 불량 검출 회로(180)는 제 1 게이트 구동 회로(120a)로부터 센싱 스캔 신호(SCAN_S[Tx]_GL1)가 정상적으로 전달된 것으로 판단하여 로우 레벨의 불량 검출 신호(BDS)를 출력할 수 있다.
또한, 제 1 게이트 구동 회로(120a)는 제 2 블랭크 기간(Blank Period 2)에 제 2 게이트 라인(GL2)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Tx]_GL2)를 출력한다. 또한, 제 2 구동 회로(120b)는 제 2 블랭크 기간(Blank Period 2)에 제 2 게이트 라인(GL2)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Rx]_GL2)를 수신한다.
마찬가지로, 불량 검출 회로(180)는 시간 지연을 고려하여, 제 2 게이트 라인(GL2)에 연결되는 제 2 게이트 구동 회로(120a)의 출력 노드에서 센싱 스캔 신호(SCAN_S[Tx]_GL2)가 하이 레벨로 트랜지션되는 시점부터 세틀링 시간(Ts)이 경과한 후에 제 2 게이트 라인(GL2)에 연결되는 제 2 구동 회로(120b)의 출력 노드에 수신되는 센싱 스캔 신호(SCAN_S[Rx]_GL2)와 기준 전압(Vref)을 비교하게 될 것이다.
이 때, 제 2 블랭크 기간(Blank Period 2)에 제 2 게이트 구동 회로(120b)에 수신된 센싱 스캔 신호(SCAN_S[Rx]_GL2)의 레벨이 기준 전압(Vref) 보다 낮으면, 불량 검출 회로(180)가 디스플레이 패널(110)이 불량인 것으로 판단하여 하이 레벨의 불량 검출 신호(BDS)를 출력할 수 있다.
또한, 본 개시의 디스플레이 장치(100)는 블랭크 기간에 제 1 게이트 구동 회로(120a)에서 출력되는 센싱 스캔 신호(SCAN_S[Tx])에 의해 디스플레이 패널(110)에 미치는 영향을 감소시키기 위해서, 제 1 게이트 구동 회로(120a)의 스캔 클럭 라인(132)의 전압 레벨을 제어할 수 있다.
도 18은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로의 스캔 클럭 라인에 인가되는 전압 레벨을 제어하기 위한 구성을 예시로 나타낸 도면이다.
도 18을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)의 제 1 게이트 구동 회로(120a)는 스캔 클럭 라인(132)에 연결되는 레벨 제어 회로(190)를 더 포함할 수 있다.
레벨 제어 회로(190)는 스캔 클럭 라인(132)에 연결되는 레벨 제어 스위치(SWc), 레벨 제어 스위치(SWc)와 하이 전압(VH) 사이에 연결되는 제 1 저항(Ra), 및 레벨 제어 스위치(SWc)와 로우 전압(VL) 사이에 연결되는 제 2 저항(Rb)을 포함할 수 있다.
따라서, 제 1 저항(Ra)과 제 2 저항(Rb)의 값, 하이 전압(VH)과 로우 전압(VL)의 레벨을 제어함으로써, 제 1 게이트 구동 회로(120a)의 스캔 클럭 라인(132)에 인가되는 전압의 레벨을 제어할 수 있을 것이다.
이 때, 레벨 제어 스위치(SWc)는 제 1 게이트 구동 회로(120a)에 스캔 클럭(SCCLK)이 인가되는 위상과 동일한 위상으로 온-오프가 제어될 수도 있고, 스캔 클럭(SCCLK)이 인가되는 위상과 다른 위상으로 온-오프가 제어될 수도 있을 것이다.
도 19는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로에 인가되는 스캔 클럭 라인의 전압 레벨을 제어함으로써, 디스플레이 패널의 불량을 검출하는 과정의 신호 파형도를 예시로 나타낸 도면이다.
도 19를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 불량 검출 모드로 동작하는 블랭크 기간 동안, 디스플레이 패널(110)의 좌측에 위치하는 제 1 게이트 구동 회로(120a)가 센싱 스캔 신호(SCAN_S[Tx])를 생성하는 센싱 데이터 기록 동작을 순차적으로 수행하고, 디스플레이 패널(110)의 우측에 위치하는 제 2 게이트 구동 회로(120b)가 센싱 스캔 신호(SCAN_S[Rx])를 수신하는 스캔 신호 수신 동작을 순차적으로 수행할 수 있다.
예를 들어, 제 1 게이트 구동 회로(120a)는 제 1 블랭크 기간(Blank Period 1)에 제 1 게이트 라인(GL1)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Tx]_GL1)를 출력한다. 또한, 제 2 구동 회로(120b)는 제 1 블랭크 기간(Blank Period 1)에 제 1 게이트 라인(GL1)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Rx]_GL1)를 수신한다.
이 때, 제 1 게이트 라인(GL1)에 연결되는 제 1 게이트 구동 회로(120a)의 출력 노드를 통해 출력되는 센싱 스캔 신호(SCAN_S[Tx]_GL1)의 레벨은 레벨 제어 회로(190)에 의해서 제어될 수 있다. 이와 같이, 제 1 게이트 구동 회로(120a)의 출력 노드를 통해 출력되는 센싱 스캔 신호(SCAN_S[Tx]_GL1)의 레벨이 변경되면 제 1 게이트 라인(GL1)에 연결되는 제 2 구동 회로(120b)의 출력 노드를 통해 수신되는 센싱 스캔 신호(SCAN_S[Rx]_GL1)의 레벨도 변경될 것이다. 이 경우, 불량 검출 회로(180)의 기준 전압(Vref) 레벨도 변경될 것이다.
이 때, 제 1 게이트 구동 회로(120a)의 출력 노드를 통해 출력되는 센싱 스캔 신호(SCAN_S[Tx]_GL1)의 레벨이 트랜지스터를 턴-온시킬 수 있는 턴-온 레벨에 해당하는 경우에는 발광 소자(ED)가 발광함으로써, 블랭크 구간에 일부 영역에 가로선이 나타나는 현상이 발생할 수 있다.
이를 방지하기 위해서는 불량 검출 모드(Bad Detecting Mode)로 동작하는 블랭크 구간에서, 제 1 게이트 구동 회로(120a)에서 출력되는 센싱 스캔 신호(SCAN_S[Tx]_GL1)의 레벨을 턴-오프 레벨로 유지하는 것이 바람직하다.
또는, 불량 검출 모드(Bad Detecting Mode)로 동작하는 블랭크 구간에서, 제 1 게이트 구동 회로(120a)에서 턴-온 레벨의 센싱 스캔 신호(SCAN_S[Tx]_GL1)를 출력하는 경우에는 이전 프레임에 인가된 데이터 전압(Vdata) 또는 이후 프레임에 인가되는 데이터 전압(Vdata)과 동일한 레벨의 복구 데이터 전압을 인가함으로써, 휘도 변화를 감소시킬 수 있을 것이다.
불량 검출 회로(180)는 시간 지연을 고려하여, 제 1 게이트 라인(GL1)에 연결되는 제 1 게이트 구동 회로(120a)의 출력 노드에서 센싱 스캔 신호(SCAN_S[Tx]_GL1)가 하이 레벨로 트랜지션되는 시점부터 세틀링 시간(Ts)이 경과한 후에 제 1 게이트 라인(GL1)에 연결되는 제 2 구동 회로(120b)의 출력 노드에 수신되는 센싱 스캔 신호(SCAN_S[Rx]_GL1)와 기준 전압(Vref)을 비교하게 될 것이다.
비교 결과, 제 1 블랭크 기간(Blank Period 1)에 제 2 게이트 구동 회로(120b)에 수신된 센싱 스캔 신호(SCAN_S[Rx]_GL1)의 레벨이 기준 전압(Vref) 보다 높으면, 불량 검출 회로(180)는 제 1 게이트 구동 회로(120a)로부터 센싱 스캔 신호(SCAN_S[Tx]_GL1)가 정상적으로 전달된 것으로 판단하여 로우 레벨의 불량 검출 신호(BDS)를 출력할 수 있다.
또한, 제 1 게이트 구동 회로(120a)는 제 2 블랭크 기간(Blank Period 2)에 제 2 게이트 라인(GL2)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Tx]_GL2)를 출력한다. 제 2 구동 회로(120b)는 제 2 블랭크 기간(Blank Period 2)에 제 2 게이트 라인(GL2)에 연결되는 출력 노드를 통해 센싱 스캔 신호(SCAN_S[Rx]_GL2)를 수신한다.
이 경우에도, 제 2 게이트 라인(GL2)에 연결되는 제 1 게이트 구동 회로(120a)의 출력 노드를 통해 출력되는 센싱 스캔 신호(SCAN_S[Tx]_GL2)의 레벨은 레벨 제어 회로(190)에 의해서 제어될 수 있다. 이와 같이, 제 1 게이트 구동 회로(120a)의 출력 노드를 통해 출력되는 센싱 스캔 신호(SCAN_S[Tx]_GL2)의 레벨이 변경되면 제 2 게이트 라인(GL2)에 연결되는 제 2 구동 회로(120b)의 출력 노드를 통해 수신되는 센싱 스캔 신호(SCAN_S[Rx]_GL2)의 레벨도 변경될 것이다.
마찬가지로, 불량 검출 회로(180)는 시간 지연을 고려하여, 제 2 게이트 라인(GL2)에 연결되는 제 1 게이트 구동 회로(120a)의 출력 노드에서 센싱 스캔 신호(SCAN_S[Tx]_GL2)가 하이 레벨로 트랜지션되는 시점부터 세틀링 시간(Ts)이 경과한 후에 제 2 게이트 라인(GL2)에 연결되는 제 2 구동 회로(120b)의 출력 노드에 수신되는 센싱 스캔 신호(SCAN_S[Rx]_GL2)와 기준 전압(Vref)을 비교하게 될 것이다.
이 때, 제 2 블랭크 기간(Blank Period 2)에 제 2 게이트 구동 회로(120b)에 수신된 센싱 스캔 신호(SCAN_S[Rx]_GL2)의 레벨이 기준 전압(Vref) 보다 낮으면, 불량 검출 회로(180)가 디스플레이 패널(110)이 불량인 것으로 판단하여 하이 레벨의 불량 검출 신호(BDS)를 출력하게 될 것이다.
이와 같이, 본 개시의 디스플레이 장치(100)는 디스플레이 패널(110)의 양측에 게이트 구동 회로(120)가 배치되는 더블 뱅크 구조에서, 디스플레이 패널(110)이 발광하지 않는 블랭크 기간에 일측에 배치된 제 1 게이트 구동 회로(120a)가 센싱 스캔 기록 동작을 수행하고, 타측에 배치된 제 2 게이트 구동 회로(120b)가 스캔 신호 수신 동작을 수행함으로써, 실시간으로 디스플레이 패널(110)의 불량을 검출할 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 디스플레이 장치(100)는 복수의 게이트 라인(GL)이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀(SP)로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널(110)과, 하나의 서브픽셀 라인에 연결되는 하나의 게이트 라인(GL)을 공유하며, 상기 디스플레이 패널(110)의 일측에 배치되는 제 1 게이트 구동 회로(120a)와 상기 디스플레이 패널(110)의 타측에 배치되는 제 2 게이트 구동 회로(120b)를 포함하는 게이트 구동 회로(120)와, 상기 디스플레이 패널(110)이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널(110)의 불량을 검출하기 위해서 상기 게이트 구동 회로(120)를 불량 검출 모드로 제어하는 타이밍 컨트롤러(140)를 포함할 수 있다.
상기 불량 검출 모드는 상기 제 1 게이트 구동 회로(120a)가 상기 서브픽셀(SP)의 특성값을 센싱하기 위한 센싱 스캔 신호(SCAN_S)를 출력하고, 상기 제 2 게이트 구동 회로(120b)가 상기 제 1 게이트 구동 회로(120a)에서 출력된 상기 센싱 스캔 신호(SCAN_S)를 수신할 수 있다.
상기 제 2 게이트 구동 회로(120b)는 스캔 클럭 라인(132)으로 공급되는 스캔 클럭(SCCLK)을 차단할 수 있는 선택 스위치(SWs)를 포함할 수 있다.
상기 제 2 게이트 구동 회로(120b)는 수신된 센싱 스캔 신호(SCAN_S[Rx])를 상기 스캔 클럭 라인(132)을 통해서 전달할 수 있다.
상기 디스플레이 장치(100)는 상기 제 2 게이트 구동 회로(120b)에서 전달되는 상기 센싱 스캔 신호(SCAN_S[Rx])를 기준 전압과 비교해서 상기 디스플레이 패널(110)의 불량을 검출하는 불량 검출 회로(180)를 더 포함할 수 있다.
상기 불량 검출 회로(180)는 상기 제 2 게이트 구동 회로(120b)에서 전달된 상기 센싱 스캔 신호(SCAN_S[Rx])의 검출 시점을 결정하는 검출 스위치(SWd)와, 비반전 입력 단자에 기준 전압이 인가되는 증폭기(AMP)와, 상기 증폭기(AMP)의 반전 입력 단자에 연결되는 입력 저항(Rin)과, 상기 증폭기(AMP)의 반전 입력 단자와 출력 단자 사이에 연결되는 피드백 저항(Rfb)을 포함할 수 있다.
상기 검출 스위치(SWd)는 상기 제 1 게이트 구동 회로(120a)의 출력 노드에서 출력되는 센싱 스캔 신호(SCAN_S{Tx})가 하이 레벨로 트랜지션되는 시점부터 세틀링 시간(Ts)이 경과한 후에 턴-온될 수 있다.
상기 제 1 게이트 구동 회로(120a)는 스캔 클럭 라인(132)의 전압 레벨을 제어하기 위한 레벨 제어 회로(190)를 더 포함할 수 있다.
상기 레벨 제어 회로(190)는 상기 스캔 클럭 라인(132)에 연결되는 레벨 제어 스위치(SWc)와, 상기 레벨 제어 스위치(SWc)와 하이 전압(VH) 사이에 연결되는 제 1 저항(Ra)과, 상기 레벨 제어 스위치(SWc)와 로우 전압(VL) 사이에 연결되는 제 2 저항(Rb)을 포함할 수 있다.
상기 불량 검출 모드에서 상기 스캔 클럭 라인의 전압은 해당하는 서브픽셀을 턴-오프시키는 레벨일 수 있다.
상기 불량 검출 모드에서 상기 스캔 클럭 라인의 전압은 해당하는 서브픽셀을 턴-온시키는 제 1 레벨과, 이전 프레임 또는 이후 프레임에서의 데이터 전압을 복수하는 제 2 레벨을 포함할 수 있다.
상기 타이밍 컨트롤러(140)는 상기 디스플레이 패널(110)이 발광하는 액티브 기간에, 상기 제 1 게이트 구동 회로(120a) 및 상기 제 2 게이트 구동 회로(120b)가 영상 데이터 구동 동작을 수행하도록 제어할 수 있다.
또한, 본 개시의 게이트 구동 회로(120)는 복수의 게이트 라인(GL)이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀(SP)로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널(110)을 구동하는 게이트 구동 회로(120)에 있어서, 하나의 서브픽셀 라인을 연결하는 하나의 게이트 라인(GL)에 연결되며, 상기 디스플레이 패널(110)의 일측에 배치되는 제 1 게이트 구동 회로(120a)와, 상기 제 1 게이트 구동 회로(120a)와 게이트 라인(GL)을 공유하며, 상기 디스플레이 패널(110)의 타측에 배치되는 제 2 게이트 구동 회로(120b)를 포함하되, 상기 제 1 게이트 구동 회로(120a)와 상기 제 2 게이트 구동 회로(120b)는 상기 디스플레이 패널(110)이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널(110)의 불량을 검출하기 위해서 불량 검출 모드로 동작할 수 있다.
상기 불량 검출 모드는 상기 제 1 게이트 구동 회로(120a)가 상기 서브픽셀(SP)의 특성값을 센싱하기 위한 센싱 스캔 신호(SCAN_S)를 출력하고, 상기 제 2 게이트 구동 회로(120b)가 상기 제 1 게이트 구동 회로(120a)에서 출력된 센싱 스캔 신호(SCAN_S)를 수신할 수 있다.
상기 제 2 게이트 구동 회로(120b)는 스캔 클럭 라인(132)으로 공급되는 스캔 클럭(SCCLK)을 차단할 수 있는 선택 스위치(SWs)를 포함할 수 있다.
상기 제 2 게이트 구동 회로(120b)는 수신된 센싱 스캔 신호(SCAN_S[Rx])를 상기 스캔 클럭 라인(132)을 통해서 전달할 수 있다.
상기 제 1 게이트 구동 회로(120a)는 스캔 클럭 라인(132)의 전압 레벨을 제어하기 위한 레벨 제어 회로(190)를 더 포함할 수 있다.
상기 레벨 제어 회로(190)는 상기 스캔 클럭 라인(132)에 연결되는 레벨 제어 스위치(SWc)와, 상기 레벨 제어 스위치(SWc)와 하이 전압(VH) 사이에 연결되는 제 1 저항(Ra)과 상기 레벨 제어 스위치(SWc)와 로우 전압(VL) 사이에 연결되는 제 2 저항(Rb)을 포함할 수 있다.
상기 게이트 구동 회로(120)는 라인 센싱 신호(LSP)의 입력에 응답하여, 전단의 캐리 신호를 기초로 M 노드를 충전하도록 구성된 라인 선택부(502)와, 상기 전단의 캐리 신호에 응답하여 Q 노드를 제 1 고전위 게이트 전압의 레벨로 충전하고, 후단의 캐리 신호의 입력에 응답하여 상기 Q 노드를 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 제어부(504)와, QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 안정화부(506)와, 상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하도록 구성된 인버터부(508)와, 상기 후단의 캐리 신호, 리셋 신호 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 QB 노드 안정화부(510)와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭의 전압 레벨 또는 상기 제 3 저전위 게이트 전압의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부(512)와, 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭의 전압 레벨 또는 제 1 저전위 게이트 전압의 레벨을 기초로 복수의 스캔 신호를 출력하도록 구성된 스캔 신호 출력부(514)를 포함할 수 있다.
상기 제 2 게이트 구동 회로(120b)는 상기 불량 검출 모드에서 상기 Q 노드가 하이 레벨로 유지될 수 있다.
또한, 본 개시의 디스플레이 구동 방법은 복수의 게이트 라인(GL)이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀(SP)로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널(110)을 구동하는 방법에 있어서, 상기 디스플레이 패널(110)이 발광하는 액티브 기간에, 하나의 서브픽셀 라인에 연결되는 하나의 게이트 라인(GL)을 공유하며, 상기 디스플레이 패널(110)의 일측에 배치되는 제 1 게이트 구동 회로(120a)와 상기 디스플레이 패널(110)의 타측에 배치되는 제 2 게이트 구동 회로(120b)가 영상 데이터 구동 동작을 수행하도록 제어하는 단계와, 상기 디스플레이 패널(110)이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널(110)의 불량을 검출하기 위해서 상기 제 1 게이트 구동 회로(120a)와 상기 제 2 게이트 구동 회로(120b)가 불량 검출 모드로 동작하도록 제어하는 단계를 포함할 수 있다.
상기 불량 검출 모드는 상기 제 1 게이트 구동 회로(120a)가 상기 서브픽셀(SP)의 특성값을 센싱하기 위한 센싱 스캔 신호(SCAN_S)를 출력하는 단계와, 상기 제 2 게이트 구동 회로(120b)가 상기 제 1 게이트 구동 회로(120a)에서 출력된 센싱 스캔 신호(SCAN_S)를 수신하는 단계를 포함할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
100: 디스플레이 장치
110: 디스플레이 패널
120, 120a, 120b: 게이트 구동 회로
125: 레벨 시프터
130: 데이터 구동 회로
140: 타이밍 컨트롤러
150: 파워 관리 회로
160: 메인 파워 관리 회로
170: 세트 보드
180: 불량 검출 회로
190: 레벨 제어 회로

Claims (20)

  1. 복수의 게이트 라인이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널;
    하나의 서브픽셀 라인에 연결되는 하나의 게이트 라인을 공유하며, 상기 디스플레이 패널의 일측에 배치되는 제 1 게이트 구동 회로와 상기 디스플레이 패널의 타측에 배치되는 제 2 게이트 구동 회로를 포함하는 게이트 구동 회로; 및
    상기 디스플레이 패널이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널의 불량을 검출하기 위해서 상기 게이트 구동 회로를 불량 검출 모드로 제어하는 타이밍 컨트롤러를 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 불량 검출 모드는
    상기 제 1 게이트 구동 회로가 상기 서브픽셀의 특성값을 센싱하기 위한 센싱 스캔 신호를 출력하고,
    상기 제 2 게이트 구동 회로가 상기 제 1 게이트 구동 회로에서 출력된 상기 센싱 스캔 신호를 수신하는 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 제 2 게이트 구동 회로는
    스캔 클럭 라인으로 공급되는 스캔 클럭을 차단할 수 있는 선택 스위치를 포함하는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 제 2 게이트 구동 회로는
    수신된 센싱 스캔 신호를 상기 스캔 클럭 라인을 통해서 전달하는 디스플레이 장치.
  5. 제 2 항에 있어서,
    상기 제 2 게이트 구동 회로에서 전달되는 상기 센싱 스캔 신호를 기준 전압과 비교해서 상기 디스플레이 패널의 불량을 검출하는 불량 검출 회로를 더 포함하는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 불량 검출 회로는
    상기 제 2 게이트 구동 회로에서 전달된 상기 센싱 스캔 신호의 검출 시점을 결정하는 검출 스위치;
    비반전 입력 단자에 기준 전압이 인가되는 증폭기;
    상기 증폭기의 반전 입력 단자에 연결되는 입력 저항; 및
    상기 증폭기의 반전 입력 단자와 출력 단자 사이에 연결되는 피드백 저항을 포함하는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 검출 스위치는
    상기 제 1 게이트 구동 회로의 출력 노드에서 출력되는 센싱 스캔 신호가 하이 레벨로 트랜지션되는 시점부터 세틀링 시간이 경과한 후에 턴-온되는 디스플레이 장치.
  8. 제 2 항에 있어서,
    상기 제 1 게이트 구동 회로는
    스캔 클럭 라인의 전압 레벨을 제어하기 위한 레벨 제어 회로를 더 포함하는 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 레벨 제어 회로는
    상기 스캔 클럭 라인에 연결되는 레벨 제어 스위치;
    상기 레벨 제어 스위치와 하이 전압 사이에 연결되는 제 1 저항; 및
    상기 레벨 제어 스위치와 로우 전압 사이에 연결되는 제 2 저항을 포함하는 디스플레이 장치.
  10. 제 8 항에 있어서,
    상기 불량 검출 모드에서 상기 스캔 클럭 라인의 전압은
    해당하는 서브픽셀을 턴-오프시키는 레벨인 디스플레이 장치.
  11. 제 8 항에 있어서,
    상기 불량 검출 모드에서 상기 스캔 클럭 라인의 전압은
    해당하는 서브픽셀을 턴-온시키는 제 1 레벨과,
    이전 프레임 또는 이후 프레임에서의 데이터 전압을 복수하는 제 2 레벨을 포함하는 디스플레이 장치.
  12. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는
    상기 디스플레이 패널이 발광하는 액티브 기간에, 상기 제 1 게이트 구동 회로 및 상기 제 2 게이트 구동 회로가 영상 데이터 구동 동작을 수행하도록 제어하는 디스플레이 장치.
  13. 복수의 게이트 라인이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널을 구동하는 게이트 구동 회로에 있어서,
    하나의 서브픽셀 라인을 연결하는 하나의 게이트 라인에 연결되며, 상기 디스플레이 패널의 일측에 배치되는 제 1 게이트 구동 회로; 및
    상기 제 1 게이트 구동 회로와 게이트 라인을 공유하며, 상기 디스플레이 패널의 타측에 배치되는 제 2 게이트 구동 회로를 포함하되,
    상기 제 1 게이트 구동 회로와 상기 제 2 게이트 구동 회로는 상기 디스플레이 패널이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널의 불량을 검출하기 위해서 불량 검출 모드로 동작하는 게이트 구동 회로.
  14. 제 13 항에 있어서,
    상기 불량 검출 모드는
    상기 제 1 게이트 구동 회로가 상기 서브픽셀의 특성값을 센싱하기 위한 센싱 스캔 신호를 출력하고,
    상기 제 2 게이트 구동 회로가 상기 제 1 게이트 구동 회로에서 출력된 센싱 스캔 신호를 수신하는 게이트 구동 회로.
  15. 제 14 항에 있어서,
    상기 제 2 게이트 구동 회로는
    스캔 클럭 라인으로 공급되는 스캔 클럭을 차단할 수 있는 선택 스위치를 포함하는 게이트 구동 회로.
  16. 제 14 항에 있어서,
    상기 제 1 게이트 구동 회로는
    스캔 클럭 라인의 전압 레벨을 제어하기 위한 레벨 제어 회로를 더 포함하는 게이트 구동 회로.
  17. 제 16 항에 있어서,
    상기 레벨 제어 회로는
    상기 스캔 클럭 라인에 연결되는 레벨 제어 스위치;
    상기 레벨 제어 스위치와 하이 전압 사이에 연결되는 제 1 저항; 및
    상기 레벨 제어 스위치와 로우 전압 사이에 연결되는 제 2 저항을 포함하는 게이트 구동 회로.
  18. 제 13 항에 있어서,
    상기 게이트 구동 회로는
    라인 센싱 신호의 입력에 응답하여, 전단의 캐리 신호를 기초로 M 노드를 충전하도록 구성된 라인 선택부;
    상기 전단의 캐리 신호에 응답하여 Q 노드를 제 1 고전위 게이트 전압의 레벨로 충전하고, 후단의 캐리 신호의 입력에 응답하여 상기 Q 노드를 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 제어부;
    QB 노드의 전압에 응답하여 상기 Q 노드 및 QH 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 Q 노드 안정화부;
    상기 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경하도록 구성된 인버터부;
    상기 후단의 캐리 신호, 리셋 신호 및 상기 M 노드의 충전 전압에 응답하여 상기 QB 노드를 상기 제 3 저전위 게이트 전압의 레벨로 방전하도록 구성된 QB 노드 안정화부;
    상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 캐리 클럭의 전압 레벨 또는 상기 제 3 저전위 게이트 전압의 레벨을 기초로 캐리 신호를 출력하도록 구성된 캐리 신호 출력부; 및
    상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라, 복수의 스캔 클럭의 전압 레벨 또는 제 1 저전위 게이트 전압의 레벨을 기초로 복수의 스캔 신호를 출력하도록 구성된 스캔 신호 출력부를 포함하는 게이트 구동 회로.
  19. 복수의 게이트 라인이 제 1 방향으로 연장되고, 상기 제 1 방향으로 배열된 복수의 서브픽셀로 이루어진 서브픽셀 라인을 다수 포함하는 디스플레이 패널을 구동하는 방법에 있어서,
    상기 디스플레이 패널이 발광하는 액티브 기간에, 하나의 서브픽셀 라인에 연결되는 하나의 게이트 라인을 공유하며, 상기 디스플레이 패널의 일측에 배치되는 제 1 게이트 구동 회로와 상기 디스플레이 패널의 타측에 배치되는 제 2 게이트 구동 회로가 영상 데이터 구동 동작을 수행하도록 제어하는 단계; 및
    상기 디스플레이 패널이 발광하지 않는 블랭크 기간에, 상기 디스플레이 패널의 불량을 검출하기 위해서 상기 제 1 게이트 구동 회로와 상기 제 2 게이트 구동 회로가 불량 검출 모드로 동작하도록 제어하는 단계를 포함하는 디스플레이 구동 방법.
  20. 제 19 항에 있어서,
    상기 불량 검출 모드는
    상기 제 1 게이트 구동 회로가 상기 서브픽셀의 특성값을 센싱하기 위한 센싱 스캔 신호를 출력하는 단계; 및
    상기 제 2 게이트 구동 회로가 상기 제 1 게이트 구동 회로에서 출력된 센싱 스캔 신호를 수신하는 단계를 포함하는 디스플레이 구동 방법.

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