KR102611008B1 - 표시장치와 그 구동 방법 - Google Patents

표시장치와 그 구동 방법 Download PDF

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Abstract

표시장치와 그 구동 방법이 개시된다. 이 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되고, 시프트 클럭 배선, 피드백 배선, 및 상기 피드백 배선에 연결된 트랜지스터가 배치된 표시패널; 스타트 펄스와 시프트 클럭을 입력 받아 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 상기 트랜지스터가 턴-온될 때 상기 피드백 배선으로부터 입력되는 피드백 신호의 펄스폭을 센싱하는 센싱 장치; 및 상기 데이터 라인들에 데이터 전압을 공급하고, 상기 센싱 장치에 의해 센싱된 상기 피드백 신호의 펄스폭에 응답하여 상기 시프트 클럭의 펄스폭과 상기 시프트 클럭의 펄스 전압 중 하나 이상을 상기 표시패널의 화면 위치별로 가변하는 구동 장치를 포함한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 구동 소자의 전기적 특성을 센싱하여 그 전기적 특성의 편차 또는 변화를 보상하는 표시장치와 그 구동 방법에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.
플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.
유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다.
구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 그러나, 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특 성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.
내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다.
외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.
유기 발광 표시장치의 픽셀들을 구동하기 위하여, 픽셀들에 픽셀 구동 전압(VDD)과 저전위 전원 전압(VSS) 등의 전압이 공통으로 인가된다. 그런데, 이러한 전압(VDD, VSS)은 IR 드롭(drop)에 의해 화면 상의 위치에 따라 그 전압 강하양이 달라진다. VDD가 변할 때 OLED를 구동하는 구동 소자의 게이트 소스간 전압(Vgs)과 드레인-소스간 전류(Vds)가 달라져 픽셀의 휘도 변화가 보일 수 있다.
내부 보상 기술의 경우, 모든 픽셀들에서 구동 소자의 문턱 전압이 센싱되는 센싱 시간이 동일하여야 하지만, 픽셀들 간에 게이트 신호의 온 타임(on time)이 달라지면, 센싱 시간이 달라진다. 게이트 신호의 온 타임(on time)은 게이트 신호의 펄스폭에 따라 결정된다. 게이트 신호의 온 타임은 게이트 구동회로에 인가되는 시프트 클럭 배선의 RC 딜레이(delay)에 따라 달라질 수 있다. 예를 들어, 시프트 클럭 배선의 RC 딜레이가 큰 위치의 픽셀에서 센싱 시간이 감소될 수 있다. 표시패널에서 클럭이나 아날로그 전압이 인가되는 배선은 RC 딜레이가 있기 마련이다. 픽셀들 간에 센싱 시간이 달라지면 구동 소자의 문턱 전압이 정확하게 센싱되지 않는다.
실험적으로 측정된 바에 따르면, 유기 발광 표시장치의 경우 픽셀 데이터의 계조 별로 휘도 변동을 초래하는 IR 드롭의 영향도가 달라진다. 상위 계조(또는 고계조)의 경우, OLED에 흐르는 전류양이 커 IR 드롭 양이 크고 드라이브 IC로부터 먼 픽셀일수록 IR 드롭 양이 커진다. 하위 계조(또는 저계조)의 경우, OLED에 흐르는 전류양이 작기 때문에, IR 드롭 양이 작다. 실험 결과에 따르면, 하위 경조의 경우에 IR 드롭으로 인한 휘도 감소 보다 센싱 시간 감소로 인한 휘도 감소 증가폭이 더 커진다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 센싱 시간 편차로 인한 픽셀들 간의 휘도 차이를 줄일 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되고, 시프트 클럭 배선, 피드백 배선, 및 상기 피드백 배선에 연결된 트랜지스터가 배치된 표시패널; 스타트 펄스와 시프트 클럭을 입력 받아 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 상기 트랜지스터가 턴-온될 때 상기 피드백 배선으로부터 입력되는 피드백 신호의 펄스폭을 센싱하는 센싱 장치; 및 상기 데이터 라인들에 데이터 전압을 공급하고, 상기 센싱 장치에 의해 센싱된 상기 피드백 신호의 펄스폭에 응답하여 상기 시프트 클럭의 펄스폭과 상기 시프트 클럭의 펄스 전압 중 하나 이상을 상기 표시패널의 화면 위치별로 가변하는 구동 장치를 포함한다. 상기 피드백 배선이 상기 트랜지스터를 통해 상기 시프트 클럭 배선에 연결되거나, 상기 트랜지스터를 통해 테스트 데이터 배선에 연결되는 데이터 라인일 수 있다. 상기 피드백 신호가 상기 트랜지스터를 통해 상기 시프트 클럭 배선에 인가된 상기 시프트 클럭의 피드백 신호 또는, 상기 트랜지스터를 통해 상기 테스트 데이터 배선에 인가된 펄스 신호의 피드백 신호일 수 있다.
상기 표시장치의 구동 방법은 상기 트랜지스터가 턴-온될 때 상기 피드백 배선으로부터 입력되는 피드백 신호의 펄스폭을 센싱하는 단계; 및 센싱된 상기 피드백 신호의 펄스폭에 응답하여 상기 시프트 클럭의 펄스폭과 상기 시프트 클럭의 펄스 전압 중 하나 이상을 상기 표시패널의 화면 위치별로 가변하는 단계를 포함한다.
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본 발명의 표시장치는 화면에 인가된 펄스의 피드백 신호의 펄스폭을 실시간 센싱하고 이 센싱 결과에 따라 시프트 클럭의 펄스폭과 펄스 전압 중 하나 이상을 가변한다. 그 결과, 시프트 클럭 배선의 RC 딜레이(delay)이 있는 표시패널에서도 모든 픽셀들에서 구동 소자의 전기적 특성을 정확하게 센싱하여 화면 전체에서 균일한 화질을 구현할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 4는 도 1에 도시된 드라이브 IC 구성을 보여 주는 블록도이다.
도 5는 게이트 구동부에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다.
도 6a 및 도 6b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 7은 도 6에 도시된 제n 스테이지의 Q 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 8은 본 명세서의 실시예에 따른 게이트 구동부에서 하나의 스테이지 회로를 보여 주는 회로도이다.
도 9는 도 8에 도시된 회로의 입출력 파형을 보여 주는 파형도이다.
도 10은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 11 및 도 12는 도 10에 도시된 픽셀 회로를 상세히 보여 주는 회로도들이다.
도 13a 내지 도 15b는 도 11에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 16a 내지 도 18b는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 19는 화면 상에서 계조별 휘도 측정 위치를 보여 주는 도면이다.
도 20은 도 19에 도시된 측정 위치들에서 측정된 계조별 휘도값을 보여 주는 도면이다.
도 21은 화면의 위치에 따른 센싱 시간을 보여 주는 도면이다.
도 22는 화면의 위치와 계조에 따라 측정된 구동 소자의 게이트-소스간 전압 변화를 보여 주는 도면이다.
도 23은 본 발명의 제1 실시예에 따른 센싱 장치를 보여 주는 도면이다.
도 24는 도 23에 도시된 게이트 구동부에서 제n 스테이지를 상세히 보여 주는 회로도이다.
도 25 및 도 26은 도 24에 도시된 제9 트랜지스터의 유무에 따른 센싱 동작을 비교한 도면들이다.
도 27은 본 발명의 센싱 장치와 연결 가능한 표시패널 상의 AP 검사 회로를 보여 주는 도면이다.
도 28은 본 발명의 제2 실시예에 따른 센싱 장치를 보여 주는 도면이다.
도 29는 픽셀 어레이와 센싱부 사이에 연결된 멀티플렉서(Multiplexer)를 보여 주는 도면이다.
도 30은 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 31은 화면의 위치별 센싱 시간의 센싱 방법을 보여 주는 파형도이다.
도 32는 화면의 모든 픽셀들에서 센싱 시간의 편차를 줄이기 위한 시프트 클럭의 펄스폭 변조 방법의 일 예를 보여 주는 파형도이다.
도 33 및 도 34는 센싱부와 룩업 테이블(Look-up table)을 이용하여 시프트 클럭의 펄스폭을 변조하는 장치를 보여 주는 도면들이다.
도 35는 1 프레임 기간 동안 화면의 위치별로 펄스폭이 변조된 시프트 클럭의 일 예를 보여 주는 파형도이다.
도 36은 픽셀들에 인가된 시프트 클럭과 화면의 위치별 센싱 시간을 보여 주는 파형도이다.
도 37은 표시패널에 인가되는 게이트 온 전압의 시간축 상의 변화를 보여 주는 파형도이다.
도 38a는 레벨 시프터의 출력 노드에서 측정되는 시프트 클럭을 보여 주는 파형도이다.
도 38b는 도 38a와 같은 시프트 클럭이 표시패널 상의 시프트 클럭 배선에 인가될 때 RC 딜레이가 반영된 시프트 클럭의 파형을 보여 주는 파형도이다.
도 39 및 도 40은 센싱부와 룩업 테이블을 이용하여 시프트 클럭의 게이트 온 전압을 변조하는 장치를 보여 주는 도면들이다.
도 41 및 도 42는 화면 위치별로 전압 레벨이 다른 게이트 온 전압을 예시한 도면들이다.
도 43은 픽셀 구동 전압이 계조별로 가변되는 예를 보여 주는 도면이다.
도 44는 본 발명의 실시예와 같은 방법으로 픽셀 구동 전압과 게이트 온 전압이 변조될 때 상위 계조에서 화면의 휘도 균일도 개선 효과를 보여 주는 휘도 측정 결과 도면이다.
도 45는 본 발명의 실시예와 같은 방법으로 픽셀 구동 전압과 게이트 온 전압이 변조될 때 하위 계조에서 화면의 휘도 균일도 개선 효과를 보여 주는 휘도 측정 결과 도면이다.
도 46은 도 44 및 도 45의 휘도 측정 위치를 화면 상에서 보여 주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
본 발명의 픽셀들 각각은 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자, 및 상기 스캔 신호의 펄스에 의해 정의된 센싱 시간에 상기 구동 소자의 문턱 전압을 센싱하여 커패시터에 공급하는 내부 보상 회로를 포함한다. 내부 보상 회로는 구동 소자의 게이트에 연결된 커패시터와, 커패시터와 구동 소자 및 발광 소자를 연결하는 하나 이상의 스위치 소자를 포함한다. 내부 보상 회로는 도 11 및 도 12에 도시된 커패시터와 다수의 스위치 소자들을 포함할 수 있다.
본 발명의 표시장치는 표시패널에 공급되는 펄스의 피드백 신호를 입력 받아 스캔 신호의 펄스폭을 센싱하는 센싱 장치; 및 데이터 라인들에 데이터 전압을 공급하고 시프트 클럭을 발생하는 구동 장치를 포함한다. 구동 장치는 센싱 장치에 의해 실시간 센싱된 피드백 신호의 펄스폭에 응답하여 시프트 클럭의 펄스폭과 상기 시프트 클럭의 펄스 전압 중 하나 이상을 표시패널의 화면 위치별로 변경한다.
구동 장치는 이하의 실시예에서 드라이브 IC로 설명된다. 피드백 신호는 이하의 실시예에서 게이트 구동부에 연결된 시프트 클럭 배선에 공급되는 시프트 클럭의 피드백 신호, 또는 테스트 데이터 배선에 인가된 펄스의 피드백 신호일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널 구동부(120, 300)를 포함한다.
표시패널 구동부(120, 300)는 입력 영상의 픽셀 데이터를 화면의 픽셀들에 기입하여 화면 상에 영상을 표시한다. 표시패널 구동부(120, 300)는 표시패널(100)의 게이트 라인들(GL1~GL2)에 게이트 신호를 공급하는 게이트 구동부(120), 픽셀 데이터를 데이터 신호의 전압으로 변환하여 활성화된 데이터 출력 채널들을 통해 데이터 라인들에 공급하는 데이터 구동부(306), 및 데이터 구동부(306)와 게이트 구동부(120)의 동작 타이밍을 제어하는 타이밍 콘트롤러(303)을 포함한다. 데이터 구동부(306)와 타이밍 콘트롤러(303)는 드라이브 IC(Integrated Circuit, 300)에 집적될 수 있다.
표시패널(100)의 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이를 포함한다. 픽셀들(P)은 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)에 의해 정의된 매트릭스 형태로 픽셀 어레이에 배치된다.
픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 이하에서, 픽셀은 서브 픽셀로 해석될 수 있다.
서브 픽셀들 각각은 구동 소자의 전기적 특성 예를 들어, 문턱 전압을 센싱하여 구동 소자의 게이트 전압을 보상하는 내부 보상 회로를 포함할 수 있다.
픽셀들(P)은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 2에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.
리얼 컬러 픽셀의 경우, 하나의 픽셀(P)이 도 3에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성된다.
픽셀 어레이의 해상도가 n*m 일 때, 픽셀 어레이는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들을 포함한다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 도 2 및 도 3에서, #1, #2는 픽셀 라인의 번호를 나타낸다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인 개수로 나눈 시간이다. 게이트 구동부(120)가 게이트 신호를 제1 픽셀 라인부터 제m 픽셀 라인까지 순차적으로 출력하여 픽셀들을 라인 단위로 프로그레시브 스캔(progressive scan)할 수 있다. 1 픽셀 라인의 픽셀들은 1 수평 기간 내에서 초기화, 센싱, 및 데이터 기입으로 동작할 수 있다.
표시패널(100)의 픽셀 어레이는 유리 기판, 금속 기판, 플라스틱 기판 상에 형성될 수 있다. 플라스틱 OLED 패널의 경우, 플라스틱 기판 상에 픽셀 어레이가 형성되어 플렉시블 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함한다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.
표시패널(100)의 기판에는 픽셀 어레이와 함께 게이트 구동부(120)가 실장될 수 있다. 표시패널(100)의 기판 상에 직접 형성되는 게이트 구동부(120)는 GIP(Gate in panel) 회로로 알려져 있다.
게이트 구동부(120)는 표시패널(100)의 좌우측 베젤(bezel) 중 일측 베젤에 배치되어 게이트 라인들(GL1, GL2)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 경우, 도 1에서 두 개의 게이트 구동부(120) 중 하나가 필요 없다.
게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL1, GL2)에 더블 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 더블 피딩 방식에서, 하나의 게이트 라인의 양측 끝단에서 게이트 신호가 동시에 인가될 수 있다.
게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 드라이브 IC(300)로부터 공급되는 게이트 타이밍 신호에 따라 구동되어 게이트 라인들(GL1, GL2)에 게이트 신호(GATE1, GATE2)를 순차적으로 공급한다. 시프트 레지스터는 게이트 신호(GATE1, GATE2)를 시프트시킴으로써 게이트 신호(GATE1, GATE2)를 게이트 라인들(GL1, GL2)에 순차적으로 공급할 수 있다. 게이트 신호(GATE1, GATE2)는 도 11 및 도 12에 도시된 스캔 신호[SCAN1, SCAN2, SCAN(N-1), SCAN(N)], 발광 제어 신호[EM, EM(N)] 등을 포함할 수 있다. 이하에서, "발광 제어 신호"를 EM 신호로 칭한다.
드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들(DL1~DL6)에 데이터 신호의 전압(이하, "데이터 전압"이라 함)을 공급한다. 드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다.
드라이브 IC(300)는 도 4에 도시된 바와 같이 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 및 데이터 구동부(306)를 포함할 수 있다. 드라이브 IC(300)는 감마 보상 전압 발생부(305), 전원부(304), 제2 메모리(302), 레벨 시프터(Level shifter, 307) 등을 더 포함할 수 있다. 드라이브 IC(300)는 표시패널(100)의 패드백 배선(52)과 타이밍 콘트롤러(303) 사이에 연결된 센싱부(230)를 더 포함할 수 있다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어할 수 있다.
센싱부(230)는 피드백 배선(52)을 통해 수신된 피드백 신호를 바탕으로 화면의 위치별 센싱 시간을 센싱한다. 센싱 시간은 스캔 신호의 펄스폭에 의해 정의된다. 스캔 신호의 펄스는 게이트 구동부(120)에 입력되는 시프트 클럭(GCLK)의 펄스와 동일한 펄스폭과 전압으로 발생될 수 있다. 센싱부(230)는 시프트 클럭(GCLK)의 펄스 또는 별도의 펄스 신호의 피드백 신호로부터 화면의 위치별 펄스의 RC 딜레이를 측정함으로써 화면의 위치별 픽셀의 센싱 시간을 센싱한다. 피드백 신호는 표시패널(100) 상에 형성된 피드백 배선(52)을 통해 센싱부(230)에 피드백 입력된다.
타이밍 콘트롤러(303)는 센싱부(230)에 의해 실시간 센싱된 화면의 위치별 픽셀(P)의 센싱 시간 편차를 반영하여 게이트 구동 회로에 인가되는 시프트 클럭의 펄스폭이나 전압을 가변할 수 있다. 그 결과, 시프트 클럭 배선의 RC 딜레이(delay)이 있는 표시패널에서도 모든 픽셀들에서 구동 소자의 전기적 특성을 정확하게 센싱하여 화면 전체에서 균일한 화질을 구현할 수 있다.
드라이브 IC(300)는 타이밍 콘트롤러(303)와 레벨 시프터(307)를 통해 게이트 구동부(120)를 구동하기 위한 게이트 타이밍 신호들을 발생할 수 있다. 게이트 타이밍 신호는 스타트 펄스(start pulse, VST), 시프트 클럭(shift clock, GCLK) 등의 게이트 타이밍 신호와, 게이트 온 전압(VGL) 및 게이트 오프 전압(VGH) 등의 게이트 전압을 포함한다. 스타트 펄스(VST)와 시프트 클럭(GCLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙한다.
데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 입력 영상 신호의 픽셀 데이터를 미리 설정된 화질 알고리즘으로 변조하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터(디지털 신호)를 감마 보상 전압으로 변환하여 데이터 신호(DATA1~DATA6)의 전압(이하, “데이터 전압”이라 함)을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼(Source AMP)를 통해 픽셀 어레이의 데이터 라인들(DL1~DL6)에 공급된다.
감마 보상 전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분배하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상 전압 발생부(305)로부터 출력된 감마 보상 전압은 데이터 구동부(306)에 제공된다.
레벨 시프터(307)는 타이밍 콘트롤러(303)로부터 수신된 게이트 타이밍 신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환한다. 레벨 시프터(307)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 타이밍 신호와 게이트 전압(VGH, VGL)을 출력하여 게이트 구동부(120)에 공급한다.
전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이, 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동 전압(VDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini), 기준 전압(Vref) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(305)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(VDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vin, Vref) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다.
게이트 전압은 VGH = 8V, VGL = -7V로, 픽셀 전원은 VDD = 4.6V, VSS = -2 ~ -3V, Vini(또는 Vref) = -3 ~ -4V로 설정될 수 있으나 이에 한정되지 않는다. 데이터 전압(Vdata)은 Vdata = 3~6V으로 설정될 수 있으나 이에 한정되지 않는다.
전원부(304)는 타이밍 콘트롤러(303)의 제어 하에 게이트 온 전압(VGL)을 가변할 수 있다. 예를 들어, 게이트 온 전압(VGL)은 도 41에 도시된 바와 같이 -7.5V ~ -8.0V 사이의 전압 범위에서 가변될 수 있다.
Vini 또는 Vref는 VDD 보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 발광 소자(OLED)의 발광을 억제한다.
제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다.
레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상 전압 발생부(305) 등의 동작을 정의한다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 시스템, 웨어러블 시스템 중 어느 하나일 수 있다.
모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(300)에 연결될 수 있다.
도 5는 게이트 구동부에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다. 도 6a 및 도 6b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다. 도 7은 도 6에 도시된 제n 스테이지의 Q 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 5를 참조하면, 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 스테이지들[ST(n-1)~ST(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(CAR1~CAR4)를 스타트 펄스로서 입력 받고 시프트 클럭(GCLK1~GCLK4)의 라이징 에지에 동기하여 출력[Gout(n-1))~Gout(n+2)]을 발생한다. 시프트 클럭(GCLK1~GCLK4)은 시프트 클럭 배선들(51)을 통해 스테이지들[ST(n-1)~ST(n+2)]에 입력된다. 시프트 레지스터의 출력 신호[Gout(n-1))~Gout(n+2)]는 도 11 및 도 12에서 게이트 신호[SCAN1, SCAN1, SCAN(N-1), SCAN(N), EM, EM(N)]일 수 있다.
시프트 레지스터의 스테이지들 각각은 도 6a와 같은 패스 게이트(pass-gate) 회로 또는 도 6b와 같은 에지 트리거(Edge trigger) 회로로 구현될 수 있다.
패스 게이트 회로에서, Q 노드의 전압에 따라 온/오프되는 풀업 트랜지스터(Tup)에 클럭(GCLK)이 입력된다. 이에 비하여, 에지 트리거 회로의 풀업 트랜지스터(Tup)에 게이트 온 전압(VGL)이 공급되고 스타트 펄스(VST)와 시프트 클럭(GCLK1~GCLK4)이 입력된다. 풀다운 트랜지스터(Tdn)는 QB 노드의 전압에 따라 턴-온/오프(turn-on/off)된다. 패스 게이트 회로에서, Q 노드는 스타트 펄스에 따라 게이트 온 전압(VGL)으로 변한 상태에서 플로팅(floating)된다. Q 노드가 플로팅된 상태에서 시프트 클럭(GCLK)이 풀업 트랜지스터(Tup)에 인가될 때, 부트스트래핑(bootstrapping)에 의해 Q 노드 전압이 도 7에 도시된 게이트 온 전압(VGL) 보다 큰 2VGL으로 변하여 풀업 트랜지스터(Tup)가 턴-온된다. 이 때, 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변한다.
에지 트리거 회로는 클럭(GCLK)의 에지에 동기되어 스타트 펄스의 전압으로 출력 신호[Gout(n)]의 전압이 변하기 때문에 스타트 펄스의 위상과 동일한 파형으로 출력 신호[Gout(n)]를 발생한다. 스타트 펄스 파형을 변경하면, 그에 따라 출력 신호의 파형도 변경된다. 에지 트리거 회로에서 입력 신호는 출력 신호와 오버랩(overlap)될 수 있다.
도 8은 본 명세서의 실시예에 따른 게이트 구동부(120)에서 하나의 스테이지 회로를 보여 주는 회로도이다. 도 9는 도 8에 도시된 회로의 입출력 파형을 보여 주는 파형도이다. 게이트 구동부(120)의 회로는 도 8에 도시된 회로에 한정되지 않는다.
도 8 및 도 9를 참조하면, 게이트 구동부(120)는 다수의 트랜지스터들(M1~M7)과, 다수의 커패시터(CQ, CQB)를 포함한다.
제1 트랜지스터(M1a, M1b)는 제2 시프트 클럭(GCLK2)이 공급되는 제2 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 VST 노드에 인가되는 신호의 전압을 Q' 노드에 인가한다. 스타트 펄스(VST) 또는 이전 스테이지로부터의 캐리 신호가 VST 노드에 공급된다. Q' 노드와 Q 노드는 제1 트랜지스터(M1a, M1b)로부터 인가되는 게이트 온 전압(VGL)으로 충전된다. 제8 트랜지스터(M8)가 온 상태일 때, Q 노드는 Q' 노드에 연결된다.
제1 트랜지스터(M1a, M1b)는 누설 전류를 줄이기 위하여 듀얼 게이트(dual gate) 구조로 연결된 두 개의 트랜지스터들(M1a, M1b)로 구성될 수 있다. 제1a 트랜지스터(M1a)는 제2 GCLK 노드에 연결된 게이트, VST 노드에 연결된 제1 전극, 및 제1b 트랜지스터(M1b)에 연결된 제2 전극을 포함한다. 제1b 트랜지스터(M1b)는 제2 GCLK 노드에 연결된 게이트, 제1a 트랜지스터(M1a)의 제2 전극에 연결된 제1 전극, 및 Q' 노드에 연결된 제2 전극을 포함한다.
제2 트랜지스터(M2)는 제1 시프트 클럭(GCLK1)이 인가되는 제1 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온된다. 제3 트랜지스터(M2)는 QB 노드의 게이트 온 전압(VGL)에 따라 턴-온된다. QB 노드의 전압이 게이트 온 전압(VGL)이고, 제1 GCLK 노드의 전압이 게이트 온 전압(VGL)일 때 제2 및 제3 트랜지스터들(M2, M3)이 턴-온된다. 이 때, Q 노드와 Q' 노드가 VGH 노드에 연결되어 Q 노드와 Q' 노드의 전압은 게이트 오프 전압(VGH)으로 충전된다. VGH 노드에 게이트 오프 전압(VGH)이 공급된다. 제2 트랜지스터(M2)는 제1 GCLK 노드에 연결된 게이트, Q' 노드에 연결된 제1 전극, 및 제3 트랜지스터(M3)의 제1 전극에 연결된 제2 전극을 포함한다. 제3 트랜지스터(M3)는 QB 노드에 연결된 게이트, 제2 트랜지스터(M2)의 제2 전극에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.
제4 트랜지스터(M4)는 제2 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 VGL 노드를 QB 노드에 연결하여 QB 노드의 전압을 VGL로 방전시킨다. VGL 노드에 게이트 온 전압(VGL)이 공급된다. 제4 트랜지스터(M4)는 제2 GCLK 노드에 연결된 게이트, VGL 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다.
제5 트랜지스터(M5)는 Q' 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 GCLK 노드를 QB 노드에 연결한다. 제5 트랜지스터(M5)는 Q' 노드에 연결된 게이트, 제2 GCLK 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다. 제4 트랜지스터(M4)의 게이트 전압이 게이트 온 전압(VGL)이고 제3 트랜지스터(M3)의 게이트 전압이 게이트 오프 전압(VGL)일 때 VGL 노드와 QB 노드가 단락(short)될 수 있다. 이 경우, 제5 트랜지스터(M5)가 턴-온되어 제4 트랜지스터(M4)의 게이트 노드를 VGH 노드에 연결하여 제4 트랜지스터(M4)를 턴-오프시킴으로써 VGL 노드와 QB 노드가 단락되는 현상을 방지한다.
제6 트랜지스터(M6)는 Q 노드의 전압이 부트스트래핑에 의해 게이트 온 전압(VGL) 보다 더 낮은 전압(2VGL)으로 변할 때 턴-온되어 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변하게 하는 풀업 트랜지스터이다. 제6 트랜지스터(M6)는 Q 노드에 연결된 게이트, 제1 GCLK 노드에 연결된 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다. 출력 노드는 픽셀들에 연결된 게이트 라인에 연결된다.
제7 트랜지스터(M7)는 QB 노드의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 출력 신호[Gout(n)]의 전압을 게이트 오프 전압(VGH)으로 변하게 하는 풀다운 트랜지스터이다. 제7 트랜지스터(M7)는 QB 노드에 연결된 게이트, 출력 노드에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.
제8 트랜지스터(M8)는 VGL 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 Q' 노드를 Q 노드에 연결한다. 제8 트랜지스터(M8)는 VGL 노드에 연결된 게이트, QB에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. 제8 트랜지스터(M8)는 Q' 노드의 전압이 VGL이고, Q 노드의 전압이 2VGL일 때 턴-오프되어 Q' 노드와 Q 노드를 분리한다.
제1 커패시터(CQ)는 Q 노드와 출력 노드 사이에 형성된다. 제1 커패시터(CQ)는 Q 노드의 부트스트래핑을 위한 커패시터이다. 제1 커패시터(CQ)는 출력 노드와 Q 노드를 커패시터 커플링으로 연결하여 출력 노드의 전압이 시프트 클럭(GCLK)의 VGL로 충전될 때 Q 노드가 2VGL로 충전되도록 Q 노드를 부스팅한다. 제2 커패시터(CQB)는 QB 노드와 VGH 노드 사이에 형성된다. 제2 커패시터(CQB)는 제7 트랜지스터(M5)가 턴-온되어 출력 노드의 전압이 게이트 오프 전압으로 유지할 때 QB 노드의 전압을 게이트 온 전압(VGL)으로 유지한다.
제2 시프트 클럭(GCLK2)은 제1 시프트 클럭(GCLK1)에 대하여 역위상의 클럭으로 발생될 수 있다. 도 9에서 알 수 있는 바와 같이, 도 8에 도시된 게이트 구동부(120)의 회로는 제2 시프트 클럭(GCLK2)이 게이트 온 전압(VGL)일 때 Q 노드와 QB의 전압이 게이트 온 전압(VGL)으로 변한다. Q' 노드의 전압이 게이트 온 전압(VGL)일 때 제4 및 제5 트랜지스터(M4, M5)가 턴-온되어 QB 노드의 전압이 게이트 온 전압(VGL)이다.
Q 노드의 전압이 게이트 온 전압(VGL)일 때 제1 시프트 클럭(GCLK)이 게이트 온 전압(VGL)으로 변할 때, Q 노드의 전압(Q)이 2VGL로 변하고 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변한다. 이어서, 제2 시프트 클럭(GCLK2)이 게이트 온 전압(VGL)으로 변하면, QB 노드의 전압이 게이트 온 전압(VGL)으로 변하고, Q 노드, QB 노드 및 출력 노드의 전압이 게이트 오프 전압(VGH)으로 변한다.
도 10은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 10을 참조하면, 픽셀 회로는 제1 내지 제3 회로부들(10, 20, 30)과, 제1 내지 제3 연결부들(12, 23, 13)을 포함할 수 있다. 이 픽셀 회로에서 하나 이상의 구성 요소가 생략되거나 추가될 수 있다.
제1 회로부(10)는 픽셀 구동 전압(VDD)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트(DRG), 소스(DRS), 및 드레인(DRD)을 포함한 트랜지스터로 구현될 수 있다. 제2 회로부(20)는 구동 소자(DT)의 게이트(DRG)에 연결된 커패시터(Cst)를 충전하고, 1 프레임 기간 동안 커패시터(Cst)의 전압을 유지한다. 제3 회로부(30)는 구동 소자(DT)를 통해 픽셀 구동 전압(VDD)으로부터 공급되는 전류를 발광 소자(EL)에 제공하여 전류를 빛으로 전환한다. 제1 연결부(12)는 제1 회로부(10)와 제2 회로부(20)를 연결한다. 제2 연결부(23)는 제2 회로부(20)와 제3 회로부(30)를 연결한다. 제3 연결부(13)는 제3 회로부(30)와 제1 회로부(10)를 연결한다.
이러한 픽셀회로는 도 11 및 도 12와 같은 픽셀 회로로 구현될 수 있다.
도 11 및 도 12는 도 10에 도시된 픽셀 회로를 상세히 보여 주는 회로도들이다. 도 11 및 도 12에 도시된 픽셀 회로들은 제N 픽셀 라인에 속한 임의의 서브 픽셀 회로이다. 이 픽셀 회로들은 구동 소자(DT)의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다.
표시패널은 도 11 및 도 12에 도시된 바와 같이 픽셀 구동 전압(VDD)을 픽셀들(P)에 공급하기 위한 제1 전원 라인(61), 저전위 전원 전압(VSS)을 픽셀들(P)에 공급하기 위한 제2 전원 라인(62), 및 픽셀 회로를 초기화하기 위한 초기화/기준 전압(Vref, Vini)을 픽셀들(P)에 공급하기 위한 제3 전원 라인(63)을 더 포함할 수 있다. 전원 라인들(61, 62, 63)은 전원부(304)의 출력 채널들에 연결된다.
도 11을 참조하면, 본 발명의 제1 실시예에 따른 픽셀 회로는 발광 소자(EL)와, 다수의 트랜지스터들(T1~T5, DT), 커패시터(Cst) 등을 포함한다.
트랜지스터들(T1~T5, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T1~T5, DT)은 스위치 소자들(T1, T5)과, 구동 소자(DT)를 포함한다.
발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다. OLED의 캐소드는 저전위 전원 전압(VSS)이 인가되는 제2 전원 라인(62)에 연결된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)로 흐르는 전류양을 조절하여 발광 소자(EL)를 구동한다. 발광 소자(EL)로 흐르는 전류는 제4 스위치 소자(T4)에 의해 스위칭될 수 있다.
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 제1 노드(n1)는 제1 스위치 소자(T1)의 제2 전극, 제3 스위치 소자(T3)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다. 제2 노드(n2)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 및 제2 스위치 소자(T2)의 제1 전극에 연결된다. 커패시터(Cst)에 센싱된 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 충전된다.
제1 스위치 소자(T1)는 제2 스캔 신호(SCAN2)에 응답하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(T1)는 제2 게이트 라인(122)에 연결된 게이트, 데이터 라인(131)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.
제2 스캔 신호(SCAN2)는 제2 게이트 라인(122)을 통해 픽셀들(P)에 공급된다. 제2 스캔 신호(SCAN2)는 게이트 온 전압(VGL)의 펄스로 발생된다. 제2 스캔 신호(SCAN2)의 펄스는 센싱 시간(Ts)을 정의한다. 제2 스캔 신호(SCAN2)의 펄스폭은 대략 1 수평 기간(1H)으로 설정될 수 있다. 제2 스캔 신호(SCAN2)는 제1 스캔 신호(SCAN1) 보다 늦게 게이트 온 전압(VGL)으로 변하고, 제1 스캔 신호(SCAN1)와 동시에 게이트 오프 전압(VGH)으로 변한다. 제2 스캔 신호(SCAN2)의 펄스폭은 제1 스캔 신호(SCAN1)의 그 것 보다 작게 설정된다. 초기화 시간(Ti)과 발광 시간(Tem) 동안, 제2 스캔 신호(SCAN2)의 전압은 게이트 오프 전압(VGH)을 유지한다.
제2 스위치 소자(T2)는 제1 스캔 신호(SCAN1)에 응답하여 구동 소자(DT)의 게이트와 구동 소자(DT)의 제2 전극을 연결하여 구동 소자(DT)를 다이오드(Diode)로 동작하게 한다. 제2 스위치 소자(T2)는 제1 게이트 라인(121)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제1 스캔 신호(SCAN1)는 제1 게이트 라인(121)을 통해 픽셀들(P)에 공급된다. 제1 스캔 신호(SCAN1)는 게이트 온 전압(VGL)의 펄스로 발생될 수 있다. 제1 스캔 신호(SCAN1)의 펄스는 초기화 시간(Ti)과 센싱 시간(Ts)을 정의한다. 발광 시간(Tem) 동안, 제1 스캔 신호(SCAN1)의 전압은 게이트 오프 전압(VGH)을 유지한다.
제3 스위치 소자(T3)는 EM 신호[EM(N)]에 응답하여 소정의 기준 전압(Vref)을 제1 노드(n1)에 공급한다. 기준 전압(Vref)은 제3 전원 라인(63)을 통해 픽셀들(P)에 공급된다. 제3 스위치 소자(T3)는 제3 게이트 라인(123)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 전원 라인(63)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 발광 소자(EL)의 온/오프(on/off) 시간을 정의한다.
EM 신호[EM(N)]의 펄스는 센싱 시간(Ts) 동안 제1 노드(n1)와 제3 전원 라인(63) 사이의 전류 패스(current path)를 차단하고, 발광 소자(EL)의 전류 패스를 차단하기 위하여 게이트 오프 전압(VGH)로 발생될 수 있다. EM 신호[EM(N)]는 제2 스캔 신호(SCAN2)가 게이트 온 전압(VGL)으로 반전될 때 게이트 오프 전압(VGH)으로 반전되고, 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 게이트 오프 전압(VGH)으로 반전된 후에 게이트 온 전압(VGL)으로 반전될 수 있다. 하위 계조 또는 저계조의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 시간(Tem) 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다.
제4 스위치 소자(T4)는 EM 신호[EM(N)]에 응답하여 발광 소자(EL)의 전류 패스를 스위칭한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(123)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(T5)는 제1 스캔 신호(SCAN1)의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 시간(Ti)과 센싱 시간(Ts) 동안 제4 노드(n4)에 기준 전압(Vref)을 공급한다. 초기화 시간(Ti)과 센싱 시간(Ts) 동안, 발광 소자(EL)의 애노드 전압이 기준 전압(Vref)으로 방전된다. 이 때, 발광 소자(EL)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제5 스위치 소자(T5)는 제1 게이트 라인(121)에 연결된 게이트, 제3 전원 라인(63)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 전원 라인(61)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 픽셀 구동 전압(VDD)은 제1 전원 라인(61)을 통해 픽셀들(P)에 공급된다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 픽셀 회로는 발광 소자(EL)와, 다수의 트랜지스터들(T11~T16, DT), 커패시터(Cst) 등을 포함한다.
트랜지스터들(T11~T16, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T11~T16, DT)은 스위치 소자들(T1, T5)과, 구동 소자(DT)를 포함한다.
이 픽셀 회로에 인가되는 게이트 신호는 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 EM 신호[EM(N)]를 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]의 펄스 보다 늦게 발생된다.
커패시터(Cst)는 제1 노드(n11)와 제2 노드(n12) 사이에 연결된다. 픽셀 구동 전압(VDD)은 제1 전원 라인(61)을 통해 픽셀 회로에 공급된다. 제1 노드(n11)는 제1 전원 라인(61), 제3 스위치 소자(T13)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다.
제2 노드(n12)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 제1 스위치 소자(T11)의 제1 전극, 및 제5 스위치 소자(T15)의 제1 전극에 연결된다.
제1 스위치 소자(T11)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 제1 스위치 소자(T11)는 제2 게이트 라인(125)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다. 제N 스캔 신호[SCAN(N)]는 제2 게이트 라인(125)을 통해 픽셀들(P)에 공급된다. 제3 노드(n13)는 구동 소자(DT)의 게이트, 제1 스위치 소자(T11)의 제2 전극, 및 제4 스위치 소자(T14)의 제1 전극에 연결된다.
제2 스위치 소자(T12)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압(Vdata)을 구동 소자(DT)의 제1 전극에 인가한다. 제2 스위치 소자(T12)는 제2 게이트 라인(125)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 데이터 라인(131)에 연결된 제2 전극을 포함한다. 제5 노드(n15)는 구동 소자(DT)의 제1 전극, 제2 스위치 소자(T12)의 제1 전극, 및 제3 스위치 소자(T13)의 제2 전극에 연결된다.
제3 스위치 소자(T13)는 EM 신호[EM(N)]에 응답하여 픽셀 구동 전압(VDD)을 구동 소자(DT)의 제1 전극에 공급한다. 제3 스위치 소자(T13)는 제3 게이트 라인(126)에 연결된 게이트, 제1 전원 라인(61)에 연결된 제1 전극, 및 제5 노드(n15)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 제3 게이트 라인(126)을 통해 픽셀들(P)에 공급된다.
제4 스위치 소자(T14)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 제2 전극을 발광 소자(EL)의 애노드에 연결한다. 제4 스위치 소자(T14)의 게이트는 제3 게이트 라인(126)에 연결된다. 제4 스위치 소자(T14)의 제1 전극은 제3 노드(n13)에 연결되고, 제4 스위치 소자(T14)의 제2 전극은 제4 노드(n14)에 연결된다. 제4 노드(n14)는 발광 소자(EL)의 애노드, 제4 스위치 소자(T14)의 제2 전극, 및 제6 스위치 소자(T16)의 제2 전극에 연결된다.
제5 스위치 소자(T15)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n12)를 제3 전원 라인(63)에 연결하여 초기화 시간(Ti) 동안 커패시터(Cst)와 구동 소자(DT)의 게이트를 초기화한다. 제5 스위치 소자(T15)는 제1 게이트 라인(124)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 제3 전원 라인(63)에 연결된 제2 전극을 포함한다.
제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(124)을 통해 픽셀들(P)에 공급된다. 초기화 전압(Vini)은 제3 전원 라인(63)을 통해 픽셀들(P)에 공급된다.
제6 스위치 소자(T16)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 시간(Ti) 동안 제3 전원 라인(63)을 발광 소자(EL)의 애노드에 연결한다. 초기화 시간(Ti) 동안 발광 소자(EL)의 애노드 전압이 제6 스위치 소자(T16)를 통해 초기화 전압(Vini)으로 방전된다. 이 때, 발광 소자(EL)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제6 스위치 소자(T16)는 제1 게이트 라인(124)에 연결된 게이트, 제3 전원 라인(63)에 연결된 제1 전극, 및 제4 노드(n14)에 연결된 제2 전극을 포함한다.
구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n12)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다.
도 13a 내지 도 15b는 도 11에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 13a는 초기화 시간(Ti)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 14a는 센싱 시간(Ts)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 15a는 발광 시간(Tem) 동안 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 13a, 도 14a 및 도 15a에서 흐리게 보이는 트랜지스터는 오프 상태의 트랜지스터이다. 도 13b, 도 14b 및 도 15b는 도 11에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다.
도 13a 및 도 13b를 참조하면, 초기화 시간(Ti)에 제1 스캔 신호(SCAN1)와 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제2 내지 제5 스위치 소자들(T2~T5)이 초기화 시간(Ti)에 턴-온되어 제1 노드(n1), 제2 노드(n2) 및 제4 노드(n4)의 전압이 기준 전압(Vref)으로 방전된다. 그 결과, 초기화 시간(Ti)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 기준 전압(Vref)으로 초기화된다.
도 14a 및 도 14b를 참조하면, 센싱 시간(Ts)에 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)의 전압이 게이트 온 전압(VGL)이다. 제1, 제2 및 제5 스위치 소자들(T1, T2, T5)이 센싱 시간(Ts)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제1 노드(n1)에 인가되고, 제2 노드(n2)의 전압이 VDD+Vth으로 변한다. 그 결과, 센싱 시간(Ts)에 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 노드(n2)에 충전된다. 커패시터(Cst)에 센싱 시간(Ts) 동안 구동 소자(DT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata)이 충전된다.
도 15a 및 도 15b를 참조하면, 발광 시간(Tem)에 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제3 및 제4 스위치 소자들(T3, T4)이 발광 시간(Tem)에 턴-온된다. 이 때, 제1 노드(n1)의 전압은 기준 전압(Vref)으로 변하고, 제2 노드(n2)의 전압은 Vref-Vdata+VDD+Vth로 변한다. 발광 시간(Tem) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다.
발광 소자(EL)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vge)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vge)은 발광 시간(Tem) 동안 Vgs = Vref-Vdata+Vth이다.
도 16a 내지 도 18b는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 16a는 초기화 시간(Ti)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 17a는 센싱 시간(Ts)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 18a는 발광 시간(Tem) 동안 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 16a, 도 17a 및 도 18a에서 흐리게 보이는 트랜지스터는 오프 상태의 트랜지스터이다. 도 16b, 도 17b 및 도 18b는 도 12에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다.
도 16a 및 도 16b를 참조하면, 초기화 시간(Ti)에 제N-1 스캔 신호[SCAN(N-1)]의 전압이 게이트 온 전압(VGL)이다. 제4 및 제5 스위치 소자들(T14, T15)이 초기화 시간(Ti)에 턴-온되어 제2 및 제4 노드(n12, n14)의 전압이 초기화 전압(Vini)으로 방전된다. 그 결과, 초기화 시간(Ti)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 초기화 전압(Vini)으로 초기화된다.
도 17a 및 도 17b를 참조하면, 센싱 시간(Ts)에 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)이다. 제1 및 제2 스위치 소자들(T11, T12)이 센싱 시간(Ts)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제5 노드(n15)에 인가되고, 제2 노드(n12)의 전압이 Vdata+Vth으로 변한다. 그 결과, 센싱 시간(Ts)에 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 노드(n12)에 충전된다. 커패시터(Cst)에 센싱 시간(Ts) 동안 구동 소자(DT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata)이 충전된다.
도 18a 및 도 18b를 참조하면, 발광 시간(Tem)에 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제3 및 제4 스위치 소자들(T13, T14)이 발광 시간(Tem)에 턴-온된다. 발광 시간(Tem) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다.
발광 소자(EL)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vge)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vge)은 발광 시간(Tem) 동안 Vgs = Vdata+Vth-VDD이다.
본원의 발명자들은 유기 발광 표시장치에서 휘면의 위치에 따라 같은 계조에서 휘도가 다른 현상을 측정하였고, 그 원인에 대하여 규명하였다. 이를 도 19 내지 도 22를 결부하여 설명하기로 한다.
도 19는 화면(AA) 상에서 휘도 측정 위치를 보여 주는 도면이다. 도 20은 도 19에서 Top, Middle, Bottom 위치에서 계조별로 측정된 휘도를 나타낸다. 도 20에서 255G는 픽셀 데이터의 계조값 255이다. 127G는 픽셀 데이터의 계조값 127이고, 31G는 픽셀 데이터의 계조값 31이다.
도 19 및 도 20을 참조하면, 드라이브 IC(300)로부터 출력된 픽셀 구동 전압(VDD)과 시프트 클럭(GCLK)의 전압은 IR 드롭(Drop)에 의해 화면(AA)의 위치별(Top, Middle, Bottom)로 달라질 수 있다. 픽셀 구동 전압(VDD)과 시프트 클럭(GCLK)은 구동 소자(DT)의 게이트-소스간 전압(Vgs) 및 드레인-소스간 전압(Vdas)에 영향을 준다. 시프트 클럭(GCLK)은 픽셀들(P)의 게이트 라인들에 공급되는 스캔 신호에 의해 정의되는 센싱 시간(Ts)에 영향을 끼친다.
이 실험에서 사용된 샘플은 드라이브 IC(300)로부터 출력된 VDD와 GCLK이 고정된 유기 발광 표시장치이다. Bottom 위치는 드라이브 IC(300)로부터 가깝기 때문에 IR 드롭양이 작다. Top 위치는 드라이브 IC(300)로부터 먼 위치이기 때문에 IR 드롭양이 가장 크다. 휘도 측정 결과, 상위 계조(255G)의 경우 픽셀들(P)의 전류(I)가 크기 때문에 IR 드롭 양 차이로 인하여 Top 위치로 갈수록 휘도가 감소한다. 그런데, 하위 계조(31G)의 경우 픽셀들(P)의 전류가 작기 때문에 IR 드롭에 의한 영향이 감소하고, 다른 원인으로 인하여 드라이브 IC(300)로부터 멀수록 휘도가 증가하는 경향이 나타낸다. 도 20에서, 드라이브 IC(300)와 가까운 Bottom 위치에서 측정된 하위 계조(31G)의 휘도는 4.80[nit]인데 비하여, 드라이브 IC(300)로부터 먼 Top 위치에서 측정된 하위 계조(31G)의 휘도는 6.20[nit]로 오히려 더 상승한다.
본원 발명자들은 하위 계조의 경우 VDD의 IR 드롭 영향 보다는 센싱 시간(Ts)의 차이가 휘도 불균일에 더 큰 영향을 끼친다는 것을 확인하였다. 센싱 시간(Ts)은 스캔 신호의 펄스에 의해 정의된다. 그런데, 게이트 구동부(120)에 입력되는 시프트 클럭[GCLK(n)]의 RC 딜레이(delay)로 인하여, 시프트 클럭 파형의 지연이 스캔 신호의 지연을 초래한다. 그 결과, 하위 계조에서 드라이브 IC(300)로부터 먼 위치의 픽셀들에서 구동 소자의 게이트-소스간 전압(Vgs)이 커져 드라이브 IC(300)와 가까운 픽셀 보다 휘도가 더 높아지게 된다.
도 21을 참조하면, 화면(AA) 상의 Top 위치와 Bottom 위치의 게이트 라인들에 공급되는 스캔 신호[SCAN(Top), SCAN(Bottom)]의 파형의 RC 딜레이가 다르다. Top 위치에서 시프트 클럭 배선들(51)의 저항과 기생 용량이 크기 때문에 시프트 클럭[GCLK(n)]의 RC 딜레이가 커진다. 이로 인하여, Top 위치의 게이트 라인에 공급되는 스캔 신호[SCAN(Top)]의 파형 딜레이가 커진다. 그 결과, Top 위치의 픽셀들에 실제 적용되는 센싱 시간[Ts(Top)]은 Bottom 위치의 그 것[Ts(Bottom)] 보다 작아지게 된다.
도 22는 화면의 위치와 계조에 따라 측정된 구동 소자의 게이트-소스간 전압 변화를 보여 주는 도면이다.
도 22를 참조하면, 상위 계조(High gray)의 경우, 픽셀들(P)에 흐르는 전류 양이 크기 때문에, 드라이브 IC(300)로부터 멀수록 VDD의 IR 드롭 양이 최대가 된다. 따라서, 상위 계조(High gray)의 경우, 센싱 시간(Ts) 감소에 의한 휘도 증가보다 휘도 감소 폭이 크기 때문에 측정 결과에서 Top 위치로 갈수록 휘도가 감소된다.
하위 계조(Low gray)의 경우, 픽셀들(P)에 흐르는 전류 양이 작기 때문에 VDD의 IR 드롭이 최소가 된다. 하위 계조(Low gray)의 경우, 드라이브 IC(300)로부터 멀수록 VDD의 IR 드롭으로 인한 휘도 감소 보다 센싱 시간(Ts)의 감소로 인한 휘도 증가 폭이 더 커지게 된다. 도 20에 도시된 휘도 측정 결과(도 20)에서, 드라이브 IC(300)로부터 먼 Top 위치로 갈수록 휘도가 증가하는 경향이 확인되었다. 따라서, 내부 보상 기술이 적용된 화면(AA)에서 VDD의 IR 드롭 영향을 최소화하더라도 하위 계조에서 드라이브 IC(300)로부터 먼 위치의 픽셀들에서 휘도가 증가될 수 있다.
본 발명은 화면(AA)의 위치에 따라 시프트 클럭[GCLK(n)]의 RC 딜레이 센싱 결과를 실시간 반영하여 시프트 클럭[GCLK(n)]의 펄스폭 및/또는 펄스의 전압 즉, 게이트 온 전압(VGL)을 가변한다. 센싱 신호를 정의하는 스캔 신호의 펄스폭과 그 전압은 시프트 클럭(GCLK)의 그것과 실질적으로 동일하다. 본 발명은 시프트 클럭 신(GCLK)의 펄스폭 또는 게이트 온 전압(VGL)을 가변하여 스캔 신호의 펄스폭 또는 전압을 가변한다.
본 발명은 화면(AA)의 위치별로 시프트 클럭[GCLK(n)]의 펄스폭 및/또는 펄스의 전압을 변조함으로써 화면 전체에서 픽셀들의 센싱 시간(Ts)을 동일하게 제어한다. 그 결과, 본 발명은 픽셀 구동 전압(VDD)의 IR 드롭을 보상하는 기술 만으로는 해결되지 않는 하위 계조(또는 저계조)의 휘도 불균일 문제를 해결할 수 있다.
도 23은 본 발명의 제1 실시예에 따른 센싱 장치를 보여 주는 도면이다.
도 23을 참조하면, 센싱 장치는 게이트 구동부(120)에 연결된 피드백 트랜지스터(M9), 피드백 트랜지스터(M9)에 연결된 피드백 배선(52), 및 센싱부(230)를 포함한다.
게이트 구동부(120)는 종속적으로 연결된 스테이지들(ST1~ST(n)]을 포함한다.
피드백 트랜지스터(M9)는 스테이지들[ST1~ST(n)] 각각에 연결되거나 소정 거리만큼 이격된 적어도 두 개의 스테이지들에 연결된다. 피드백 트랜지스터(M9)는 도 24에 도시된 바와 같이 Q 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 시프트 클럭 배선(51)을 피드백 배선(52)에 연결한다. 예를 들어, 피드백 트랜지스터(M9)는 도 19 및 도 24에 도시된 바와 같이 Top 위치의 게이트 라인에 연결된 스테이지와, Bottom 위치의 게이트 라인에 연결된 스테이지 각각에 연결될 수 있다.
센싱부(230)는 피드백 배선(52) 상의 피드백 전압(GCLKOFB, GCLKEFB)을 소정의 기준 전압(REF)과 비교하여 피드백 전압(GCLKOFB, GCLKEFB)에서 기준 전압(REF) 이하의 전압 구간을 펄스폭(Width)으로 검출한다.
센싱부(230)는 Q 노드가 게이트 온 전압(VGL)을 충전한 상태에서 시프트 클럭[GCLK(n)]이 시프트 클럭 배선(52)에 입력될 때마다 해당 위치에서 시프트 클럭의 피드백 전압(GCLKOFB, GCLKEFB)의 펄스폭을 측정하여 시프트 클럭[GCLK(n)]의 RC 딜레이를 센싱할 수 있다. 따라서, 센싱부(230)는 화면(AA)의 위치별로 시프트 클럭[GCLK(n)]의 RC 딜레이양을 실시간 센싱할 수 있다.
타이밍 콘트롤러(303)는 센싱부(230)의 출력 신호 즉, 화면(AA)의 게이트 라인에 실제로 인가되는 시프트 클럭[GCLK(n)]의 펄스폭으로 화면(AA)의 위치별로 적용되는 실제 센싱 시간(Ts)을 판단할 수 있다. 타이밍 콘트롤러(303)는 센싱부(230)으로부터 입력된 위치별 시프트 클럭[GCLK(n)]의 펄스폭을 바탕으로 시프트 클럭[GCLK(n)]의 펄스폭 및/또는 펄스의 전압(VGL)을 화면(AA)의 위치별로 가변함으로써 화면(AA)의 모든 픽셀들에서 센싱 시간(Ts)을 동일하게 제어할 수 있다.
도 24는 도 23에 도시된 게이트 구동부에서 제n 스테이지를 상세히 보여 주는 회로도이다.
도 24를 참조하면, 피드백 트랜지스터(M9)는 해당 스테이지에서 Q 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 시프트 클럭 배선(51)을 피드백 배선(52)에 연결한다.
피드백 트랜지스터(M9)는 게이트 라인에 실제 인가되는 시프트 클럭[GOUT(n)]의 펄스폭을 센싱하기 위하여 해당 스테이지에서 제6 트랜지스터(M6)와 Q 노드를 공유한다. 피드백 트랜지스터(M9)는 Q 노드에 연결된 게이트, 시프트 클럭 배선(51)에 연결된 제1 전극, 및 피드백 배선(52)에 연결된 제2 전극을 포함한다.
피드백 트랜지스터(M9)는 스테이지들의 출력 노드들이 단락(short)되지 않도록 스테이지의 출력 노드와 분리된 별도의 피드백 배선(52)과 연결되어야 한다.
도 25 및 도 26은 도 24에 도시된 제9 트랜지스터의 유무에 따른 센싱 동작을 비교한 도면들이다.
도 25를 참조하면, 피드백 트랜지스터(M9)는 Q 노드가 게이트 온 전압(VGL)일 때만 턴-온되어 시프트 클럭[GCLK(n)]의 전압을 피드백 배선(52)에 공급한다. 다른 스테이지들의 경우, Q 노드가 게이트 오프 전압(VGH)이기 때문에 다른 위치의 다른 스테이지들에 연결된 피드백 트랜지스터(M9)는 오프 상태이다. 예를 들어, 제1 스테이지(ST1)에 연결된 피드백 트랜지스터(M9)가 턴-온되어 제1 스테이지(ST1)에 입력된 시프트 클럭(GCLK1)의 전압이 피드백 배선(52)에 공급될 때 다른 스테이지들[ST2~ST(n)]에 연결된 피드백 트랜지스터(M9)는 오프 상태이다.
피드백 배선(52)을 통해 스테이지들[ST1~ST(n)]로부터 게이트 신호(Gout(n))가 출력되는 출력 노드들이 단락(short circuit)되지 않도록 피드백 트랜지스터들(M9)은 출력 노드로부터 분리된 피드백 배선(52)에 연결되어야 한다. 피드백 트랜지스터(M9)를 이용한 센싱 장치는 입력 영상이 화면(AA)에 표시되는 액티브 구간(도 30)에서 실시간으로 시프트 클럭[GCLK(n)]의 RC 딜레이 센싱이 가능하다.
만약, 피드백 트랜지스터(M9)가 제6 트랜지스터(M6)와 출력 노드를 공유한다면, 도 26에 도시된 바와 같이 피드백 트랜지스터(M9)가 연결된 모든 스테이지들의 출력 노드들이 피드백 배선(52)을 통해 단락되기 때문에 게이트 신호가 순차적으로 출력될 수 없다.
본 발명의 센싱 장치는 표시패널(100)에 형성된 픽셀 어레이 검사용 회로를 이용할 수 있다. 오토 프로브(Auto-probe) 검사 공정은 표시패널(100)에 형성된 AP 검사 회로를 이용하여 드라이브 IC(300)의 실장 공정 전에 픽셀 어레이의 배선들에 대한 전기적 검사를 수행하여 기판 상의 신호 배선 불량이나 박막 패턴 불량을 검사할 수 있다. 본 발명은 드라이브 IC(300)가 실장된 표시패널(100)에서 AP 검사 회로를 이용하여 시프트 클럭[GCLK(n)]과 대응하는 인에이블 신호의 RC 딜레이를 실시간 센싱할 수 있다.
도 27은 본 발명의 센싱 장치와 연결 가능한 표시패널 상의 AP 검사 회로를 보여 주는 도면이다.
도 27을 참조하면, AP 검사 회로는 표시패널(100) 상에서 영상이 표시되는 화면(AA) 밖의 베젤(Bezel) 영역에 배치될 수 있다. 도 27에서, "DL"은 픽셀들(P)에 연결된 데이터 라인들을 나타낸다.
AP 검사 회로는 AP 패드(APPAD), AP 배선(271~274), 및 AP 스위치 소자(APTR)을 포함한다.
AP 배선들은 인에이블 배선(271), 제1 테스트 데이터 배선(272), 제2 테스트 데이터 배선(273) 및 제3 테스트 데이터 배선(274)을 포함한다. AP 패드들(APPAD)은 드라이브 IC(300)와 가깝게 배치되고, AP 스위치 소자들(APTR)은 표시패널(PNL)은 드라이브 IC(300)의 실장 위치로부터 먼 상단 베젤 영역에 배치될 수 있다.
AP 스위치 소자들(APTR)은 제1 트랜지스터(MA1), 제2 트랜지스터(MA2), 및 제3 트랜지스터(MA3)를 포함할 수 있다. 트랜지스터들(MA1, MA2, MA3)는 픽셀 어레이를 구성하는 트랜지스터들(도 11 및 도 12의 T1~T16)과 같은 p 채널 TFT로 구현될 수 있다. 제1 트랜지스터(MA1)는 인에이블 배선(271)에 연결된 게이트, 제1 테스트 데이터 배선(272)에 연결된 제1 전극, 및 제1 데이터 라인에 연결된 제2 전극을 포함한다. 제1 데이터 라인은 적색 서브 픽셀들에 연결될 수 있다. 제2 트랜지스터(MA2)는 인에이블 배선(271)에 연결된 게이트, 제2 테스트 데이터 배선(273)에 연결된 제1 전극, 및 제2 데이터 라인에 연결된 제3 전극을 포함한다. 제2 데이터 라인은 녹색 서브 픽셀들에 연결될 수 있다. 제3 트랜지스터(MA3)는 인에이블 배선(271)에 연결된 게이트, 제3 테스트 데이터 배선(274)에 연결된 제1 전극, 및 제3 데이터 라인에 연결된 제2 전극을 포함한다. 제3 데이터 라인은 청색 서브 픽셀들에 연결될 수 있다.
오토 프로브 검사 공정에서 제1 트랜지스터(MA1)는 인에이블 신호(EN)에 응답하여 제1 테스트 데이터 신호를 제1 데이터 라인에 공급한다. 제1 테스트 데이터 신호는 오토 프로브 검사 공정에서 검사 장비의 니들(needle)을 통해 제1 테스트 데이터 배선(272)에 공급될 수 있다. 제2 트랜지스터(MA2)는 인에이블 신호(EN)에 응답하여 제2 테스트 데이터 신호를 제2 데이터 라인(DL)에 공급한다. 제2 테스트 데이터 신호는 오토 프로브 검사 공정에서 검사 장비의 니들을 통해 제2 테스트 데이터 배선(273)에 공급된다. 제2 트랜지스터(MA3)는 인에이블 신호(EN)에 응답하여 제3 테스트 데이터 신호를 제3 데이터 라인(DL)에 공급한다. 제3 테스트 데이터 신호는 오토 프로브 검사 공정에서 검사 장비의 니들을 통해 제3 테스트 데이터 배선(274)에 공급된다.
검사 장비는 AP 패드들(APPAD)을 통해 인에이블 신호, RGB 테스트 데이터 신호를 공급하고, 도시하지 않은 게이트 패드들을 통해 게이트 테스트 신호를 게이트 라인들에 공급할 수 있다. 오토 프로브 검사 공정은 드라이브 IC(DIC)를 표시패널(100)에 실장하지 않고 픽셀 어레이의 결함 유무를 검사할 수 있다.
본 발명의 센싱 장치는 도 28에 도시된 바와 같이 드라이브 IC(300)가 표시패널(100)에 실장될 때 AP 검사 회로에 연결될 수 있다.
도 28 및 도 29를 참조하면, 센싱 장치는 멀티플렉서(MUX)를 통해 데이터 라인(DL)에 연결된 센싱부(230)를 포함한다.
멀티플렉서(MUX)는 데이터 구동부(306)로부터 데이터 전압(Vdata)이 출력될 때 예를 들어, 도 30의 액티브 기간(Active interval, AT)에 데이터 구동부(306)의 출력 버퍼(AMP)를 데이터 라인(DL)에 연결한다. 멀티플렉서(MUX)는 데이터 구동부(306)로부터 데이터 전압(Vdata)이 출력되지 않는 블랭크 기간 예를 들어, 도 30의 버티컬 블랭크 기간(VB)에 센싱부(230)를 데이터 라인(DL)에 연결한다.
드라이브 IC(300)는 액티브 기간(AA) 동안 픽셀 데이터의 데이터 전압(Vdata)을 데이터 라인(DL)에 공급한다. 드라이브 IC(300)는 버티컬 블랭크 기간(VB) 동안 타이밍 콘트롤러(303)로부터 출력된 신호를 인에이블 배선(271)과 테스트 데이터 배선(272~274)에 펄스 신호를 공급한다. 인에이블 배선(271)에 AP 스위치 소자들(MA1~MA3)를 턴-온시키기 위한 게이트 온 전압(VGL)의 펄스 신호가 인가되고, 테스트 데이터 배선(272~274)에 펄스 신호가 인가된다. 인에이블 신호(EN)와 데이터 펄스(APD)는 시프트 클럭[GCLK(n)]과 마찬가지로, 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙하는 펄스 신호로 발생될 수 있다. 이러한 펄스 신호들은 타이밍 콘트롤러(303)와 레벨 시프터(307)를 통해 인에이블 배선(271)과 테스트 데이터 배선(272~274)에 공급된다.
AP 스위치 소자들(MA1~MA3)은 버티컬 블랭크 기간(VB) 동안 인에이블 시호(EN)의 게이트 온 전압(VGL)에 따라 턴-온되어 테스트 데이터 배선(272~274)을 데이터 라인(DL)에 연결한다. 그 결과, 버티컬 블랭크 기간(VB) 동안 테스트 데이터 배선(272~274)에 인가된 펄스 신호의 피드백 신호가 데이터 라인(DL)을 통해 센싱부(230)에 공급된다.
센싱부(230)는 버티컬 블랭크 기간(VB) 동안 데이터 라인(DL)을 통해 수신되는 펄스 신호(APD)의 전압을 소정의 기준 전압(REF)과 비교하여 펄스 신호(APD)의 전압에서 데이터 기준 전압(REF) 이하의 전압 구간을 펄스폭(Width)으로 검출한다.
타이밍 콘트롤러(303)는 버티컬 블랭크 기간(VB)에 센싱부(230)로부터 출력된 로 데이터(Raw Data)를 수신한다. 타이밍 콘트롤러(303)는 레지스터 설정값으로 테스트 데이터 배선(272~274)에 공급된 펄스 신호의 펄스폭을 알고 있다. 센싱부(230)로부터 출력된 로 데이터는 테스트 데이터 배선(272~274)의 저항과 기생용량에 의해 RC 딜레이가 반영되어 지연된 펄스폭 값을 지시한다. 따라서, 타이밍 콘트롤러(303)는 버티컬 블랭크 기간(VB) 동안 발생된 펄스 신호의 펄스폭과 데이터 라인(DL)을 통해 수신되어 RC 딜레이가 반영된 피드백 신호의 펄스폭을 비교하여 화면(AA) 상에서 펄스 신호의 RC 딜레이 편차를 판단할 수 있다.
타이밍 콘트롤러(303)로부터 출력된 펄스 신호는 RC 딜레이가 없는 반면, 센싱부(230)에 수신된 피드백 신호는 RC 딜레이 양이 최대가 된다. 타이밍 콘트롤러(303)는 화면(AA) 상의 펄스 신호의 RC 딜레이 편차를 보상하기 위하여 드라이브 IC(300)로부터 가장 먼 Top 위치로 갈수폭 점진적으로 시프트 클럭[GCLK(n)]의 펄스폭을 증가시키거나 시프트 클럭[GCLK(n)]의 펄스 전압을 점진적으로 낮춘다. 따라서, 타이밍 콘트롤러(303)는 버티컬 블랭크 기간(VB) 동안, 펄스 신호의 피드백 신호로부터 센싱된 화면(AA) 상의 RC 딜레이 편차를 바탕으로 시프트 클럭[GCLK(n)]의 펄스폭 및/또는 펄스 전압을 변조함으로써 화면(AA)의 모든 픽셀들에서 센싱 시간(Ts)을 동일하게 제어할 수 있다. 시프트 클럭[GCLK(n)]의 펄스 전압은 게이트 온 전압(VGL)이다.
도 28 및 도 29에 도시된 센싱 장치는 AP 검사 회로를 이용하기 때문에 별도의 설계 변경 없이, 시프트 클럭[Gout(n)]의 RC 딜레이를 측정할 수 있다. 특히, 이 센싱 장치는 매 프레임마다 시프트 클럭[Gout(n)]의 RC 딜레이를 실시간 측정함으로써 픽셀 열화 등의 표시패널(100)의 컨디션(condition) 변화에 실시간으로 보상이 가능하다.
도 30은 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 30을 참조하면, 1 프레임 기간(1 Frame)은 픽셀 데이터가 입력되는 액티브 기간(Active interval, AT)과, 픽셀 데이터가 없는 버티컬 블랭크 기간(VB)으로 나뉘어진다.
액티브 기간(AT) 동안 표시패널(100)의 화면(AA) 상의 모든 픽셀들에 기입될 1 프레임 분량의 픽셀 데이터가 드라이브 IC(300)에 수신되어 픽셀들(P)에 기입된다.
버티컬 블랭크 기간(VB)은 제N-1(N은 자연수) 프레임 기간의 액티브 기간(AT)과 제N 프레임 기간의 액티브 기간(AT) 사이에서 픽셀 데이터가 드라이브 IC(300)에 수신되지 않는 블랭크 기간(Blank period)이다. 버티컬 블랭크 기간(VB)은 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)을 포함한다.
버티컬 블랭크 기간(VB)은 제N-1 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 마지막 펄스의 폴링 에지(falling edge)부터 제N 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 제1 펄스의 라이징 에지(rising edge) 사이의 시간이다. 제N 프레임 기간의 시작 시점은 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 타이밍이다.
수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 수평 동기신호(Hsync)는 1 수평 기간(1H)을 정의한다. 데이터 인에이블 신호(DE)는 화면에 표시될 픽셀 데이터를 포함한 유효 데이터 기간을 정의한다. 데이터 인에이블 신호(DE)의 펄스는 표시패널(100)의 픽셀들에 기입될 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다.
도 31은 화면의 위치별 센싱 시간의 센싱 방법을 보여 주는 파형도이다.
도 31을 참조하면, 스캔 신호[SCAN(Top), SCAN(Bottom)]는 픽셀들의 센싱 시간[Ts(Top), Ts(Bottom)]을 정의한다. 스캔 신호[SCAN(Top), SCAN(Bottom)]의 펄스폭은 시프트 클럭(GCLK)의 펄스폭에 따라 결정된다.
시프트 클럭(GCLK)의 파형은 시프트 클럭 배선(51)의 저항과 기생용량에 의해 시프트 클럭 배선(51) 상의 위치에 따라 지연된다. 시프트 클럭(GCLK)이 표시패널(100) 상의 시프트 클럭 배선(51)에 인가되면 화면(AA)의 위치에 따라 스캔 신호[SCAN(Top), SCAN(Bottom)]의 파형 지연이 초래된다. 따라서, 시프트 클럭(GCLK)의 RC 딜레이 편차는 화면(AA)의 위치별로 센싱 시간[Ts(Top), Ts(Bottom)]의 차이를 초래한다.
센싱부(230)는 표시패널(100) 상의 배선을 통해 시프트 클럭(GCLK)을 피드백 입력 받다 소정의 기준 전압(REF)과 비교한다. 세싱부(230)는 아날로그-디지털 변환기(Analog to Digital Converter, 이하 “ADC”라 함)를 통해 디지털 데이터인 로 데이터(raw data)를 출력할 수 있다.
센싱부(230)는 ADC를 통해 피드백 입력 전압에서 기준 전압(REF) 이하의 로우 레벨 구간(low level interval)을 제1 논리값 로 변환하고, 기준 전압(REF) 보다 하이 레밸 구간(high level interval)을 제2 논리값으로 변환하여 펄스폭을 지시하는 1 bit 신호를 발생한다. 제1 논리값은 High = 1 또는 low = 0 일 수 있고, 제2 논리값은 그 반전 논리값일 수 있다.
센싱부(230)는 1 bit 신호에서 로우 레벨 논리 구간을 클럭(CLK)으로 카운트함으로써 시프트 클럭(GCLK)의 RC 딜레이로 인한 펄스폭의 편차를 디지털 데이터로 변환할 수 있다. 따라서, 센싱부(230)는 화면 위치별 시프트 클럭(GCLK)의 펄스폭 편차를 클럭(CLK) 주기로 정밀하게 정량화할 수 있다.
본 발명은 화면(AA)의 위치별 시프트 클럭(GCLK)의 RC 딜레이를 실시간 센싱하여 그 센싱 결과를 바탕으로 시프트 클럭(GCLK)의 펄스 및/또는 전압을 자동 조정한다. 따라서, 본 발명은 표시패널(100)의 주변 온도, 소자 열화 등 컨디션이 변하더라도 센싱 시간[Ts(Top), Ts(Bottom)]을 표시패널(100)의 컨디션 변화에 적응적으로 자가 보상(Self compensation)할 수 있다.
도 32 내지 도 36은 본 발명의 제1 실시예에 따른 화면 위치별 센싱 시간 제어 방법을 보여 주는 도면들이다.
도 32는 화면(AA)의 모든 픽셀들(P)에서 센싱 시간(Ts)의 편차를 줄이기 위한 시프트 클럭(GCLK)의 펄스폭 변조 방법의 일 예를 보여 주는 파형도이다.
도 32를 참조하면, 타이밍 콘트롤러(303)는 센싱부(230)로부터의 로 데이터를 입력 받아 화면(AA)의 위치별 센싱 시간(Ts)의 차이를 판단할 수 있다.
타이밍 콘트롤러(303)는 센싱 시간(Ts)의 실시간 센싱 결과를 바탕으로 픽셀들에 공급되는 스캔 신호의 펄스폭을 가변한다. 타이밍 콘트롤러(303)는 센싱부(230)로부터 수신된 로 데이터(raw data)에 응답하여 드라이브 IC(300)로부터 먼 위치의 픽셀들에 공급되는 스캔 신호와 동기되는 시프트 클럭(GCLK)의 펄스폭 보다 드라이브 IC(300)와 가까운 픽셀들에 공급되는 스캔 신호와 동기되는 시프트 클럭(GCLK)의 펄스폭을 감소시킨다.
센싱 시간(Ts)이 가장 작은 픽셀 위치는 드라이브 IC(300)로부터 가장 멀어 시프트 클럭(GCLK)의 RC 딜레이가 가장 큰 화면(AA)의 Top 위치일 수 있다. 반대로, 센싱 시간(Ts)이 가장 큰 픽셀 위치는 드라이브 IC(300)와 가장 가까워 시프트 클럭(GCLK)의 RC 딜레이가 가장 작은 화면(AA)의 Bottom 위치일 수 있다. 타이밍 콘트롤러(303)는 화면(AA)의 Top 위치로부터 Bottom 위치로 갈수록 점진적(gradually)으로 시프트 클럭(GCLK)의 펄스폭을 감소시킨다. 시프트 클럭(GCLK)의 펄스폭은 센싱 시간(Ts)을 정의한다. 따라서, 타이밍 콘트롤러(303)는 센싱부(230)로부터 입력된 센싱 시간의 센싱 결과를 입력 받아 시프트 클럭(GCLK)의 펄스폭을 가변함으로써 화면(AA)의 모든 픽셀들에서 센싱 시간(Ts)을 동일하게 제어할 수 있다.
레벨 시프터(307)는 타이밍 콘트롤러(303)로부터 입력된 시프트 클럭(GCLK)의 로우 레벨 전압을 게이트 온 전압(VGL)으로 변환하고, 시프트 클럭(GCLK)의 하이 레벨 전압을 게이트 오프 전압(VGH)으로 변환하여 시프트 클럭 배선(51)에 공급한다. 게이트 구동부(120)는 시프트 클럭 배선(51)을 통해 입력되는 시프트 클럭(GCLK)이 입력될 때 게이트 신호를 게이트 라인으로 출력한다. 게이트 신호는 센싱 시간(Ts)을 정의하는 스캔 신호를 포함한다.
타이밍 콘트롤러(303)는 룩업 테이블(Look-up table, LUT)을 이용하여 시프트 클럭(GCLK)의 펄스폭을 가변할 수 있다.
도 33 및 도 34는 센싱부(230)와 룩업 테이블(LUT)을 이용하여 시프트 클럭(GCLK)의 펄스폭을 변조하는 장치를 보여 주는 도면들이다.
도 33 및 도 34를 참조하면, 타이밍 콘트롤러(303)는 룩업 테이블(LUT)을 포함할 수 있다.
센싱부(230)로부터 출력된 로 데이터(Data)는 RC 딜레이가 반영된 시프트 클럭(GCLK)의 펄스폭을 지시한다. 도 34에서 “Sensing”은 센싱부(230)의 입출력을 나타낸다. x축의 position은 화면 위치(position)이고, y축은 센싱부(230)로부터 출력되는 로 데이터(Data)이다.
로 데이터(Data)는 RC 딜레이가 가장 큰 Top 위치에서 시프트 클럭(GCLK)의 로우 레벨 구간이 가장 작기 때문에 Top 위치에서 가장 작은 값을 갖는다. 로 데이터(Data)는 RC 딜레이가 가장 작은 Bottom 위치에서 시프트 클럭(GCLK)의 로우 레벨 구간이 가장 크기 때문에 Bottom 위치에서 가장 큰 값을 갖는다. 따라서, 센싱부(230)로부터 룩업 테이블(LUT)에 입력되는 로 데이터(Data)는 드라이브 IC(300)로부터 먼 위치일수록 작은 값을 갖는다.
룩업 테이블(LUT)은 도 34에 도시된 바와 같이 센싱부(230)로부터의 로 데이터(data)를 입력 받아 보상 펄스폭(Width)을 출력한다. 룩업 테이블(LUT)의 입출력을 정의하는 그래프에서, x축은 룩업 테이블(LUT)에 입력되는 로 데이터(Data)이고, y축은 룩업 테이블(LUT)에서 출력되는 보상 펄스폭(Width)을 나타낸다.
룩업 테이블(LUT)은 센싱부(230)로부터 입력된 로 데이터(Data)가 입력되면, 로 데이터(Data)의 값이 지시하는 보상 펄스폭(Width)를 출력한다. 시프트 클럭(GCLK)의 펄스는 스캔 신호(SCAN)의 펄스폭과 실질적으로 동일하기 때문에 픽셀들(P)의 센싱 시간(Ts)을 센싱한다. 따라서, 룩업 테이블(LUT)은 센싱부(230)에 의해 실시간 센싱되는 픽셀들(P)의 센싱 시간(Ts)에 응답하여 화면(AA)의 모든 픽셀들(P)의 센싱 시간(Ts)을 동일하게 제어하는 보상 펄스폭(Width)을 출력한다. 타이밍 콘트롤러(303)는 룩업 테이블(LUT)로부터 출력되는 보상 펄스폭(Width)으로 시프트 클럭(GCLK)을 발생한다.
도 35는 1 프레임 기간 동안 화면의 위치별로 펄스폭이 변조된 시프트 클럭의 일 예를 보여 주는 파형도이다.
도 35를 참조하면, 타이밍 콘트롤러(303)는 1 프레임 기간 내에서 화면(AA)의 수직 기간을 정의하는 액티브 기간(AT) 동안 시프트 클럭(GCLK)의 펄스폭을 가변하여 픽셀들(P)의 센싱 시간(Ts)을 동일하게 한다. 시프트 클럭(GCLK)은 드라이브 IC(300)로부터 먼 위치로 갈수록 커진다. 예를 들어, 시프트 클럭(GCLK)의 펄스폭은 도 32 및 도 35와 같이 Bottom 위치에서 가장 작고 Top 위치로 갈수록 커진다.
도 36은 픽셀들(P)에 인가된 시프트 클럭(GCLK)과 화면(AA)의 위치별 센싱 시간(A, B, C)을 보여 주는 파형도이다. 도 36에서, 위 파형은 RC 딜레이가 없는 레벨 시프터(307)의 출력 노드 상에서 측정되는 시프트 클럭(GCLK)의 출력 파형이다. 아래 파형은 시프트 클럭 배선(51)에 인가되어 RC 딜레이가 반영된 시프트 클럭(GCLK)의 파형이다. A, B, C는 시프트 클럭(GCLK)의 펄스폭 가변에 따른 화면 위치별 센싱 시간(Ts)이다.
도 36에서 알 수 있는 바와 같이, 본 발명은 피드백 신호를 실시간 센싱한 결과를 바탕으로 시프트 클럭(GCLK)의 펄스폭을 적응적으로 가변함으로써 표시패널(100) 상에서 시프트 클럭(GCLK)의 RC 딜레이 편차가 심하더라도 화면(AA)의 모든 픽셀들(P)에서 센싱 시간(A, B, C)을 실질적으로 동일하게 제어할 수 있다. 따라서, 본 발명은 화면(AA)에서 드라이브 IC(300)로부터 먼 위치로 갈수록 휘도가 증가하는 현상을 개서할 수 있다.
타이밍 콘트롤러(303)는 피드백 신호를 실시간 센싱한 결과를 바탕으로 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 가변함으로써 센싱 시간(Ts)이 부족하더라도 화면(AA)의 모든 픽셀들(P)에서 구동 소자(DT)의 문턱 전압(Vth)을 정확하게 센싱할 수 있다.
도 37 내지 도 42는 본 발명의 제2 실시예에 따른 화면 위치별 센싱 시간 제어 방법을 보여 주는 도면들이다.
도 37은 표시패널(100)에 인가되는 게이트 온 전압(VGL)의 시간축 상의 변화를 보여 주는 파형도이다. 도 37의 파형도는 레벨 시프터(307)에 입력되는 게이트 온 전압(VGL)이다.
도 37을 참조하면, 시프트 클럭(GCLK)의 게이트 온 전압(VGL)이 낮아질 때 도 14a 및 도 17a에서 스위치 소자(T2, T11)의 온 커런트(on current)가 높아진다. 그 결과, 도 14a 및 도 17a에서 제2 노드(n2, n12)의 전압이 빠르게 구동 소자(DT)의 문턱 전압(Vth)에 도달하여 센싱 시간(Ts)이 부족하더라도 구동 소자(DT)의 문턱 전압(Vth)이 센싱될 수 있다. 또한, 시프트 클럭(GCLK)의 게이트 온 전압(VGL)이 낮아지면 게이트 온 전압(VGL)까지 도달하는 폴링 에지(rising edge) 시간이 감소되어 센싱 시간(Ts)이 증가될 수 있다. 따라서, 본 발명은 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 낮추어 화면(AA)의 위치별로 센싱 시간(Ts)의 편차가 있더라도 화면(AA)의 모든 픽셀들에서 구동 소자(DT)의 문턱 전압(Vth)을 센싱 시간(Ts) 내에서 센싱할 수 있다.
타이밍 콘트롤러(303)는 1 프레임 기간 내에서 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 점차 감소(또는 증가)한다. 드라이브 IC(300)로부터 먼 위치일수록 시프트 클럭(GCLK)의 RC 딜레이 양이 커져 센싱 시간이 감소하므로 Top 위치에서 게이트 온 전압(VGL)이 가장 낮은 전압(V1)일 수 있다. 드라이브 IC(300)로부터 가까운 위치에서 시프트 클럭(GCLK)의 RC 딜레이가 없기 때문에 Bottom 위치에서 게이트 온 전압(VGL)이 가장 높은 전압(V2)일 수 있다. 이 예에서, 레벨 시프터(307)에 입력되는 게이트 온 전압(VGL)의 전압차(ΔVGL)는 1 프레임 기간 내에서 최대 V2-V1이다.
화면(AA)의 스캔 방향에 따라 게이트 온 전압(VGL)이 1 프레임 기간 내에서 점진적으로 상승 또는 하강될 수 있다. 화면(AA)의 픽셀들이 Bottom 위치로부터 Top 위치로 스캐닝되면, 도 37과 같이 게이트 온 전압(VGL)은 1 프레임 기간 동안 V2으로부터 V2까지 점진적으로 낮아지고, 매 프레임 기간 마다 같은 방법으로 가변될 수 있다. 화면(AA)의 픽셀들이 Top 위치로부터 Bottom 위치로 스캐닝되면, 게이트 온 전압(VGL)은 1 프레임 기간 동안 V1으로부터 V2까지 점진적으로 높아지고, 매 프레임 기간 마다 같은 방법으로 가변될 수 있다.
도 38a는 레벨 시프터(307)의 출력 노드에서 측정되는 시프트 클럭(GCLK)을 보여 주는 파형도이다. 도 38b는 도 38a와 같은 시프트 클럭(GCLK)이 표시패널(100) 상의 시프트 클럭 배선(51)에 인가될 때 RC 딜레이가 반영된 시프트 클럭(GCLK)의 파형을 보여 주는 파형도이다.
도 38a 및 도 38b를 참조하면, 타이밍 콘트롤러(303)는 센싱부(230)로부터의 로 데이터를 입력 받아 화면(AA)의 위치별 센싱 시간(Ts)의 차이를 판단할 수 있다.
타이밍 콘트롤러(303)는 센싱 시간(Ts)의 실시간 센싱 결과를 바탕으로 센싱 시간(Ts)이 가장 작은 픽셀들에 공급되는 스캔 신호에 동기되는 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 가장 낮은 전압으로 제어한다. 타이밍 콘트롤러(303)는 센싱 시간(Ts)이 큰 위의 픽셀들에 공급되는 스캔 신호에 동기되는 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 상대적으로 높은 전압으로 제어한다.
센싱 시간(Ts)이 가장 작은 픽셀 위치는 드라이브 IC(300)로부터 가장 멀어 시프트 클럭(GCLK)의 RC 딜레이가 가장 큰 화면(AA)의 Top 위치일 수 있다. 반대로, 센싱 시간(Ts)이 가장 큰 픽셀 위치는 드라이브 IC(300)와 가장 가까워 시프트 클럭(GCLK)의 RC 딜레이가 가장 작은 화면(AA)의 Bottom 위치일 수 있다. 타이밍 콘트롤러(303)는 화면(AA)의 Bottom 위치로부터 Top 위치로 갈수록 점진적으로 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 낮춘다. 타이밍 콘트롤러(303)는 센싱부(230)로부터 입력된 센싱 시간의 센싱 결과를 입력 받아 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 가변한다. 그 결과, 센싱 시간(Ts) 내에 구동 소자(DT)의 문턱 전압(Vth)이 센싱될 수 있고, 도 38b에 도시된 바와 같이 화면(AA)의 모든 픽셀들에서 센싱 시간(Ts)이 동일하게 될 수 있다.
타이밍 콘트롤러(303)는 룩업 테이블(LUT)과 DAC를 이용하여 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 가변할 수 있다.
도 39 및 도 40은 센싱부와 룩업 테이블(Look-up table)을 이용하여 시프트 클럭의 게이트 온 전압을 변조하는 장치를 보여 주는 도면들이다.
도 39 및 도 40을 참조하면, 드라이브 IC(300)는 타이밍 콘트롤러(303)와 레벨 시프터(307) 사이에 연결된 DAC를 더 포함할 수 있다. 타이밍 콘트롤러(303)는 룩업 테이블(LUT)을 포함할 수 있다.
센싱부(230)는 피드백 배선(52)을 통해 수신된 피드백 신호를 ADC를 통해 디지털 데이터로 변환하여 로 데이터(Data)를 출력한다. 센싱부(230)로부터 출력된 로 데이터(Data)는 RC 딜레이가 반영된 시프트 클럭(GCLK)의 펄스폭을 지시한다. 로 데이터(Data)는 RC 딜레이가 가장 큰 Top 위치에서 시프트 클럭(GCLK)의 로우 레벨 구간이 가장 작기 때문에 Top 위치에서 가장 작은 값을 갖는다. 로 데이터(Data)는 RC 딜레이가 가장 작은 Bottom 위치에서 시프트 클럭(GCLK)의 로우 레벨 구간이 가장 크기 때문에 Bottom 위치에서 가장 큰 값을 갖는다. 따라서, 센싱부(230)로부터 룩업 테이블(LUT)에 입력되는 로 데이터(Data)는 드라이브 IC(300)로부터 먼 위치일수록 작은 값을 갖는다.
시프트 클럭(GCLK)의 펄스는 스캔 신호(SCAN)의 펄스폭과 실질적으로 동일하기 때문에 픽셀들의 센싱 시간(Ts)을 정의한다.
룩업 테이블(LUT)은 도 40에 도시된 바와 같이 센싱부(230)로부터의 로 데이터(data)를 입력 받아 게이트 온 전압(VGL)의 전압 레벨을 정의하는 VGL 데이터를 출력한다. 도 40에 도시된 룩업 테이블(LUT)의 입출력을 정의하는 그래프에서, x축은 센싱부(230)로부터 룩업 테이블(LUT)에 입력되는 로 데이터(Data)이고, y축은 룩업 테이블(LUT)에서 출력되는 VGL 데이터를 나타낸다. 룩업 테이블(LUT)은 센싱부(230)로부터 입력된 로 데이터(Data)가 입력되면, 로 데이터(Data)의 값이 지시하는 VGL 데이터를 출력한다.
DAC는 룩업 테이블(LUT)로부터 입력되는 VGL 데이터를 아날로그 전압으로 변환한다. 아날로그 전압은 하이 레벨 전압과, 이 하이 레벨 전압 보다 낮은 로우 레벨 전압을 포함한다. 로우 레벨 전압은 룩업 테이블로부터 출력된 VGL 데이터의 데이터 범위에 따른 전압 범위 내의 전압 레벨을 갖는다.
레벨 시프터(307)는 DAC로부터 입력되는 입력 전압의 로우 레벨 전압을 가변 게이트 온 전압(VGL)으로 변환한다. 레벨 시프터(307)는 입력 전압의 로우 레벨 전압이 낮을수록 V1에 가까운 전압을 출력하고, 입력 전압의 로우 레벨 전압이 높을수록 V2에 가까운 전압을 출력한다. 레벨 시프터(307)는 입력 전압의 하이 레벨 전압을 V2 보다 높은 게이트 오프 전압(VGH)으로 변환하여 시프트 클럭 배선(51)에 공급한다. 게이트 구동부(120)는 시프트 클럭 배선(51)을 통해 입력되는 시프트 클럭(GCLK)이 입력될 때 게이트 신호를 게이트 라인으로 출력한다. 게이트 신호는 센싱 시간(Ts)을 정의하는 스캔 신호를 포함한다.
도 41 및 도 42는 화면 위치별로 전압 레벨이 다른 게이트 온 전압을 예시한 도면들이다. 도 41에서 좌측 컬럼의 Vertical count는 수직 해상도의 픽셀 라인 번호를 나타낸다.
도 41 및 도 42를 참조하면, A, B, C는 화면 위치별 센싱 시간(Ts)이다. 화면(AA)의 위치별로 픽셀들(P)에 인가되는 스캔 신호의 게이트 온 전압(VGL)이 다르다. 스캔 신호의 게이트 온 전압(VGL)은 시프트 클럭(GCLK)의 게이트 온 전압(VGL)과 실질적으로 동일하다. 본 발명은 피드백 신호를 바탕으로 화면(AA) 상의 위치별로 실시간 센싱되는 센싱 시간에 따라 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 가변함으로써 스캔 신호의 게이트 온 전압(VGL)과 펄스폭을 가변한다.
드라이브 IC(300)로부터 가장 먼 Top 위치의 픽셀들에 인가되는 게이트 온 전압(VGL)이 가장 낮은 전압(V1)이다. 드라이브 IC(300)로부터 가장 가까운 Bottom 위치의 픽셀들에 인가되는 게이트 온 전압(VGL)이 상대적으로 높은 전압(V2)이다. 화면(AA) 상의 Bottom 위치로부터 Top 위치로 갈수록 스캔 신호의 게이트 온 전압(VGL)이 점진적으로 낮아질 수 있다. 도 41에서 V1과 V2는 V1 = -8.00V, V2 = -7.50V일 수 있으나 이에 한정되지 않는다.
본 발명은 피드백 신호를 실시간 센싱한 결과를 바탕으로 시프트 클럭(GCLK)의 게이트 온 전압(VGL)을 적응적으로 가변함으로써 표시패널(100) 상에서 시프트 클럭(GCLK)의 RC 딜레이 편차가 심하더라도 화면(AA)의 모든 픽셀들(P)에서 센싱 시간(A, B, C)의 편차를 최소화할 수 있다. 따라서, 본 발명은 화면(AA)에서 드라이브 IC(300)로부터 먼 위치로 갈수록 휘도가 증가하는 현상을 개서할 수 있다.
본 발명의 다른 실시예는 화면(AA) 상의 위치별로 시프트 클럭 또는 스캔 신호의 펄스폭 및/또는 전압을 가변함과 동시에 픽셀 구동 전압(VDD)을 계조별로 가변하여 휘도 균일도를 더 개선할 수 있다.
도 43은 픽셀 구동 전압(VDD)이 계조별로 가변되는 예를 보여 주는 도면이다.
도 43을 참조하면, 유기 발광 표시장치에서 상위 계조(255G)의 경우에 픽셀들(P)에 흐르는 전류양이 많기 때문에 VDD의 IR 드롭양이 커진다. 상위 계조(255G)에서 드라이브 IC(300)로부터 가장 먼 Top 위치로 갈수록 VDD의 IR 드롭양이 커진다. 상위 계조(255G)에서 화면(AA) 상에서 IR 드롭양의 편차가 크다.
이러한 VDD의 IR 드롭양의 편차를 보상하기 위하여, 전원부(304)는 타이밍 콘트롤러(303)의 제어 하에 도 43의 상단 그래프와 같이 Top 위치로 갈수록 VDD의 전압을 크게 한다. 타이밍 콘트롤러(303)는 VDD의 게인(gain)으로 전원부(304)로부터 출력되는 전압을 제어할 수 있다. 타이밍 콘트롤러(303)는 VDD에 곱해지는 게인을 높여 VDD의 전압을 높일 수 있고, 게인을 낮추어 VDD의 전압을 낮출 수 있다.
중간 계조(127G)에서도 드라이브 IC(300)로부터 가장 먼 Top 위치로 갈수록 VDD의 IR 드롭양이 커진다. 중간 계조(127G)의 경우 상위 계조(255G) 보다 화면(AA) 상에서 IR 드롭양의 편차가 작다. 이러한 VDD의 IR 드롭양의 편차를 보상하기 위하여, 전원부(304)는 타이밍 콘트롤러(303)의 제어 하에 도 43의 중간 그래프와 같이 Top 위치로 갈수록 VDD의 전압을 크게 한다. 타이밍 콘트롤러(303)는 VDD의 게인으로 전원부(304)로부터 출력되는 전압을 제어할 수 있다. 중간 계조(127G)에서 게인의 가변 범위는 상위 계조(255G)의 그 것 보다 작게 설정된다.
상위 계조(255G)와 중간 계조(127G)에서 1 프레임 기간 내에서 전원부(304)로부터 출력되는 VDD가 가변된다. 따라서, VDD의 전압을 조정하는 게인도 상위 계조(255G)와 중간 계조(127G)에서 1 프레임 기간 내에서 가변된다.
유기 발광 표시장치에서 하위 계조(0G)의 경우에 픽셀들(P)에 흐르는 전류양이 작기 때문에 VDD의 IR 드롭양이 작다. 특히, 계조 0(OG)의 경우에 VDD의 IR 드롭이 최소가된다. 하위 계조(0G)에서 전원부(304)로부터 출력되는 VDD는 가변되지 않는다. 따라서, 하위 계조(0G)에서 게인은 특정 값으로 고정된다.
도 44는 본 발명의 실시예와 같은 방법으로 픽셀 구동 전압(VDD)과 게이트 온 전압(VGL)이 변조될 때 상위 계조에서 화면의 휘도 균일도 개선 효과를 보여 주는 휘도 측정 결과 도면이다. 도 45는 본 발명의 실시예와 같은 방법으로 픽셀 구동 전압(VDD)과 게이트 온 전압(VGL)이 변조될 때 하위 계조에서 화면의 휘도 균일도 개선 효과를 보여 주는 휘도 측정 결과 도면이다. 도 46은 도 44 및 도 45의 휘도 측정 위치를 화면 상에서 보여 주는 도면이다. 도 44 및 도 45에서 x, y는 xy 색좌표 값이다.
도 44 내지 도 46을 참조하면, 본원의 발명자들은 제1 및 제2 대상 샘플들 각각에서 화면의 9 개 위치(P1~P6)에서 휘도[nit]와 색좌표를 측정하였다.
도 44 및 도 45에서, “VDD & VGL 고정”은 제1 대상 샘플(비교예 샘플)을 나타낸다. “VDD + VGL Modulation”은 제2 대상 샘플(본 발명 적용 샘플)을 나타낸다. 제1 및 제2 대상 샘플은 유기 발광 표시장치의 표시패널이다. 도 44는 상위 계조(255G)의 백색 이미지 패턴을 화면 상에 표시할 때 9 개 위치(P1~P9)에서 측정된 휘도와 색좌표이다. 도 44는 상위 계조(255G)의 이미지 패턴을 화면 상에 표시할 때 9 개 위치(P1~P9)에서 측정된 휘도와 색좌표이다. 도 45는 하위 계조(31G)의 이미지 패턴을 화면 상에 표시할 때 9 개 위치(P1~P9)에서 측정된 휘도와 색좌표이다.
제1 대상 샘플의 경우, 픽셀 구동 전압(VDD)과 스캔 신호의 게이트 온 전압(VGL)이 화면의 위치와 계조에 관계 없이 고정되었다.
제2 대상 샘플에서 픽셀 구동 전압(VDD)이 도 43과 같이 화면(AA) 상의 위치별, 계조별로 가변된다. 또한, 제2 대상 샘플에서 스캔 신호의 게이트 온 전압(VGL)은 도 37 내지 도 42와 같은 방법으로 화면(AA) 상의 위치별, 계조별로 가변된다. 이러한 휘도 측정 대상 샘플의 화면(AA) 상의 9 개 위치(P1~P6)에서 휘도가 측정되었다.
도 44에서 알 수 있는 바와 같이, 상위 계조(고계조)에서 비교예(VDD & VGL 고정)의 화면(AA) 내에서 휘도 균일도가 85.30(%)이다. 이에 비하여 본 발명(VDD+VGL Modulation)의 경우, 휘도 균일도가 95.02%로 향상되었다. 휘도 균일도는 최소 휘도값(min)을 최대 휘도값(max)으로 나눈 값(%)이다.
도 45에서 알 수 있는 바와 같이, 하위 계조(저계조)에서 비교예(VDD & VGL 고정)의 경우, 화면(AA) 내에서 휘도 균일도가 71.39(%)이다. 이에 비하여 본 발명(VDD+VGL Modulation)의 경우 휘도 균일도가 95.05%로 향상되었다. 특히, 본 발명은 계조간에 휘도 균일도가 거의 유사한 화질 향상 효과를 얻을 수 있었다.
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이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
51 : 시프트 클럭 배선 52 : 피드백 배선
100 : 표시패널 200 : 호스트 시스템
230 : 센싱부 300 : 드라이브 IC
303 : 타이밍 콘트롤러 304 : 전원부
306 : 데이터 구동부 307 : 레벨 시프터

Claims (20)

  1. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되고, 시프트 클럭 배선, 피드백 배선, 및 상기 피드백 배선에 연결된 트랜지스터가 배치된 표시패널;
    스타트 펄스와 시프트 클럭을 입력 받아 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부;
    상기 트랜지스터가 턴-온될 때 상기 피드백 배선으로부터 입력되는 피드백 신호의 펄스폭을 센싱하는 센싱 장치; 및
    상기 데이터 라인들에 데이터 전압을 공급하고, 상기 센싱 장치에 의해 센싱된 상기 피드백 신호의 펄스폭에 응답하여 상기 시프트 클럭의 펄스폭과 상기 시프트 클럭의 펄스 전압 중 하나 이상을 상기 표시패널의 화면 위치별로 가변하는 구동 장치를 포함하고,
    상기 피드백 배선이 상기 트랜지스터를 통해 상기 시프트 클럭 배선에 연결되거나, 상기 트랜지스터를 통해 테스트 데이터 배선에 연결되는 데이터 라인이고,
    상기 피드백 신호가 상기 트랜지스터를 통해 상기 시프트 클럭 배선에 인가된 상기 시프트 클럭의 피드백 신호 또는, 상기 트랜지스터를 통해 상기 테스트 데이터 배선에 인가된 펄스 신호의 피드백 신호인 표시장치.
  2. 제 1 항에 있어서,
    상기 시프트 클럭의 펄스 전압과 상기 스캔 신호의 펄스 전압은 동일한 게이트 온 전압이고,
    상기 픽셀들 각각은 상기 게이트 온 전압에 따라 턴-온되는 하나 이상의 픽셀 스위치 소자를 포함하는 표시장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 센싱 장치는,
    상기 피드백 신호를 소정의 기준 전압과 비교하여 상기 피드백 신호에서 상기 기준 전압 이하의 전압 구간을 상기 피드백 신호의 펄스폭으로 검출하고, 상기 피드백 신호의 펄스폭을 지시하는 디지털 데이터를 출력하는 센싱부를 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 게이트 구동부는
    상기 스타트 펄스와 상기 시프트 클럭을 입력 받아 상기 스캔 신호를 순차적으로 시프트하여 출력하는 시프트 레지스터를 포함하고,
    상기 시프트 레지스터는 종속적으로 연결된 스테이지들을 포함하고,
    상기 스테이지들은
    Q 노드의 전압에 따라 턴-온되어 상기 게이트 라인에 연결된 출력 노드의 전압을 게이트 온 전압으로 충전시키는 풀업 트랜지스터를 포함하고,
    상기 픽셀들은 상기 게이트 온 전압에 따라 턴-온되는 하나 이상의 픽셀 스위치 소자를 포함하는 표시장치.
  6. 제 5 항에 있어서,
    상기 트랜지스터는,
    상기 Q 노드의 전압에 응답하여 상기 시프트 클럭 배선을 상기 피드백 배선에 연결하는 표시장치.
  7. 제 6 항에 있어서,
    상기 트랜지스터는 상기 스테이지들 각각에 연결되거나 소정 거리 만큼 이격된 적어도 두 개의 스테이지들에 연결되는 표시장치.
  8. 제 1 항에 있어서,
    상기 표시패널은,
    상기 구동부로부터 인에이블 신호를 공급 받는 인에이블 배선; 및
    상기 구동부로부터 상기 펄스 신호를 공급 받는 상기 테스트 데이터 배선을 더 포함하고,
    상기 트랜지스터는,
    상기 인에이블 신호에 응답하여 상기 테스트 데이터 배선을 상기 데이터 라인들 중 어느 하나에 연결하는 표시장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 센싱 장치는
    상기 트랜지스터를 통해 상기 데이터 라인으로부터 입력되는 상기 펄스 신호의 피드백 신호를 소정의 기준 전압과 비교하여 상기 피드백 신호에서 상기 기준 전압 이하의 전압 구간을 상기 피드백 신호의 펄스폭으로 검출하고, 상기 피드백 신호의 펄스폭을 지시하는 디지털 데이터로 출력하는 센싱부를 포함하는 표시장치.
  11. 제 1 항에 있어서,
    상기 구동 장치는,
    상기 센싱 장치로부터 수신된 디지털 데이터에 응답하여 상기 구동 장치로부터 먼 위치의 픽셀들에 공급되는 상기 스캔 신호와 동기되는 상기 시프트 클럭의 펄스폭 보다 상기 구동 장치와 가까운 픽셀들에 공급되는 상기 스캔 신호와 동기되는 상기 시프트 클럭의 펄스폭을 감소시키는 타이밍 콘트롤러를 포함하는 표시장치.
  12. 제 11 항에 있어서,
    상기 구동 장치는,
    상기 타이밍 콘트롤러로부터 출력되는 상기 시프트 클럭의 펄스 전압을 게이트 온 전압으로 변환하는 레벨 시프터를 포함하고,
    상기 픽셀들은 상기 게이트 온 전압에 따라 턴-온되는 하나 이상의 픽셀 스위치를 포함하는 표시장치.
  13. 제 12 항에 있어서,
    상기 구동 장치는,
    상기 센싱 장치로부터 수신된 디지털 데이터의 펄스폭 값에 대응하는 보상 펄스폭이 정의된 룩업 테이블을 이용하여 상기 시프트 클럭의 펄스폭을 가변하는 표시장치.
  14. 제 1 항에 있어서,
    상기 구동 장치는,
    상기 센싱 장치로부터 수신된 디지털 데이터에 응답하여 상기 구동 장치로부터 먼 위치의 픽셀들에 공급되는 상기 스캔 신호와 동기되는 상기 시프트 클럭의 전압을 상기 구동 장치와 가까운 픽셀들에 공급되는 상기 스캔 신호와 동기되는 상기 시프트 클럭의 전압을 낮추는 표시장치.
  15. 제 14 항에 있어서,
    상기 구동 장치는,
    상기 센싱 장치로부터 수신된 디지털 데이터에 응답하여 상기 픽셀들의 위치에 따라 상기 시프트 클럭의 펄스 전압을 가변하는 디지털 데이터를 출력하는 타이밍 콘트롤러를 포함하는 표시장치.
  16. 제 15 항에 있어서,
    상기 구동 장치는,
    상기 타이밍 콘트롤러로부터의 디지털 데이터를 아날로그 전압으로 변환하는 디지털-아날로그 변환기; 및
    상기 디지털 아날로그 변환기로부터의 전압을 게이트 온 전압으로 변환하는 레벨 시프터를 더 포함하고,
    상기 픽셀들은 상기 게이트 온 전압에 따라 턴-온되는 하나 이상의 픽셀 스위치를 포함하는 표시장치.
  17. 제 1 항에 있어서,
    상기 픽셀들 각각은,
    발광 소자;
    게이트-소스간 전압에 따라 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자; 및
    상기 스캔 신호의 펄스에 의해 정의된 센싱 시간에 상기 구동 소자의 문턱 전압을 센싱하여 커패시터에 공급하는 내부 보상 회로를 포함하고,
    상기 내부 보상 회로는,
    상기 구동 소자의 게이트에 연결된 커패시터; 및
    상기 커패시터, 상기 구동 소자 및 상기 발광 소자를 연결하는 하나 이상의 스위치 소자를 포함하고,
    상기 스위치 소자는 상기 스캔 신호의 펄스 전압에 따라 턴-온되는 표시장치.
  18. 제 17 항에 있어서,
    상기 구동 장치는,
    상기 픽셀들에 기입되는 픽셀 데이터의 상위 계조와 중간 계조에서 상기 구동 장치로부터 먼 상기 픽셀들에 공급되는 픽셀 구동 전압을 상기 구동 장치와 가까운 상기 픽셀들에 공급되는 상기 픽셀 구동 전압 보다 높여 출력하는 표시장치.
  19. 제 18 항에 있어서,
    상기 구동 장치는,
    상기 픽셀들에 기입되는 픽셀 데이터의 하위 계조에서 상기 구동 장치로부터 먼 상기 픽셀들에 공급되는 상기 픽셀 구동 전압을 상기 구동 장치와 가까운 상기 픽셀들에 공급되는 상기 픽셀 구동 전압과 동일한 전압으로 출력하는 표시장치.
  20. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되고 시프트 클럭 배선, 피드백 배선, 및 상기 피드백 배선에 연결된 트랜지스터가 배치된 표시패널, 스타트 펄스와 시프트 클럭을 입력 받아 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부를 포함한 표시장치에 있어서,
    상기 트랜지스터가 턴-온될 때 상기 피드백 배선으로부터 입력되는 피드백 신호의 펄스폭을 센싱하는 단계; 및
    센싱된 상기 피드백 신호의 펄스폭에 응답하여 상기 시프트 클럭의 펄스폭과 상기 시프트 클럭의 펄스 전압 중 하나 이상을 상기 표시패널의 화면 위치별로 가변하는 단계를 포함하고,
    상기 피드백 배선이 상기 트랜지스터를 통해 상기 시프트 클럭 배선에 연결되거나, 상기 트랜지스터를 통해 테스트 데이터 배선에 연결되는 데이터 라인이고,
    상기 피드백 신호가 상기 트랜지스터를 통해 상기 시프트 클럭 배선에 인가된 상기 시프트 클럭의 피드백 신호 또는, 상기 트랜지스터를 통해 상기 테스트 데이터 배선에 인가된 펄스 신호의 피드백 신호인 표시장치의 구동 방법.
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