KR102172233B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는, 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과, 제1 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 게이트 펄스 신호에 응답해서 상기 게이트 클럭 신호를 발생하는 클럭 발생기와, 차지 쉐어 신호를 저장하는 메모리 및 외부로부터 입력되는 제어 신호 및 영상 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하고, 상기 게이트 펄스 신호를 발생하는 타이밍 컨트롤러를 포함하며, 상기 타이밍 컨트롤러는, 상기 복수의 게이트 라인들에 각각 대응하는 복수의 펄스들을 포함하는 상기 게이트 펄스 신호를 출력하되, 상기 차지 쉐어 신호에 응답해서 상기 게이트 펄스 신호의 펄스 폭을 조절한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 스위칭 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 스위칭 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 스위칭 트랜지스터가 턴 온 됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 스위칭 트랜지스터가 턴 오프된 후에도 소정 시간 지속`되어야 한다. 그러나, 스위칭 트랜지스터의 게이트 전극과 드레인 전극 사이에 존재하는 기생 커패시턴스 때문에 액정 커패시터 및 스토리지 커패시터에 인가된 실제 계조 전압에 왜곡이 생길 수 있다. 즉, 데이터 드라이버로부터 출력된 계조 전압과 액정 커패시터 및 스토리지 커패시터에 인가된 실제 계조 전압 간의 차가 발생할 수 있다. 이와 같이 왜곡된 전압을 킥백(kickback) 전압이라 한다. 킥백 전압이 커질수록 그리고 표시 패널 내 스위칭 트랜지스터들 간의 킥백 전압들의 편차가 커질수록 표시 패널에 표시되는 영상의 품질은 저하된다.
최근 표시 패널의 크기가 커지고, 고속 구동 방식을 채택함에 따라서 픽셀의 위치에 따른 킥백 전압들의 편차가 커진다. 킥백 전압에 따라서 액정 커패시터의 충전율이 달라지므로 화질이 불균일해지는 현상이 발생한다.
따라서 본 발명은 표시 영상의 품질이 향상된 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 제1 방향으로 신장하고, 상기 제1 방향과 교차하는 제2 방향으로 나란히 배열된 복수의 게이트 라인들과, 상기 제2 방향으로 신장된 복수의 데이터 라인들과, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과, 제1 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 게이트 펄스 신호에 응답해서 상기 게이트 클럭 신호를 발생하는 클럭 발생기와, 차지 쉐어 신호를 저장하는 메모리, 및 외부로부터 입력되는 제어 신호 및 영상 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하고, 상기 게이트 펄스 신호를 발생하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 복수의 게이트 라인들에 각각 대응하는 복수의 펄스들을 포함하는 상기 게이트 펄스 신호를 출력하되, 상기 차지 쉐어 신호에 응답해서 상기 게이트 펄스 신호의 펄스 폭을 조절한다.
이 실시예에 있어서, 상기 표시 패널은 상기 제2 방향으로 순차적으로 배열된 복수의 표시 영역들을 포함하고, 상기 타이밍 컨트롤러는 상기 표시 영역들에 각각 대응하는 복수의 차지 쉐어 신호들에 응답해서 상기 게이트 펄스 신호의 펄스 폭을 조절한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 복수의 차지 쉐어 신호들 중 k(k는 양의 정수) 번째 차지 쉐어 신호에 응답해서 k번째 표시 영역 내 배열된 게이트 라인들에 대응하는 상기 게이트 펄스 신호를 발생한다.
이 실시예에 있어서, 상기 복수의 차지 쉐어 신호들 각각은 상기 데이터 드라이버와 상기 복수의 표시 영역들 간의 상기 제2 방향의 거리에 반비례하는 차지 쉐어 시간에 대응한다.
이 실시예에 있어서, 상기 복수의 차지 쉐어 신호들은 대응하는 표시 영역 내 소정 픽셀에서의 킥백 전압에 비례하는 차지 쉐어 시간에 대응한다.
이 실시예에 있어서, 상기 메모리는 EEPROM(Electrically erased programmable ROM)이다.
이 실시예에 있어서, 상기 게이트 드라이버는, 비정질-실리콘 박막 트랜지스터, 산화물 반도체, 결정질 반도체, 다결정 반도체 중 어느 하나를 이용한 회로로 구현되어서 표시 패널의 일측에 배열된다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 제어 신호에 응답해서 스타트 펄스 신호를 더 발생한다.
이 실시예에 있어서, 상기 게이트 드라이버는, 상기 복수의 게이트 라인들에 각각 대응하고, 각각이 상기 게이트 클럭 신호 및 상기 스타트 펄스 신호에 응답해서 대응하는 게이트 라인을 구동하는 복수의 스테이지들을 포함한다.
이와 같은 본 발명의 표시 장치의 타이밍 컨트롤러는, 픽셀의 킥백 전압에 대응하는 차지 쉐어 신호에 따라서 게이트 펄스 신호의 차지 쉐어 구간을 조절한다. 그러므로 픽셀의 킥백 전압이 보상되어서 표시 영상의 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 제1 게이트 드라이버의 구성을 보여주는 도면이다.
도 3 내지 도 5는 도 1에 도시된 게이트 라인들로 제공되는 게이트 신호의 폴링 시간 변화를 보여주는 도면이다.
도 6은 도 1에 도시된 표시 패널의 픽셀 위치에 따른 킥백 전압의 변화를 예시적으로 보여주는 도면이다.
도 7 내지 도 9는 도 1에 도시된 게이트 라인들로 제공되는 게이트 신호의 폴링 시간 변화를 보여주는 도면이다.
도 10은 도 1에 도시된 표시 패널의 일 예를 보여주는 도면이다.
도 11은 도 1에 도시된 타이밍 컨트롤러에서 발생되는 게이트 펄스 신호의 일 예를 보여주는 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 클럭 발생기(130), 데이터 드라이버(140), 제1 및 제2 게이트 드라이버들(150, 160) 및 메모리(170)를 포함한다.
표시 패널(110)은 제1 방향(D1)으로 신장하는 복수의 게이트 라인들(GL1-GLn) 및 게이트 라인들(GL1~GLn)에 교차하는 제2 방향(D2)으로 신장하는 보수의 데이터 라인들(DL1-DLm) 그리고 그들의 교차 영역에 행렬의 형태로 배열된 복수의 픽셀들(PX11~PXnm)을 포함한다.
복수의 픽셀들(PX11~PXnm) 각각은, 도면에 도시되지 않았으나, 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터와 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함한다.
타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 제공받는다. 타이밍 컨트롤러(120)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA), 라인 래치 신호(TP) 및 클럭 신호(CLK)를 데이터 드라이버(140)로 제공하고, 스타트 펄스 신호(STV)를 제1 및 제2 게이트 드라이버들(150, 160)로 제공한다. 또한 타이밍 컨트롤러(120)는 제어 신호들(CTRL) 및 메모리(170)에 저장된 차지 쉐어 신호들(CS1~CS4)에 응답해서 게이트 펄스 신호(CPV)를 발생한다.
메모리(170)는 차지 쉐어 신호들(CS1~CS4)을 저장한다. 메모리(170)는 메모리(170)는 EEPROM(Electrically erased programmable ROM)으로 구성된다. 메모리(170)는 타이밍 컨트롤러(120)와 함께 단일 칩으로 집적될 수 있다. 메모리(170)는 차지 쉐어 신호들(CS1~CS4)를 저장한다.
데이터 드라이버(140)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA), 라인 래치 신호(TP) 및 클럭 신호(CLK)에 따라서 데이터 라인들(DL1-DLm)을 구동하기 위한 계조 전압들을 출력한다.
클럭 발생기(130)는 타이밍 컨트롤러(120)로부터의 게이트 펄스 신호(CPV)에 응답해서 게이트 클럭 신호(CKV)를 출력한다.
제1 게이트 드라이버(150)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV) 및 클럭 발생기(130)로부터의 게이트 클럭 신호(CKV)에 응답해서 게이트 라인들(GL1-GLn)을 구동한다. 제2 게이트 드라이버(160)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV) 및 클럭 발생기(130)로부터의 게이트 클럭 신호(CKV)에 응답해서 게이트 라인들(GL1-GLn)을 구동한다.
제1 및 제2 게이트 드라이버들(150, 160)은 비정질-실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor) 또는 산화물 반도체 트랜지스터를 포함하는 회로로 구현되어서 표시 패널(110)과 동일한 기판 상에 형성될 수 있다. 제1 게이트 드라이버(150)는 표시 패널(110)의 제1 단변에 인접하게 배열되고, 제2 게이트 드라이버(160)는 표시 패널(110)의 제2 단변에 인접하게 배열된다.
하나의 게이트 라인에 게이트 온 전압이 인가되는 동안 이에 연결된 한 행의 스위칭 트랜지스터가 턴 온되고, 이때 데이터 드라이버(140)는 데이터 신호(DATA)에 대응하는 계조 전압들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)에 공급된 계조 전압들은 턴 온된 스위칭 트랜지스터를 통해 해당 서브 픽셀에 인가된다. 여기서, 한 행의 스위칭 트랜지스터가 턴 온 되어 있는 기간 즉, 게이트 클럭 신호(CKV)의 한 주기를‘1 수평 주기(horizontal period)' 또는 ‘1H'라고 한다. 이 실시예에서 하나의 게이트 라인에 게이트 온 전압(VON)이 인가되는 시간을 조절함으로써 데이터 드라이버(140)로부터 출력된 계조 전압과 픽셀에 인가된 실제 계조 전압 간의 차인 킥백 전압을 보상할 수 있다.
도 2는 도 1에 도시된 제1 게이트 드라이버의 구성을 보여주는 도면이다.
도 2를 참조하면, 제1 게이트 드라이버(150)는 복수의 스테이지들(SRC1~SRCn) 및 더미 스테이지(SRCn+1)를 포함한다. 복수의 스테이지들(SRC1~SRCn)은 게이트 라인들(GL1~GLn, 도 1에 도시됨)에 각각 대응한다. 복수의 스테이지들(SRC1~SRCn) 중 첫 번째 스테이지(SRC1)는 스타트 펄스 신호(STV) 및 게이트 클럭 신호(CKV) 및 다음단 캐리 신호(CR2)를 수신하고, 캐리 신호(CR1) 및 게이트 신호(G1)를 출력한다.
복수의 스테이지들(SRC1~SRCn-1) 중 첫 번째 스테이지(SRC1)를 제외한 나머지 스테이지들(SRCi)(단, i=3, 5, ..., n) 각각은 이전단 캐리 신호(CRi-1), 게이트 클럭 신호(CKV) 및 다음단 캐리 신호(CRi+1)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다.
더미 스테이지(SRCn+1)는 이전단 캐리 신호(CRn), 게이트 클럭 신호(CKV) 및 스타트 펄스 신호(STV)를 수신하고, 캐리 신호(CRn+1)를 출력한다.
도 2에 도시된 바와 같이, 제1 게이트 드라이버(150)는 n 개의 스테이지들(SRC1~SRCn)을 포함한다. n 개의 스테이지들(SRC1~SRCn)은 제2 방향(D2)으로 순차적으로 배열되며, 게이트 클럭 신호(CKV)를 전송하는 신호 배선(CLVL)은 제2 방향(D2)으로 신장한다. 표시 패널(110, 도 1에 도시됨)의 크기가 커질수록 스테이지들(SRC1~SRCn)의 수는 많아진다. 예컨대, n 번째 스테이지(SRCn)는 이전단 캐리 신호(CRn-1), 게이트 클럭 신호(CKV) 및 스타트 펄스 신호(STV)를 수신한다. 이전단 캐리 신호(CRn-1)는 이전 스테이지들(SCR1~SCRn-1)을 통해 생성된 신호이다. 그러므로 이전 스테이지들(SCR1~SCRn-1)에서의 저항 및 커패시턴스 성분에 의해서 표시 패널(110, 도 1에 도시됨)의 제2 방향(D2)에서의 하단에 위치한 게이트 라인으로 제공되는 게이트 신호의 폴링 시간이 길어진다. 도 1에 도시된 제2 게이트 드라이버(160)는 제1 게이트 드라이버(150)와 동일한 구성을 가지므로, 상세한 도면 및 설명을 생략한다.
도 3 내지 도 5는 도 1에 도시된 게이트 라인들로 제공되는 게이트 신호의 폴링 시간 변화를 보여주는 도면이다.
도 1, 도 3 내지 도 5를 참조하면, 클럭 발생기(130)는 타이밍 컨트롤러(120)로부터의 게이트 펄스 신호(CPV)에 응답해서 게이트 클럭 신호(CKV)를 출력한다. 제1 게이트 드라이버(150) 및 제2 게이트 드라이버(160)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV) 및 게이트 클럭 신호(CKV)에 응답해서 게이트 라인들(GL1~GLn)을 구동하기 위한 게이트 신호들(G1~Gn)을 출력한다.
게이트 클럭 신호(CKV)의 펄스의 한 주기를‘1 수평 주기(horizontal period, 1H)' 라고 할 때, 이 실시예에서 하나의 게이트 라인에 게이트 온 전압(VON)이 인가되는 시간이 1/3H이면서 인접한 이전 게이트 라인에 게이트 온 전압(VON)이 인가되는 시간의 후반 2/3H 동안 중첩되도록 하는 게이트 라인 프리차지 구동을 수행한다. 이와 같은 게이트 라인 프리차지 구동 방식은 게이트 라인 수 증가에 의한 액정 커패시터의 감소된 충전 시간을 보충하는 효과를 갖는다.
게이트 클럭 신호(CKV)의 펄스들은 표시 패널(110)의 게이트 라인들(GL1-GLn)에 각각 대응한다. 표시 패널(110)의 게이트 라인들(GL1~GLn)에 대응하는 펄스들의 차지 쉐어(charge share) 시간들(tCS1~tCSn)을 동일하게 하더라도(tCS1=...=tCSj=...=tCSn) 게이트 라인들(GL1~GLn)로 제공되는 게이트 신호들(G1-Gn)의 폴링 시간(tF1~tFn)은 서로 다를 수 있다.
예컨대, 표시 패널(110)의 상단에 위치한 게이트 라인(GL1)으로 제공되는 게이트 신호(G1)보다 게이트 라인(GLj)으로 제공되는 게이트 신호(Gj)의 폴링 시간이 더 길고, 게이트 라인(GLj)으로 제공되는 게이트 신호(Gj)의 폴링 시간 보다 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 폴링 시간이 더 길다(tF1<tFj<tFn). 이는 앞서 설명한 바와 같이, 스테이지들(SCR1~SCRn)에서의 저항 및 커패시턴스 성분에 기인한다.
게이트 신호들(G1-Gn)의 폴링 시간(tF1~tFn)이 점점 길어질수록 픽셀과 게이트 라인 간의 커플링 커패시턴스가 감소하므로 픽셀의 킥백 전압은 감소한다. 예컨대, 픽셀(PX11)의 킥백 전압(Vk1)이 픽셀(PXj1)의 킥백 전압(Vkj)보다 크고, 픽셀(PXj1)의 킥백 전압(Vkj)이 픽셀(PXn1)의 킥백 전압(Vkn)이 더 크다(Vk1>Vkj>Vkn).
도 6은 도 1에 도시된 표시 패널의 픽셀 위치에 따른 킥백 전압의 변화를 예시적으로 보여주는 도면이다.
도 1 및 도 6을 참조하면, 표시 패널(110)의 상단에 위치한 픽셀(PX11)의 킥백 전압(Vk1)이 표시 패널(110)의 하단에 위치한 픽셀(PXn1)의 킥백 전압(Vkn) 보다 높다. 킥백 전압에 따라서 각 픽셀들(PX11~PXnm) 내 액정 커패시터의 충전율이 달라 진다. 표시 패널(110)의 픽셀들(PX11~PXnm) 간의 킥백 전압에 편차가 생기면 화질이 불균일해지는 현상이 발생한다.
도 7 내지 도 9는 도 1에 도시된 게이트 라인들로 제공되는 게이트 신호의 폴링 시간 변화를 보여주는 도면이다.
도 1, 도 7 내지 도 9를 참조하면, 타이밍 컨트롤러(120)는 게이트 펄스 신호(CPV)를 발생한다. 게이트 펄스 신호(CPV)의 펄스들은 표시 패널(110)의 게이트 라인들(GL1-GLn)에 각각 대응한다. 타이밍 컨트롤러(120)는 게이트 라인들(GL1-GLn)의 위치에 따라서 게이트 펄스 신호(CPV)의 각 펄스의 차지 쉐어 시간이 다르도록 설정한다. 클럭 발생기(130)는 타이밍 컨트롤러(120)로부터의 게이트 펄스 신호(CPV)에 응답해서 게이트 클럭 신호(CKV)를 출력한다.
제1 게이트 드라이버(150) 및 제2 게이트 드라이버(160)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV) 및 게이트 클럭 신호(CKV)에 응답해서 게이트 라인들(GL1~GLn)을 구동하기 위한 게이트 신호들(G1~Gn)을 출력한다.
예컨대, 게이트 라인들(GL1, GLj, GLn)에 대응하는 게이트 클럭 신호(CKV)의 펄스들의 차지 쉐어(charge share) 시간들(tCS1, tCSj, tCSn)을 서로 다르게 설정한다(tCS1>tCSj>tCSn). 이 경우, 앞서 설명한 바와 같이 게이트 라인들(GL1~GLn)로 제공되는 게이트 신호들(G1-Gn)의 폴링 시간(tF1~tFn)은 서로 달라서 생기는 킥백 전압의 불균일 현상이 보상될 수 있다. 예컨대, 게이트 라인(GLj)으로 제공되는 게이트 신호(Gj)의 폴링 시간(tFj)이 게이트 라인(GL1)으로 제공되는 게이트 신호(G1)의 폴링 시간(tF1)보다 긴 경우, 게이트 신호(G1)의 차지 쉐어 시간(tCS1)을 게이트 신호(Gj)의 차지 쉐어 시간(tCSj)보다 길게 설정한다. 차지 쉐어 시간이 더 짧은 게이트 라인(GLj)과 연결된 픽셀(PXj1)의 전하 충전량이 게이트 라인(GL1)과 연결된 픽셀(PX11)의 전하 충전량보다 크다. 따라서, 게이트 라인(GLj)으로 제공되는 게이트 신호(Gj)의 폴링 시간(tFj)이 게이트 신호(G1)의 폴링 시간(tF1)보다 길어짐에 따라서 생기는 킥백 전압의 감소를 전하 충전량 증가를 통해 보상할 수 있다.
마찬가지로, 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 폴링 시간(tFn)이 게이트 라인(GLj)으로 제공되는 게이트 신호(Gj)의 폴링 시간(tFj)보다 긴 경우, 게이트 신호(Gj)의 차지 쉐어 시간(tCSj)을 게이트 신호(Gn)의 차지 쉐어 시간(tCSn)보다 길게 설정한다. 차지 쉐어 시간이 더 짧은 게이트 라인(GLn)과 연결된 픽셀(PXn1)의 전하 충전량이 게이트 라인(GLj)과 연결된 픽셀(PXj1)의 전하 충전량보다 크다. 따라서, 게이트 라인(GLn)으로 제공되는 게이트 신호(Gn)의 폴링 시간(tFn)이 게이트 신호(Gj)의 폴링 시간(tFj)보다 길어짐에 따라서 생기는 킥백 전압의 감소를 전하 충전량 증가를 통해 보상할 수 있다.
이와 같이, 타이밍 컨트롤러(120)가 게이트 펄스 신호(CPV)의 펄스 폭을 조절하는 것에 의해서 게이트 라인들(GL1~GLn)로 제공되는 게이트 신호들(G1~Gn))의 폴링 시간의 차이에 따른 킥백 전압 불균일을 보상할 수 있다.
도 10은 도 1에 도시된 표시 패널의 일 예를 보여주는 도면이다. 도 11은 도 1에 도시된 타이밍 컨트롤러에서 발생되는 게이트 펄스 신호의 일 예를 보여주는 타이밍도이다.
도 1, 도 10 및 도 11을 참조하면, 표시 패널(110)은 제1 내지 제4 표시 영역들(A1~A4)로 분할될 수 있다. 메모리(170)는 제1 내지 제4 표시 영역들(A1~A4)에 각각 대응하는 차지 쉐어 신호(CS1~CS4)를 저장한다.
타이밍 컨트롤러(120)는 외부로부터 제공된 제어 신호(CTRL) 및 메모리(170)로부터의 차지 쉐어 신호(CS1~CS4)에 응답해서 게이트 펄스 신호(CPV)의 펄스 폭을 조절한다.
게이트 펄스 신호(CPV)의 펄스들은 표시 패널(110)의 게이트 라인들(GL1-GLn)에 각각 대응한다. 타이밍 컨트롤러(120)는 표시 패널(110)의 제1 표시 영역(A1) 내 게이트 라인들(GL1~GLa)에 대응하는 게이트 펄스 신호(CPV)의 펄스들은 차지 쉐어 신호(CS1)에 대응하는 차지 쉐어 시간(tCS1)을 갖도록 게이트 펄스 신호(CPV)를 발생한다. 타이밍 컨트롤러(120)는 표시 패널(110)의 제2 표시 영역(A2) 내 게이트 라인들(GLa+1~GLb)에 대응하는 게이트 펄스 신호(CPV)의 펄스들은 차지 쉐어 신호(CS2)에 대응하는 차지 쉐어 시간(tCS2)을 갖도록 게이트 펄스 신호(CPV)를 발생한다. 타이밍 컨트롤러(120)는 표시 패널(110)의 제3 표시 영역(A3) 내 게이트 라인들(GLb+1~GLc)에 대응하는 게이트 펄스 신호(CPV)의 펄스들은 차지 쉐어 신호(CS3)에 대응하는 차지 쉐어 시간(tCS3)을 갖도록 게이트 펄스 신호(CPV)를 발생한다. 타이밍 컨트롤러(120)는 표시 패널(110)의 제4 표시 영역(A4) 내 게이트 라인들(GLc+1~GLn)에 대응하는 게이트 펄스 신호(CPV)의 펄스들은 차지 쉐어 신호(CS4)에 대응하는 차지 쉐어 시간(tCS4)을 갖도록 게이트 펄스 신호(CPV)를 발생한다. 단 a<b<c<n이고, a, b, c, n 각각은 양의 정수이다. 또한 tCS1>tCS2>tCS3>tCS4이다.
그러므로 표시 패널(110)의 제2 방향(D2)으로 하단에 위치한 픽셀의 전하 충전량이 증가되어서 픽셀과 게이트 라인 간의 커플링 커패시턴스에 의한 화질 불균일을 보상할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 130: 클럭 발생기
140: 데이터 드라이버 150; 제1 게이트 드라이버
160: 제2 게이트 드라이버

Claims (9)

  1. 제1 방향으로 신장하고, 상기 제1 방향과 교차하는 제2 방향으로 나란히 배열된 복수의 게이트 라인들, 상기 제2 방향으로 신장된 복수의 데이터 라인들 및 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널；
    제1 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버;
    상기 복수의 데이터 라인들을 구동하는 데이터 드라이버;
    게이트 펄스 신호에 응답해서 상기 게이트 클럭 신호를 발생하는 클럭 발생기;
    제1 차지 쉐어 신호 및 제2 차지 쉐어 신호를 저장하는 메모리; 및
    외부로부터 입력되는 제어 신호 및 영상 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하고, 상기 게이트 펄스 신호를 발생하는 타이밍 컨트롤러를 포함하되;
    상기 표시 패널은 상기 제2 방향으로 순차적으로 배열된 제1 표시 영역 및 제2 표시 영역을 포함하고, 상기 제1 표시 영역은 상기 제2 표시 영역보다 상기 데이터 드라이버에 인접하며,
    상기 제1 차지 쉐어 신호는 제1 차지 쉐어 시간에 대응하고, 상기 제2 차지 쉐어 신호는 상기 제1 차지 쉐어 시간보다 작은 제2 차지 쉐어 시간에 대응하며,
    상기 타이밍 컨트롤러는 상기 제1 차지 쉐어 신호에 응답해서 상기 제1 표시 영역에 대응하는 상기 게이트 펄스 신호의 펄스 폭을 상기 제1 차지 쉐어 시간으로 조절하고, 상기 제2 차지 쉐어 신호에 응답해서 상기 제2 표시 영역에 대응하는 상기 게이트 펄스 신호의 펄스 폭을 상기 제2 차지 쉐어 시간으로 조절하는 것을 특징으로 하는 표시 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 차지 쉐어 신호는 상기 제1 표시 영역 내 소정 픽셀에서의 킥백 전압에 비례하는 상기 제1 차지 쉐어 시간에 대응하고,
    상기 제2 차지 쉐어 신호는 상기 제2 표시 영역 내 소정 픽셀에서의 킥백 전압에 비례하는 상기 제2 차지 쉐어 시간에 대응하는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    상기 메모리는 EEPROM(Electrically erased programmable ROM)인 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 게이트 드라이버는,
    비정질-실리콘 박막 트랜지스터, 산화물 반도체, 결정질 반도체, 다결정 반도체 중 어느 하나를 이용한 회로로 구현되어서 상기 표시 패널의 일측에 배열되는 것을 특징으로 하는 표시 장치.
  8. 제 6 항에 있어서,
    상기 타이밍 컨트롤러는 상기 제어 신호에 응답해서 스타트 펄스 신호를 더 발생하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 게이트 드라이버는,
    상기 복수의 게이트 라인들에 각각 대응하고, 각각이 상기 게이트 클럭 신호 및 상기 스타트 펄스 신호에 응답해서 대응하는 게이트 라인을 구동하는 복수의 스테이지들을 포함하는 것을 특징으로 하는 표시 장치.
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