KR102028587B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR102028587B1
KR102028587B1 KR1020120121537A KR20120121537A KR102028587B1 KR 102028587 B1 KR102028587 B1 KR 102028587B1 KR 1020120121537 A KR1020120121537 A KR 1020120121537A KR 20120121537 A KR20120121537 A KR 20120121537A KR 102028587 B1 KR102028587 B1 KR 102028587B1
Authority
KR
South Korea
Prior art keywords
gate
signal
signals
pulse
vertical synchronization
Prior art date
Application number
KR1020120121537A
Other languages
English (en)
Other versions
KR20140055143A (ko
Inventor
전병길
김용범
여동현
정수현
박희범
이준표
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020120121537A priority Critical patent/KR102028587B1/ko
Priority to US13/949,112 priority patent/US9218776B2/en
Publication of KR20140055143A publication Critical patent/KR20140055143A/ko
Application granted granted Critical
Publication of KR102028587B1 publication Critical patent/KR102028587B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 발생하고, 상기 게이트 드라이버로 제1 펄스 및 제2 펄스를 포함하는 수직 동기 시작 신호, 제1 게이트 펄스 신호 및 제2 게이트 펄스 신호를 제공하는 타이밍 컨트롤러를 포함한다. 상기 게이트 드라이버는, 상기 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제1 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 프리챠지하고, 상기 수직 동기 시작 신호의 제2 펄스 및 상기 제2 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 메인 챠지 하기 위한 게이트 구동 신호들을 상기 복수의 게이트 라인들로 제공한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 박막 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 계조 전압을 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 신호를 출력한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다.
일반적으로 하나의 데이터 라인에는 복수의 픽셀들이 연결되고, 복수의 픽셀들 각각은 순차적으로 영상을 표시하게 된다. 즉, 하나의 데이터 라인에는 표시 영상에 대응하는 데이터 전압이 연속적으로 제공되므로 이전 데이터 전압과 현재 데이터 전압의 관계에 따라서 픽셀에 표시되는 영상의 휘도가 달라질 수 있다. 이와 같은 휘도 불균일은 표시 장치의 표시 품질을 저하시키는 요인이 된다.
따라서 본 발명은 화질이 개선된 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 발생하고, 상기 게이트 드라이버로 제1 펄스 및 제2 펄스를 포함하는 수직 동기 시작 신호, 제1 게이트 펄스 신호 및 제2 게이트 펄스 신호를 제공하는 타이밍 컨트롤러를 포함한다. 상기 게이트 드라이버는, 상기 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제1 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 프리챠지하고, 상기 수직 동기 시작 신호의 제2 펄스 및 상기 제2 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 메인 챠지 하기 위한 게이트 구동 신호들을 상기 복수의 게이트 라인들로 제공한다.
이 실시예에 있어서, 상기 게이트 구동 신호들 각각의 프리챠지 구간은 상기 제1 게이트 펄스 신호의 펄스 폭에 대응하고, 상기 게이트 구동 신호들 각각의 메인 챠지 구간은 상기 제2 게이트 펄스 신호의 펄스 폭에 대응한다.
이 실시예에 있어서, 상기 제2 게이트 펄스 신호의 펄스 폭은 현재 게이트 구동 신호의 상기 메인 챠지 구간이 이전 게이트 구동 신호의 상기 메인 챠지 구간과 일부 중첩된다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 복수의 게이트 라인들 중 i(i는 i≤n-2인 자연수)번째 게이트 라인의 메인 챠지 구간 동안 i+2번째 게이트 게이트 라인이 프리챠지되도록 상기 제1 게이트 펄스 신호 및 상기 제2 게이트 펄스 신호를 발생한다.
이 실시예에 있어서, 상기 게이트 드라이버는, 상기 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제1 게이트 펄스 신호에 응답해서 제1 수직 동기 시작 신호를 발생하는 제1 신호 발생기와, 상기 제1 수직 동기 시작 신호 및 상기 제1 게이트 펄스 신호에 응답해서 프리챠지 신호들을 발생하는 제1 쉬프트 레지스터와, 상기 수직 동기 시작 신호의 상기 제2 펄스 및 상기 제2 게이트 펄스 신호에 응답해서 제2 수직 동기 시작 신호를 발생하는 제2 신호 발생기와, 상기 제2 수직 동기 시작 신호 및 상기 제2 게이트 펄스 신호에 응답해서 메인 챠지 신호들을 발생하는 제2 쉬프트 레지스터, 및 상기 프리챠지 신호들 및 상기 메인 챠지 신호들을 합성하여 상기 게이트 구동 신호들을 생성하는 출력 회로를 포함한다.
이 실시예에 있어서, 상기 제1 신호 발생기는, 상기 제1 게이트 펄스 신호를 카운트하는 제1 카운터를 포함하고, 상기 제1 신호 발생기는 상기 수직 동기 시작 신호의 상기 제1 펄스 신호가 활성화될 때 상기 제1 카운터의 카운트 값이 기준값보다 크면 상기 제1 수직 동기 시작 신호를 활성화한다.
이 실시예에 있어서, 상기 제1 카운터는 상기 제1 수직 동기 시작 신호에 응답해서 리셋된다.
이 실시예에 있어서, 상기 제2 신호 발생기는, 상기 제2 게이트 펄스 신호를 카운트하는 제2 카운터를 포함하고, 상기 제2 신호 발생기는 상기 수직 동기 시작 신호의 상기 제2 펄스 신호가 활성화될 때 상기 제2 카운터의 카운트 값이 기준값보다 작으면 상기 제2 수직 동기 시작 신호를 활성화한다.
이 실시예에 있어서, 상기 제2 카운터는 상기 제2 수직 동기 시작 신호에 응답해서 리셋된다.
이 실시예에 있어서, 상기 출력 회로는, 상기 프리챠지 신호들 및 상기 메인 챠지 신호들을 합성하여 게이트 신호들을 생성하는 게이트 신호 발생기와, 상기 게이트 신호들의 전압 레벨을 부스팅하는 레벨 쉬프터, 그리고 상기 레벨 쉬프터로부터 출력되는 신호들을 상기 게이트 구동 신호들로서 출력하는 출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 게이트 신호 발생기는, 각각이 상기 프리챠지 신호들 중 대응 프리챠지 신호 및 상기 메인 챠지 신호들 중 대응하는 프리챠지 신호를 입력받고, 각각이 상기 게이트 신호들 중 대응하는 게이트 신호를 출력하는 복수의 로직 회로들을 포함한다.
이 실시예에 있어서, 상기 수직 동기 시작 신호는 제1 수직 동기 시작 신호 및 제2 수직 동기 시작 신호를 포함한다. 상기 게이트 드라이버는, 기 제1 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제1 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 프리챠지하고, 상기 제2 수직 동기 시작 신호의 상기 제2 펄스 및 상기 제2 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 메인 챠지 하기 위한 게이트 구동 신호들을 상기 복수의 게이트 라인들로 제공한다.
이 실시예에 있어서, 상기 복수의 픽셀들 중 동일한 열에 배열된 픽셀들은 픽셀 단위로 상기 픽셀들에 인접한 두 개의 데이터 라인들 중 상기 픽셀들의 좌측 또는 우측에 위치한 데이터 라인에 교번적으로 연결된다.
이 실시예에 있어서, 상기 데이터 라인들 중 서로 인접한 두 데이터 라인들 각각에는 기준 전압에 대하여 서로 다른 극성을 갖는 데이터 전압이 인가된다.
본 발명의 다른 특징에 따른 표시 장치의 구동 방법은: 수직 동기 시작 신호의 제1 펄스 및 제1 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 프리챠지하기 위한 프리챠지 신호들을 생성하는 단계와, 상기 수직 동기 시작 신호의 제2 펄스 및 제2 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 메인 챠지 하기 위한 메인 챠지 신호들을 생성하는 단계, 및 상기 프리챠지 신호들 및 상기 메인 챠지 신호들을 합성하여 복수의 게이트 라인들로 제공될 게이트 구동 신호들을 생성하는 단계를 포함한다.
이와 같은 구성을 갖는 본 발명에 의하면, 동일한 색상의 데이터 신호로 1차 프리챠지하고, 바로 이전 픽셀의 데이터 신호로 2차 프리챠지한 후 메인 챠지 동작이 이루어지므로 대형 표시 패널의 충전율이 증가할 수 있다. 더욱이, 프리챠지 구간 동안 게이트 구동 신호는 킥백 슬라이스를 포함하지 않으므로, 프리챠지 구간에서의 충전율 저하를 방지할 수 있다. 그러므로 표시 장치의 표시 품질이 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 도면이다.
도 2는 도 1에 도시된 게이트 드라이버의 구성 예 및 표시 패널 내 픽셀들의 배치 예를 상세히 보여주는 도면이다.
도 3은 도 2에 도시된 게이트 드라이버의 본 발명의 실시예에 따른 구성을 보여주는 블록도이다.
도 4는 도 3에 도시된 게이트 신호 발생기의 구성 예를 보여주는 도면이다.
도 5는 도 3에 도시된 게이트 드라이버의 동작 예를 보여주는 타이밍도이다.
도 6은 도 3에 도시된 제1 신호 발생기 및 제2 신호 발생기가 제1 수직 동기 시작 신호 및 제2 수직 동기 시작 신호를 발생하기 위한 방법을 예시적으로 보여주는 타이밍도이다.
도 7은 도 1에 도시된 게이트 드라이버의 본 발명의 다른 실시예에 따른 구성을 보여주는 도면이다.
도 8은 도 7에 도시된 게이트 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 게이트 드라이버의 본 발명의 또다른 실시예에 따른 구성을 보여주는 도면이다.
도 10은 도 9에 도시된 게이트 드라이버의 동작 예를 보여주는 타이밍도이다.
도 11은 도 9에 도시된 게이트 드라이버의 다른 실시예에 따른 동작 예를 보여주는 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 도면이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 드라이버(130) 및 데이터 드라이버(140)를 포함한다.
표시 패널(110)은 제1 방향(X1)으로 신장된 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 제2 방향(X2)으로 신장된 복수의 게이트 라인들(GL1-GLn) 그리고 그들의 교차 영역에 행렬의 형태로 배열된 복수의 픽셀들(PX)을 포함한다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다.
각 픽셀(PX)은 도면에 도시되지 않았으나, 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터와 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함한다.
타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 제공받는다. 타이밍 컨트롤러(120)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 제1 구동 제어 신호(CONT1)를 데이터 드라이버(140)로 제공하고, 제2 구동 제어 신호(CONT2)를 게이트 드라이버(130)로 제공한다. 제1 구동 제어 신호(CONT1)는 수평 동기 시작 신호(STH), 클럭 신호(HCLK) 및 라인 래치 신호(TP)를 포함하고, 제2 구동 제어 신호(CONT2)는 수직 동기 시작 신호(STV), 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)를 포함할 수 있다. 다른 예에서, 제2 구동 제어 신호(CONT2)는 제1 수직 동기 시작 신호(STV), 제2 수직 동기 시작 신호(STV2), 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)를 포함할 수 있다.
데이터 드라이버(140)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 제1 구동 제어 신호(CONT1)에 따라서 데이터 라인들(DL1-DLm) 각각을 구동하기 위한 데이터 출력 신호들을 출력한다.
게이트 드라이버(130)는 타이밍 컨트롤러(120)로부터의 제2 구동 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1-GLn)을 구동한다. 게이트 드라이버(130)는 게이트 구동 IC(Integrated circuit)를 포함한다. 게이트 드라이버(130)는 게이트 구동 IC뿐만 아니라 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현될 수도 있다.
도 2는 도 1에 도시된 게이트 드라이버의 구성 예 및 표시 패널 내 픽셀들의 배치 예를 상세히 보여주는 도면이다.
도 2를 참조하면, 표시 패널(110) 내 하나의 픽셀(PX)은 레드, 그린 또는 블루에 대응하는 픽셀 전극 중 어느 하나와 스위칭 트랜지스터를 포함한다. 이하 설명에서 레드에 대응하는 픽셀 전극을 포함하는 픽셀은 레드 픽셀(R), 그린에 대응하는 픽셀 전극을 포함하는 픽셀은 그린 픽셀(G) 그리고 블루에 대응하는 픽셀 전극을 포함하는 픽셀은 블루 픽셀(B)로 칭한다.
스위칭 트랜지스터들 각각은 대응하는 데이터 라인과 대응하는 게이트 라인에 연결된다. 픽셀들(PX)은 데이터 라인들(DL1-DLm)의 신장 방향 즉, 제1 방향(X1)으로 동일한 색상의 픽셀들이 순차적으로 배열되고, 게이트 라인들(GL1~GLn)의 신장 방향 즉, 제2 방향(X2)으로 서로 다른 색상의 픽셀들이 인접하게 배열된다. 예컨대, 데이터 라인(DL1)의 우측에는 레드 픽셀들(R1-Rn)이 제1 방향(X1)으로 순차적으로 배열되고, 데이터 라인들(DL2, DL3)의 사이에는 그린 픽셀들(G1-Gn)이 제1 방향(X1)으로 순차적으로 배열되고, 그리고 데이터 라인들(DL3, DL4)의 사이에는 블루 픽셀들(B1-Bn)이 제1 방향(X1)으로 순차적으로 배열된다. 이 실시예에서는 게이트 라인의 신장 방향인 제2 방향(X2)으로 레드 픽셀, 그린 픽셀 및 블루 픽셀(R, G, B)이 순차적으로 배치된 것을 도시하고 설명하나, 픽셀들의 배치 순서는 (R, B, G), (G, B, R), (G, R, B), (B, R, G) 및 (B, G, R) 등과 같이 다양하게 변경될 수 있다.
도 2를 참조하면, 서브 픽셀들(R1-Rn, G1-Gn, B1-Bn)의 일군은 좌측 인접 데이터 라인과 연결되고, 서브 픽셀들(R1-Rn, G1-Gn, B1-Bn)의 타군은 우측 인접 데이터 라인과 연결된다. 구체적으로, 홀수 번째 게이트 라인들(GL1, GL3, GL5, …, GLn-1)과 연결된 서브 픽셀들 각각의 스위칭 트랜지스터는 좌측 인접 데이터 라인과 연결되고, 짝수 번째 게이트 라인들(GL2, GL4, GL6, …, GLn)과 연결된 서브 픽셀들의 스위칭 트랜지스터는 우측 인접 데이터 라인과 연결된다. 이와 같은 연결 방법은 서브 픽셀들이 행 단위로 좌측 및 우측 인접 데이터 라인들과 연결된 지그재그 연결 구조이다.
예를 들어, 게이트 라인(GL1)과 연결된 서브 픽셀들의 스위칭 트랜지스터들은 각각 좌측 데이터 라인과 연결되고, 게이트 라인(GL2)과 연결된 서브 픽셀들의 스위칭 트랜지스터들은 각각 우측 데이터 라인들과 연결된다.
데이터 라인들(DL1-DLm)은 컬럼 인버전 방식으로 구동된다. 컬럼 인버전 방식은 동일한 데이터 라인에 인가되는 계조 전압의 극성은 동일하고 이웃한 데이터 라인들로 제공되는 계조 전압들의 전극들이 공통 전압(VCOM)을 기준으로 상보적이다.
이러한 서브 픽셀들과 데이터 라인들의 연결에 의하면, 데이터 드라이버(140)에 의해서 데이터 라인들이 컬럼 인버전 방식으로 구동하더라도 화면에 나타나는 반전 즉, 겉보기 반전(apparent inversion)은 도트 인버전(dot inversion)과 동일하다. 즉, 인접한 서브 픽셀들로 제공되는 계조 전압들이 서로 상보적 극성을 갖는다. 겉보기 반전이 도트 인버전이 되면 계조 전압이 정극성 일 때와 부극성 일 때의 킥백(kick-back) 전압으로 인해서 나타나는 휘도의 차가 분산되므로 세로줄 플리커가 감소한다.
도 3은 도 2에 도시된 게이트 드라이버의 본 발명의 실시예에 따른 구성을 보여주는 블록도이다.
도 3을 참조하면, 게이트 드라이버(130)는 제1 신호 발생기(210), 제2 신호 발생기(212), 제1 쉬프트 레지스터(220), 제2 쉬프트 레지스터(222) 및 출력 회로(230)를 포함한다.
이 예에서, 도 1에 도시된 타이밍 컨트롤러(120)로부터 게이트 드라이버(130)로 제공되는 제2 구동 제어 신호(CONT2)는 수직 동기 시작 신호(STV), 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)를 포함한다.
제1 신호 발생기(210)는 수직 동기 시작 신호(STV) 및 제1 게이트 펄스 신호(CPV1)에 응답해서 제1 수직 동기 시작 신호(STV1)를 발생한다. 제2 신호 발생기(220)는 수직 동기 시작 신호(STV) 및 제2 게이트 펄스 신호(CPV2)에 응답해서 제2 수직 동기 시작 신호(STV2)를 발생한다.
제1 쉬프트 레지스터(220)는 제1 수직 동기 시작 신호(STV1) 및 제1 게이트 펄스 신호(CPV1)에 응답해서 프리챠지 신호들(PC1-PCn)을 발생한다. 제2 쉬프트 레지스터(222)는 제2 수직 동기 시작 신호(STV2) 및 제2 게이트 펄스 신호(CPV2)에 응답해서 메인 챠지 신호들(MC1-MCn)을 발생한다.
출력 회로(230)는 게이트 신호 발생기(232), 레벨 쉬프터(234) 및 출력 버퍼(236)를 포함한다. 게이트 신호 발생기(232)는 제1 쉬프트 레지스터(220)로부터의 프리챠지 신호들(PC1-PCn) 및 제2 쉬프트 레지스터(222)로부터의 메인 챠지 신호들(MC1-MCn)을 합성하여 게이트 신호들(GS1-GSn)을 생성한다. 레벨 쉬프터(234)는 게이트 신호들(GS1-GSn)의 전압 레벨을 부스팅한 부스팅 게이트 신호들(GB1-GBn)을 출력한다. 출력 버퍼(236)는 레벨 쉬프터(234)로부터의 부스팅 게이트 신호들(GB1-GBn)을 게이트 구동 신호들(GD1-GDn)로서 출력한다. 게이트 구동 신호들(GD1-GDn)은 대응하는 게이트 라인(GL1-GLn)으로 제공된다.
도 4는 도 3에 도시된 게이트 신호 발생기의 구성 예를 보여주는 도면이다.
도 4를 참조하면, 게이트 신호 발생기(232)는 복수의 로직 회로들(301-30n)을 포함한다. 복수의 로직 회로들(301-30n) 각각은 오아 게이트 회로로 구성될 수 있다.
복수의 로직 회로들(301-30n) 각각은 제1 쉬프트 레지스터(220)로부터의 복수의 프리챠지 신호들(PC1-PCn) 중 대응하는 프리챠지 신호와 제2 쉬프트 레지스터(222)로부터의 복수의 메인 챠지 신호들(MC1-MCn) 중 대응하는 메인 챠지 신호에 응답해서 게이트 신호를 출력한다. 예컨대, 로직 회로(301)는 프리챠지 신호(PC1) 및 메인 챠지 신호(MC1)에 응답해서 게이트 신호(G1)를 출력한다. 로직 회로(302)는 프리챠지 신호(PC2) 및 메인 챠지 신호(MC2)에 응답해서 게이트 신호(G2)를 출력한다. 로직 회로(30n)는 프리챠지 신호(PCn) 및 메인 챠지 신호(MCn)에 응답해서 게이트 신호(GSn)를 출력한다.
도 5는 도 3에 도시된 게이트 드라이버의 동작 예를 보여주는 타이밍도이다.
도 3 및 도 5를 참조하면, 도 1에 도시된 타이밍 컨트롤러(120)로부터의 수직 동기 시작 신호(STV)는 제1 펄스(P1) 및 제2 펄스(P2)를 포함한다. 제1 신호 발생기(210)는 수직 동기 시작 신호(STV)의 제1 펄스(P1)에 응답해서 제1 수직 동기 시작 신호(STV1)를 생성한다. 제2 신호 발생기(220)는 수직 동기 시작 신호(STV)의 제2 펄스(P2)에 응답해서 제2 수직 동기 시작 신호(STV2)를 생성한다.
제1 쉬프트 레지스터(220)는 제1 수직 동기 시작 신호(STV1) 및 제1 게이트 펄스 신호(CPV1)에 응답해서 프리챠지 신호들(PC1-PCn)을 순차적으로 활성화시킨다. 예컨대, 제1 수직 동기 시작 신호(STV1)가 하이 레벨로 활성화된 후 제1 게이트 펄스 신호(CPV1)의 첫 번째 라이징 에지에 프리챠지 신호(PC1)를 하이 레벨로 활성화시키고, 제1 게이트 펄스 신호(CPV1)의 두 번째 라이징 에지에 프리챠지 신호(PC2)를 하이 레벨로 활성화시킨다. 이와 같은 방법으로 프리챠지 신호들(PC1-PCn)을 모두 순차적으로 활성화시킬 수 있다.
제2 쉬프트 레지스터(222)는 제2 수직 동기 시작 신호(STV2) 및 제2 게이트 펄스 신호(CPV2)에 응답해서 메인 챠지 신호들(MC1-MCn)을 순차적으로 활성화시킨다. 예컨대, 제2 수직 동기 시작 신호(STV2)가 하이 레벨로 활성화된 후 제2 게이트 펄스 신호(CPV2)의 첫 번째 라이징 에지에 메인 챠지 신호(MC1)를 하이 레벨로 활성화시키고, 제2 게이트 펄스 신호(CPV2)의 두 번째 라이징 에지에 프리챠지 신호(MC2)를 하이 레벨로 활성화시킨다. 이와 같은 방법으로 메인 챠지 신호들(MC1-MCn)을 모두 순차적으로 활성화시킬 수 있다.
출력 회로(230)는 프리챠지 신호들(PC1-PCn) 및 메인 챠지 신호들(MC1-MCn)을 합성하고, 부스팅해서 게이트 구동 신호들(GD1-GDn)을 출력한다.
게이트 라인들(GL1-GLn)로 제공되는 게이트 구동 신호들(GD1-GDn) 각각은 프리챠지 펄스 및 메인 챠지 펄스를 포함한다. 예컨대, 게이트 구동 신호(GD1)는 프리챠지 펄스(PP1) 및 메인 챠지 펄스(MP1)를 포함하고, 게이트 구동 신호(GD2)는 프리챠지 펄스(PP2) 및 메인 챠지 펄스(MP2)를 포함한다.
프리챠지 펄스들(PP1-PPn)의 펄스 폭(pt1-ptn)은 제1 게이트 펄스 신호(CPV1)의 펄스 폭에 대응하고, 메인 챠지 펄스들(MP1-MPn)의 펄스 폭(mt1-mtn)은 제2 게이트 펄스 신호(CPV2)의 펄스 폭에 대응한다.
도 2 및 도 5를 참조하면, 게이트 라인(GL1)과 연결된 픽셀들(R1, G1, B1, ...)의 메인 챠지 구간 동안 게이트 라인(GL3)과 연결된 픽셀들(R3, G3, B3, ...)은 프리챠지된다. 또한 게이트 라인(GL2)과 연결된 픽셀들(R2, G2, B2, ...)의 메인 챠지 구간 동안 게이트 라인(GL4)과 연결된 픽셀들(R4, G4, B4, ...)은 프리챠지된다. 이와 같은 방법으로 i번째 게이트 라인(GLi)과 연결된 픽셀들이 메인 챠지되는 동안 i+2번째 게이트 라인(GLi+2)과 연결된 픽셀들은 프리챠지된다. 단 i는 i≤n인 자연수이다.
예컨대, 데이터 라인(DL2)과 연결된 픽셀들 중 게이트 라인(GL1)과 연결된 그린 픽셀(G1)의 메인 챠지 구간 동안 게이트 라인(GL3)과 연결된 그린 픽셀(G3)은 프리챠지된다. 데이터 라인(DL2)에는 레드 픽셀들(R1-Rn) 및 그린 픽셀들(G1-Gn)이 연결된다. 일 예로, 데이터 라인(DL2)과 연결된 레드 픽셀들(R1-Rn)은 모두 오프하고, 그린 픽셀들(G1-Gn)만을 온시킨 경우, 게이트 라인(GL2)과 연결된 레드 픽셀(R2)의 메인 챠지 구간에서 데이터 라인(DL2)을 통해 제공되는 데이터 출력 신호의 계조 전압 레벨은 최저이다. 그러므로, 레드 픽셀(R2)의 메인 챠지 구간에서 그린 픽셀(G3)이 프리챠지되는 계조 전압 레벨도 최저이다. 그린 픽셀(G3)이 충분히 프리챠지되지 않고, 메인 챠지되는 경우 그린 픽셀(G3)의 전하 충전량이 충분하지 않게 된다. 결과적으로 데이터 라인(DL2)과 연결된 그린 픽셀들(G3, G5, G7, ..., Gn-1)의 휘도는 낮아진다. 이때, 데이터 라인(DL3)과 연결된 블루 픽셀들(B1-Bn)도 모두 온시킨 경우, 데이터 라인(DL3)과 연결된 그린 픽셀들(G2, G4, G6, ..., Gn)의 휘도는 높아진다. 이와 같이 그린 픽셀들(G1-Gn)의 휘도가 매 픽셀마다 높고, 낮음이 번갈아 반복되는 경우 사용자는 휘도 변화를 감지할 수 있다.
본 발명의 실시예에 따른 표시 장치(100)는 i번째 게이트 라인(Gi)과 연결된 픽셀들이 메인 챠지되는 동안 i+2번째 게이트 라인(Gi+2)이 프리챠지되도록 동작함으로써 픽셀의 전하 충전율을 향상시킬 수 있다.
도 5에 도시된 예에서, 제1 게이트 펄스 신호(CPV1)의 펄스 폭은 제2 게이트 펄스 신호(CPV2)의 펄스 폭보다 좁다. 그러므로 게이트 구동 신호들(GD1-GDn)의 프리챠지 구간(pt1-ptn)은 메인 챠지 구간(mt1-mtn)보다 짧다. 즉, i번째 게이트 라인(GLi)의 메인 챠지 구간의 일부 구간에서 i+2번째 게이트 라인(GLi+2)이 프리챠지된다.
앞서 도 1에서, 표시 장치(100)는 표시하고자 하는 게이트 라인(Gi)에 연결된 스위칭 트랜지스터의 게이트 전극에 게이트 온 전압 레벨의 게이트 구동 신호(GDi)를 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 박막 트랜지스터가 턴 온 됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 박막 트랜지스터가 턴 오프된 후에도 소정 시간 지속되어야 한다. 그러나, 게이트 전극과 드레인 전극 사이에 존재하는 기생 커패시턴스 때문에 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압에 왜곡이 생길 수 있다. 이와 같이 왜곡된 전압을 킥백(kickback) 전압이라 한다. 킥백 전압을 낮추기 위한 방법 가운데 하나는 게이트 온 전압을 낮추는 방법이 많이 사용되나 게이트 온 전압을 낮추면 스위칭 트랜지스터의 구동 능력이 저하될 수 있다.
킥백 전압을 낮추기 위한 다른 방법은 게이트 구동 신호들(GD1-GDn)이 게이트 온 전압 레벨에서 게이트 오프 전압 레벨로 천이할 때 소정의 기울기를 갖고 낮아지도록(즉, 킥백 슬라이스를 포함하되록) 제어하는 것이다. 이 방법에 의하면, 하나의 게이트 라인과 연결된 픽셀들 각각의 스위칭 트랜지스터들이 턴 온되고 나서 소정 시간 경과 후 턴 오프될 때 즉, 게이트 구동 신호들(GD1-GDn)의 폴링 에지의 전압이 낮아진다.
도 5에 도시된 예에서, 프리챠지 펄스들(PP1-PPn)은 킥백 슬라이스를 포함하지 않고, 메인 챠지 펄스들(MP1-MPn)만 킥백 슬라이스(KB)를 포함한다. 메인 챠지 펄스들(MP1-MPn)이 킥백 슬라이스(KB)를 포함하므로써 킥백 전압에 의한 화질 저하가 최소화될 수 있다. 반면, 프리챠지 펄스들(PP1-PPn)은 킥백 슬라이스를 포함하지 않음으로써 프리챠지 구간동안 픽셀의 전하 충전량이 감소하는 것을 방지할 수 있다.
도 6은 도 3에 도시된 제1 신호 발생기 및 제2 신호 발생기가 제1 수직 동기 시작 신호 및 제2 수직 동기 시작 신호를 발생하기 위한 방법을 예시적으로 보여주는 타이밍도이다.
도 3 및 도 6을 참조하면, 제1 신호 발생기(210)는 제1 카운터(211)를 포함하고, 제2 신호 발생기(213)는 제2 카운터(213)를 포함한다. 제1 신호 발생기(210) 내 제1 카운터(211)는 제1 게이트 펄스 신호(CPV1)에 동기해서 카운트 동작을 수행한다. 제1 신호 발생기(210)는 제1 수직 동기 시작 신호(STV1)가 활성화될 때 제1 카운터(211)의 카운트 값(j)이 기준값보다 크면 제1 수직 동기 시작 신호(STV1)를 하이 레벨로 활성화한다. 예컨대, 제1 신호 발생기(210)는 제1 카운터(211)의 카운트 값(k)이 기준값보다 클 때 수직 동기 시작 신호(STV)의 제1 펄스(P1)를 제1 수직 동기 시작 신호(STV1)로서 출력할 수 있다. 일 예로, 기준값은 2이다.
제2 신호 발생기(212) 내 제1 카운터(213)는 제2 게이트 펄스 신호(CPV2)에 동기해서 카운트 동작을 수행한다. 제2 신호 발생기(212)는 제2 수직 동기 시작 신호(STV2)가 활성화될 때 제2 카운터(213)의 카운트 값(k)이 기준값보다 작으면 제2 수직 동기 시작 신호(STV2)를 하이 레벨로 활성화한다. 예컨대, 제2 신호 발생기(212)는 제2 카운터(213)의 카운트 값(k)이 기준값보다 클 때 수직 동기 시작 신호(STV)의 제2 펄스(P2)를 제2 수직 동기 시작 신호(STV2)로서 출력할 수 있다. 일 예로, 기준값은 2이다.
제1 카운터(211) 및 제2 카운터(213)는 수직 동기 시작 신호(STV)의 폴링 에지에서 0으로 리셋된다.
도 7은 도 1에 도시된 게이트 드라이버의 본 발명의 다른 실시예에 따른 구성을 보여주는 도면이다.
도 7을 참조하면, 도 1에 도시된 타이밍 컨트롤러(120)로부터 게이트 드라이버(400)로 제공되는 제2 구동 제어 신호(CONT2)는 제1 수직 동기 시작 신호(STV1), 제2 수직 동기 시작 신호(STV2), 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)를 포함한다.
타이밍 컨트롤러(120)가 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)를 제공하므로 게이트 드라이버(400)는 도 3에 도시된 바와 같은 제1 신호 발생기(211) 및 제2 신호 발생기(213)가 불필요하다.
게이트 드라이버(400)는 제1 쉬프트 레지스터(410), 제2 쉬프트 레지스터(420) 및 출력 회로(430)를 포함한다. 출력 회로(430)는 게이트 신호 발생기(432), 레벨 쉬프터(434) 및 출력 버퍼(436)를 포함한다.
제1 쉬프트 레지스터(410)는 타이밍 컨트롤러(120)로부터 제공되는 제1 수직 동기 시작 신호(STV1) 및 제1 게이트 펄스 신호(CPV1)에 응답해서 프리챠지 신호들(PC1-PCn)을 발생한다. 제2 쉬프트 레지스터(420)는 제2 수직 동기 시작 신호(STV2) 및 제2 게이트 펄스 신호(CPV2)에 응답해서 메인 챠지 신호들(MC1-MCn)을 발생한다. 출력 회로(430)는 제1 쉬프트 레지스터(410)로부터의 프리챠지 신호들(PC1-PCn) 및 제2 쉬프트 레지스터(420)로부터의 메인 챠지 신호들(MC1-MCn)를 합성하여 게이트 라인들(GL1-GLn)을 구동하기 위한 게이트 구동 신호들(GD1-GDn)을 발생한다. 출력 회로(430)의 구체적인 구성 및 동작은 도 3에 도시된 출력 회로(230)와 동일하므로 중복되는 설명은 생략한다.
도 8은 도 7에 도시된 게이트 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 7 및 도 8을 참조하면, 게이트 드라이버(400)는 도 1에 도시된 타이밍 컨트롤러(120)로부터 제공된 제1 수직 동기 시작 신호(STV1) 및 제2 수직 동기 시작 신호(STV2)에 응답해서 게이트 라인들(GL1-GLn)을 구동하기 위한 게이트 구동 신호들(GD1-GDn)을 발생할 수 있다.
앞서 도 5에서 설명한 바와 같이, 게이트 드라이버(400)는 i번째 게이트 라인(Gi)과 연결된 픽셀들이 메인 챠지되는 동안 i+2번째 게이트 라인(Gi+2)이 프리챠지되도록 동작함으로써 픽셀의 전하 충전율을 향상시킬 수 있다.
도 9는 도 1에 도시된 게이트 드라이버의 본 발명의 또다른 실시예에 따른 구성을 보여주는 도면이다.
도 9를 참조하면, 도 1에 도시된 타이밍 컨트롤러(120)로부터 게이트 드라이버(500)로 제공되는 제2 구동 제어 신호(CONT2)는 수직 동기 시작 신호(STV), 제2 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)를 포함한다.
제1 쉬프트 레지스터(510) 및 제2 쉬프트 레지스터(520)는 수직 동기 시작 신호(STV), 제2 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)에 응답해서 게이트 신호들(GS1-GSn)을 발생한다. 제1 쉬프트 레지스터(510)는 수직 동기 시작 신호(STV) 및 제1 게이트 펄스 신호(CPV1)에 응답해서 홀수 번째 게이트 신호들(GS1, GS3, ..., GSn-1)을 발생한다. 제1 쉬프트 레지스터(512)는 수직 동기 시작 신호(STV) 및 제2 게이트 펄스 신호(CPV2)에 응답해서 짝수 번째 게이트 신호들(GS1, GS3, ..., GSn-1)을 발생한다.
레벨 쉬프터(530)는 게이트 신호들(GS1-GSn)의 전압 레벨을 부스팅한 부스팅 게이트 신호들(GB1-GBn)을 출력한다. 출력 버퍼(540)는 레벨 쉬프터(530)로부터의 부스팅 게이트 신호들(GB1-GBn)을 게이트 구동 신호들(GD1-GDn)로서 출력한다. 게이트 구동 신호들(GD1-GDn)은 대응하는 게이트 라인(GL1-GLn)으로 제공된다.
도 10은 도 9에 도시된 게이트 드라이버의 동작 예를 보여주는 타이밍도이다.
도 9 및 도 10을 참조하면, 도 1에 도시된 타이밍 컨트롤러(120)로부터의 수직 동기 시작 신호(STV)는 제1 펄스(P1) 및 제2 펄스(P2)를 포함한다. 홀수 번째 게이트 구동 신호들(GD1, GD3, ..., GDn-1)은 수직 동기 시작 신호(STV)가 하이 레벨인 동안 제1 게이트 펄스 신호(CPV1)에 동기해서 발생되고, 짝수 번째 게이트 구동 신호들(GD2, GD4, ..., GDn)은 수직 동기 시작 신호(STV)가 하이 레벨인 동안 제2 게이트 펄스 신호(CPV2)에 동기해서 발생된다.
홀수 번째 게이트 구동 신호들(GD1, GD3, ..., GDn-1)의 프리챠지 펄스 폭(ptt1) 및 메인 챠지 펄스 폭(mtt1)은 제1 게이트 펄스 신호(CPV1)의 펄스 폭에 대응한다. 짝수 번째 게이트 구동 신호들(GD2, GD4, ..., GDn)의 프리챠지 펄스 폭(ptt2) 및 메인 챠지 펄스 폭(mtt2)은 제2 게이트 펄스 신호(CPV2)의 펄스 폭에 대응한다.
제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)의 펄스 폭이 서로 동일한 경우, 홀수 번째 게이트 구동 신호들(GD1, GD3, ..., GDn-1)의 프리챠지 펄스 폭(ptt1) 및 메인 챠지 펄스 폭(mtt1) 그리고 짝수 번째 게이트 구동 신호들(GD2, GD4, ..., GDn)의 프리챠지 펄스 폭(ptt2) 및 메인 챠지 펄스 폭(mtt2)은 서로 동일하다.
도 2 및 도 10을 참조하면, 게이트 라인(GL1)과 연결된 픽셀들(R1, G1, B1, ...)의 메인 챠지 구간 동안 게이트 라인(GL3)과 연결된 픽셀들(R3, G3, B3, ...)은 프리챠지된다. 또한 게이트 라인(GL2)과 연결된 픽셀들(R2, G2, B2, ...)의 메인 챠지 구간 동안 게이트 라인(GL4)과 연결된 픽셀들(R4, G4, B4, ...)은 프리챠지된다. 이와 같은 방법으로 i번째 게이트 라인(GLi)과 연결된 픽셀들이 메인 챠지되는 동안 i+2번째 게이트 라인(GLi+2)과 연결된 픽셀들은 프리챠지된다. 단 i는 i≤n인 자연수이다. 그러므로 픽셀들의 전하 충전율이 향상될 수 있다.
또한 바로 이전 게이트 라인(Gi)이 프리챠지 구간과 다음 게이트 라인(Gi+1)의 프리챠지 구간의 일부를 중첩시키고, 바로 이전 게이트 라인(Gi)이 메인챠지 구간과 다음 게이트 라인(Gi+1)의 메인 챠지 구간의 일부를 중첩시킴으로써 고스트(ghost) 현상을 최소화할 수 있다.
도 11은 도 9에 도시된 게이트 드라이버의 다른 실시예에 따른 동작 예를 보여주는 타이밍도이다.
도 11을 참조하면, 도 1에 도시된 타이밍 컨트롤러(120)로부터의 수직 동기 시작 신호(STV)는 도 10에 도시된 예와 달리 단일의 제3 펄스(P3)를 포함한다. 제3 펄스(P3)의 펄스 폭(pt3)은 수직 동기 시작 신호(STV)가 하이 레벨로 천이한 후, 제1 게이트 펄스 신호(CPV1)가 두 번 하이 레벨로 천이하고, 제2 게이트 펄스 신호(CPV2)가 두 번 하이 레벨로 천이하는 시간만큼 충분히 길어야 한다.
도 9에 도시된 제1 쉬프트 레지스터(510)는 수직 동기 시작 신호(STV)가 하이 레벨인 동안 제1 게이트 펄스 신호(CPV1)에 동기해서 홀수 번째 게이트 구동 신호들(GD1, GD3, ..., GDn-1)을 발생한다. 제2 쉬프트 레지스터(520)는 수직 동기 시작 신호(STV)가 하이 레벨인 동안 제2 게이트 펄스 신호(CPV2)에 동기해서 짝수 번째 게이트 구동 신호들(GD2, GD4, ..., GDn)을 발생한다.
도 11에 도시된 예에서, i번째 게이트 라인(GLi)과 연결된 픽셀들이 메인 챠지되는 동안 i+2번째 게이트 라인(GLi+2)과 연결된 픽셀들은 프리챠지된다. 단 i는 i≤n인 자연수이다. 그러므로 픽셀들의 전하 충전율이 향상될 수 있다.
도 11에 도시된 예에서, 게이트 구동 신호들(GD1-GDn)은 프리챠지 구간동안 킥백 슬라이스를 포함하지 않고, 메인 챠지 구간에만 킥백 슬라이스(KB)를 포함한다. 그러므로 프리챠지 구간에서 픽셀의 전하 충전량이 감소하는 것을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 130: 게이트 드라이버
140: 데이터 드라이버 210: 제1 신호 발생기
212: 제2 신호 발생기 220: 제1 쉬프트 레지스터
222: 제2 쉬프트 레지스터 230: 출력 회로

Claims (20)

  1. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와;
    상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와;
    상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 발생하고, 상기 게이트 드라이버로 제1 펄스 및 제2 펄스를 포함하는 수직 동기 시작 신호, 제1 게이트 펄스 신호 및 제2 게이트 펄스 신호를 제공하는 타이밍 컨트롤러를 포함하되;
    상기 게이트 드라이버는,
    상기 제1 게이트 펄스 신호 및 상기 수직 동기 시작 신호를 수신하고, 상기 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제1 게이트 펄스 신호에 응답해서 제1 수직 동기 시작 신호를 발생하며, 상기 제1 게이트 펄스 신호를 카운트하는 제1 카운터를 포함한 제1 신호 발생기; 및
    상기 제2 게이트 펄스 신호 및 상기 수직 동기 시작 신호를 수신하고, 상기 수직 동기 시작 신호의 상기 제2 펄스 및 상기 제2 게이트 펄스 신호에 응답해서 제2 수직 동기 시작 신호를 발생하며, 상기 제2 게이트 펄스 신호를 카운트하는 제2 카운터를 포함한 제2 신호 발생기를 포함하고
    상기 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제1 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 프리챠지하고, 상기 수직 동기 시작 신호의 제2 펄스 및 상기 제2 게이트 펄스 신호에 응답해서 상기 복수의 픽셀들을 메인 챠지 하기 위한 게이트 구동 신호들을 상기 복수의 게이트 라인들로 제공하고,
    상기 제1 신호 발생기는 상기 수직 동기 시작 신호의 상기 제1 펄스 신호가 활성화될 때 상기 제1 카운터의 카운트 값이 기준값보다 크면 상기 제1 수직 동기 시작 신호를 활성화하하고, 상기 제2 신호 발생기는 상기 수직 동기 시작 신호의 상기 제2 펄스 신호가 활성화될 때 상기 제2 카운터의 카운트 값이 기준값보다 크면 상기 제2 수직 동기 시작 신호를 활성화하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 게이트 구동 신호들 각각의 프리챠지 구간은 상기 제1 게이트 펄스 신호의 펄스 폭에 대응하고, 상기 게이트 구동 신호들 각각의 메인 챠지 구간은 상기 제2 게이트 펄스 신호의 펄스 폭에 대응하는 것을 특징으로 하는 표시 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 복수의 게이트 라인들 중 i(i는 i≤n-2인 자연수)번째 게이트 라인의 메인 챠지 구간 동안 i+2번째 게이트 라인이 프리챠지되도록 상기 제1 게이트 펄스 신호 및 상기 제2 게이트 펄스 신호를 발생하는 것을 특징으로 하는 표시 장치.
  5. 제 1 항에 있어서,
    상기 게이트 드라이버는,
    상기 제1 수직 동기 시작 신호 및 상기 제1 게이트 펄스 신호에 응답해서 프리챠지 신호들을 발생하는 제1 쉬프트 레지스터와;
    상기 제2 수직 동기 시작 신호 및 상기 제2 게이트 펄스 신호에 응답해서 메인 챠지 신호들을 발생하는 제2 쉬프트 레지스터; 및
    상기 프리챠지 신호들 및 상기 메인 챠지 신호들을 합성하여 상기 게이트 구동 신호들을 생성하는 출력 회로를 포함하는 것을 특징으로 하는 표시 장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제1 카운터는 상기 제1 수직 동기 시작 신호에 응답해서 리셋되는 것을 특징으로 하는 표시 장치.
  8. 삭제
  9. 제 5 항에 있어서,
    상기 제2 카운터는 상기 제2 수직 동기 시작 신호에 응답해서 리셋되는 것을 특징으로 하는 표시 장치.
  10. 제 5 항에 있어서,
    상기 출력 회로는,
    상기 프리챠지 신호들 및 상기 메인 챠지 신호들을 합성하여 게이트 신호들을 생성하는 게이트 신호 발생기와;
    상기 게이트 신호들의 전압 레벨을 부스팅하는 레벨 쉬프터; 그리고
    상기 레벨 쉬프터로부터 출력되는 신호들을 상기 게이트 구동 신호들로서 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 게이트 신호 발생기는,
    각각이 상기 프리챠지 신호들 중 대응 프리챠지 신호 및 상기 메인 챠지 신호들 중 대응하는 메인 챠지 신호를 입력받고, 각각이 상기 게이트 신호들 중 대응하는 게이트 신호를 출력하는 복수의 로직 회로들을 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 5 항에 있어서,
    상기 프리챠지 신호들은 킥백 슬라이스를 포함하지 않고, 상기 메인 챠지 신호들은 킥백 슬라이스를 포함하는 것을 특징으로 하는 표시 장치.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 복수의 픽셀들 중 동일한 열에 배열된 픽셀들은 픽셀 단위로 상기 픽셀들에 인접한 두 개의 데이터 라인들 중 상기 픽셀들의 좌측 또는 우측에 위치한 데이터 라인에 교번적으로 연결된 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 데이터 라인들 중 서로 인접한 두 데이터 라인들 각각에는 기준 전압에 대하여 서로 다른 극성을 갖는 데이터 전압이 인가되는 것을 특징으로 하는 표시 장치.
  16. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와;
    상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와;
    상기 데이터 드라이버를 제어하기 위한 복수의 제어 신호들을 발생하고, 상기 게이트 드라이버로 제1 펄스 및 제2 펄스를 포함하는 수직 동기 시작 신호, 제1 게이트 펄스 신호 및 제2 게이트 펄스 신호를 제공하는 타이밍 컨트롤러를 포함하되;
    상기 게이트 드라이버는 상기 게이트 라인들 중 홀수 번째 게이트 라인들에 홀수 번째 게이트 구동 신호들을 제공하고, 상기 게이트 라인들 중 짝수 번째 게이트 라인들에 짝수 번째 게이트 구동 신호들을 제공하고
    상기 홀수 번째 게이트 구동 신호들은, 상기 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제1 게이트 펄스 신호에 동기해서 상기 복수의 픽셀들 중 상기 홀수 번째 게이트 라인들에 연결된 제1 픽셀들을 프리챠지하고, 상기 수직 동기 시작 신호의 상기 제2 펄스 및 상기 제1 게이트 펄스 신호에 응답해서 상기 제1 픽셀들을 메인 챠지 하고,
    상기 짝수 번째 게이트 구동 신호들은, 상기 수직 동기 시작 신호의 상기 제1 펄스 및 상기 제2 게이트 펄스 신호에 동기해서 상기 복수의 픽셀들 중 상기 짝수 번째 게이트 라인들에 연결된 제2 픽셀들을 프리챠지하고, 상기 수직 동기 시작 신호의 상기 제2 펄스 및 상기 제2 게이트 펄스 신호에 동기 해서 상기 제2 픽셀들을 메인 챠지 하고,
    상기 홀수 번째 게이트 구동 신호들 중 제1 홀수 번째 게이트 구동 신호의 메인챠지 구간은 상기 짝수 번째 게이트 구동 신호들 중 상기 제1 홀수 번째 게이트 구동 신호에 후속한 제1 짝수 번째 게이트 구동 신호의 메인챠지 구간과 적어도 일부 중첩하는 표시장치.
  17. 제 16 항에 있어서,
    상기 제1 홀수 번째 게이트 구동 신호의 프리챠지 구간은 상기 제1 짝수 번째 게이트 구동 신호의 프리챠지 구간과 적어도 일부 중첩하는 표시장치.
  18. 삭제
  19. 삭제
  20. 삭제
KR1020120121537A 2012-10-30 2012-10-30 표시 장치 KR102028587B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120121537A KR102028587B1 (ko) 2012-10-30 2012-10-30 표시 장치
US13/949,112 US9218776B2 (en) 2012-10-30 2013-07-23 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120121537A KR102028587B1 (ko) 2012-10-30 2012-10-30 표시 장치

Publications (2)

Publication Number Publication Date
KR20140055143A KR20140055143A (ko) 2014-05-09
KR102028587B1 true KR102028587B1 (ko) 2019-10-07

Family

ID=50546656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120121537A KR102028587B1 (ko) 2012-10-30 2012-10-30 표시 장치

Country Status (2)

Country Link
US (1) US9218776B2 (ko)
KR (1) KR102028587B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160089028A (ko) 2015-01-16 2016-07-27 삼성디스플레이 주식회사 게이트 구동회로 및 그것을 포함하는 표시 장치
CN104810001B (zh) * 2015-05-14 2017-11-10 深圳市华星光电技术有限公司 一种液晶显示面板的驱动电路及驱动方法
KR102326444B1 (ko) * 2015-07-08 2021-11-16 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
KR102364744B1 (ko) * 2015-08-20 2022-02-21 삼성디스플레이 주식회사 게이트 구동부, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법
CN109243393B (zh) * 2018-10-29 2020-08-04 惠科股份有限公司 驱动电路及显示驱动装置
CN112530369B (zh) * 2020-12-25 2022-03-25 京东方科技集团股份有限公司 一种显示面板、显示装置以及驱动方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007248536A (ja) * 2006-03-13 2007-09-27 Sharp Corp 液晶表示装置ならびにその駆動回路および駆動方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001282201A (ja) * 2000-03-31 2001-10-12 Internatl Business Mach Corp <Ibm> 表示装置、液晶表示パネル、液晶表示装置および液晶表示装置の駆動方法
JP4170242B2 (ja) * 2004-03-04 2008-10-22 シャープ株式会社 液晶表示装置および液晶表示装置の駆動方法
KR20060067291A (ko) * 2004-12-14 2006-06-20 삼성전자주식회사 표시 장치
KR20060134779A (ko) 2005-06-23 2006-12-28 삼성전자주식회사 액정 표시 장치 및 그의 구동 방법
KR101096692B1 (ko) * 2005-10-26 2011-12-22 엘지디스플레이 주식회사 표시장치
KR20070121318A (ko) 2006-06-22 2007-12-27 삼성전자주식회사 액정표시장치 및 이의 구동방법
KR20080010946A (ko) 2006-07-28 2008-01-31 삼성전자주식회사 디스플레이장치 및 그 제어방법
KR20080017626A (ko) 2006-08-21 2008-02-27 삼성전자주식회사 액정표시장치
KR20080025502A (ko) 2006-09-18 2008-03-21 삼성전자주식회사 액정 표시 장치
KR20080053599A (ko) 2006-12-11 2008-06-16 삼성전자주식회사 액정 표시 장치
KR20080069441A (ko) 2007-01-23 2008-07-28 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
KR101393628B1 (ko) * 2007-02-14 2014-05-12 삼성디스플레이 주식회사 액정 표시 장치
KR101388588B1 (ko) 2007-03-14 2014-04-23 삼성디스플레이 주식회사 액정표시장치
KR101307414B1 (ko) 2007-04-27 2013-09-12 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
JP4510849B2 (ja) * 2007-05-14 2010-07-28 統寶光電股▲ふん▼有限公司 ディスプレイ装置およびそのプリチャージ回路
KR100899157B1 (ko) * 2007-06-25 2009-05-27 엘지디스플레이 주식회사 액정표시장치와 그 구동 방법
GB2456164B (en) 2008-01-04 2010-01-27 Sony Corp Driving circuit for a liquid crystal display
WO2009104322A1 (ja) * 2008-02-19 2009-08-27 シャープ株式会社 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路
KR20100048420A (ko) 2008-10-31 2010-05-11 엘지디스플레이 주식회사 액정표시장치
JP5290419B2 (ja) * 2009-07-22 2013-09-18 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
KR101588347B1 (ko) * 2009-09-28 2016-01-26 삼성디스플레이 주식회사 액정 표시패널, 이를 포함하는 액정 표시장치 및 액정 표시장치의 구동 방법
KR20110084730A (ko) * 2010-01-18 2011-07-26 삼성전자주식회사 액정표시장치 및 이의 구동 방법
KR101953805B1 (ko) * 2012-02-22 2019-06-03 삼성디스플레이 주식회사 표시 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007248536A (ja) * 2006-03-13 2007-09-27 Sharp Corp 液晶表示装置ならびにその駆動回路および駆動方法

Also Published As

Publication number Publication date
US20140118331A1 (en) 2014-05-01
US9218776B2 (en) 2015-12-22
KR20140055143A (ko) 2014-05-09

Similar Documents

Publication Publication Date Title
US9548031B2 (en) Display device capable of driving at low speed
KR102037688B1 (ko) 표시 장치
KR101563265B1 (ko) 표시장치 및 그 구동 방법
KR101341906B1 (ko) 액정 표시장치의 구동장치와 그 구동방법
KR101318043B1 (ko) 액정표시장치 및 그 구동방법
KR101951365B1 (ko) 액정 표시 장치
US20100315402A1 (en) Display panel driving method, gate driver, and display apparatus
KR101953805B1 (ko) 표시 장치
KR102025858B1 (ko) 표시 장치
US20120327137A1 (en) Display device and display driving method
KR20070109157A (ko) 액정패널, 이를 구비한 액정표시장치 및 그 구동 방법
KR102028587B1 (ko) 표시 장치
KR102268520B1 (ko) 표시 장치 및 표시 장치의 구동 방법
KR101296641B1 (ko) 액정 표시장치의 구동장치와 그 구동방법
US10942405B2 (en) Display device
KR20100118356A (ko) 액정 표시 장치 및 그 구동 방법
KR20080086617A (ko) 액정표시장치 및 이의 구동방법
KR101308442B1 (ko) 액정표시장치 및 그의 구동 방법
KR20140093474A (ko) 액정표시장치
KR101220206B1 (ko) 액정표시장치의 구동장치 및 이의 구동방법
KR102480834B1 (ko) 저속 구동이 가능한 표시장치
WO2013035623A1 (ja) 液晶表示装置およびその駆動方法
KR20080058760A (ko) 액정표시장치 및 이의 구동방법
KR101298402B1 (ko) 액정패널 및 그를 포함하는 액정표시장치
KR20080097530A (ko) 액정표시장치 및 그 구동방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right