WO2013035623A1 - 液晶表示装置およびその駆動方法 - Google Patents

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WO2013035623A1
WO2013035623A1 PCT/JP2012/072033 JP2012072033W WO2013035623A1 WO 2013035623 A1 WO2013035623 A1 WO 2013035623A1 JP 2012072033 W JP2012072033 W JP 2012072033W WO 2013035623 A1 WO2013035623 A1 WO 2013035623A1
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storage capacitor
potential
scanning signal
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PCT/JP2012/072033
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貢祥 平田
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シャープ株式会社
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a liquid crystal display device that simultaneously selects two scanning signal lines.
  • Patent Document 1 includes two sub-pixels in which one pixel is arranged in the column direction in order to improve the viewing angle, and two scanning signal lines corresponding to two pixel rows in order to increase the screen rewriting speed.
  • a liquid crystal display device that simultaneously selects (simultaneous scanning) is disclosed.
  • a scanning signal line is disposed between two sub-pixels included in one pixel, and the two sub-pixels included in one pixel are connected to the same scanning signal line.
  • a storage capacitor line is disposed between each pixel row, and two sub-pixels included in one pixel are connected to different storage capacitor lines via a capacitor.
  • the potentials of the pixel electrodes of the two sub-pixels included in one pixel can be made different from each other by changing the potential of the storage capacitor wiring.
  • two data lines left data line and right data line
  • pixel electrodes of two sub-pixels of odd-numbered pixels included in the same pixel column are arranged on the left side. While connected to the data line, the pixel electrodes of the two sub-pixels of the even-numbered pixels are connected to the right data line. Then, by simultaneously selecting two continuous scanning signal lines (scanning signal lines connected to odd-numbered pixels and scanning signal lines connected to even-numbered pixels), the screen rewriting speed is increased.
  • the inventors of the present application have found that the following problems occur when two scanning signal lines are simultaneously selected as described above. For example, when two adjacent scanning signal lines are selected simultaneously, considering the first to sixth pixels arranged in the column (vertical) direction in the same pixel column, the first pixel and the second pixel are simultaneously selected. Writing is performed, then simultaneous writing is performed on the third pixel and the fourth pixel, and then simultaneous writing is performed on the fifth pixel and the sixth pixel.
  • there are two types of storage capacitor lines a storage capacitor line between two pixels to which simultaneous writing is performed and a storage capacitor line between two pixels to be written at different timings.
  • the potential of the storage capacitor wiring adjacent to the pixel fluctuates for a short period immediately after the gate is turned off due to the influence of the parasitic capacitance between the pixel electrode and the scanning signal line.
  • This variation affects the potential of the corresponding pixel electrode.
  • the magnitude of the potential fluctuation of the storage capacitor wiring differs between the storage capacitor wiring between two pixels to which simultaneous writing is performed and the storage capacitor wiring between two pixels to be written at different timings. Therefore, the influence on the potential of the pixel electrode is different. This difference in influence may be visually recognized as horizontal stripe-shaped unevenness on the screen.
  • An object of the present invention is to improve the display quality of a liquid crystal display device that simultaneously selects two scanning signal lines.
  • one pixel includes a first pixel electrode, a second pixel electrode, a first transistor, and a second transistor, with the direction in which the scanning signal lines are arranged in the column direction, and the first pixel electrode, the second pixel electrode, the first transistor, and the second transistor.
  • the gate of one transistor and the gate of the second transistor are connected to the same scanning signal line, and the first pixel electrode of the pixel is connected to the data signal line through the first transistor and the second of the same pixel.
  • the pixel electrode is connected to the same data signal line through the second transistor, and a storage capacitor is formed between the first pixel electrode and the second pixel electrode of the same pixel which are different from each other.
  • the first pixel electrode of the first pixel and the first pixel electrode of the second pixel are different from each other.
  • the second pixel electrode of the first pixel and the first pixel electrode of the second pixel form a storage capacitor between the same storage capacitor lines, and are adjacent to each other in the column direction.
  • a liquid crystal display device that simultaneously scans two scanning signal lines two by two so as to simultaneously write data to two pixels, and a first scan connected to the gates of the first and second transistors of the first pixel After the scanning signal of the signal line and the scanning signal of the second scanning signal line connected to the gates of the first and second transistors of the second pixel are simultaneously turned OFF, the first pixel electrode of the first pixel
  • the effective value of the potential of the first storage capacitor line forming the storage capacitor between the first pixel and the second pixel electrode of the first pixel and the first pixel of the second pixel are changed by a first amount in the first direction.
  • the effective value of the potential of the second storage capacitor wiring is characterized in that it comprises a retention capacitor line drive unit for different second quantity change and the first amount in a direction opposite to the said first direction.
  • one pixel includes the first pixel electrode, the second pixel electrode, the first transistor, and the second transistor, with the direction in which the scanning signal lines are arranged in the column direction, and the same pixel
  • the gate of the first transistor and the gate of the second transistor are connected to the same scanning signal line
  • the first pixel electrode of the pixel is connected to the data signal line via the first transistor.
  • the second pixel electrode is connected to the same data signal line through the second transistor, and the first pixel electrode and the second pixel electrode of the same pixel have a storage capacitor between different storage capacitor lines.
  • the first pixel electrode of the first pixel and the first pixel electrode of the second pixel are different from each other in the first pixel and the second pixel that are formed and are adjacent to each other in the column direction.
  • the second pixel electrode of the first pixel and the first pixel electrode of the second pixel form a storage capacitor between the same storage capacitor lines, and a column A driving method of a liquid crystal display device for simultaneously scanning two scanning signal lines at a time so as to simultaneously write data to two pixels adjacent in a direction, wherein the gates of the first and second transistors of the first pixel
  • the scanning signal of the first scanning signal line connected to the first scanning signal line and the scanning signal of the second scanning signal line connected to the gates of the first and second transistors of the second pixel are simultaneously turned OFF, and then the first pixel
  • the effective value of the potential of the first storage capacitor wiring that forms a storage capacitor with the first pixel electrode is changed by a first amount in the first direction, and the second pixel electrode and the first pixel of the first pixel are changed.
  • the effective voltage between the polarities of the pixel electrodes corresponding to the second storage capacitor wiring can be lowered.
  • one pixel includes a first pixel electrode, a second pixel electrode, a first transistor, and a second transistor, with the direction in which the scanning signal lines are arranged in the column direction, and the first pixel electrode, the second pixel electrode, the first transistor, and the second transistor.
  • the gate of one transistor and the gate of the second transistor are connected to the same scanning signal line, and the first pixel electrode of the pixel is connected to the data signal line through the first transistor and the second of the same pixel.
  • the pixel electrode is connected to the same data signal line through the second transistor, and a storage capacitor is formed between the first pixel electrode and the second pixel electrode of the same pixel which are different from each other.
  • the first pixel electrode of the first pixel and the first pixel electrode of the second pixel are different from each other.
  • the second pixel electrode of the first pixel and the first pixel electrode of the second pixel form a storage capacitor between the same storage capacitor lines, and are adjacent to each other in the column direction.
  • a liquid crystal display device that simultaneously scans two scanning signal lines two by two so as to simultaneously write data to two pixels, and a first scan connected to the gates of the first and second transistors of the first pixel After the scanning signal of the signal line and the scanning signal of the second scanning signal line connected to the gates of the first and second transistors of the second pixel are simultaneously turned OFF, the first pixel electrode of the first pixel
  • the effective value of the potential of the first storage capacitor line forming the storage capacitor between the first pixel and the second pixel electrode of the first pixel and the first pixel of the second pixel are changed by a first amount in the first direction.
  • the effective value of the potential of the second storage capacitor wiring is characterized in that it comprises a retention capacitor line drive unit for different second quantity change and the first amount in a direction opposite to the said first direction.
  • one pixel includes the first pixel electrode, the second pixel electrode, the first transistor, and the second transistor, with the direction in which the scanning signal lines are arranged in the column direction, and the same pixel
  • the gate of the first transistor and the gate of the second transistor are connected to the same scanning signal line
  • the first pixel electrode of the pixel is connected to the data signal line via the first transistor.
  • the second pixel electrode is connected to the same data signal line through the second transistor, and the first pixel electrode and the second pixel electrode of the same pixel have a storage capacitor between different storage capacitor lines.
  • the first pixel electrode of the first pixel and the first pixel electrode of the second pixel are different from each other in the first pixel and the second pixel that are formed and are adjacent to each other in the column direction.
  • the second pixel electrode of the first pixel and the first pixel electrode of the second pixel form a storage capacitor between the same storage capacitor lines, and a column A driving method of a liquid crystal display device for simultaneously scanning two scanning signal lines at a time so as to simultaneously write data to two pixels adjacent in a direction, wherein the gates of the first and second transistors of the first pixel
  • the scanning signal of the first scanning signal line connected to the first scanning signal line and the scanning signal of the second scanning signal line connected to the gates of the first and second transistors of the second pixel are simultaneously turned OFF, and then the first pixel
  • the effective value of the potential of the first storage capacitor wiring that forms a storage capacitor with the first pixel electrode is changed by a first amount in the first direction, and the second pixel electrode and the first pixel of the first pixel are changed.
  • FIG. 4 is a timing chart showing a reference example in which the CS potential of each CS line is driven with the same amplitude in the liquid crystal display device. It is a figure which shows the position of the bright sub pixel and dark sub pixel in a certain frame in the said reference example. It is a figure which expands and shows the fluctuation
  • FIG. 4 is a timing chart showing an operation example of driving the CS potential of each CS line with different amplitudes in the liquid crystal display device. It is a figure which shows the position of the bright sub pixel and dark sub pixel in a certain frame of the one part pixel of the said liquid crystal display device. It is a figure which shows the position of the bright sub pixel and dark sub pixel in the flame
  • 4 is a timing chart showing an operation example of driving the CS potential of each CS line with different amplitudes in the liquid crystal display device. 4 is a timing chart showing an operation example of driving the CS potential of each CS line with different amplitudes in the liquid crystal display device.
  • the extending direction of the scanning signal lines is hereinafter referred to as the row direction.
  • the scanning signal line may extend in the horizontal direction or in the vertical direction when the liquid crystal display device is used (viewed).
  • FIG. 1 is a block diagram showing the configuration of the liquid crystal display device 1 of the present embodiment.
  • the liquid crystal display device 1 includes a gate driver 2 (scanning signal line drive unit), a CS driver 3 (retention capacitor line drive unit), a drive signal generation circuit / video signal generation circuit 4 (display control unit), a demultiplexer 5, and a pixel array. 6 is provided. Further, the liquid crystal display device 1 includes a gate line (scanning signal line) G (i), a CS line (holding capacity wiring) CSL (i ′), a source line (data signal line) SLx (j) / SLy (j), And an output signal line vd (k).
  • i is an integer of 1 ⁇ i ⁇ n
  • i ′ is an integer of 0 ⁇ i ′ ⁇ n
  • j is an integer of 1 ⁇ j ⁇ m
  • k is an integer of 1 ⁇ k ⁇ l ⁇ m.
  • the pixel array 6 has a configuration in which the pixels 40 are arranged in a matrix of n rows and m columns. Each pixel 40 includes two sub-pixels Pa ⁇ Pb arranged in the column direction.
  • a gate line G (i) is arranged for the pixel 40 located in i row and j column so as to pass between the two sub pixels Pa and Pb of the pixel, and above the pixel (above the sub pixel Pa).
  • the CS line CSL (i-1) is arranged, and the CS line CSL (i) is arranged below the pixel (under the sub-pixel Pb).
  • the gate line G (i) and the CS line CSL (i) extend along the row.
  • the source line SLx (j) is disposed on the left side of the pixel, and the source line SLy (j) is disposed on the right side of the pixel.
  • the source lines SLx (j) and SLy (j) extend along the columns.
  • the gate driver 2 is a drive circuit that drives n rows of pixels 40 via the gate line G (i).
  • the gate line G (i) is connected to both sub-pixels Pa ⁇ Pb of each pixel 40 in the i-th row.
  • the CS driver 3 is a drive circuit that drives the pixels 40 for n rows via the CS line CSL (i ′).
  • the sub pixel Pa on the upper side of each pixel 40 in the i 'row is connected to the CS line CSL (i'-1), and the sub pixel Pb on the lower side of each pixel 40 in the i' row is connected to the CS line It is connected to CSL (i ′).
  • the CS driver 3 supplies a storage capacitor wiring signal to each CS line CSL (i ′).
  • the CS line CSL (i) may be connected to the same CS trunk wiring (not shown) for each CS line to which the same storage capacitor wiring signal is supplied.
  • the CS driver can supply the same storage capacitor line signal to the plurality of CS lines (i) by supplying the storage capacitor line signal to the CS trunk line.
  • the drive signal generation circuit / video signal generation circuit 4 is a control drive circuit for performing image display, and generates timings such as a gate start pulse, a gate clock, a source start pulse, and a source clock used for display operation. Circuit.
  • the drive signal generation circuit / video signal generation circuit 4 outputs a multi-gradation video signal from the video output terminal, and the source lines SLx (j) and SLy (j) through the output signal line vd (k) and the demultiplexer 5.
  • Drive The drive signal generation circuit / video signal generation circuit 4 simultaneously outputs a signal s1 for driving and controlling the gate driver 2 to the gate driver 2 and outputs a signal s2 for driving and controlling the CS driver 3 to the CS driver 3. To do. As a result, display data is written to each pixel 40 to display an image.
  • the demultiplexer 5 distributes the data input from the output signal line vd (k) to the corresponding source lines SLx (j) and SLy (j), and outputs them.
  • the source line SLx (j) arranged on the left side of the pixel is connected to both sub-pixels Pa and Pb of the odd-numbered pixels counted from the top of the j-th column.
  • the source line SLy (j) arranged on the right side of the pixel is connected to both sub-pixels Pa and Pb of even-numbered pixels counted from the top of the j-th column.
  • FIG. 2 is a diagram showing a partial configuration of the pixel array included in the liquid crystal display device 1 as an equivalent circuit.
  • the pixel 40 in the i-th row / j-th column includes two pixel electrodes 41 arranged in the column direction corresponding to the two sub-pixels Pa (i, j) / Pb (i, j).
  • the gate line Gi is arranged between the two sub-pixels Pa (i, j) ⁇ Pb (i, j).
  • a CS line CSLi-1 is arranged above the upstream (upper) sub-pixel Pa (i, j) in the scanning direction, and below the sub-pixel Pb (i, j) downstream (downward) in the scanning direction.
  • a CS line CSLi is arranged on the side.
  • the source line SLxj is arranged on the left side of the sub-pixels Pa (i, j) and Pb (i, j), and the source line SLyj is arranged on the right side.
  • the subpixels Pa (i, j) and Pb (i, j) sandwich the liquid crystal layer between the counter electrodes COM and form a liquid crystal capacitance Clc. Further, the pixel electrode 41 of the upper sub-pixel Pa (i, j) forms a storage capacitor Ccs with the CS line CSLi-1 adjacent to (adjacent to) the upper side. Similarly, the pixel electrode 41 of the lower sub-pixel Pb (i, j) forms a storage capacitor Ccs with the CS line CSLi adjacent to (adjacent to) the lower side.
  • the gate electrodes of the transistors of the subpixels Pa (i, j) ⁇ Pb (i, j) are connected to a gate line Gi passing between the subpixels Pa (i, j) ⁇ Pb (i, j). .
  • the pixel electrodes 41 of the sub-pixels Pa and Pb of the pixels 40 in the odd-numbered rows and odd-numbered columns are connected to the source line SLx arranged on the left side via transistors.
  • the pixel electrodes of the sub-pixels Pa and Pb of the pixels 40 in the odd-numbered rows and even-numbered columns are connected to the source line SLy arranged on the right side through transistors.
  • the pixel electrodes of the sub-pixels Pa and Pb of the pixels 40 in the even-numbered rows and odd-numbered columns (for example, (1, 2)) are connected to the source line SLy arranged on the right side through transistors. .
  • the pixel electrodes of the sub-pixels Pa and Pb of the pixels 40 in the even-numbered rows and the even-numbered columns are connected to the source line SLx arranged on the left side thereof via transistors.
  • the pixels (two subpixels) connected to the left source line SLx and the pixels (two subpixels) connected to the right source line SLy are alternately arranged. It is out.
  • pixels (two subpixels) connected to the left source line SLx and pixels (two subpixels) connected to the right source line SLy are alternately arranged. Yes.
  • the two subpixels Pa and Pb of each pixel 40 are connected to the same gate line and are connected to the same source line, so that two subpixels included in one pixel are supplied from the source line. The same data potential is written.
  • two source pixels connected in the column direction are connected to different source lines, for example, two adjacent gate lines G1 and G2 are simultaneously selected (simultaneous scanning) and connected to the gate line G1 (sub-pixels).
  • Pa (1,1) ⁇ Pb (1,1)) and pixels (subpixels Pa (2,1) ⁇ Pb (2,1)) connected to the gate line G2 can be simultaneously written with different data potentials. it can.
  • a positive data signal is supplied from the source line SLx arranged on the left side of the pixel with reference to the potential of the counter electrode COM, and from the source line SLy arranged on the right side of the pixel.
  • a negative polarity data signal is supplied.
  • a negative data signal is supplied from the source line SLx arranged on the left side of the pixel, and a positive data signal is supplied from the source line SLy arranged on the right side of the pixel.
  • two sub-pixels included in one pixel form a storage capacitor Ccs between different CS lines.
  • an upper sub-pixel Pa (1, 1) of a certain pixel is connected to a CS line CSL0 disposed above the pixel via a storage capacitor Ccs, and a corresponding lower sub-pixel Pb (1, 1) is connected.
  • the upper sub-pixel Pa (2, 1) of the pixel adjacent below the pixel is connected to the CS line CSL1 disposed above the pixel via the storage capacitor Ccs, and the corresponding lower sub-pixel Pb (2, 1) is connected to a CS line CSL2 disposed below the pixel via a storage capacitor Ccs.
  • the transistor of each sub-pixel has an N channel in which the transistor is turned on (conductive state) when the gate potential is high (High), and the transistor is turned off when the gate potential is low (Low).
  • Type transistor a P-channel transistor in which the gate potential and the ON / OFF state are reversed can also be used.
  • FIG. 3 is a timing chart showing a reference example in which the CS potential of each CS line is driven with the same amplitude in the liquid crystal display device 1.
  • FIG. 3 shows the potential (CS potential) supplied to the CS lines CSL0 to CSL27 and the gate pulse supplied to the gate lines G1 to G28 with respect to time (horizontal axis).
  • each gate pulse shows only a part of the rising period.
  • two adjacent gate lines are selected at the same time, and data is simultaneously written in each sub-pixel of two adjacent pixel rows. For example, data is simultaneously written to a pixel row connected to the gate line G1 and a pixel row connected to the gate line G2.
  • the gate lines G3 and G4 are simultaneously selected. In this manner, two gate lines are simultaneously selected in the order in which they are arranged in the scanning direction, and writing in one vertical scanning period (1 V) is performed.
  • a storage capacitor wiring signal whose polarity with respect to a reference potential (the potential of the counter electrode COM) is inverted is supplied to each CS line for each of a plurality of horizontal scanning periods. Thereby, the potential of each CS line is inverted at a constant period.
  • the width (amplitude) of the CS potential change is the same regardless of the CS line.
  • the storage capacitor wiring signal supplied to the CS line CSL0 and the CS line CSL1 has an inverted phase, and always has a reverse polarity potential.
  • FIG. 3 the reference example shown in FIG.
  • the potential of each CS line is inverted every six horizontal scanning periods, and the timing at which the potential changes every four CS lines is shifted by two horizontal scanning periods. Therefore, there are six types (six phases) of timing (phase) types of the storage capacitor wiring signal.
  • the circled numbers attached to the storage capacitor wiring signal of each CS line in FIG. 3 indicate the type of the storage capacitor wiring signal.
  • the upper sub-pixel Pa written by the gate line G1 is connected to the CS line CSL0 via the storage capacitor Ccs, and the lower sub-pixel Pb written by the gate line G1 is held by the CS line CSL1. They are connected via a capacitor Ccs.
  • the upper sub-pixel Pa written by the gate line G2 is connected to the CS line CSL1 via the storage capacitor Ccs, and the lower sub-pixel Pb written by the gate line G2 is connected to the CS line CSL2. Connected via Ccs.
  • the gate pulse of the gate line G1 is drawn so as to overlap the storage capacitor wiring signal of CSL0 and CSL1
  • the gate pulse of the gate line G2 is expressed by the storage capacitor wiring signal of CSL1 and CSL2. It is drawn to overlap. The same applies to other gate pulses and storage capacitor wiring signals.
  • the potentials of the pixel electrodes of the subpixel Pa and the subpixel Pb of one pixel are the same, so the subpixel of one pixel Pa and the brightness of the sub-pixel Pb are the same.
  • the potential of the CS line CSL0 changes from Low to High
  • the potential of the CS line CSL1 changes from High to Low.
  • the potential of the CS line CSL0 is increased, for example, the potential of the sub-pixel Pa (1, 1) connected to the CS line CSL0 is increased (pushed up) via the storage capacitor Ccs.
  • the effective voltage of the sub-pixels Pa (1,1) increases, and the sub-pixels Pb The effective voltage of (1, 1) decreases.
  • the effective voltage means an average value (effective value) in one frame of the absolute value of the potential difference between the pixel electrode 41 and the counter electrode COM.
  • one of the two sub-pixels Pa (1, 1) and Pb (1, 1) written with the same data can be a bright sub-pixel and the other can be a dark sub-pixel.
  • the potential of the negative polarity pixel electrode rises (approaches the potential of the counter electrode COM) when the CS potential rises after the data is written (after the gate is closed). Therefore, the pixel voltage of the sub-pixel (the absolute value of the potential difference between the pixel electrode and the counter electrode COM) becomes small and becomes a dark sub-pixel.
  • the sub-pixel Pa (1, 1) is a positive light sub-pixel
  • the sub-pixel Pb (1, 1) is a positive dark sub-pixel
  • the sub-pixel Pa (1,2) is a negative dark sub-pixel
  • the sub-pixel Pb (1,2) is a negative bright sub-pixel
  • the sub-pixel Pa (2,1) is a negative bright sub-pixel.
  • Sub-pixel Pb (2, 1) is a negative dark sub-pixel
  • sub-pixel Pa (2, 2) is a positive dark sub-pixel
  • sub-pixel Pb (2, 2) is a positive bright sub-pixel. become.
  • dot inversion driving and light / dark checkered display display in which bright subpixels and dark subpixels are alternately arranged in the row direction and the column direction
  • white-painted subpixels indicate bright subpixels
  • dot-painted subpixels indicate dark subpixels.
  • the CS potentials of adjacent CS lines are changed in the opposite direction, whereby two sub-pixels included in one pixel are changed to a bright sub-pixel and a dark sub-pixel. Can be.
  • a change (increase or decrease) in the CS potential due to the storage capacitor wiring signal after data is written to the sub-pixel in a certain frame (after the gate is closed) is indicated by an arrow.
  • the amount of change in the CS potential is the same for both rising and falling.
  • FIG. 5 is an enlarged view showing the variation of the CS potentials of the gate pulses of the gate lines G1 and G2 and the adjacent CS lines CSL0, CSL1, and CSL2.
  • the CS potential of the CS lines CSL0, CSL1, and CSL2 connected via the storage capacitor Ccs also decreases immediately after the gate is turned off. Since the gate potential of the gate line decreases from High to Low when the gate is OFF, the CS potential of any CS line decreases immediately after the gate OFF of the subpixel adjacent to the CS line. Since each CS line CSL is connected to a power source (CS driver 3) for supplying a storage capacitor wiring signal, the CS potentials of the CS lines CSL0, CSL1, and CSL2 reach the respective reference potentials in a short period thereafter. Recover (rise).
  • the reference potential referred to here is a potential based on the supplied storage capacitor wiring signal, the CS line CSL0 / CSL2 is the CS potential Low potential, and the CS line CSL1 is the CS potential High potential ( (See FIG. 3).
  • the CS line CSL2 is arranged between the gate lines G2 and G3 which are not simultaneously selected. Therefore, the lowering of the potential received from the sub-pixel (for example, Pb (2, 1)) connected to the gate line G2 on the upper side of the CS line CSL2, and the sub-pixel (Pa) connected to the gate line G3 on the lower side of the CS line CSL2 It occurs at a timing different from the effect of the potential drop received from (3, 1)).
  • the CS line CSL1 is disposed between the gate lines G1 and G2 that are simultaneously selected. The sub-pixels connected to the simultaneously selected gate lines G1 and G2 are simultaneously turned off.
  • the subpixels for example, Pb (1, 1) and Pa (2, 1) connected to the simultaneously selected gate lines G1 and G2 above and below the CS line CSL1 are simultaneously affected by a potential drop. Therefore, the CS potential of the CS line CSL1 disposed between the simultaneously selected gate lines is immediately after the gate is turned off as compared to the CS potential of the CS lines CSL0 and CSL2 disposed between the gate lines that are not simultaneously selected. Depressed greatly.
  • the same data potential is written to the pixel electrodes of the sub-pixel Pa (2, 1) and the sub-pixel Pb (2, 1), and is affected by the gate OFF due to the gate parasitic capacitance. Decreases by the same amount.
  • the decrease in the potential of the CS line CSL1 adjacent to the sub-pixel Pa (2, 1) is larger than the CS line CSL2 adjacent to the sub-pixel Pb (2, 1).
  • the potential of the CS line CSL1 is raised higher than that of the CS line CSL2 after the gate is turned off. Therefore, the potential of the pixel electrode of the sub-pixel Pa (2, 1) connected to the CS line CSL1 via the storage capacitor Ccs is higher than that of the sub-pixel Pb (2, 1).
  • the change in the potential of the pixel electrode is caused by the on / off pulse of the gate voltage and always has the same polarity, the DC component is superimposed on the sub-pixel and the pixel voltage (absolute value of the potential difference between the pixel electrode and the counter electrode COM) is obtained. change.
  • the gate pulse scanning signal
  • the moment when each pixel is turned off is slightly different depending on the polarity of the data potential of the pixel. That is, the gate OFF timing of the pixel to which the positive polarity data is written is 1 to several ⁇ sec earlier than the gate OFF timing of the pixel to which the negative polarity data is written. Since the CS potential also changes during this period (after the pixel in which the positive polarity data has been written is turned off, and until the pixel in which the negative polarity data has been written is turned off), the polarity of the data is applied to the pixel electrode. Depending on the potential change occurs.
  • the change amount of the effective voltage between polarities applied to the pixel electrode of the sub-pixel due to the change in the CS potential is that the sub-pixel is adjacent to the CS line arranged between two gate lines that are simultaneously selected (retention capacitor). It is determined whether or not it is connected via
  • the effective voltage between polarities is the difference between the potential of the pixel electrode when the positive polarity data is written in the sub-pixel and the potential of the pixel electrode when the negative polarity data of the same gradation is written. Means. Therefore, a subpixel adjacent to a CS line disposed between two gate lines that are simultaneously selected, and a subpixel adjacent to a CS line disposed between two gate lines that are not simultaneously selected The effective voltage differs between the polarities.
  • the effective voltage between polarities substantially affects the brightness of the sub-pixel. Therefore, this influence may be visually recognized as horizontal stripe-shaped unevenness on the screen.
  • a sub-pixel adjacent to the CS line disposed between the two gate lines selected simultaneously, and a sub-pixel adjacent to the CS line disposed between the two gate lines not simultaneously selected The potential shift differs by a certain voltage regardless of the gradation of the data. Therefore, when displaying an image with a low gradation (16 to 128 in the case of 256 gradations), the horizontal stripe-shaped unevenness is more visible.
  • the effective voltage between the polarities of the bright pixels increases, so that the horizontal stripes are more visible.
  • subpixels Pa (2, 1) and Pb (1, 2) adjacent to a CS line arranged between two gate lines that are simultaneously selected are subpixels that become bright subpixels by CS driving.
  • the CS potential fluctuates greatly during the above-described timing shift when the gates are simultaneously turned OFF, causing a larger decrease in effective voltage between polarities.
  • the subpixels Pa (1,1) and Pb (2,2) adjacent to the CS line arranged between two gate lines that are not simultaneously selected have a small amount of variation in the CS potential.
  • the decrease in effective voltage is smaller than Pa (2, 1) ⁇ Pb (1, 2).
  • CS drive is performed to improve the viewing angle to create bright and dark subpixels.
  • the balance between the bright and dark subpixels changes for each CS line due to the simultaneous gate OFF. For example, when the screen is viewed obliquely from the side, uneven horizontal stripes may be visually recognized.
  • the amplitude of the storage capacitor wiring signal of the CS line arranged between the two gate lines selected at the same time and the two gate lines not selected at the same time are arranged.
  • the potential of the pixel electrode is corrected by making the amplitude of the storage capacitor wiring signal of the CS line different. Accordingly, the sub-pixel adjacent to the CS line disposed between the two gate lines that are simultaneously selected and the sub-pixel adjacent to the CS line disposed between the two gate lines that are not simultaneously selected. Correct the effective voltage between polarities.
  • FIG. 6 is a timing chart showing an operation example of driving the CS potential of each CS line with different amplitudes in the liquid crystal display device 1 of the present embodiment.
  • FIG. 6 shows the potential (CS potential) supplied to the CS lines CSL0 to CSL27 and the gate pulse (scanning signal) supplied to the gate lines G1 to G28 with respect to time (horizontal axis).
  • each gate pulse shows only a part of the rising period.
  • two adjacent gate lines are simultaneously selected, and data is simultaneously written in each sub-pixel of two adjacent pixel rows.
  • data is simultaneously written to a pixel row connected to the gate line G1 and a pixel row connected to the gate line G2.
  • the gate lines G3 and G4 are simultaneously selected. In this manner, two gate lines are simultaneously selected in the order in which they are arranged in the scanning direction, and writing in one vertical scanning period (1 V) is performed.
  • a storage capacitor wiring signal whose polarity with respect to the reference potential (the potential of the counter electrode COM) is inverted is supplied to each CS line for each of a plurality of horizontal scanning periods. Is done. Thereby, the potential of each CS line is inverted at a constant period.
  • the width of change (change amount, amplitude) of the CS potential is different for each CS line.
  • the CS lines with even numbers (CSL0, CSL2, CSL4...) Have a CS potential change width of V1.
  • the odd numbered CS lines (CSL1, CSL3, CSL5,...) Have a change width of CS potential V2 larger than V1.
  • the storage capacitor wiring signals supplied to the CS line CSL0 and the CS line CSL1 have opposite phases, and the amplitude of the CS line CSL1 is larger than that of the CS line CSL0.
  • the potential of each CS line is inverted every six horizontal scanning periods, and the timing at which the potential changes every four CS lines is shifted by two horizontal scanning periods.
  • the CS line CSL0 and the CS line CSL13 have the same phase but different amplitudes. For this reason, there are 12 types (12 phases) of timing (phase) types of storage capacitor wiring signals.
  • the circled numbers attached to the storage capacitor wiring signal of each CS line in FIG. 6 indicate the type of the storage capacitor wiring signal.
  • the upper sub-pixel Pa written by the gate line G1 is connected to the CS line CSL0 via the storage capacitor Ccs, and the lower sub-pixel Pb written by the gate line G1 is held by the CS line CSL1. They are connected via a capacitor Ccs (see FIG. 2).
  • the upper sub-pixel Pa written by the gate line G2 is connected to the CS line CSL1 via the storage capacitor Ccs, and the lower sub-pixel Pb written by the gate line G2 is connected to the CS line CSL2. Connected via Ccs.
  • the gate pulse of the gate line G1 is drawn so as to overlap the storage capacitor wiring signal of CSL0 and CSL1
  • the gate pulse of the gate line G2 is expressed by the storage capacitor wiring signal of CSL1 and CSL2. It is drawn to overlap. The same applies to other gate pulses and storage capacitor wiring signals.
  • the potentials of the pixel electrodes of the subpixel Pa and the subpixel Pb of one pixel are the same, so the subpixel of one pixel Pa and the brightness of the sub-pixel Pb are the same.
  • the potential of the CS line CSL0 changes from Low to High and the potential of the CS line CSL1 changes from High to Low at time t1 after the elapse of several horizontal scanning periods.
  • the potential of the CS line CSL0 is increased, for example, the potential of the sub-pixel Pa (1, 1) connected to the CS line CSL0 is increased (pushed up) via the storage capacitor Ccs.
  • the effective voltage of the sub-pixels Pa (1,1) increases, and the sub-pixels Pb The effective voltage of (1, 1) decreases.
  • the effective voltage means an average value (effective value) in one frame of the absolute value of the potential difference between the pixel electrode 41 and the counter electrode COM.
  • one of the two sub-pixels Pa (1, 1) and Pb (1, 1) written with the same data can be a bright sub-pixel and the other can be a dark sub-pixel.
  • the potential of the negative polarity pixel electrode rises (approaches the potential of the counter electrode COM) when the CS potential rises after the data is written (after the gate is closed). Therefore, the pixel voltage of the sub-pixel (the absolute value of the potential difference between the pixel electrode and the counter electrode COM) becomes small and becomes a dark sub-pixel.
  • the effective voltage between the polarities of the subpixels adjacent to the CS line arranged between two simultaneously selected gate lines is It becomes smaller than the effective voltage between polarities of the subpixels adjacent to the CS line arranged between the two unselected gate lines.
  • the CS potential of the CS line CSL1 arranged between the gate lines that are simultaneously selected is driven so as to drop first after the gate is turned off.
  • the potential of the sub-pixel connected to the CS line 1 arranged between the simultaneously selected gate lines is lowered.
  • the CS potentials of the CS lines CSL0 and CSL2 arranged between the gate lines that are not simultaneously selected are driven to rise first after the gate is turned off.
  • the potential of the sub-pixel connected to the CS lines CSL0 and CSL2 arranged between the gate lines that are not simultaneously selected is pushed up.
  • the CS potential decrease width V2 of the CS line CSL1 disposed between the simultaneously selected gate lines is the CS potential of the CS lines CSL0 and CSL2 disposed between the gate lines that are not simultaneously selected. It is larger than the rising width V1. Therefore, the potential of the sub-pixel connected to the CS line arranged between the gate lines selected at the same time is greatly lowered by the inversion (decrease) of the CS potential of the CS line CSL1 at time t1 after the gate is turned off.
  • the potential of the sub-pixel connected to the CS line arranged between the gate lines that are not selected at the same time is increased by the reversal (rise) of the CS potential of the CS lines CSL0 and CSL2 at time t1 after the gate is turned off. .
  • FIG. 7 is a diagram showing the positions of the bright sub-pixels and the dark sub-pixels in a certain frame of some pixels of the liquid crystal display device 1 of the present embodiment.
  • Two sub-pixels Pa and Pb of the same pixel 40 are connected to CS lines having different CS potential changes (increase or decrease) after the gate is turned off. Therefore, one sub-pixel of one pixel 40 becomes a bright sub-pixel. The other sub-pixel becomes a dark sub-pixel.
  • the sub pixel Pa (1,1) is a positive light sub pixel
  • the sub pixel Pb (1,1) is a positive dark sub pixel
  • the sub pixel Pa (1,2) is a negative polarity.
  • the subpixel Pb (1,2) is a negative bright subpixel
  • the subpixel Pa (2,1) is a negative bright subpixel
  • the subpixel Pb (2,1) is negative.
  • the sub-pixel Pa (2, 2) is a positive dark sub-pixel
  • the sub-pixel Pb (2, 2) is a positive bright sub-pixel.
  • white-painted subpixels indicate bright subpixels
  • dot-painted subpixels indicate dark subpixels.
  • the change (increase or decrease) of the CS potential due to the storage capacitor wiring signal after data is written to the sub-pixel in a certain frame (after the gate is closed) is indicated by an arrow.
  • the amount of change in the CS potential is greater in the CS line arranged between the simultaneously selected gate lines than in the CS line arranged between the gate lines not simultaneously selected.
  • FIG. 8 is a diagram showing the positions of the bright sub-pixels and dark sub-pixels in the next frame of the frame shown in FIG. 7 of some pixels of the liquid crystal display device 1 of the present embodiment.
  • FIG. 9 is a timing chart in the frame shown in FIG. 8 (the frame next to the frame shown in FIG. 6).
  • the polarity of the data signal of each source line is inverted compared to the previous frame shown in FIG.
  • the direction of the CS potential change (rising or descending) of each CS line after the gate is turned off is also reversed with respect to the previous frame.
  • FIG. 8 the frame shown in FIG.
  • the sub pixel Pa (1, 1) is a negative bright sub pixel
  • the sub pixel Pb (1, 1) is a negative dark sub pixel
  • the sub pixel Pa (1, 2) is The positive dark subpixel
  • the subpixel Pb (1,2) is the positive bright subpixel
  • the subpixel Pa (2,1) is the positive bright subpixel
  • the subpixel Pb (2,1) Is a positive dark subpixel
  • subpixel Pa (2,2) is a negative dark subpixel
  • subpixel Pb (2,2) is a negative bright subpixel.
  • white-painted subpixels indicate bright subpixels
  • dot-painted subpixels indicate dark subpixels.
  • the subpixel Pa (2, 1) As the frame shown in FIG. 7, among the subpixels connected to (adjacent to) the CS lines arranged between the simultaneously selected gate lines, for example, the subpixel Pa (2, 1).
  • the effective voltage of Pb (1,2) becomes larger due to the reversal (decrease) of the CS potential having a large amplitude.
  • the effective voltages of subpixels Pa (2, 1) and Pb (1, 2), which are positive bright subpixels are inverted due to the CS potential having a large amplitude. Become bigger. Accordingly, the CS potentials of the CS lines arranged between the simultaneously selected gate lines are simultaneously selected by making the amplitude of the CS potentials of the CS lines arranged between the gate lines not simultaneously selected.
  • the effective voltage between polarities of the bright subpixels adjacent to the CS line arranged between the gate lines can be increased.
  • a decrease in effective voltage between polarities of sub-pixels connected to CS lines arranged between simultaneously selected gate lines that is, a decrease in brightness caused by a change in CS potential when the gate is OFF. It can be corrected.
  • the effective voltage between the polarities of the bright sub-pixels connected to the CS line arranged between the simultaneously selected gate lines and the gate line not simultaneously selected are arranged. It is possible to make the effective voltage between the polarities of the bright sub-pixels connected to the CS line the same. Note that the brightness of the bright sub-pixel has a greater influence on the brightness of the pixel than the dark sub-pixel, particularly at low gradations. Therefore, by increasing the effective voltage between the polarities of the bright sub-pixels connected to the CS lines arranged between the simultaneously selected gate lines, it is possible to prevent occurrence of horizontal stripe-like unevenness visible on the screen. Can do.
  • the gate lines selected at the same time are the same even if the frame changes. Therefore, also in the frame shown in FIG. 8, the CS potential of each CS line temporarily decreases as shown in FIG. 5 as the gate potential decreases when the gate is OFF. Then, the CS potential of the CS line arranged between the simultaneously selected gate lines is lower immediately after the gate is turned off than the CS potential of the CS line arranged between the gate lines not simultaneously selected. To do.
  • the CS potential of the CS line arranged between the gate lines that are not simultaneously selected is lowered with a small amplitude, and the simultaneous selection is performed.
  • the CS potential of the CS line arranged between the gate lines to be increased is increased with a large amplitude.
  • the CS potential is periodically inverted.
  • the CS potential is not necessarily inverted periodically.
  • the CS lines CSL0 and CSL1 shown in FIG. 6 will be described.
  • the potential (potential before time t1) supplied to the CS line CSL0 by the CS driver 3 is set.
  • the effective value of the potential of the CS line CSL0 is increased by the first width after the gate is turned off.
  • the potential of the CS line CSL1 after the gate is turned OFF with reference to the potential (potential before time t1) supplied by the CS driver 3 to the CS line CSL1.
  • the effective value is lowered by a second width larger than the first width.
  • the effective value of the CS line potential is one frame period with respect to the reference potential (the potential when the gate is turned off as shown in FIG. 6) (more precisely, from when the gate is turned off until the next gate is turned on). Mean period) of the CS line potential. For example, even if there are a period in which the potential is higher and lower than the reference potential, if the period in which the potential is higher than the reference potential is long, the effective voltage of the subpixel in which data is written with positive polarity increases. , Becomes a bright sub-pixel.
  • a P-channel transistor in which the relationship between the gate potential and the ON / OFF state is reversed can be used as the pixel transistor.
  • the gate is opened (ON) when the gate potential is Low, and the gate is closed (OFF) when High. Therefore, the CS potential fluctuates so as to increase immediately after the gate is turned off, and recovers (decreases) to a predetermined value in a short period of time.
  • the CS potential fluctuates higher due to the rise in the gate voltage immediately after the gate is turned off (thereby recovering to a predetermined potential).
  • the effective voltage between polarities of the sub-pixels connected to the CS line arranged between the gate lines selected at the same time is smaller than the sub-pixel connected to the CS line arranged between the gate lines not selected at the same time. descend. Therefore, by increasing the amplitude of the CS lines arranged between the gate lines selected at the same time, the effective voltage between the polarities of the sub-pixels connected to the CS line can be corrected.
  • Embodiment 2 In the first embodiment, the potentials of four consecutive CS lines (for example, CSL0 to CSL3) are inverted at the same timing, but in the present embodiment, the potentials of two consecutive CS lines (for example, CSL0 to CSL1) are the same. Invert at timing.
  • FIG. 10 is a timing chart showing an operation example of driving the CS potential of each CS line with different amplitudes in the liquid crystal display device 1 of the present embodiment.
  • a storage capacitor wiring signal whose polarity with respect to a reference potential (the potential of the counter electrode COM) is inverted is supplied to each CS line for each of a plurality of horizontal scanning periods. Is done. Thereby, the potential of each CS line is inverted at a constant period.
  • the width of the CS potential change (change amount, amplitude) differs for each CS line.
  • the CS lines with even numbers (CSL0, CSL2, CSL4...) Have a CS potential change width of V1.
  • the odd numbered CS lines (CSL1, CSL3, CSL5,...) Have a change width of CS potential V2 larger than V1.
  • the storage capacitor wiring signals supplied to the CS line CSL0 and the CS line CSL1 have opposite phases, and the amplitude of the CS line CSL1 is larger than that of the CS line CSL0.
  • each CS line is inverted every four horizontal scanning periods, and the timing at which the potential changes every two CS lines is shifted by one horizontal scanning period. Therefore, there are 16 types (16 phases) of timing (phase) types of the storage capacitor wiring signal.
  • the circled numbers attached to the storage capacitor wiring signal of each CS line in FIG. 10 indicate the type of the storage capacitor wiring signal.
  • FIG. 11 is a timing chart showing an operation example of driving the CS potential of each CS line with different amplitudes in the liquid crystal display device 1 of the present embodiment.
  • a storage capacitor wiring signal whose polarity with respect to a reference potential (the potential of the counter electrode COM) is inverted is supplied to each CS line.
  • the CS lines with even numbers (CS lines CSL0, CSL2, CSL4,... Arranged between gate lines that are not selected simultaneously) have a CS potential change width of V1.
  • the CS lines with odd numbers (CS lines CSL1, CSL3, CSL5,...
  • the storage capacitor wiring signals supplied to the CS line CSL0 and the CS line CSL1 have opposite phases, and the amplitude of the CS line CSL1 is larger than that of the CS line CSL0.
  • each CS line rises or falls after the adjacent gate line is turned off, and maintains a constant value in one frame period (1F). After one frame period, the writing of the next data to the pixel is completed, and after the gate line is turned off, the potential of each CS line returns to the original potential. Therefore, the potential of each CS line is periodically inverted every frame period. Note that, as in the first embodiment, the polarity of data written to each pixel is alternately switched for each frame.
  • the CS potential after the gate is turned off between the CS line disposed between the simultaneously selected gate lines and the CS line disposed between the simultaneously unselected gate lines.
  • the amount of change can be varied. Therefore, a decrease in effective voltage between polarities of sub-pixels connected to CS lines arranged between simultaneously selected gate lines (that is, a decrease in brightness) due to a change in CS potential when the gate is OFF is corrected. can do.
  • one pixel includes a first pixel electrode, a second pixel electrode, a first transistor, and a second transistor, where the direction in which the scanning signal lines are arranged is a column direction, and the same pixel
  • the gate of the first transistor and the gate of the second transistor are connected to the same scanning signal line, and the first pixel electrode of the pixel is connected to the data signal line via the first transistor.
  • the second pixel electrode is connected to the same data signal line through the second transistor, and the first pixel electrode and the second pixel electrode of the same pixel have a storage capacitor between different storage capacitor lines.
  • the first pixel electrode of the first pixel and the first pixel electrode of the second pixel are different from each other.
  • the second pixel electrode of the first pixel and the first pixel electrode of the second pixel form a storage capacitor between the same storage capacitor wiring, and in the column direction
  • a liquid crystal display device that simultaneously scans two scanning signal lines two by two so as to simultaneously write data to two adjacent pixels, and a first connected to the gates of the first and second transistors of the first pixel.
  • the first pixel of the first pixel is turned off.
  • the effective value of the potential of the first storage capacitor wiring that forms a storage capacitor with the pixel electrode is changed by a first amount in the first direction, and the second pixel electrode of the first pixel and the second pixel of the second pixel are changed. Holding capacity with the first pixel electrode The second holding the first direction the effective value of the potential of the capacitor wiring formed of comprising a storage capacitor wire drive unit for different second quantity change and the first amount in the opposite direction.
  • one pixel includes a first pixel electrode, a second pixel electrode, a first transistor, and a second transistor, where a direction in which scanning signal lines are arranged is a column direction.
  • the gate of the first transistor and the gate of the second transistor of the same pixel are connected to the same scanning signal line, and the first pixel electrode of the pixel is connected to the data signal line via the first transistor.
  • the second pixel electrode of the pixel is connected to the same data signal line through the second transistor, and the first pixel electrode and the second pixel electrode of the same pixel are between different storage capacitor lines.
  • the first pixel electrode of the first pixel and the first pixel electrode of the second pixel are formed with respect to each other in the first pixel and the second pixel that form a storage capacitor and are adjacent to each other in the column direction.
  • the second pixel electrode of the first pixel and the first pixel electrode of the second pixel form a storage capacitor between the same storage capacitor lines
  • the scanning signal of the first scanning signal line connected to the first scanning signal line and the scanning signal of the second scanning signal line connected to the gates of the first and second transistors of the second pixel are simultaneously turned OFF, and then the first pixel
  • the effective value of the potential of the first storage capacitor wiring that forms a storage capacitor with the first pixel electrode is changed by a first amount in the first direction, and the second pixel electrode and the first pixel of the first pixel
  • the effective voltage between the polarities of the pixel electrodes corresponding to the second storage capacitor wiring can be lowered.
  • the second amount can be larger than the first amount.
  • first polarity data is written to the first pixel electrode and the second pixel electrode of the first pixel, and the first pixel of the second pixel is written.
  • Data having a second polarity different from the first polarity is written to the electrode and the second pixel electrode.
  • the first pixel electrode and the second pixel electrode of the first pixel are written.
  • the second polarity data may be written to the second pixel electrode, and the first polarity data may be written to the first pixel electrode and the second pixel electrode of the second pixel.
  • the storage capacitor line driver is configured to turn off the first storage capacitor line after the scanning signal of the first scanning signal line and the scanning signal of the second scanning signal line are simultaneously turned off.
  • the effective value of the potential of the second storage capacitor line is increased by the first amount, and the effective value of the potential of the second storage capacitor line is decreased by the second amount.
  • the scanning signal of the first scanning signal line is increased.
  • the effective value of the potential of the first storage capacitor line is lowered by the first amount, and the effective value of the potential of the second storage capacitor line is reduced.
  • the second amount can be increased.
  • the storage capacitor line driving unit inverts the potential of the first storage capacitor line with respect to a certain potential every predetermined period, and changes the potential of the second storage capacitor line to a certain potential every predetermined period.
  • the first frame after the scanning signal of the first scanning signal line and the scanning signal of the second scanning signal line are simultaneously turned OFF, the first storage capacitor line The potential of the first storage capacitor line is inverted so that the potential first increases, and the potential of the second storage capacitor line is inverted so that the potential of the second storage capacitor line first decreases.
  • the first storage capacitor line is first lowered so that the potential of the first storage capacitor line drops. 1 holding capacity
  • the potential of the wiring is reversed, and, as the potential of the second storage capacitor wiring is first raised, it can also be configured such that the potential of the second storage capacitor wiring is reversed.
  • the storage capacitor line driving unit supplies the potential supplied to the first storage capacitor line when the scanning signal of the first scanning signal line and the scanning signal of the second scanning signal line are turned off.
  • the effective value of the potential of the first storage capacitor line after the scanning signal of the first scanning signal line and the scanning signal of the second scanning signal line are simultaneously turned OFF with reference to the potential of the second storage capacitor line.
  • the first amount is changed in the first direction
  • the effective value of the potential of the second storage capacitor line is changed in the second direction in the direction opposite to the first direction.
  • first pixel electrode and the second pixel electrode of the same pixel are arranged in a column direction
  • the scanning signal line includes the first pixel electrode and the second pixel of the same pixel.
  • the storage capacitor wiring is arranged between two electrodes adjacent to each other in the column direction, and simultaneously scans the two scanning signal lines arranged in succession. You can also
  • the present invention can be used for a liquid crystal display device.

Abstract

　本発明の液晶表示装置では、１つの画素（４０）が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、上記第１トランジスタのゲートと上記第２トランジスタのゲートは同じ走査信号線に接続される。上記第１画素電極と上記第２画素電極は互いに異なる保持容量配線との間で保持容量（Ｃｃｓ）を形成しており、２本の走査信号線が同時選択される。 保持容量配線駆動部（３）は、ゲートライン（Ｇ１・Ｇ２）の走査信号が同時にＯＦＦになった後に、ＣＳライン（ＣＳＬ０）の電位の実効値を第１の量で変化させ、ＣＳライン（ＣＳＬ１）の電位の実効値を上記第１の量とは異なる第２の量で逆方向に変化させる。 本発明によると、画面上で横縞状のムラが発生しないようにすることができる。

Description

液晶表示装置およびその駆動方法
　本発明は、２本の走査信号線を同時選択する液晶表示装置に関する。
　特許文献１には、視野角を向上するために、１つの画素が列方向に並ぶ２つのサブ画素を含み、画面の書き換え速度を高めるために、２つの画素行に対応する２つの走査信号線を同時選択（同時走査）する液晶表示装置が開示されている。この液晶表示装置では、１つの画素に含まれる２つのサブ画素の間に走査信号線が配置され、１つの画素に含まれる２つのサブ画素は、同じ走査信号線に接続されている。一方で、各画素行の間に保持容量配線が配置され、１つの画素に含まれる２つのサブ画素は、互いに異なる保持容量配線に容量を介して接続されている。画素行の画素にデータを書き込んだ後に、保持容量配線の電位を変化させることにより、１つの画素に含まれる２つのサブ画素の画素電極の電位を互いに異ならせることができる。また、この液晶表示装置では、１つの画素列に２本のデータ線（左側データ線および右側データ線）を設け、同一画素列に含まれる奇数番目の画素の２つのサブ画素の画素電極を左側データ線に接続する一方、偶数番目の画素の２つのサブ画素の画素電極を右側データ線に接続している。そして、連続する２本の走査信号線（奇数番目の画素に接続する走査信号線および偶数番目の画素に接続する走査信号線）を同時選択することで、画面の書き換え速度を高める。
国際公開第ＷＯ２０１０／１３７２３０号パンフレット
　本願発明者らは、上記のように２本の走査信号線を同時選択する場合には以下の問題が生じることを見出した。例えば走査信号線を隣り合う２本ずつ同時選択していく場合、同一画素列において列（縦）方向に並ぶ１～６番目の画素について考えると、１番目の画素と２番目の画素とに同時書き込みを行い、次いで３番目の画素と４番目の画素とに同時書き込みを行い、次いで５番目の画素と６番目の画素とに同時書き込みを行うことになる。ここで、保持容量配線には、同時書き込みが行われる２つの画素の間にある保持容量配線と、異なるタイミングで書き込まれる２つの画素の間にある保持容量配線との２種類がある。画素にデータを書き込んだ後のゲートＯＦＦによって、画素電極－走査信号線間の寄生容量の影響により、その画素に隣接する保持容量配線の電位はゲートＯＦＦ直後の短期間の間変動する。この変動が、対応する画素電極の電位に影響を与える。ここで、同時書き込みが行われる２つの画素の間にある保持容量配線と、異なるタイミングで書き込まれる２つの画素の間にある保持容量配線とでは、保持容量配線の電位の変動の大きさが異なるため、画素電極の電位に対する影響が異なる。この影響の違いが画面上で横縞状のムラとして視認されるおそれがある。
　本発明は、２本の走査信号線を同時選択する液晶表示装置の表示品位を高めることを目的とする。
　本発明に係る液晶表示装置は、走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置であって、上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させる保持容量配線駆動部を備えることを特徴としている。
　本発明に係る液晶表示装置の駆動方法は、走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置の駆動方法であって、上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号を同時にＯＦＦにし、その後、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させることを特徴としている。
　２本の走査信号線の走査信号を同時にＯＦＦにすることによって、上記第２保持容量配線に対応する画素電極の極性間実効電圧が低下しうる。
　上記の構成によれば、上記第２保持容量配線に対応する画素電極の極性間実効電圧を補正し、極性間実効電圧の低下の影響を小さくすることができる。よって、液晶表示装置の表示品位を高めることができる。
　本発明に係る液晶表示装置は、走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置であって、上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させる保持容量配線駆動部を備えることを特徴としている。
　本発明に係る液晶表示装置の駆動方法は、走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置の駆動方法であって、上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号を同時にＯＦＦにし、その後、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させることを特徴としている。
　それゆえ、上記第２保持容量配線に対応する画素電極の極性間実効電圧を補正し、極性間実効電圧の低下の影響を小さくすることができる。よって、液晶表示装置の表示品位を高めることができる。
本発明に係る一実施形態の液晶表示装置の構成を示すブロック図である。 上記液晶表示装置が備える画素アレイの一部の構成を等価回路として示す図である。 上記液晶表示装置において、同じ振幅で各ＣＳラインのＣＳ電位を駆動する参考例を示すタイミングチャートである。 上記参考例における、あるフレームにおける明サブ画素および暗サブ画素の位置を示す図である。 ゲートラインのゲートパルスと、それに隣接するＣＳラインのＣＳ電位の変動を拡大して示す図である。 上記液晶表示装置において、異なる振幅で各ＣＳラインのＣＳ電位を駆動する動作例を示すタイミングチャートである。 上記液晶表示装置の一部の画素の、あるフレームにおける明サブ画素および暗サブ画素の位置を示す図である。 上記液晶表示装置の一部の画素の、図７に示すフレームの次のフレームにおける明サブ画素および暗サブ画素の位置を示す図である。 上記液晶表示装置において、図６に示すフレームの次のフレームにおいて各ＣＳラインのＣＳ電位を駆動する動作例を示すタイミングチャートである。 上記液晶表示装置において、異なる振幅で各ＣＳラインのＣＳ電位を駆動する動作例を示すタイミングチャートである。 上記液晶表示装置において、異なる振幅で各ＣＳラインのＣＳ電位を駆動する動作例を示すタイミングチャートである。
　本発明の実施形態を、図１～１１を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下では走査信号線の延伸方向を行方向とする。ただし、液晶表示装置の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことは言うまでもない。
　以下では、ノーマリーブラックの場合を例に挙げる。この場合、液晶がオンしている（液晶に電圧が印加されている）ときは白表示となり、液晶がオフしている（液晶の印加電圧が０である）ときは黒表示となる。ただし、ノーマリ－ホワイトの場合でも本発明を適用することができることは言うまでもない。
　［実施形態１］
　図１は、本実施形態の液晶表示装置１の構成を示すブロック図である。
　液晶表示装置１は、ゲートドライバ２（走査信号線駆動部）、ＣＳドライバ３（保持容量配線駆動部）、駆動信号発生回路／映像信号発生回路４（表示制御部）、デマルチプレクサ５、画素アレイ６、を備えている。また、液晶表示装置１は、ゲートライン（走査信号線）Ｇ（ｉ）、ＣＳライン（保持容量配線）ＣＳＬ（ｉ’）、ソースライン（データ信号線）ＳＬｘ（ｊ）・ＳＬｙ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。ただし、ｉは１≦ｉ≦ｎの整数、ｉ’は０≦ｉ’≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。
　画素アレイ６は、画素４０がｎ行ｍ列のマトリクス状に配置された構成である。各画素４０は、列方向に並ぶ２つのサブ画素Ｐａ・Ｐｂを含む。ｉ行ｊ列に位置する画素４０について、該画素の２つのサブ画素Ｐａ・Ｐｂの間を通るように、ゲートラインＧ（ｉ）が配置され、該画素の上側（サブ画素Ｐａの上側）にＣＳラインＣＳＬ（ｉ－１）が配置され、該画素の下側（サブ画素Ｐｂの下側）にＣＳラインＣＳＬ（ｉ）が配置されている。ゲートラインＧ（ｉ）、およびＣＳラインＣＳＬ（ｉ）は、行に沿って延びている。また、ｉ行ｊ列に位置する画素４０について、該画素の左側にソースラインＳＬｘ（ｊ）が配置され、該画素の右側にソースラインＳＬｙ（ｊ）が配置されている。ソースラインＳＬｘ（ｊ）・ＳＬｙ（ｊ）は、列に沿って延びている。
　ゲートドライバ２は、ゲートラインＧ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。ゲートラインＧ（ｉ）は、ｉ行目の各画素４０の両方のサブ画素Ｐａ・Ｐｂに接続されている。
　ＣＳドライバ３は、ＣＳラインＣＳＬ（ｉ’）を介してｎ行分の画素４０を駆動する駆動回路である。ｉ’行目の各画素４０の上側のサブ画素Ｐａは、ＣＳラインＣＳＬ（ｉ’－１）に接続されており、ｉ’行目の各画素４０の下側のサブ画素Ｐｂは、ＣＳラインＣＳＬ（ｉ’）に接続されている。ＣＳドライバ３は、各ＣＳラインＣＳＬ（ｉ’）に保持容量配線信号を供給する。
　なお、ＣＳラインＣＳＬ（ｉ）は、同じ保持容量配線信号が供給されるＣＳライン毎に同じＣＳ幹配線（図示せず）に接続されていてもよい。ＣＳドライバは、ＣＳ幹配線に保持容量配線信号を供給することで、複数のＣＳライン（ｉ）に同じ保持容量配線信号を供給することができる。
　駆動信号発生回路／映像信号発生回路４は、画像表示を行うための制御駆動回路であり、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路である。駆動信号発生回路／映像信号発生回路４は、ビデオ出力端子から多階調ビデオ信号を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ５を介してソースラインＳＬｘ（ｊ）・ＳＬｙ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路４は、同時に、ゲートドライバ２を駆動・制御する信号ｓ１をゲートドライバ２に出力し、ＣＳドライバ３を駆動・制御する信号ｓ２をＣＳドライバ３に出力する。これによって各画素４０に表示データを書き込み、画像の表示を行う。
　デマルチプレクサ５は、出力信号線ｖｄ（ｋ）から入力されたデータを、対応するソースラインＳＬｘ（ｊ）・ＳＬｙ（ｊ）に振り分けて出力する。画素の左側に配置されているソースラインＳＬｘ（ｊ）は、ｊ列目の上から数えて奇数番目の画素の両方のサブ画素Ｐａ・Ｐｂに接続されている。画素の右側に配置されているソースラインＳＬｙ（ｊ）は、ｊ列目の上から数えて偶数番目の画素の両方のサブ画素Ｐａ・Ｐｂに接続されている。
　図２は、液晶表示装置１が備える画素アレイの一部の構成を等価回路として示す図である。ｉ行目・ｊ列目の画素４０は、２つのサブ画素Ｐａ（ｉ、ｊ）・Ｐｂ（ｉ、ｊ）に対応した、列方向に並ぶ２つの画素電極４１を備える。
　上記したように、２つのサブ画素Ｐａ（ｉ、ｊ）・Ｐｂ（ｉ、ｊ）の間にはゲートラインＧｉが配置されている。また、走査方向上流側（上側）のサブ画素Ｐａ（ｉ、ｊ）の上側にはＣＳラインＣＳＬｉ－１が配置され、走査方向下流側（下側）のサブ画素Ｐｂ（ｉ、ｊ）の下側にはＣＳラインＣＳＬｉが配置されている。また、サブ画素Ｐａ（ｉ、ｊ）・Ｐｂ（ｉ、ｊ）の左側にソースラインＳＬｘｊが配置され、右側にソースラインＳＬｙｊが配置されている。
　サブ画素Ｐａ（ｉ、ｊ）・Ｐｂ（ｉ、ｊ）は、対向電極ＣＯＭとの間で液晶層を狭持し、液晶容量Ｃｌｃを形成している。また、上側のサブ画素Ｐａ（ｉ、ｊ）の画素電極４１は、上側に隣接（近接）するＣＳラインＣＳＬｉ－１との間で、保持容量Ｃｃｓを形成している。同様に、下側のサブ画素Ｐｂ（ｉ、ｊ）の画素電極４１は、下側に隣接（近接）するＣＳラインＣＳＬｉとの間で、保持容量Ｃｃｓを形成している。
　サブ画素Ｐａ（ｉ、ｊ）・Ｐｂ（ｉ、ｊ）のトランジスタのゲート電極は、そのサブ画素Ｐａ（ｉ、ｊ）・Ｐｂ（ｉ、ｊ）の間を通るゲートラインＧｉに接続されている。
　奇数行目・奇数列目（例えば（１、１））の画素４０のサブ画素Ｐａ・Ｐｂの画素電極４１は、その左側に配置されたソースラインＳＬｘに、トランジスタを介して接続されている。一方、奇数行目・偶数列目（例えば（２、１））の画素４０のサブ画素Ｐａ・Ｐｂの画素電極は、その右側に配置されたソースラインＳＬｙに、トランジスタを介して接続されている。また、偶数行目・奇数列目（例えば（１、２））の画素４０のサブ画素Ｐａ・Ｐｂの画素電極は、その右側に配置されたソースラインＳＬｙに、トランジスタを介して接続されている。これに対して、偶数行目・偶数列目（例えば（２、２））の画素４０のサブ画素Ｐａ・Ｐｂの画素電極は、その左側に配置されたソースラインＳＬｘに、トランジスタを介して接続されている。このように、任意の画素列について、左側のソースラインＳＬｘに接続された画素（２つのサブ画素）と、右側のソースラインＳＬｙに接続された画素（２つのサブ画素）とが、交互に並んでいる。また、任意の画素行についても、左側のソースラインＳＬｘに接続された画素（２つのサブ画素）と、右側のソースラインＳＬｙに接続された画素（２つのサブ画素）とが、交互に並んでいる。
　各画素４０の２つのサブ画素Ｐａ・Ｐｂは、同じゲートラインに接続され、かつ、同じソースラインに接続されているので、１つの画素に含まれる２つのサブ画素には、ソースラインから供給される同じデータ電位が書き込まれる。また、列方向に隣接する２つの画素では、接続されるソースラインが異なるので、例えば隣接する２つのゲートラインＧ１・Ｇ２を同時選択（同時走査）して、ゲートラインＧ１に繋がる画素（サブ画素Ｐａ（１、１）・Ｐｂ（１、１））と、ゲートラインＧ２に繋がる画素（サブ画素Ｐａ（２、１）・Ｐｂ（２、１））とに、同時に異なるデータ電位を書き込むことができる。
　なお、あるフレームでは、画素の左側に配置されたソースラインＳＬｘからは、対向電極ＣＯＭの電位を基準にして、正極性のデータ信号が供給され、画素の右側に配置されたソースラインＳＬｙからは、負極性のデータ信号が供給される。その次のフレームでは、画素の左側に配置されたソースラインＳＬｘからは、負極性のデータ信号が供給され、画素の右側に配置されたソースラインＳＬｙからは、正極性のデータ信号が供給される。このように、ソースラインＳＬｘとソースラインＳＬｙとに供給するデータ信号の極性を異ならせ、かつ、フレーム（垂直走査期間）毎に各ソースラインＳＬｘ・ＳＬｙのデータ信号の極性を反転させることにより、ドット反転駆動を行い、液晶素子の寿命を高めることができる。
　また、１つの画素に含まれる２つのサブ画素は、異なるＣＳラインとの間で保持容量Ｃｃｓを形成している。例えば、ある画素の上側のサブ画素Ｐａ（１、１）は、該画素の上側に配置されるＣＳラインＣＳＬ０に保持容量Ｃｃｓを介して接続され、対応する下側のサブ画素Ｐｂ（１、１）は、該画素の下側に配置されるＣＳラインＣＳＬ１に保持容量Ｃｃｓを介して接続されている。同様に、その下に隣接する画素の上側のサブ画素Ｐａ（２、１）は、該画素の上側に配置されるＣＳラインＣＳＬ１に保持容量Ｃｃｓを介して接続され、対応する下側のサブ画素Ｐｂ（２、１）は、該画素の下側に配置されるＣＳラインＣＳＬ２に保持容量Ｃｃｓを介して接続されている。
　ここでは、各サブ画素のトランジスタは、ゲート電位が高い（Ｈｉｇｈ）の場合にトランジスタがＯＮ状態（導通状態）になり、ゲート電位が低い（Ｌｏｗ）の場合にトランジスタがＯＦＦ状態になる、Ｎチャネル型トランジスタである。ただし、これに限らず、ゲート電位とＯＮ／ＯＦＦ状態が逆の関係になるＰチャネル型トランジスタを用いることもできる。
　なお、図２には、あるフレームにおいてサブ画素にデータを書き込んだ後（ゲート閉後）の、保持容量配線信号によるＣＳ電位の変化（上昇または下降）を矢印で示す。
　（参考駆動例）
　次に、液晶表示装置１の駆動の参考例について説明する。
　図３は、液晶表示装置１において、同じ振幅で各ＣＳラインのＣＳ電位を駆動する参考例を示すタイミングチャートである。図３では、時間（横軸）に対する、ＣＳラインＣＳＬ０～ＣＳＬ２７に供給される電位（ＣＳ電位）と、ゲートラインＧ１～Ｇ２８に供給されるゲートパルスとが示されている。図３では、図を見やすくするために、各ゲートパルスは、立ち上がっている一部の期間のみを示している。
　図３に示す参考例では、隣接する２本のゲートラインを同時選択してゆき、隣接する２つの画素行の各サブ画素に同時にデータを書き込む。例えば、ゲートラインＧ１に繋がる画素行と、ゲートラインＧ２に繋がる画素行とに対して、データが同時に書き込まれる。ゲートラインＧ１・Ｇ２の次は、ゲートラインＧ３・Ｇ４が同時選択される。このように、走査方向に並ぶ順に、２本ずつゲートラインが同時選択され、１垂直走査期間（１Ｖ）の書き込みが行われる。
　図３に示す参考例によれば、各ＣＳラインには、複数の水平走査期間毎に、基準となる電位（対向電極ＣＯＭの電位）に対する極性が反転する保持容量配線信号が供給される。これにより、各ＣＳラインの電位は、一定の周期で反転する。なお、図３に示す参考例では、ＣＳ電位の変化の幅（振幅）は、ＣＳラインによらず同じである。ここで、ＣＳラインＣＳＬ０と、ＣＳラインＣＳＬ１とに供給される保持容量配線信号は、位相が反転しており、常に逆極性の電位になる。図３に示す参考例では、各ＣＳラインの電位は、６水平走査期間毎に反転し、４本のＣＳライン毎に、電位が変化するタイミングが２水平走査期間ずれる。そのため、保持容量配線信号のタイミング（位相）の種類は６種類（６相）となる。図３の各ＣＳラインの保持容量配線信号に付した丸囲みの数字は保持容量配線信号の種類を示す。
　ここで、ゲートラインＧ１によって書き込まれる上側のサブ画素Ｐａは、ＣＳラインＣＳＬ０に保持容量Ｃｃｓを介して接続されており、ゲートラインＧ１によって書き込まれる下側のサブ画素Ｐｂは、ＣＳラインＣＳＬ１に保持容量Ｃｃｓを介して接続されている。また、ゲートラインＧ２によって書き込まれる上側のサブ画素Ｐａは、ＣＳラインＣＳＬ１に保持容量Ｃｃｓを介して接続されており、ゲートラインＧ２によって書き込まれる下側のサブ画素Ｐｂは、ＣＳラインＣＳＬ２に保持容量Ｃｃｓを介して接続されている。図３では、この関係が分かりやすいように、ゲートラインＧ１のゲートパルスを、ＣＳＬ０およびＣＳＬ１の保持容量配線信号に重なるように描き、ゲートラインＧ２のゲートパルスを、ＣＳＬ１およびＣＳＬ２の保持容量配線信号に重なるように描いている。他のゲートパルス、および保持容量配線信号についても同様である。
　例えばあるフレームにおいて、ゲートラインＧ１・Ｇ２に繋がる画素にデータが書き込まれた直後では、１つの画素のサブ画素Ｐａおよびサブ画素Ｐｂの画素電極の電位は同じであるため、１つの画素のサブ画素Ｐａおよびサブ画素Ｐｂの明るさは同じである。データが書き込まれた後、数水平走査期間が経過した後に、ＣＳラインＣＳＬ０の電位はＬｏｗからＨｉｇｈに変化し、ＣＳラインＣＳＬ１の電位はＨｉｇｈからＬｏｗに変化する。ＣＳラインＣＳＬ０の電位が上がることにより、例えば保持容量Ｃｃｓを介してＣＳラインＣＳＬ０に繋がるサブ画素Ｐａ（１、１）の電位が上がる（押し上げられる）。これに対して、ＣＳラインＣＳＬ１の電位が下がることにより、保持容量Ｃｃｓを介してＣＳラインＣＳＬ１に繋がるサブ画素Ｐｂ（１、１）の電位が下がる（引き下げられる）。これにより、例えばサブ画素Ｐａ（１、１）・Ｐｂ（１、１）に正極性のデータが書き込まれていた場合は、サブ画素Ｐａ（１、１）の実効電圧は増大し、サブ画素Ｐｂ（１、１）の実効電圧は減少する。ここで、実効電圧は、画素電極４１と対向電極ＣＯＭの電位差の絶対値の１フレームにおける平均値（実効値）を意味する。よって、同じデータが書き込まれた２つのサブ画素Ｐａ（１、１）・Ｐｂ（１、１）の一方を明サブ画素に、他方を暗サブ画素にすることができる。なお、負極性のデータが書き込まれたサブ画素では、データの書き込み後（ゲート閉後）にＣＳ電位が上がると、負極性である画素電極の電位が上がる（対向電極ＣＯＭの電位に近づく）。そのため、該サブ画素の画素電圧（画素電極と対向電極ＣＯＭの電位差の絶対値）は小さくなり、暗サブ画素になる。対して、負極性のデータが書き込まれたサブ画素では、データの書き込み後にＣＳ電位が下がると、負極性である画素電極の電位が下がる（対向電極ＣＯＭの電位から離れる）。そのため、該サブ画素の画素電圧は大きくなり、明サブ画素になる。
　このようにして、あるフレームでは、図４に示すように、サブ画素Ｐａ（１、１）は正極性の明サブ画素に、サブ画素Ｐｂ（１、１）は正極性の暗サブ画素に、サブ画素Ｐａ（１、２）は負極性の暗サブ画素に、サブ画素Ｐｂ（１、２）は負極性の明サブ画素に、サブ画素Ｐａ（２、１）は負極性の明サブ画素に、サブ画素Ｐｂ（２、１）は負極性の暗サブ画素に、サブ画素Ｐａ（２、２）は正極性の暗サブ画素に、サブ画素Ｐｂ（２、２）は正極性の明サブ画素になる。このようにして、ドット反転駆動かつ明暗市松表示（行方向および列方向それぞれについて、明サブ画素と暗サブ画素が交互に並ぶような表示）が実現される。なお、図４において、白塗りのサブ画素は明サブ画素を、ドット塗りのサブ画素は暗サブ画素を示す。
　このように、データの書き込み後（ゲート閉後）に、隣り合うＣＳラインのＣＳ電位を逆方向に変化させることにより、１つの画素に含まれる２つのサブ画素を明サブ画素と暗サブ画素とにすることができる。
　なお、図４には、あるフレームにおいてサブ画素にデータを書き込んだ後（ゲート閉後）の、保持容量配線信号によるＣＳ電位の変化（上昇または下降）を矢印で示す。ここでは、ＣＳ電位の変化量は、上昇の場合も下降の場合も同じである。
　ここで、ゲートをＯＦＦ状態にしたときのＣＳ電位の変動について説明する。
　図５は、ゲートラインＧ１・Ｇ２のゲートパルスと、それに隣接するＣＳラインＣＳＬ０・ＣＳＬ１・ＣＳＬ２のＣＳ電位の変動を拡大して示す図である。
　ゲートラインＧ１・Ｇ２と、各サブ画素の画素電極との間には、ゲート寄生容量が存在する。図２に示すゲートラインＧ１・Ｇ２が同時選択され、その後ゲートがＯＦＦした時、ゲートラインＧ１・Ｇ２の電位がＨｉｇｈ（Ｈ）からＬｏｗ（Ｌ）まで下降する。これにより、ゲートラインＧ１・Ｇ２とゲート寄生容量を介して接続されている各サブ画素の画素電極の電位は、ゲートラインＧ１・Ｇ２の電位の変化の影響を受け、データ電位の極性に関係なく、低下する。画素電極の電位の変化の影響を受け、保持容量Ｃｃｓを介して接続されているＣＳラインＣＳＬ０・ＣＳＬ１・ＣＳＬ２のＣＳ電位も、ゲートＯＦＦの直後に低下する。ゲートラインのゲート電位は、ゲートＯＦＦ時にＨｉｇｈからＬｏｗに低下するため、いずれのＣＳラインのＣＳ電位も、該ＣＳラインに隣接するサブ画素のゲートＯＦＦの直後に低下する。各ＣＳラインＣＳＬは保持容量配線信号を供給する電源（ＣＳドライバ３）に接続されているので、その後の短期間の間にＣＳラインＣＳＬ０・ＣＳＬ１・ＣＳＬ２のＣＳ電位は、それぞれの基準の電位まで回復（上昇）する。なお、ここで言う基準の電位は、供給される保持容量配線信号による電位であり、ＣＳラインＣＳＬ０・ＣＳＬ２では、ＣＳ電位のＬｏｗ電位であり、ＣＳラインＣＳＬ１では、ＣＳ電位のＨｉｇｈ電位である（図３参照）。
　ここで、ＣＳラインＣＳＬ２は、同時選択されないゲートラインＧ２・Ｇ３の間に配置されている。そのため、ＣＳラインＣＳＬ２の上側の、ゲートラインＧ２に繋がるサブ画素（例えばＰｂ（２、１））から受ける電位低下の影響と、ＣＳラインＣＳＬ２の下側の、ゲートラインＧ３に繋がるサブ画素（Ｐａ（３、１））から受ける電位低下の影響とは異なるタイミングで生じる。一方で、ＣＳラインＣＳＬ１は、同時選択されるゲートラインＧ１・Ｇ２の間に配置されている。同時選択されるゲートラインＧ１・Ｇ２に繋がるサブ画素は、同時にゲートＯＦＦされる。そのため、ＣＳラインＣＳＬ１の上下の、同時選択されるゲートラインＧ１・Ｇ２に繋がるサブ画素（例えばＰｂ（１、１）およびＰａ（２、１））から同時に電位低下の影響を受ける。そのため、同時選択されるゲートラインの間に配置されたＣＳラインＣＳＬ１のＣＳ電位は、同時選択されないゲートラインの間に配置されたＣＳラインＣＳＬ０・ＣＳＬ２のＣＳ電位に比べて、ゲートＯＦＦ直後に、大きく落ち込む。
　このＣＳ電位の変化の違いは２つの結果を生じる。１つは、落ち込んだＣＳ電位が基準の電位に戻る際に生じるＤＣ電圧が、同時選択される２つのゲートラインの間に配置されたサブ画素と、同時選択されない２つのゲートラインの間に配置されたサブ画素とで異なる。
　例えば、サブ画素Ｐａ（２、１）およびサブ画素Ｐｂ（２、１）の画素電極には、同じデータ電位が書き込まれ、ゲート寄生容量によってゲートＯＦＦの影響を受け、それぞれの画素電極の電位は同じだけ低下する。しかしながら、サブ画素Ｐａ（２、１）に隣接するＣＳラインＣＳＬ１の電位の低下は、サブ画素Ｐｂ（２、１）に隣接するＣＳラインＣＳＬ２より大きい。そのため、ゲートＯＦＦ後にＣＳラインＣＳＬ１の電位は、ＣＳラインＣＳＬ２に比べて、より大きく上げられる。よって、ＣＳラインＣＳＬ１と保持容量Ｃｃｓを介して接続されているサブ画素Ｐａ（２、１）の画素電極の電位は、サブ画素Ｐｂ（２、１）よりも、大きく上げられる。この画素電極の電位の変化は、ゲート電圧のオン／オフパルスに起因するため常に同じ極性であるため、サブ画素にＤＣ成分が重畳され画素電圧（画素電極と対向電極ＣＯＭの電位差の絶対値）が変わる。
　もう一つの結果は、ゲートパルス（走査信号）がＯＦＦになったときに、各画素がゲートＯＦＦする（トランジスタが導通しなくなる）瞬間が、画素のデータ電位の極性によってわずかに異なるために生じる。すなわち、正極性のデータが書き込まれた画素のゲートＯＦＦのタイミングは、負極性のデータが書き込まれた画素のゲートＯＦＦのタイミングより１～数μｓｅｃ早い。この間（正極性のデータが書き込まれた画素がゲートＯＦＦした後、負極性のデータが書き込まれた画素がゲートＯＦＦするまでの間）にもＣＳ電位が変化するため、画素電極にはデータの極性に依存する電位変化が起こる。
　このＣＳ電位の変化によるサブ画素の画素電極に加わる極性間実効電圧の変化量は、サブ画素が、同時選択される２つのゲートラインの間に配置されたＣＳラインに隣接している（保持容量を介して接続されている）か否かによって決まる。ここで、極性間実効電圧とは、サブ画素に正極性のデータが書き込まれた場合の画素電極の電位と、同じ階調の負極性のデータが書き込まれた場合の画素電極の電位との差を意味する。そのため、同時選択される２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素と、同時選択されない２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素との極性間実効電圧が異なってしまう。極性間実効電圧は、実質的にサブ画素の明るさに影響する。よって、この影響が画面上で横縞状のムラとして視認されるおそれがある。また、同時選択される２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素と、同時選択されない２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素との電位のシフトは、データの階調に関係なく一定の電圧だけ異なる。そのため、低階調（２５６階調の場合は１６～１２８）の画像を表示する場合に、横縞状のムラがより視認されやすい。さらに、このときのＣＳ電位を基準にして図３に示すようにＣＳ電位を上下に変化させると、明画素の極性間実効電圧が上がるため、横縞がより視認されやすい。
　例えば、同時選択される２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素Ｐａ（２、１）・Ｐｂ（１、２）は、ＣＳ駆動によって明サブ画素になるサブ画素であるが、ゲート同時ＯＦＦの上記タイミングのずれの間にＣＳ電位が大きく変動し、より大きな極性間実効電圧の低下を引き起こす。それに対して同時選択されない２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素Ｐａ（１，１）・Ｐｂ（２，２）はＣＳ電位の変動量が小さいため、極性間実効電圧の低下がＰａ（２、１）・Ｐｂ（１、２）より小さい。
　また、視野角を向上するためにＣＳ駆動を行い明サブ画素と暗サブ画素とを作っているが、ゲート同時ＯＦＦの影響によって、ＣＳライン毎に明サブ画素と暗サブ画素のバランスが変わると、例えば画面を斜め横から見た場合に横縞状のムラが視認されるおそれがある。
　（実施形態１の動作例）
　そこで、本実施形態の液晶表示装置１では、同時選択される２つのゲートラインの間に配置されたＣＳラインの保持容量配線信号の振幅と、同時選択されない２つのゲートラインの間に配置されたＣＳラインの保持容量配線信号の振幅とを異ならせることにより、画素電極の電位を補正する。これにより、同時選択される２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素と、同時選択されない２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素との極性間実効電圧を補正する。
　図６は、本実施形態の液晶表示装置１において、異なる振幅で各ＣＳラインのＣＳ電位を駆動する動作例を示すタイミングチャートである。図６では、時間（横軸）に対する、ＣＳラインＣＳＬ０～ＣＳＬ２７に供給される電位（ＣＳ電位）と、ゲートラインＧ１～Ｇ２８に供給されるゲートパルス（走査信号）とが示されている。図６では、図を見やすくするために、各ゲートパルスは、立ち上がっている一部の期間のみを示している。
　図６に示す動作例では、図３の示す参考例と同様に、隣接する２本のゲートラインを同時選択してゆき、隣接する２つの画素行の各サブ画素に同時にデータを書き込む。例えば、ゲートラインＧ１に繋がる画素行と、ゲートラインＧ２に繋がる画素行とに対して、データが同時に書き込まれる。ゲートラインＧ１・Ｇ２の次は、ゲートラインＧ３・Ｇ４が同時選択される。このように、走査方向に並ぶ順に、２本ずつゲートラインが同時選択され、１垂直走査期間（１Ｖ）の書き込みが行われる。
　図６に示す本実施形態の動作例によれば、各ＣＳラインには、複数の水平走査期間毎に、基準となる電位（対向電極ＣＯＭの電位）に対する極性が反転する保持容量配線信号が供給される。これにより、各ＣＳラインの電位は、一定の周期で反転する。ただし、図３に示す参考例とは異なり、図６に示す本実施形態の動作例では、１本のＣＳライン毎にＣＳ電位の変化の幅（変化量、振幅）が異なる。番号が偶数のＣＳライン（ＣＳＬ０・ＣＳＬ２・ＣＳＬ４…）は、ＣＳ電位の変化の幅がＶ１である。番号が奇数のＣＳライン（ＣＳＬ１・ＣＳＬ３・ＣＳＬ５…）は、ＣＳ電位の変化の幅がＶ１より大きいＶ２である。ＣＳラインＣＳＬ０と、ＣＳラインＣＳＬ１とに供給される保持容量配線信号は、位相が逆で、ＣＳラインＣＳＬ０よりＣＳラインＣＳＬ１の振幅の方が大きい。本実施形態の動作例では、各ＣＳラインの電位は、６水平走査期間毎に反転し、４本のＣＳライン毎に、電位が変化するタイミングが２水平走査期間ずれる。ただし、図３に示す参考例とは異なり、ＣＳラインＣＳＬ０と、ＣＳラインＣＳＬ１３とは、同位相ではあるが振幅が異なる。そのため、保持容量配線信号のタイミング（位相）の種類は１２種類（１２相）となる。図６の各ＣＳラインの保持容量配線信号に付した丸囲みの数字は保持容量配線信号の種類を示す。
　ここで、ゲートラインＧ１によって書き込まれる上側のサブ画素Ｐａは、ＣＳラインＣＳＬ０に保持容量Ｃｃｓを介して接続されており、ゲートラインＧ１によって書き込まれる下側のサブ画素Ｐｂは、ＣＳラインＣＳＬ１に保持容量Ｃｃｓを介して接続されている（図２参照）。また、ゲートラインＧ２によって書き込まれる上側のサブ画素Ｐａは、ＣＳラインＣＳＬ１に保持容量Ｃｃｓを介して接続されており、ゲートラインＧ２によって書き込まれる下側のサブ画素Ｐｂは、ＣＳラインＣＳＬ２に保持容量Ｃｃｓを介して接続されている。図６では、この関係が分かりやすいように、ゲートラインＧ１のゲートパルスを、ＣＳＬ０およびＣＳＬ１の保持容量配線信号に重なるように描き、ゲートラインＧ２のゲートパルスを、ＣＳＬ１およびＣＳＬ２の保持容量配線信号に重なるように描いている。他のゲートパルス、および保持容量配線信号についても同様である。
　例えばあるフレームにおいて、ゲートラインＧ１・Ｇ２に繋がる画素にデータが書き込まれた直後では、１つの画素のサブ画素Ｐａおよびサブ画素Ｐｂの画素電極の電位は同じであるため、１つの画素のサブ画素Ｐａおよびサブ画素Ｐｂの明るさは同じである。データが書き込まれた後、数水平走査期間が経過した後の時刻ｔ１に、ＣＳラインＣＳＬ０の電位はＬｏｗからＨｉｇｈに変化し、ＣＳラインＣＳＬ１の電位はＨｉｇｈからＬｏｗに変化する。ＣＳラインＣＳＬ０の電位が上がることにより、例えば保持容量Ｃｃｓを介してＣＳラインＣＳＬ０に繋がるサブ画素Ｐａ（１、１）の電位が上がる（押し上げられる）。これに対して、ＣＳラインＣＳＬ１の電位が下がることにより、保持容量Ｃｃｓを介してＣＳラインＣＳＬ１に繋がるサブ画素Ｐｂ（１、１）の電位が下がる（引き下げられる）。これにより、例えばサブ画素Ｐａ（１、１）・Ｐｂ（１、１）に正極性のデータが書き込まれていた場合は、サブ画素Ｐａ（１、１）の実効電圧は増大し、サブ画素Ｐｂ（１、１）の実効電圧は減少する。ここで、実効電圧は、画素電極４１と対向電極ＣＯＭの電位差の絶対値の１フレームにおける平均値（実効値）を意味する。よって、同じデータが書き込まれた２つのサブ画素Ｐａ（１、１）・Ｐｂ（１、１）の一方を明サブ画素に、他方を暗サブ画素にすることができる。なお、負極性のデータが書き込まれたサブ画素では、データの書き込み後（ゲート閉後）にＣＳ電位が上がると、負極性である画素電極の電位が上がる（対向電極ＣＯＭの電位に近づく）。そのため、該サブ画素の画素電圧（画素電極と対向電極ＣＯＭの電位差の絶対値）は小さくなり、暗サブ画素になる。対して、負極性のデータが書き込まれたサブ画素では、データの書き込み後にＣＳ電位が下がると、負極性である画素電極の電位が下がる（対向電極ＣＯＭの電位から離れる）。そのため、該サブ画素の画素電圧は大きくなり、明サブ画素になる。
　ここで、参考例で説明したように、ＣＳ電位の振幅が同じ場合、同時選択される２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素の極性間実効電圧は、同時選択されない２つのゲートラインの間に配置されたＣＳラインに隣接しているサブ画素の極性間実効電圧よりも小さくなる。
　本実施形態の動作例では、あるフレームにおいて、同時選択されるゲートラインの間に配置されたＣＳラインＣＳＬ１のＣＳ電位は、ゲートＯＦＦ後にまず下がるように駆動される。これによって、同時選択されるゲートラインの間に配置されたＣＳライン１に繋がるサブ画素の電位を引き下げる。これに対して、該フレームにおいて、同時選択されないゲートラインの間に配置されたＣＳラインＣＳＬ０・ＣＳＬ２のＣＳ電位は、ゲートＯＦＦ後にまず上がるように駆動される。これによって、同時選択されないゲートラインの間に配置されたＣＳラインＣＳＬ０・ＣＳＬ２に繋がるサブ画素の電位を押し上げる。
　ここで、時刻ｔ１における、同時選択されるゲートラインの間に配置されたＣＳラインＣＳＬ１のＣＳ電位の低下幅Ｖ２は、同時選択されないゲートラインの間に配置されたＣＳラインＣＳＬ０・ＣＳＬ２のＣＳ電位の上昇幅Ｖ１よりも、大きい。そのため、ゲートＯＦＦ後の時刻ｔ１のＣＳラインＣＳＬ１のＣＳ電位の反転（低下）によって、同時選択されるゲートラインの間に配置されたＣＳラインに繋がるサブ画素の電位は、大きく引き下げられる。これに対し、ゲートＯＦＦ後の時刻ｔ１のＣＳラインＣＳＬ０・ＣＳＬ２のＣＳ電位の反転（上昇）によって、同時選択されないゲートラインの間に配置されたＣＳラインに繋がるサブ画素の電位は、小さく押し上げられる。
　図７は、本実施形態の液晶表示装置１の一部の画素の、あるフレームにおける明サブ画素および暗サブ画素の位置を示す図である。同じ画素４０の２つのサブ画素Ｐａ・Ｐｂは、ゲートＯＦＦ後にＣＳ電位の変化（上昇または下降）が異なるＣＳラインに繋がっているので、１つの画素４０の一方のサブ画素は明サブ画素になり、他方のサブ画素は暗サブ画素になる。このフレームでは、サブ画素Ｐａ（１、１）は正極性の明サブ画素に、サブ画素Ｐｂ（１、１）は正極性の暗サブ画素に、サブ画素Ｐａ（１、２）は負極性の暗サブ画素に、サブ画素Ｐｂ（１、２）は負極性の明サブ画素に、サブ画素Ｐａ（２、１）は負極性の明サブ画素に、サブ画素Ｐｂ（２、１）は負極性の暗サブ画素に、サブ画素Ｐａ（２、２）は正極性の暗サブ画素に、サブ画素Ｐｂ（２、２）は正極性の明サブ画素になる。なお、図７において、白塗りのサブ画素は明サブ画素を、ドット塗りのサブ画素は暗サブ画素を示す。
　なお、図７には、あるフレームにおいてサブ画素にデータを書き込んだ後（ゲート閉後）の、保持容量配線信号によるＣＳ電位の変化（上昇または下降）を矢印で示す。ここでは、ＣＳ電位の変化量は、同時選択されるゲートラインの間に配置されたＣＳラインの方が、同時選択されないゲートラインの間に配置されたＣＳラインより大きい。
　図８は、本実施形態の液晶表示装置１の一部の画素の、図７に示すフレームの次のフレームにおける明サブ画素および暗サブ画素の位置を示す図である。図９は、図８に示すフレーム（図６に示すフレームの次のフレーム）におけるタイミングチャートである。図８に示すフレームでは、図７に示す前のフレームと比べて、各ソースラインのデータ信号の極性が反転している。なお、ゲートＯＦＦ後の各ＣＳラインのＣＳ電位の変化の方向（上昇または下降）も、前のフレームに対して反転している。図８に示すフレームでは、サブ画素Ｐａ（１、１）は負極性の明サブ画素に、サブ画素Ｐｂ（１、１）は負極性の暗サブ画素に、サブ画素Ｐａ（１、２）は正極性の暗サブ画素に、サブ画素Ｐｂ（１、２）は正極性の明サブ画素に、サブ画素Ｐａ（２、１）は正極性の明サブ画素に、サブ画素Ｐｂ（２、１）は正極性の暗サブ画素に、サブ画素Ｐａ（２、２）は負極性の暗サブ画素に、サブ画素Ｐｂ（２、２）は負極性の明サブ画素になる。なお、図８において、白塗りのサブ画素は明サブ画素を、ドット塗りのサブ画素は暗サブ画素を示す。
　図７に示すフレームにおいて、同時選択されるゲートラインの間に配置されたＣＳラインに繋がる（隣接する）サブ画素のうち、例えば負極性の明サブ画素となるサブ画素Ｐａ（２、１）・Ｐｂ（１、２）は、振幅が大きいＣＳ電位の反転（低下）によって、その実効電圧がより大きくなる。次の図８に示すフレームにおいて、正極性の明サブ画素となるサブ画素Ｐａ（２、１）・Ｐｂ（１、２）は、振幅が大きいＣＳ電位の反転（上昇）によって、その実効電圧がより大きくなる。よって、同時選択されるゲートラインの間に配置されたＣＳラインのＣＳ電位の振幅を同時選択されないゲートラインの間に配置されたＣＳラインのＣＳ電位の振幅より大きくすることにより、同時選択されるゲートラインの間に配置されたＣＳラインに隣接する明サブ画素の極性間実効電圧を大きくすることができる。これにより、ゲートＯＦＦ時のＣＳ電位の変動に起因して生じる、同時選択されるゲートラインの間に配置されたＣＳラインに繋がるサブ画素の極性間実効電圧の低下（すなわち明るさの低下）を補正することができる。
　よって、例えば同じ階調データが書き込まれた場合、同時選択されるゲートラインの間に配置されたＣＳラインに繋がる明サブ画素の極性間実効電圧と、同時選択されないゲートラインの間に配置されたＣＳラインに繋がる明サブ画素の極性間実効電圧とを同じにすることができる。なお、特に低階調では暗サブ画素よりも明サブ画素の明るさがその画素の明るさに大きな影響を与える。それゆえ、同時選択されるゲートラインの間に配置されたＣＳラインに繋がる明サブ画素の極性間実効電圧を大きくすることにより、画面上に視認可能な横縞状のムラが発生しないようにすることができる。
　なお、フレームが変わっても同時選択されるゲートラインは同じである。そのため、図８に示すフレームにおいても、各ＣＳラインのＣＳ電位は、ゲートＯＦＦ時のゲート電位の下降に伴って、図５に示すように一時的に低下する。そして、同時選択されるゲートラインの間に配置されたＣＳラインのＣＳ電位の方が、同時選択されないゲートラインの間に配置されたＣＳラインのＣＳ電位に比べて、ゲートＯＦＦ直後に、より低下する。
　そのため、図９に示すように、サブ画素にデータを書き込んだ後（ゲートＯＦＦの後）に、同時選択されないゲートラインの間に配置されたＣＳラインのＣＳ電位を小さい振幅で低下させ、同時選択されるゲートラインの間に配置されたＣＳラインのＣＳ電位を大きい振幅で上昇させる。
　なお、本実施形態ではＣＳ電位を周期的に反転しているが、必ずしも周期的に反転させなくてもよい。図６に示すＣＳラインＣＳＬ０・ＣＳＬ１について説明すると、例えば、ゲートラインＧ１・Ｇ２を同時にＯＦＦにするときに、ＣＳドライバ３がＣＳラインＣＳＬ０に供給している電位（時刻ｔ１より前の電位）を基準にして、ゲートＯＦＦ後にＣＳラインＣＳＬ０の電位の実効値を第１の幅で上昇させる。そして、ゲートラインＧ１・Ｇ２を同時にＯＦＦにするときに、ＣＳドライバ３がＣＳラインＣＳＬ１に供給している電位（時刻ｔ１より前の電位）を基準にして、ゲートＯＦＦ後にＣＳラインＣＳＬ１の電位の実効値を第１の幅より大きい第２の幅で下降させる。ここで、ＣＳラインの電位の実効値とは、基準の電位（図６に示すゲートＯＦＦ時の電位）に対する、１フレーム期間（より正確にはゲートがＯＦＦしてから次にゲートがＯＮするまでの期間）におけるＣＳラインの電位の平均値を意味する。例えば、上記基準の電位より電位が高い期間と低い期間とがあったとしても、上記基準の電位より電位が高い期間が長ければ、正極性でデータが書き込まれたサブ画素の実効電圧は大きくなり、明るいサブ画素になる。
　（変形例）
　なお、画素のトランジスタとしてゲート電位とＯＮ／ＯＦＦ状態の関係が逆になるＰチャネル型トランジスタを用いることもできる。この場合、ゲート電位がＬｏｗの時にゲートが開（ＯＮ）になり、Ｈｉｇｈの時にゲートが閉（ＯＦＦ）になる。そのため、ゲートＯＦＦ直後にＣＳ電位は上昇するように変動し、短期間の間に所定値まで回復（下降）する。ここで、同時選択されるゲートラインの間に配置されたＣＳラインは、ゲートＯＦＦ直後にゲート電圧の上昇によってＣＳ電位がより高く変動する（その後、所定の電位まで回復する）。いずれにしても、同時選択されないゲートラインの間に配置されたＣＳラインに繋がるサブ画素に比べて、同時選択されるゲートラインの間に配置されたＣＳラインに繋がるサブ画素の極性間実効電圧が低下する。そのため、同時選択されるゲートラインの間に配置されたＣＳラインの振幅を大きくすることにより、該ＣＳラインに繋がるサブ画素の極性間実効電圧を補正することができる。
　［実施形態２］
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、実施形態１にて説明した図面と同じ機能を有する部材・構成については、同じ符号を付記し、その詳細な説明を省略する。本実施形態における液晶表示装置の構成は、実施形態１の液晶表示装置１（図１、図２参照）と同じである。
　（実施形態２の動作例）
　実施形態１では、連続する４本のＣＳライン（例えばＣＳＬ０～ＣＳＬ３）は同じタイミングで電位が反転するが、本実施形態では、連続する２本のＣＳライン（例えばＣＳＬ０～ＣＳＬ１）の電位が同じタイミングで反転する。
　図１０は、本実施形態の液晶表示装置１において、異なる振幅で各ＣＳラインのＣＳ電位を駆動する動作例を示すタイミングチャートである。図１０に示す本実施形態の動作例によれば、各ＣＳラインには、複数の水平走査期間毎に、基準となる電位（対向電極ＣＯＭの電位）に対する極性が反転する保持容量配線信号が供給される。これにより、各ＣＳラインの電位は、一定の周期で反転する。ただし、実施形態１と同様に、図１０に示す本実施形態の動作例では、１本のＣＳライン毎にＣＳ電位の変化の幅（変化量、振幅）が異なる。番号が偶数のＣＳライン（ＣＳＬ０・ＣＳＬ２・ＣＳＬ４…）は、ＣＳ電位の変化の幅がＶ１である。番号が奇数のＣＳライン（ＣＳＬ１・ＣＳＬ３・ＣＳＬ５…）は、ＣＳ電位の変化の幅がＶ１より大きいＶ２である。ＣＳラインＣＳＬ０と、ＣＳラインＣＳＬ１とに供給される保持容量配線信号は、位相が逆で、ＣＳラインＣＳＬ０よりＣＳラインＣＳＬ１の振幅の方が大きい。
　図１０に示す例では、各ＣＳラインの電位は、４水平走査期間毎に反転し、２本のＣＳライン毎に、電位が変化するタイミングが１水平走査期間ずれる。そのため、保持容量配線信号のタイミング（位相）の種類は１６種類（１６相）となる。図１０の各ＣＳラインの保持容量配線信号に付した丸囲みの数字は保持容量配線信号の種類を示す。
　［実施形態３］
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、実施形態１にて説明した図面と同じ機能を有する部材・構成については、同じ符号を付記し、その詳細な説明を省略する。本実施形態における液晶表示装置の構成は、実施形態１の液晶表示装置１（図１、図２参照）と同じである。
　（実施形態３の動作例）
　図１１は、本実施形態の液晶表示装置１において、異なる振幅で各ＣＳラインのＣＳ電位を駆動する動作例を示すタイミングチャートである。図１１に示す本実施形態の動作例によれば、各ＣＳラインには、基準となる電位（対向電極ＣＯＭの電位）に対する極性が反転する保持容量配線信号が供給される。番号が偶数のＣＳライン（同時選択されないゲートラインの間に配置されたＣＳラインＣＳＬ０・ＣＳＬ２・ＣＳＬ４…）は、ＣＳ電位の変化の幅がＶ１である。番号が奇数のＣＳライン（同時選択されるゲートラインの間に配置されたＣＳラインＣＳＬ１・ＣＳＬ３・ＣＳＬ５…）は、ＣＳ電位の変化の幅がＶ１より大きいＶ２である。ＣＳラインＣＳＬ０と、ＣＳラインＣＳＬ１とに供給される保持容量配線信号は、位相が逆で、ＣＳラインＣＳＬ０よりＣＳラインＣＳＬ１の振幅の方が大きい。
　図１１に示す例では、各ＣＳラインの電位は、隣接するゲートラインがＯＦＦした後に上昇または下降し、１フレーム期間（１Ｆ）において一定の値を保つ。１フレーム期間後、画素への次のデータの書き込みが終わり、ゲートラインがＯＦＦになった後、各ＣＳラインの電位は、元の電位に戻る。そのため、各ＣＳラインの電位は、１フレーム期間毎に周期的に反転する。なお、実施形態１と同様に、各画素に書き込まれるデータの極性はフレーム毎に交互に入れ替わる。
　このようにＣＳラインの電位を駆動することにより、同時選択されるゲートラインの間に配置されたＣＳラインと同時選択されないゲートラインの間に配置されたＣＳラインとにおいて、ゲートＯＦＦ後のＣＳ電位の変化量を異ならせることができる。よって、ゲートＯＦＦ時のＣＳ電位の変動に起因して生じる、同時選択されるゲートラインの間に配置されたＣＳラインに繋がるサブ画素の極性間実効電圧の低下（すなわち明るさの低下）を補正することができる。
　［他の態様］
　本発明の一態様に係る液晶表示装置は、走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置であって、上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させる保持容量配線駆動部を備える。
　本発明の一態様に係る液晶表示装置の駆動方法は、走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置の駆動方法であって、上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号を同時にＯＦＦにし、その後、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させる。
　２本の走査信号線の走査信号を同時にＯＦＦにすることによって、上記第２保持容量配線に対応する画素電極の極性間実効電圧が低下しうる。
　上記の構成によれば、上記第２保持容量配線に対応する画素電極の極性間実効電圧を補正し、極性間実効電圧の低下の影響を小さくすることができる。よって、液晶表示装置の表示品位を高めることができる。
　また、上記第２の量は、上記第１の量よりも大きくすることができる。
　また、上記液晶表示装置では、第１フレームにおいては、上記第１画素の上記第１画素電極および上記第２画素電極には第１極性のデータが書き込まれ、上記第２画素の上記第１画素電極および上記第２画素電極には上記第１極性とは異なる第２極性のデータが書き込まれ、上記第１フレームの次の第２フレームにおいては、上記第１画素の上記第１画素電極および上記第２画素電極には上記第２極性のデータが書き込まれ、上記第２画素の上記第１画素電極および上記第２画素電極には上記第１極性のデータが書き込まれる構成とすることもできる。
　また、上記保持容量配線駆動部は、上記第１フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位の実効値を上記第１の量上昇させ、上記第２保持容量配線の電位の実効値を上記第２の量下降させ、上記第２フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位の実効値を上記第１の量下降させ、上記第２保持容量配線の電位の実効値を上記第２の量上昇させる構成とすることもできる。
　また、上記保持容量配線駆動部は、上記第１保持容量配線の電位を、所定の期間毎にある電位を基準に反転させ、上記第２保持容量配線の電位を、所定の期間毎にある電位を基準に反転させるものであり、上記第１フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位がまず上昇するように、上記第１保持容量配線の電位が反転され、かつ、上記第２保持容量配線の電位がまず下降するように、上記第２保持容量配線の電位が反転され、上記第２フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位がまず下降するように、上記第１保持容量配線の電位が反転され、かつ、上記第２保持容量配線の電位がまず上昇するように、上記第２保持容量配線の電位が反転される構成とすることもできる。
　また、上記保持容量配線駆動部は、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号をＯＦＦにするときに上記第１保持容量配線に供給している電位を上記第１保持容量配線の電位の基準にして、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号をＯＦＦにするときに上記第２保持容量配線に供給している電位を上記第２保持容量配線の電位の基準にして、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位の実効値を上記第１方向に上記第１の量変化させ、上記第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第２の量変化させる構成とすることもできる。
　また、同じ上記画素の上記第１画素電極と上記第２画素電極とは列方向に並ぶように配置されており、上記走査信号線は、同じ上記画素の上記第１画素電極と上記第２画素電極との間に配置されており、上記保持容量配線は、列方向に隣接する２つの上記画素の間に配置されており、連続して並ぶ２本の上記走査信号線を同時走査する構成とすることもできる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、液晶表示装置に利用することができる。
　１　　液晶表示装置
　２　　ゲートドライバ
　３　　ＣＳドライバ（保持容量配線駆動部）
　４　　駆動信号発生回路／映像信号発生回路
　５　　デマルチプレクサ
　６　　画素アレイ
４０　　画素
４１　　画素電極
ＣＳＬ　　ＣＳライン（保持容量配線）
ＣＯＭ　　対向電極
Ｃｃｓ　　保持容量
Ｃｌｃ　　液晶容量
Ｇ　　　　ゲートライン（走査信号線）
Ｐａ、Ｐｂ　　サブ画素
ＳＬｘ、ＳＬｙ　　ソースライン（データ信号線）
ｖｄ　　　出力信号線

Claims (8)

  1. 　走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置であって、
    　上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させる保持容量配線駆動部を備えることを特徴とする液晶表示装置。
  2. 　上記第２の量は、上記第１の量よりも大きいことを特徴とする請求項１に記載の液晶表示装置。
  3. 　第１フレームにおいては、上記第１画素の上記第１画素電極および上記第２画素電極には第１極性のデータが書き込まれ、上記第２画素の上記第１画素電極および上記第２画素電極には上記第１極性とは異なる第２極性のデータが書き込まれ、
    　上記第１フレームの次の第２フレームにおいては、上記第１画素の上記第１画素電極および上記第２画素電極には上記第２極性のデータが書き込まれ、上記第２画素の上記第１画素電極および上記第２画素電極には上記第１極性のデータが書き込まれることを特徴とする請求項１または２に記載の液晶表示装置。
  4. 　上記保持容量配線駆動部は、上記第１フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位の実効値を上記第１の量上昇させ、上記第２保持容量配線の電位の実効値を上記第２の量下降させ、上記第２フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位の実効値を上記第１の量下降させ、上記第２保持容量配線の電位の実効値を上記第２の量上昇させることを特徴とする請求項３に記載の液晶表示装置。
  5. 　上記保持容量配線駆動部は、上記第１保持容量配線の電位を、所定の期間毎にある電位を基準に反転させ、上記第２保持容量配線の電位を、所定の期間毎にある電位を基準に反転させるものであり、
    　上記第１フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位がまず上昇するように、上記第１保持容量配線の電位が反転され、かつ、上記第２保持容量配線の電位がまず下降するように、上記第２保持容量配線の電位が反転され、
    　上記第２フレームにおいては、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位がまず下降するように、上記第１保持容量配線の電位が反転され、かつ、上記第２保持容量配線の電位がまず上昇するように、上記第２保持容量配線の電位が反転されることを特徴とする請求項４に記載の液晶表示装置。
  6. 　上記保持容量配線駆動部は、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号をＯＦＦにするときに上記第１保持容量配線に供給している電位を上記第１保持容量配線の電位の基準にして、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号をＯＦＦにするときに上記第２保持容量配線に供給している電位を上記第２保持容量配線の電位の基準にして、上記第１走査信号線の走査信号ならびに上記第２走査信号線の走査信号が同時にＯＦＦになった後に、上記第１保持容量配線の電位の実効値を上記第１方向に上記第１の量変化させ、上記第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第２の量変化させることを特徴とする請求項１から５のいずれか一項に記載の液晶表示装置。
  7. 　同じ上記画素の上記第１画素電極と上記第２画素電極とは列方向に並ぶように配置されており、
    　上記走査信号線は、同じ上記画素の上記第１画素電極と上記第２画素電極との間に配置されており、
    　上記保持容量配線は、列方向に隣接する２つの上記画素の間に配置されており、
    　連続して並ぶ２本の上記走査信号線を同時走査することを特徴とする請求項１から６のいずれか一項に記載の液晶表示装置。
  8. 　走査信号線が並ぶ方向を列方向として、１つの画素が第１画素電極と第２画素電極と第１トランジスタと第２トランジスタを備え、同じ上記画素の上記第１トランジスタのゲートと上記第２トランジスタのゲートとは同じ走査信号線に接続され、上記画素の上記第１画素電極は上記第１トランジスタを介してデータ信号線に接続され同じ上記画素の上記第２画素電極は上記第２トランジスタを介して同じデータ信号線に接続され、同じ上記画素の上記第１画素電極と上記第２画素電極とは互いに異なる保持容量配線との間で保持容量を形成しており、互いに列方向に隣接する第１画素および第２画素について、上記第１画素の上記第１画素電極と上記第２画素の上記第１画素電極とは互いに異なるデータ信号線に接続されており、上記第１画素の上記第２画素電極と上記第２画素の上記第１画素電極とは同じ保持容量配線との間で保持容量を形成しており、列方向に隣接する２つの上記画素に同時にデータを書き込むように上記走査信号線を２本ずつ同時走査する液晶表示装置の駆動方法であって、
    　上記第１画素の上記第１および第２トランジスタのゲートに接続される第１走査信号線の走査信号ならびに上記第２画素の上記第１および第２トランジスタのゲートに接続される第２走査信号線の走査信号を同時にＯＦＦにし、
    　その後、上記第１画素の上記第１画素電極との間で保持容量を形成する第１保持容量配線の電位の実効値を第１方向に第１の量変化させ、上記第１画素の上記第２画素電極および上記第２画素の上記第１画素電極との間で保持容量を形成する第２保持容量配線の電位の実効値を上記第１方向とは反対の方向に上記第１の量とは異なる第２の量変化させることを特徴とする駆動方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017069213A1 (ja) * 2015-10-22 2017-04-27 シャープ株式会社 液晶表示パネルおよびその駆動方法
CN110114820A (zh) * 2016-12-23 2019-08-09 微软技术许可有限责任公司 用于薄膜晶体管(tft)显示器的稳健可靠性操作的技术

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009084331A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 液晶表示装置、液晶表示装置の駆動方法、テレビジョン受像機
WO2010103726A1 (ja) * 2009-03-13 2010-09-16 シャープ株式会社 アレイ基板、液晶パネル、液晶表示装置、テレビジョン受像機
WO2010137230A1 (ja) * 2009-05-25 2010-12-02 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009084331A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 液晶表示装置、液晶表示装置の駆動方法、テレビジョン受像機
WO2010103726A1 (ja) * 2009-03-13 2010-09-16 シャープ株式会社 アレイ基板、液晶パネル、液晶表示装置、テレビジョン受像機
WO2010137230A1 (ja) * 2009-05-25 2010-12-02 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017069213A1 (ja) * 2015-10-22 2017-04-27 シャープ株式会社 液晶表示パネルおよびその駆動方法
CN110114820A (zh) * 2016-12-23 2019-08-09 微软技术许可有限责任公司 用于薄膜晶体管(tft)显示器的稳健可靠性操作的技术
CN110114820B (zh) * 2016-12-23 2022-04-12 微软技术许可有限责任公司 用于控制薄膜晶体管(tft)显示器的电压消耗的方法和装置

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