KR102562943B1 - 표시 장치 - Google Patents

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Abstract

본 발명에 따른 표시장치는, 다수의 게이트 라인을 구동하는 게이트 구동부와 다수의 데이터 라인을 구동하는 데이터 구동부 및 상기 게이트 구동부와 상기 데이터 구동부를 제어하도록 제어신호를 인가하는 타이밍 제어부를 포함하고, 상기 상호 교차하는 게이트 라인 및 데이터 라인이 박막 트랜지스터를 통해 각 화소 행에 배치된 R, G, B, W 중 어느 하나의 색상을 가지는 다수의 부화소에 접속되고, 상기 다수의 게이트 라인은 상기 부화소의 상단과 하단을 지그재그로 교번하여 배치되고, 상기 다수의 데이터 라인은 상기 게이트 라인과 교차하도록 형성되고, 상기 다수의 게이트 라인 및 데이터 라인 중 1개의 데이터 라인과 4개의 게이트 라인으로 4개의 부화소를 구동하는 디스플레이 패널을 포함하는 표시장치이다.

Description

표시 장치 {Display Device}
본 발명은 표시장치에 관한 것으로서, 특히, 개구율을 향상시키고 저소비전력으로 구동할 수 있는 QRD(Quad Rate Driving) 방식을 이용한 표시장치에 관한 것이다.
휴대전화, 태블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD: Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD: ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다.
평판표시장치(이하, 간단히 '표시장치'라 함)들 중에서, 액정표시장치(LCD)는 액정의 광학적 이방성을 이용하여 영상을 표시하는 장치로서, 박형, 소형, 저소비전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다.
일반적으로, 액정 표시장치는 액정의 전기적 및 광학적 특성을 이용하여 영상을 표시한다. 액정은 굴절율, 유전율 등이 분자 장축 방향과 단축 방향에 따라 서로 다른 이방성 성질을 갖고, 분자 배열과 광학적 성질을 쉽게 조절할 수 있다. 이를 이용한 액정 표시장치는 전계의 크기에 따라 액정 분자들의 배열 방향을 가변시켜서 편광판을 투과하는 광 투과율을 조절함으로써 영상을 표시한다.
액정 표시장치는 다수의 화소들이 매트릭스 형태로 배열된 액정 패널과, 액정 패널의 게이트 라인을 구동하는 게이트 드라이버와, 액정 패널의 데이터 라인을 구동하는 데이터 드라이버 등을 포함한다.
이러한, 액정 표시장치는 직류(DC) 옵셋 성분을 감소시키고 액정의 열화를 줄이기 위하여, 이웃한 액정셀들 사이에서 극성이 반전되고 프레임 단위로 극성이 반전되는 인버전 구동이 적용되고 있다.
또한, 표시장치의 데이터 드라이버의 갯수 또는 상기 데이터 라인(DL)의 갯수를 줄이기 위해, 더블 레이트 드라이빙(Double Rate Driving)(이하, 간단히 'DRD'라 함) 방식이 이용되고 있다.
상기 DRD 방식을 이용하는 표시장치에서는, 종래 대비 수평 게이트 라인들의 개수를 2배로 늘리지만, 데이터 라인들의 갯수가 1/2로 줄어든다. 즉, 상기 DRD 방식은, 필요로 하는 데이터 드라이브의 갯수 또는 데이터 라인의 갯수를 반으로 줄이면서도 동일한 해상도를 구현할 수 있는 방법이다.
종래의 DRD 방식을 이용한 표시장치는, 2도트 인버전 방식을 이용한다. 그러나, 2도트 인버전 방식을 이용한 표시장치에서는, 소비전력이 많이 요구되며, 수직라인 딤(Vertical line DIM)이 발생될 수 있다.
이를 극복하기 위해, DRD 방식을 이용한 다양한 종류의 Z-인버전 방식 및 구조가 개발되고 있다.
최근에는, 표시장치의 데이터 구동부에서 D-IC의 수 또는 상기 데이터 라인(DL)의 수를 더 줄이도록, 쿼드 레이트 드라이빙(Quad Rate Driving)(이하, 간단히 'QRD'라 함) 방식이 개발되고 있다. 상기 QRD 방식의 표시장치에서는, 종래보다 데이터 라인들의 갯수를 1/4로 줄일 수 있는 이점이 있지만, 상기 DRD방식을 이용한 표시장치와 동등한 성능을 구현하는 QRD 방식의 렌더링 구조가 제안되지는 않았다.
본 발명은 상술한 QRD 방식의 렌더링 구조에서 Horizontal 2 dot Inversion을 수행하면서 종래의 DRD 방식을 이용한 표시장치와 동등한 성능을 구현하기 위해 제안된 것으로서, QRD 방식의 표시장치에서 기존 DRD 방식과 동등한 수준의 성능을 구현하도록 신규 렌더링 구조를 갖는 QRD 표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시장치는, 화소 행에 배치되며, 각각이 R, G, B, W 중 어느 하나의 색상을 가지는 다수의 부화소와 상기 부화소의 상단과 하단을 지그재그로 교번하여 배치되는 다수의 게이트 라인과 상기 게이트 라인과 교차하도록 형성된 다수의 데이터 라인과 상기 다수의 게이트 라인 및 데이터 라인 중 1개의 데이터 라인과 4개의 게이트 라인으로 4개의 부화소를 구동하는 하는 표시장치이다.
상기와 같은 특징을 갖는 본 발명에 따른 표시장치에 있어서는 다음과 같은 효과가 있다.
첫째, 하나의 데이터 라인으로 4개의 부화소를 동작시킬 수 있으므로 데이터 라인의 수를 절감하여 개구율 향상시킬 수 있고, 이에 따라 필요한 데이터 채널 수를 줄일 수 있으므로 데이터 구동부에서 D-IC의 수를 줄여서 단가를 낮추는 효과가 있다.
둘째, 본 발명은 아몰포스-실리콘 박막 트랜지스터(a-Si TFT)에 비해 이동도가 우수한 옥사이드 박막 트랜지스터(Oxide TFT)를 적용하므로, 충전 시간이 ¼ 로 감소하더라도 해상도를 낮추지 않아도 종래와 동일한 화상품위를 구현할 수 있다.
셋째, 데이터 신호의 극성을 컬럼 인버젼 방식으로 구동하여도 수평 2 도트 인버젼 방식으로 표시할 수 있으므로 소비전력을 줄일 수 있다.
도 1는 본 발명의 실시예에 따른 QRD Z-인버젼 방식의 표시장치의 구성도이다.
도 2은 도 1에 도시된 화소 일부를 확대하여 표기한 레이아웃이다.
도 3a는 일반적인 Normal 구동방식이 적용된 표시장치의 데이터 신호 및 게이트 신호 파형의 비교 예이다.
도 3b는 일반적인 DRD 구동방식이 적용된 표시장치의 데이터 신호 및 게이트 신호 파형의 비교 예이다.
도 3c는 본 발명의 QRD 구동방식의 표시장치의 데이터 신호 및 게이트 신호 파형의 간략한 실시 예이다.
도 4는 본 발명의 실시 예에 따른 데이터 구동부()와 게이트 구동부()의 출력을 보여주는 파형도이다.
도 5은 도 4에서의 각 게이트 신호(G1 내지 G8)의 생성 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 QRD Z-인버젼 방식의 표시장치의 구성도이다.
도 7은 본 발명의 다른 실시예에 따른 QRD Normal 방식의 표시장치의 구성도이다.
상기와 같은 특징을 갖는 본 발명에 따른 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1는 본 발명의 실시예에 따른 QRD Z-인버젼 방식의 표시장치의 구성도이다.
도 2은 도 1에 도시된 화소 일부를 확대하여 표기한 레이아웃이다.
도 1 및 도 2에 도시한 바와 같이, 상호 교차하는 다수의 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL0, DL2m-1 내지 DL2m)에 의해 화소 매트릭스를 구비한 디스플레이 패널(400)과, 상기 디스플레이 패널(400)의 각 데이터 라인들(DL1 내지 DLm)에 영상 신호를 충전시키는 데이터 구동부(200)와, 상기 디스플레이 패널(400)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 구동부(300), 및 외부로부터의 영상 데이터(RGB)를 정렬하여 데이터 구동부(200)에 공급함과 아울러 데이터 제어신호(DCS)를 생성하여 데이터 구동부(200)를 제어하는 타이밍 제어부(100)를 구비한다.
구동 회로부(1000)는, 타이밍 제어부(100)와, 데이터 구동부(200)와, 게이트 구동부(300)와, 감마 전압 공급부(500)와, 전원 발생부(600)를 포함할 수 있다.
여기서, 타이밍 제어부(100)는 TV시스템이나 비디오카드와 같은 외부 시스템으로부터 영상데이터(RGB)와 수직동기신호와 수평동기신호와 메인클럭신호와 데이터 인에이블신호 등의 제어신호(TCS)를 입력 받게 된다. 한편 도시하지는 않았지만, 이와 같은 신호들은 타이밍 제어부(100)에 구성된 인터페이스(interface)를 통해 입력될 수 있다.
타이밍 제어부(100)는 입력된 제어신호(TCS)를 사용하여 데이터 구동부(200)를 제어하기 위한 데이터 제어신호(DCS)를 생성한다.
데이터 제어신호(DCS)는 소스스타트신호(Source Start Signal : SSS), 소스샘플링클럭(Source Sampling Clock : SSC), 소스출력인에이블신호(Source Output Enable : SOE), 극성신호(Polarity : POL) 등을 포함할 수 있다.
또한 타이밍 제어부(100)는 외부의 시스템으로부터 영상데이터(RGB)를 전달받고, 이를 정렬하여 데이터 구동부(200)에 전달하게 된다.
또한 타이밍 제어부(100)는 입력된 제어신호(TCS)에 응답하여 게이트 구동부(300)를 제어하기 위한 게이트제어신호(GCS)를 생성하고, 게이트제어신호(GCS)는 게이트 스타트 신호(VST),온-클럭펄스(on-CLK), 오프-클럭펄스(off-CLK), 게이트 신호들(G1~Gn) 등을 포함한다.
데이터 구동부(200)는 타이밍 제어부(100)로부터 공급되는 데이터제어신호(DCS)와 영상데이터(RGB)에 응답하여, 데이터전압을 다수의 데이터라인(DL1 내지 DLm)에 공급하게 된다. 즉, 감마전압(Vgamma)을 사용하여, 영상데이터(RGB)에 대응되는 데이터전압을 생성하고, 생성된 데이터전압을 대응하는 데이터라인(DL1 내지 DLm)에 공급한다.
전원 발생부(600)는, 표시장치를 구동함에 있어 필요한 다양한 구동전압들을 생성하게 된다. 예를 들면, 타이밍 제어부(100)와 데이터 구동부(200)와 게이트 구동부(300)에 공급되는 전원전압과, 게이트 구동부(300)에 공급되는 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 등을 생성하게 된다.
게이트 구동부(300)는 타이밍 제어부(100)로부터 공급되는 게이트제어신호(GCS)에 응답하여 다수의 게이트 라인(GL1 내지 GLn)을 순차적으로 선택하고, 선택된 게이트 라인(GL1 내지 GLn)에 턴온(turn-on) 전압인 예를 들면 게이트하이전압(Vgh)을 출력하게 된다. 게이트하이전압(Vgh)에 의해 해당 게이트 라인(GL1 내지 GLn)에 연결된 박막트랜지스터(TFT)는 턴온된다.
한편 다음 프레임의 선택 시까지는 게이트 라인(GL1 내지 GLn)에 턴오프(turn-off) 전압 예를 들면 게이트로우전압(Vgl)이 공급되어, 박막트랜지스터(TFT)는 턴오프 상태를 유지하게 된다.
상기 디스플레이 패널(400)은 상호 교차하는 다수의 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과, 다수의 부화소(R,G,B)와 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)에 각각 접속된 박막 트랜지스터(TFT)를 포함한다.
보다 구체적으로 설명하면 다음과 같다.
본 발명의 실시 예에 따른 디스플레이 패널은, 제 4n-3 게이트 라인(GL4n-3)과 제 4n-2 게이트 라인(GL4n-2) 및 제 4n-1 게이트 라인(GL4n-1)과 제 4n 게이트 라인(GL4n)이 각각 평행하도록 쌍을 이루며 배열된다.
제 4n-3 게이트 라인(GL4n-3)과 제 4n-2 게이트 라인(GL4n-2)은 가장 좌측에 위치한 3개의 부화소, 즉, 제 1 부화소 내지 제 3 부화소의 상단을 지나 제 3 부화소와 제 4부화소 사이를 통과하도록 꺾여서 형성되고, 2개의 부화소, 즉, 제 4 부화소 내지 제 5 부화소의 하단을 지나 제 5 부화소와 제 6 부화소 사이를 통과하도록 꺾여서 형성되고, 6개의 부화소, 즉, 제 6 부화소 내지 제 11 부화소의 상단을 지나도록 형성된다. 이후 마지막 부화소까지 2개의 부화소 하단과 6개의 부화소 상단을 지나도록 반복하여 형성된다.
제 4n-1 게이트 라인(GL4n-1)과 제 4n 게이트 라인(GL4n)은 가장 좌측에 위치한 1개의 부화소, 즉, 제 1 부화소의 상단을 지나 제 1 부화소와 제 2부화소 사이를 통과하도록 꺾여서 형성되고, 6개의 부화소, 즉, 제 2 부화소 내지 제 7 부화소의 하단을 지나 제 7 부화소와 제 8 부화소 사이를 통과하도록 꺾여서 형성되고, 2개의 부화소, 즉, 제 8 부화소 내지 제 9 부화소의 상단을 지나도록 형성된다. 이후 마지막 부화소까지 6개의 부화소 하단과 2개의 부화소 상단을 지나도록 반복하여 형성된다.
다시 말해, 다수의 게이트 라인은 제 4n-3 게이트 라인(GL4n-3)과 제 4n-2 게이트 라인(GL4n-2) 및 제 4n-1 게이트 라인(GL4n-1)과 제 4n 게이트 라인(GL4n)이 각각 평행하도록 쌍을 이루며 배열되고, 각각 가장 좌측에 위치한 1개 또는 3개의 부화소의 상단을 지난 후 2개 또는 6개의 연속된 부화소의 상단과 하단을 지그재그로 교번하여 배치된다.
또한, 제 4n-3 게이트 라인(GL4n-3)은 제 4j 부화소 및 제 4j+1 부화소에 접속되고, 제 4n-2 게이트 라인(GL4n-2)은 제 4j-1 부화소 및 제 4j+2 부화소에 접속되고, 제 4n-1 게이트 라인(GL4n-1)은 제 4j-2 부화소 및 제 4j+3 부화소에 접속되고, 제 4n 게이트 라인(GL4n)은 제 4j-3 부화소 및 제 4j+4 부화소에 접속된다.
상기 제 4n-3 게이트 라인(GL4n-3) 내지 제 4n 게이트 라인(GL4n)은 디스플레이 패널(400)에서 제 k-1 화소행 및 제 k 화소행에서 동일한 형태로 반복되어 형성된다.
다만, 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 수평 2 도트 인버젼(Horizontal 2 dot inversion)을 구현하는 QRD 방식의 게이트 라인 구조에 대한 다양한 변형이 가능할 것이다.
그리고, 상기 부화소 사이를 지나도록 상기 다수의 게이트 라인(GL1~GLn)과 수직한 방향으로 다수의 데이터 라인(DL0, DL2m-1~DL2m)이 형성된다.
첫번째 데이터 라인(DL0)을 제외한 제 2m-1 데이터 라인(DL2m-1)과 제 2m 데이터 라인(DL2m)은 쌍을 이루며 배열된다.
이 때, 제 2m-1 데이터 라인(DL2m-1)과 제 2m 데이터 라인(DL2m)은 6개 부화소 만큼 이격되어 형성되고, 이후 마지막 부화소까지 제 2m-1 데이터 라인(DL2m-1)과 제 2m 데이터 라인(DL2m) 쌍이 2개 부화소 만큼 이격되어 반복적으로 형성된다.
구체적으로, 첫번째 데이터 라인(DL0)은 가장 좌측의 부화소와 인접하여 디스플레이 패널(400)의 끝단에 위치하도록 형성된다.
제 1 데이터 라인(DL1)은 첫번째 데이터 라인(DL0)과 2개 부화소 만큼 이격되어 제 2 부화소와 제 3 부화소 사이에 배치되고, 제 2 데이터 라인(DL2)은 제 1 데이터 라인(DL1)와 6개 부화소 만큼 이격되어 제 8 부화소와 제 9 부화소 사이에 배치된다.
다시, 제 3 데이터 라인(DL3)은 제 2 데이터 라인(DL2)과 2개 부화소 만큼 이격되어 제 10 부화소와 제 11 부화소 사이에 배치되고, 제 4 데이터 라인(DL4)은 제 1 데이터 라인(DL3)와 6개 부화소 만큼 이격되어 제 16 부화소와 제 17 부화소 사이에 배치된다.
다시 말해, 첫번째 데이터 라인(DL0)는 제 k-1 화소행의 부화소에는 접속되지 않고, 제 k 화소행의 제 4j-3 부화소 및 제 4j-2 부화소에 접속된다.
제 2m-1 데이터 라인(DL2m-1)은 제 k-1 화소행의 제 4j-3 부화소 및 제 4j-2 부화소와 제 4j+1 부화소 및 제 4j+2 부화소에 접속되고, 제 k 화소행의 제 4j-1 부화소 및 제 4j 부화소와, 제 4j+3 부화소 및 제 4j+4 부화소에 접속된다.
제 2m 데이터 라인(DL2m)은 제 k-1 화소행의 제 4j-1 부화소 및 제 4j 부화소와 제 4j+3 부화소 및 제 4j+4 부화소에 접속되고, 제 k 화소행의 제 4j+1 부화소 및 제 4j+2 부화소와 제 4(j+1)-3 부화소 및 제 4(j+1)-2 부화소에 접속된다.
여기서 j는 홀수이고, k는 짝수이며, n 및 m은 자연수이다. 또한, 상기 부화소는 적색(red), 녹색(green), 청색(blue)을 표시하는 R, G, B 부화소(R, G, B)가 사용될 수 있으며, 수평 방향으로 서로 이웃하는 R, G, B 부화소(R, G, B)는 영상표시의 단위인 화소(P)를 구성하게 된다.
상기 제 4n-3 내지 4n 게이트 라인은 모든 화소 행에서 반복되어 동일하게 형성되고,
모든 화소 행에서 순차적으로 반복되어 배치되는 R, G, B 부화소(R, G, B)와 접속된다.
또한, 상기 다수의 게이트 라인과 다수의 데이터 라인은 박막트랜지스터를 통해 각각의 부화소에 접속된다.
다만, 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 수평 2 도트 인버젼(Horizontal 2 dot inversion)을 구현하는 QRD 방식의 데이터 라인 구조에 대한 다양한 변형이 가능할 것이다.
도 2은 도 1의 점선으로 표시된 영역을 확대하여 레이아웃으로 표현한 것으로, 도 2을 참조하여 상기 데이터 라인(DL)을 더욱 세분화하면, 상기 데이터 라인(DL)은 데이터 라인(DL)과 데이터 공급라인(DSL), 데이터 접속라인(DCL)로 나눌 수 있다.
데이터 라인(DL)은 데이터 구동부에 접속되어 부화소 사이를 지나도록 형성되며,
데이터 공급라인(DSL)은 데이터 라인(DL)에서 데이터를 인가할 부화소를 향해 분기되는 라인으로 데이터 라인(DL)에서 일방향 또는 양방향으로 분기될 수 있다.
데이터 접속라인(DCL)은 데이터 공급라인(DSL)에서 데이터 신호를 공급받아 부화소에 인가하며, U자 형상을 가지고 박막 트랜지스터(TFT)에 접속된다.
상기 박막 트랜지스터(TFT)는 제1 금속으로 이루어진 게이트 전극과 제1 금속으로 이루어진 소스 및 드레인 전극을 포함한다.
상기 제1 금속과 제2 금속은 동일한 물질일 수 있다.
데이터 공급라인(DSL) 및 데이터 접속라인(DCL)은 서로 중첩되지 않고, 꺾임(A)을 가지고 연결되는데, 이는 각 부화소의 면적을 동일하게 맞추도록 하기 위함이다.
또한, 데이터 접속라인(DCL)이 박막트랜지스터(TFT)를 통해 부화소에 접속될 때, 부화소의 상단 또는 하단에서 연결되는데, 접속 위치에 따라 부화소의 형상이 반전될 수 있으며, 반전된 형상의 부화소 수가 반전되지 않은 형상의 부화소 수와 일치하는 것이 가장 바람직하다.
상기와 같이 다수의 게이트 라인(GL1~GLn) 및 다수의 데이터 라인(DL0, DL2m-1~DL2m)을 형성 할 경우, 제 2a 부화소와 제 2a+1 부화소 간의 사이에는 어떠한 게이트 라인(GL)도 형성되지 않고, 제 b-7 부화소와 제 b-6 부화소의 간의 사이 및 제 b-5 부화소 내지 제 b 부화소 간의 사이에는 어떠한 데이터 라인(DL)도 형성되지 않는다. 따라서, 제 c-4 부화소와 제 c-3 부화소 간의 사이 및 제 c-2 부화소와 제 c-1 부화소 간의 사이에는 어떠한 게이트 라인(GL)이나 데이터 라인(DL)도 형성되지 않으므로, 종래에 모든 부화소들 사이마다 데이터 라인이 형성되는 구조에 비해 개구율 향상의 효과를 얻을 수 있다. 여기서 a는 자연수이며, b와 c는 8의 배수이다. 또한, 다수의 게이트 라인(GL1~GLn) 및 다수의 데이터 라인(DL1~DLm)은 서로 다른 층에 형성되므로 데이터 라인(DL)이 형성되지 않은 부화소 간의 영역을 이용하여 공통전압을 공급하는 공통전압 라인(미도시) 등을 추가로 형성하여 보다 개선된 화상품위를 얻을 수 있고, 터치 기능을 포함하는 표시장치의 경우에는 보조적인 터치 라인(미도시)을 형성하여 성능을 향상시킬 수 있다.
상기와 같이 터치 기능을 포함하는 표시장치의 경우에 상기 부화소 상에 터치 전극(미도시)이 형성될 수 있다. 상기 터치 전극은 상기 터치 라인을 통해 연결되며, 상기 터치 라인은 상기 데이터 라인(DL)이 형성되지 않은 부화소 간의 영역에 형성될 수 있다.
또한, 상기 터치 라인은 상기 박막 트랜지스터(TFT)의 게이트 전극의 제1 금속 및 소스/드레인 전극의 제2 금속과는 다른 제3 금속으로 형성될 수 있다. 상기 제3 금속으로 형성된 상기 터치 라인은 터치 구동 시에는 터치 센싱 라인으로 동작하고, 디스플레이 시에는 공통전압 라인으로 동작할 수 있다.
또한, 상기와 같이 패널 내부에 터치 라인을 형성하는 방식 이외에도 별도의 터치 패널을 구성할 수도 있다.
다만, 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 수평 2 도트 인버젼(Horizontal 2 dot inversion)을 구현하는 QRD 방식의 화소 구조에 대한 다양한 변형이 가능할 것이다.
도 3a는 일반적인 Normal 구동방식이 적용된 표시장치의 데이터 신호 및 게이트 신호 파형의 비교 예이다.
도 3b는 일반적인 DRD 구동방식이 적용된 표시장치의 데이터 신호 및 게이트 신호 파형의 비교 예이다.
도 3c는 본 발명의 QRD 구동방식의 표시장치의 데이터 신호 및 게이트 신호 파형의 간략한 실시 예이다.
도 3a 내지 도 3c를 참조하면, 일반적인 Normal 구동방식에 비해 DRD 구동방식은 화소의 충전시간이 1/2이고, QRD 구동방식은 화소의 충전시간이 1/4 수준이다. a-Si TFT를 적용하는 기존의 디스플레이 패널에서는 Normal 구동방식과 대비하여 DRD 구동방식은, 1/2의 충전시간을 갖게 되므로 다소 충전시간이 줄어들기는 하지만, 정상적인 동작이 가능하다.
하지만, a-Si TFT이 적용된 디스플레이 패널에서, 해상도를 낮추는 등의 변경 없이 기존과 동일한 해상도를 유지하여 QRD 구동방식을 적용하는 경우에는 화소의 충전 시간이 부족하게 되므로 정상적인 동작이 불가능하다.
본 발명의 경우에는 a-Si TFT 대신 옥사이드 박막트랜지스터(Oxide TFT)를 적용함으로써, 1/4로 줄어든 짧은 충전시간에도 불구하고, 기존과 동일한 해상도를 유지하면서도 정상 동작이 가능하다.
또한, 옥사이드 박막트랜지스터(Oxide TFT)를 적용하게 되므로, a-Si TFT를 적용한 것보다 이동도가 향상되므로, 게이트 라인의 폭이 종래와 대비하여 줄어들 수 있다. 이에 따라, 종래의 Normal 구동방식 또는 DRD 구동방식을 적용할 때보다 게이트 라인의 수가 늘어나더라도 게이트 라인으로 인한 상하 부화소 간의 간격이 과도하게 증가하지 않고, 종래와 동등 수준을 유지할 수 있다. 따라서, QRD 구동방식을 적용하는 본 발명에서 게이트 라인의 수는 Normal 구동방식 또는 DRD 구동방식에 대비하여 2배 또는 4배가 되지만, 데이터 라인의 수는 1/2배 또는 1/4배로 감소하고, 게이트 라인의 폭 또한 감소되므로 개구율 향상의 효과를 얻을 수 있다.
도 4는 본 발명의 실시 예에 따른 데이터 구동부(200)와 게이트 구동부(300)의 출력을 보여주는 파형도이다.
도 4를 참조하면, 제N(N은 자연수) 및 제N+1 프레임 기간 동안 데이터 구동부(200)들 각각으로부터 출력되는 데이터 신호들(D0, D2m-1, D2m)이 나타나 있고, 게이트 구동부(300)로부터 출력되는 게이트 신호가 각 게이트 라인(G1, G2, G3, …G4n-1, G4n)에 인가되는 것을 나타내고 있다.
D0은 첫번째 데이터 라인(DL0)에 공급되는 첫번째 데이터 신호들, D1는 제1 데이터 라인(DL1)에 공급되는 제1 데이터 신호들, D2은 제2 데이터 라인(DL2)에 공급되는 제2 데이터 신호들, D2m-1은 제2m-1 데이터 라인(DL2m-1)에 공급되는 제2m-1 데이터 신호들, D2m은 제m 데이터 라인(DL2m)에 공급되는 제2m 데이터 신호들을 의미한다.
G1는 제1 게이트 라인(GL1)에 공급되는 제1 게이트 신호, G2은 제2 게이트 라인(GL2)에 공급되는 제2 게이트 신호, G3는 제3 게이트 라인(GL3)에 공급되는 제3 게이트 신호, Gn-1은 제n-1 게이트 라인(GLn-1)에 공급되는 제n-1 게이트 신호, Gn은 제n 게이트 라인(GLn)에 공급되는 제n 게이트 신호를 의미한다.
데이터 구동부(200)는 컬럼 인버전 방식으로 데이터 라인들에 데이터 전압들을 공급한다. 컬럼 인버전 방식은 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 데이터 라인들 각각에 공급되는 데이터 신호들의 극성을 1 프레임 기간 동안 동일하게 유지하는 방식을 의미한다. 예를 들어, 데이터 구동부(200)는 도 4와 같이 제N 프레임 기간 동안 첫번째 데이터 신호들(D0)을 제1 극성으로 공급하고, 제1 데이터 신호들(D1)을 제2 극성으로 공급하며, 제2 데이터 신호들(D2)을 제1 극성으로 공급하고, 제2m-1 데이터 신호들(D2m-1)을 제2 극성으로 공급하며, 제2m 데이터 신호들(D2m)을 제1 극성으로 공급한다.
또한, 데이터 구동부(200)는 도 4와 같이 제N+1 프레임 기간 동안 첫번째 데이터 신호들(D0)을 제2 극성으로 공급하고, 제1 데이터 신호들(D1)을 제1 극성으로 공급하며, 제2 데이터 신호들(D2)을 제2 극성으로 공급하고, 제2m-1 데이터 신호들(D2m-1)을 제1 극성으로 공급하며, 제2m 데이터 신호들(D2m)을 제2 극성으로 공급한다. 도 4에서 제1 극성은 정극성, 제2 극성은 부극성으로 구현되었으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 극성은 부극성, 제2 극성은 정극성으로 구현될 수 있다.
게이트 구동부(300)는 게이트 신호들을 게이트 라인들에 순차적으로 출력한다. 예를 들어, 게이트 구동부(300)는 도 4와 같이 제N 및 제N+1 프레임 기간 각각에서 제1 게이트 라인(G1)에 제1 게이트 신호(G1)를 출력하고, 제2 게이트 라인(G2)에 제2 게이트 신호(G2)를 출력하며, 제3 게이트 라인(G3)에 제3 게이트 신호(G3)를 출력하고, 제n-1 게이트 라인(G n-1)에 제 n-1 게이트 신호(Gn-1)를 출력하며, 제n 게이트 라인(Gn)에 제n 게이트 신호(Gn)를 출력한다. 게이트 신호들 각각은 소정의 기간 동안 게이트 하이 전압(VGH)으로 발생한다. 상기 소정의 기간은 3 내지 7 수평 기간(Horizontal Period)으로 구현될 수 있다. 1 수평기간(1H) 은 디스플레이 패널(400)에서 1 수평 라인의 화소들에 디지털 비디오 데이터가 기입되는 1라인 스캐닝 시간을 의미한다.
이하에서, 도 1 내지 도 4를 참조하여 제N 프레임 기간의 제1 내지 제8 기간(t1~t8) 동안 부화소들에 데이터 전압이 충전되는 방법을 구체적으로 살펴본다.
제1 기간(t1)은 제4n-3 게이트 신호(G4n-3)가 제 k-1 화소행의 제 4n-3 게이트 라인(GL4n-3)에 공급되는 기간이고, 제2 기간(t2)은 제4n-2 게이트 신호(G4n-2)가 제 k-1 화소행의 제 4n-2 게이트 라인(GL4n-2)에 공급되는 기간이고, 제3 기간(t3)은 제4n-1 게이트 신호(G4n-1)가 제 k-1 화소행의 제 4n-1 게이트 라인(GL4n-1)에 공급되는 기간이고, 제4 기간(t4)은 제4n 게이트 신호(G4n)가 제 k-1 화소행의 제 4n 게이트 라인(GL4n)에 공급되는 기간이고, 제5 기간(t5)은 제4n-3 게이트 신호(G4n-3)가 제 k 화소행의 제 4n-3 게이트 라인(GL4n-3)에 공급되는 기간이고, 제6 기간(t6)은 제4n-2 게이트 신호(G4n-2)가 제 k 화소행의 제 4n-2 게이트 라인(GL4n-2)에 공급되는 기간이고, 제7 기간(t7)은 제4n-1 게이트 신호(G4n-1)가 제 k 화소행의 제 4n-1 게이트 라인(GL4n-1)에 공급되는 기간이고, 제8 기간(t8)은 제4n 게이트 신호(G4n)가 제 k 화소행의 제 4n 게이트 라인(GL4n)에 공급되는 기간이다.
제1 기간(t1) 동안 제 k-1 화소행의 제 4n-3 게이트 라인(GL4n-3)에 접속된 제 4j 부화소 및 제 4j+1 부화소는 제4n-3 게이트 신호(G4n-3)에 응답하여 데이터 전압을 충전한다. 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k-1 화소행의 제 4j+1 부화소는 제 2극성의 제 2m-1 데이터 신호(D2m-1)에 따라 충전되고, 제 2m 데이터 라인(DL2m)에 접속된 제 k-1 화소행의 제 4j 부화소는 제 1극성의 제 2m 데이터(Dm+1)에 따라 충전된다.
제2 기간(t2) 동안 제 k-1 화소행의 제 4n-2 게이트 라인(GL4n-2)에 접속된 제 4j-1 부화소 및 제 4j+2 부화소는 제 4n-2 게이트 신호(G4n-2)에 응답하여 데이터 전압을 충전한다. 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k-1 화소행의 제 4j+2 부화소는 제 2극성의 제 2m-1 데이터 신호(D2m-1)에 따라 충전되고, 제 2m 데이터 라인(DL2m)에 접속된 제 k-1 화소행의 제 4j-1 부화소는 제 1극성의 제 2m 데이터(D2m)에 따라 충전된다.
제3 기간(t3) 동안 제 k-1 화소행의 제 4n-1 게이트 라인(GL4n-1)에 접속된 제 4j-2 부화소 및 제 4j+3 부화소는 제 4n-1 게이트 신호(G4n-1)에 응답하여 데이터 전압을 충전한다. 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k-1 화소행의 제 4j-2 부화소는 제 2극성의 제 2m-1 데이터 신호(D2m-1)에 따라 충전되고, 제 2m 데이터 라인(DL2m)에 접속된 제 k-1 화소행의 제 4j+3 부화소는 제 1극성의 제 2m 데이터(D2m)에 따라 충전된다.
제4 기간(t4) 동안 제 k-1 화소행의 제 4n 게이트 라인(GL4n)에 접속된 제 4j-3 부화소 및 제 4j+4 부화소는 제 4n 게이트 신호(G4n)에 응답하여 데이터 전압을 충전한다. 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k-1 화소행의 제 4j-3 부화소는 제 2극성의 제 2m-1 데이터 신호(D2m-1)에 따라 충전되고, 제 2m 데이터 라인(DL2m)에 접속된 제 k-1 화소행의 제 4j+4 부화소는 제 1극성의 제 2m 데이터(D2m)에 따라 충전된다.
제5 기간(t5) 동안 제 k 화소행의 제 4n-3 게이트 라인(GL4n-3)에 접속된 제 4j 부화소 및 제 4j+1 부화소는 제4n-3 게이트 신호(G4n-3)에 응답하여 데이터 전압을 충전한다. 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k 화소행의 제 4j+1 부화소는 제 2극성의 제 2m-1 데이터 신호(D2m-1)에 따라 충전되고, 제 2m 데이터 라인(DL2m)에 접속된 제 k 화소행의 제 4j 부화소는 제 1극성의 제 2m 데이터(D2m)에 따라 충전된다.
제6 기간(t6) 동안 제 k 화소행의 제 4n-2 게이트 라인(GL4n-2)에 접속된 제 4j-1 부화소 및 제 4j+2 부화소는 제 4n-2 게이트 신호(G4n-2)에 응답하여 데이터 전압을 충전한다. 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k 화소행의 제 4j-1 부화소는 제 2극성의 제 2m-1 데이터 신호(D2m-1)에 따라 충전되고, 제 2m 데이터 라인(DL2m)에 접속된 제 k 화소행의 제 4j+2 부화소는 제 1극성의 제 2m 데이터(D2m)에 따라 충전된다.
제7 기간(t7) 동안 제 k 화소행의 제 4n-1 게이트 라인(GL4n-1)에 접속된 제 4j-2 부화소 및 제 4j+3 부화소는 제 4n-1 게이트 신호(G4n-1)에 응답하여 데이터 전압을 충전한다. 첫번째 데이터 라인(DL0)에 접속된 제 k 화소행의 제 2 부화소는 제 1극성의 첫번째 데이터 신호(D0)에 따라 충전되고, 상기 제 2 부화소를 제외한 제 2m 데이터 라인(DL2m)에 접속된 제 k 화소행의 제 4j-2 부화소는 제 1극성의 제 2m 데이터(D2m)에 따라 충전되며, 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k 화소행의 제 4j+3 부화소는 제 2극성의 제 2m-1 데이터(D2m-1)에 따라 충전된다.
제8 기간(t8) 동안 제 k 화소행의 제 4n 게이트 라인(GL4n)에 접속된 제 4j-3 부화소 및 제 4j+4 부화소는 제 4n 게이트 신호(G4n)에 응답하여 데이터 전압을 충전한다. 첫번째 데이터 라인(DL0)에 접속된 제 k 화소행의 제 1 부화소는 제 1극성의 첫번째 데이터 신호(D0)에 따라 충전되고, 상기 제 1 부화소를 제외한 제 2m 데이터 라인(DL2m)에 접속된 제 k 화소행의 제 4j-3 부화소는 제 1극성의 제 2m 데이터(D2m)에 따라 충전되며, 제 2m-1 데이터 라인(DL2m-1)에 접속된 제 k 화소행의 제 4j+4 부화소는 제 2극성의 제 2m-1 데이터(D2m-1)에 따라 충전된다.
도 5은 도 4에서의 각 게이트 신호(G1 내지 G8)의 생성 방법을 설명하기 위한 도면이다.
각 게이트 신호(G1 내지 G8)의 액티브 시점 및 비액티브 시점은 온-클럭펄스(on-CLK)의 해당 임펄스 및 이에 대응되는 오프-클럭펄스(off-CLK)의 해당 임펄스에 의해 결정되는 바, 도 5을 참조로 하여 구체적인 예를 설명하면 다음과 같다.
타이밍 컨트롤러(TC)로부터 제공되는 온-클럭펄스(on-CLK)는 및 오프-클럭펄스(off-CLK)는 모두 주기적으로 출력되는 다수의 임펄스들로 구성되는 클럭펄스로서, 이때 오프-클럭펄스(off-CLK)는 온-클럭펄스(on-CLK)보다 더 늦게 출력된다.
예를 들어, 도 5에 도시된 바와 같이, 온-클럭펄스(on-CLK)의 네 번째 임펄스(④)가 발생된 후 바로 이어서 오프-클럭펄스(off-CLK)의 첫 번째 임펄스(ⓐ)가 발생하기 시작한다. 즉, 이 오프-클럭펄스(off-CLK)의 첫 번째 임펄스의 출력시점(ⓐ)은, 온-클럭펄스(on-CLK)의 네 번째 임펄스(④)와 다섯 번째 임펄스(⑤)사이에 위치한다.
이러한 온-클럭펄스(on-CLK)와 오프-클럭펄스(off-CLK)에 의해 게이트 신호들(G1 내지 G8)이 생성된다. 즉, 각 게이트 신호(G1내지 G8)는 서로 대응되는 한 쌍의 온-클럭펄스(on-CLK)와 오프-클럭펄스(off-CLK)에 그 액티브 시점 및 비액티브 시점이 결정된다. 여기서, 신호의 액티브 시점이란 그 신호가 비액티브 전압에서 액티브 전압으로 천이하는 시점을 의미하며, 그리고 신호의 비액티브 시점이란 그 신호가 액티브 전압에서 비액티브 전압으로 천이하는 시점을 의미한다. 이때, 그 액티브 전압이 하이논리전압이고 비액티브 전압이 로우논리전압에 해당할 경우, 그 액티브 시점은 그 신호의 라이징에지(rising edge) 시점이 되고 비액티브 시점은 그 신호의 폴링에지(falling edge) 시점이 된다. 반면, 액티브 전압이 로우논리전압이고 비액티브 전압이 하이논리전압에 해당할 경우, 그 액티브 시점은 그 신호의 폴링에지 시점이 되고 비액티브 시점은 그 신호의 라이징에지 시점이 된다. 또한, 신호의 액티브 구간은 그 신호가 액티브 전압의 상태로 유지되는 구간을 의미한다.
제 1 게이트 신호(G1; 가장 첫 번째로 출력된 임펄스)는, 도 5에 도시된 바와 같이, 온-클럭펄스(on-CLK)의 첫 번째 임펄스(①)와 이에 대응되는 오프-클럭펄스(off-CLK)의 첫 번째 임펄스(ⓐ)에 의해 그 액티브 시점 및 비액티브 시점이 결정된다. 구체적으로, 제 1 게이트 신호(G1)는, 온-클럭펄스(on-CLK)의 첫 번째 임펄스(①)의 라이징에지 시점에 맞춰 하이논리전압(액티브 전압)으로 천이하기 시작하며, 그리고 그 임펄스(①)에 대응되는 오프-클럭펄스(off-CLK)의 첫 번째 임펄스(ⓐ)의 폴링에지 시점에 맞춰 로우논리전압(비액티브 전압)으로 천이하기 시작한다.
다시 말하여, 게이트 구동부는, 전술된 온-클럭펄스(on-CLK)의 첫 번째 임펄스(①)의 라이징에지 시점에 맞춰 하이논리전압으로 상승하며, 그리고 오프-클럭펄스(off-CLK)의 첫 번째 임펄스(ⓐ)의 폴링에지 시점에 맞춰 로우전압으로 천이하는 제 1 게이트 신호(G1)를 생성한다.
이와 같은 방식으로, 제 2 게이트 신호(G2)는, 온-클럭펄스(on-CLK)의 두 번째 임펄스(②)와 이에 대응되는 오프-클럭펄스(off-CLK)의 두 번째 임펄스(ⓑ)에 의해 그 액티브 시점 및 비액티브 시점이 결정되며, 그리고 제 3 게이트 신호(G3)는, 온-클럭펄스(on-CLK)의 세 번째 임펄스(③)와 이에 대응되는 오프-클럭펄스(off-CLK)의 세 번째 임펄스(ⓒ)에 의해 그 액티브 시점 및 비액티브 시점이 결정되며, 이와 같은 방식으로 제 8 게이트 신호(G8)까지 온-클럭펄스(on-CLK)의 여덟 번째 임펄스와 이에 대응되는 오프-클럭펄스(off-CLK)의 여덟 번째 임펄스에 의해 그 액티브 시점 및 비액티브 시점이 결정된다.
제 1 내지 제 8 게이트 신호(G1 내지 G8) 각각은 충전시간을 늘리도록 프리 차징을 위해 3수평기간(horizontal period)에서 7수평기간(horizontal period)에 해당하는 신호폭 구간을 가질 수 있으며, 서로 인접한 두 개의 게이트 신호들의 신호폭 구간들은 1수평기간 이상 동안 중첩될 수 있다. 한편, 게이트 스타트신호(Vst)의 신호폭 구간은 2수평기간에 해당할 수 있다.
다만, 이에 한정되는 것은 아니며, 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능하다.
도 6은 본 발명의 다른 실시 예에 따른 QRD Z-인버젼 방식이 적용된 표시장치의 구성도이다.
도 6에 따른 상기 부화소는 적색(red), 녹색(green), 청색(blue), 흰색(white)을 표시하는 R, G, B, W 부화소(R, G, B, W)가 사용될 수 있으며, 수평 방향으로 서로 이웃하는 R, G, B, W 부화소(R, G, B, W)는 영상표시의 단위인 화소(P)를 구성하게 된다.
본 발명에 따른 QRD 구조에서 게이트 라인(GL) 및 데이터 라인(DL)은 8개의 부화소에 대해 반복되어 형성되는데, R, G, B, W 부화소(R, G, B, W)를 적용하는 경우, 4개의 부화소가 하나의 화소를 이루어 동일 색상이 동일한 형태로 반복되어 형성되므로, 3개의 부화소가 하나의 화소를 이루는 R, G, B 부화소(R, G, B)로 이루어진 것에 비해 색상 별로 제어하여 전체 디스플레이 패널()의 균일도를 향상시킬 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 QRD Normal 인버젼 방식이 적용된 표시장치의 구성도이다.
도 7a은 본 발명의 다른 실시 예로 Normal 인버젼을 위한 구조이며, 적색(red), 녹색(green), 청색(blue)을 표시하는 R, G, B 부화소(R, G, B)가 사용될 수 있으며, 수평 방향으로 서로 이웃하는 R, G, B)는 영상표시의 단위인 화소(P)를 구성하게 된다.
도 7b는 본 발명의 다른 실시 예로 Normal 인버젼을 위한 구조이며, 적색(red), 녹색(green), 청색(blue), 흰색(white)을 표시하는 R, G, B, W 부화소(R, G, B, W)가 사용될 수 있으며, 수평 방향으로 서로 이웃하는 R, G, B, W 부화소(R, G, B, W)는 영상표시의 단위인 화소(P)를 구성하게 된다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
100: 타이밍 제어부
200:데이터 구동부
300: 게이트 구동부
400: 디스플레이 패널
GL: 게이트 라인
DL: 데이터 라인
TFT: 박막트랜지스터

Claims (15)

  1. 화소 행에 배치되며, 각각이 R, G, B, W 중 어느 하나의 색상을 가지며, 상기 R, G, B, W 색상을 렌더링하는 다수의 부화소,
    상기 부화소의 상단과 하단 사이를 교번하여 지그재그로 배치되는 다수의 게이트 라인,
    상기 게이트 라인과 교차하도록 형성된 다수의 데이터 라인, 및
    상기 다수의 게이트 라인과 데이터 라인을 각 부화소에 접속시키는 박막 트랜지스터를 포함하고,
    상기 다수의 부화소 중 4개의 부화소는 상기 다수의 게이트 라인 및 데이터 라인 중 1개의 데이터 라인과 4개의 게이트 라인을 통해 활성화되는, 표시장치.
  2. 제 1항에 있어서,
    상기 데이터 라인은 데이터 구동부에 접속되어 부화소 사이를 지나는 데이터 라인과,
    상기 데이터 라인에서 데이터를 인가할 부화소를 향해 분기되는 데이터 공급라인과,
    상기 데이터 공급라인에서 데이터 신호를 공급받아 부화소에 인가하는 데이터 접속라인으로 구분 될 수 있는 표시장치
  3. 제 2항에 있어서,
    상기 부화소가 서로 동일한 면적으로 형성되도록 상기 데이터 공급라인에 꺾임을 갖는 표시장치
  4. 제 3항에 있어서,
    상기 박막 트랜지스터는 옥사이드 박막 트랜지스터(Oxide TFT)로 구성되는 표시장치
  5. 제 4항에 있어서,
    상기 데이터 접속라인은 U자 형상을 가지고 상기 박막 트랜지스터에 접속되며, 상기 박막 트랜지스터를 통해 부화소에 데이터를 인가하는 표시장치
  6. 제 5항에 있어서,
    서로 인접하는 상기 부화소들은 3개의 R, G, B 부화소가 한 개씩 배치되거나, 또는, 4개의 R, G, B, W 부화소가 한 개씩 배치되는 표시장치
  7. 제 1항에 있어서,
    제 2a 부화소(a는 자연수)와 제 2a+1 부화소 간의 사이에는 어떠한 게이트 라인도 형성되지 않는 표시장치
  8. 제 1항에 있어서,
    제 b-7 부화소(b는 8의 배수)와 제 b-6 부화소의 간의 사이 및 제 b-5 부화소 내지 제 b 부화소 간의 사이에는 어떠한 데이터 라인도 형성되지 않는 표시장치
  9. 제 1항에 있어서,
    제 c-4 부화소(c는 8의 배수)와 제 c-3 부화소 간의 사이 및 제 c-2 부화소와 제 c-1 부화소 간의 사이에는 어떠한 게이트 라인이나 데이터 라인도 형성되지 않는 표시장치
  10. 상호 교차하는 다수의 게이트 라인 및 데이터 라인에 의한 화소 매트릭스를 구비한 디스플레이 패널,
    상기 디스플레이 패널의 각 데이터 라인들에 영상 신호를 충전시키는 데이터 구동부,
    상기 디스플레이 패널의 게이트 라인들을 구동하는 게이트 구동부,
    외부로부터의 영상 데이터를 정렬하여 데이터 구동부에 공급함과 아울러 데이터 제어신호를 생성하여 데이터 구동부를 제어하는 타이밍 제어부를 포함하고,
    상기 디스플레이 패널은,
    화소 행에 배치되며, 각각이 R, G, B, W 중 어느 하나의 색상을 가지며, 상기 R, G, B, W 색상을 렌더링하는 다수의 부화소,
    상기 부화소의 상단과 하단 사이를 교번하여 지그재그로 배치되는 상기 다수의 게이트 라인,
    상기 게이트 라인과 교차하도록 형성된 상기 다수의 데이터 라인, 및
    상기 다수의 게이트 라인과 데이터 라인을 각 부화소에 접속시키는 박막 트랜지스터를 포함하고,
    상기 다수의 부화소 중 4개의 부화소는 상기 다수의 게이트 라인 및 데이터 라인 중 1개의 데이터 라인과 4개의 게이트 라인을 통해 활성화되는,
    표시장치.
  11. 제 10항에 있어서,
    상기 데이터 라인들 중 N(N은 자연수) 프레임에서 기수번째 데이터 라인들에 제 1극성의 데이터전압을 인가하고, 우수 번째 데이터라인들에 상기 제1 극성과 반대인 제2 극성의 데이터전압을 인가하고, N+1 프레임에서 각각 반대의 극성을 인가하는 데이터 구동부를 더 포함하는 표시장치
  12. 제 11항에 있어서,
    상기 타이밍 제어부, 데이터 구동부 및 게이트 구동부에 전원전압을 공급하고,
    상기 게이트 구동부에 공급되는 게이트하이전압과 게이트로우전압 등을 생성하는 전원 발생부를 더 포함하는 표시장치
  13. 제 12항에 있어서,
    상기 게이트 라인에 인가되는 게이트 신호는 하이논리전압 구간이 인접한 게이트 신호와 1수평기간 이상 중첩되는 표시장치
  14. 제 13항에 있어서,
    상기 게이트 신호는 온-클럭펄스의 라이징에지에서 하이논리전압으로 액티브 되고, 오프-클럭펄스의 폴링에지에서 로우논리전압으로 비액티브되는 표시장치
  15. 제 14항에 있어서,
    상기 게이트 라인의 폭은 상기 데이터 라인의 폭보다 좁게 형성되는 표시장치
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