KR20130051354A - 액정표시장치 및 이의 구동방법 - Google Patents

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Abstract

화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있고, 이에 따라 제조 비용을 최소화 할 수 있는 액정표시장치가 제공된다. 액정표시장치는 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하는 액정패널, 상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부, 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 데이터 라인을 구동시키는 다수의 데이터 구동부 및 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 게이트 라인을 구동시키는 다수의 게이트 구동부를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되며, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결된다.

Description

액정표시장치 및 이의 구동방법{Liquid crystal display device and driving method for comprising the same}
본 발명은 액정표시장치 및 이의 구동방법에 관한 것으로, 보다 상세하게는 화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있고, 이에 따라 제조 비용을 최소화 할 수 있는 액정표시장치 및 이의 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기발광소자 (OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.
일반적으로 액정표시장치(Liquid Crystal Display; LCD)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다.
이러한 액정표시장치는 타이밍 제어부(미도시)로부터 제어신호를 제공받아 게이트 신호를 생성하고, 생성된 게이트 신호를 게이트 라인(미도시)에 순차적으로 공급하여 게이트 라인에 연결되어 있는 TFT를 턴온시키는 게이트 구동부와, 타이밍 제어부로부터 제어신호와 영상 신호를 제공받아 액정패널에 형성된 데이터 라인(미도시)에 영상 신호에 해당하는 데이터 전압을 인가하는 데이터 구동부와, 게이트 구동부와 데이터 구동부를 제어하는 타이밍 제어부를 포함한다.
도 1은 종래 액정표시장치의 액정패널에 형성된 화소의 배치 구조를 나타내는 도면이고, 도 2는 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이고, 도 3은 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 종래 액정표시장치의 액정패널(110)에는 다수의 게이트 라인(GL1 내지 GL6) 및 다수의 데이터 라인(DL1 내지 DL4)이 서로 교차되도록 형성되며, 다수의 게이트 라인(GL1 내지 GL6)과 다수의 데이터 라인(DL1 내지 DL4)이 수직 교차하는 영역에 단위 화소(P)가 형성되어 있다.
여기서, 게이트 라인(GL1 내지 GL6)은 가로 방향으로 한 쌍씩 형성되어 있다. 예를 들면, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 가로 방향으로 순차적으로 한 쌍씩 형성된다.
이때, 하나의 단위 화소(P)는 두 개의 서브 화소(P11, P12)를 각각 포함한다. 제1 서브 화소(P11)는 제1 박막트랜지스터(T11)에 연결되어 있으며, 제2 서브 화소(P12)는 제2 박막트랜지스터(T12)에 연결되어 있다.
여기서, 제1 박막트랜지스터(T11)의 게이트는 제2 게이트 라인(GL2)에 연결되어 있고, 소스는 제1 데이터 라인(DL1)에 연결되며, 드레인은 제1 서브 화소(P11)에 연결되어 있다. 또한, 제2 박막트랜지스터(T12)의 게이트는 제3 게이트 라인(GL3)에 연결되어 있고, 소스는 제1 데이터 라인(DL1)에 연결되며, 드레인은 제2 서브 화소(P12)에 연결되어 있다.
이에 따라 제2 게이트 라인(GL2)에 연결되어 있는 서브 화소들(P11, P13, P15)은 정극성(+)의 전압 및 부극성(-)의 전압이 교대로 인가되며, 제3 게이트 라인(GL3)에 연결되어 있는 서브 화소들(P12, P14, P16)도 정극성(+)의 전압 및 부극성(-)의 전압이 교대로 인가된다. 이때, 단위 화소(P)에 포함되는 제1 및 제2 서브 화소(P11, P12)는 서로 동일한 극성을 갖는다. 또한, 수평 라인을 기준으로 홀수번째 단위 화소의 서브 화소들은 서로 동일한 극성을 갖으며, 예를 들면, 제1 및 제2 서브 화소(P11, P12)와 제5 및 제6 서브 화소(P15, P16)들은 서로 동일한 극성을 갖는다. 그리고, 제2 데이터 라인(DL2)에 연결되어 있는 제3 및 제4 서브 화소(P13, P14)와 제1 및 제2 서브 화소(P21, P22)는 서로 동일한 데이터 전압을 갖는다. 이를 더블 레이트 드라이빙 제트 인버젼(Double Rate Driving Z-inversion) 방식이라고 한다.
상기와 같은 화소 구조를 갖는 액정패널을 구동하기 위해 다수의 데이터 라인(DL1 내지 DL4)에 정극성(+)의 전압과 부극성(-)의 전압이 교대로 인가하게 된다.
또한, 상기와 같은 화소 구조를 갖는 액정패널을 테스트하기 위해 N번째 프레임에서 도 2에서와 같은 도트 패턴을 인가하고, (N+1) 번째 프레임에서 도 3에서와 같은 도트 패턴을 인가한다.
도 2에 도시된 바와 같이, 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 정극성(+), 정극성(+), 부극성(-)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 부극성(-), 부극성(-), 정극성(+)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.
또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 정극성(+), 부극성(-), 부극성(-)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 부극성(-), 정극성(+), 정극성(+)의 전압을 인가한다.
여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다.
도 3에 도시된 바와 같이, 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 부극성(-), 부극성(-), 정극성(+)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 정극성(+), 정극성(+), 부극성(-)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.
또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 부극성(-), 정극성(+), 정극성(+)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 정극성(+), 부극성(-), 부극성(-)의 전압을 인가한다.
여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다.
상기와 같은 도트 패턴을 구동시 도 2에서 제1 수평라인(L1)의 제1 내지 제3 서브 화소의 극성은 정극성(+), 정극성(+), 부극성(-)을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 부극성(-), 부극성(-), 정극성(+)의 전압을 갖게 되어 서로 극성이 일치하지 않는다. 또한, 제2 수평라인(L2)에서도 제4 내지 제6 서브 화소의 극성은 정극성(+), 부극성(-), 부극성(-)의 전압을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 부극성(-), 정극성(+), 정극성(+)의 전압을 갖게 되어 서로 극성이 일치하지 않는다.
그리고, 도 3에서 제1 수평라인(L1)의 제1 내지 제3 서브 화소의 극성은 부극성(-), 부극성(-), 정극성(+)을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 정극성(+), 정극성(-), 부극성(-)의 전압을 갖게 되어 서로 극성이 일치하지 않는다. 또한, 제2 수평라인(L2)에서도 제4 내지 제6 서브 화소의 극성은 부극성(-), 정극성(+), 정극성(+)의 전압을 갖는 반면, 제7 내지 제9 서브 화소의 극성은 정극성(+), 부극성(-), 부극성(-)의 전압을 갖게 되어 서로 극성이 일치하지 않는다.
아울러,도 3 및 도 4에서 적(R), 녹(G), 청(B)색은 각각 서로 극성이 동일해야 하나, 한 프레임 내에서도 서로 다른 극성을 갖게 된다.
따라서, 상기와 같은 화소 구조를 갖는 액정패널은 도 3 및 도 4와 같은 도트 패턴 구동시 고개를 양쪽으로 흔들 경우, 수직 무라(mura)가 발생하게 되는 문제점이 있다. 이를 해결하기 위해 도 2 및 도 3에서 도트 패턴을 프레임 메모리를 사용하여 패턴 인식 알고리즘을 사용하는 하게 되는데, 이때에 프레임 메모리 사용으로 비용이 증가하게 되는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있고, 이에 따라 제조 비용을 최소화 할 수 있는 액정표시장치 및 이의 구동방법을 제공함에 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 액정표시장치는 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하는 액정패널, 상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부, 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 데이터 라인을 구동시키는 다수의 데이터 구동부 및 상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 게이트 라인을 구동시키는 다수의 게이트 구동부를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되며, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결된다.
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는다.
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는다.
상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는다.
상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 한다.
또한, 본 발명의 일 실시예에 따른 액정표시장치의 구동방법은 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되고, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결되는 액정패널을 제공하는 단계, 게이트 구동부에서 출력되는 게이트 신호를 상기 제1 게이트 라인에 인가하는 단계, 상기 제1 게이트 라인에 연결된 상기 제1 및 제2 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계, 상기 게이트 신호를 상기 제2 게이트 라인에 인가하는 단계, 상기 제2 게이트 라인에 연결된 상기 제3 및 제4 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계, 상기 게이트 신호를 상기 제3 게이트 라인에 인가하는 단계, 상기 제2 게이트 라인에 연결된 상기 제5 및 제6 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계, 상기 게이트 신호를 상기 제4 게이트 라인에 인가하는 단계 및 상기 제4 게이트 라인에 연결된 상기 제7 및 제8 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계를 포함한다.
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는다.
상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는다.
상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는다.
상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는다.
상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 이의 구동방법은 화소의 배치를 변경하여 수직 무라(Mura)의 발생을 최소화 할 수 있는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치 및 이의 구동방법은 화소의 배치를 변경함으로써 프레임 메모리를 사용하지 않아도 되므로, 제조 비용을 최소화 할 수 있는 효과를 제공한다.
도 1은 종래 액정표시장치의 액정패널에 형성된 화소의 배치 구조를 나타내는 도면.
도 2는 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.
도 3은 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 액정패널에 형성된 화소의 배치 구조를 나타내는 도면.
도 6은 본 발명의 일 실시예에 따른 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 이의 구동방법의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면이고, 도 5는 본 발명의 일 실시예에 따른 액정패널에 형성된 화소의 배치 구조를 나타내는 도면이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치는 액정패널(110)과, 액정패널(110)에 형성된 게이트 라인(GL)을 순차적으로 구동하기 위한 게이트 구동부(120)와, 액정패널(110)에 형성된 데이터 라인(DL)에 데이터 전압을 공급하기 위한 데이터 구동부(130)와, 데이터 구동부(130) 및 게이트 구동부(120)를 제어하기 위한 타이밍 제어부(140)와, 액정패널(110)에 공통전압(Vcom)을 공급하기 위한 공통전압 생성부(150)을 포함한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정패널(110)은 도트 인버젼(dot inversion) 방식으로 구동하기 위해 게이트 신호를 전달하는 다수의 게이트 라인(GL1 내지 GL4)과, 게이트 라인(GL1 내지 GL4)에 교차하며 데이터 전압을 전달하는 데이터 라인(DL1 내지 DL4)을 포함하며, 이들 게이트 라인(GL1 내지 GL4)과 데이터 라인(DL1 내지 DL4)이 수직 교차하는 영역에 형성된 다수의 단위 화소(P1 내지 P6)를 포함한다.
여기서, 제1 단위 화소(P1)는 제1 및 제2 서브 화소(P31, P32)를 포함하며, 제1 단위 화소(P1)의 상부와 하부에 가로방향으로 제2 및 제3 게이트 라인(GL2, GL3)이 형성되어 있다.
이때, 제1 서브 화소(P31)은 제1 박막트랜지스터(T31)의 드레인과 연결되어 있으며, 제1 박막트랜지스터(T31)의 소스는 제2 서브 화소(P32)와 인접한 제2 데이터 라인(DL2)과 연결되어 있다. 제2 서브 화소(P32)는 제2 박막트랜지스터(T32)의 드레인과 연결되어 있으며, 제2 박막트랜지스터(T32)의 소스는 제1 서브 화소(P31)와 인접한 제1 데이터 라인(DL1)과 연결되어 있다.
제2 단위 화소(P2)는 제3 및 4 서브 화소(P33, P34)를 포함하며, 제2 단위 화소(P2)를 중심으로 상부와 하부에 가로방향으로 제2 및 제3 게이트 라인(GL2, GL3)이 형성되어 있다.
이때, 제3 서브 화소(P33)은 제3 박막트랜지스터(T33)의 드레인과 연결되어 있으며, 제3 박막트랜지스터(T33)의 소스는 제2 서브 화소(P32)와 인접한 제2 데이터 라인(DL2)과 연결되어 있다. 제4 서브 화소(P34)는 제4 박막트랜지스터(T34)의 드레인과 연결되어 있으며, 제4 박막트랜지스터(T34)의 소스는 제3 데이터 라인(DL3)과 연결되어 있다.
제3 단위 화소(P3)는 제5 및 6 서브 화소(P41, P42)를 포함하며, 제3 단위 화소(P3)를 중심으로 상부와 하부에 가로방향으로 제4 및 제5 게이트 라인(GL4, GL5)이 형성되어 있다.
이때, 제5 서브 화소(P41)은 제5 박막트랜지스터(T41)의 드레인과 연결되어 있으며, 제5 박막트랜지스터(T41)의 소스는 제1 데이터 라인(DL1)과 연결되어 있다. 제6 서브 화소(P42)는 제6 박막트랜지스터(T42)의 드레인과 연결되어 있으며, 제6 박막트랜지스터(T42)의 소스는 제2 데이터 라인(DL2)과 연결되어 있다.
제4 단위 화소(P4)는 제7 및 8 서브 화소(P43, P44)를 포함하며, 제4 단위 화소(P4)를 중심으로 상부와 하부에 가로방향으로 제4 및 제5 게이트 라인(GL4, GL5)이 형성되어 있다.
이때, 제7 서브 화소(P43)은 제7 박막트랜지스터(T43)의 드레인과 연결되어 있으며, 제7 박막트랜지스터(T43)의 소스는 제3 데이터 라인(DL3)과 연결되어 있다. 제8 서브 화소(P44)는 제8 박막트랜지스터(T44)의 드레인과 연결되어 있으며, 제8 박막트랜지스터(T44)의 소스는 제2 데이터 라인(DL2)과 연결되어 있다.
여기서, 제1 및 제2 단위 화소(P1, P2)의 제1 및 제3 서브 화소(P31, 33)와, 제3 및 제4 단위 화소(P3, P4)의 제6 및 제8 서브 화소(P36, P38)는 서로 동일한 극성을 갖으며, 예를 들면, 부극성(-)의 전압일 수 있다. 또한, 제2 및 제5 단위 화소(P2, P5)의 제2 및 제10 서브 화소(P34, P40)와, 제4 및 제6 단위 화소(P4, P6)의 제7 및 제11 서브 화소(P37, P41)는 서로 동일한 극성을 갖으며, 예를 들면, 정극성(+)의 전압일 수 있다. 이와 같은 구조를 제트 인버젼(Z-inversion) 방식이라고 한다.
본 발명의 일 실시예에서는 액정패널(110)에 제1 내지 제4 단위 화소(P1 내지 P4)가 반복적으로 배치된다.
게이트 구동부(120)는 타이밍 제어부(140)로부터 제공되는 게이트 제어신호(CONT1)에 응답하여 다수의 게이트라인(GL1 내지 GL(N))에 순차적으로 게이트 신호를 공급한다. 이러한 게이트 신호에 의해 게이트 라인(GL1 내지 GL(N))에 연결된 박막트랜지스터(TFT)가 게이트 라인(GL1 내지 GL(N)) 별로 구동되게 한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 제공된 데이터 제어신호(CONT2)에 응답하여 수평기간(H1, H2..)마다 1라인 분씩의 데이터 전압을 데이터 라인(DL1 내지 DL(N))에 공급한다. 또한, 데이터 구동부(130)는 타이밍 제어부(140)로부터 제공된 R, G, B 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인(DL1 내지 DL(N))에 공급한다.
타이밍 제어부(140)는 외부로부터 제공되는 R, G, B 데이터를 액정패널(110)의 구동에 알맞도록 정렬하여 데이터 구동부(130)에 공급한다. 그리고 외부로부터 제공되는 동기 신호(DCLK, DE, Hsync, Vsync)를 이용하여 데이터 제어신호(CONT2)를 생성하여 데이터 구동부(130)로 제공한다.
공통전압 생성부(150)는 DC/DC 컨버터부(미도시)에서 생성된 공급전압(Vdd)을 이용하여 액정패널(110)을 구동시키기 위한 공통전압(Vcom)을 생성한다.
상기와 같은 이하, 도 4 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 액정표시장치의 구동방법에 대해 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 N번째 프레임에 화소에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이고, 도 7은 본 발명의 일 실시예에 따른 (N+1)번째 프레임에 인가되는 도트 패턴(dot pattern)의 극성을 나타낸 도면이다.
먼저, 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정패널(110)에는 제1 내지 제4 단위 화소(P1 내지 P4)를 반복적으로 배치한다.
그리고, 타이밍 제어부(140)에서 제공되는 게이트 제어 신호(CONT1)에 따라 게이트 구동부(120)는 게이트 신호를 제2 게이트 라인(GL2)에 공급하여 제2 게이트 라인(GL2)에 연결된 제1, 제4 및 제9 박막트랜지스터(T31, T34, T39)를 턴 온시킨다.
그러면, 타이밍 제어부(140)로부터 제공된 데이터 제어신호(CONT2)에 응답하여 수평기간(H1, H2..)마다 1라인 분씩의 데이터 전압을 데이터 라인(DL1 내지 DL4)에 공급하여 제1, 제4 및 제9 박막트랜지스터(T31, T34, T39)에 연결된 제1, 제4 및 제9 서브 화소(P31, P34, P39)에 각각 데이터 전압을 충전한다. 이때, 제1, 제4 및 제9 서브 화소(P31, P34, P39)에는 예를 들면, 부극성(-) 전압이 각각 충전된다.
그 다음, 게이트 구동부(120)는 게이트 신호를 제3 게이트 라인(GL3)에 공급하여 제3 게이트 라인(GL3)에 연결된 제2, 제3 및 제10 박막트랜지스터(T32, T33, T40)를 턴 온시킨다. 그러면, 제2, 제3 및 제10 박막트랜지스터(T32, T33, T40)에 연결된 제2, 제3 및 제10 서브 화소(P32, P33, P40)에 각각 데이터 전압을 충전한다. 이때, 제2, 제3 및 제10 서브 화소(P32, P33, P40)에 예를 들면, 정극성(+) 전압이 각각 충전된다.
여기서, 제4 및 제5 게이트 라인에 연결되어 있는 박막트랜지스터들은 제2 및 제3 게이트 라인에 연결되어 있는 박막트랜지스터들과 반대로 동작한다.
좀 더 자세하게 설명하면, 게이트 구동부(120)는 게이트 신호를 제4 게이트 라인(GL4)에 공급하여 제4 게이트 라인(GL2)에 연결된 제6, 제7 및 제12 박막트랜지스터(T36, T37, T42)를 턴 온시킨다. 그러면, 제6, 제7 및 제12 박막트랜지스터(T36, T37, T42)에 연결된 제6, 제7 및 제12 서브 화소(P36, P37, P42)에 각각 데이터 전압을 충전한다. 이때, 제6, 제7 및 제12 서브 화소(P36, P37, P42)에는 예를 들면, 부극성(-) 전압이 각각 충전된다.
이어서, 게이트 구동부(120)는 게이트 신호를 제5 게이트 라인(GL5)에 공급하여 제5 게이트 라인(GL5)에 연결된 제5, 제8 및 제11 박막트랜지스터(T35, T38, T41)를 턴 온시킨다. 그러면, 제5, 제8 및 제11 박막트랜지스터(T35, T38, T41)에 연결된 제5, 제8 및 제11 서브 화소(P35, P38, P41)에 각각 데이터 전압을 충전한다. 이때, 제5, 제8 및 제11 서브 화소(P35, P38, P41)에는 예를 들면, 정극성(+) 전압이 각각 충전된다.
상기와 같이, 본 발명의 일 실시예에서는 도 5에서와 같이, 단위 화소를 제1 및 제2 서브 화소로 나누고, 단위 화소의 상부와 하부에 각각 제1 및 제2 서브 화소와 연결되는 게이트 라인을 배치함으로써 도 6 및 도 7에서와 같이, 도트 패턴 구동시 한 프레임의 제1 내지 제4 수평라인(L1 내지 L4)에서 적(R), 녹(G), 청(B)색은 각각 서로 동일한 극성을 갖도록 구현된다.
도 6에 도시된 바와 같이, N번째 프레임 내에서 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 정극성(+), 부극성(-), 정극성(+)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 정극성(+),부극성(-), 정극성(+)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.
또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 정극성(+), 부극성(-), 정극성(+)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 정극성(+), 부극성(-), 정극성(+)의 전압을 인가한다.
여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다.
도 7에 도시된 바와 같이, (N+1) 번째 프레임 내에서 제1 수평 라인(L1)의 제1 내지 제3 서브 화소에는 순차적으로 부극성(-), 정극성(+), 부극성(-)의 전압을 인가하고, 제4 내지 제6 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제7 내지 제9 서브 화소에는 부극성(-), 정극성(+), 부극성(-)의 전압을 인가하며, 제10 내지 제12 서브 화소에는 데이터 전압을 인가하지 않은 상태이다.
또한, 제2 수평 라인(L2)의 제1 내지 제3 서브 화소에는 데이터 전압을 인가하지 않은 상태이고, 제4 내지 제6 서브 화소에는 순차적으로 부극성(-), 정극성(+), 부극성(-)의 전압을 인가하고, 제7 내지 제9 서브 화소에는 데이터 전압을 인가하지 않은 상태이며, 제10 내지 제12 서브 화소에는 순차적으로 부극성(-), 정극성(+), 부극성(-)의 전압을 인가한다.
여기서, 제3 및 제4 수평라인(L3, L4)은 각각 제1 및 제2 수평라인(L1, L2)과 동일하게 데이터 전압이 인가된다.
또한, 본 발명의 일 실시예에서는 단위 화소를 제1 및 제2 서브 화소로 나누고, 단위 화소의 상부와 하부에 각각 제1 및 제2 서브 화소와 연결되는 게이트 라인을 배치함으로써 한 프레임 내에서 수직 라인 간 적(R), 녹(G), 청(B)색의 극성이 동일하도록 구현된다. 따라서, 도 6 및 도 7과 같은 도트 패턴 구동시 고개를 양쪽으로 흔들 경우, 수직 무라(mura)의 발생을 최소화 할 수 있다
아울러, 본 발명의 일 실시예에서는 수직 무라의 발생을 최소화 시키기 위해 프레임 메모리를 사용하여 패턴 인식 알고리즘을 사용하는 종래 기술과 달리, 프레임 메모리의 사용 없이 화소의 배치의 변경만으로 액정패널을 도트 인버젼 방식으로 구동시킬 수 있으며, 또한, 제조 비용을 절감할 수 있다.
110: 액정패널 120: 게이트 구동부
130: 데이터 구동부 140: 타이밍 컨트롤러
150: 공통전압 생성부

Claims (18)

  1. 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하는 액정패널;
    상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부;
    상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 데이터 라인을 구동시키는 다수의 데이터 구동부; 및
    상기 타이밍 제어부로터 제공되는 제어 신호에 의해 상기 다수의 게이트 라인을 구동시키는 다수의 게이트 구동부를 포함하며,
    상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며,
    상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고,
    상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되고,
    상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결되는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.
  4. 제1항에 있어서,
    상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서,
    상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.
  7. 제1항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치.
  8. 제1항에 있어서,
    상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는 것을 특징으로 하는 액정표시장치.
  9. 제1항에 있어서,
    상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 하는 것을 특징으로 하는 액정표시장치.
  10. 수직방향으로 형성된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하도록 이격 거리를 갖고 형성된 제1 및 제2 게이트 라인, 상기 제2 게이트 라인의 하부에 형성된 제3 게이트 라인, 상기 제3 게이트 라인과 이격 거리를 갖도록 형성된 제4 게이트 라인, 상기 제1 및 제2 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제1 화소, 상기 제3 및 제4 게이트 라인 사이에 배치되며, 제1 및 제2 서브 화소를 포함하는 다수의 제2 화소를 포함하며, 상기 제1 게이트 라인에는 홀수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제1 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제2 박막트랜지스터가 연결되며, 상기 제2 게이트 라인에는 홀수번째 제1 화소들의 상기 제2 서브 화소들과 연결되는 제3 박막트랜지스터가 연결되어 있고, 짝수번째 제1 화소들의 상기 제1 서브 화소들과 연결되는 제4 박막트랜지스터가 연결되고, 상기 제3 게이트 라인에는 홀수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제5 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제6 트랜지스터가 연결되고, 상기 제4 게이트 라인에는 홀수번째 제2 화소들의 상기 제1 서브 화소들과 연결되는 제7 박막트랜지스터가 연결되어 있고, 짝수번째 제2 화소들의 상기 제2 서브 화소들과 연결되는 제8 박막트랜지스터가 연결되는 액정패널을 제공하는 단계;
    게이트 구동부에서 출력되는 게이트 신호를 상기 제1 게이트 라인에 인가하는 단계;
    상기 제1 게이트 라인에 연결된 상기 제1 및 제2 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계;
    상기 게이트 신호를 상기 제2 게이트 라인에 인가하는 단계;
    상기 제2 게이트 라인에 연결된 상기 제3 및 제4 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로부터 제공되는 해당 데이터 전압을 충전하는 단계;
    상기 게이트 신호를 상기 제3 게이트 라인에 인가하는 단계;
    상기 제2 게이트 라인에 연결된 상기 제5 및 제6 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계;
    상기 게이트 신호를 상기 제4 게이트 라인에 인가하는 단계; 및
    상기 제4 게이트 라인에 연결된 상기 제7 및 제8 박막트랜지스터를 턴 온시켜 상기 서브 화소들에 데이터 구동부로터 제공되는 해당 데이터 전압을 충전하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  11. 제10항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  12. 제10항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  13. 제10항에 있어서,
    상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  14. 제10항에 있어서,
    상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들은 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  15. 제10항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제1 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제2 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  16. 제10항에 있어서,
    상기 홀수번째 제1 화소들의 상기 제2 서브 화소들과 상기 짝수번째 제1 화소들의 상기 제2 서브 화소들은 상기 홀수번째 제2 화소들의 상기 제1 서브 화소들과 상기 짝수번째 제2 화소들의 상기 제1 서브 화소들과 서로 동일한 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  17. 제10항에 있어서,
    상기 다수의 제1 화소들과 상기 다수의 제2 화소들은 서로 반대의 극성을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  18. 제10항에 있어서,
    상기 다수의 제1 및 제2 화소들은 도트 인버젼 구동을 하는 것을 특징으로 하는 액정표시장치의 구동방법.
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