KR102401648B1 - 액정 표시 장치 - Google Patents

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Abstract

제1 방향으로 연장된 복수의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 라인들, 및 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들을 포함하고, 상기 복수의 화소들은, 인접하게 배치된 데이터 라인들 사이에 위치하며, 서로 다른 색상을 갖는 제1 화소열 내지 제4 화소열을 포함하고, 상기 데이터 라인들은, 각 화소열 사이에 단독(single)으로 배치된 제1 데이터 라인, 및 각 화소열 사이에 쌍(double)으로 배치된 제2 데이터 라인들을 포함하며, 상기 제1 데이터 라인은 2개의 화소열의 화소들과 격행(every other row)으로 교번하여 연결되며, 상기 제2 데이터 라인들은 하나의 화소열의 화소들과 격행으로 교번하여 연결된 액정 표시 장치를 제공한다.

Description

액정 표시 장치{DISPLAY DEVICE}
본 발명은 표시 품질이 향상된 액정 표시 장치에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
액정 표시 장치는 화소 전극과 공통 전극이 형성되어 있는 두 장의 기판과 상기 기판 사이에 삽입되어 있는 액정층으로 이루어지며, 화소 전극과 공통 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
최근 각종 정보나 광고를 제공하는 표시 장치로서, 다수의 표시 장치를 타일링 방식으로 조합하여 하나의 대형 화면을 구현한 멀티 디스플레이 장치(Multi-Display Device)가 활용되고 있다. 이러한 멀티 디스플레이 장치는 야외에서 시인성을 확보하기 위하여 높은 휘도를 필요로 한다. 높은 휘도를 구현하기 위하여 적색 화소, 녹색 화소, 및 청색 화소에 추가로 백색 화소를 더 포함한 액정 표시 장치가 개발되고 있다.
한편, 액정 표시 장치는 직류 전압을 지속적으로 인가하면 특성 열화가 발생하고, 이를 방지하기 위하여 인가 전압의 극성을 주기적으로 바꿔 인가한다. 이러한 극성 반전 구동 방법은 프레임 반전, 라인 반전, 컬럼 반전, 도트 반전 구동 방법 등이 있다. 이 중 가장 우수한 화질을 구현할 수 있는 도트 반전 구동 방법이 널리 사용되고 있다.
다만, 백색 화소를 포함하는 액정 표시 장치를 도트 반전 구동하는 경우, 특정 화소열에서 도트 반전이 이루어지지 않게 되고, 이로 인해 무빙 줄얼룩이 발생한다.
이에 본 발명은 백색 화소를 포함하는 액정 표시 장치에 있어서, 특정 화소열에서 발생하는 무빙 줄얼룩을 방지할 수 있는 액정 표시 장치를 제공하고자 한다.
제1 방향으로 연장된 복수의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 라인들, 및 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들을 포함하고, 상기 복수의 화소들은, 인접하게 배치된 데이터 라인들 사이에 위치하며, 서로 다른 색상을 갖는 제1 화소열 내지 제4 화소열을 포함하고, 상기 데이터 라인들은, 각 화소열 사이에 단독(single)으로 배치된 제1 데이터 라인, 및 각 화소열 사이에 쌍(double)으로 배치된 제2 데이터 라인들을 포함하며, 상기 제1 데이터 라인은 2개의 화소열의 화소들과 격행(every other row)으로 교번하여 연결되며, 상기 제2 데이터 라인들은 하나의 화소열의 화소들과 격행으로 교번하여 연결된 액정 표시 장치를 제공한다.
상기 제1 화소열 내지 제4 화소열은 상기 제1 방향을 따라 반복 배열될 수 있다.
상기 제1 화소열 내지 제4 화소열 각각은 적색 화소열, 녹색 화소열, 청색 화소열, 및 백색 화소열 중 어느 하나일 수 있다.
상기 제1 화소열 내지 제4 화소열 각각에 포함된 화소들은 서로 동일한 색상을 가질 수 있다.
상기 제1 방향을 따라 인접하게 배치된 데이터 라인들에 인가되는 데이터 전압의 극성은 서로 반대일 수 있다.
상기 한 쌍의 제2 데이터 라인들 사이에 상기 화소가 배치되지 않을 수 있다.
상기 한 쌍의 제2 데이터 라인들은 상기 제4 화소열 및 상기 제1 화소열 사이에 배치될 수 있다.
상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리는 상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리, 상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리, 및 상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리보다 클 수 있다.
상기 한 쌍의 제2 데이터 라인들은 상기 제1 화소열 및 상기 제2 화소열 사이에 배치될 수 있다.
상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리는 상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리, 상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리, 및 상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리보다 클 수 있다.
상기 한 쌍의 제2 데이터 라인들은 상기 제2 화소열 및 상기 제3 화소열 사이에 배치될 수 있다.
상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리는 상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리, 상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리, 및 상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리보다 클 수 있다.
상기 한 쌍의 제2 데이터 라인들은 상기 제3 화소열 및 상기 제4 화소열 사이에 배치될 수 있다.
상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리는 상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리, 상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리, 및 상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리보다 클 수 있다.
제1 방향으로 연장된 복수의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 라인들, 및 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들을 포함하고, 상기 데이터 라인들은, 각 화소열 사이에 단독(single)으로 배치된 제1 데이터 라인, 및 각 화소열 사이에 쌍(double)으로 배치된 제2 데이터 라인들을 포함하며, 상기 제2 데이터 라인들은 하나의 화소열의 화소들과 격행으로 교번하여 연결되며, 상기 제2 데이터 라인에 연결된 더미 박막 트랜지스터를 더 포함하는 액정 표시 장치를 제공한다.
상기 더미 박막 트랜지스터는, 상기 게이트 라인에서 분기된 더미 게이트 전극, 상기 더미 게이트 전극과 절연 중첩되게 배치된 더미 반도체층, 및 상기 데이터 라인에서 분기된 더미 소스 전극을 포함할 수 있다.
상기 더미 박막 트랜지스터는, 상기 더미 소스 전극과 이격되어 배치된 더미 드레인 전극을 더 포함할 수 있다.
상기 화소는 화소 전극을 포함하며, 상기 더미 드레인 전극은 상기 화소 전극과 연결되지 않을 수 있다.
상기 복수의 화소들은, 인접하게 배치된 데이터 라인들 사이에 위치하며, 서로 다른 색상을 갖는 제1 화소열 내지 제4 화소열을 포함할 수 있다.
상기 제1 데이터 라인은 하나의 화소열의 화소들과 격행(every other row)으로 교번하여 연결될 수 있다.
제1 방향으로 연장된 복수의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 라인들, 및 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들을 포함하고, 상기 복수의 화소들은, 인접하게 배치된 데이터 라인들 사이에 위치하며, 서로 다른 색상을 갖는 제1 화소열 내지 제4 화소열을 포함하고, 상기 제1 화소열 내지 상기 제4 화소열 중 인접하게 배치된 어느 두 화소열 사이에 배치된 데이터 라인은 2개인 액정 표시 장치를 제공한다.
상기 제1 화소열 내지 제4 화소열 각각에 포함된 화소들 중 인접하게 배치된 어느 두 화소는 서로 다른 데이터 라인들에 연결될 수 있다.
상기 제1 화소열 내지 제4 화소열은 상기 제1 방향을 따라 반복 배열될 수 있다.
상기 제1 화소열 내지 제4 화소열 각각은 적색 화소열, 녹색 화소열, 청색 화소열, 및 백색 화소열 중 어느 하나일 수 있다.
상기 제1 화소열 내지 제4 화소열 각각에 포함된 화소들은 서로 동일한 색상을 가질 수 있다.
상기 제1 방향을 따라 인접하게 배치된 데이터 라인들에 인가되는 데이터 전압의 극성은 서로 반대일 수 있다.
상기 2개의 데이터 라인들 각각은 상기 제1 화소열 내지 제4 화소열 중 어느 하나의 화소열의 화소와 격행(every other row)으로 교번하여 연결될 수 있다.
상기 2개의 데이터 라인들 사이에 상기 화소가 배치되지 않을 수 있다.
본 발명에 따른 액정 표시 장치는 특정 화소열에서 발생하는 무빙 줄얼룩을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 나타낸 개략적인 블록도이다.
도 2는 도 1에 도시된 하나의 화소를 나타낸 등가 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 4는 본 발명의 제1 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 5는 도 4의 일부를 확대한 부분 확대도이다.
도 6은 도 5의 Ⅰ-Ⅰ`을 따라 절단한 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 8은 본 발명의 제3 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 9는 본 발명의 제4 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 10은 본 발명의 제5 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 11은 본 발명의 제5 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 12는 도 11의 Ⅱ-Ⅱ`을 따라 절단한 단면도이다.
도 13은 본 발명의 제6 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 14는 도 13에서 하나의 화소를 나타낸 평면도이다.
도 15는 도 14에서 Ⅲ-Ⅲ`을 따라 절단한 단면도이다.
도 16는 본 발명의 제7 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 17은 도 16에서 하나의 화소를 나타낸 평면도이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문에는 이를 중심으로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙인다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 나타낸 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 액정 표시 장치는 표시부(DA)와 표시부(DA) 주변의 비표시부(NDA)를 포함하는 표시 패널(10), 및 표시 패널(10)의 비표시부(NDA)에 배치된 게이트 드라이버(410)와 데이터 드라이버(420)를 포함할 수 있다.
표시 패널(10)은 제1 방향(DR1)으로 연장된 복수의 게이트 라인들(G1 내지 Gi), 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 복수의 데이터 라인들(D1 내지 Dj), 및 게이트 라인과 데이터 라인에 연결된 복수의 화소(PX1, PX2, PX3, PX4)를 포함할 수 있다.
게이트 라인들(G1 내지 Gi)은 비표시부(NDA)로 연장되어 게이트 드라이버(410)에 접속되고, 데이터 라인들(D1 내지 Dj)은 비표시부(NDA)로 연장되어 데이터 드라이버(420)에 접속된다.
게이트 드라이버(410)는 타이밍 컨트롤러(미도시)로부터 제공된 게이트 제어신호에 따라 게이트 신호들을 생성하고, 그 게이트 신호들을 복수의 게이트 라인들(G1 내지 Gi)에 차례로 공급한다. 데이터 드라이버(420) 타이밍 컨트롤러(미도시)로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받아 데이터 라인들(D1 내지 Dj)에 공급한다.
화소들(PX1, PX2, PX3, PX4)은 표시 패널(10)의 표시부(DA)에 위치한다.
화소들(PX1, PX2, PX3, PX4)은 게이트 라인 및 데이터 라인에 의해 정의되는 영역으로, 화상을 표시하는 최소 단위를 말한다. 이때, 화소들(PX1, PX2, PX3, PX4)은 게이트 라인 및 데이터 라인에 의해 정의될 수 있다. 다만, 이에 한정되는 것은 아니며, 블랙 매트릭스에 의해 정의될 수도 있다.
인접하여 위치한 복수의 화소(PX1, PX2, PX3, PX4)들은 하나의 단위 화소를 이룰 수 있다. 예를 들어, 하나의 단위 화소를 이루는 복수의 화소(PX1, PX2, PX3, PX4)들은 동일한 게이트 라인에 접속되며, 서로 다른 데이터 라인에 접속될 수 있다.
도 2는 도 1에 도시된 하나의 화소를 나타낸 등가 회로도이다.
도 2를 참조하면, 각 화소(PX)는 박막 트랜지스터(TFT), 화소 전극(PE), 공통 전극(CE), 및 스토리지 전극(STE) 등을 포함할 수 있다. 박막 트랜지스터(TFT)는 게이트 라인(Gi)으로부터 공급되는 게이트 신호에 따라 턴-온된다. 턴-온된 박막 트랜지스터(TFT)는 데이터 라인(Dj)으로부터 제공된 아날로그 영상 데이터 신호를 화소 전극에 전달한다. 액정용량 커패시턴스(Clc)는 서로 대향하여 위치한 화소 전극과 공통 전극 사이에 형성되고, 보조용량 커패시턴스(Cst)는 서로 대향하여 위치한 화소 전극과 스토리지 전극 사이에 형성될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 1 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 표시 패널(10)은 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)를 포함할 수 있다. 제1 화소(PX1) 내지 제4 화소(PX4)는 서로 다른 색상을 표시할 수 있다. 예를 들어, 제1 화소(PX1) 내지 제4 화소(PX4)는 적색 화소, 녹색 화소, 청색 화소, 및 백색 화소 중 어느 하나일 수 있다.
이하에서, 설명의 편의상 제1 화소(PX1)는 적색 화소(R)이고, 제2 화소(PX2)는 녹색 화소(G)이고, 제3 화소(PX3)는 청색 화소(B)이고, 제4 화소(PX4)는 백색 화소(W)인 것을 전제로 설명하나 이에 한정되는 것은 아니다.
제1 화소(PX1) 내지 제4 화소(PX4)는 제1 방향(DR1)으로 반복 배열되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 복수개 배열될 수 있다. 즉, 제2 방향(DR2)을 따라 동일한 색상을 표시하는 화소들이 배열될 수 있다.
이하에서, 제2 방향(DR2)을 따라 동일한 색상을 표시하는 화소들을 통칭하여 화소열이라 한다. 즉, 제2 방향(DR2)을 따라 배열된 복수의 제1 화소(PX1)들을 제1 화소열(PC1)이라 하고, 제2 방향(DR2)을 따라 배열된 복수의 제2 화소(PX2)들을 제2 화소열(PC2)이라 하고, 제2 방향(DR2)을 따라 배열된 복수의 제3 화소(PX3)들을 제3 화소열(PC3)이라 하고, 제2 방향(DR2)을 따라 배열된 복수의 제4 화소(PX4)들을 제4 화소열(PC1)이라 한다.
제1 화소열(PC1) 내지 제4 화소열(PC4)은 제1 방향(DR1)을 따라 반복 배열될 수 있다.
또한, 하나의 게이트 라인(Gn, n은 1 내지 i 중 어느 하나)에 연결된 j개의 화소들을 통칭하여 화소행이라 한다. 즉, 제1 게이트 라인(G1)에 연결된 j개의 화소들을 제1 화소행(HL1)이라 하고, 제2 게이트 라인(G2)에 연결된 j개의 화소들을 제2 화소행(HL2)이라 한다.
홀수번째 화소행(HL1, HL3…, HLi-1)에 배치된 화소들은 양측에 배치된 데이터선 중 왼쪽 데이터 라인에 연결될 수 있으며, 짝수번째 화소행(HL2…, HLi)에 배치된 화소들은 양측에 배치된 데이터선 중 오른쪽 데이터 라인에 연결될 수 있다.
반대로, 홀수번째 화소행(HL1, HL3…, HLi-1)에 배치된 화소들은 양측에 배치된 데이터선 중 오른쪽 데이터 라인에 연결될 수 있으며, 짝수번째 화소행(HL2…, HLi)에 배치된 화소들은 양측에 배치된 데이터선 중 왼쪽 데이터 라인에 연결될 수 있다.
이와 같이, 제2 방향(DR2)으로 서로 이웃하는 화소들은 서로 다른 데이터 라인들에 연결될 수 있다. 즉, 제1 화소열(PC1)에 포함된 화소들 중 인접하게 배치된 어느 두 화소는 서로 다른 데이터 라인들에 연결될 수 있다. 제2 화소열(PC2) 내지 제4 화소열(PC4)의 경우도 마찬가지이다.
본 발명에 따른 데이터 라인들(D1 내지 Dj)은 각 화소열(PC1, PC2, PC3, PC4) 사이에 배치될 수 있다. 데이터 라인들(D1 내지 Dj)은 각 화소열(PC1, PC2, PC3, PC4) 사이에 단독(single)로 배치되거나, 쌍(double)로 배치될 수 있다.
이하에서, 설명의 편의상 각 화소열(PC1, PC2, PC3, PC4) 사이에 단독(single)로 배치된 데이터 라인들(D1 내지 Dj)을 통칭하여 제1 데이터 라인이라 하고, 각 화소열(PC1, PC2, PC3, PC4) 사이에 쌍(double)로 배치된 데이터 라인들(D1 내지 Dj)을 통칭하여 제2 데이터 라인이라 한다.
본 발명의 제1 실시예의 경우, 인접하게 배치된 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21…)이 배치될 수 있고, 제1 화소열(PC1) 및 제2 화소열(PC2), 제2 화소열(PC2) 및 제3 화소열(PC3), 제3 화소열(PC3) 및 제4 화소열(PC4) 사이에 제1 데이터 라인들(D1~D4, D7~D9, D12~D14, D17~D19)이 배치될 수 있다.
제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21…)은 각각 일측에 배치된 화소열의 화소들과 격행으로 교번하여 연결될 수 있다. 예를 들어, 어느 한 데이터 라인(D5)은 인접하게 배치된 제4 화소열(PC4)의 화소들과 격행으로 교번하여 연결되고, 어느 한 데이터 라인(D6)은 인접하게 배치된 제1 화소열(PC1)의 화소들과 격행으로 교번하여 연결될 수 있다.
또한, 제1 방향(DR1)을 따라 이웃하는 데이터 라인들(D1 내지 Dj)에 인가되는 데이터 전압은 극성은 서로 반대일 수 있다. 예를 들어, 홀수번째 데이터 라인들(D1, D3, D5…)에 인가되는 데이터 전압의 극성이 정극성(+)인 경우, 짝수번째 데이터 라인들(D2, D4, D6…)에 인가되는 데이터 전압의 극성은 부극성(-)일 수 있다. 마찬가지로, 홀수번째 데이터 라인들(D1, D3, D5…)에 인가되는 데이터 전압의 극성이 부극성(-)인 경우, 짝수번째 데이터 라인들(D2, D4, D6…)에 인가되는 데이터 전압의 극성은 정극성(+)일 수 있다. 또한, 각 데이터 라인들(D1 내지 Dj)에 인가되는 데이터 전압의 극성은 프레임 주기로 반전될 수 있다.
이와 같이, 제4 화소열(PC4)과 제1 화소열(PC1) 사이에 2개의 데이터 배선이 배치되고, 각 화소열의 화소들이 상기 2개의 데이터 배선과 격행으로 교번하여 연결됨으로써, 제4 화소열(PC4) 및 제1 화소열(PC1)에서 인접하게 배치된 화소들에 서로 다른 극성의 데이터 전압이 인가될 수 있다.
따라서, 하나의 화소열에 배치된 화소들에 동일한 극성의 데이터 전압이 인가됨으로써 발생하는 무빙 줄얼룩을 방지할 수 있다. 제4 화소열(PC4)이 백색 화소열인 경우, 백색 화소열에서 발생하는 무빙 줄얼룩을 방지할 수 있다.
도 4는 본 발명의 제1 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 5는 도 4의 일부를 확대한 부분 확대도이고, 도 6은 도 5의 Ⅰ-Ⅰ`을 따라 절단한 단면도이다.
도 4 내지 도 6을 참조하면, 본 발명의 제1 실시예에 따른 표시 패널(10)은 표시 기판(100), 대향 기판(200) 및 표시 기판(100)과 대향 기판(200) 사이의 액정층(300)을 포함할 수 있다.
표시 기판(100)은 서로 다른 색을 표시하는 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)를 포함하는 제1 기판(110), 제1 기판(110) 상에 배치되며 제1 방향(DR1)으로 연장된 게이트 라인(G1~G3), 제1 기판(110) 상에 배치되며 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 데이터 라인(D1~D4), 게이트 라인(G1~G3)과 데이터 라인(D1~D21)에 연결된 제1 내지 제4 박막 트랜지스터(TFT1, TFT2, TFT3, TFT4), 제1 내지 제4 박막 트랜지스터(TFT1, TFT2, TFT3, TFT4)에 각각 연결된 제1 내지 제4 화소 전극(PE1, PE2, PE3, PE4), 게이트 절연막(120), 및 보호막(130) 등을 포함할 수 있다.
이하에서, 제1 화소(PX1)는 적색을 표시하고, 제2 화소(PX2)는 녹색을 표시하고, 제3 화소(PX3)는 청색을 표시하고, 제4 화소(PX4)는 백색을 표시하는 것을 전제로 설명한다.
제1 기판(110)은 투명한 유리 또는 플라스틱 등으로 이루어진다.
제1 기판(110) 상에 제1 방향(DR1)으로 연장된 게이트 라인(G1~G3), 및 게이트 라인(G1~G3)으로부터 분기된 게이트 전극(GE) 등과 같은 게이트 배선이 배치된다. 도면에 도시되지 않았지만, 게이트 배선은 제1 내지 제4 화소 전극(PE1, PE2, PE3, PE4)과 중첩되게 배치되어 보조용량 커패시턴스(Cst)를 형성하는 스토리지 전극을 더 포함할 수 있다.
게이트 배선은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 게이트 배선은 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 또는, 게이트 배선은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 배선이 배치된 제1 기판(110)의 전면(全面) 상에 게이트 절연막(120)이 배치된다. 게이트 절연막(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 이와 달리, 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
게이트 절연막(120) 상에 반도체층(SM)이 배치된다. 반도체층(SM)은 게이트 절연막(120)의 하부에 위치한 게이트 전극(GE)과 중첩되게 배치될 수 있다. 반도체층(SM)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
반도체층(SM) 상에 데이터 라인(D1~D21), 데이터 라인(D1~D21)으로부터 분기된 소스 전극(SE), 및 소스 전극(SE)과 이격되어 배치된 드레인 전극(DE)을 포함하는 데이터 배선이 배치된다. 데이터 배선은 전술한 게이트 배선과 동일한 물질로 형성될 수 있다.
반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)이 형성된 제1 기판(110) 상의 전면(全面)에 보호막(130)이 배치된다. 보호막(130)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있다.
제1 내지 제4 화소 전극(PE1, PE2, PE3, PE4)은 보호막(130) 상에 위치한다. 이때, 제1 내지 제4 화소 전극(PE1, PE2, PE3, PE4)은 보호막(130)을 통해 각 트랜지스터(TFT1, TFT2, TFT3, TFT4)와 연결될 수 있다.
제1 내지 제4 화소 전극(PE1, PE2, PE3, PE4)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 2개의 데이터 라인이 배치되기 때문에, 제4 화소열(PC4) 및 제1 화소열(PC1) 사이의 이격 거리(W1)는 제1 화소열(PC1) 및 제2 화소열(PC2), 제2 화소열(PC2) 및 제3 화소열(PC3), 제3 화소열(PC3) 및 제4 화소열(PC4) 사이의 이격 거리(W2)보다 클 수 있다.
마찬가지로, 제4 화소 전극(PE4) 및 제1 화소 전극(PE1) 사이의 이격 거리(W1)는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3), 제3 화소 전극(PE3) 및 제4 화소 전극(PE4) 사이의 이격 거리(W2)보다 클 수 있다.
대향 기판(200)은 제2 기판(210), 블랙 매트릭스(BM), 컬러 필터(CF_R, CF_G, CF_B, CF_W), 평탄화층(230), 및 공통 전극(CE) 등을 포함할 수 있다.
제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 이루어진다.
컬러 필터(CF_R, CF_G, CF_B, CF_W)는 평면상에서 제2 방향(DR2)으로 연장된 스트라이프(stripe) 형태를 갖거나, 아일랜드(island) 형태를 가질 수 있다.
도 6에 도시된 바와 같이, 컬러 필터(CF_R, CF_G, CF_B, CF_W)는 제2 기판(210) 상에 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 컬러 필터(CF_R, CF_G, CF_B, CF_W)가 제1 기판(110) 상에 배치되어 박막 트랜지스터(TFT)와 컬러 필터(CF_R, CF_G, CF_B, CF_W)들이 동일한 기판 상에 배치된 COA(Color filter On Array) 구조를 가질 수도 있다.
적색 컬러 필터(CF_R)는 제1 화소 전극(PE1)에 대응되게 배치되고, 녹색 컬러 필터(CF_G)는 제2 화소 전극(PE2)에 대응되게 배치되고, 청색 컬러 필터(CF_B)는 제3 화소 전극(PE3)에 대응되게 배치되고, 백색 컬러 필터(CF_W)는 제4 화소 전극(PE4)에 대응되게 배치될 수 있다. 백색 컬러 필터(CF_W)는 별도의 컬러 필터가 아닌 빈 공간일 수도 있다.
블랙 매트릭스(BM)는 컬러 필터(CF_R, CF_G, CF_B, CF_W)들 사이 및 박막 트랜지스터(TFT) 상에 위치한다. 블랙 매트릭스(BM)는 감광성 또는 비감광성 유기 물질로 이루어질 수 있다.
컬러 필터(CF_R, CF_G, CF_B, CF_W), 및 블랙 매트릭스(BM) 상에 평탄화층(230)이 배치된다. 평탄화층(230)은 굴곡 표면을 평탄화하거나 불순물이 용출되는 것을 방지한다.
평탄화층(230) 상에 공통 전극(CE)이 배치된다. 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 통판 전극일 수 있다. 다만, 이에 한정되는 것은 아니며, 공통 전극(CE)은 복수의 도메인들을 정의하기 위한 요철 형상 및 적어도 하나 이상의 슬릿들을 가질 수도 있다.
액정층(300)은 음의 유전율을 가지며 수직 배향된 액정 분자를 포함할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 8은 본 발명의 제3 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 9는 본 발명의 제4 실시예에 따른 표시 패널을 나타낸 평면도이다. 본 발명의 제2 내지 제4 실시예에 관한 설명 가운데 본 발명의 제1 실시예에 관한 설명과 중복되는 내용은 생략한다.
도 7을 참조하면, 본 발명의 제2 실시예의 경우, 인접하게 배치된 제1 화소열(PC1) 및 제2 화소열(PC2) 사이에 제2 데이터 라인들(D2, D3, D7, D8, D12, D13, D17, D18…)이 배치될 수 있고, 제2 화소열(PC2) 및 제3 화소열(PC3), 제3 화소열(PC3) 및 제4 화소열(PC4), 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 제1 데이터 라인들(D1, D4~D6, D9~D11, D14~D16, D19~D21)이 배치될 수 있다.
제1 화소열(PC1) 및 제2 화소열(PC2) 사이에 배치된 제2 데이터 라인들(D2, D3, D7, D8, D12, D13, D17, D18…)은 각각 일측에 배치된 화소열의 화소들과 격행으로 교번하여 연결될 수 있다. 예를 들어, 어느 한 데이터 라인(D2)은 인접하게 배치된 제1 화소열(PC1)의 화소들과 격행으로 교번하여 연결되고, 어느 한 데이터 라인(D3)은 인접하게 배치된 제2 화소열(PC2)의 화소들과 격행으로 교번하여 연결될 수 있다.
도 8을 참조하면, 본 발명의 제3 실시예의 경우, 인접하게 배치된 제2 화소열(PC2) 및 제3 화소열(PC3) 사이에 제2 데이터 라인들(D3, D4, D8, D9, D13, D14, D18, D19…)이 배치될 수 있고, 제1 화소열(PC1) 및 제2 화소열(PC2), 제3 화소열(PC3) 및 제4 화소열(PC4), 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 제1 데이터 라인들(D1, D2, D5~D7, D10~D12, D15~D17, D20, D21)이 배치될 수 있다.
제2 화소열(PC2) 및 제3 화소열(PC3) 사이에 배치된 제2 데이터 라인들(D3, D4, D8, D9, D13, D14, D18, D19…)은 각각 일측에 배치된 화소열의 화소들과 격행으로 교번하여 연결될 수 있다. 예를 들어, 어느 한 데이터 라인(D3)은 인접하게 배치된 제2 화소열(PC2)의 화소들과 격행으로 교번하여 연결되고, 어느 한 데이터 라인(D4)은 인접하게 배치된 제3 화소열(PC3)의 화소들과 격행으로 교번하여 연결될 수 있다.
도 9를 참조하면, 본 발명의 제4 실시예의 경우, 인접하게 배치된 제3 화소열(PC3) 및 제4 화소열(PC4) 사이에 제2 데이터 라인들(D4, D5, D9, D10, D14, D15, D19, D20…)이 배치될 수 있고, 제1 화소열(PC1) 및 제2 화소열(PC2), 제2 화소열(PC2) 및 제3 화소열(PC3), 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 제1 데이터 라인들(D1~D3, D6~D8, D11~D13, D16~D18, D21)이 배치될 수 있다.
제3 화소열(PC3) 및 제4 화소열(PC4) 사이에 배치된 제2 데이터 라인들(D4, D5, D9, D10, D14, D15, D19, D20…)은 각각 일측에 배치된 화소열의 화소들과 격행으로 교번하여 연결될 수 있다. 예를 들어, 어느 한 데이터 라인(D4)은 인접하게 배치된 제3 화소열(PC3)의 화소들과 격행으로 교번하여 연결되고, 어느 한 데이터 라인(D5)은 인접하게 배치된 제4 화소열(PC4)의 화소들과 격행으로 교번하여 연결될 수 있다.
이와 같이, 본 발명의 제2 내지 제4 실시예에 따른 표시 패널은 어느 두 화소열 사이에 2개의 데이터 라인이 배치되고, 각 화소열의 화소들이 상기 2개의 데이터 라인과 격행으로 교번하여 연결됨으로써, 각 화소열에서 발생하는 무빙 줄얼룩을 방지할 수 있다.
도 10은 본 발명의 제5 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 11은 본 발명의 제5 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 12는 도 11의 Ⅱ-Ⅱ`을 따라 절단한 단면도이다. 본 발명의 제5 실시예에 관한 설명 가운데 본 발명의 제1 내지 제 4실시예에 관한 설명과 중복되는 내용은 생략한다.
도 10 내지 도 12를 참조하면, 본 발명의 제5 실시예에 따른 표시 패널(10)은 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21…) 중 적어도 하나에 연결된 더미 박막 트랜지스터(D_TFT)를 더 포함할 수 있다.
구체적으로, 더미 박막 트랜지스터(D_TFT)는 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21…)과 인접하게 배치된 화소열의 화소들 사이에 위치할 수 있다. 예를 들어, 더미 박막 트랜지스터(D_TFT)는 어느 한 데이터 라인(D5)과 인접하게 배치된 제4 화소열(PC4)의 화소들 사이에 격행으로 교번하여 위치하고, 더미 박막 트랜지스터(D_TFT)는 어느 한 데이터 라인(D6)과 인접하게 배치된 제1 화소열(PC1)의 화소들 사이에 격행으로 교번하여 위치할 수 있다.
즉, 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21…)은 박막 트랜지스터(TFT) 및 더미 박막 트랜지스터(D_TFT)와 격행으로 교번하여 연결될 수 있다.
더미 박막 트랜지스터(D_TFT)는 게이트 라인(G1~G4)에서 분기된 더미 게이트 전극(D_GE), 더미 게이트 전극(D_GE) 상에 배치된 더미 반도체층(D_SM), 더미 반도체층(D_SM) 상에 서로 이격되어 배치된 더미 소스 전극(D_SE)과 더미 드레인 전극(D_DE)을 포함할 수 있다. 더미 소스 전극(D_SE)은 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21…)과 연결될 수 있다. 더미 드레인 전극(D_DE)은 제4 화소열(PC4) 및 제1 화소열(PC1)의 화소들과 연결되지 않는다.
본 발명의 제5 실시예에 따른 표시 패널은 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21…)에 연결된 더미 박막 트랜지스터(D_TFT)를 더 포함함으로써, 제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 제2 데이터 라인들(D5, D6, D10, D11, D15, D16, D20, D21 )에서 발생할 수 있는 RC 딜레이 현상을 방지할 수 있다.
도 13은 본 발명의 제6 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 14는 도 13에서 하나의 화소를 나타낸 평면도이고, 도 15는 도 14에서 Ⅲ-Ⅲ`을 따라 절단한 단면도이다. 본 발명의 제6 실시예에 관한 설명 가운데 본 발명의 제1 내지 제5 실시예에 관한 설명과 중복되는 내용은 생략한다.
도 13을 참조하면, 본 발명의 제6 실시예에 따른 표시 패널(10)은 서로 다른 색상을 표시하는 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)를 포함할 수 있다.
제1 화소(PX1) 내지 제4 화소(PX4)는 제1 방향(DR1)으로 반복 배열되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 복수개 배열될 수 있다. 제2 방향(DR2)을 따라 배열된 복수의 제1 화소(PX1) 내지 제4 화소(PX4)를 제1 화소열(PC1) 내지 제4 화소열(PC4)이라 한다.
제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 데이터 라인은 2개(D5, D6)일 수 있으며, 나머지 화소열들 사이에 배치된 데이터 라인은 1개일 수 있다.
제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 2개의 데이터 라인(D5, D6)은 은 각각 인접하게 배치된 화소열의 화소들과 격행으로 교번하여 연결될 수 있다. 예를 들어, 어느 한 데이터 라인(D5)은 인접하게 배치된 제4 화소열(PC4)의 화소들과 격행으로 교번하여 연결되고, 어느 한 데이터 라인(D6)은 인접하게 배치된 제1 화소열(PC1)의 화소들과 격행으로 교번하여 연결될 수 있다.
또한, 제1 방향(DR1)을 따라 이웃하는 데이터 라인들(D1 내지 D7)에 인가되는 데이터 전압은 극성은 서로 반대일 수 있다. 또한, 각 데이터 라인들(D1 내지 D7)에 인가되는 데이터 전압의 극성은 프레임 주기로 반전될 수 있다.
도 14 및 도 15를 참조하면, 본 발명의 제6 실시예에 따른 제1 화소(PX1)는 제1 부화소(SPX1) 및 제2 부화소(SPX2)를 포함한다.
제1 부화소(SPX1)는 제1 박막 트랜지스터(TR1), 제1 부화소 전극(SPE1) 및 제1 스토리지 전극(STE1)을 포함한다. 제2 부화소(SPX2)는 제2 박막 트랜지스터(TR2), 제2 부화소 전극(SPE2), 제2 스토리지 전극(STE2) 및 제3 박막 트랜지스터(TR3)를 포함한다.
제1 부화소(SPX1)는 상부 화소(high pixel)라 불려지고, 제2 부화소(SPX2)는 하부 화소(low pixel)라 불려지기도 한다.
제1 부화소(SPX1)의 제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로부터 분기된 제1 게이트 전극(GE1), 제1 게이트 전극(GE1)과 중첩하여 배치된 제1 반도체층(SM1), 데이터 라인(DL)으로부터 분기되며 제1 반도체층(SM1)과 중첩하여 배치된 제1 소스 전극(SE1), 제1 소스 전극(SE1)과 이격되어 제1 반도체층(SM1)과 중첩하여 배치된 제1 드레인 전극(DE1)을 포함한다. 제1 드레인 전극(DE1)은 제1 부화소 전극(SPE1)과 연결된다. 구체적으로, 제1 드레인 전극(DE1)은 제1 부화소 전극(SPE1)쪽으로 연장되어 제1 컨택홀(H1)을 통해 제1 부화소 전극(SPE1)으로부터 분기된 제1 연결 전극(CNE1)과 전기적으로 연결된다.
제1 스토리지 전극(STE1)은 제1 스토리지 라인(SL1)과 연결된다. 제1 부화소 전극(SPE1)은 제1 스토리지 라인(SL1), 제1 스토리지 전극(STE1)과 부분적으로 중첩되어 제1 스토리지 커패시터를 형성한다. 제1 스토리지 전극(STE1)는 스토리지 전압을 인가받는다.
제2 부화소(SPX2)의 제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로부터 분기된 제2 게이트 전극(GE2), 제2 게이트 전극(GE2)과 중첩하여 배치된 제2 반도체층(SM2), 데이터 라인(DL)으로부터 분기되며 제2 반도체층(SM2)과 중첩하여 배치된 제2 소스 전극(SE2) 및 제2 소스 전극(SE2)과 이격되어 제2 반도체층(SM2)과 중첩하여 배치된 제2 드레인 전극(DE2)을 포함한다. 제2 드레인 전극(DE2)은 제2 부화소 전극(SPE2)과 연결된다. 구체적으로, 제2 드레인 전극(DE2)은 제2 부화소 전극(SPE2)쪽으로 연장되어 제2 컨택홀(H2)을 통해 제2 부화소 전극(SPE2)으로부터 분기된 제2 연결 전극(CNE2)과 전기적으로 연결된다.
제2 부화소(SPX2)의 제3 박막 트랜지스터(TR3)는 게이트 라인(GL)으로부터 분기된 제3 게이트 전극(GE3), 제3 컨택홀(H3)을 통해 제1 스토리지 전극(STE1)과 전기적으로 연결된 제3 소스 전극(SE3), 제2 드레인 전극(DE2)으로부터 연장된 제3 드레인 전극(DE3) 및 제3 반도체층(SM3)을 포함한다. 제3 소스 전극(SE3)과 제1 스토리지 전극(STE1)은 제3 컨택홀(H3)을 통해 서로 전기적으로 연결된다. 또한, 제3 드레인 전극(DE3)은 제2 컨택홀(H2)을 통해 제2 부화소 전극(SPE2)에 전기적으로 연결된다.
제2 스토리지 전극(STE2)은 제2 스토리지 라인(SL2)과 연결된다. 제2 부화소 전극(SPE2)은 제2 스토리지 라인(SL2) 및 제2 스토리지 전극(STE2)과 부분적으로 중첩되어 제2 스토리지 커패시터를 형성한다. 제2 스토리지 전극(STE2) 스토리지 전압을 인가받는다.
제1 기판(110) 상에 게이트 라인(GL), 게이트 라인(GL)으로부터 분기된 제1, 제2 및 제3 게이트 전극(GE1, GE2, GE3), 제1 스토리지 라인(SL1), 제1 스토리지 전극(STE1), 제2 스토리지 라인(SL2) 및 제2 스토리지 전극(STE2)이 배치된다.
제1 기판(110) 상에 게이트 라인(GL), 제1, 제2 및 제3 게이트 전극(GE1, GE2, GE3), 제1 및 제2 스토리지 라인(SL1, SL2), 및 제1 및 제2 스토리지 전극(STE1, STE2)을 덮는 게이트 절연막(130)이 배치된다.
게이트 절연막(130) 상에, 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)이 배치된다. 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)은 비정질 실리콘(amorphous Silicon)으로 이루어지거나, 또는, 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다. 예를 들면, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO)로 이루어진 군에서 선택된 적어도 하나 이상을 포함할 수 있다.
데이터 라인(DL)은 세로 방향으로 연장되어 게이트 절연막(130) 상에 배치된다. 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)과 중첩되어 제1, 제2 및 제3 소스 전극(SE1, SE2, SE3)이 각각 배치되고, 제1, 제2 및 제3 드레인 전극(DE1, DE2, DE3)이 각각 배치되어, 제1, 제2 및 제3 박막 트랜지스터(TR1, TR2, TR3)가 이루어진다.
제3 박막 트랜지스터(TR3)의 제3 소스 전극(SE3)은 게이트 절연막(130)을 관통하여 형성된 제3 컨택홀(H3)을 통해 제1 스토리지 전극(STE1)과 전기적으로 연결된다.
데이터 라인(DL), 제1, 제2 및 제3 박막 트랜지스터(TR1, TR2, TR3)를 덮도록 층간 절연막(135)이 배치된다. 층간 절연막(135)은 노출된 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)의 상부를 커버한다. 층간 절연막(135)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity) 유기물 또는 실리콘계 저유전율 절연 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
층간절연막(135) 상에 컬러 필터(CF)가 배치된다.
컬러 필터(CF)는 제1 및 제2 부화소 전극(SPE1, SPE2)과 중첩하여 배치되며, 화소를 투과하는 광에 색을 제공한다. 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터, 및 백색 컬러 필터 중 어느 하나일 수 있다.
컬러 필터(CF)는 제1 및 제2 부화소 전극(SPE1, SPE2) 상에 아일랜드(island) 형태로 배치되거나, 제2 방향(DR2)을 따라 연장된 형태로 배치될 수도 있다.
층간 절연막(135) 및 컬러 필터(CF) 상에 보호층(137)이 배치된다. 보호층(137)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
보호층(137)은 제1, 제2 및 제3 박막 트랜지스터(TR1, TR2, TR3)와 컬러 필터(CF)의 상부를 평탄화하는 역할을 한다. 따라서 보호층(137)은 평탄화막이라고도 불려진다.
층간 절연막(135) 및 보호층(137)의 일부가 제거되어, 제1 드레인 전극(DE1)의 일부를 드러내는 제1 컨택홀(H1) 및 제2 드레인 전극(DE2)의 일부를 드러내는 제2 컨택홀(H2)이 만들어진다.
보호층(137) 상에 제1 부화소 전극(SPE1) 및 제2 부화소 전극(SPE2)이 배치된다. 제1 부화소 전극(SPE1)은 제1 컨택홀(H1)을 통하여 제1 드레인 전극(DE1)과 전기적으로 연결된다. 제2 부화소 전극(SPE2)은 제2 컨택홀(H2)을 통하여 제2 드레인 전극(DE2)과 전기적으로 연결된다.
제1 및 제2 부화소 전극(SPE1, SPE2)은 각각 십자형 줄기부 및 십자형 줄기부로부터 서로 다른 방향으로 경사지게 연장된 복수의 가지부들을 포함한다. 제1 및 제2 부화소 전극(SPE1, SPE2)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 제1 및 제2 부화소 전극(PE1, PE2)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide), AZO(aluminum zinc oxide) 등의 투명 도전성 물질로 만들어 질 수 있다.
보호층(137) 상에 제1 방향(D1)으로 연장된 블랙 매트릭스(BM)가 배치된다. 또한, 블랙 컬럼 스페이서(BCS)가 블랙 매트릭스(BM) 상에 더 배치될 수 있다.
도시되지 않았지만, 제1 및 제2 부화소 전극(SPE1, SPE2) 상에 하부 배향막이 배치될 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함할 수 있다.
제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 된 절연 기판이다.
공통 전극(CE)은 제2 기판(210) 상에 배치된다. 공통 전극(CE)은 ITO (indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide)로 만들어질 수 있다.
도시되지 않았지만, 공통 전극(CE) 상에 상부 배향막이 배치될 수 있다. 상부 배향막은 전술된 하부 배향막과 동일한 물질로 만들어질 수 있다.
제1 기판(110)과 제2 기판(210) 사이의 이격 공간에 액정층(300)이 개재된다.
도 16는 본 발명의 제7 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 17은 도 16에서 하나의 화소를 나타낸 평면도이다. 본 발명의 제7 실시예에 관한 설명 가운데 본 발명의 제1 내지 제6 실시예에 관한 설명과 중복되는 내용은 생략한다.
도 16을 참조하면, 본 발명의 제7 실시예에 따른 표시 패널(10)은 서로 다른 색상을 표시하는 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 및 제4 화소(PX4)를 포함할 수 있다.
제1 화소(PX1) 내지 제4 화소(PX4)는 제1 방향(DR1)으로 반복 배열되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 복수개 배열될 수 있다. 제2 방향(DR2)을 따라 배열된 복수의 제1 화소(PX1) 내지 제4 화소(PX4)를 제1 화소열(PC1) 내지 제4 화소열(PC4)이라 한다.
제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 데이터 라인은 2개(D5, D6)일 수 있으며, 나머지 화소열들 사이에 배치된 데이터 라인은 1개일 수 있다.
제4 화소열(PC4) 및 제1 화소열(PC1) 사이에 배치된 2개의 데이터 라인(D5, D6)은 은 각각 인접하게 배치된 화소열의 화소들과 격행으로 교번하여 연결될 수 있다. 예를 들어, 어느 한 데이터 라인(D5)은 인접하게 배치된 제4 화소열(PC4)의 화소들과 격행으로 교번하여 연결되고, 어느 한 데이터 라인(D6)은 인접하게 배치된 제1 화소열(PC1)의 화소들과 격행으로 교번하여 연결될 수 있다.
또한, 제1 방향(DR1)을 따라 이웃하는 데이터 라인들(D1 내지 D7)에 인가되는 데이터 전압은 극성은 서로 반대일 수 있다. 또한, 각 데이터 라인들(D1 내지 D7)에 인가되는 데이터 전압의 극성은 프레임 주기로 반전될 수 있다.
도 17을 참조하면, 본 발명의 제7 실시예에 따른 제1 화소(PX1)는 게이트 라인(GL), 게이트 전극(GE), 반도체층(SM), 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE), 화소 전극(PE) 및 공통 전극(CE) 등을 포함할 수 있다.
화소 전극(PE) 및 공통 전극(CE)은 동일층 상에 배치되거나 서로 다른 층 상에 배치될 수도 있다. 화소 전극(PE)은 공통 전극(CE)과 함께 수평 전계를 생성한다.
화소 전극(PE) 및 공통 전극(CE)은 평면상에서 직선 형태로 교차되게 형성할 수 있고, 도 17에 도시된 바와 같이 평면상에서 적어도 1회 이상 꺽어지는 형태로 형성하여 멀티 도메인을 형성할 수도 있다. 화소 전극(PE) 및 공통 전극(CE)이 꺽인 형태에 따라 데이터 라인(DL)도 동일한 형태로 절곡된 형태를 가질 수 있다.
화소 전극(PE) 및 공통 전극(CE)이 멀티 도메인을 가짐에 따라 광시야각을 구현할 수 있다.
이와 같이, 본 발명은 백색 화소를 포함하는 액정 표시 장치에 있어서, 특정 화소열에서 발생하는 무빙 줄얼룩을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 패널
410: 게이트 구동부
420: 데이터 구동부
100: 표시 기판
200: 대향 기판
300: 액정층

Claims (28)

  1. 제1 방향으로 연장된 복수의 게이트 라인들;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 라인들; 및
    상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들;을 포함하고,
    상기 복수의 화소들은, 인접하게 배치된 데이터 라인들 사이에 위치하며, 서로 다른 색상을 갖는 제1 화소열 내지 제4 화소열을 포함하고,
    상기 데이터 라인들은, 각 화소열 사이에 단독(single)으로 배치된 제1 데이터 라인, 및 각 화소열 사이에 쌍(double)으로 배치된 제2 데이터 라인들을 포함하며,
    상기 제1 데이터 라인은 2개의 화소열의 화소들과 격행(every other row)으로 교번하여 연결되며,
    상기 제2 데이터 라인들 각각은 하나의 화소열의 화소들과 격행으로 교번하여 연결되고,
    블랙 매트릭스가 상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치되고,
    상기 제2 데이터 라인 상의 상기 블랙 매트릭스의 너비가 상기 제1 데이터 라인 상에 배치된 상기 블랙 매트릭스의 너비보다 큰 액정 표시 장치.
  2. 제1 항에 있어서, 상기 제1 화소열 내지 제4 화소열은 상기 제1 방향을 따라 반복 배열된 액정 표시 장치.
  3. 제1 항에 있어서, 상기 제1 화소열 내지 제4 화소열 각각은 적색 화소열, 녹색 화소열, 청색 화소열, 및 백색 화소열 중 어느 하나인 액정 표시 장치.
  4. 제1 항에 있어서, 상기 제1 화소열 내지 제4 화소열 각각에 포함된 화소들은 서로 동일한 색상을 갖는 액정 표시 장치.
  5. 제1 항에 있어서, 상기 제1 방향을 따라 인접하게 배치된 데이터 라인들에 인가되는 데이터 전압의 극성은 서로 반대인 액정 표시 장치.
  6. 제1 항에 있어서, 상기 한 쌍의 제2 데이터 라인들 사이에 상기 화소가 배치되지 않은 액정 표시 장치.
  7. 제1 항에 있어서, 상기 한 쌍의 제2 데이터 라인들은 상기 제4 화소열 및 상기 제1 화소열 사이에 배치된 액정 표시 장치.
  8. 제7 항에 있어서, 상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리는 상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리, 상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리, 및 상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리보다 큰 액정 표시 장치.
  9. 제1 항에 있어서, 상기 한 쌍의 제2 데이터 라인들은 상기 제1 화소열 및 상기 제2 화소열 사이에 배치된 액정 표시 장치.
  10. 제9 항에 있어서, 상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리는 상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리, 상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리, 및 상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리보다 큰 액정 표시 장치.
  11. 제1 항에 있어서, 상기 한 쌍의 제2 데이터 라인들은 상기 제2 화소열 및 상기 제3 화소열 사이에 배치된 액정 표시 장치.
  12. 제11 항에 있어서, 상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리는 상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리, 상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리, 및 상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리보다 큰 액정 표시 장치.
  13. 제1 항에 있어서, 상기 한 쌍의 제2 데이터 라인들은 상기 제3 화소열 및 상기 제4 화소열 사이에 배치된 액정 표시 장치.
  14. 제13 항에 있어서, 상기 제3 화소열 및 상기 제4 화소열 사이의 이격 거리는 상기 제1 화소열 및 상기 제2 화소열 사이의 이격 거리, 상기 제2 화소열 및 상기 제3 화소열 사이의 이격 거리, 및 상기 제4 화소열 및 상기 제1 화소열 사이의 이격 거리보다 큰 액정 표시 장치.
  15. 제1 방향으로 연장된 복수의 게이트 라인들;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 라인들; 및
    상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 화소들;을 포함하고,
    상기 데이터 라인들은, 각 화소열 사이에 단독(single)으로 배치된 제1 데이터 라인, 및 각 화소열 사이에 쌍(double)으로 배치된 제2 데이터 라인들을 포함하며,
    상기 제2 데이터 라인들 각각은 하나의 화소열의 화소들과 격행으로 교번하여 연결되며,
    상기 제2 데이터 라인에 연결된 더미 박막 트랜지스터를 더 포함하고,
    블랙 매트릭스가 상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치되고,
    상기 제2 데이터 라인 상의 상기 블랙 매트릭스의 너비가 상기 제1 데이터 라인 상에 배치된 상기 블랙 매트릭스의 너비보다 큰 액정 표시 장치.
  16. 제15 항에 있어서, 상기 더미 박막 트랜지스터는,
    상기 게이트 라인에서 분기된 더미 게이트 전극;
    상기 더미 게이트 전극과 절연 중첩되게 배치된 더미 반도체층; 및
    상기 데이터 라인에서 분기된 더미 소스 전극;을 포함하는 액정 표시 장치.
  17. 제16 항에 있어서, 상기 더미 박막 트랜지스터는, 상기 더미 소스 전극과 이격되어 배치된 더미 드레인 전극을 더 포함하는 액정 표시 장치.
  18. 제17 항에 있어서, 상기 화소는 화소 전극을 포함하며, 상기 더미 드레인 전극은 상기 화소 전극과 연결되지 않은 액정 표시 장치.
  19. 제15 항에 있어서, 상기 복수의 화소들은, 인접하게 배치된 데이터 라인들 사이에 위치하며, 서로 다른 색상을 갖는 제1 화소열 내지 제4 화소열을 포함하는 액정 표시 장치.
  20. 제15 항에 있어서, 상기 제1 데이터 라인은 하나의 화소열의 화소들과 격행(every other row)으로 교번하여 연결된 액정 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102562943B1 (ko) * 2018-09-12 2023-08-02 엘지디스플레이 주식회사 표시 장치
CN110931542A (zh) * 2019-12-26 2020-03-27 厦门天马微电子有限公司 一种显示装置、显示面板及其驱动方法
CN113219743B (zh) * 2021-04-20 2022-07-01 北海惠科光电技术有限公司 显示面板、显示设备以及显示面板的驱动方法
CN113219745B (zh) * 2021-04-20 2022-07-05 北海惠科光电技术有限公司 显示面板、显示设备以及显示面板的驱动方法
CN113781972A (zh) * 2021-09-13 2021-12-10 Tcl华星光电技术有限公司 显示面板
CN114823736A (zh) * 2022-05-12 2022-07-29 武汉华星光电技术有限公司 电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120218248A1 (en) * 2009-11-06 2012-08-30 Sharp Kabushiki Kaisha Liquid crystal display device
US20150379950A1 (en) * 2014-06-27 2015-12-31 Boe Technology Group Co., Ltd. Array substrate, display device and method for drive the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493165B1 (ko) * 2002-12-17 2005-06-02 삼성전자주식회사 영상신호 표현 방법 및 장치
JP4711404B2 (ja) 2005-08-12 2011-06-29 株式会社 日立ディスプレイズ 表示装置
KR100894370B1 (ko) * 2005-08-12 2009-04-22 가부시키가이샤 히타치 디스프레이즈 표시 장치
KR101189277B1 (ko) * 2005-12-06 2012-10-09 삼성디스플레이 주식회사 액정 표시 장치
US7852446B2 (en) 2006-09-18 2010-12-14 Samsung Electronics Co., Ltd. Liquid crystal display and method of driving the same
KR101326131B1 (ko) 2006-09-18 2013-11-06 삼성디스플레이 주식회사 액정 표시 장치
KR101330393B1 (ko) 2007-04-02 2013-11-15 엘지디스플레이 주식회사 액정 표시장치
KR101528758B1 (ko) * 2008-07-08 2015-06-15 삼성디스플레이 주식회사 액정표시장치의 구동방법, 어레이 기판, 이의 제조방법 및이를 갖는 액정표시장치
KR101494218B1 (ko) 2008-08-27 2015-02-17 삼성디스플레이 주식회사 액정표시패널 및 이의 제조방법
KR101528494B1 (ko) 2008-08-27 2015-06-12 삼성디스플레이 주식회사 표시기판, 이를 갖는 액정표시패널 및 이 액정표시패널의 제조 방법
CN102314248A (zh) * 2010-06-29 2012-01-11 瀚宇彩晶股份有限公司 触控面板及其像素阵列
TWI460518B (zh) * 2012-04-03 2014-11-11 Au Optronics Corp 顯示面板之陣列基板及畫素單元
JP2015018066A (ja) 2013-07-10 2015-01-29 株式会社ジャパンディスプレイ 表示装置
KR102113621B1 (ko) * 2013-12-23 2020-05-21 엘지디스플레이 주식회사 액정 표시 장치
US20150363912A1 (en) 2014-06-12 2015-12-17 Samsung Electronics Co., Ltd. Rgbw demosaic method by combining rgb chrominance with w luminance
KR102297034B1 (ko) * 2014-12-12 2021-09-06 삼성디스플레이 주식회사 표시장치 및 그 구동 방법
KR20160084553A (ko) 2015-01-05 2016-07-14 삼성디스플레이 주식회사 백색 화소를 포함하는 액정 표시 장치
CN104536632B (zh) * 2015-01-26 2017-07-21 京东方科技集团股份有限公司 一种内嵌式触摸屏及显示装置
KR20160096778A (ko) 2015-02-05 2016-08-17 삼성디스플레이 주식회사 표시 장치
KR20160097444A (ko) 2015-02-06 2016-08-18 삼성디스플레이 주식회사 표시 장치
CN105404034B (zh) * 2015-12-03 2019-02-01 深圳市华星光电技术有限公司 液晶面板、液晶显示装置及像素阵列
CN105954951B (zh) * 2016-07-08 2019-03-22 深圳市华星光电技术有限公司 一种液晶显示面板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120218248A1 (en) * 2009-11-06 2012-08-30 Sharp Kabushiki Kaisha Liquid crystal display device
US20150379950A1 (en) * 2014-06-27 2015-12-31 Boe Technology Group Co., Ltd. Array substrate, display device and method for drive the same

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