KR20190020878A - 표시 장치 - Google Patents

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Abstract

표시 장치는 제1 방향으로 연장된 복수 개의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결된 복수 개의 화소들을 포함하고, 상기 화소들 각각은, i 번째 행에 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소 및 i+1 번째 행에 배치된 제4 서브 화소를 포함하고, 상기 제1, 제2, 제3 서브 화소들 및 상기 제4 서브 화소는 i 번째 게이트 라인을 사이에 두고 배치되어 상기 i 번째 게이트 라인에 연결되고, 상기 제1, 제2, 제3, 제4 서브 화소들은 서로 다른 데이터 라인들에 연결된다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로 더욱 상세하게는 휘도를 향상시킬 수 있는 표시 장치에 관한 것이다.
일반적으로 표시장치는 레드, 그린, 및 블루의 삼원색을 이용하여 색을 표현한다. 따라서, 일반적인 표시 장치에 사용되는 표시 패널은 레드, 그린, 및 블루 컬러들에 각각 대응하는 화소들을 포함한다.
최근 레드, 그린, 블루, 및 주요색을 이용하여 색을 표시하는 표시 장치가 개발되고 있다. 주요색은 마젠타, 시안, 옐로우, 및 화이트 중 어느 하나일 수 있고, 2 이상의 색일 수 있다. 또한, 표시 영상의 휘도를 향상시키기 위해 레드, 그린, 블루 및 화이트 화소들을 포함하는 표시 장치가 개발되고 있다.
본 발명의 목적은 휘도를 향상시킬 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 일 실시 예에 따른 표시 장치는 제1 방향으로 연장된 복수 개의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결된 복수 개의 화소들을 포함하고, 상기 화소들 각각은, i 번째 행에 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소 및 i+1 번째 행에 배치된 제4 서브 화소를 포함하고, 상기 제1, 제2, 제3 서브 화소들 및 상기 제4 서브 화소는 i 번째 게이트 라인을 사이에 두고 배치되어 상기 i 번째 게이트 라인에 연결되고, 상기 제1, 제2, 제3, 제4 서브 화소들은 서로 다른 데이터 라인들에 연결된다.
본 발명의 일 실시 예에 따른 표시 장치는 제1 방향으로 연장된 복수 개의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되고, 제1, 제2, 제3, 및 제4 서브 화소들 중 3 개의 서브 화소들을 각각 포함하고 상기 제1 방향 및 상기 제2 방향으로 교대로 배치되는 복수 개의 제1 및 제2 화소들을 포함하고, 상기 제1 화소들 각각은 상기 제1, 제2, 제3, 및 제4 서브 화소들 중 제1 서브 화소, 제2 서브 화소, 및 제4 서브 화소를 포함하고, 상기 제2 화소들 각각은 상기 제1, 제2, 제3, 및 제4 서브 화소들 중 제3 서브 화소, 제2 서브 화소, 및 제4 서브 화소를 포함하고, 상기 제1 및 제2 화소들 각각의 상기 제2 서브 화소는 h 번째 열에 배치되고, 상기 제1, 제3, 및 제4 서브 화소들은 h+1 번째 열에 배치된다.
본 발명의 실시 예에 따른 표시 장치는 개구율 및 광 투과율을 높임으로써 휘도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 화소들의 구성을 보여주기 위한 도면이다.
도 3은 도 2에 도시된 제1 화소 및 제2 화소의 등가 회로도이다.
도 4는 도 3에 도시된 제1 화소 및 제2 화소의 레이 아웃이다.
도 5는 도 4에 도시된 I-I'선의 단면도이다.
도 6은 도 2에 도시된 제1 및 제2 화소들에 인가되는 데이터 전압들의 극성을 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 표시 장치의 화소들의 구성을 보여주는 도면이다.
도 8은 도 7에 도시된 제1 화소 및 제2 화소의 등가 회로도이다.
도 9는 도 8에 도시된 제1 화소 및 제2 화소의 레이 아웃이다.
도 10은 도 7에 도시된 제1 및 제2 화소들에 인가되는 데이터 전압들의 극성을 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 표시 장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 인쇄 회로 기판(400), 및 타이밍 컨트롤러(410)를 포함한다. 표시 패널(100)은 제1 방향(DR1)으로 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변들을 갖는 직사각형의 형상을 가질 수 있다.
표시 패널(100)은 제1 기판, 제1 기판과 마주보는 제2 기판, 및 제1 기판과 제2 기판 사이에 배치된 액정층을 포함하는 액정 표시 패널일 수 있다. 그러나, 이에 한정되지 않고, 표시 패널(100)로서 전기 영동층을 포함하는 전기 영동 표시 패널, 전기 습윤층을 포함하는 전기 습윤 표시 패널, 또는 유기 발광층을 포함하는 유기 발광 표시 패널이 사용될 수 있다.
표시 패널(100)은 복수 개의 게이트 라인들(GL1~GLm), 복수 개의 데이터 라인들(DL1~DLn), 및 복수 개의 화소들(PX)을 포함한다. m 및 n은 자연수이다. 설명의 편의를 위해 도 1에는 하나의 화소(PX)가 도시되었으나, 실질적으로, 복수 개의 화소들(PX)이 표시 패널(100)에 배치된다. 표시 패널(100)의 평면상의 영역은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)을 둘러싸도록 배치되어 영상을 표시하지 않는 비표시 영역(NDA)을 포함한다.
게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)은 서로 절연되어 교차하도록 배치된다. 게이트 라인들(GL1~GLm)은 제1 방향(DR1)으로 연장되어 게이트 구동부(200)에 연결된다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 데이터 구동부(300)에 연결된다. 제1 방향(DR1)은 행 방향일 수 있고, 제2 방향(DR2)은 열 방향일 수 있다.
화소들(PX)은 서로 교차하는 게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)에 의해 구획된 영역들에 배치된다. 화소들(PX)은 매트릭스 형태로 배열되어 표시 영역(DA)에 배치되고, 게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)에 연결된다. 화소들(PX) 각각은 레드, 그린, 블루, 및 화이트 색을 표시할 수 있다.
게이트 구동부(200)는 표시 패널(100)의 단변들 중 어느 하나의 단변에 인접한 표시 패널(100)의 비표시 영역(NDA)에 배치된다. 게이트 구동부(200)는 화소들(PX)의 트랜지스터들과 동일한 공정으로 동시에 형성되어 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Silicon TFT Gate driver circuit) 형태로 표시 패널(100)에 실장될 수 있다. 그러나, 이에 한정되지 않고, 게이트 구동부(200)는 복수 개의 게이트 구동 칩들을 포함하고, 게이트 구동 칩들이 연성 회로 기판들을 통해 표시 패널(100)에 연결되거나 표시 패널(100)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.
데이터 구동부(300)는 복수 개의 소스 구동 칩들(310)을 포함하고, 소스 구동 칩들(310)은 연성 회로 기판들(320) 상에 실장된다. 소스 구동 칩들(310)은 연성 회로 기판들(320)을 통해 인쇄 회로 기판(400)과 표시 패널(100)의 장변들 중 어느 하나의 장변에 인접한 표시 패널(100)의 비표시 영역(NDA)에 연결된다. 그러나 이에 한정되지 않고, 소스 구동 칩들(310)은 표시 패널(100)에 칩 온 글래스 방식으로 실장될 수 있다.
타이밍 컨트롤러(410)는 집적 회로 칩의 형태로 인쇄 회로 기판(400) 상에 실장어 신호 배선들(SL)을 통해 게이트 구동부(200) 및 데이터 구동부(300)에 연결된다. 타이밍 컨트롤러(410)는 영상을 생성하기 위한 복수 개의 영상 데이터들을 데이터 구동부(300)에 제공한다. 타이밍 컨트롤러(410)는 게이트 구동부(200)의 동작을 제어하기 위한 게이트 제어 신호를 게이트 구동부(200)에 제공하고, 데이터 구동부(300)의 동작을 제어하기 위한 데이터 제어 신호를 데이터 구동부(300)에 제공한다.
게이트 구동부(200)는 타이밍 컨트롤러(410)로부터 제공받은 게이트 제어 신호에 응답하여 복수의 게이트 신호들을 생성한다. 게이트 신호들은 순차적으로 출력되어 게이트 라인들(GL1~GLm)을 통해 행 단위로 배열된 화소들(PX)에 제공된다. 그 결과, 화소들(PX)은 행 단위로 구동될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러(410)로부터 제공받은 데이터 제어 신호에 응답하여 영상 데이터들에 대응하는 아날로그 형태의 데이터 전압들을 생성한다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 제공된다.
화소들(PX)은 게이트 신호들에 응답하여 데이터 전압들을 제공받는다. 데이터 전압들에 의해 구동된 화소들(PX)은 영상을 표시할 수 있다.
도 2는 도 1에 도시된 화소들의 구성을 보여주기 위한 도면이다.
도 2를 참조하면, 화소들(PX) 각각은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)를 포함한다. 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)은 제1 방향(DR1)으로 배열되고, 제4 서브 화소(SPX4)는 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 하부들에 배치된다.
예를 들어, 화소들(PX) 각각의 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)은 i 번째 행에 배치될 수 있고, 제4 서브 화소(SPX4)는 i+1 번째 행에 배치될 수 있다. 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3) 각각은 제2 방향(DR2)으로 연장하고, 제4 서브 화소들(SPX4)은 제1 방향(DR1)으로 연장할 수 있다.
이하, 예시적으로 제1 및 제2 게이트 라인들(GL1,GL2)은 i 번째 데이터 라인으로 참조되고, 제1 및 제5 데이터 라인들(DL1,DL5)은 j 번째 데이터 라인으로 참조되고, 제2 및 제6 데이터 라인들(DL2,DL6)은 j+1 번째 데이터 라인으로 참조되고, 제3 및 제7 데이터 라인들(DL3,DL7)은 j+2 번째 데이터 라인으로 참조되고, 제4 및 제8 데이터 라인들(DL4,DL8)은 j+3 번째 데이터 라인으로 참조된다. i 및 j는 자연수이다.
화소들(PX)은 제1 방향(DR1)으로 배열된 복수 개의 제1 화소들(PX1) 및 제1 방향(DR1)으로 배열된 복수 개의 제2 화소들(PX2)을 포함한다. 제1 화소들(PX1)과 제2 화소들(PX2)은 제2 방향(DR2)으로 교대로 배치된다.
제1 및 제2 화소들(PX1,PX2) 각각은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)를 포함한다. 예시적으로, 제1 서브 화소(SPX1)는 레드 색(R)을 표시하기 위한 레드 화소, 제2 서브 화소(SPX2)는 그린 색(G)을 표시하기 위한 그린 화소, 제3 서브 화소(SPX3)는 블루 색(B)을 표시하기 위한 블루 화소, 및 제4 서브 화소(SPX4)는 화이트 색(W)을 표시하기 위한 화이트 화소일 수 있다.
제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3) 및 제4 서브 화소(SPX4)는 i 번째 게이트 라인을 사이에 두고 배치되어 i 번째 게이트 라인에 연결된다. 예를 들어, 제1 화소들(PX1) 각각의 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3) 및 제4 서브 화소(SPX4)는 제1 게이트 라인(GL1)을 사이에 두고 배치되어 제1 게이트 라인(GL1)에 연결된다. 제2 화소들(PX2) 각각의 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3) 및 제4 서브 화소(SPX4)는 제2 게이트 라인(GL2)을 사이에 두고 배치되어 제2 게이트 라인(GL2)에 연결된다.
제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)은 서로 다른 데이터 라인들에 연결된다. 예를 들어, 제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)은 j 번째 데이터 라인, j+1 번째 데이터 라인, j+2 번째 데이터 라인, j+3 번째 데이터 라인에 각각 연결될 수 있다.
구체적으로, 제1 화소들(PX1) 각각의 제1 서브 화소(SPX1)는 j 번째 데이터 라인에 연결되고, 제1 화소들(PX1) 각각의 제2 서브 화소(SPX2)는 j+1 번째 데이터 라인에 연결되고, 제1 화소들(PX1) 각각의 제3 서브 화소(SPX3)는 j+2 번째 데이터 라인에 연결되고, 상기 제1 화소들(PX1) 각각의 제4 서브 화소(SPX4)는 j+3 번째 데이터 라인에 연결된다. 예를 들어, 도 2에서 제1 화소들(PX1) 중 좌측에 배치된 제1 화소(PX1)의 제1 서브 화소(SPX1)는 제1 데이터 라인(DL1)에 연결되고, 제2 서브 화소(SPX2)는 제2 데이터 라인(DL2)에 연결되고, 제3 서브 화소(SPX3)는 제3 데이터 라인(DL3)에 연결되고, 제4 서브 화소(SPX4)는 제4 데이터 라인(DL4)에 연결될 수 있다.
제2 화소들(PX2) 각각의 제1 서브 화소(SPX1)는 j+3 번째 데이터 라인에 연결되고, 제2 화소들(PX2) 각각의 제2 서브 화소(SPX2)는 j+2 번째 데이터 라인에 연결되고, 제2 화소들(PX2) 각각의 제3 서브 화소(SPX3)는 j+1 번째 데이터 라인에 연결되고, 제2 화소들(PX2) 각각의 제4 서브 화소(SPX4)는 j 번째 데이터 라인에 연결된다. 예를 들어, 도 2에서 제2 화소들(PX2) 중 좌측에 배치된 제2 화소(PX2)의 제1 서브 화소(SPX1)는 제4 데이터 라인(DL4)에 연결되고, 제2 서브 화소(SPX2)는 제3 데이터 라인(DL3)에 연결되고, 제3 서브 화소(SPX3)는 제2 데이터 라인(DL2)에 연결되고, 제4 서브 화소(SPX4)는 제1 데이터 라인(DL1)에 연결될 수 있다.
제4 서브 화소들(SPX4)은 j 번째 데이터 라인 및 j+3 번째 데이터 라인 사이에 배치되고, j+1 번째 데이터 라인 및 j+2 번째 데이터 라인은 제4 서브 화소를 경유하여 연장된다. 예를 들어, 제1 화소들(PX1) 중 좌측에 배치된 제1 화소(PX1)의 제4 서브 화소(SPX4)는 제1 데이터 라인(DL1)과 제4 데이터 라인(DL4) 사이에 배치되고, 제2 및 제3 데이터 라인들(DL2,DL3)은 제4 서브 화소(SPX4)를 경유하여연장할 수 있다.
도 3은 도 2에 도시된 제1 화소 및 제2 화소의 등가 회로도이다.
도 3을 참조하면, 제1 서브 화소(SPX1)는 제1 트랜지스터(TR1) 및 제1 트랜지스터(TR1)에 연결된 제1 액정 커패시터(CLC1)를 포함한다. 제2 서브 화소(SPX2)는 제2 트랜지스터(TR2) 및 제2 트랜지스터(TR2)에 연결된 제2 액정 커패시터(CLC2)를 포함한다. 제3 서브 화소(SPX3)는 제3 트랜지스터(TR3) 및 제3 트랜지스터(TR3)에 연결된 제3 액정 커패시터(CLC3)를 포함한다. 제4 서브 화소(SPX4)는 제4 트랜지스터(TR4) 및 제4 트랜지스터(TR4)에 연결된 제4 액정 커패시터(CLC4)를 포함한다.
제1 및 제2 화소들(PX1,PX2) 각각의 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)은 게이트 라인들 중 대응하는 i 번째 게이트 라인에 연결되고, 데이터 라인들 중 대응하는 j, j+1, j+2, 및 j+3 데이터 라인들에 각각 연결된다. 예를 들어, 제1 화소(PX1)의 제1 트랜지스터(TR1)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)에 연결되고, 제2 트랜지스터(TR2)는 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)에 연결되고, 제3 트랜지스터(TR3)는 제1 게이트 라인(GL1) 및 제3 데이터 라인(DL3)에 연결되고, 제4 트랜지스터(TR4)는 제1 게이트 라인(GL1) 및 제4 데이터 라인(DL4)에 연결된다.
제2 화소(PX2)의 제1 트랜지스터(TR1)는 제2 게이트 라인(GL2) 및 제4 데이터 라인(DL4)에 연결되고, 제2 트랜지스터(TR2)는 제2 게이트 라인(GL2) 및 제3 데이터 라인(DL3)에 연결되고, 제3 트랜지스터(TR3)는 제2 게이트 라인(GL2) 및 제2 데이터 라인(DL2)에 연결되고, 제4 트랜지스터(TR4)는 제2 게이트 라인(GL2) 및 제1 데이터 라인(DL1)에 연결된다.
제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)은 i 번째 게이트 라인을 통해 인가받은 게이트 신호에 의해 턴 온된다. 턴 온된 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)은 j, j+1, j+2, 및 j+3 데이터 라인들을 통해 데이터 전압들을 제공받고, 데이터 전압들을 제1, 제2, 제3, 및 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)에 제공한다.
제1, 제2, 제3, 및 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)은 공통 전압(Vcom)을 인가받는다. 제1, 제2, 제3, 및 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)의 액정들은 데이터 전압들 및 공통 전압의 전압차에 의해 형성된 전계에 의해 구동되어 광 투과율을 조절할 수 있다. 그 결과 영상이 표시될 수 있다.
도 4는 도 3에 도시된 제1 화소 및 제2 화소의 레이 아웃이다. 도 5는 도 4에 도시된 I-I'선의 단면도이다.
도 4를 참조하면, 제1 서브 화소(SPX1)는 제1 트랜지스터(TR1) 및 제1 트랜지스터(TR1)에 연결된 제1 화소 전극(PE1)을 포함한다. 제2 서브 화소(SPX2)는 제2 트랜지스터(TR2) 및 제2 트랜지스터(TR2)에 연결된 제2 화소 전극(PE2)을 포함한다. 제3 서브 화소(SPX3)는 제3 트랜지스터(TR3) 및 제3 트랜지스터(TR3)에 연결된 제3 화소 전극(PE3)을 포함한다. 제4 서브 화소(SPX4)는 제4 트랜지스터(TR4) 및 제4 트랜지스터(TR4)에 연결된 제4 화소 전극(PE4)을 포함한다. 제1, 제2, 제3, 및 제4 화소 전극들(PE4) 각각이 배치된 영역은 화소 영역(PA)으로 정의되고, 화소 영역(PA) 주변은 비화소 영역(NPA)으로 정의된다.
이하 제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)의 단면 구성들은 실질적으로 동일하므로, 이하, 제1 서브 화소(SPX1)의 단면 구성이 설명되고, 다른 서브 화소들(SPX2,SPX3,SPX4)의 단면 구성들에 대한 설명은 생략된다. 또한 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)의 구성들은 실질적으로 동일하므로, 이하 제1 트랜지스터(TR1)의 구성이 상세히 설명되고, 다른 트랜지스터들(TR2,TR3,TR4)의 구성들에 대한 설명은 생략된다.
제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4) 각각은 게이트 라인들(GL1~GLm) 중 대응하는 게이트 라인으로부터 분기된 게이트 전극(GE), 데이터 라인들 중(DL1~DLn) 대응하는 데이터 라인으로부터 분기된 소스 전극(SE), 및 제1, 제2, 제3, 및 제4 화소 전극들(PE1,PE2,PE3,PE4) 중 대응하는 화소 전극으로부터 분기된 연결 전극(CNE)에 연결된 드레인 전극(DE)을 포함한다.
예를 들어, 제1 트랜지스터(TR1)는 제1 게이트 라인(GL)으로부터 분기된 게이트 전극(GE), 제1 데이터 라인(DL1)으로부터 분기된 소스 전극(SE), 및 제1 화소 전극(PE1)으로부터 분기된 연결 전극(CNE)에 연결된 드레인 전극(DE)을 포함한다. 드레인 전극(DE)은 연결 전극(CNE)을 통해 제1 화소 전극(PE1)에 전기적으로 연결된다.
도 5를 참조하면, 제1 서브 화소(SPX1)는 제1 기판(110), 제1 기판(110)과 마주보는 제2 기판(120), 및 제1 기판(110)과 제2 기판(120) 사이에 배치된 액정층(LC)을 포함할 수 있다.
제1 기판(110)은 제1 베이스 기판(SUB1), 제1 트랜지스터(TR1), 컬러 필터(CF), 및 제1 화소 전극(PE1)을 포함한다. 제2 기판(120)는 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 제3 절연막(INS3), 및 공통 전극(CE)을 포함한다.
제1 베이스 기판(SUB1) 상에 제1 트랜지스터(TR1)의 게이트 전극(GE)이 배치된다. 제1 베이스 기판(SUB1)은 투명 또는 불투명한 절연 기판일 수 있다. 예를 들어, 제1 베이스 기판(SUB1)은 실리콘 기판, 유리 기판, 및 플라스틱 기판일 수 있다.
제1 베이스 기판(SUB1) 상에 게이트 전극(GE)을 덮도록 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1)은 게이트 절연막으로 정의될 수 있으며, 무기 물질을 포함하는 무기 절연막일 수 있다.
게이트 전극(GE)을 덮고 있는 제1 절연막(INS1) 상에 제1 트랜지스터(TR1)의 반도체 층(SM)이 배치된다. 도시하지 않았으나, 반도체 층(SM)은 액티브 층 및 오믹 콘택층을 포함할 수 있다.
반도체 층(SM) 및 제1 절연막(INS1) 상에 제1 트랜지스터(TR1)의 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 배치된다. 반도체 층(SM)은 소스 전극(SE) 및 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 형성한다.
제1 절연막(INS1) 상에 제1 트랜지스터(TR1) 및 데이터 라인(DL2)을 덮도록 제2 절연막(INS2)이 배치된다. 제2 절연막(INS2)은 패시베이션(passivation)막으로 정의될 수 있으며, 무기 물질을 포함하는 무기 절연막일 수 있다. 제2 절연막(INS2)은 노출된 반도체 층(SM)의 상부를 커버 한다.
제2 절연막(INS2) 상에 컬러 필터들(CF)이 배치된다. 제1 서브 화소(SPX1)는 레드 색(R)을 표시하기 위한 레드 컬러 필터를 포함할 수 있다. 제2 서브 화소(SPX2)는 그린 색(G)을 표시하기 위한 그린 컬러 필터를 포함할 수 있다.
도시하지 않았으나, 제3 서브 화소(SPX3)는 블루 색(B)을 표시하기 위한 블루 컬러 필터를 포함하고, 제4 서브 화소(SPX4)는 화이트 색(W)을 표시하기 위한 화이트 컬러 필터를 포함할 수 있다. 화이트 색(W)은 실질적으로 무채색으로서 화이트 컬러 필터는 광을 투과시키는 투명한 유기 절연막으로 형성될 수 있다. 컬러 필터들(CF)은 제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)을 투과하는 광에 색을 제공한다.
제2 절연막(INS2) 및 컬러 필터(CF)를 관통하여 드레인 전극(DE)의 소정의 부분을 노출시키는 컨택홀(CH)이 정의된다. 화소 영역(PA)에서 컬러 필터(CF) 상에 제1 화소 전극(PE1)이 배치된다. 제1 화소 전극(PE1)으로부터 분기된 연결 전극(CNE)은 컨택홀(CH)을 통해 드레인 전극(DE)에 전기적으로 연결된다.
제2 베이스 기판(SUB2)의 하부에 블랙 매트릭스(BM)가 배치되며, 블랙 매트릭스(BM)는 비화소 영역(NPA)에 배치된다. 제2 베이스 기판(SUB2)은 투명 또는 불투명한 절연 기판일 수 있다. 블랙 매트릭스(BM)는 제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)의 경계에서 발생할 수 있는 빛 샘을 차단할 수 있다.
제2 베이스 기판(SUB2)의 하부에 블랙 매트릭스(BM)를 덮도록 제3 절연막(INS3)이 배치되며, 제3 절연막(INS3)은 유기 절연막일 수 있다. 제3 절연막(INS3)의 하부에 공통 전극(CE)이 배치될 수 있다.
제1 화소 전극(PE1) 및 공통 전극(CE)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 제1 화소 전극(PE1) 및 공통 전극(CE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 형성될 수 있다.
도시하지 않았으나, 표시 패널(100)에 광을 제공하기 위한 백라이트 유닛이 제1 기판(110)의 하부에 배치될 수 있다.
데이터 전압을 인가받는 제1 화소 전극(PE1)과 공통 전압을 인가받는 공통 전극(CE) 사이에 형성된 전계에 의해 액정층(LC)의 액정 분자들이 구동된다. 전계에 의해 구동된 액정 분자들에 의해 광 투과율이 조절되어 영상이 표시될 수 있다.
도 4를 참조하면, 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3) 각각은 십자 형상을 갖는 제1 줄기부(ST1) 및 제1 줄기부(ST1)로부터 방사형으로 돌출된 복수 개의 제1 가지부들(BC1)을 포함한다. 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3) 각각은 제1 줄기부(ST1)에 의해 4개의 도메인들로 구분될 수 있다.
제1 가지부들(BC1)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 연장될 수 있다. 제1 가지부들(ST1)은 각각의 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 서로 인접한 제1 가지부들(ST1)은 마이크로미터 단위의 거리로 서로 이격되어 복수 개의 미세 슬릿들을 형성한다.
복수 개의 미세 슬릿들에 의해 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3) 각각의 화소 영역(PA)에서 액정층의 액정 분자들은 도메인별로 서로 다른 방향으로 프리틸트 된다. 따라서 액정 분자의 배향 방향이 서로 다른 네 개의 도메인이 액정층에 형성된다. 이와 같이 액정 분자가 기울어지는 방향을 다양하게 하면 표시 장치(500)의 기준 시야각이 커질 수 있다.
제4 화소 전극들(PE4)은 j 번째 데이터 라인 및 j+3 번째 데이터 라인 사이에 배치된다. 예를 들어, 제4 화소 전극들(PE4)은 제1 데이터 라인(DL1) 및 제4 데이터 라인(DL4) 사이에 배치될 수 있다.
제4 화소 전극들(PE4) 각각은 제1 방향(DR1)으로 연장하는 제2 줄기부(ST2), 제2 줄기부(ST2)와 교차하도록 제2 방향(DR2)으로 연장하는 제3 줄기부(ST3), 및 제2 줄기부(ST2)와 교차하도록 제2 방향(DR2)으로 연장되고, 제3 줄기부(ST3)와 이격되어 배치되는 제4 줄기부(ST4)를 포함한다. 제4 줄기부(ST4)는 제3 줄기부(ST3)보다 제4 트랜지스터(TR4)에 인접하게 배치될 수 있다. 제2, 제3, 및 제4 줄기부들(ST2,ST3,ST4)은 일체로 형성될 수 있다.
제4 화소 전극들(PE4) 각각은 제3 줄기부(ST3) 및 제4 줄기부(ST4) 사이의 제1 영역(A1), 제4 트랜지스터(TR4)에 인접한 제4 화소 전극(PE4)의 일측과 제4 줄기부(ST4) 사이의 제2 영역(A2), 및 제4 화소 전극(PE4)의 일측의 반대측인 제4 화소 전극(PE4)의 타측과 제3 줄기부(ST3) 사이의 제3 영역(A3)을 포함할 수 있다.
제2 줄기부(ST2)는 제4 줄기부(ST4)와 교차하는 부분에서 제3 줄기부(ST3)를 향해 연장되어 제3 줄기부(ST3)와 교차하는 제1 서브 줄기부(ST2_1) 및 제4 줄기부(ST4)와 교차하는 부분에서 제1 서브 줄기부(ST2_1)와 반대 방향으로 연장하는 제2 서브 줄기부(ST2_2)를 포함한다.
제4 화소 전극들(PE4) 각각은 십자 형상을 이루는 제1 서브 줄기부(ST2_1) 및 제3 줄기부(ST3)로부터 방사형으로 돌출되는 복수 개의 제2 가지부들(BC2) 및 제2 서브 줄기부(ST2_2) 및 제4 줄기부(ST4)로부터 돌출되는 복수 개의 제3 가지부들(BC3)을 포함한다. 제2 가지부들(BC2)은 실질적으로 제1 가지부들(BC1)과 동일하게 연장된다. 제3 가지부들(BC3)은 제3 영역들(A3) 각각의 제2 가지부들(BC2)과 같은 방향으로 연장한다.
제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3)과 유사하게 제4 화소 전극들(PE4)의 복수 개의 도메인들에서 액정 분자들이 프리틸트될 수 있다. 다만, 제2 영역들(A2)의 액정 분자들은 제3 영역들(A3)의 액정 분자들과 동일하게 프리틸트될 수 있다. 제1 영역들(A1)에서 프리틸트되는 액정 분자들의 양과 제2 및 제3 영역들(A2,A3)에서 프리틸트되는 액정 분자들의 양이 갖도록 하기 위해 제1 영역들(A1)각각의 면적은 제2 영역들(A2) 각각의 면적 및 제3 영역들(A3) 각각의 면적을 합친 면적과 같을 수 있다.
j+1 번째 데이터 라인은 제3 줄기부들(ST3)과 오버랩하도록 연장하고 j+2 번째 데이터 라인은 제4 줄기부들(ST4)과 오버랩하도록 연장할 수 있다. 예를 들어, 제2 데이터 라인(DL2)은 제3 줄기부들(ST3)과 오버랩하도록 절곡되어 연장하고, 제3 데이터 라인(DL3)은 제4 줄기부들(ST4)과 오버랩하도록 절곡되어 연장할 수 있다.
화소들(PX) 각각에서 제1, 제2, 제3 서브 화소들(SPX1,SPX2,SPX3) 각각의 하부에 제4 서브 화소가 배치될 경우, 화소들(PX) 각각은 3개의 제4 서브 화소들 포함할 수 있다. 이러한 경우, 3개의 제4 서브 화소들은 3개의 트랜지스터들 및 3개의 화소 전극들을 포함한다. 메탈 및 반도체로 형성되는 트랜지스터들의 개수가 많을수록 광을 차단하는 면적이 커지므로, 개구율 및 광 투과율이 감소하여 휘도가 낮아질 수 있다.
그러나, 본 발명의 실시 예에서, 화소들(PX) 각각의 제1, 제2, 제3 서브 화소들(SPX1,SPX2,SPX3)의 하부들에 하나의 제4 서브 화소(SPX4)가 배치된다. 따라서, 사용되는 트랜지스터들의 개수가 줄어들어 개구율 및 광투과율이 높아지므로, 화소들(PX)의 휘도가 높아질 수 있다. 또한, 휘도는 화이트 색을 표시하는 제4 서브 화소들(SPX4)의 면적에 비례하여 높아지므로, 화소들(PX) 각각의 휘도가 더 높아질 수 있다.
결과적으로 본 발명의 실시 예에 따른 표시 장치(500)는 개구율 및 광 투과율을 높임으로써 휘도를 향상시킬 수 있다.
도 6은 도 2에 도시된 제1 및 제2 화소들에 인가되는 데이터 전압들의 극성을 보여주는 도면이다.
도 6을 참조하면, k 번째 열(K_COL)의 제1 및 제2 화소들(PX1,PX2)에 연결된 j 번째, j+1 번째, j+2 번째, j+3 번째 데이터 라인들에는 정극성(+), 부극성(-), 정극성(+), 및 부극성(-)의 데이터 전압들이 각각 인가된다. k는 자연수이다. k+1 번째 열(K+1_COL)의 제1 및 제2 화소들(PX1,PX2)에 인가되는 데이터 전압들의 극성들은 k 번째 열(K_COL)의 제1 및 제2 화소들(PX1,PX2)에 인가되는 데이터 전압들의 극성들과 반전된다.
예를 들어, k 번째 열(K_COL)의 제1 및 제2 화소들(PX1,PX2)에 연결된 제1, 제2, 제3, 및 제4 데이터 라인들(DL1,DL2,DL3,DL4)에는 정극성(+), 부극성(-), 정극성(+), 및 부극성(-)의 데이터 전압들이 각각 인가된다. k+1 번째 열(K+1_COL)의 제1 및 제2 화소들(PX1,PX2)에 연결된 제5, 제6, 제7, 및 제8 데이터 라인들(DL5,DL6,DL7,DL8)에는 부극성(-), 정극성(+), 부극성(-), 및 정극성(+)의 데이터 전압들이 각각 인가된다. 제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)의 극성은 데이터 전압들의 극성들에 따라서 결정될 수 있다.
동일 색의 화소들이 동일한 극성을 가질 경우, 공통 전압(Vcom)에 리플이 발생되어 영상이 정상적으로 표시되지 않을 수 있다. 그러나, 본 발명의 실시 예에서 동일 색의 화소들의 정극성들과 부극성들의 개수가 동일하므로, 공통 전압(Vcom)의 리플이 상쇄되어 공통 전압의 리플이 감소될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 표시 장치의 화소들의 구성을 보여주는 도면이다.
도 7을 참조하면, 화소들(PX')은 제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4) 중 3개의 서브 화소들을 각각 포함하는 복수 개의 제1 및 제2 화소들(PX1',PX2')을 포함한다. 제1 화소들(PX1') 및 제2 화소들(PX2')은 제1 방향(DR1)으로 교대로 배치되고, 제2 방향(DR2)으로 교대로 배치될 수 있다.
제1 화소들(PX1') 각각은 제1 서브 화소(SPX1) 및 제3 서브 화소(SPX3) 중 어느 하나와 제2 및 제4 서브 화소들(SPX2,SPX4)을 포함할 수 있다. 제2 화소들(PX2') 각각은 제1 서브 화소(SPX1) 및 제3 서브 화소(SPX3) 중 나머지 하나와 제2 및 제4 서브 화소들(SPX2,SPX4)을 포함할 수 있다.
구체적으로, 제1 화소들(PX1') 각각은 제1 서브 화소(SPX1) 및 제2 및 제4 서브 화소들(SPX2,SPX4)을 포함하고, 제2 화소들(PX2') 각각은 제3 서브 화소(SPX3) 및 제2 및 제4 서브 화소들(SPX2,SPX4)을 포함할 수 있다. 제2 서브 화소들(SPX2)은 h 번째 열에 배치되고, 제1, 제3, 및 제4 서브 화소들(SPX1,SPX3,SPX4)은 h+1 번째 열에 배치된다. h는 자연수이다.
이하, 예시적으로 제1 게이트 라인(GL1)은 i 번째 게이트 라인으로 참조되고, 제2 게이트 라인(GL2)은 i+1 번째 게이트 라인으로 참조되고, 제1 및 제4 데이터 라인들(DL1,DL4)은 j 번째 데이터 라인으로 참조되고, 제2 및 제5 데이터 라인들(DL2,DL5)은 j+1 번째 데이터 라인으로 참조되고, 제3 및 제6 데이터 라인들(DL3,DL6)은 j+2 번째 데이터 라인으로 참조된다.
제1 화소들(PX1') 각각의 제2 서브 화소(SPX2), 제4 서브 화소(SPX4), 및 제1 서브 화소(SPX1)는 i 번째 게이트 라인 및 j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 연결될 수 있다. 제2 서브 화소(SPX2), 제4 서브 화소(SPX4), 및 제1 서브 화소(SPX1)는 j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 순차적으로 각각 연결될 수 있다.
제2 화소들(PX2') 각각의 제2 서브 화소(SPX2), 제4 서브 화소(SPX4), 및 제3 서브 화소(SPX3)는 i+1 번째 게이트 라인 및 j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 연결될 수 있다. 제2 서브 화소(SPX2), 제4 서브 화소(SPX4), 및 제3 서브 화소(SPX3)는 j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 순차적으로 각각 연결될 수 있다.
예를 들어, 첫 번째 열의 제1 화소(PX1')의 제2 서브 화소(SPX2), 제4 서브 화소(SPX4), 및 제1 서브 화소(SPX1)는 제1 게이트 라인(GL1)에 연결되고, 제1, 제2, 및 제3 데이터 라인들(DL1,DL2,DL3)에 각각 순차적으로 연결된다. 두 번째 열의 제2 화소(PX2')의 제2 서브 화소(SPX2), 제4 서브 화소(SPX4), 및 제3 서브 화소(SPX3)는 제2 게이트 라인(GL2)에 연결되고, 제1, 제2, 및 제3 데이터 라인들(DL1,DL2,DL3)에 각각 순차적으로 연결된다.
제2 서브 화소들(SPX2)은 j 번째 데이터 라인 및 j+1 데이터 라인 사이에 배치될 수 있다. 예를 들어, 제2 서브 화소들(SPX2)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이 및 제4 데이터 라인(DL4)과 제5 데이터 라인(DL5) 사이에 배치될 수 있다.
제1, 제3, 및 제4 서브 화소들(SPX1,SPX3,SPX4)은 j+1 번째 데이터 라인 및 j+2 데이터 라인 사이에 배치될 수 있다. 예를 들어, 제1, 제3, 및 제4 서브 화소들(SPX1,SPX3,SPX4)은 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이 및 제5 데이터 라인(DL5)과 제6 데이터 라인(DL6) 사이에 배치될 수 있다.
도 8은 도 7에 도시된 제1 화소 및 제2 화소의 등가 회로도이다.
도 8을 참조하면, 제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)은 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4) 및 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)에 연결된 제1, 제2, 제3, 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)을 각각 포함한다.
제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)은 i 및 i+1 번째 게이트 라인들(GL1~GLm) 및 j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 연결된다. 예를 들어, 제1 화소(PX1')의 제2 트랜지스터(TR2)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)에 연결되고, 제4 트랜지스터(TR4)는 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)에 연결되고, 제1 트랜지스터(TR1)는 제1 게이트 라인(GL1) 및 제3 데이터 라인(DL3)에 연결된다.
제2 화소(PX2')의 제2 트랜지스터(TR2)는 제2 게이트 라인(GL2) 및 제1 데이터 라인(DL1)에 연결되고, 제4 트랜지스터(TR4)는 제2 게이트 라인(GL2) 및 제2 데이터 라인(DL2)에 연결되고, 제3 트랜지스터(TR3)는 제2 게이트 라인(GL2) 및 제3 데이터 라인(DL3)에 연결된다.
도 9는 도 8에 도시된 제1 화소 및 제2 화소의 레이 아웃이다.
도 9를 참조하면, 제1 서브 화소(SPX1)는 제1 트랜지스터(TR1) 및 제1 트랜지스터(TR1)에 연결된 제1 화소 전극(PE1)을 포함한다. 제2 서브 화소(SPX2)는 제2 트랜지스터(TR2) 및 제2 트랜지스터(TR2)에 연결된 제2 화소 전극(PE2)을 포함한다. 제3 서브 화소(SPX3)는 제3 트랜지스터(TR3) 및 제3 트랜지스터(TR3)에 연결된 제3 화소 전극(PE3)을 포함한다. 제4 서브 화소(SPX4)는 제4 트랜지스터(TR4) 및 제4 트랜지스터(TR4)에 연결된 제4 화소 전극(PE4)을 포함한다.
전술한 바와 같이, 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)은 i 및 i+1 번째 게이트 라인들 및 j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 연결된다.
도 9에 도시된 트랜지스터들(TR1,TR2,TR3,TR4)의 구성은 실질적으로, 도 4 및 도 5에 도시된 트랜지스터들(TR1,TR2,TR3,TR4)과 같으므로 설명을 생략한다.
제1, 제2, 제3, 및 제4 화소 전극들(PE1,PE2,PE3,PE4) 각각은 도 4에 도시된 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3) 각각과 동일하게 제1 줄기부(ST1) 및 제1 줄기부(ST1)으로부터 방사형으로 돌출된 제1 가지부들(BC1)을 포함한다.
도 9에 도시된 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)과 제1, 제2, 제3, 및 제4 화소 전극들(PE1,PE2,PE3,PE4)의 연결 구성은 실질적으로, 도 4에 도시된 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)과 제1, 제2, 제3, 및 제4 화소 전극들(PE1,PE2,PE3,PE4)의 연결 구성과 동일하므로 설명을 생략한다.
제2 화소 전극들(PE2) 및 제2 및 제4 트랜지스터들(TR2,TR4)은 j 번째 데이터 라인인 제1 데이터 라인(DL1)과 j+1 번째 데이터 라인인 제2 데이터 라인(DL2) 사이에 배치된다. 제1, 제3, 및 제4 화소 전극들(PE1,PE3,PE4) 및 제1 및 제3 트랜지스터들(TR1,TR3)은 j+1 번째 데이터 라인인 제2 데이터 라인(DL2)과 j+2 번째 데이터 라인인 제3 데이터 라인(DL3) 사이에 배치된다.
제4 서브 화소들(SPX4)의 연결 전극들(CNE)은 제2 데이터 라인(DL2)을 경유하여 제2 데이터 라인(DL2)보다 좌측으로 연장된다. 제4 트랜지스터들(TR4)은 제2 데이터 라인(DL2)보다 좌측에 배치되어 제4 서브 화소들(SPX4)의 연결 전극들(CNE)에 연결될 수 있다. 제1 및 제3 서브 화소들(SPX1,SPX3)의 연결 전극들(CNE) 및 제1 및 제3 트랜지스터들(TR1,TR3)은 제4 화소 전극들(PE4)에 인접하게 배치된다.
도 9에 도시된 제1 및 제2 화소들(PX1',PX2') 각각의 영역에 4개의 서브 화소들이 배치될 경우, 제2 서브 화소(SPX2)의 하부에 추가적인 서브 화소가 더 배치될 수 있다. 그러나, 본 발명의 실시 예에서, 제1 및 제2 화소들(PX1',PX2') 각각의 영역에 4개의 서브 화소들이 배치되지 않고, 3개의 서브 화소들(SPX1,SPX2,SPX3)이 배치된다. 제2 서브 화소(SPX2)의 하부에 추가적인 서브 화소가 배치되지 않으므로, 사용되는 트랜지스터들의 개수가 줄어들 수 있다. 트랜지스터들의 개수가 줄어들 경우, 개구율 및 광투과율이 높아지므로, 화소들(PX)의 휘도가 높아질 수 있다.
제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4) 중 그린색을 표시하는 제2 서브 화소(SPX2)의 휘도 및 화이트 색을 표시하는 제4 서브 화소(SPX4)의 휘도가 레드 색을 표시하는 제1 서브 화소(SPX1)의 휘도 및 블루 색을 표시하는 제3 서브 화소(SPX3)의 휘도보다 높다. 3개의 서브 화소들(SPX1,SPX2,SPX3)을 포함하는 제1 및 2 화소들(PX1',PX2')이 휘도가 높은 제2 및 제4 화소들(PX2,PX4)을 포함하므로, 제1 및 제2 화소들(PX1',PX2') 각각의 영역에 4개의 서브 화소들이 배치될 때보다, 상대적으로 휘도가 더 높아질 수 있다.
결과적으로 본 발명의 다른 실시 예에 따른 표시 장치는 개구율 및 광 투과율을 높임으로써 휘도를 향상시킬 수 있다.
도 10은 도 7에 도시된 제1 및 제2 화소들에 인가되는 데이터 전압들의 극성을 보여주는 도면이다.
도 10을 참조하면, 데이터 라인들(DL1~DL6)에 인가되는 데이터 전압들의 극성은 한 개의 데이터 라인마다 반전된다. 예를 들어, 제1, 제3, 및 제5 데이터 라인들(DL1,DL3,DL5)에 정극성(+)의 데이터 전압들이 인가되고, 제2, 제4, 및 제6 데이터 라인들(DL2,DL4,DL6)에 부극성(-)의 데이터 전압들이 인가될 수 있다.
제1, 제2, 제3, 및 제4 서브 화소들(SPX1,SPX2,SPX3,SPX4)의 극성은 데이터 전압들의 극성들에 따라서 결정될 수 있다. 본 발명의 실시 예에서 동일 색의 화소들의 정극성들과 부극성들의 개수가 동일하므로, 공통 전압(Vcom)의 리플이 상쇄되어 공통 전압의 리플이 감소될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널 200: 게이트 구동부
300: 데이터 구동부 400: 인쇄 회로 기판
500: 표시 장치 110; 제1 기판
120; 제2 기판 SUB1,SUB2: 제1 및 제2 베이스 기판
INS1,INS2,INS3: 제1, 제2, 및 제3 절연막
CF: 컬러 필터 LC: 액정층
PX: 화소 PX1,PX2: 제1 및 제2 화소
SPX1,SPX2,SPX3,SPX4: 제1, 제2, 제3, 및 제4 서브 화소

Claims (20)

  1. 제1 방향으로 연장된 복수 개의 게이트 라인들;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들; 및
    상기 게이트 라인들 및 상기 데이터 라인들에 연결된 복수 개의 화소들을 포함하고,
    상기 화소들 각각은,
    i 번째 행에 배치된 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소; 및
    i+1 번째 행에 배치된 제4 서브 화소를 포함하고,
    상기 제1, 제2, 제3 서브 화소들 및 상기 제4 서브 화소는 i 번째 게이트 라인을 사이에 두고 배치되어 상기 i 번째 게이트 라인에 연결되고, 상기 제1, 제2, 제3, 제4 서브 화소들은 서로 다른 데이터 라인들에 연결되고, i는 자연수인 표시 장치.
  2. 제 1 항에 있어서,
    상기 화소들은,
    상기 제1 방향으로 배열된 복수 개의 제1 화소들; 및
    상기 제1 방향으로 배열되어 상기 제2 방향으로 상기 제1 화소들과 교대로 배치되는 복수 개의 제2 화소들을 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제1 화소들 각각의 제1 서브 화소는 j 번째 데이터 라인에 연결되고, 상기 제1 화소들 각각의 제2 서브 화소는 j+1 번째 데이터 라인에 연결되고, 상기 제1 화소들 각각의 제3 서브 화소는 j+2 번째 데이터 라인에 연결되고, 상기 제1 화소들 각각의 제4 서브 화소는 j+3 번째 데이터 라인에 연결되고, j는 자연수인 표시 장치.
  4. 제 3 항에 있어서,
    상기 제2 화소들 각각의 제1 서브 화소는 상기 j+3 번째 데이터 라인에 연결되고, 상기 제2 화소들 각각의 제2 서브 화소는 상기 j+2 번째 데이터 라인에 연결되고, 상기 제2 화소들 각각의 제3 서브 화소는 상기 j+1 번째 데이터 라인에 연결되고, 상기 제2 화소의 제4 서브 화소는 상기 j 번째 데이터 라인에 연결되는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 화소들의 상기 제4 서브 화소들은 상기 j 번째 데이터 라인 및 상기 j+3 번째 데이터 라인 사이에 배치되고, 상기 j+1 번째 데이터 라인 및 상기 j+2 번째 데이터 라인은 상기 제4 서브 화소들을 경유하여 연장되는 표시 장치.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 화소들 중 k 번째 열의 제1 및 제2 화소들에 인가되는 데이터 전압들은 k+1 번째 열의 제1 및 제2 화소들에 인가되는 데이터 전압들과 반전되고, 상기 k 번째 열의 상기 제1 및 제2 화소들에 연결된 상기 j 번째, j+1 번째, j+2 번째, 및 j+3 번째 데이터 라인들에는 정극성, 부극성, 정극성, 및 부극성의 데이터 전압들이 각각 인가되는 표시 장치.
  7. 제 4 항에 있어서,
    상기 제1 및 제2 화소들의 상기 제1, 제2, 및 제3 서브 화소들은,
    상기 게이트 라인들 중 대응하는 게이트 라인 및 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제1, 제2, 및 제3 트랜지스터들; 및
    상기 제1, 제2, 및 제3 트랜지스터들에 연결된 제1, 제2, 및 제3 화소 전극들을 각각 포함하고,
    상기 제1, 제2, 및 제3 화소 전극들 각각은,
    십자 형상을 갖는 제1 줄기부; 및
    상기 제1 줄기부로부터 방사형으로 돌출되어 연장된 복수 개의 제1 가지부들을 포함하는 표시 장치.
  8. 제 4 항에 있어서,
    상기 제1 및 제2 화소들의 상기 제4 서브 화소들 각각은,
    상기 게이트 라인들 중 대응하는 게이트 라인 및 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제4 트랜지스터; 및
    상기 트랜지스터에 연결된 제4 화소 전극을 포함하고,
    상기 제4 화소 전극은,
    상기 제1 방향으로 연장하는 제2 줄기부;
    상기 제2 줄기부와 교차하도록 상기 제2 방향으로 연장하는 제3 줄기부;
    상기 제2 줄기부와 교차하도록 상기 제2 방향으로 연장되고 상기 제3 줄기부와 이격되어 배치되는 제4 줄기부; 및
    상기 제2, 제3, 및 제4 줄기부들로부터 돌출된 복수 개의 제2 및 제3 가지부들을 포함하고,
    상기 제4 줄기부는 상기 제3 줄기부보다 상기 제4 트랜지스터에 인접하게 배치되는 표시 장치.
  9. 제 4 항에 있어서,
    상기 제4 화소 전극은,
    상기 제3 줄기부 및 상기 제4 줄기부 사이의 제1 영역,
    상기 제4 트랜지스터에 인접한 상기 제4 화소 전극의 일측과 상기 제4 줄기부 사이의 제2 영역; 및
    상기 제4 화소 전극의 상기 일측의 반대측인 상기 제4 화소 전극의 타측과 상기 제3 줄기부 사이의 제3 영역을 더 포함하고,
    상기 제2 줄기부는,
    상기 제4 줄기부와 교차하는 부분에서 상기 제3 줄기부를 향해 연장되어 상기 제3 줄기부와 교차하는 제1 서브 줄기부; 및
    상기 제4 줄기부와 교차하는 부분에서 상기 제1 서브 줄기부와 반대 방향으로 연장하는 제2 서브 줄기부를 포함하고,
    상기 제2 가지부들은 십자 형상을 이루는 상기 제1 서브 줄기부 및 상기 제3 줄기부로부터 방사형으로 돌출되고, 상기 제3 가지부들은 상기 제3 영역의 제2 가지부들과 같은 방향으로 연장하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 제1 영역의 면적은 상기 제2 영역의 면적과 상기 제3 영역의 면적을 합친 면적과 같은 표시 장치.
  11. 제 9 항에 있어서,
    상기 j+1 번째 데이터 라인 및 상기 j+2 번째 데이터 라인은 상기 제3 줄기부 및 상기 제4 줄기부와 각각 오버랩하도록 연장하는 표시 장치.
  12. 제 1 항에 있어서,
    상기 제4 서브 화소는 상기 제1, 제2, 및 제3 서브 화소들 각각보다 큰 표시 장치.
  13. 제 1 항에 있어서,
    상기 제1 서브 화소는 레드 화소, 상기 제2 서브 화소는 블루 화소, 상기 제3 서브 화소는 그린 화소, 및 상기 제4 서브 화소는 화이트 화소인 표시 장치.
  14. 제 1 항에 있어서,
    상기 제1, 제2, 및 제3 서브 화소들 각각은 상기 제2 방향으로 연장하고, 상기 제4 서브 화소는 상기 제1 방향으로 연장하여 상기 제1, 제2, 및 제3 서브 화소들의 하부들에 배치되는 표시 장치.
  15. 제1 방향으로 연장된 복수 개의 게이트 라인들;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들; 및
    상기 게이트 라인들 및 상기 데이터 라인들에 연결되고, 제1, 제2, 제3, 및 제4 서브 화소들 중 3 개의 서브 화소들을 각각 포함하고 상기 제1 방향 및 상기 제2 방향으로 교대로 배치되는 복수 개의 제1 및 제2 화소들을 포함하고,
    상기 제1 화소들 각각은 상기 제1, 제2, 제3, 및 제4 서브 화소들 중 제1 서브 화소, 제2 서브 화소, 및 제4 서브 화소를 포함하고,
    상기 제2 화소들 각각은 상기 제1, 제2, 제3, 및 제4 서브 화소들 중 제3 서브 화소, 제2 서브 화소, 및 제4 서브 화소를 포함하고,
    상기 제1 및 제2 화소들 각각의 상기 제2 서브 화소는 h 번째 열에 배치되고, 상기 제1, 제3, 및 제4 서브 화소들은 h+1 번째 열에 배치되고, h는 자연수인 표시 장치.
  16. 제 15 항에 있어서,
    상기 제1 화소들 각각의 상기 제2 서브 화소, 상기 제4 서브 화소, 및 상기 제1 서브 화소는 i 번째 게이트 라인에 연결되고, j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 순차적으로 각각 연결되고,
    상기 제2 화소들 각각의 상기 제2 서브 화소, 상기 제4 서브 화소, 및 상기 제3 서브 화소는 i+1 번째 게이트 라인에 연결되고, 상기 j 번째, j+1 번째, 및 j+2 번째 데이터 라인들에 순차적으로 각각 연결되고, i 및 j는 자연수인 표시 장치.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 화소들의 상기 제1, 제2, 제3, 및 제4 서브 화소들은,
    상기 i 및 i+1 번째 게이트 라인들 및 상기 j 번째, j+1 번째, 및 j+2 번째 데이터 라인에 연결된 제1, 제2, 제3, 및 제4 트랜지스터들; 및
    상기 제1, 제2, 제3, 및 제4 트랜지스터들에 연결된 제1, 제2, 제3, 및 제4 화소 전극들을 각각 포함하고,
    상기 제2 화소 전극들 및 상기 제2 및 제4 트랜지스터들은 상기 j 번째 데이터 라인 및 상기 j+1 데이터 라인 사이에 배치되고, 상기 제1, 제3, 및 제4 화소 전극들 및 상기 제1 및 제3 트랜지스터들은 상기 j+1 번째 데이터 라인 및 상기 j+2 데이터 라인 사이에 배치되는 표시 장치.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 화소들의 상기 제4 서브 화소들 각각은 상기 제4 화소 전극으로부터 분기되고, 상기 j+1 번째 데이터 라인을 경유하여 상기 j+1 번째 데이터 라인보다 좌측으로 연장되어 상기 제4 트랜지스터에 연결된 연결 전극을 더 포함하는 표시 장치.
  19. 제 17 항에 있어서,
    상기 제1 및 제2 화소들의 상기 제1 및 제3 서브 화소들은 상기 제1 및 제3 화소 전극들로부터 분기되어 상기 제1 및 제3 트랜지스터들에 연결된 연결 전극들을 더 포함하고,
    상기 연결 전극들은 상기 제4 화소 전극들에 인접하게 배치되는 표시 장치.
  20. 제 15 항에 있어서,
    상기 데이터 라인들에 인가되는 데이터 전압들의 극성은 한 개의 데이터 라인마다 반전되는 표시 장치.
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