JP4711404B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、特に、TFT素子が画素単位で配置された表示パネルを有する表示装置に適用して有効な技術に関するものである。

従来、テレビなどの表示装置には、液晶表示パネルを用いた液晶表示装置がある。

前記液晶表示パネルは、一対の基板の間に液晶材料を封入した表示パネルである。このとき、一方の基板には、たとえば、TFT素子や画素電極が画素単位で配置されている。また、他方の基板には、たとえば、前記画素電極と対向する位置にカラーフィルタが配置されている。

またこのとき、前記TFT素子などが配置された基板上の回路構成は、たとえば、図３１に示すようになっており、有効表示領域Ｌのドット数が横ｍドット×縦ｎドットの表示装置の場合、３ｍ＋１本のドレイン電極線ＤＬとｎ＋１本のゲート電極線ＧＬが配置されている。なお、図３１には、１つのドットがＲ画素、Ｇ画素、Ｂ画素の３つの画素からなる場合を示している。また、図３１において紙面右端のドレイン電極線ＤＬ_3m+1と紙面下端のゲート電極線ＧＬ_n+1はダミーである。

また、この液晶表示パネルでは、たとえば、図３１に示したように、ドレイン電極線ＤＬの延在方向に沿って並んでいる各画素のTFT素子は、すべて同じドレイン電極線に接続されている。たとえば、ドレイン電極線ＤＬ₁に沿って並んでいるＲ画素のTFT素子は、すべてドレイン電極線ＤＬ₁に接続されている。

一方、TFTを隣接するドレイン電極線に交互に配置した例が、特許文献１に記載されている。
特開平１０−９０７１２号公報

前記テレビなどの液晶表示装置では、画面のちらつきを抑えたり、動画の表示性能を向上させたりするための高リフレッシュレート化が進んでいる。

しかしながら、表示パネル上の回路構成が、図３１に示したような構成の場合、高リフレッシュレート化が進むにつれて、TFT素子の書き込み不足が生じ、画質が劣化するという問題があった。

本発明の目的は、たとえば、液晶表示装置の高周波動作による画質の劣化を低減することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。

本願において開示される発明の概略を説明すれば、以下の通りである。

（１）TFT素子および画素電極が画素単位で配置された表示パネルを有する表示装置であって、前記表示パネルは、有効表示領域内を通る複数のゲート電極線および複数のドレイン電極線を有し、前記有効表示領域の外側であり、かつ、前記ゲート電極線の延在方向の一方の端部側に位置するドレイン電極線に沿った領域には、前記ドレイン電極線の延在方向の一方の端部側から数えて偶数本目のゲート電極線に接続されたTFT素子を有する第１のダミー画素が配置され、前記有効表示領域の外側であり、かつ、前記ゲート電極線の延在方向の他方の端部側に位置するドレイン電極線に沿った領域には、前記ドレイン電極線の延在方向の前記一方の端部側から数えて奇数本目のゲート電極線に接続されたTFT素子を有する第２のダミー画素が配置されており、各ドレイン電極線は、当該ドレイン電極線に接続された各画素のTFT素子が、延在方向に沿って交互に配置されており、前記ゲート電極線の延在方向の端部に位置する２本の前記ドレイン電極線は、それぞれ、前記有効表示領域内に配置された複数のTFT素子と、複数の前記第１または第２のダミー画素のTFT素子とに接続されており、かつ、前記各ドレイン電極線に接続された前記有効表示領域内のTFT素子と前記第１または第２のダミー画素のTFT素子とは、前記各ドレイン電極線の延在方向に沿って交互に配置されており、複数の前記第１のダミー画素の間、または複数の前記第２のダミー画素の間には、第３のダミー画素が配置されている表示装置である。

（２）前記（１）において、前記第１のダミー画素が配置された端部が、前記ゲート電極線の入力端側の表示装置である。

（３）前記（１）または（２）において、前記第１および第２のダミー画素は、有効表示領域内の画素と同じ構成の表示装置である。

（４）前記（１）または（２）において、前記第１および第２のダミー画素は、TFT素子のみを有する表示装置である。

（５）前記（１）において、前記第１または第２のダミー画素の外側に、ダミーのドレイン電極線を有する表示装置である。

（６）前記（１）において、前記第３のダミー画素は、前記有効表示領域内の画素の画素電極と同じ導電層に、前記有効表示領域内を通る前記ドレイン電極線とは接続していないダミーの電極層を有する表示装置である。

（７）前記（６）において、前記第１または第２のダミー画素の外側にダミーのドレイン電極線を有し、前記第３のダミー画素は、前記ダミーのドレイン電極線および前記ダミーの電極層と接続されたTFT素子を有する表示装置である。

（８）前記（１）において、前記ダミー画素が配置された領域は、遮光されている表示装置である。

本発明の表示装置は、隣接するドレイン電極線に、１フレームの間に渡り、コモン電位に対しそれぞれ反対の極性の信号を与えるように駆動することができる。その際、TFT素子がドレイン電極線に交互に接続していることにより、１フレームの間映像信号線の極性を同一としながら、マトリクス状の画素の画素電極に書き込まれる信号を隣接する画素で互いに極性が反転するドット反転とすることができる。これにより、従来のフレーム反転の欠点であったフリッカを解消することができる。またフレーム反転の特徴である、極性の切り替わる間隔が長いことにより、ドレイン信号線への充放電回数がドット反転に比べ激減し、高リフレッシュレート、たとえば、100Hz以上、具体的には120Hzでのフレームレートでの駆動が可能となる。

一方、このような配置では、表示に用いられるドレイン電極線の最外のラインに格段の配慮を払わないと、最外のラインの容量が他のラインと大きく異なり、最外の表示画素で他のラインと輝度の差が生じてしまうことが判明した。

本発明では、このようなドレイン電極線の電位としてはフレーム反転でありながら表示としてドット反転を実現できる表示装置にて、ゲート線と直交する方向の表示ラインのうちの、最外周の表示ラインの輝度ムラの発生を回避することができるという特有かつ顕著な効果を実現することができる。

このためには、たとえば、前記手段（１）のように、有効表示領域の外側に第１および第２のダミー画素を配置する。そして、各ドレイン電極線には、たとえば、ドレイン電極線の向かって右側に配置された画素のTFT素子と、向かって左側に配置された画素のTFT素子を交互に接続する。またこのとき、第１および第２のダミー画素は、たとえば、前記手段（２）のように、ゲート電極線の入力端側に、偶数本目のゲート電極線と接続されたTFT素子を有する第１のダミー画素を配置する。またこのとき、第１および第２のダミー画素は、前記手段（３）のように有効表示領域内の画素と同じ構成であってもよいし、前記手段（４）のようにTFT素子のみを設けてもよい。

また、第１および第２のダミー画素を配置した場合、各ダミー画素のTFT素子が接続されたドレイン電極線は、各ダミー画素に書き込み信号を印加するタイミングに、たとえば、黒色表示用の信号を印加する。また、第１のダミー画素に関しては、１つ前の表示領域内の画素に印加する信号と同じ信号を印加し、第２のダミー画素に関しては、１つ後の表示領域内の画素に印加する信号と同じ信号を印加してもよい。

またこのとき、たとえば、前記手段（５）のように、ダミーのドレイン電極線を追加してもよい。このとき、前記ダミーのドレイン電極線には、たとえば、コモン信号を印加する。またこのとき、ダミーのドレイン電極線は、第１のダミー画素の外側のみ、または第２のダミー画素の外側のみに追加してもよいし、第１のダミー画素の外側および第２のダミー画素の外側の両方に追加してもよい。

また、前記第１および第２のダミー画素を配置した場合、各ダミー画素は１画素おきに配置される。そのため、ダミー画素の間に段差が生じ、たとえば、配向膜を設けるときのラビング工程において、前記段差によるラビング強度のばらつきが発生する可能性がある。そこで、本発明の表示装置では、前記手段（１）のように、第３のダミー画素を設け、段差を低減する。このとき、第３のダミー画素は、たとえば、前記手段（６）のようにダミーの電極層のみを設けてもよいし、前記手段（７）のようにダミーの電極層およびTFT素子を設けてもよい。

また、前記手段（１）における前記第１、第２、および第３のダミー画素は、有効表示領域の外側に配置される画素である。そのため、本発明の表示装置では、前記手段（８）のように、前記ダミー画素が配置された領域を遮光することが好ましい。

以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。

図１および図２は、本発明が適用される表示装置が有する表示パネルの概略構成の一例を示す模式図であり、図１は液晶表示パネルの構成例を示す正面図、図２は図１のＡ−Ａ’線断面図である。

本発明が適用される表示装置は、たとえば、TFT素子が画素単位で配置された液晶表示パネルを有する液晶表示装置である。前記液晶表示パネルは、たとえば、図１および図２に示すように、一対の基板１，２が環状のシール材３で接着されており、各基板１，２およびシール材３で囲まれた空間内に液晶材料４が封入された表示パネルである。このとき、一方の基板１には、前記TFT素子や画素電極が配置されており、他方の基板２には、前記画素電極と対向する位置にカラーフィルタが配置されている。

また、図１および図２に示したような液晶表示パネルを有する液晶表示装置は、前記液晶表示パネルを挟むように配置された一対の偏光板や、偏光板で挟まれた液晶表示パネルの後方に配置されたバックライトユニットなどを有する。なお、これらの基本的な構成については、従来の液晶表示装置と同じ構成でよいので、詳細な説明は省略する。

以下、図１および図２に示したような液晶表示パネルを有する表示装置における、前記TFT素子や画素電極が配置された基板１（以下、TFT基板という）の回路構成について説明する。

図３は、本発明による一実施例のTFT基板の回路構成を示す模式図である。

本実施例のTFT基板１は、たとえば、図３に示すように、水平方向に延在し、上下方向に並んで配置されたｎ＋１本のゲート電極線ＧＬと、上下方向に延在し、水平方向に並んで配置された３ｍ＋１本のドレイン電極線ＤＬと、水平方向に延在し、上下方向に並んで配置された共通信号線ＣＬとを有する。なお、以下の説明は共通信号線ＣＬを持つ例を挙げて行うが、持たない例でもそのまま適用できる。

また、各ゲート電極線ＧＬと各ドレイン電極線ＤＬの交点には、ゲート電極線ＧＬおよびドレイン電極線と接続されたTFT素子が配置されている。このとき、TFT素子のソース電極は、画素電極ＰＸと接続されている。また、画素電極ＰＸと、共通信号線ＣＬに接続されたコモン電極（図示しない）との間には容量素子が形成されている。共通信号線ＣＬに接続されたコモン電極が無い例としては、TFT基板１に対向する基板２にコモン電極を形成し、そのコモン電極と画素電極ＰＸの間に容量素子が形成される、いわゆる縦電界方式の構成が一例として上げられる。

なお、図３に示した例は、カラー液晶表示パネルに用いるTFT基板であり、水平方向に並んだ３つの画素、すなわちＲと記された画素電極ＰＸを有するＲ画素、Ｇと記された画素電極ＰＸを有するＧ画素、Ｂと記された画素電極ＰＸを有するＢ画素で有効表示領域Ｌ上の１ドットが構成されている。

有効表示領域Ｌでは、TFT素子がドレイン電極線ＤＬに交互に接続している。すなわち、奇数番のゲート電極線ＧＬにより制御される画素のTFT素子は、当該画素を構成する左側のドレイン電極線ＤＬに接続し、偶数番のゲート電極線ＧＬにより制御される画素のTFT素子は、当該画素を構成する右側のドレイン電極線ＤＬに接続している。

また、本実施例のTFT基板１では、有効表示領域Ｌの端部のうち、ゲート電極線ＧＬの延在方向の端部の外側に、ダミー画素が配置されている。このとき、ドレイン電極線ＤＬ₁が配置された側の端部の外側は、偶数本目のゲート電極線ＧＬと接続されたTFT素子を有する第１のダミー画素ＤＰ１が配置されている。また、ドレイン電極線ＤＬ_3m+1が配置された側の端部の外側は、奇数本目のゲート電極線ＧＬと接続されたTFT素子を有する第２のダミー画素ＤＰ２が配置されている。このとき、前記第１および第２のダミー画素ＤＰ１，ＤＰ２は、有効表示領域Ｌ内の各画素と同じ構成とする。

また、各ドレイン電極線ＤＬに右側から接続するTFT素子と、当該ドレイン電極線ＤＬに左側から接続するTFT素子とが、当該ドレイン電極線ＤＬの延在方向に沿って交互に配置されている。

そして、左側よりドレイン電極線ＤＬの番号を配置した場合、有効表示領域Ｌに最隣接する左側のラインには、偶数番のゲート信号線ＧＬにより制御されるダミー画素をTFTの接続順が有効表示領域Ｌ内と同じになるように配置する。これにより有効表示領域の左最外側のドレイン信号線ＤＬ₁に接続されるTFT素子の数が、有効表示領域Ｌ内の他のドレイン電極線と一致するため、ＤＬ₁の負荷と他のドレイン電極線の負荷が一致し、ＤＬ₁に接続した表示画素に他のラインに接続した画素に対し輝度変動が生じることを回避することができる。

同様に、有効表示領域Ｌに最隣接する右側のラインには、奇数番のゲート信号線により制御されるダミー画素をTFT素子の接続順が有効表示領域Ｌ内と同じになるように配置する。これにより有効表示領域Ｌの右最外側のドレイン信号線ＤＬ_3m+1に接続されるTFT素子の数が、有効表示領域内の他のドレイン信号線と一致するため、ＤＬ_3m+1の負荷と他のドレイン電極線の負荷が一致し、ＤＬ_3m+1に接続した表示画素に他のラインに接続した画素に対し輝度変動が生じることを回避することができる。

図４は、本実施例の表示パネルのドレイン電極線ＤＬ₁に印加する信号のタイムチャートの一例を示す図である。また、図５は、本実施例の表示パネルのドレイン電極線ＤＬ_3m+1に印加する信号のタイムチャートの一例を示す図である。

TFT基板１に、図３に示したような構成の回路を設けた場合、第１のダミー画素ＤＰ１が配置された端部側のドレイン電極線ＤＬ₁ には、当該ドレイン電極線ＤＬ ₁ の一方側（右側）から有効表示領域Ｌ内のＲ画素のTFT素子が接続されており、かつ当該ドレイン電極線ＤＬ ₁ の他方側（左側）から第１のダミー画素ＤＰ１のTFT素子が接続されている。また、当該Ｒ画素のTFT素子と当該第１のダミー画素ＤＰ１のTFT素子は、ドレイン電極線ＤＬ ₁ の延在方向に沿って交互に配置されている。このとき、ドレイン電極線ＤＬ₁に、紙面上方側から書き込み信号を印加するとすれば、印加する信号は、たとえば、図４に示すように、奇数本目のゲート電極線ＧＬ₁，ＧＬ₃，ＧＬ₅にゲート信号が印加されるタイミングでＲ画素に書き込む信号が印加され、偶数本目のゲート電極線ＧＬ₂，ＧＬ₄にゲート信号が印加されるタイミングでダミー画素ＤＰ１を黒色表示させる信号が印加されるようにする。

一方、第２のダミー画素ＤＰ２が配置された端部側のドレイン電極線ＤＬ_3m+1は、第２のダミー画素ＤＰ２のTFT素子と、有効表示領域Ｌ内のＢ画素のTFT素子が延在方向に沿って交互に接続されている。このとき、ドレイン電極線ＤＬ_3m+1に、紙面上方側から書き込み信号を印加するとすれば、印加する信号は、たとえば、図５に示すように、奇数本目のゲート電極線ＧＬ₁，ＧＬ₃，ＧＬ₅にゲート信号が印加されるタイミングでダミー画素ＤＰ２を黒色表示させる信号が印加され、偶数本目のゲート電極線ＧＬ₂，ＧＬ₄にゲート信号が印加されるタイミングでＢ画素に書き込む信号が印加されるようにする。

また、たとえば、ドレイン電極線ＤＬ₂に印加する信号は、奇数本目のゲート電極線ＧＬ₁，ＧＬ₃，ＧＬ₅にゲート信号が印加されるタイミングでＧ画素に書き込む信号が印加され、偶数本目のゲート電極線ＧＬ₂，ＧＬ₄にゲート信号が印加されるタイミングでＲ画素に書き込む信号が印加されるようにする。

有効表示領域Ｌの外となるダミー画素は、通常、遮光層にて遮光される。このため、ダミー画素に加える電位は特に限定されるものではない。しかし黒データを書き込むことにより、確実に黒状態とできるため、電位を常に安定化できる点で望ましい。

図６は、本実施例の表示パネルのドレイン電極線ＤＬ₁に印加する信号のタイムチャートの他の例を示す図である。また、図７は、本実施例の表示パネルのドレイン電極線ＤＬ_3m+1に印加する信号のタイムチャートの他の例を示す図である。

本実施例において、ドレイン電極線ＤＬ₁に信号を印加するときには、図４に示したように、第１のダミー画素ＤＰ１に黒色表示をさせるだけでなく、種々の方法が考えられる。つまり、たとえば、図５に示すように、１つ前のＲ画素に書き込む信号と同じ信号を印加してもよい。同様に、ドレイン電極線ＤＬ_3m+1に信号を印加するときには、たとえば、図６に示すように、１つ後のＢ画素に書き込む信号と同じ信号を印加してもよい。

また図６や図７は、有効表示領域の他のドレイン電極線に加えられる一般的信号の例として説明に用いることもできる。特徴的なことは１フレーム期間中極性が一定であることである。その上で、ドレイン電極線延在方向に隣接する任意の２つの画素間で、画素中のTFT素子が接続するドレイン電極線を異ならせる、すなわち一方の画素のTFT素子を右側のドレイン電極線に接続し、他方の画素のTFT素子を左側のドレイン電極線に接続することにより、表示としてはドット反転が実現する。このように信号自体の極性反転の回数が、１フレーム毎に１回となるため、ライン毎に反転する従来のドット反転に比べ信号の極性反転の回数を数百分の１、たとえばXGAでは768分の1に激減することができる。ドレイン電極線の信号が極性反転すると、ドレイン電極線の充放電に伴いドレイン電極線の電位が安定化するまで時間を要するため、この時間分、実効的な書込み時間が減少してしまう。このため従来のドット反転では100Hz以上の高周波数での書込みは困難であった。これに対し本願では、フレーム中に極性反転が無くなるため充放電時間がそのまま書き込みに寄与できるため、100Hz以上の高周波数、たとえば120Hzのような、入力信号60Hzに対し倍速となる駆動が実現できるようになる。そしてその際、表示画像としてはドット反転が維持されるため、フリッカのような弊害も生じないものとなっている。

図８および図９は、本実施例の回路構成を適用したTFT基板の構成例を示す模式図であり、図８は有効表示領域の端部の拡大平面図、図９は図８のＢ−Ｂ’線断面図である。なお、図８では、ゲート電極線の本数ｎが偶数の例となっている。

本実施例の回路構成、すなわち図３に示したような回路構成のTFT基板１は、たとえば、図８および図９に示したような構成になる。なお、図８において２点鎖線で囲んだ領域が、左側のダミー画素ＤＰ１である。図８中の四角の中に×印が記されている部分はコンタクトホールを示している。

このとき、TFT基板１は、たとえば、ガラス基板１０１上にゲート電極線ＧＬおよび共通信号線ＣＬ、ならびに前記共通信号線ＣＬと接続されたコモン電極ＣＴが設けられている。また、ゲート電極線ＧＬの上層には第１層間絶縁膜１０２を介在させて半導体層１０３およびドレイン電極線ＤＬ、ならびにソース電極ＳＬが設けられている。このとき、各ドレイン電極線ＤＬは、図８に示したように、画素の右側に配置された半導体層１０３と、画素の左側に配置された半導体層１０３に交互に接続するように分岐している。

また、ドレイン電極線ＤＬ₁の左側の領域では、ゲート電極線ＧＬ_n-1とＧＬ_nの間にはTFT素子が無く、コモン電位の共通信号線ＣＬの平面状電極が形成されている。これにより黒表示となり、該領域の電位安定化が実現する。また、ゲート電極線ＧＬ_nとＧＬ_n+1の間には、ドレイン電極線ＤＬ₁に接続したTFT素子より信号が供給されるダミー画素電極が形成されている。この画素は、たとえば、図４や図５のように黒データを加えると黒表示となる。

また、前記ドレイン電極線ＤＬなどの上層には、第２層間絶縁膜１０４を介在させて、表示領域には画素電極ＰＸや上下で隣り合う画素のコモン電極ＣＴを接続するブリッジ配線ＢＲが配置されている。またダミー領域にはコモン電位の電極ＵＣ、ならびに上下で隣り合う画素のコモン電極ＣＴを接続するブリッジ配線ＢＲなどが設けられている。このとき、画素電極ＰＸは、スルーホールによって前記ソース電極ＳＬと接続されている。また、画素電極ＰＸには、たとえば、スリットが設けられている。また、コモン電位の電極ＵＣは、スルーホールによって前記共通信号線ＣＬと接続されている。これにより共通信号線のバスラインの役割を果たしている。また、前記ブリッジ配線ＢＲは、スルーホールによって前記各画素のコモン電極ＣＴと接続されている。

なお、図８および図９は、TFT基板１の構成の一例を示した図であり、TFT素子、画素電極ＰＸ、コモン電極ＣＴ等の構成は、適宜変更可能であることはもちろんである。

以上説明したように、本実施例の液晶表示パネルによれば、高リフレッシュレート化による画質の劣化を低減できる。

図１０は、前記実施例の第１の変形例を説明するための模式図であり、TFT基板の回路構成を示す図である。

前記実施例では、図３に示したように、ドレイン電極線ＤＬが３ｍ＋１本であったが、これに限らず、たとえば、図１０に示すように、第２のダミー画素ＤＰ２の外側に、さらにダミーのドレイン電極線ＤＬ_3m+2を設けてもよい。

図１１乃至図１３は、前記実施例の第２の変形例を説明するための模式図であり、図１１はTFT基板の回路構成を示す図、図１２は図１１の回路構成を適用したTFT基板の構成例を示す拡大平面図、図１３は図１２のＣ−Ｃ’線断面図である。

前記実施例では、図３に示したように、第１および第２のダミー画素ＤＰ１，ＤＰ２として、有効表示領域Ｌ内の画素と同じ構成のダミー画素を配置したが、これに限らず、たとえば、図１１に示すように、TFT素子のみを配置してもよい。これは、ドレイン電極線の主な負荷容量が、TFT素子による容量であるためである。なお、図１１に示した回路構成は、第１および第２のダミー画素ＤＰ１，ＤＰ２をTFT素子のみにした点以外は、図３に示した回路構成と同じである。

図１１に示したような回路構成を適用したTFT基板１は、たとえば、図１２および図１３に示したような構成になる。なお、図１２において２点鎖線で囲んだ領域が第１のダミー画素ＤＰ１のTFT素子である。また、図１２および図１３に示したTFT基板１の構成は、図８において２点鎖線で囲んだ第１のダミー画素ＤＰ１をTFT素子のみにしただけであり、その他の構成は図８および図９に示した構成と同じである。また、図１２および図１３も、TFT基板１の構成の一例を示した図であり、TFT素子、画素電極ＰＸ、コモン電極ＣＴ等の構成は、適宜変更可能であることはもちろんである。

図１４乃至図１８は、前記実施例の第３の変形例を説明するための模式図であり、図１４乃至図１６はそれぞれTFT基板の回路構成を示す図、図１７は図１５の回路構成を適用したTFT基板の構成例を示す拡大平面図、図１８は図１７のＤ−Ｄ’線断面図である。

これまでの説明では、たとえば、図３に示したように、偶数番目あるいは奇数番目にダミー画素ＤＰ１，ＤＰ２を配置している。しかしながら、本発明の表示装置では、たとえば、図１４に示すように、第２のダミー画素ＤＰ２の間に第３のダミー画素ＤＰ３を配置してもよい。このとき、第３のダミー画素ＤＰ３は、第２のダミー画素ＤＰ２と異なり、たとえば、共通信号線ＣＬと接続されたダミー電極のみを設ける。またこのとき、第３のダミー画素ＤＰ３は、たとえば、図１５に示すように、第１のダミー画素ＤＰ１の間に配置してもよいし、図１６に示すように、第１のダミー画素ＤＰ１の間と第２のダミー画素ＤＰ２の間の両方に配置してもよい。

このような構成、たとえば、図１５に示したような回路構成にする場合の一例を図１７および図１８に示す。第３のダミー画素ＤＰ３には、たとえば、図１７および図１８に示すように、コモン電位の電極ＵＣと一体的として、有効表示領域内の画素の画素電極ＰＸと同じ層にダミーの画素電極を設けることができる。これにより、有効表示領域の左側にある第１のダミー画素ＤＰ１と第３のダミー画素ＤＰ３が交互に並んでいる列の最上層には、画素電極とコモン電極とが交互に配置される。

このような構成にすると、たとえば、１つおきに配置されている第１のダミー画素ＤＰ１と、その間の第３のダミー画素ＤＰ３の間で、段差構造の差を小さくすることができる。そのため、たとえば、TFT基板１上に配向膜を設けるときのラビング工程において、前記段差によるラビング強度のばらつきの発生を回避することができる。

図１９乃至図２５は、前記実施例の第４の変形例を説明するための模式図であり、図１９乃至図２１はそれぞれTFT基板の回路構成を示す図、図２２は図２０の回路構成を適用したTFT基板の構成例を示す拡大平面図、図２３は図２２のＥ−Ｅ’線断面図、図２４は図２０の回路構成を適用したTFT基板の他の構成例を示す拡大平面図、図２５は図２４のＦ−Ｆ’線断面図である。

図１４乃至図１８は、図３に示した回路構成を基本構成とし、第１のダミー画素ＤＰ１の間または第２のダミー画素ＤＰ２の間、あるいはその両方に第３のダミー画素ＤＰ３を配置した回路構成を示している。しかしながら、第３のダミー画素ＤＰ３を配置する場合、たとえば、図１９に示すように、第２のダミー画素ＤＰ２の間のみに第３のダミー画素ＤＰ３を配置し、さらにその外側にダミーのドレイン電極線ＤＬ_3m+2を配置してもよい。また、たとえば、図２０に示すように、第１のダミー画素ＤＰ１の間のみに第３のダミー画素ＤＰ３を配置し、さらにその外側にダミーのドレイン電極線ＤＬ₀を配置してもよい。またさらに、これらを組み合わせて、たとえば、図２１に示すように、第１のダミー画素ＤＰ１の間と第２のダミー画素ＤＰ２の間の両方に配置し、その外側にそれぞれドレイン電極線ＤＬ₀，ＤＬ_3m+2を配置してもよい。

このような構成、たとえば、図２０に示したような回路構成にする場合の一例を図２２および図２３に示す。第３のダミー画素ＤＰ３には、たとえば、図２２および図２３に示すように、コモン電位の電極ＵＣと一体的であり、有効領域内の画素の画素電極ＰＸと同じ層にダミーの画素電極ＰＸｄを設ける。このような構成にすると、たとえば、１つおきに配置されている第１のダミー画素と、その間の第３のダミー画素の間の段差構造の差を小さくすることができる。そのため、たとえば、TFT基板１上に配向膜を設けるときのラビング工程において、前記段差によるラビング強度のばらつきの発生を回避することができる。

また、図２０に示したような回路構成にする場合、第３のダミー画素ＤＰ３に設けるダミーの画素電極ＰＸｄは、たとえば、図２４に示すように、ブリッジ配線ＢＲと一体化し、第１のダミー画素ＤＰ１のコモン電極ＣＴと接続することでコモン電位にしてもよい。

図２６乃至図３０は、前記実施例の第５の変形例を説明するための模式図であり、図２６乃至図２８はそれぞれTFT基板の回路構成を示す図、図２９は図２７の回路構成を適用したTFT基板の構成例を示す拡大平面図、図３０は図２９のＧ−Ｇ’線断面図である。

前記第３および第４の変形例では、第３のダミー画素ＤＰ３として、コモン電位の画素電極ＰＸｄを設ける例を挙げた。しかしながら、第３のダミー画素ＤＰ３には、これに限らず、たとえば、図２６に示すように、第２のダミー画素ＤＰ２の間にTFT素子および画素電極のみを配置してもよい。このとき、第２のダミー画素ＤＰ２の外側には、ダミーのドレイン電極線ＤＬ_3m+2を配置しておき、第３のダミー画素ＤＰ３のTFT素子を接続しておく。また、たとえば、図２７に示すように、第１のダミー画素ＤＰ１の間のみに第３のダミー画素ＤＰ３を配置し、さらにその外側にダミーのドレイン電極線ＤＬ₀を配置してもよい。またさらに、これらを組み合わせて、たとえば、図２８に示すように、第１のダミー画素ＤＰ１の間と第２のダミー画素ＤＰ２の間の両方に配置し、その外側にそれぞれドレイン電極線ＤＬ₀，ＤＬ_3m+2を配置してもよい。

このような構成、たとえば、図２７に示したような回路構成にする場合の一例を図２９および図３０に示す。第３のダミー画素ＤＰ３には、たとえば、図２９および図３０に示すように、有効領域内の画素の画素電極ＰＸと同じ層にダミーの画素電極ＰＸｄを設ける。またこのとき、ダミーの画素電極ＰＸｄと重なるコモン電極ＣＴは設けないようにする。このような構成にすると、たとえば、１つおきに配置されている第１のダミー画素ＤＰ１と、その間の第３のダミー画素ＤＰ３の間の段差構造の差を小さくすることができる。そのため、たとえば、TFT基板１上に配向膜を設けるときのラビング工程において、前記段差によるラビング強度のばらつきの発生を回避することができる。

以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。

たとえば、前記実施例およびその変形例では、図１および図２に示したような液晶表示パネルのTFT基板１を例に挙げている。しかしながら、本発明は、前記液晶表示パネルに限らず、TFT素子が画素単位で配置された種々の表示パネルに適用可能であることはもちろんである。

本発明が適用される表示装置が有する表示パネルの概略構成の一例を示す模式図であり、液晶表示パネルの構成例を示す正面図である。 図１のＡ−Ａ’線断面図である。 本発明による一実施例のTFT基板の回路構成を示す模式図である。 本実施例の表示パネルのドレイン電極線ＤＬ₁に印加する信号のタイムチャートの一例を示す図である。 本実施例の表示パネルのドレイン電極線ＤＬ_3m+1に印加する信号のタイムチャートの一例を示す図である。 本実施例の表示パネルのドレイン電極線ＤＬ₁に印加する信号のタイムチャートの他の例を示す図である。 本実施例の表示パネルのドレイン電極線ＤＬ_3m+1に印加する信号のタイムチャートの他の例を示す図である。 本実施例の回路構成を適用したTFT基板の構成例を示す模式図であり、有効表示領域の端部の拡大平面図である。 図８のＢ−Ｂ’線断面図である。 前記実施例の第１の変形例を説明するための模式図であり、TFT基板の回路構成を示す図である。 前記実施例の第２の変形例を説明するための模式図であり、TFT基板の回路構成を示す図である。 図１１の回路構成を適用したTFT基板の構成例を示す拡大平面図である。 図１２のＣ−Ｃ’線断面図である。 前記実施例の第３の変形例を説明するための模式図であり、TFT基板の回路構成を示す図である。 前記実施例の第３の変形例を説明するための模式図であり、TFT基板の回路構成の他の例を示す図である。 前記実施例の第３の変形例を説明するための模式図であり、TFT基板の回路構成の他の例を示す図である。 図１５の回路構成を適用したTFT基板の構成例を示す拡大平面図である。 図１７のＣ−Ｃ’線断面図である。 前記実施例の第４の変形例を説明するための模式図であり、TFT基板の回路構成を示す図である。 前記実施例の第４の変形例を説明するための模式図であり、TFT基板の回路構成の他の例を示す図である。 前記実施例の第４の変形例を説明するための模式図であり、TFT基板の回路構成の他の例を示す図である。 図２０の回路構成を適用したTFT基板の構成例を示す拡大平面図である。 図２２のＤ−Ｄ’線断面図である。 図２０の回路構成を適用したTFT基板の他の構成例を示す拡大平面図である。 図２４のＦ−Ｆ’線断面図である。 前記実施例の第５の変形例を説明するための模式図であり、TFT基板の回路構成を示す図である。 前記実施例の第５の変形例を説明するための模式図であり、TFT基板の回路構成の他の例を示す図である。 前記実施例の第５の変形例を説明するための模式図であり、TFT基板の回路構成の他の例を示す図である。 図２７の回路構成を適用したTFT基板の構成例を示す拡大平面図である。 図２９のＧ−Ｇ’線断面図である。 従来のTFT基板の回路構成を示す図である。

符号の説明

１…TFT基板
１０１…ガラス基板
１０２…第１層間絶縁膜
１０３…半導体層
１０４…第２層間絶縁膜
２…CF基板
３…シール材
４…液晶材料
ＧＬ…ゲート電極線
ＤＬ…ドレイン電極線
ＣＬ…共通信号線
ＰＸ…画素電極
ＰＸｄ…ダミーの画素電極
ＣＴ…コモン電極
ＳＬ…ソース電極
ＢＲ…ブリッジ配線
ＤＰ１…第１のダミー画素
ＤＰ２…第２のダミー画素
ＤＰ３…第３のダミー画素

Claims (8)

1. TFT素子および画素電極が画素単位で配置された表示パネルを有する表示装置であって、
   前記表示パネルは、
   有効表示領域内を通る複数のゲート電極線および複数のドレイン電極線を有し、
   前記有効表示領域の外側であり、かつ、前記ゲート電極線の延在方向の一方の端部側に位置するドレイン電極線に沿った領域には、前記ドレイン電極線の延在方向の一方の端部側から数えて偶数本目のゲート電極線に接続されたTFT素子を有する第１のダミー画素が配置され、
   前記有効表示領域の外側であり、かつ、前記ゲート電極線の延在方向の他方の端部側に位置するドレイン電極線に沿った領域には、前記ドレイン電極線の延在方向の前記一方の端部側から数えて奇数本目のゲート電極線に接続されたTFT素子を有する第２のダミー画素が配置されており、
   各ドレイン電極線は、当該ドレイン電極線に接続された各画素のTFT素子が、延在方向に沿って交互に配置されており、
   前記ゲート電極線の延在方向の端部に位置する２本の前記ドレイン電極線は、それぞれ、前記有効表示領域内に配置された複数のTFT素子と、複数の前記第１または第２のダミー画素のTFT素子とに接続されており、かつ、前記各ドレイン電極線に接続された前記有効表示領域内のTFT素子と前記第１または第２のダミー画素のTFT素子とは、前記各ドレイン電極線の延在方向に沿って交互に配置されており、
   複数の前記第１のダミー画素の間、または複数の前記第２のダミー画素の間には、第３のダミー画素が配置されていることを特徴とする表示装置。
2. 前記第１のダミー画素が配置された端部が、前記ゲート電極線の入力端側であることを特徴とする請求項１に記載の表示装置。
3. 前記第１および第２のダミー画素は、前記有効表示領域内の画素と同じ構成であることを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記第１および第２のダミー画素は、TFT素子のみを有することを特徴とする請求項１または請求項２に記載の表示装置。
5. 前記第１または第２のダミー画素の外側に、ダミーのドレイン電極線を有することを特徴とする請求項１に記載の表示装置。
6. 前記第３のダミー画素は、前記有効表示領域内の画素の画素電極と同じ導電層に、前記有効表示領域内を通る前記ドレイン電極線とは接続していないダミーの電極層を有することを特徴とする請求項１に記載の表示装置。
7. 前記第１または第２のダミー画素の外側にダミーのドレイン電極線を有し、
   前記第３のダミー画素は、前記ダミーのドレイン電極線および前記ダミーの電極層と接続されたTFT素子を有することを特徴とする請求項６に記載の表示装置。
8. 前記ダミー画素が配置された領域は、遮光されていることを特徴とする請求項１に記載の表示装置。

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