CN109828397A - 像素电路结构 - Google Patents

Abstract

本发明揭露一种像素电路结构，包括像素阵列、二个虚拟像素列及多条数据线。所述像素阵列位于显示区域内，由多个像素以矩阵方式排列而成。二个虚拟像素列均包括多个虚拟像素，分别设置于所述像素阵列的左右两侧，且位于所述显示区域以外的非显示区域。多条数据线分别配置于所述像素阵列的列与列之间以及所述像素阵列与所述虚拟像素列之间，其中位于所述像素阵列的列与列之间的所述数据线，以左右交错的方式分别连接左右相邻列的所述像素，其中位于所述像素阵列与所述虚拟像素列之间的所述数据线，以左右交错的方式分别连接左右相邻列的所述像素与所述虚拟像素。本发明的像素电路结构可改善液晶显示器的显示效果。

Description

像素电路结构

技术领域

本发明涉及一种像素电路结构，尤其涉及一种改善液晶显示器显示效果的具有翻转虚拟像素(flip dummy pixel)设计的像素电路结构。

背景技术

近年来，随着科技的进步，许多不同的显示设备，例如液晶显示器(LiquidCrystal Display，LCD)或电激发光(Electroluminescent Display，ELD)显示设备已广泛地应用于平面显示器。以液晶显示器为例，液晶显示器大部分为背光型液晶显示器，其是由液晶显示面板及背光模块(backlight module)所组成。液晶显示面板是由两片透明基板以及被封于基板之间的液晶所构成。

现有的液晶显示器，通常是根据图像信息通过多个像素(pixel)电极分别提供数据信号，并且控制多个像素单元的透光率来显示所需图像。具体的是，每一个像素电极都分别耦合数据线和扫描线，扫描线通过TFT(Thin Film Transistor，薄膜晶体管)和像素电极耦合。通过扫描线控制TFT打开，数据线为像素电极充电。

为降低液晶显示器画面的闪烁，常用的方法是相邻像素驱动电压保持极性相反。至于，实现相邻像素极性相反的驱动方式，主要则有点反转、列反转和行反转等。其中，点反转具有最佳的闪烁抑制效果，但功耗也最高。对此，同时采用列反转的驱动方式与翻转像素(flip pixel)的像素排列设计，可以实现在列反转的功耗下仍然达到点反转的驱动效果。尽管上述的设计已能大幅度抑制液晶显示器画面的闪烁，但是在液晶显示器画面的两侧边缘，仍然存在显示不均匀的问题。

发明内容

本发明提出一种具有翻转虚拟像素的像素电路结构，可提高显示画面均匀度，以改善液晶显示器显示效果。

本发明提出一种像素电路结构，包括：像素阵列，位于一显示区域内，由多个像素以矩阵方式排列；二个虚拟像素列，由多个虚拟像素构成，分别设置于所述像素阵列的左右两侧，位于所述显示区域以外的非显示区域内；多条数据线，分别配置于所述像素阵列的列与列之间以及所述像素阵列与所述虚拟像素列之间，其中位于所述像素阵列的列与列之间的所述数据线，以左右交错的方式分别连接左右相邻列的所述像素，位于所述像素阵列与所述虚拟像素列之间的所述数据线，以左右交错的方式分别连接左右相邻列的所述像素与所述虚拟像素。

在本发明的一实施例中，位于所述像素阵列的列与列之间的所述数据线，分别连接一侧相邻像素列的奇数行像素以及另一侧相邻像素列的偶数行像素。

在本发明的一实施例中，位于所述像素阵列与所述虚拟像素列之间的所述数据线，分别连接一侧相邻的所述虚拟像素列的奇数行虚拟像素以及另一侧相邻像素列的偶数行像素。

在本发明的一实施例中，位于所述像素阵列与所述虚拟像素列之间的所述数据线，分别连接一侧相邻的所述虚拟像素列的偶数行虚拟像素以及另一侧相邻像素列的奇数行像素。

在本发明的一实施例中，所述虚拟像素根据是否具有一薄膜晶体管可区分为第一类虚拟像素与第二类虚拟像素，其中所述第一类虚拟像素具有所述薄膜晶体管。

在本发明的一实施例中，所述虚拟像素列是由所述第一类虚拟像素与所述第二类虚拟像素轮流排列而构成。

在本发明的一实施例中，所述第一类虚拟像素连接于所述数据线，可响应于一闸极讯号而导通，让所述数据线的数据信号通过所述薄膜晶体管，传送至所述第一类虚拟像素。

另外，本发明提出一种像素电路结构，其特征在于，所述像素电路结构包括：像素阵列，位于一显示区域中，由多个像素以矩阵方式排列而成；二虚拟像素列，由多个虚拟像素构成，分别设置于所述像素阵列的左右两侧，位于所述显示区域以外的非显示区域内，多条数据线，分别配置于所述像素阵列的相邻像素列之间以及所述像素阵列与所述虚拟像素列之间，其中位于所述相邻像素列之间的所述数据线，以左右交错的方式，分别连接右侧相邻像素列的奇数行像素以及左侧相邻像素列的偶数行像素，其中位于所述像素阵列右侧，且介于所述像素阵列与所述虚拟像素列之间的所述数据线，以左右交错的方式，分别连接右侧相邻的所述虚拟像素列的奇数行虚拟像素以及左侧相邻像素列的偶数行像素，其中位于所述像素阵列左侧，且介于所述像素阵列与所述虚拟像素列之间的所述数据线，以左右交错的方式，分别连接左侧相邻的所述虚拟像素列的偶数行虚拟像素以及右侧相邻像素列的奇数行像素。

在本发明的一实施例中，与所述数据线连接的所述虚拟像素，具有一薄膜晶体管，可响应于一闸极讯号而导通，让所述数据线的数据信号通过所述薄膜晶体管，传送至所述虚拟像素。

本发明并提出一种像素电路结构，包括：像素阵列，位于一显示区域中，由多个像素排列成一个M行x N列的矩阵而构成；二个虚拟像素列，由多个虚拟像素构成，每一个所述虚拟像素列为M行x1列的矩阵，所述二个虚拟像素列皆位于所述显示区域以外的非显示区域内，且分别设置于所述像素阵列的左右两侧；N+1条数据线，其中第1条数据线配置于所述像素阵列的第1列像素与所述虚拟像素列之间，第N+1条数据线配置于所述像素阵列的第N列像素与所述虚拟像素对，第2条数据线至第N条数据线则逐一配置于所述像素阵列的列与列间，其中所述第2条数据线至第N条数据线，各自以左右交错的方式，分别连接右侧相邻像素列的奇数行像素以及左侧相邻像素列的偶数行像素，其中所述第1条数据线，以左右交错的方式，分别连接右侧相邻的所述虚拟像素列的奇数行虚拟像素以及左侧第1列像素的偶数行像素，其中所述第N+1条数据线，以左右交错的方式，分别连接左侧相邻的所述虚拟像素列的偶数行虚拟像素以及右侧第N列像素的奇数行像素，其中分别与所述第1条数据线和所述第N+1条数据线相连接的所述虚拟像素，具有薄膜晶体管，可响应于闸极讯号而导通，让所述第1条数据线和所述第N+1条数据线的数据信号，通过所述薄膜晶体管，传送至所述虚拟像素。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1是具有翻转像素(flip pixel)设计的像素电路结构的示意图。

图2是具有翻转虚拟像素(flip dummy pixel)设计的像素电路结构的示意图。

图3A与图3B是虚拟像素结构的俯视示意图。

图4A是采用图1像素电路结构，在像素阵列边缘位置的像素的充电率。

图4B是采用图2像素电路结构，在像素阵列边缘位置的像素的充电率。

具体实施方式

这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。

在本发明的描述中，需要理解的是，术语“直向”、“横向”、“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“配置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一条”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。

图1是具有翻转像素(flip pixel)设计的像素电路结构的示意图。如图中所示，一像素阵列10位于一显示区域1内，此像素阵列10是由多个像素100以矩阵方式排列而成。以图中的像素阵列10为例，是由多个像素100排列成一个M行x N列的矩阵所构成。如果将像素阵列10最右侧的像素列视为第1列像素并标示为R₁，则像素阵列10最左侧的像素列即为第N列像素而标示为R_N。同样地，如果将像素阵列10最上方的像素列视为第1行像素并标示为C₁，则像素阵列10最下方的像素列即为第M行像素而可标示为C_M。

二个虚拟像素列20，分别设置于所述像素阵列10的左右两侧外缘，并且紧邻于像素阵列10。此二个虚拟像素列20是由多个虚拟像素200构成，每一个虚拟像素列20为M行x 1列的矩阵。并且，二个虚拟像素列20皆位于所述显示区域1以外的非显示区域2内。

多条数据线(D₁-D_N+1)，分别配置于像素阵列10的列与列之间以及像素阵列10与虚拟像素列20之间。以图1为例，数据线(D₁-D_N+1)共有N+1条，其中第1条数据线D₁配置于像素阵列10从右侧算起的第1列像素R₁与虚拟像素列20之间。第N+1条数据线D_N+1则配置于像素阵列10最左侧的第N列像素R_N与虚拟像素20之间，至于第2条数据线至第N条数据线(D₂-D_N)则逐一配置于像素阵列10的列与列之间。

至于数据线(D₁-D_N+1)与像素阵列10中像素100的连接关系，如图1所示，位于像素阵列10其列与列之间的数据线(D₂-D_N)，是以左右交错的方式分别连接其左右相邻列的像素100。至于，位于像素阵列10与虚拟像素列20之间的数据线D₁与D_N+1，则是以间隔的方式，分别连接其一侧相邻列的部份像素100。至于，虚拟像素列20中的虚拟像素200，则未与数据线D₁或D_N+1连接。

更明确的说，第2条至第N条数据线(D₂-D_N)，各自以左右交错的方式，分别连接其右侧相邻像素列的奇数行像素100以及左侧相邻像素列的偶数行像素100。至于，第1条数据线D₁则只会连接其左侧第1列像素R₁的偶数行像素100。同样地，第N+1条数据线D_N+1则只会连接其右侧第N列像素R_N的奇数行像素100。

值得注意的是，如果未设置虚拟像素列20，那么相较于像素阵列10中的其它列像素，位于像素阵列10左、右两侧最外围的第1列像素R₁与第N列像素R_N，只有一列像素与其相邻。其中，与第1列像素R₁相邻的只有其左侧的第2列像素R₂，与第N列像素R_N相邻的只有其右侧的第N-1列像素R_N-1。此种情形会造成第1列像素R₁与第N列像素R_N其像素间电容值的降低而影响充电率。因此，为了平衡充电率，会在像素阵列10的左、右两侧，分别设置不具备薄膜晶体管结构的虚拟像素列20。亦即，在虚拟像素列20中的虚拟像素200并没有薄膜晶体管结构。

然而，由于图1中的像素阵列10具有翻转像素(flip pixel)的设计，因此当虚拟像素列20中的虚拟像素200没有薄膜晶体管结构时，相较于像素阵列10中的其它列像素，位于像素阵列10左右两侧边缘的数据线与闸极线间的电容仍然有所差异。

以一超高分辨率(Ultra High Definition,UHD)显示器为例，其像素阵列是由一个2160行X 11520列的像素矩阵所构成。其第1条数据线与第11521条数据线，如同图1中的第1条数据线D₁与第N+1条数据线D_N+1，只会负载1080个像素。至于其余的数据线(D₂-D_N)，也就是第2条到第11520条数据线，则会负载2160个像素。因此，位于像素阵列左右边缘的第1列像素与第11520列像素充电率会更高、亮度会更亮，从而影响面板显示的均匀性。

请参见图2，图2是具有翻转虚拟像素(flip dummy pixel)设计的像素电路结构的示意图,可以进一步提升面板显示的均匀性。如图中所示，一像素阵列10位于一显示区域1内，此像素阵列10是由多个像素100以矩阵方式排列而成。以图中的像素阵列10为例，是由多个像素100排列成一个M行x N列的矩阵所构成。如果将像素阵列10最右侧的像素列视为第1列像素并标示为R₁，则像素阵列10最左侧的像素列即为第N列像素而标示为R_N。同样地，如果将像素阵列10最上方的像素列视为第1行像素并标示为C₁，则像素阵列10最下方的像素列即为第M行像素而可标示为C_M。

二个虚拟像素列22，分别设置于所述像素阵列10的左右两侧，并且紧邻于像素阵列10。此二个虚拟像素列22是由多个虚拟像素220构成，每一个虚拟像素列22皆为一M行x 1列的矩阵。并且，二个虚拟像素列22皆位于所述显示区域1以外的非显示区域2内。

多条数据线(D₁-D_N+1)，分别配置于像素阵列10的列与列之间以及像素阵列10与虚拟像素列22之间。以图1为例，数据线(D₁-D_N+1)共有N+1条，其中第1条数据线D₁配置于像素阵列10从右侧算起的第1列像素R₁与虚拟像素列22之间。第N+1条数据线D_N+1则配置于所述像素阵列最左侧的第N列像素R_N与虚拟像素22之间，至于第2条数据线至第N条数据线(D₂-D_N)则逐一配置于像素阵列10的列与列之间。

至于数据线(D₁-D_N+1)与像素阵列10中像素100的连接关系，如图2所示，位于像素阵列10其列与列之间的数据线(D₂-D_N)，是以左右交错的方式，分别连接左右相邻列的像素100，亦即分别连接一侧相邻像素列的奇数行像素100以及另一侧相邻像素列的偶数行像素100。至于，位于像素阵列10与虚拟像素列22之间的数据线D₁与D_N+1，是以左右交错的方式，分别连接左右相邻列的像素100与虚拟像素220，亦即分别连接一侧相邻的虚拟像素列22的奇数行虚拟像素220以及另一侧相邻像素列的偶数行像素100，或者是分别连接一侧相邻的虚拟像素列22的偶数行虚拟像素220以及另一侧相邻像素列的奇数行像素100。

在一实施例中，如图2所示，第2条数据线至第N条数据线(D₂-D_N)，各自以左右交错的方式，分别连接右侧相邻像素列的奇数行像素100以及左侧相邻像素列的偶数行像素100。至于，第1条数据线D₁则以左右交错的方式，分别连接右侧相邻的虚拟像素列22的奇数行虚拟像素220以及左侧第1列像素R₁的偶数行像素100。第N+1条数据线D_N+1则以左右交错的方式，分别连接左侧相邻的虚拟像素列的偶数行虚拟像素220以及其右侧第N列像素R_N的奇数行像素100。

图3A与图3B为虚拟像素结构的俯视示意图。在一实施例中，构成虚拟像素列22的虚拟像素220，根据其是否具有一薄膜晶体管TFT，可区分为第一类虚拟像素220A与第二类虚拟像素220B，其中第一类虚拟像素220A具有薄膜晶体管TFT，至于第二类虚拟像素220B则不具有薄膜晶体管。

如图3A所示，第一类虚拟像素220A会经由薄膜晶体管TFT连接图中直向分布的数据线D。薄膜晶体管TFT并连接位于第一类虚拟像素220A下方横向分布的扫描线S，可响应扫描线S上的闸极讯号而导通，让数据线D的数据信号通过薄膜晶体管TFT，传送至第一类虚拟像素220A。

相较于第一类虚拟像素220A，请参见图3B所示，第二类虚拟像素220B则不具有薄膜晶体管。由于不具备薄膜晶体管，所以第二类虚拟像素220B与左侧直向通过的数据线D或是下方横向通过的扫描线S并无连接，无法接收数据线D传送的数据信号。

再请参见图2，在一实施例中，虚拟像素列22是由上述第一类虚拟像素220A与第二类虚拟像素220B轮流排列而构成。以图2中位于第1条数据线D₁右侧的虚拟像素列22为例，其奇数行的虚拟像素皆为第一类虚拟像素220A，至于其偶数行的虚拟像素皆为第二类虚拟像素220B。至于，图2中位于第N+1条数据线D_N+1左侧的虚拟像素列22，其奇数行的虚拟像素皆为第二类虚拟像素220B，至于其偶数行的虚拟像素则皆为第一类虚拟像素220A。

换言之，在图2中，与第1条数据线D₁连接的虚拟像素皆为第一类虚拟像素220A。同样的，与第N+1条数据线D_N+1连接的虚拟像素，也都是第一类虚拟像素220A。

如此一来，第1条数据线D₁与第N+1条数据线D_N+1所负载的像素数量，会与第2条数据线D₂至第N条数据线D_N的数据线所负载的像素数量相同。藉此，可让所有数据线D₁至D_N+1的充电率维持一致，而提高面板显示的均匀性。

图4A与图4B显示采用上述像素电路结构后，于像素阵列中靠近边缘位置的像素充电率。

图4A是采用上述图1的像素电路结构，应用于一超高分辨率显示器的情况。如同前述，由于第1条数据线与第11521条数据线只会负载1080个像素，相较于第2条数据线至第11520条数据线所负载的2160个像素，会导致像素阵列左右边缘的第1列像素R₁与第11520列像素R₁₁₅₂₀有更高的充电率。如图4A所示，位于像素阵列右侧第1列像素R₁的充电率会拉高至97.7％，94.3％，93.2％，然而第2列像素R₂中与第1列像素R₁在同一行的像素充电率只有96.5％，90.9％,89.3％。同样的情形亦发生于像素阵列的左侧边缘，第11520列像素R₁₁₅₂₀的充电率会拉高至97.7％，94.3％，93.2％，然而第11519列像素R₁₁₅₁₉中与第11520列像素R₁₁₅₂₀在同一行的像素充电率只有96.5％，90.9％,89.3％。

图4B是采用上述图2的像素电路结构，应用于一超高分辨率显示器的情况。如同前述，由于第1条数据线与第11521条数据线会另外连接1080个具有薄膜晶体管的虚拟像素，因此其负载相同于第2条数据线至第11520条数据线的情形。如图4B所示，位于像素阵列右侧第1列像素R₁的充电率与第2列像素R₂的充电率相同，维持在96.5％，90.9％，89.3％。同样的，在像素阵列的左侧边缘的第11520列像素R₁₁₅₂₀的充电率与第11519列像素R₁₁₅₁₉的充电率相同，维持在96.5％，90.9％,89.3％。如此一来，可提高整个显示画面的均匀性。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种像素电路结构，其特征在于，包括：

像素阵列，位于一显示区域内，由多个像素以矩阵方式排列而成；

二个虚拟像素列，均包括多个虚拟像素，所述二个虚拟像素列分别设置于所述像素阵列的左右两侧，且位于所述显示区域以外的非显示区域；

多条数据线，分别配置于所述像素阵列的列与列之间以及所述像素阵列与所述虚拟像素列之间；

其中位于所述像素阵列的列与列之间的所述数据线，以左右交错的方式分别连接左右相邻列的所述像素，

其中位于所述像素阵列与所述虚拟像素列之间的所述数据线，以左右交错的方式分别连接左右相邻列的所述像素与所述虚拟像素。

2.如权利要求1所述的像素电路结构，其特征在于，位于所述像素阵列的列与列之间的所述数据线，分别连接一侧相邻像素列的奇数行像素以及另一侧相邻像素列的偶数行像素。

3.如权利要求1所述的像素电路结构，其特征在于，位于所述像素阵列与所述虚拟像素列之间的所述数据线，分别连接一侧相邻的所述虚拟像素列的奇数行虚拟像素以及另一侧相邻像素列的偶数行像素。

4.如权利要求1所述的像素电路结构，其特征在于，位于所述像素阵列与所述虚拟像素列之间的所述数据线，分别连接一侧相邻的所述虚拟像素列的偶数行虚拟像素以及另一侧相邻像素列的奇数行像素。

5.如权利要求1所述的像素电路结构，其特征在于，所述虚拟像素根据是否具有一薄膜晶体管可区分为第一类虚拟像素与第二类虚拟像素，其中所述第一类虚拟像素具有所述薄膜晶体管。

6.如权利要求5所述的像素电路结构，其特征在于，所述虚拟像素列是由所述第一类虚拟像素与所述第二类虚拟像素轮流排列而构成。

7.如权利要求5所述的像素电路结构，其特征在于，所述第一类虚拟像素连接于所述数据线，可响应于一闸极讯号而导通，使所述数据线的数据信号通过所述薄膜晶体管传送至所述第一类虚拟像素。

8.一种像素电路结构，其特征在于，所述像素电路结构包括：

像素阵列，位于一显示区域中，由多个像素以矩阵方式排列而成；

二虚拟像素列，均包括多个虚拟像素，所述二虚拟像素列分别设置于所述像素阵列的左右两侧，且位于所述显示区域以外的非显示区域；

多条数据线，分别配置于所述像素阵列的相邻像素列之间以及所述像素阵列与所述虚拟像素列之间；

其中位于所述相邻像素列之间的所述数据线，以左右交错的方式，分别连接右侧相邻像素列的奇数行像素以及左侧相邻像素列的偶数行像素，

其中位于所述像素阵列右侧、且介于所述像素阵列与所述虚拟像素列之间的所述数据线，以左右交错的方式，分别连接右侧相邻的所述虚拟像素列的奇数行虚拟像素以及左侧相邻像素列的偶数行像素，

其中位于所述像素阵列左侧、且介于所述像素阵列与所述虚拟像素列之间的所述数据线，以左右交错的方式，分别连接左侧相邻的所述虚拟像素列的偶数行虚拟像素以及右侧相邻像素列的奇数行像素。

9.如权利要求8所述的像素电路结构，其特征在于，与所述数据线连接的所述虚拟像素，具有一薄膜晶体管，可响应于一闸极讯号而导通，使所述数据线的数据信号通过所述薄膜晶体管而传送至所述虚拟像素。

10.一种像素电路结构，其特征在于，所述像素电路结构包括：

像素阵列，位于一显示区域中，所述像素阵列为由多个像素排列而成的一个M行xN列的矩阵；

二个虚拟像素列，均包括多个虚拟像素，每一个所述虚拟像素列为M行x1列的矩阵，所述二个虚拟像素列皆位于所述显示区域以外的非显示区域内，且分别设置于所述像素阵列的左右两侧；

N+1条数据线，其中第1条数据线配置于所述像素阵列的第1列像素与所述虚拟像素列之间，第N+1条数据线配置于所述像素阵列的第N列像素与所述虚拟像素列之间，第2条数据线至第N条数据线则依次配置于所述像素阵列的列与列之间；

其中所述第2条数据线至第N条数据线，各自以左右交错的方式，分别连接右侧相邻像素列的奇数行像素以及左侧相邻像素列的偶数行像素，

其中所述第1条数据线，以左右交错的方式，分别连接右侧相邻的所述虚拟像素列的奇数行虚拟像素以及左侧第1列像素的偶数行像素，

其中所述第N+1条数据线，以左右交错的方式，分别连接左侧相邻的所述虚拟像素列的偶数行虚拟像素以及右侧第N列像素的奇数行像素，

其中分别与所述第1条数据线和所述第N+1条数据线相连接的所述虚拟像素，具有薄膜晶体管，可响应于闸极讯号而导通，让所述第1条数据线和所述第N+1条数据线的数据信号，通过所述薄膜晶体管，传送至所述虚拟像素。