KR20160089028A - 게이트 구동회로 및 그것을 포함하는 표시 장치 - Google Patents
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Abstract
표시 장치에 구비되는 게이트 구동회로는 표시패널의 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함하고, 상기 스테이지들 중 k번째(여기서 k는 4 이상의 자연수) 스테이지는, 제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터, 제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터, 디스챠지 노드와 연결되고, 상기 디스챠지 노드의 신호에 응답해서 상기 제1 출력 트랜지스터의 출력 전극을 풀 다운시키는 풀다운부, 및 k+1번째 스테이지로부터 출력되는 k+1번째 캐리 신호에 응답해서 k-1번째 스테이지로부터 출력되는 k-1번째 캐리 신호를 상기 디스챠지 노드로 출력하는 디스챠지부를 포함한다.
Description
본 발명은 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것이다.
표시 장치 가운데 하나인 액정 표시 장치는 서로 마주보는 두 개의 기판과 그 사이에 액정층을 포함한다. 기판의 안쪽 면에 구비된 두 전극에 전압을 인가하면 두 전극의 전위 차로 인하여 액정층에 전기장이 생성되고, 이 전기장의 세기에 따라 액정 분자들의 배열이 바뀐다. 그런데 액정층에 한쪽 방향의 전기장을 계속해서 인가하면 액정층의 전기적, 물리적인 특성이 나빠지므로 전기장의 방향을 주기적으로 바꾸어줄 필요가 있다. 전기장의 방향을 바꾸기 위해서 한 전극의 전압에 대한 다른 전극의 전압 극성을 반전시키는 방식이 널리 사용되고 있다.
이러한 반전 구동 방식에는 프레임 단위로 극성을 반전시키는 프레임 반전, 라인 단위로 극성을 반전시키는 라인 반전 및 화소 단위로 극성을 반전시키는 도트 반전 등이 있다.
한편, 게이트 라인 상의 신호 지연으로 인해 픽셀에는 원하는 데이터 전압이 충전되지 않을 수 있다. 픽셀에 인가되는 데이터 전압의 충전량을 보상하기 위해 게이트 신호의 인가 시간을 1 수평 주기보다 길게 조절하는 프리차지 구동 방식이 채용되고 있다.
프리차지 구동시 데이터 신호의 극성과 메인챠지 구동시 데이터 신호의 극성이 서로 다른 경우 원하는 충전율을 확보하기 어려울 수 있다.
따라서 본 발명의 목적은 충전율을 향상시킬 수 있는 프리챠지 구동을 채용한 게이트 구동회로를 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 게이트 구동회로는 표시패널의 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함한다. 상기 스테이지들 중 k번째(여기서 k는 4 이상의 자연수) 스테이지는, 제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터, 제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터, 디스챠지 노드와 연결되고, 상기 디스챠지 노드의 신호에 응답해서 상기 제1 출력 트랜지스터의 출력 전극을 풀 다운시키는 풀다운부, 및 k+1번째 스테이지로부터 출력되는 k+1번째 캐리 신호에 응답해서 k-1번째 스테이지로부터 출력되는 k-1번째 캐리 신호를 상기 디스챠지 노드로 출력하는 디스챠지부를 포함한다.
이 실시예에 있어서, 상기 디스챠지부는, k+3번째 스테이지로부터 출력되는 k+3번째 캐리 신호에 응답해서 k+2번째 스테이지로부터 출력되는 k+2번째 캐리 신호를 상기 디스챠지 노드로 더 출력한다.
이 실시예에 있어서, 상기 디스챠지부는, 상기 디스챠지 노드와 상기 k-1번째 캐리 신호 사이에 연결되고. 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터, 및 상기 디스챠지 노드와 상기 k+2번째 캐리 신호 사이에 연결되고, 상기 k+3번째 캐리 신호와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함한다.
이 실시예에 있어서, k-3번째 스테이지로부터 출력되는 k-3번째 캐리 신호, k+6번째 스테이지로부터 출력되는 k+6번째 캐리 신호 및 상기 k+3번째 스테이지로부터 출력되는 상기 k+3번째 캐리 신호에 응답해서 상기 제1 노드 및 제2 노드의 전위를 제어하는 제어부를 더 포함한다.
이 실시예에 있어서, 상기 풀다운부는, 상기 제1 출력 트랜지스터의 출력 전극과 제1 접지 전압 사이에 연결되고, 상기 디스챠지 노드와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터, 및 상기 제1 출력 트랜지스터의 출력 전극과 상기 제1 접지 전압 사이에 연결되고, 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된 제1 커패시터, 및 상기 제2 출력 트랜지스터의 상기 출력전극과 상기 제2 출력 트랜지스터의 상기 제어전극 사이에 접속된 제2 커패시터를 더 포함한다.
이 실시예에 있어서, 상기 제2 커패시터의 커패시턴스는 상기 제1 커패시터의 커패시턴스보다 크다.
본 발명의 다른 특징에 따른 게이트 구동회로는 표시패널의 게이트 라인들에 게이트 신호들을 제공하는 복수의 스테이지들을 포함한다. 상기 스테이지들 중 k번째(여기서 k는 5 이상의 자연수) 스테이지는, 제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터, 제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터, 디스챠지 노드와 연결되고, 상기 디스챠지 노드의 신호에 응답해서 상기 제1 출력 트랜지스터의 출력 전극을 풀 다운시키는 풀다운부, 및 k+2번째 스테이지로부터 출력되는 k+2번째 캐리 신호에 응답해서 k-1번째 스테이지로부터 출력되는 k-1번째 캐리 신호를 상기 디스챠지 노드로 출력하는 디스챠지부를 포함한다.
이 실시예에 있어서, 상기 디스챠지부는, k+4번째 스테이지로부터 출력되는 k+4번째 캐리 신호에 응답해서 k+3번째 스테이지로부터 출력되는 k+3번째 캐리 신호를 상기 디스챠지 노드로 더 출력한다.
이 실시예에 있어서, 상기 디스챠지부는, 상기 디스챠지 노드와 상기 k-1번째 캐리 신호 사이에 연결되고. 상기 k+2번째 캐리 신호와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터, 및 상기 디스챠지 노드와 상기 k+3번째 캐리 신호 사이에 연결되고, 상기 k+4번째 캐리 신호와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함한다.
이 실시예에 있어서, k-4번째 스테이지로부터 출력되는 k-4번째 캐리 신호, k+8번째 스테이지로부터 출력되는 k+8번째 캐리 신호 및 상기 k+4번째 스테이지로부터 출력되는 상기 k+4번째 캐리 신호에 응답해서 상기 제1 노드 및 제2 노드의 전위를 제어하는 제어부를 더 포함한다.
이 실시예에 있어서, 상기 풀다운부는, 상기 제1 출력 트랜지스터의 출력 전극과 제1 접지 전압 사이에 연결되고, 상기 디스챠지 노드와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터, 및 상기 제1 출력 트랜지스터의 출력 전극과 상기 제1 접지 전압 사이에 연결되고, 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함한다.
본 발명의 또다른 특징에 따른 표시 장치는: 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 일정한 주기로 데이터 신호의 극성을 반전하여 상기 데이터 라인들을 구동하는 데이터 구동회로와, 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하기 위한 복수의 게이트 신호들을 출력하는 게이트 구동회로, 및 상기 데이터 신호를 상기 데이터 구동회로로 제공하고, 상기 클럭 신호를 상기 게이트 구동회로로 제공하는 구동 제어부를 포함한다.
이 실시예에 있어서, 상기 게이트 구동회로는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 k번째(여기서 k는 4 이상의 자연수) 스테이지는, 제1 노드에 접속된 제어 전극, 상기 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터, 제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터, 디스챠지 노드와 연결되고, 상기 디스챠지 노드의 신호에 응답해서 상기 제1 출력 트랜지스터의 출력 전극을 풀 다운시키는 풀다운부, 및 k+1번째 스테이지로부터 출력되는 k+1번째 캐리 신호에 응답해서 k-1번째 스테이지로부터 출력되는 k-1번째 캐리 신호를 상기 디스챠지 노드로 출력하는 디스챠지부를 포함한다.
이 실시예에 있어서, 상기 디스챠지부는, k+3번째 스테이지로부터 출력되는 k+3번째 캐리 신호에 응답해서 k+2번째 스테이지로부터 출력되는 k+2번째 캐리 신호를 상기 디스챠지 노드로 더 출력한다.
이 실시예에 있어서, 상기 디스챠지부는, 상기 디스챠지 노드와 상기 k-1번째 캐리 신호 사이에 연결되고. 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터, 및 상기 디스챠지 노드와 상기 k+2번째 캐리 신호 사이에 연결되고, 상기 k+3번째 캐리 신호와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함한다.
이 실시예에 있어서, k-3번째 스테이지로부터 출력되는 k-3번째 캐리 신호, k+6번째 스테이지로부터 출력되는 k+6번째 캐리 신호 및 상기 k+3번째 스테이지로부터 출력되는 상기 k+3번째 캐리 신호에 응답해서 상기 제1 노드 및 제2 노드의 전위를 제어하는 제어부를 더 포함한다.
이 실시예에 있어서, 상기 풀다운부는, 상기 제1 출력 트랜지스터의 출력 전극과 제1 접지 전압 사이에 연결되고, 상기 디스챠지 노드와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터, 및 상기 제1 출력 트랜지스터의 출력 전극과 상기 제1 접지 전압 사이에 연결되고, 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된 제1 커패시터, 및 상기 제2 출력 트랜지스터의 상기 출력전극과 상기 제2 출력 트랜지스터의 상기 제어전극 사이에 접속된 제2 커패시터를 더 포함한다.
이 실시예에 있어서, 상기 제2 커패시터의 커패시턴스는 상기 제1 커패시터의 커패시턴스보다 크다.
이와 같은 구성을 갖는 표시 장치는 k-2번째 게이트 라인이 구동되는 동안 k번째 게이트 라인과 연결된 픽셀들을 프리챠지할 수 있다. 따라서 픽셀의 충전율을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 구성 예를 보여주는 블록도이다.
도 3은 도 2에 도시된 스테이지들 중 어느 하나의 구성을 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 3에 도시된 k번째 스테이지로부터 출력되는 게이트 신호 및 k번째 스테이지로 입력되는 캐리 신호들을 보여주는 도면들이다.
도 6은 도 2에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1에 데이터 구동회로들 및 게이트 구동회로로부터 출력되는 신호의 일 예를 보여주는 타이밍도이다.
도 8은 도 1에 도시된 게이트 구동회로의 다른 실시예에 따른 구성 예를 보여주는 블록도이다.
도 9는 도 6에 도시된 스테이지들 중 어느 하나의 구성을 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 2는 도 1에 도시된 게이트 구동회로의 구성 예를 보여주는 블록도이다.
도 3은 도 2에 도시된 스테이지들 중 어느 하나의 구성을 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 3에 도시된 k번째 스테이지로부터 출력되는 게이트 신호 및 k번째 스테이지로 입력되는 캐리 신호들을 보여주는 도면들이다.
도 6은 도 2에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1에 데이터 구동회로들 및 게이트 구동회로로부터 출력되는 신호의 일 예를 보여주는 타이밍도이다.
도 8은 도 1에 도시된 게이트 구동회로의 다른 실시예에 따른 구성 예를 보여주는 블록도이다.
도 9는 도 6에 도시된 스테이지들 중 어느 하나의 구성을 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 구동 제어부(120), 인쇄 회로 기판(130), 복수의 데이터 구동회로들(141~148) 및 게이트 구동회로(160)를 포함한다.
표시 패널(110)은 복수의 픽셀들(PX)이 구비된 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 영상이 표시되는 영역이고, 비표시 영역(NDA)은 영상이 표시되지 않는 영역이다. 표시 패널(110)은 유리 기판, 실리콘 기판, 또는 필름 기판 등이 채용될 수 있다.
복수의 픽셀들(PX)은 동일한 구조로 이루어진다. 따라서, 하나의 픽셀의 구성을 설명함으로써, 픽셀들(PX) 각각에 대한 설명은 생략한다. 픽셀(PX)은 박막 트랜지스터(TR), 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다.
픽셀(PX)의 박막 트랜지스터(TR)는 복수 게이트 라인(GL1~GLn) 중 제1 게이트 라인(GL1)에 연결된 게이트 전극, 복수의 데이터 라인(DL1~DLm) 중 제1 데이터 라인(DL1)에 연결된 소스 전극 및 액정 커패시터(CLC)와 스토리지 커패시터(CST)에 연결된 드레인 전극을 구비한다. 액정 커패시터(CLC)와 스토리지 커패시터(CST) 각각의 일단은 박막 트랜지스터(TR)의 드레인 전극에 병렬 연결된다. 액정 커패시터(CLC)와 스토리지 커패시터(CST) 각각의 타단은 공통 전압과 연결될 수 있다.
인쇄 회로 기판(130)은 표시 패널(110)을 구동하기 위한 다양한 회로를 포함할 수 있다. 인쇄 회로 기판(130)은 구동 제어부(120)와 데이터 구동회로들(141~146) 및 게이트 구동회로(160)에 연결되기 위한 다수의 배선들을 포함할 수 있다.
구동 제어부(120)는 케이블(121)을 통해 인쇄 회로 기판(130)과 전기적으로 연결된다. 다른 실시예에서, 구동 제어부(120)는 인쇄 회로 기판(130) 상에 직접 실장될 수 있다.
구동 제어부(120)는 케이블(121)을 통해 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 구동회로들(141~146)로 제공하고, 제2 제어 신호(CONT2)를 게이트 구동회로(160)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호, 라인 래치 신호, 극성 제어 신호, 테스트 모드 신호를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호, 출력 인에이블 신호 및 게이트 펄스 신호 등을 포함할 수 있다.
복수의 데이터 구동회로들(141~146) 각각은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있으며, 데이터 구동회로 집적 회로(151~156)가 각각 실장된다. 데이터 구동회로 집적 회로들(151~156) 각각은 제어부(130)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들을 구동한다. 데이터 구동회로 집적 회로들(151~156)은 인쇄 회로 기판(130) 상에 배치되는 것이 아니라 칩 온 글래스(chip on glass: COG) 방식으로 표시 패널(110)의 비표시 영역(NDA) 상에 직접 실장될 수도 있다. 데이터 구동회로 집적 회로들(151~156) 각각은 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들을 구동한다.
복수의 데이터 구동회로들(141~146)은 표시 패널(110)의 제1측에 제1 방향(X1)으로 순차적으로 배열된다. 게이트 구동회로(160)는 표시 패널(110)의 제2측에 배열된다.
게이트 구동회로(160)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)의 비표시 영역(NAR)에 집적된다. 다른 실시예에서, 게이트 구동회로(160)는 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다.
게이트 구동회로(160)는 구동 제어부(120)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1~GLn)을 구동한다. 제2 제어 신호(CONT2)는 적어도 하나의 클럭 신호를 포함할 수 있다. 하나의 게이트 라인에 게이트 온 전압(VON)이 인가된 동안 이에 연결된 한 행의 박막 트랜지스터가 턴 온되고, 이때 데이터 구동회로 집적 회로들(151~156)은 데이터 신호(DATA)에 대응하는 데이터 구동 신호들을 데이터 라인들(DL1~DLm)로 제공한다. 데이터 라인들(DL1~DLm)에 공급된 데이터 구동 신호들은 턴 온된 박막 트랜지스터를 통해 해당 픽셀에 인가된다.
도 2는 도 1에 도시된 게이트 구동회로의 구성 예를 보여주는 블록도이다.
도 2를 참조하면, 게이트 구동회로(160)는 복수의 스테이지들(ST1~STn) 및 더미 스테이지들(STn+1~STn+6)을 포함한다. 복수의 스테이지들(ST1~STn)은 게이트 라인들(GL1~GLn)에 각각 대응하고, 캐리 신호(CR1~CRn) 및 게이트 신호(G1~Gn)를 출력한다. 더미 스테이지들(STn+1~STn+6)은 캐리 신호들(CRn+1~CRn+6)을 출력한다.
게이트 구동회로(160)는 도 1에 도시된 구동 제어부(120)로부터 6개의 클럭 신호들(CK1~CK3, CK1b~CK3b)을 수신한다. 스테이지들(ST1, ST7, ST13, ...)은 클럭 신호(CK1)에 응답해서 동작한다. 스테이지들(ST2, ST8, ST14, ...)은 클럭 신호(CK2)에 응답해서 동작한다. 스테이지들(ST3, ST9, ST15, ...)은 클럭 신호(CK3)에 응답해서 동작한다. 스테이지들(ST4, ST10, ST16, ...)은 클럭 신호(CK1b)에 응답해서 동작한다. 스테이지들(ST5, ST11, ST17, ...)은 클럭 신호(CK2b)에 응답해서 동작한다. 스테이지들(ST6, ST12, ST18, ...)은 클럭 신호(CK3b)에 응답해서 동작한다. 더미 스테이지들(STn+1~STn+6)은 클럭 신호들(CK1~CK3, CK1b~CK3b)에 각각 응답해서 동작한다.
스테이지들(STk)(단, 1≤<k≤3)은 수직 동기 시작 신호(STV), 다음 캐리 신호(CRk+1), 다음 캐리 신호(CRk+2), 다음 캐리 신호(CRk+3) 및 다음 캐리 신호(CRk+6)를 입력받고 캐리 신호(CRk) 및 게이트 신호(Gk)를 출력한다.
스테이지들(STk)(단, 3<k≤n)은 이전 캐리 신호(CRk-3), 이전 캐리 신호(CRk-1), 다음 캐리 신호(CRk+1), 다음 캐리 신호(CRk+2), 다음 캐리 신호(CRk+3) 및 다음 캐리 신호(CRk+6)를 입력받고 캐리 신호(CRk) 및 게이트 신호(Gk)를 출력한다.
더미 스테이지(STn+1)는 이전 캐리 신호(CRn-2), 이전 캐리 신호(CRn), 다음 캐리 신호(CRn+2), 다음 캐리 신호(CRn+3), 다음 캐리 신호(CRn+4) 및 수직 개시 신호(STV)를 각각 입력받고, 캐리 신호(CRn+1)를 출력한다. 더미 스테이지(STn+2)는 이전 캐리 신호(CRn-1), 이전 캐리 신호(CRn+1), 다음 캐리 신호(CRn+3), 다음 캐리 신호(CRn+4), 다음 캐리 신호(CRn+5) 및 수직 개시 신호(STV)를 각각 입력받고, 캐리 신호(CRn+2)를 출력한다. 더미 스테이지(STn+3)는 이전 캐리 신호(CRn), 이전 캐리 신호(CRn+2), 다음 캐리 신호(CRn+4), 다음 캐리 신호(CRn+5), 다음 캐리 신호(CRn+6) 및 수직 개시 신호(STV)를 각각 입력받고, 캐리 신호(CRn+3)를 출력한다. 더미 스테이지(STn+4)는 이전 캐리 신호(CRn+1), 이전 캐리 신호(CRn+3), 다음 캐리 신호(CRn+5), 다음 캐리 신호(CRn+6) 및 수직 개시 신호(STV)를 각각 입력받고, 캐리 신호(CRn+4)를 출력한다. 더미 스테이지(STn+5)는 이전 캐리 신호(CRn+2), 이전 캐리 신호(CRn+4), 다음 캐리 신호(CRn+6) 및 수직 개시 신호(STV)를 각각 입력받고, 캐리 신호(CRn+5)를 출력한다. 더미 스테이지(STn+6)는 이전 캐리 신호(CRn+2), 이전 캐리 신호(CRn+4) 및 수직 개시 신호(STV)를 각각 입력받고, 캐리 신호(CRn+6)를 출력한다.
도 2에 도시되지 않았으나, 복수의 스테이지들(ST1~STn) 및 더미 스테이지들(STn+1~STn+6) 각각은 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)과 연결된다. 이 실시예에서, 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 갖는다. 다른 예에서, 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)은 동일한 전압 레벨을 가질 수 있다.
도 3은 도 2에 도시된 스테이지들 중 어느 하나의 구성을 예시적으로 보여주는 도면이다.
도 3을 참조하면, 스테이지(STk)(단, 3<k≤n)는 제1 출력부(210), 제2 출력부(220), 제어부(230), 인버터부(240), 제1 풀다운부(250), 제2 풀다운부(260) 및 디스챠지부(270)를 포함한다.
제1 출력부(210)는 커패시터(C1) 및 제1 출력 트랜지스터(T1)를 포함한다. 제1 출력 트랜지스터(T1)는 제1 노드(N1)에 접속된 제어 전극, 클럭 신호(CKi)(단, i는 1, 2, 3, 1b, 2b, 3b 중 어느 하나)를 수신하는 입력전극 및 게이트 신호(Gk)를 출력하는 출력 전극을 포함한다. 커패시터(C1)는 제1 노드(N1)와 제1 출력 트랜지스터(T1)의 출력 전극 사이에 연결된다.
제2 출력부(220)는 커패시터(C2) 및 제2 출력 트랜지스터(T14)를 포함한다. 제2 출력 트랜지스터(T14)는 제1 노드(N1)에 접속된 제어 전극, 클럭 신호(CKi)(단, i는 1, 2, 3, 1b, 2b, 3b 중 어느 하나)를 수신하는 입력전극 및 캐리 신호(CRk)를 출력하는 출력 전극을 포함한다.
제어부(230)는 트랜지스터들(T4, T5, T6, T8, T9, T10, T15 및 T17)을 포함한다. 트랜지스터(T4)는 이전 캐리 신호(CRk-3)와 제1 노드(N1) 사이에 연결되고, 이전 캐리 신호(CRk-3)와 연결된 제어 전극을 포함한다. 트랜지스터(T5)는 제2 노드(N2)와 제2 접지 전압(VSS2) 사이에 연결되고, 이전 캐리 신호(CRk-3)와 연결된 제어 전극를 포함한다. 트랜지스터(T6)는 제1 노드(N1)와 제2 접지 전압(VSS2) 사이에 연결되고, 다음 캐리 신호(CRk+6)와 연결된 제어 전극을 포함한다.
트랜지스터(T9)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되고, 다음 캐리 신호(CRk+3)와 연결된 제어 전극을 포함한다. 트랜지스터(T15)는 제3 노드(N3)와 제2 접지 전압(VSS2) 사이에 연결되고, 제3 노드(N3)와 연결된 제어 전극을 포함한다.
트랜지스터(T10)는 제1 노드(N1)와 제2 접지 전압(VSS2) 사이에 연결되고, 제2 노드(N2)와 연결된 제어 전극을 포함한다.
트랜지스터(T16)는 캐리 신호(CRk)가 출력되는 제2 트랜지스터(T14)의 출력 전극과 제2 접지 전압(VSS2) 사이에 연결되고, 다음 캐리 신호(CRk+4)와 연결된 제어 전극을 포함한다.
인버터부(240)는 트랜지스터들(T7, T8, T12, T13)을 포함한다. 트랜지스터(T7)는 클럭 신호(CKi)와 제4 노드(N4) 사이에 연결되고, 클럭 신호(CKi)와 연결된 제어 전극을 포함한다. 트랜지스터(T8)는 제4 노드(N4)와 제1 접지 전압(VSS1) 사이에 연결되고, 캐리 신호(CRk)가 출력되는 제2 트랜지스터(T14)의 출력 전극과 연결된 제어 전극을 포함한다.
트랜지스터(T12)는 클럭 신호(CKi)와 제2 노드(N2) 사이에 연결되고, 제4 노드(N4)와 연결된 제어 전극을 포함한다. 트랜지스터(T13)는 제2 노드(N2)와 제1 접지 전압(VSS1) 사이에 연결되고, 캐리 신호(CRk)가 출력되는 제2 트랜지스터(T14)의 출력 전극과 연결된 제어 전극을 포함한다.
제1 풀다운부(250)는 트랜지스터들(T2, T3)를 포함한다. 트랜지스터(T2)는 게이트 신호(Gk)가 출력되는 제1 트랜지스터(T1)의 출력 전극과 제1 접지 전압(VSS1) 사이에 연결되고, 프리챠지 노드(N5)와 연결된 제어 전극을 포함한다. 트랜지스터(T3)는 게이트 신호(Gk)가 출력되는 제1 트랜지스터(T1)의 출력 전극과 제1 접지 전압(VSS1) 사이에 연결되고, 제2 노드(N2)와 연결된 제어 전극을 포함한다.
제2 풀다운부(260)는 트랜지스터(T11)를 포함한다. 트랜지스터(T11)는 캐리 신호(CRk)가 출력되는 제2 트랜지스터(T14)의 출력 전극과 제2 접지 전압(VSS2) 사이에 연결되고, 제2 노드(N2)와 연결된 제어 전극을 포함한다.
디스챠지 회로(270)는 제1 디스챠지 트랜지스터(T17) 및 제2 디스챠지 트랜지스터(18)를 포함한다. 제1 디스챠지 트랜지스터(T17)는 디스챠지 노드(N5)와 이전 스테이지(STk-1)로부터 출력되는 이전 캐리 신호(CRk-1) 사이에 연결되고, 다음 스테이지(STk+1)로부터 출력되는 다음 캐리 신호(CRk+1)와 연결된 제어 전극을 포함한다. 제2 디스챠지 트랜지스터(T18)는 디스챠지 노드(N5)와 다음 스테이지(STk+2)로부터 출력되는 다음 캐리 신호(CRk+2) 사이에 연결되고, 다음 스테이지(STk+3)로부터 출력되는 다음 캐리 신호(CRk+3)와 연결된 제어 전극을 포함한다.
도 3에는 스테이지(STk)(단, 3<k≤n)의 구성만을 도시하였으나, 도 2에 도시된 다른 스테이지들(ST1~ST3)도 도 3에 도시된 스테이지와 동일한 구성을 갖는다. 다만, 스테이지들(ST1~ST3)은 이전 캐리 신호(CRk-3) 대신 수직 동기 시작 신호(STV)를 수신한다. 또한, 스테이지(ST1)는 이전 캐리 신호(CRk-1) 대신 수직 동기 시작 신호(STV)를 수신한다.
도 2에 도시된 더미 스테이지들(STn+1~STn+3)은 다음 캐리 신호(CRk+6) 대신 수직 동기 시작 신호(STV)를 수신한다. 더미 스테이지들(STn+1~STn+3)은 다음 캐리 신호(CRk+3) 대신 수직 동기 시작 신호(STV)를 수신한다. 더미 스테이지들(STn+4~STn+6)은 트랜지스터(T6)를 포함하지 않고, 다음 캐리 신호(CRk+6)는 입력받지 않는다.
도 4는 도 2에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 2, 도 3 및 도 4를 참조하면, 클럭 신호(CK1) 및 클럭 신호(CK1b)는 상보적 신호(반전 신호)이다. 클럭 신호(CK2) 및 클럭 신호(CK2b)는 상보적 신호이다. 클럭 신호(CK3) 및 클럭 신호(CK3b)는 상보적 신호이다. 스테이지들(ST1~STn) 각각은 동일한 클럭 신호 및 상보적 클럭 신호를 입력받는 스테이지들끼리 이전 캐리 신호(CRk-3), 다음 캐리 신호(CRk+3) 및 다음 캐리 신호(CRk+6)를 주고 받는 종속적 연결 관계를 갖는다.
클럭 신호들(CK1~CK3, CK1b~CK3b) 각각의 펄스 폭은 3H이다. 여기서, H는 도 1에 도시된 한 행의 픽셀들(PX)로 데이터 신호가 제공되는 기간 즉 '수평 주기(horizontal period)'이다. 클럭 신호(CK1)와 클럭 신호(CK2)는 2H동안 중첩되고, 클럭 신호(CK2)와 클럭 신호(CK3)는 2H동안 중첩된다.
k번째 스테이지(STk) 내 트랜지스터(T4)는 k-3번째 스테이지(STk-3)로부터 출력되는 캐리 신호(CRk-3)가 하이 레벨일 때 턴 온된다. 트랜지스터(T4)가 턴 온됨에 따라서 제1 노드(N1)는 커패시터(C1)에 의해서 소정 레벨로 프리챠지된다. 이후, 클럭 신호(CKi)(도 4에서, CK1b)가 하이 레벨로 천이하면, 제1 출력 트랜지스터(T1)가 턴 온되어서 게이트 신호(Gk)가 하이 레벨로 출력된다. 커패시터(C1)에 충전된 전하에 의해서 제1 출력 트랜지스터(T1)는 턴 온 상태로 유지되므로 클럭 신호(CKi)가 하이 레벨인 3H 시간 동안 게이트 신호(Gi)도 하이 레벨로 유지된다. 제1 출력 트랜지스터(T1)와 유사하게, 제2 출력 트랜지스터(T14)도 동작한다. 그러므로 캐리 신호(CKk)는 게이트 신호(Gk)와 동일하게 3H 시간 동안 하이 레벨로 유지된다.
도 1에 도시된 데이터 구동회로들(141~146)은 액정의 열화를 방지하기 위하여 공통 전압보다 높은 정극성 전압 레벨(+)의 데이터 신호 및 부극성 전압 레벨(-)의 데이터 신호를 매 프레임마다 또는/그리고 매 라인마다 번갈아 데이터 라인들(DL1~DLm)로 각각 제공한다. 예컨대, 데이터 구동회로들(141~146)은 정극성 전압 레벨(+)의 데이터 신호 및 부극성 전압 레벨(-)의 데이터 신호를 제2 방향(X2)으로 매 라인마다 번갈아 데이터 라인들(DL1~DLm)로 각각 제공할 수 있다.
도 4에 도시된 바와 같이, 데이터 라인(DL1)으로 제공되는 데이터 신호(D1)는 매 라인 즉, 1수평 주기(1H)마다 정극성 전압 레벨(+)과 부극성 전압 레벨(-)로 번갈아 스윙한다. 그러므로 게이트 라인(Gk)이 구동되는 3H 시간동안 데이터 신호(D1)의 극성은 부극성 전압 레벨(-), 정극성 전압 레벨(+), 부극성 전압 레벨(-) 순으로 변화한다. 즉, 게이트 신호(Gk)가 활성화되어 있는 프리챠지 구간(PC) 동안 데이터 신호(D1)의 극성은 부극성 전압 레벨(-) 및 정극성 전압 레벨(+) 순으로 변화하고, 메인챠지 구간(MC)에 데이터 신호(D1)는 부극성 전압 레벨(-)로 변화한다. 도 1에 도시된 픽셀(PX)이 부극성 전압 레벨(-)로 프리챠지된 후 곧바로 정극성 레벨(+)로 메인챠지되는 경우, 픽셀(PX)의 충전율이 저하될 수 있다.
도 5는 도 3에 도시된 k번째 스테이지로부터 출력되는 게이트 신호 및 k번째 스테이지로 입력되는 캐리 신호들을 보여주는 도면들이다.
도 3 및 도 5를 참조하면, 제1 구간(t1)에서 제1 트랜지스터(T1)가 턴 온되면 게이트 신호(Gk)는 하이 레벨로 출력된다. 제2 구간(t2)에서 다음 캐리 신호(CRk+1)가 하이 레벨로 천이하면 디스챠지부(270) 내 트랜지스터(T17)가 턴 온된다. 트랜지스터(T17)가 턴 온됨에 따라서 하이 레벨의 이전 캐리 신호(CRk-1)가 디스챠지 노드(N5)를 통해 풀다운부(250) 내 트랜지스터(T2)의 제어 전극으로 전달된다. 하이 레벨의 이전 캐리 신호(CRk-1)에 의해서 풀다운부(250) 내 트랜지스터(T2)가 턴 온되어서 게이트 신호(Gk)는 제1 접지 전압(VSS1)으로 디스챠지되기 시작한다.
계속해서 제3 구간(t3)에서 이전 캐리 신호(CRk-1)가 로우 레벨로 천이함에 따라서 풀다운부(250) 내 트랜지스터(T2)는 턴 오프되고, 게이트 신호(Gk)는 클럭 신호(CKi) 레벨로 다시 상승한다. 즉, 게이트 신호(Gk)는 제2 구간(t2)에서 제1 접지 전압(VSS1)으로 충분히 디스챠지되기 전에 디스챠지 레벨(Vd)에 도달한 후 다시 클럭 신호(CKi) 레벨(Vck)로 복귀한다.
제4 구간(t4)에서 다음 캐리 신호(CRk+3)가 하이 레벨로 천이하면, 디스챠지부(270) 내 트랜지스터(T18)가 턴 온된다. 그러므로 디스챠지 노드(N5)를 통해 이전 캐리 신호(CRk-1) 및 다음 캐리 신호(CRn+2)가 쇼트(short)된다.
제5 구간(t5)에서 다음 캐리 신호(CRk+1)가 로우 레벨로 천이하면, 디스챠지부(270) 내 트랜지스터(T17)가 턴 오프되어서 다음 캐리 신호(CRn+2)가 원래의 하이 레벨로 복원된다.
도 6은 도 2에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 픽셀(PX)은 게이트 신호(Gk)의 프리챠지 구간(PC)인 제1 구간(t1) 동안 데이터 라인(D1)을 통해 수신되는 부극성 전압 레벨(-)의 데이터 신호(D1)로 프리챠지되고, 제2 구간(t2)에는 프리챠지되지 않는다. 또한 픽셀(PX)은 메인챠지 구간(MC)인 제3 구간(t3) 동안 데이터 라인(D1)을 통해 수신되는 부극성 전압 레벨(-)의 데이터 신호(D1)로 챠지된다. 그러므로 도 1에 도시된 데이터 구동회로들(141~146)이 정극성 전압 레벨(+)의 데이터 신호 및 부극성 전압 레벨의 데이터 신호(D1)를 제2 방향(X2)으로 매 라인마다 번갈아 데이터 라인들(DL1~DLm)로 각각 제공하는 경우, 픽셀(PX)은 메인챠지 구간(MC)의 데이터 신호와 동일한 극성의 데이터 신호만으로 프리챠지되므로 픽셀(PX)의 충전율이 향상될 수 있다.
도 7은 도 1에 데이터 구동회로들 및 게이트 구동회로로부터 출력되는 신호의 일 예를 보여주는 타이밍도이다.
도 1 및 도 7을 참조하면, 복수의 데이터 구동회로들(141~148) 중 어느 하나로부터 출력되는 데이터 신호(Dj) 및 데이터 신호(Dj+1)는 매 라인(1H)마다 공통 전압보다 높은 정극성 전압 레벨(+)에서 공통 전압보다 낮은 부극성 전압 레벨(-)로 또는 부극성 전압 레벨(-)에서 정극성 전압 레벨(+)로 스윙한다. 도 7에 도시된 예에서, 데이터 신호(Dj) 및 데이터 신호(Dj+1) 각각은 블랙 영상을 표시하기 위한 블랙 레벨을 갖는 데이터 신호들이다.
게이트 구동회로(160)는 메인차지 구간인 제3 구간(t3)의 데이터 신호와 동일한 극성의 데이터 신호가 출력될 때 픽셀(PX)이 프리챠지될 수 있도록 게이트 신호(Gk)를 출력한다. 즉, 제2 구간(t2)에서 게이트 신호(Gk)는 디스챠지된다. 이때 제2 구간(t2)에서 게이트 신호(Gk)가 디스챠지되는 전압 레벨은 도 3에 도시된 트랜지스터(T1) 및 트랜지스터(T2)의 크기 비율에 따라서 결정될 수 있다.
게이트 신호(Gk)가 제1 접지 전압(VSS1) 또는 제2 접지 전압(VSS2) 레벨로 충분히 디스챠지되지 않더라도 게이트 신호(Gk)의 전압 레벨이 데이터 신호들(Dj, Dj+1)의 정극성 전압 레벨(+)의 블랙 레벨보다 낮은 전압 레벨이면, 도 1에 도시된 픽셀(PX) 내 트랜지스터(TR)가 턴 오프되므로 제2 구간(t2)에서 픽셀(PX)은 충전되지 않는다. 또한 게이트 신호(Gk)의 전압 레벨이 데이터 신호들(Dj, Dj+1)의 부극성 전압 레벨(-)의 블랙 레벨보다 높은 전압 레벨이더라도 도 1에 도시된 픽셀(PX) 내 트랜지스터(TR)가 약하게 턴 온되므로 제2 구간(t2)에서 픽셀(PX)의 충전량은 크지 않다. 따라서 게이트 신호(Gk)가 제1 접지 전압(VSS1) 또는 제2 접지 전압(VSS2) 레벨로 충분히 디스챠지되지 않더라도 메인차지 구간인 제3 구간(t3)의 데이터 신호와 동일한 극성의 데이터 신호가 출력될 때 픽셀(PX)이 프리챠지되어서 픽셀의 충전량이 감소하는 것을 방지할 수 있다.
도 8은 도 1에 도시된 게이트 구동회로의 다른 실시예에 따른 구성 예를 보여주는 블록도이다.
도 8을 참조하면, 게이트 구동회로(360)는 복수의 스테이지들(SST1~SSTn) 및 더미 스테이지들(SSTn+1~SSTn+8)을 포함한다. 복수의 스테이지들(SST1~SSTn)은 게이트 라인들(GL1~GLn)에 각각 대응하고, 캐리 신호(CR1~CRn) 및 게이트 신호(G1~Gn)를 출력한다. 더미 스테이지들(SSTn+1~SSTn+8)은 캐리 신호들(CRn+1~CRn+8)을 출력한다.
게이트 구동회로(360)는 도 1에 도시된 구동 제어부(120)로부터 8개의 클럭 신호들(CK1~CK4, CK1b~CK4b)을 수신한다. 스테이지들(SST1, SST9, SST17, ...)은 클럭 신호(CK1)에 응답해서 동작한다. 스테이지들(SST2, SST10, SST18, ...)은 클럭 신호(CK2)에 응답해서 동작한다. 스테이지들(SST3, SST11, SST19, ...)은 클럭 신호(CK3)에 응답해서 동작한다. 스테이지들(SST4, SST12, SST20, ...)은 클럭 신호(CK4)에 응답해서 동작한다. 스테이지들(SST5, SST13, SST21, ...)은 클럭 신호(CK1b)에 응답해서 동작한다. 스테이지들(SST6, SST14, SST22, ...)은 클럭 신호(CK2b)에 응답해서 동작한다. 스테이지들(SST7, SST15, SST23, ...)은 클럭 신호(CK3b)에 응답해서 동작한다. 스테이지들(SST8, SST16, SST24, ...)은 클럭 신호(CK4b)에 응답해서 동작한다. 더미 스테이지들(SSTn+1~SSTn+8)은 클럭 신호들(CK1~CK4, CK1b~CK4b)에 각각 응답해서 동작한다.
스테이지들(SSTk)(단, 1≤<k≤4)은 수직 동기 시작 신호(SSTV), 다음 캐리 신호(CRk+1), 다음 캐리 신호(CRk+2), 다음 캐리 신호(CRk+4) 및 다음 캐리 신호(CRk+8)를 입력받고 캐리 신호(CRk) 및 게이트 신호(Gk)를 출력한다.
스테이지들(SSTk)(단, 4<k≤n)은 이전 캐리 신호(CRk-4), 이전 캐리 신호(CRk-1), 다음 캐리 신호(CRk+2), 다음 캐리 신호(CRk+3), 다음 캐리 신호(CRk+4) 및 다음 캐리 신호(CRk+8)를 입력받고 캐리 신호(CRk) 및 게이트 신호(Gk)를 출력한다.
더미 스테이지(SSTn+1)는 이전 캐리 신호(CRn-3), 이전 캐리 신호(CRn), 다음 캐리 신호(CRn+3), 다음 캐리 신호(CRn+4), 다음 캐리 신호(CRn+5) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+1)를 출력한다. 더미 스테이지(SSTn+2)는 이전 캐리 신호(CRn-2), 이전 캐리 신호(CRn+1), 다음 캐리 신호(CRn+4), 다음 캐리 신호(CRn+5), 다음 캐리 신호(CRn+6) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+2)를 출력한다. 더미 스테이지(SSTn+3)는 이전 캐리 신호(CRn-1), 이전 캐리 신호(CRn+2), 다음 캐리 신호(CRn+5), 다음 캐리 신호(CRn+6), 다음 캐리 신호(CRn+7) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+3)를 출력한다. 더미 스테이지(SSTn+4)는 이전 캐리 신호(CRn), 이전 캐리 신호(CRn+3), 다음 캐리 신호(CRn+6), 다음 캐리 신호(CRn+7), 다음 캐리 신호(CRn+8) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+4)를 출력한다. 더미 스테이지(SSTn+5)는 이전 캐리 신호(CRn+1), 이전 캐리 신호(CRn+4), 다음 캐리 신호(CRn+7) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+5)를 출력한다. 더미 스테이지(SSTn+6)는 이전 캐리 신호(CRn+2), 이전 캐리 신호(CRn+5), 다음 캐리 신호(CRn+7) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+6)를 출력한다. 더미 스테이지(SSTn+7)는 이전 캐리 신호(CRn+3), 이전 캐리 신호(CRn+6), 다음 캐리 신호(CRn+8) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+7)를 출력한다. 더미 스테이지(SSTn+8)는 이전 캐리 신호(CRn+4), 이전 캐리 신호(CRn+7) 및 수직 개시 신호(SSTV)를 각각 입력받고, 캐리 신호(CRn+8)를 출력한다.
도 6에 도시되지 않았으나, 복수의 스테이지들(SST1~SSTn) 및 더미 스테이지들(SSTn+1~SSTn+8) 각각은 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)과 연결된다. 이 실시예에서, 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 갖는다. 다른 예에서, 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)은 동일한 전압 레벨을 가질 수 있다.
도 9는 도 6에 도시된 스테이지들 중 어느 하나의 구성을 예시적으로 보여주는 도면이다.
도 9를 참조하면, 스테이지(SSTk)(단, 3<k≤n)는 제1 출력부(410), 제2 출력부(420), 제어부(430), 인버터부(440), 제1 풀다운부(450), 제2 풀다운부(460) 및 디스챠지부(470)를 포함한다. 도 7에 도시된 스테이지(SSTk)의 구성 및 동작은 도 3에 도시된 스테이지(STk)의 동작과 유사하므로 중복되는 설명은 생략한다.
도 10은 도 9에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 10를 참조하면, 픽셀(PX)은 게이트 신호(Gk)의 프리챠지 구간(PC)인 제1 구간(d1) 및 제2 구간(d2) 동안 정극성 데이터 신호(+) 및 음극성 데이터 신호(-)로 순차적으로 프리챠지되고, 제3 구간(d3)에는 프리챠지되지 않는다. 또한 픽셀(PX)은 메인챠지 구간(MC)인 제4 구간(t4) 동안 데이터 라인을 통해 수신되는 음극성 데이터 신호(-)로 챠지된다. 그러므로 도 1에 도시된 데이터 구동회로들(141~146)이 정극성 데이터 신호(+) 및 부극성 데이터 신호(-)를 제2 방향(X2)으로 매 라인마다 번갈아 데이터 라인들(DL1~DLm)로 각각 제공하는 경우, 프리챠지 구간(PC) 중 메인챠지 구간(MC) 바로 이전의 제3 구간(t3)에는 프리챠지하지 않음으로써 픽셀(PX)의 충전율이 향상될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시 패널
120: 구동 제어부 130: 인쇄 회로 기판
141~148: 데이터 구동회로 151-156: 데이터 구동회로 집적 회로
160: 게이트 구동회로
120: 구동 제어부 130: 인쇄 회로 기판
141~148: 데이터 구동회로 151-156: 데이터 구동회로 집적 회로
160: 게이트 구동회로
Claims (19)
- 표시패널의 게이트 라인들에 게이트 신호들을 제공하는 스테이지들을 포함하는 게이트 구동회로에 있어서, 상기 스테이지들 중 k번째(여기서 k는 4 이상의 자연수) 스테이지는,
제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터;
제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터;
디스챠지 노드와 연결되고, 상기 디스챠지 노드의 신호에 응답해서 상기 제1 출력 트랜지스터의 출력 전극을 풀 다운시키는 풀다운부; 및
k+1번째 스테이지로부터 출력되는 k+1번째 캐리 신호에 응답해서 k-1번째 스테이지로부터 출력되는 k-1번째 캐리 신호를 상기 디스챠지 노드로 출력하는 디스챠지부를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 1 항에 있어서,
상기 디스챠지부는,
k+3번째 스테이지로부터 출력되는 k+3번째 캐리 신호에 응답해서 k+2번째 스테이지로부터 출력되는 k+2번째 캐리 신호를 상기 디스챠지 노드로 더 출력하는 것을 특징으로 하는 게이트 구동회로. - 제 2 항에 있어서,
상기 디스챠지부는,
상기 디스챠지 노드와 상기 k-1번째 캐리 신호 사이에 연결되고. 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터; 및
상기 디스챠지 노드와 상기 k+2번째 캐리 신호 사이에 연결되고, 상기 k+3번째 캐리 신호와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 3 항에 있어서,
k-3번째 스테이지로부터 출력되는 k-3번째 캐리 신호, k+6번째 스테이지로부터 출력되는 k+6번째 캐리 신호 및 상기 k+3번째 스테이지로부터 출력되는 상기 k+3번째 캐리 신호에 응답해서 상기 제1 노드 및 제2 노드의 전위를 제어하는 제어부를 더 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 4 항에 있어서,
상기 풀다운부는,
상기 제1 출력 트랜지스터의 출력 전극과 제1 접지 전압 사이에 연결되고, 상기 디스챠지 노드와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터; 및
상기 제1 출력 트랜지스터의 출력 전극과 상기 제1 접지 전압 사이에 연결되고, 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 1 항에 있어서,
상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된 제1 커패시터; 및
상기 제2 출력 트랜지스터의 상기 출력전극과 상기 제2 출력 트랜지스터의 상기 제어전극 사이에 접속된 제2 커패시터를 더 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 6 항에 있어서,
상기 제2 커패시터의 커패시턴스는 상기 제1 커패시터의 커패시턴스보다 큰 것을 특징으로 하는 게이트 구동회로. - 표시패널의 게이트 라인들에 게이트 신호들을 제공하는 스테이지들을 포함하는 게이트 구동회로에 있어서, 상기 스테이지들 중 k번째(여기서 k는 5 이상의 자연수) 스테이지는,
제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터;
제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터;
디스챠지 노드와 연결되고, 상기 디스챠지 노드의 신호에 응답해서 상기 제1 출력 트랜지스터의 출력 전극을 풀 다운시키는 풀다운부; 및
k+2번째 스테이지로부터 출력되는 k+2번째 캐리 신호에 응답해서 k-1번째 스테이지로부터 출력되는 k-1번째 캐리 신호를 상기 디스챠지 노드로 출력하는 디스챠지부를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 8 항에 있어서,
상기 디스챠지부는,
k+4번째 스테이지로부터 출력되는 k+4번째 캐리 신호에 응답해서 k+3번째 스테이지로부터 출력되는 k+3번째 캐리 신호를 상기 디스챠지 노드로 더 출력하는 것을 특징으로 하는 게이트 구동회로. - 제 9 항에 있어서,
상기 디스챠지부는,
상기 디스챠지 노드와 상기 k-1번째 캐리 신호 사이에 연결되고. 상기 k+2번째 캐리 신호와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터; 및
상기 디스챠지 노드와 상기 k+3번째 캐리 신호 사이에 연결되고, 상기 k+4번째 캐리 신호와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 10 항에 있어서,
k-4번째 스테이지로부터 출력되는 k-4번째 캐리 신호, k+8번째 스테이지로부터 출력되는 k+8번째 캐리 신호 및 상기 k+4번째 스테이지로부터 출력되는 상기 k+4번째 캐리 신호에 응답해서 상기 제1 노드 및 제2 노드의 전위를 제어하는 제어부를 더 포함하는 것을 특징으로 하는 게이트 구동회로. - 제 11 항에 있어서,
상기 풀다운부는,
상기 제1 출력 트랜지스터의 출력 전극과 제1 접지 전압 사이에 연결되고, 상기 디스챠지 노드와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터; 및
상기 제1 출력 트랜지스터의 출력 전극과 상기 제1 접지 전압 사이에 연결되고, 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로. - 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
일정한 주기로 데이터 신호의 극성을 반전하여 상기 데이터 라인들을 구동하는 데이터 구동회로와;
클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하기 위한 복수의 게이트 신호들을 출력하는 게이트 구동회로; 및
상기 데이터 신호를 상기 데이터 구동회로로 제공하고, 상기 클럭 신호를 상기 게이트 구동회로로 제공하는 구동 제어부를 포함하되,
상기 게이트 구동회로는 복수의 스테이지들을 포함하고,
상기 복수의 스테이지들 중 k번째(여기서 k는 4 이상의 자연수) 스테이지는,
제1 노드에 접속된 제어 전극, 상기 클럭 신호를 수신하는 입력 전극 및 k번째 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터;
제1 노드에 접속된 제어 전극, 클럭 신호를 수신하는 입력 전극 및 k번째 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터;
디스챠지 노드와 연결되고, 상기 디스챠지 노드의 신호에 응답해서 상기 제1 출력 트랜지스터의 출력 전극을 풀 다운시키는 풀다운부; 및
k+1번째 스테이지로부터 출력되는 k+1번째 캐리 신호에 응답해서 k-1번째 스테이지로부터 출력되는 k-1번째 캐리 신호를 상기 디스챠지 노드로 출력하는 디스챠지부를 포함하는 것을 특징으로 하는 표시 장치. - 제 13 항에 있어서,
상기 디스챠지부는,
k+3번째 스테이지로부터 출력되는 k+3번째 캐리 신호에 응답해서 k+2번째 스테이지로부터 출력되는 k+2번째 캐리 신호를 상기 디스챠지 노드로 더 출력하는 것을 특징으로 하는 표시 장치. - 제 14 항에 있어서,
상기 디스챠지부는,
상기 디스챠지 노드와 상기 k-1번째 캐리 신호 사이에 연결되고. 상기 k+1번째 캐리 신호와 연결된 제어 전극을 포함하는 제1 디스챠지 트랜지스터; 및
상기 디스챠지 노드와 상기 k+2번째 캐리 신호 사이에 연결되고, 상기 k+3번째 캐리 신호와 연결된 제어 전극을 포함하는 제2 디스챠지 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치. - 제 15 항에 있어서,
k-3번째 스테이지로부터 출력되는 k-3번째 캐리 신호, k+6번째 스테이지로부터 출력되는 k+6번째 캐리 신호 및 상기 k+3번째 스테이지로부터 출력되는 상기 k+3번째 캐리 신호에 응답해서 상기 제1 노드 및 제2 노드의 전위를 제어하는 제어부를 더 포함하는 것을 특징으로 하는 표시 장치. - 제 16 항에 있어서,
상기 풀다운부는,
상기 제1 출력 트랜지스터의 출력 전극과 제1 접지 전압 사이에 연결되고, 상기 디스챠지 노드와 연결된 제어 전극을 포함하는 제1 풀다운 트랜지스터; 및
상기 제1 출력 트랜지스터의 출력 전극과 상기 제1 접지 전압 사이에 연결되고, 상기 제2 노드와 연결된 제어 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치. - 제 13 항에 있어서,
상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된 제1 커패시터; 및
상기 제2 출력 트랜지스터의 상기 출력전극과 상기 제2 출력 트랜지스터의 상기 제어전극 사이에 접속된 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치. - 제 18 항에 있어서,
상기 제2 커패시터의 커패시턴스는 상기 제1 커패시터의 커패시턴스보다 큰 것을 특징으로 하는 표시 장치.
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