KR102007906B1 - 표시 패널 - Google Patents

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Abstract

본 발명은 게이트선 및 데이터선을 포함하는 표시 영역, 및 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하며, 상기 스테이지는 인버터부, 출력부를 포함하는 게이트 구동부를 포함하며, 상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하며, 상기 제1 트랜지스터의 입력 단자는 클록 신호가 인가되며, 제어 단자는 Q 접점과 연결되어 있으며, 출력 단자는 게이트 전압 출력 단자와 연결되어 게이트 전압이 출력되고, 상기 인버터의 출력 전압 중 저전압은 상기 출력부에 의하여 출력되는 게이트 전압의 저전압 보다 낮은 제2 저전압을 가지거나 게이트 전압의 저전압을 가지 표시 장치에 대한 것이다.

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 표시 패널에 집적된 게이트 구동부를 가지는 표시 패널에 대한 것이다.

표시 패널 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.

이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다.

그렇지만, 이와 같이 집적된 게이트 구동부의 내부에 형성된 박막 트랜지스터는 게이트 신호를 내보내는 동안 일정 수준의 누설 전류가 발생되어 출력이 저하되어 게이트 전압의 레벨이 저하되는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 표시 패널에 실장된 게이트 구동부가 출력하는 게이트 온 전압의 레벨이 낮아지지 않거나 누설 전류로 인하여 문제가 발생하지 않도록 하기 위한 것이다.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 장치는 게이트선 및 데이터선을 포함하는 표시 영역, 및 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하며, 상기 스테이지는 인버터부, 출력부를 포함하는 게이트 구동부를 포함하며, 상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하며, 상기 제1 트랜지스터의 입력 단자는 클록 신호가 인가되며, 제어 단자는 Q 접점과 연결되어 있으며, 출력 단자는 게이트 전압 출력 단자와 연결되어 게이트 전압이 출력되고, 상기 인버터의 출력 전압 중 저전압은 상기 출력부에 의하여 출력되는 게이트 전압의 저전압 보다 낮은 제2 저전압을 가진다.

상기 인버터부는 적어도 두 개의 트랜지스터를 포함하며, 상기 적어도 두 개의 트랜지스터가 상기 제2 저전압과 연결되어 있을 수 있다.

상기 스테이지는 제어 단자는 상기 인버터의 상기 출력 전압을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 노이즈 제거부를 더 포함할 수 있다.

상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함할 수 있다.

상기 노이즈 제거부는 제어 단자는 전단 스테이지의 상기 인버터의 상기 출력 전압을 인가받으며, 입력 단자는 상기 게이트 전압 출력 단자와 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함할 수 있다.

상기 스테이지는 입력 단자는 상기 클록 신호가 인가되며, 제어 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 전달 신호 출력 단자와 연결되어 전달 신호가 출력되는 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부를 더 포함할 수 있다.

상기 풀다운부는 제어 단자는 상기 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 전달 신호 출력 단자와 연결되어 있으며, 상기 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함할 수 있다.

상기 풀다운부는 다다음단의 상기 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함할 수 있다.

상기 트랜지스터는 모두 산화물 반도체를 포함할 수 있다.

상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함할 수 있다.

상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함할 수 있다.

상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함할 수 있다.

상기 스테이지는 제어 단자는 상기 인버터의 상기 출력 전압을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 노이즈 제거부를 더 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 표시 장치는 게이트선 및 데이터선을 포함하는 표시 영역, 및 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하며, 상기 스테이지는 인버터부, 출력부를 포함하는 게이트 구동부를 포함하며, 상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하며, 상기 제1 트랜지스터의 입력 단자는 클록 신호가 인가되며, 제어 단자는 Q 접점과 연결되어 있으며, 출력 단자는 게이트 전압 출력 단자와 연결되어 게이트 전압이 출력되고, 상기 인버터의 출력 전압 중 저전압은 상기 출력부에 의하여 출력되는 게이트 전압의 저전압을 가진다.

상기 인버터부는 출력 단자는 상기 게이트 전압의 저전압보다 낮은 제2 저전압과 연결되어 있는 적어도 두 개의 트랜지스터를 포함할 수 있다.

이상과 같이 표시 패널에 실장된 게이트 구동부의 트랜지스터 중 일부 트랜지스터의 출력 단자를 보다 낮은 저전압과 연결하여 해당 트랜지스터에 걸리는 전압 차이를 줄여 게이트 구동부가 출력하는 게이트 온 전압의 레벨이 낮아지지 않거나 누설 전류로 인하여 문제가 발생하지 않도록 한다.

도 1은 본 발명의 실시예에 따른 따른 표시 패널의 평면도이다.
도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 3은 본 발명의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 4는 산화물 반도체를 포함하는 박막 트랜지스터의 전압에 따른 전류 그래프이다.
도 5 내지 도 7은 본 발명의 실시예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.
도 8 내지 도 12는 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 13은 또 다른 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 14는 도 13의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 15 내지 도 19는 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 20은 본 발명의 또 다른 실시예에 따른 따른 표시 장치의 평면도이다.
도 21은 도 20의 실시예에서 사용된 클록 신호의 파형도이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 장치에 대하여 도 1을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 따른 표시 장치의 평면도이다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(500)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450) 따위의 필름의 위에 형성된 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받는다. 한편, 게이트 구동부(500) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450) 따위의 필름 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 레벨의 저 전압(Vss1, Vss2)을 제공하는 신호를 포함한다. 실시예에 따라서는 저전압을 한 종류만 가질 수도 있다.

표시 영역(300)은 액정 표시 패널인 경우에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst) 등을 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시 패널로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시 패널을 예로 들어 설명한다.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.

각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 패널의 화소(PX)구조도 다양한 실시예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 1의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 상측에 위치하는 실시예를 도시하고 있다.

게이트 구동부(500)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)과 게이트 오프 전압보다 낮은 제2 저전압(Vss2)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.

게이트 구동부(500)로 인가되는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 제1 저전압(Vss1) 및 제2 저전압(Vss2)은 도 1에서와 같이 데이터 드라이버 IC(460)가 위치하는 가요성 인쇄 회로막(450) 중 가장 게이트 구동부(500)와 가까운 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)따위의 필름으로 전달된다.

이상에서는 표시 장치의 전체적인 구조에 대하여 살펴보았다.

이하에서는 본 발명과 관련된 게이트 구동부(500) 및 게이트선(G1-Gn)을 중심으로 살펴본다.

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

도 2에서는 게이트 구동부(500)를 블록화하여 상세하게 도시하고 있다.

도 2에서 표시 영역(300)을 저항(Rp)과 커패시턴스(Cp)로 나타내었다. 이는 게이트선(G1-Gn), 액정 커패시터(Clc) 및 유지 커패시터(Cst)는 각각 저항값 및 커패시턴스를 가지며, 이들을 모두 합하여 하나의 저항(Rp) 및 하나의 커패시턴스(Cp)로 나타낸 것이다. 즉, 게이트선은 도 2에서 도시하고 있는 바와 같이 회로적으로는 저항(Rp)과 커패시턴스(Cp)를 가지는 것으로 표시할 수 있다. 이들 값은 하나의 게이트선이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다른 값을 가질 수 있다. 스테이지(SR)에서 출력된 게이트 전압은 게이트선으로 전달된다.

이하 게이트 구동부(500)를 살펴본다.

게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1, SR2, SR3, SR4···)를 포함한다. 각 스테이지(SR1, SR2, SR3, SR4…)는 세 개의 입력 단자(IN1, IN2, IN3), 하나의 클록 입력 단자(CK), 두 개의 전압 입력 단자(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT), 전달 신호 출력 단자(CRout) 및 인버터 신호 출력 단자(IVTout)를 포함한다.

우선 제1 입력 단자(IN1)는 전단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.

제2 입력 단자(IN2)는 다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다.

n-1번째 게이트선(Gn-1)에 연결된 스테이지(SRn-1; 도시하지 않음) 및 n번째 게이트선(Gn)에 연결된 스테이지(SRn; 도시하지 않음)는 다음단 및 다다음단의 스테이지로부터 전달 신호(CR)를 입력받기 위하여 더미 스테이지를 두 개 형성할 수 있다. 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 한다. 하지만, 더미 스테이지(SRn+1, SRn+2)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.

한편, 제3 입력 단자(IN3)는 전단 스테이지의 인버터 신호 출력 단자(IVTout)에 연결되어 이전 단의 인버터 신호(IVT)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 이에 대응하는 신호를 별도로 생성하여 입력시키거나 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)에서 이와 타이밍이 적합한 신호를 생성하도록 하여 이를 전달받을 수도 있다. 즉, 해당 스테이지에서 게이트 온 전압이 인가되는 1H 구간에서는 저전압(Vss1 또는 Vss2)이 인가되는 타이밍을 가지는 신호를 출력 제어 신호(OCS)라 한다.

클록 입력 단자(CK)에는 클록 신호가 인가되는데, 다수의 스테이지 중 홀수번째 스테이지의 클록 입력 단자(CK)에는 제1 클록 신호(CKV)이 인가되고, 짝수번째 스테이지의 클록 입력 단자(CK)에는 제2 클록 신호(CKVB)이 인가된다. 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대되는 클록 신호이다.

제1 전압 입력 단자(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(Vss1)이 인가되며, 제2 전압 입력 단자(Vin2)에는 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)이 인가된다. 제1 저전압(Vss1) 및 제2 저전압(Vss2)의 전압값은 실시예에 따라 다양할 수 있는데, 본 실시예에서는 제1 저전압(Vss1)값으로 -6V를 사용하며, 제2 저전압(Vss2)값으로 -10V를 사용한다. 즉, 제2 저전압(Vss2)이 제1 저전압(Vss1)보다 더 낮은 전압을 사용한다.

게이트 구동부(500)의 동작을 살펴보면 아래와 같다.

먼저, 제1 스테이지(SR1)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)로부터 제공되는 전달 신호(CR), 그리고 제3 입력 단자(IN3)를 통해 출력 제어 신호를 입력 받아 첫 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제2 스테이지(SR2)의 제3 입력 단자(IN3)로 전달한다.

제2 스테이지(SR2)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 입력 단자(IN2)를 통해 제3 스테이지(SR3)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제3 입력 단자(IN3)를 통해 제1 스테이지(SR1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 두 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1) 및 제1 스테이지(SR1)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제3 스테이지(SR3)의 제3 입력 단자(IN3)로 전달한다.

한편, 제3 스테이지(SR3)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를 입력 받고, 제1 입력 단자(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 입력 단자(IN2)를 통해 제4 스테이지(SR4)로부터 제공되는 전달 신호(CR)를, 그리고 제3 입력 단자(IN3)를 통해 제2 스테이지(SR2)로부터 제공되는 인버터 신호(IVT)를 입력 받아 세 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력 단자(IN1) 및 제2 스테이지(SR2)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제4 스테이지(SR4)의 제3 입력 단자(IN3)로 전달한다.

상기와 같은 동일 방법으로, n번째 스테이지(SRn)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를 입력 받고, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 및 제3 입력 단자(IN2)를 통해 제n+1 스테이지(SRn+1; 더미 스테이지)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제3 입력 단자(IN3)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 n번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 스테이지(SRn+1; 더미 스테이지)의 제1 입력 단자(IN1) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제n+1 스테이지(SRn+1; 더미 스테이지)로 전달 한다.

도 2를 통하여 전체적인 게이트 구동부(500)의 스테이지(SR) 연결 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 게이트 구동부의 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.

도 3은 본 발명의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

본 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 노이즈 제거부(515) 및 풀다운부(516)를 포함한다.

먼저, 입력부(511)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점(이하 제1 노드라고도 함)과 연결되어 있다. 입력부(511)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.

인버터부(512)는 4 개의 트랜지스터(제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함한다. 먼저, 제12 트랜지스터(Tr12)는 다이오드 연결되어 제어 단자가 연결된 일단(입력단)은 클록 입력 단자(CK)와 연결되어 있으며, 타단(출력단)은 제7 트랜지스터(Tr7)의 제어 단자 및 제13 트랜지스터(Tr13)의 입력 단자와 연결되어 있다. 제7 트랜지스터(Tr7)는 제어 단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 입력 단자는 클록 입력 단자(CK)와 연결되어 있고, 출력 단자는 I 접점(인버터 노드 또는 제2 노드라고도 함)과 연결되어 있다. 제8 트랜지스터(Tr8)는 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 입력 단자는 I 접점과 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제13 트랜지스터(Tr13)는 입력단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같은 연결에 의하여 클록 신호로 하이 신호가 인가되면, 제12 및 제7 트랜지스터(Tr12, Tr7)에 의하여 각각 제8 및 제13 트랜지스터(Tr8, Tr13)의 입력 단자로 전달되어 I 접점이 하이 전압을 가지며, 전달된 하이 신호는 본단 스테이지의 전달 신호 출력 단자(CRout)에서 전달 신호(CR)가 출력되면 I 접점의 전압을 제2 저전압(VSS2)으로 낮춘다. 그 결과 인버터부(512)의 I 접점은 본단 스테이지의 전달 신호(CR) 및 게이트 온 전압과 반대의 전압 레벨을 가진다.

전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력 단자에는 클록 입력 단자(CK)가 연결되어 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어 단자는 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력 단자는 전달 신호(CR)를 출력하는 전달 신호 출력 단자(CRout)와 연결되어 있다. 여기서 제어 단자와 출력 단자 사이에는 기생 커패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력 단자는 전달 신호 출력 단자(CRout), 뿐만 아니라 노이즈 제거부(515) 및 풀다운부(516)와 연결되어 제2 저전압(Vss2)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제2 저전압(Vss2)값을 가진다.

출력부(514)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 단자는 Q 접점에 연결되고, 입력 단자는 클록 입력 단자(CK)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받으며, 제어 단자와 출력 단자 사이에는 제1 커패시터(C1)가 형성되며, 출력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있다. 또한, 출력 단자는 노이즈 제거부(515) 및 풀다운부(516)와 연결되어 있으며, 노이즈 제거부(515) 및 풀다운부(516)를 통하여 제1 전압 입력 단자(Vin1)와 연결되어 있다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(Vss1)값을 가진다. 이와 같은 출력부(514)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다. Q 접점의 전압에 의하여 제1 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 전압차가 발생하고 이 전압차가 제1 커패시터(C1)에 저장된 후 클록 신호에 의하여 하이 전압이 인가되면, 충전된 전압이 부스트 업 되면서 높은 전압이 게이트 온 전압으로 출력된다.

노이즈 제거부(515)는 I 접점의 출력에 의하여 제어되는 부분으로, 5 개의 트랜지스터(제3 트랜지스터(Tr3), 제10 및 제10-1 트랜지스터(Tr10, Tr10-1), 제 11 트랜지스터(Tr11) 및 제11-1 트랜지스터(Tr11-1))을 포함한다. 제3 트랜지스터(Tr3)의 제어 단자는 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결(이하에서는 이를 간단하게 추가 연결이라 함)된 한 쌍의 트랜지스터로, 제어 단자는 모두 I 접점에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 I 접점의 전압에 따라서 Q 접점의 전압을 제2 저전압(Vss2)으로 변경시킨다. 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 I 접점 사이의 전압 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시예에 따라서 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 I 접점에 연결되어 있을 수 있다. 제11 트랜지스터(Tr11)은 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다. 제11-1 트랜지스터(Tr11-1)은 제어 단자가 제3 입력 단자(IN3)를 통하여 전단 스테이지의 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 I 접점(인버터 출력)의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 여기서, 제3 트랜지스터(Tr3)는 본 단 스테이지의 인버터 출력에 의하여 게이트 전압 출력 단자(OUT)를 제1 저전압(Vss1)으로 변경시키는 동작을 하고, 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 인버터 출력에 의하여 게이트 전압 출력 단자(OUT)를 제1 저전압(Vss1)으로 변경시키는 동작을 한다.

풀다운부(516)는 다음단 전달 신호(CR)에 의하여 제어되는 부분으로 4개의 트랜지스터(제2 트랜지스터(Tr2), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제17 트랜지스터(Tr17))을 포함한다. 제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결, 즉, 추가 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 제2 입력 단자(IN2)에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같이 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 다음 단의 캐리 신호 간의 전압(특히, 저전압에서의 전압) 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시예에 따라서 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 제2 입력 단자(IN2)에 연결되어 있을 수 있다. 제17 트랜지스터(Tr17)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다.

게이트 전압 및 전달 신호(CR)는 다양한 전압 값을 가질 수 있지만, 본 실시예에서는 게이트 온 전압은 25V, 게이트 오프 전압 및 제1 저전압(Vss1)은 -5V를 가지며, 전달 신호(CR)의 하이(high) 전압은 25V, 로우(low) 전압 및 제2 저전압(Vss2)은 -10V를 가진다. 이하에서는 이상의 전압 레벨을 기초로 동작을 설명한다.

종합하면, 하나의 스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513), 출력부(514)가 동작하여 전달 신호(CR)의 하이(high) 전압 및 게이트 온 전압을 출력하며, 전단 및 다음단의 전달 신호(CR)에 의하여 전달 신호(CR)는 하이(high) 전압에서 제2 저전압(Vss2)으로 낮아지며, 게이트 온 전압은 제1 저전압(Vss1)으로 낮아져 게이트 오프 전압이 된다.

이상과 같은 구조는 다음과 같은 특징을 가질 수 있다.

먼저, 인버터부(512)의 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)는 출력 단자가 제2 저전압(Vss2)와 연결되어 있다. 그 결과 I 접점의 낮은 전압값으로 제2 저전압(Vss2)값을 가지도록 한다. 이는 인버터의 출력인 I 접점의 전압을 제어 단자로 받는 노이즈 제거부(515)의 트랜지스터에 영향을 준다. 예를 들어 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 제어 단자의 전압(I 접점 전압) 중 낮은 전압(제2 저전압(Vss2))과 출력 단자의 전압(제2 저전압(Vss2))간의 전압 레벨 차이가 없어져 박막 트랜지스터의 소스와 게이트 전극 사이의 전압 차이가 0이 되어 누설 전류가 발생하지 않는다. 이러한 점은 박막 트랜지스터의 채널층을 산화물 반도체로 사용한 경우에도 유지될 수 있다. 일반적으로 산화물 반도체를 사용하는 박막 트랜지스터는 비정질 실리콘을 사용한 박막 트랜지스터에 비하여 누설전류가 10배 이상 발생하므로 산화물 반도체를 사용하는 경우 누설 전류를 줄일 필요가 있다. 산화물 반도체를 사용한 박막 트랜지스터의 특성은 도 4에서 그래프로 도시하고 있다.

도 4는 산화물 반도체를 포함하는 박막 트랜지스터의 전압에 따른 전류 그래프이며, 가로축은 게이트 전극과 소스 전극 사이의 전압차이며, 세로축은 소스 전극과 드레인 전극 사이의 전류(누설 전류)를 나타낸다.

도 4에서 도시하고 있는 바와 같이 산화물 반도체를 사용하는 박막 트랜지스터는 전압의 변화에 민감하게 누설 전류가 급감하는 것을 확인할 수 있어 게이트 전극과 소스 전극간의 전압 차이를 줄여주는 것이 누설 전류로 인한 문제를 제거하는 방법이다.

도 3의 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)와 달리 출력 단자가 제1 저전압(Vss1)에 연결된 경우에는 I 접점의 저전압이 -5V값을 가지게 되는데, 이 경우 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 제2 저전압(Vss2)인 -10V와 제어 단자에는 -5V의 저전압이 인가되므로 5V의 전압 차이가 발생하게 된다. 이를 도 4에서 보면, 약 10의 4승배의 전류가 흐르는 것을 알 수 있어 누설 전류가 상대적으로 크다는 것을 알 수 있다. 그러므로 도 3과 같이 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)의 출력 단자가 제2 저전압(Vss2)에 연결되어 노이즈 제거부(515)에 포함된 트랜지스터의 누설 전류를 줄일 수 있고 Q 접점의 전류 누설로 인하여 게이트 온 전압이 충분한 전압값을 가지지 못하는 것을 막을 수 있다.

Q 접점의 전류 누설을 줄이기 위하여 도 3의 실시예에서는 한 쌍의 박막 트랜지스터를 추가 연결(입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결)한 구조를 가진다. 제9 및 제9-1 트랜지스터와 제10 및 제10-1 트랜지스터이다. 두 쌍의 트랜지스터는 모두 Q 접점의 전압을 제2 저전압(Vss2)으로 낮추는 동작을 하며, 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 다음단 스테이지의 전달 신호(CR)에 따라서 동작하며, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 인버터 출력(I 접점 전압)에 의하여 동작한다. 이들 트랜지스터를 이와 같이 추가 연결한 구조의 한 쌍의 트랜지스터로 형성한 것은 하나의 트랜지스터로 형성하였을 때에 비하여 누설 전류를 줄일 수 있기 때문이다. 즉, 제어 단자에 인가되는 전압과 제2 저전압 사이의 전압 차이로 인하여 트랜지스터가 턴 오프 상태에서도 누설 전류가 발생하지만, 두 개의 트랜지스터를 추가 연결하면 두 트랜지스터가 이들 전압 차이를 나누어 가지게 되므로 트랜지스터를 통하여 누설 전류가 감소하게 된다. 특히 산화물 반도체를 사용하는 박막 트랜지스터의 경우 도 4에서와 같이 전압이 증가함에 따라서 기하 급수적으로 누설 전류가 높아지지만, 전압이 반으로 떨어지면, 누설 전류도 반 이상 줄기 때문에 누설 전류를 줄일 수 있다.

또한, 도 3의 실시예에서는 제11-1 트랜지스터(Tr11-1)에 의하여 전단 스테이지의 I 접점 전압(인버터 출력)을 이용하여 본 단 스테이지에서 플로팅되는 구간을 플로팅되지 않도록 잡아주어 게이트 전압을 안정화시킨다. 이에 의하여 클록 신호가 반전되면서 발생하는 노이즈에 대해서도 게이트 전압을 저전압으로 유지시킬 수 있다.

또한, 도 3의 실시예에서는 제17 트랜지스터(Tr17)를 사용하여 클록 신호의 지연에 의하여 전달 신호(CR)의 출력단에서 발생하는 노이즈(Glitch noise)를 다음 스테이지의 전달 신호(CR)에 기초하여 제거하도록 한다.

또한, 도 3의 실시예에서는 다다음단 스테이지의 신호(예를 들면 전달 신호(CR))를 이용하여 본단 스테이지를 안정화시키는 트랜지스터 및 배선을 삭제하였다. 실시예에 따라서는 이러한 트랜지스터를 사용하여 본 단 스테이지의 Q 접점 또는 I 접점의 전압을 안정화시킬 수 있지만, 도 3의 실시예에서는 이를 삭제하여 스테이지 간의 배선 연결을 간략화 하였으며, 스테이지에서도 트랜지스터를 하나 삭제하여 그 크기를 줄였다. 그 결과 표시 장치에서 화상을 표시하는 표시 영역 이외의 주변 영역에 포함된 게이트 구동부의 크기를 줄여 좁은 베젤(bezel)을 가지도록 할 수 있다.

또한, 도 3의 실시예에서는 제9 및 제9-1 트랜지스터의 출력 단자가 제2 저전압(Vss2)과 연결되도록 형성하고 있다. 이는 Q 접점에서 발생하는 딜레이 현상에 의하여 게이트 전압이 떨어지는 시간이 지연되는 것을 개선한다. 즉, 보다 낮은 전압으로 Q 접점의 전압을 낮추어 게이트 전압도 빠르게 저전압으로 낮아지도록 한다. 그 결과 제2 트랜지스터(Tr2)와 같이 게이트 전압 출력 단자(OUT)의 전압을 풀 다운 시키는 트랜지스터의 크기를 줄일 수 있다. 이와 같이 스테이지에 포함된 트랜지스터의 크기가 줄면, 각 스테이지의 크기가 줄어 좁은 베젤을 가지는 표시 장치를 구현할 수 있다.

이상과 같은 특징을 가지는 도 3의 실시예와 이상과 같은 특징을 가지지 않는 비교예를 도 5 내지 도 7을 통하여 비교해 본다.

도 5 내지 도 7은 본 발명의 실시예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.

도 5 내지 도 7에서 실선 그래프는 도 3의 실시예를 나타내며, 점선은 비교예를 보여주며, 산화물 반도체를 사용한 박막 트랜지스터를 기준으로 실험하였다.

도 5의 첫번째 그래프에 의하면, 비교예와 도 3의 실시예는 부스트 업된 전압 값은 동일하지만, 도 3의 실시예는 전류 누설이 적어 전압값이 유지되는데 비하여 비교예는 Q 접점에서의 전류 누설에 의하여 전압값이 떨어지는 것을 확인할 수 있다.

또한, 게이트 온 전압이 게이트 오프 전압으로 낮아질 때에도 도 3의 실시예는 약간의 지연과 함께 정확하게 떨어지지만, 비교예는 일정 레벨의 전압을 1H 정도의 기간 동안 유지하는 것을 확인할 수 있다. 이는 Q 접점에서의 전압 하강이 신속하게 일어나도록 하기 때문이다.

도 5의 두번째 그래프에서는 전달 신호(CR)의 출력에서 비교예에서는 클록 신호에 의하여 노이즈(Glitch noise; 확대된 도면 부분 참고)가 발생하는 것을 알 수 있다. 하지만, 도 3의 실시예에서는 노이즈가 제거된 것을 확인할 수 있다.

도 5의 세번째 그래프에서는 게이트 온 전압의 출력을 도시한 것으로 비교예와 도 3의 실시예는 차이가 없음을 알 수 있다. 즉, 비교예에서도 게이트 온 전압은 적절하게 생성하고 있지만, Q 접점의 전압과 전달 신호(CR)에서 문제가 있어 장시간 사용시 오동작의 문제가 발생할 우려가 크다.

도 5의 실시예는 60Hz의 구동에서 도 3의 실시예와 비교예를 실험한 결과였지만, 도 6에서는 그보다 저 주파수인 30Hz 및 10Hz에서의 결과치를 보여준다. 저 주파수 구동이 될수록 비교예에서는 문제점이 더 명확하게 나타나는 것을 볼 수 있지만, 도 3의 실시예에서는 60Hz에서와 차이가 없는 동작을 하는 것을 알 수 있다. 그 결과 소비 전력을 줄이기 위하여 정지 화상을 표시할 때 구동 주파수를 낮추더라도 도 3의 실시예에서는 게이트 구동부의 출력으로 인한 표시 품질의 저하가 발생하지 않음을 알 수 있다.

한편, 도 7에서는 노이즈(Glitch noise)로 인한 문제점을 명확하게 살펴보기 위하여 클록 신호(CKV)에 부하(load)를 크게 인가하고 그에 따른 결과 파형을 살펴보았다.

먼저 일반적인 부하의 크기에 6배를 한 경우(도 7의 상부 그래프)를 살펴보면, 도 7의 두번째 그래프에서와 같이 도 3의 실시예나 비교예 모두 도 5 및 도 6에 비하여 노이즈(Glitch noise)가 크게 발생하고 있지만, Q 접점의 전압이나 게이트 출력은 도 3의 실시예에서는 여전히 문제가 없음을 확인할 수 있다. 하지만, 비교예에서는 Q 접점의 전압이 저전압으로 떨어지는데 지연이 발생함을 알 수 있다.

또한, 부하를 10배 한 경우(도 7의 하부 그래프)에서도 도 3의 실시예나 비교예 모두 노이즈(Glitch noise)가 크게 발생하고 있지만, 도 3의 실시예는 Q 접점의 전압이나 게이트 출력은 문제가 없으며, 비교예는 Q 접점의 전압이 저전압으로 떨어지는데 지연이 발생하고 있다.

이상과 같이 도 3의 실시예에서는 게이트 전압, Q 접점의 전압 및 전달 신호에 있어서 양호한 특성을 제공하는 것을 확인할 수 있다.

도 3의 실시예에 대하여 변형된 실시예도 양호한 출력을 가진다. 이하에서는 이에 대하여 살펴본다.

먼저, 도 8 내지 도 12를 살펴본다.

도 8 내지 도 12는 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

도 8의 실시예는 도 3과 달리 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있다는 점에서 차이가 있다.

그 결과 추가 연결된 한 쌍의 트랜지스터(Tr9, Tr9-1)에 의하여 다음단 스테이지의 전달 신호(CR)에 의하여 본단 스테이지의 Q 접점의 전압이 제1 저전압(Vss1)으로 낮아진다.

도 8의 실시예에 의하여 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)에 의하여 Q 접점의 전압이 보다 낮은 제2 저전압(Vss2)으로 떨어지게 하지 않아 Q 접점의 전압이 저전압으로 떨어지는데 지연이 발생할 수 있지만, 풀다운부(516)의 다른 트랜지스터로 인하여 동작에는 문제가 없다. 또한, 도 5 내지 도 7에서 볼 수 있는 바와 같이 비교예도 게이트 온 전압의 출력에는 변화가 없어 본 실시예를 사용하는데 문제는 없다.

한편, 도 9의 실시예는 도 3의 실시예와 비교할 때 제17 트랜지스터(Tr17)가 제거되어 있다.

도 3의 실시예에서 제17 트랜지스터(Tr17)는 다음단 스테이지의 전달 신호(CR)에 의하여 본 단의 전달 신호(CR)를 제2 저전압(Vss2)로 낮추는 역할을 한다. 하지만, 인버터의 출력(I 접점의 전압)에 의하여 전달 신호(CR)를 제2 저전압으로 낮추어주는 제11 트랜지스터(Tr11)이 존재하므로 제17 트랜지스터(Tr17)가 없는 도 9의 실시예도 사용 가능하다.

도 9의 실시예는 도 8의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있는 변형도 가능하다.

한편, 도 10의 실시예는 도 3의 실시예와 비교할 때 제11-1 박막 트랜지스터(Tr11-1)가 제거되어 있다.

제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 I 접점(인버터 출력)의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시키는 동작을 하는 트랜지스터로 반전 클록에 의하여 생성된 전단 스테이지의 인버터 출력으로 게이트 전압을 저전압으로 낮추는 것이다. 하지만, 게이트 전압 출력을 제1 저전압으로 낮추는 트랜지스터는 제2 및 제3 트랜지스터(Tr2, Tr3)도 존재하므로 삭제되어도 동작하는데 문제가 없다.

도 10의 실시예는 도 8의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있거나 도 9의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되는 변형도 가능하다.

한편, 도 11의 실시예는 도 3의 실시예와 비교할 때 제9-1 및 제10-1 트랜지스터(Tr9-1, Tr10-1)이 제거되어 있다.

즉, 도 3의 실시예에서 추가 연결되어 있는 한 쌍의 트랜지스터를 하나의 트랜지스터로 변경한 구조이다. 도 3에서는 누설 전류를 줄이기 위하여 한 쌍의 트랜지스터(Tr9, Tr9-1, Tr10, Tr10-1)를 사용하였지만, 반드시 한 쌍의 트랜지스터가 필요한 것은 아니며, 하나의 트랜지스터의 채널의 폭 및 길이를 이용하여 박막 트랜지스터를 크게 형성할 수도 있다. 한편, 실시예에 따라서는 제9-1 박막 트랜지스터 및 제10-1 박막 트랜지스터 중 하나만 제거될 수도 있다.

도 11의 실시예는 도 8의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있거나 도 9의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되거나 도 10의 실시예와 같이 제9-1 또는 제10-1 트랜지스터(Tr9-1, Tr10-1)이 제거되어 있는 변형도 가능하다.

한편, 도 12의 실시예는 도 3의 실시예와 비교할 때 인버터부(512)가 제2 저전압(Vss2)과 연결되지 않고 제1 저전압(Vss1)과 연결되어 있다. 즉, 인버터부(512)의 제8 및 제13 트랜지스터(Tr8, Tr13)의 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있다. 도 12의 실시예에서는 I 접점의 전압을 제1 저전압(Vss1)으로 낮추게 되므로 I 접점의 전압을 제어 단자로 인가받는 트랜지스터가 영향을 받을 수 있다. 즉, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)의 트랜지스터의 제어 단자 및 출력 단자사이의 전압 차이가 발생하고 누설 전류가 발생할 수도 있지만, 산화물 반도체를 사용하지 않는 경우에는 누설 전류의 문제가 없고, 산화물 반도체를 사용하더라도 박막 트랜지스터의 누설 전류 특성이 좋도록 형성할 수도 있고, 도 3과 같이 추가 연결된 한 쌍의 트랜지스터를 통하여 누설 전류를 줄일 수도 있다. 그러므로 도 12의 실시예도 사용하는데 문제는 없다.

도 12의 실시예는 도 8의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있거나 도 9의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되거나 도 10의 실시예와 같이 제9-1 또는 제10-1 트랜지스터(Tr9-1, Tr10-1)이 제거되거나 도 11의 실시예와 같이 제8 및 제13 트랜지스터(Tr8, Tr13)의 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있는 변형도 가능하다.

이상과 같은 도 8 내지 도 12의 실시예와 달리 각 스테이지에서는 다다음단 스테이지의 전달 신호(CR)를 수신하여 동작하는 트랜지스터를 포함시킬 수 있다.

이하의 도 13 및 도 14를 참고하여 살펴본다.

도 13은 또 다른 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이고, 도 14는 도 13의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

도 13에서 도시하고 있는 게이트 구동부(500)를 살펴보면 아래와 같다.

게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1, SR2, SR3, SR4···)를 포함한다. 각 스테이지(SR1, SR2, SR3, SR4…)는 네 개의 입력 단자(IN1, IN2, IN3, IN4), 하나의 클록 입력 단자(CK), 두 개의 전압 입력 단자(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT), 전달 신호 출력 단자(CRout) 및 인버터 신호 출력 단자(IVTout)를 포함한다.

우선 제1 입력 단자(IN1)는 전단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.

제2 입력 단자(IN2)는 다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다. 또한, 제4 입력 단자(IN4)는 다다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다다음단의 전달 신호(CR)를 인가 받는다.

n-1번째 게이트선(Gn-1)에 연결된 스테이지(SRn-1; 도시하지 않음) 및 n번째 게이트선(Gn)에 연결된 스테이지(SRn; 도시하지 않음)는 다음단 및 다다음단의 스테이지로부터 전달 신호(CR)를 입력받기 위하여 더미 스테이지를 두 개 형성할 수 있다. 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 한다. 하지만, 더미 스테이지(SRn+1, SRn+2)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.

한편, 제3 입력 단자(IN3)는 전단 스테이지의 인버터 신호 출력 단자(IVTout)에 연결되어 이전 단의 인버터 신호(IVT)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 이에 대응하는 신호를 별도로 생성하여 입력시키거나 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)에서 이와 타이밍이 적합한 신호를 생성하도록 하여 이를 전달받을 수도 있다. 여기서, 첫번째 스테이지의 제3 입력 단자(IN3)로 입력되는 신호는 첫번째 게이트선(G1)에 게이트 온 전압이 인가되는 1H 구간에는 제2 저전압(Vss2)이 인가되며, 그 다음 1H 구간에서는 전달 신호(CR)의 고 전압(실시예에 따라서 다양할 수 있으나 본 실시예에서는 20V의 전압)이 인가될 필요가 있다. 이상과 같이 해당 스테이지에서 게이트 온 전압이 인가되는 1H 구간에서는 저전압(Vss1 또는 Vss2)이 인가되는 타이밍을 가지는 신호를 이하에서는 출력 제어 신호(OCS)라하며, 출력 제어 신호(OCS)는 실시예에 따라서 게이트 온 전압이 인가된 다음의 1H에서 고 전압(전달 신호(CR)의 고전압 또는 게이트 온 전압)이 인가되는 타이밍을 가질 수 있다. 이하에서는 출력 제어 신호(OCS)의 특성을 가지는 신호로 전단 스테이지 또는 본단 스테이지의 인버터 신호(IVT)를 사용하는 실시예를 중심으로 설명되어 있다. 하지만, 반드시 이에 한정되는 것은 아니다.

클록 입력 단자(CK)에는 클록 신호가 인가되는데, 다수의 스테이지 중 홀수번째 스테이지의 클록 입력 단자(CK)에는 제1 클록 신호(CKV)이 인가되고, 짝수번째 스테이지의 클록 입력 단자(CK)에는 제2 클록 신호(CKVB)이 인가된다. 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대되는 클록 신호이다.

제1 전압 입력 단자(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(Vss1)이 인가되며, 제2 전압 입력 단자(Vin2)에는 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)이 인가된다. 제1 저전압(Vss1) 및 제2 저전압(Vss2)의 전압값은 실시예에 따라 다양할 수 있는데, 본 실시예에서는 제1 저전압(Vss1)값으로 -6V를 사용하며, 제2 저전압(Vss2)값으로 -10V를 사용한다. 즉, 제2 저전압(Vss2)이 제1 저전압(Vss1)보다 더 낮은 전압을 사용한다.

게이트 구동부(500)의 동작을 살펴보면 아래와 같다.

먼저, 제1 스테이지(SR1)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 및 제4 입력 단자(IN2, IN4)를 통해 제2 스테이지(SR2) 및 제3 스테이지(SR3)로부터 각각 제공되는 전달 신호(CR), 그리고 제3 입력 단자(IN3)를 통해 출력 제어 신호를 입력 받아 첫 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제2 스테이지(SR2)의 제3 입력 단자(IN3)로 전달한다.

제2 스테이지(SR2)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 및 제4 입력 단자(IN2, IN4)를 통해 제3 스테이지(SR3) 및 제4 스테이지(SR4)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제3 입력 단자(IN3)를 통해 제1 스테이지(SR1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 두 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1) 및 제1 스테이지(SR1)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제3 스테이지(SR3)의 제3 입력 단자(IN3)로 전달한다.

한편, 제3 스테이지(SR3)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를 입력 받고, 제1 입력 단자(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 및 제4 입력 단자(IN2, IN4)를 통해 제4 스테이지(SR4) 및 제5 스테이지(SR5)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제3 입력 단자(IN3)를 통해 제2 스테이지(SR2)로부터 제공되는 인버터 신호(IVT)를 입력 받아 세 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력 단자(IN1), 제1 스테이지(SR1)의 제4 입력 단자(IN4) 및 제2 스테이지(SR2)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제4 스테이지(SR4)의 제3 입력 단자(IN3)로 전달한다.

상기와 같은 동일 방법으로, n번째 스테이지(SRn)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를 입력 받고, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 제2 및 제4 입력 단자(IN2, IN4)를 통해 제n+1 스테이지(SRn+1; 더미 스테이지) 및 제n+2 스테이지(SRn+2; 더미 스테이지)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제3 입력 단자(IN3)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 n번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 스테이지(SRn+1; 더미 스테이지)의 제1 입력 단자(IN1), 제n-2 스테이지(SRn-2)의 제4 입력 단자(IN4) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제n+1 스테이지(SRn+1; 더미 스테이지)로 전달 한다.

이상과 같이 도 13을 통하여 전체적인 게이트 구동부(500)의 스테이지(SR) 연결 구조에 대하여 살펴보았다. 이하에서는 도 14를 통하여 하나의 게이트선에 연결된 게이트 구동부의 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.

도 14의 실시예는 도 3과 달리 제6 트랜지스터(Tr6)가 추가 형성되어 있다. 제6 트랜지스터(Tr6)는 제4 입력 단자(IN4)와 제어 단자가 연결되어 있으며, 입력 단자는 Q 접점과 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 제2 저전압(Vss2)에 연결되어 있다. 그 결과 다다음단 스테이지의 전달 신호(CR)에 의하여 Q 접점의 전압을 제2 저전압(Vss2)으로 낮추는 동작을 한다. 제6 트랜지스터(Tr6)는 풀다운부(516)에 속한다.

도 14의 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 노이즈 제거부(515) 및 풀다운부(516)를 포함한다.

먼저, 입력부(511)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점(이하 제1 노드라고도 함)과 연결되어 있다. 입력부(511)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.

인버터부(512)는 4 개의 트랜지스터(제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함한다. 먼저, 제12 트랜지스터(Tr12)는 다이오드 연결되어 제어 단자가 연결된 일단(입력단)은 클록 입력 단자(CK)와 연결되어 있으며, 타단(출력단)은 제7 트랜지스터(Tr7)의 제어 단자 및 제13 트랜지스터(Tr13)의 입력 단자와 연결되어 있다. 제7 트랜지스터(Tr7)는 제어 단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 입력 단자는 클록 입력 단자(CK)와 연결되어 있고, 출력 단자는 I 접점(인버터 노드 또는 제2 노드라고도 함)과 연결되어 있다. 제8 트랜지스터(Tr8)는 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 입력 단자는 I 접점과 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제13 트랜지스터(Tr13)는 입력단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같은 연결에 의하여 클록 신호로 하이 신호가 인가되면, 제12 및 제7 트랜지스터(Tr12, Tr7)에 의하여 각각 제8 및 제13 트랜지스터(Tr8, Tr13)의 입력 단자로 전달되어 I 접점이 하이 전압을 가지며, 전달된 하이 신호는 본단 스테이지의 전달 신호 출력 단자(CRout)에서 전달 신호(CR)가 출력되면 I 접점의 전압을 제2 저전압(VSS2)으로 낮춘다. 그 결과 인버터부(512)의 I 접점은 본단 스테이지의 전달 신호(CR) 및 게이트 온 전압과 반대의 전압 레벨을 가진다.

전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력 단자에는 클록 입력 단자(CK)가 연결되어 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어 단자는 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력 단자는 전달 신호(CR)를 출력하는 전달 신호 출력 단자(CRout)와 연결되어 있다. 여기서 제어 단자와 출력 단자 사이에는 기생 커패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력 단자는 전달 신호 출력 단자(CRout), 뿐만 아니라 노이즈 제거부(515) 및 풀다운부(516)와 연결되어 제2 저전압(Vss2)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제2 저전압(Vss2)값을 가진다.

출력부(514)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 단자는 Q 접점에 연결되고, 입력 단자는 클록 입력 단자(CK)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받으며, 제어 단자와 출력 단자 사이에는 제1 커패시터(C1)가 형성되며, 출력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있다. 또한, 출력 단자는 노이즈 제거부(515) 및 풀다운부(516)와 연결되어 있으며, 노이즈 제거부(515) 및 풀다운부(516)를 통하여 제1 전압 입력 단자(Vin1)와 연결되어 있다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(Vss1)값을 가진다. 이와 같은 출력부(514)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다. Q 접점의 전압에 의하여 제1 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 전압차가 발생하고 이 전압차가 제1 커패시터(C1)에 저장된 후 클록 신호에 의하여 하이 전압이 인가되면, 충전된 전압이 부스트 업 되면서 높은 전압이 게이트 온 전압으로 출력된다.

노이즈 제거부(515)는 I 접점의 출력에 의하여 제어되는 부분으로, 5 개의 트랜지스터(제3 트랜지스터(Tr3), 제10 및 제10-1 트랜지스터(Tr10, Tr10-1), 제 11 트랜지스터(Tr11) 및 제11-1 트랜지스터(Tr11-1))을 포함한다. 제3 트랜지스터(Tr3)의 제어 단자는 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결(이하에서는 이를 간단하게 추가 연결이라 함)된 한 쌍의 트랜지스터로, 제어 단자는 모두 I 접점에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 I 접점의 전압에 따라서 Q 접점의 전압을 제2 저전압(Vss2)으로 변경시킨다. 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 I 접점 사이의 전압 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 제11 트랜지스터(Tr11)은 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다. 제11-1 트랜지스터(Tr11-1)은 제어 단자가 제3 입력 단자(IN3)를 통하여 전단 스테이지의 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 I 접점(인버터 출력)의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 여기서, 제3 트랜지스터(Tr3)는 본 단 스테이지의 인버터 출력으로 게이트 전압 출력 단자(OUT)를 제1 저전압(Vss1)으로 변경시키고, 제11-1 트랜지스터(Tr11-1)는 전 단 스테이지의 인버터 출력으로 게이트 전압 출력 단자(OUT)를 제1 저전압(Vss1)으로 변경시킨다.

풀다운부(516)는 다음단 전달 신호(CR)에 의하여 제어되는 부분으로 5개의 트랜지스터(제2 트랜지스터(Tr2), 제6 트랜지스터(TR6), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제17 트랜지스터(Tr17))을 포함한다. 제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제6 트랜지스터(Tr6)는 도 3 실시예와 차이가 있는 부분으로 제어 단자는 제4 입력 단자(IN4)와 연결되어 있으며, 입력 단자는 Q 접점과 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 제2 저전압(Vss2)에 연결되어 있다. 그 결과 다다음단 스테이지의 전달 신호(CR)에 의하여 Q 접점의 전압을 제2 저전압(Vss2)으로 낮추는 동작을 한다. 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결, 즉, 추가 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 제2 입력 단자(IN2)에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같이 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 다음 단의 캐리 신호 간의 전압(특히, 저전압에서의 전압) 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 제17 트랜지스터(Tr17)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다.

종합하면, 하나의 스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513), 출력부(514)가 동작하여 전달 신호(CR)의 하이(high) 전압 및 게이트 온 전압을 출력하며, 전단 및 다음단의 전달 신호(CR)에 의하여 전달 신호(CR)는 하이(high) 전압에서 제2 저전압(Vss2)으로 낮아지며, 게이트 온 전압은 제1 저전압(Vss1)으로 낮아져 게이트 오프 전압이 된다.

이상과 같은 구조는 다음과 같은 특징을 가질 수 있다.

먼저, 인버터부(512)의 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)는 출력 단자가 제2 저전압(Vss2)와 연결되어 있다. 그 결과 I 접점의 낮은 전압값으로 제2 저전압(Vss2)값을 가지도록 한다. 이는 인버터의 출력인 I 접점의 전압을 제어 단자로 받는 노이즈 제거부(515)의 트랜지스터에 영향을 준다. 예를 들어 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 제어 단자의 전압(I 접점 전압) 중 낮은 전압(제2 저전압(Vss2))과 출력 단자의 전압(제2 저전압(Vss2))간의 전압 레벨 차이가 없어져 박막 트랜지스터의 소스와 게이트 전극 사이의 전압 차이가 0이 되어 누설 전류가 발생하지 않는다. 이러한 점은 박막 트랜지스터의 채널층을 산화물 반도체로 사용한 경우에도 유지될 수 있다. 일반적으로 산화물 반도체를 사용하는 박막 트랜지스터는 비정질 실리콘을 사용한 박막 트랜지스터에 비하여 누설전류가 10배 이상 발생하므로 산화물 반도체를 사용하는 경우 누설 전류를 줄일 필요가 있다. 산화물 반도체를 사용한 박막 트랜지스터의 특성은 도 4에서 그래프로 도시하고 있다.

도 4는 산화물 반도체를 포함하는 박막 트랜지스터의 전압에 따른 전류 그래프이며, 가로축은 게이트 전극과 소스 전극 사이의 전압차이며, 세로축은 소스 전극과 드레인 전극 사이의 전류(누설 전류)를 나타낸다.

도 4에서 도시하고 있는 바와 같이 산화물 반도체를 사용하는 박막 트랜지스터는 전압의 변화에 민감하게 누설 전류가 급감하는 것을 확인할 수 있어 게이트 전극과 소스 전극간의 전압 차이를 줄여주는 것이 누설 전류로 인한 문제를 제거하는 방법이다.

도 3의 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)와 달리 출력 단자가 제1 저전압(Vss1)에 연결된 경우에는 I 접점의 저전압이 -5V값을 가지게 되는데, 이 경우 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 제2 저전압(Vss2)인 -10V와 제어 단자에는 -5V의 저전압이 인가되므로 5V의 전압 차이가 발생하게 된다. 이를 도 4에서 보면, 약 10의 4승배의 전류가 흐르는 것을 알 수 있어 누설 전류가 상대적으로 크다는 것을 알 수 있다. 그러므로 도 3과 같이 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)의 출력 단자가 제2 저전압(Vss2)에 연결되어 노이즈 제거부(515)에 포함된 트랜지스터의 누설 전류를 줄일 수 있고 Q 접점의 전류 누설로 인하여 게이트 온 전압이 충분한 전압값을 가지지 못하는 것을 막을 수 있다.

Q 접점의 전류 누설을 줄이기 위하여 도 3의 실시예에서는 한 쌍의 박막 트랜지스터를 추가 연결(입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결)한 구조를 가진다. 제9 및 제9-1 트랜지스터와 제10 및 제10-1 트랜지스터이다. 두 쌍의 트랜지스터는 모두 Q 접점의 전압을 제2 저전압(Vss2)으로 낮추는 동작을 하며, 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 다음단 스테이지의 전달 신호(CR)에 따라서 동작하며, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 인버터 출력(I 접점 전압)에 의하여 동작한다. 이들 트랜지스터를 이와 같이 추가 연결한 구조의 한 쌍의 트랜지스터로 형성한 것은 하나의 트랜지스터로 형성하였을 때에 비하여 누설 전류를 줄일 수 있기 때문이다. 즉, 제어 단자에 인가되는 전압과 제2 저전압 사이의 전압 차이로 인하여 트랜지스터가 턴 오프 상태에서도 누설 전류가 발생하지만, 두 개의 트랜지스터를 추가 연결하면 두 트랜지스터가 이들 전압 차이를 나누어 가지게 되므로 트랜지스터를 통하여 누설 전류가 감소하게 된다. 특히 산화물 반도체를 사용하는 박막 트랜지스터의 경우 도 4에서와 같이 전압이 증가함에 따라서 기하 급수적으로 누설 전류가 높아지지만, 전압이 반으로 떨어지면, 누설 전류도 반 이상 줄기 때문에 누설 전류를 줄일 수 있다.

또한, 도 3의 실시예에서는 제11-1 트랜지스터(Tr11-1)에 의하여 전단 스테이지의 I 접점 전압(인버터 출력)을 이용하여 본 단 스테이지에서 플로팅되는 구간을 플로팅되지 않도록 잡아주어 게이트 전압을 안정화시킨다. 이에 의하여 클록 신호가 반전되면서 발생하는 노이즈에 대해서도 게이트 전압을 저전압으로 유지시킬 수 있다.

또한, 도 3의 실시예에서는 제17 트랜지스터(Tr17)를 사용하여 클록 신호의 지연에 의하여 전달 신호(CR)의 출력단에서 발생하는 노이즈(Glitch noise)를 다음 스테이지의 전달 신호(CR)에 기초하여 제거하도록 한다.

또한, 도 3의 실시예에서는 다다음단 스테이지의 신호(예를 들면 전달 신호(CR))를 이용하여 본단 스테이지를 안정화시키는 트랜지스터 및 배선을 삭제하였다. 실시예에 따라서는 이러한 트랜지스터를 사용하여 본 단 스테이지의 Q 접점 또는 I 접점의 전압을 안정화시킬 수 있지만, 도 3의 실시예에서는 이를 삭제하여 스테이지 간의 배선 연결을 간략화 하였으며, 스테이지에서도 트랜지스터를 하나 삭제하여 그 크기를 줄였다. 그 결과 표시 장치에서 화상을 표시하는 표시 영역 이외의 주변 영역에 포함된 게이트 구동부의 크기를 줄여 좁은 베젤(bezel)을 가지도록 할 수 있다.

또한, 도 3의 실시예에서는 제9 및 제9-1 트랜지스터의 출력 단자가 제2 저전압(Vss2)과 연결되도록 형성하고 있다. 이는 Q 접점에서 발생하는 딜레이 현상에 의하여 게이트 전압이 떨어지는 시간이 지연되는 것을 개선한다. 즉, 보다 낮은 전압으로 Q 접점의 전압을 낮추어 게이트 전압도 빠르게 저전압으로 낮아지도록 한다. 그 결과 제2 트랜지스터(Tr2)와 같이 게이트 전압 출력 단자(OUT)의 전압을 풀 다운 시키는 트랜지스터의 크기를 줄일 수 있다. 이와 같이 스테이지에 포함된 트랜지스터의 크기가 줄면, 각 스테이지의 크기가 줄어 좁은 베젤을 가지는 표시 장치를 구현할 수 있다.

뿐만 아니라, 제6 트랜지스터(Tr6)에 의하여 다다음단의 전달 신호(CR)에 의하여 Q 접점의 전압이 제2 저전압(Vss2)으로 낮춰지므로 Q 접점의 전압이 보다 안정화된다. 다만, 도 2 및 도 13을 비교해보면 알 수 있는 바와 같이 다다음 단의 스테이지에서 신호가 입력되어야 하므로 게이트 구동부(500)가 형성되는 영역이 넓어지는 면이 있다.

이상과 같은 특징을 가지는 도 14의 실시예에서도 도 5 내지 도 7에서 도시하고 있는 도 3의 실시예의 결과값과 유사한 결과값을 가질 것으로 유추된다. 그 이유는 차이점이 제6 트랜지스터(Tr6)외에는 없으며, 제6 트랜지스터(Tr6)는 풀다운부(516)를 보완하는 역할을 하기 때문이다.

이하에서는 도 14의 변형된 실시예를 도 15 내지 도 19를 통하여 살펴본다.

도 15 내지 도 19는 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

도 15의 실시예는 도 14과 달리 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있다는 점에서 차이가 있다.

그 결과 추가 연결된 한 쌍의 트랜지스터(Tr9, Tr9-1)에 의하여 다음단 스테이지의 전달 신호(CR)에 의하여 본단 스테이지의 Q 접점의 전압이 제1 저전압(Vss1)으로 낮아진다.

도 15의 실시예에 의하여 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)에 의하여 Q 접점의 전압이 보다 낮은 제2 저전압(Vss2)으로 떨어지게 하지 않아 Q 접점의 전압이 저전압으로 떨어지는데 지연이 발생할 수 있지만, 풀다운부(516)의 다른 트랜지스터로 인하여 동작에는 문제가 없다. 또한, 도 5 내지 도 7에서 볼 수 있는 바와 같이 비교예도 게이트 온 전압의 출력에는 변화가 없어 본 실시예를 사용하는데 문제는 없다.

한편, 도 16의 실시예는 도 14의 실시예와 비교할 때 제17 트랜지스터(Tr17)가 제거되어 있다.

도 14의 실시예에서 제17 트랜지스터(Tr17)는 다음단 스테이지의 전달 신호(CR)에 의하여 본 단의 전달 신호(CR)를 제2 저전압(Vss2)로 낮추는 역할을 한다. 하지만, 인버터의 출력(I 접점의 전압)에 의하여 전달 신호(CR)를 제2 저전압으로 낮추어주는 제11 트랜지스터(Tr11)이 존재하므로 제17 트랜지스터(Tr17)가 없는 도 16의 실시예도 사용 가능하다.

도 16의 실시예는 도 15의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있는 변형도 가능하다.

한편, 도 17의 실시예는 도 14의 실시예와 비교할 때 제11-1 박막 트랜지스터(Tr11-1)가 제거되어 있다.

제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 I 접점(인버터 출력)의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시키는 동작을 하는 트랜지스터로 반전 클록에 의하여 생성된 전단 스테이지의 인버터 출력으로 게이트 전압을 저전압으로 낮추는 것이다. 하지만, 게이트 전압 출력을 제1 저전압으로 낮추는 트랜지스터는 제2 및 제3 트랜지스터(Tr2, Tr3)도 존재하므로 삭제되어도 동작하는데 문제가 없다.

도 17의 실시예는 도 15의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있거나 도 16의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되는 변형도 가능하다.

한편, 도 18의 실시예는 도 14의 실시예와 비교할 때 제9-1 및 제10-1 트랜지스터(Tr9-1, Tr10-1)이 제거되어 있다.

즉, 도 14의 실시예에서 추가 연결되어 있는 한 쌍의 트랜지스터를 하나의 트랜지스터로 변경한 구조이다. 도 14에서는 누설 전류를 줄이기 위하여 한 쌍의 트랜지스터(Tr9, Tr9-1, Tr10, Tr10-1)를 사용하였지만, 반드시 한 쌍의 트랜지스터가 필요한 것은 아니며, 하나의 트랜지스터의 채널의 폭 및 길이를 이용하여 박막 트랜지스터를 크게 형성할 수도 있다. 한편, 실시예에 따라서는 제9-1 박막 트랜지스터 및 제10-1 박막 트랜지스터 중 하나만 제거될 수도 있다.

도 18의 실시예는 도 15의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있거나 도 16의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되거나 도 17의 실시예와 같이 제9-1 또는 제10-1 트랜지스터(Tr9-1, Tr10-1)이 제거되어 있는 변형도 가능하다.

한편, 도 19의 실시예는 도 14의 실시예와 비교할 때 인버터부(512)가 제2 저전압(Vss2)과 연결되지 않고 제1 저전압(Vss1)과 연결되어 있다. 즉, 인버터부(512)의 제8 및 제13 트랜지스터(Tr8, Tr13)의 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있다. 도 19의 실시예에서는 I 접점의 전압을 제1 저전압(Vss1)으로 낮추게 되므로 I 접점의 전압을 제어 단자로 인가받는 트랜지스터가 영향을 받을 수 있다. 즉, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)의 트랜지스터의 제어 단자 및 출력 단자사이의 전압 차이가 발생하고 누설 전류가 발생할 수도 있지만, 산화물 반도체를 사용하지 않는 경우에는 누설 전류의 문제가 없고, 산화물 반도체를 사용하더라도 박막 트랜지스터의 누설 전류 특성이 좋도록 형성할 수도 있고, 도 14과 같이 추가 연결된 한 쌍의 트랜지스터를 통하여 누설 전류를 줄일 수도 있다. 그러므로 도 19의 실시예도 사용하는데 문제는 없다.

도 19의 실시예는 도 15의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전압 입력 단자(Vin1)와 연결되어 있거나 도 16의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되거나 도 17의 실시예와 같이 제9-1 또는 제10-1 트랜지스터(Tr9-1, Tr10-1)이 제거되거나 도 18의 실시예와 같이 제8 및 제13 트랜지스터(Tr8, Tr13)의 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있는 변형도 가능하다.

이상에서 살펴본 모든 트랜지스터는 산화물 반도체를 포함하거나, 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다.

한편, 이상에서는 두 개의 클록 신호(CKV, CKVB)를 사용하는 표시 장치를 기준으로 살펴보았다.

하지만, 4개의 클록 신호(즉, 두 쌍의 클록 신호)를 사용할 수도 있으며, 그 이상의 개수의 클록 신호를 사용하는 표시 장치도 형성될 수 있다.

이하에서는 도 20 및 도 21을 통하여 4개의 클록 신호(즉, 두 쌍의 클록 신호)를 사용하는 표시 장치에 대하여 살펴본다.

도 20은 본 발명의 또 다른 실시예에 따른 따른 표시 장치의 평면도이고, 도 21은 도 20의 실시예에서 사용된 클록 신호의 파형도이다.

도 20을 참고하면, 본 발명의 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 한 쌍의 게이트 구동부(500-1, 500-2)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450) 따위의 필름의 위에 형성된 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받는다. 한편, 게이트 구동부(500-1, 500-2) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450) 따위의 필름 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500-1, 500-2)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV1), 제2 클록 신호(CKVB1), 제3 클록 신호(CKV2), 제4 클록 신호(CKVB2), 스캔 개시 신호(STVP1, STVP2) 등의 신호와 특정 레벨의 저 전압(Vss1, Vss2)을 제공하는 신호를 포함한다. 실시예에 따라서는 저전압을 한 종류만 가질 수도 있다. 여기서, 제1 클록 신호(CKV1), 제2 클록 신호(CKVB1), 제3 클록 신호(CKV2), 제4 클록 신호(CKVB2)의 관계는 도 21과 같은 위상차를 가질 수 있다.

표시 영역(300)은 액정 표시 패널인 경우에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst) 등을 포함하며, 도 20에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시 패널로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시 패널을 예로 들어 설명한다.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.

각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 패널의 화소(PX)구조도 다양한 실시예가 존재하며, 도 20에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500-1, 500-2)로부터 게이트 전압을 인가 받는다. 즉, 다수의 게이트선(G1-Gn)은 홀수행의 게이트선과 짝수행의 게이트선으로 구분되어 홀수행의 게이트선은 제1 게이트 구동부(500-1)에 연결되어 있으며, 짝수행의 게이트선은 제2 게이트 구동부(500-2)에 연결되어 있다.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 20의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 상측에 위치하는 실시예를 도시하고 있다.

제1 게이트 구동부(500-1)는 제1 클록 신호(CKV1), 제2 클록 신호(CKVB1), 제1 스캔 개시 신호(STVP1) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)과 게이트 오프 전압보다 낮은 제2 저전압(Vss2)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 홀수행의 게이트선에 순차적으로 게이트 온 전압을 인가한다.

제2 게이트 구동부(500-2)는 제3 클록 신호(CKV2), 제4 클록 신호(CKVB2), 제2 스캔 개시 신호(STVP2) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)과 게이트 오프 전압보다 낮은 제2 저전압(Vss2)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 짝수행의 게이트선에 순차적으로 게이트 온 전압을 인가한다.

도 21에서 도시하고 있는 바와 같이, 본 실시예에서 제1 클록 신호(CKV1)와 제2 클록 신호(CKVB1)는 위상차이가 180도이며, 제3 클록 신호(CKV2)와 제4 클록 신호(CKVB2)는 위상차이가 180도이다. 또한, 제1 클록 신호(CKV1)와 제3 클록 신호(CKV2)와의 위상차이(도 21의 Td)는 실시예에 따라서 다양할 수 있으며, 본 실시예에서는 90도의 위상차이를 가진다.

도 21에서 도시하고 있는 바와 같은 제1 내지 제4 클록 신호의 위상 관계에서는 홀수행의 게이트선과 짝수행의 게이트선 중 서로 인접하는 게이트선 간에는 게이트 온 전압이 인가되는 구간이 일부 중첩할 수 있다. 이 때, 데이터 전압이 인접하는 두 행의 화소에 모두 인가될 수 있는데, 해당 데이터 전압은 두 행의 화소 중 하나의 행의 화소(전단 행의 화소)에 인가되는 전압이며, 나머지 행의 화소(후단 행의 화소)는 프리차지(pre-charge)될 수 있다.

게이트 구동부(500-1, 500-2)로 인가되는 클록 신호(CKV1, CKVB1, CKV2, CKVB2), 스캔 개시 신호(STVP1, STVP2), 제1 저전압(Vss1) 및 제2 저전압(Vss2)은 도 20에서와 같이 데이터 드라이버 IC(460)가 위치하는 가요성 인쇄 회로막(450) 중 가장 게이트 구동부(500-1, 500-2)와 가까운 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500-1, 500-2)로 각각 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)따위의 필름으로 전달된다.

이상에서는 표시 장치의 전체적인 구조에 대하여 살펴보았다.

도 20에서 사용되는 제1 및 제2 게이트 구동부(500-1, 500-2)의 구조는 도 2 또는 도 13의 구조를 가질 수 있으며, 각 스테이지는 도 3, 도 8 내지 도 12 및 도 14 내지 도 19의 구조를 가질 수 있다. 또한, 그 외의 본 발명에 대응하는 구조를 가질 수도 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100: 표시 패널 300: 표시 영역
400: 인쇄 회로 기판 450: 가요성 인쇄 회로막
460: 데이터 드라이버 IC 500: 게이트 구동부
511: 입력부 512: 인버터부
513: 전달 신호 생성부 514: 출력부
515: 노이즈 제거부 516: 풀다운부
600: 신호 제어부

Claims (34)

  1. 게이트선 및 데이터선을 포함하는 표시 영역, 및
    게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하며, 상기 스테이지는 인버터부, 출력부 및 노이즈 제거부를 포함하는 게이트 구동부를 포함하며,
    상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하며,
    상기 제1 트랜지스터의 입력 단자는 클록 신호가 인가되며, 제어 단자는 Q 접점과 연결되어 있으며, 출력 단자는 게이트 전압 출력 단자와 연결되어 게이트 전압이 출력되고,
    상기 인버터부의 출력 전압 중 저전압은 상기 출력부에 의하여 출력되는 게이트 전압의 저전압 보다 낮은 제2 저전압을 가지고,
    상기 노이즈 제거부는 제어 단자는 전단 스테이지의 상기 인버터부의 상기 출력 전압을 인가받으며, 입력 단자는 상기 게이트 전압 출력 단자와 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 표시 장치.
  2. 제1항에서,
    상기 인버터부는 적어도 두 개의 트랜지스터를 포함하며,
    상기 적어도 두 개의 트랜지스터가 상기 제2 저전압과 연결되어 있는 표시 장치.
  3. 제2항에서,
    상기 노이즈 제거부는 제어 단자가 상기 인버터부의 상기 출력 전압을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 더 포함하는 표시 장치.
  4. 제3항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  5. 삭제
  6. 제4항에서,
    상기 스테이지는 입력 단자는 상기 클록 신호가 인가되며, 제어 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 전달 신호 출력 단자와 연결되어 전달 신호가 출력되는 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부를 더 포함하는 표시 장치.
  7. 제6항에서,
    상기 풀다운부는 제어 단자는 상기 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 전달 신호 출력 단자와 연결되어 있으며, 상기 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  8. 제7항에서,
    상기 풀다운부는 다다음단의 상기 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  9. 제8항에서,
    상기 트랜지스터는 모두 산화물 반도체를 포함하는 표시 장치.
  10. 제3항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  11. 제3항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  12. 제3항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  13. 제2항에서,
    상기 노이즈 제거부는 제어 단자가 상기 인버터부의 상기 출력 전압을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  14. 제13항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  15. 제14항에서,
    상기 노이즈 제거부는 제어 단자는 전단 스테이지의 상기 인버터의 상기 출력 전압을 인가받으며, 입력 단자는 상기 게이트 전압 출력 단자와 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  16. 제15항에서,
    상기 스테이지는 입력 단자는 상기 클록 신호가 인가되며, 제어 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 전달 신호 출력 단자와 연결되어 전달 신호가 출력되는 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부를 더 포함하는 표시 장치.
  17. 제16항에서,
    상기 풀다운부는 제어 단자는 상기 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 전달 신호 출력 단자와 연결되어 있으며, 상기 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  18. 제17항에서,
    상기 풀다운부는 다다음단의 상기 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  19. 제18항에서,
    상기 트랜지스터는 모두 산화물 반도체를 포함하는 표시 장치.
  20. 제13항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  21. 제13항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  22. 제13항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  23. 게이트선 및 데이터선을 포함하는 표시 영역, 및
    게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하며, 상기 스테이지는 인버터부, 출력부 및 노이즈 제거부를 포함하는 게이트 구동부를 포함하며,
    상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하며,
    상기 제1 트랜지스터의 입력 단자는 클록 신호가 인가되며, 제어 단자는 Q 접점과 연결되어 있으며, 출력 단자는 게이트 전압 출력 단자와 연결되어 게이트 전압이 출력되고,
    상기 인버터부의 출력 전압 중 저전압은 상기 출력부에 의하여 출력되는 게이트 전압의 저전압을 가지고,
    상기 노이즈 제거부는 제어 단자는 전단 스테이지의 상기 인버터부의 상기 출력 전압을 인가받으며, 입력 단자는 상기 게이트 전압 출력 단자와 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 표시 장치.
  24. 제23항에서,
    상기 인버터부는 출력 단자는 상기 게이트 전압의 저전압보다 낮은 제2 저전압과 연결되어 있는 적어도 두 개의 트랜지스터를 포함하는 표시 장치.
  25. 제24항에서,
    상기 노이즈 제거부는 제어 단자가 상기 인버터부의 상기 출력 전압을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 더 포함하는 표시 장치.
  26. 제25항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  27. 삭제
  28. 제26항에서,
    상기 스테이지는 입력 단자는 상기 클록 신호가 인가되며, 제어 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 전달 신호 출력 단자와 연결되어 전달 신호가 출력되는 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부를 더 포함하는 표시 장치.
  29. 제28항에서,
    상기 풀다운부는 제어 단자는 상기 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 전달 신호 출력 단자와 연결되어 있으며, 상기 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  30. 제29항에서,
    상기 풀다운부는 다다음단의 상기 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점과 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
  31. 제25항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 한 쌍의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  32. 제25항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  33. 제25항에서,
    상기 스테이지는 제어 단자는 다음단 스테이지의 출력을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 게이트 전압의 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 포함하는 풀다운부를 더 포함하는 표시 장치.
  34. 제24항에서,
    상기 노이즈 제거부는 제어 단자가 상기 인버터부의 상기 출력 전압을 인가받으며, 입력 단자는 상기 Q 접점에 연결되어 있으며, 출력 단자는 상기 제2 저전압과 연결되어 있는 적어도 하나의 트랜지스터를 더 포함하는 표시 장치.
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