KR20160021942A - 표시 장치 및 이의 구동 방법 - Google Patents

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Abstract

표시 장치는 게이트 라인, 상기 게이트 라인과 평행한 스토리지 라인, 및 상기 게이트 라인과 연결된 화소 트랜지스터, 상기 화소 커패시터에 연결된 액정 커패시터 및 상기 액정 커패시터에 연결된 스토리지 커패시터를 포함하는 화소부를 포함하는 표시 패널, 상기 게이트 라인에 게이트 신호를 제공하는 제1 게이트 구동 회로, 및 상기 스토리지 라인에 상기 게이트 신호와 동기되고 상기 게이트 신호의 위상과 반전된 위상을 갖는 스토리지 신호를 제공하는 제1 레벨 스위치를 포함한다. 상기 스토리지 신호는 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 제1 스토리지 로우 전압을 갖고 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 가질 수 있다. 이에 따르면, 스토리지 커패시터에 인가되는 스토리지 신호를 게이트 신호에 동기시켜 로우 전압과 하이 전압을 스윙하는 멀티 레벨 신호로 구현함으로써 액정 커패시턴스의 변화와 무관하게 상기 킥백 전압을 보상할 수 있다.

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE DISPLAY APPARATUS}
본 발명은 표시 장치 및 이의 구동 방법에 관한 것으로, 보다 상세하게는 표시 품질을 개선하기 위한 표시 장치 및 이의 구동 방법에 관한 것이다.
일반적으로 액정 표시(Liquid Crystal Display; LCD) 패널은 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다.
상기 표시 기판에는 게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들이 형성되며, 게이트 라인과 데이터 라인에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장되어 반도체 패턴을 통해 게이트 전극과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다. 상기 대향 기판에는 상기 화소 전극과 대향하는 공통 전극이 형성된다.
상기 화소 전극, 상기 공통 전극 및 상기 액정층에 의해 액정 커패시터가 정의된다. 상기 공통 전극에는 공통 전압이 인가되고, 상기 화소 전극에는 상기 공통 전압에 대해서 양극성 또는 음극성의 데이터 전압이 인가된다.
상기 화소 전극에 인가되는 상기 데이터 전압은 상기 스위칭 소자의 게이트 및 소스 전극간의 커플링 커패시터, 상기 액정 커패시터 및 게이트 라인에 인가되는 게이트 신호의 전압 변동에 따라 킥백 전압이 발생한다. 상기 킥백 전압은 상기 액정 커패시터에 충전되는 화소 전압 레벨을 감소시킴으로써 표시 품질을 저하시킨다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 킥백 전압 보상을 위한 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.
본 발명의 목적을 달성하기 위한 일 실시예에 따른 표시 장치는 게이트 라인, 상기 게이트 라인과 평행한 스토리지 라인, 및 상기 게이트 라인과 연결된 화소 트랜지스터, 상기 화소 커패시터에 연결된 액정 커패시터 및 상기 액정 커패시터에 연결된 스토리지 커패시터를 포함하는 화소부를 포함하는 표시 패널, 상기 게이트 라인에 게이트 신호를 제공하는 제1 게이트 구동 회로, 및 상기 스토리지 라인에 상기 게이트 신호와 동기되고 상기 게이트 신호의 위상과 반전된 위상을 갖는 스토리지 신호를 제공하는 제1 레벨 스위치를 포함한다.
일 실시예에서, 상기 스토리지 신호는 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 제1 스토리지 로우 전압을 갖고 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 가질 수 있다.
일 실시예에서, 상기 스토리지 신호의 상기 제1 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제1 스윙 전압은 상기 화소부의 킥백 전압을 보상하기 위해 설정될 수 있다.
일 실시예에서, 상기 제1 스토리지 전압 및 상기 스토리지 하이 전압 중 하나는 상기 액정 커패시터에 인가되는 공통 전압과 같을 수 있다.
일 실시예에서, 상기 표시 패널은 상기 화소부가 배열된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 구분되고, 상기 제1 게이트 구동 회로는 상기 주변 영역에 실장되고, 상기 복수의 게이트 신호들 각각과 위상이 반전된 복수의 반전 게이트 신호들을 생성할 수 있다.
일 실시예에서, 상기 제1 게이트 구동 회로는 상기 제1 레벨 스위치를 포함할 수 있다.
일 실시예에서, 상기 제1 레벨 스위치는 게이트 신호의 게이트 온 전압과 게이트 반전 신호의 게이트 오프 전압에 응답하여 상기 제1 스토리지 로우 전압을 스토리지 라인에 출력하는 제1 스위치와, 상기 반전 게이트 신호의 게이트 온 전압과 상기 게이트 신호의 게이트 오프 전압에 응답하여 상기 스토리지 하이 전압을 상기 스토리지 라인에 출력하는 제2 스위치를 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 구동 회로는 게이트 라인의 제1 단부와 인접한 주변 영역에 배치되고, 상기 게이트 라인의 제2 단부와 인접한 주변 영역에 배치된 제2 레벨 스위치를 더 포함할 수 있다.
일 실시예에서, 상기 표시 패널은 상기 복수의 게이트 라인들 각각과 평행하고 상기 반전 게이트 신호를 전달하는 복수의 제어 라인들을 더 포함할 수 있다.
일 실시예에서, 상기 제2 레벨 스위치는 상기 게이트 신호의 게이트 온 전압에 응답하여 상기 제1 스토리지 로우 전압 보다 큰 제2 스토리지 전압을 상기 스토리지 라인에 출력하는 제3 스위치와, 제어 라인을 통해 전달된 상기 반전 게이트 신호의 게이트 온 전압에 응답하여 상기 스토리지 하이 전압을 상기 스토리지 라인에 출력하는 제4 스위치를 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 구동 회로와 가까운 화소부들은 상기 제1 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제1 스윙 전압에 의해 킥백 전압이 보상되고, 상기 제1 게이트 구동 회로와 먼 화소부들은 상기 제2 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제2 스윙 전압에 의해 킥백 전압이 보상될 수 있다.
일 실시예에서, 상기 제1 게이트 구동 회로는 게이트 라인의 제1 단부와 인접한 주변 영역에 배치되고, 상기 제1 게이트 구동 회로와 동일하고 상기 게이트 라인의 제2 단부와 인접한 주변 영역에 배치된 제2 게이트 구동 회로를 더 포함할 수 있다.
일 실시예에서, 상기 제1 레벨 스위치는 상기 주변 영역에 집적되고, 게이트 신호의 게이트 온 전압과 게이트 반전 신호의 게이트 오프 전압에 응답하여 상기 제1 스토리지 로우 전압을 스토리지 라인에 출력하는 제1 스위치와, 상기 반전 게이트 신호의 게이트 온 전압과 상기 게이트 신호의 게이트 오프 전압에 응답하여 상기 스토리지 하이 전압을 상기 스토리지 라인에 출력하는 제2 스위치를 포함할 수 있다.
일 실시예에서, 상기 표시 패널은 상기 화소부가 배열된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 구분되고, 상기 제1 게이트 구동 회로는 상기 주변 영역에 집적될 수 있다.
일 실시예에서, 상기 제1 게이트 구동 회로는 종속적으로 연결되어 상기 복수의 게이트 신호들을 출력하는 복수의 스테이지들을 포함하고, 제n(n은 자연수) 스테이지는 제어 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 게이트 신호의 하이 전압으로 출력하는 풀업부, 상기 제n 스테이지의 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 제어 노드의 전압을 로우 전압으로 방전하는 제어 풀다운부, 상기 제어 노드의 하이 전압에 응답하여 상기 클럭 신호의 하이 전압을 제n 캐리 신호로 출력하는 캐리부 및 상기 제1 레벨 스위치를 포함하고,
상기 제1 레벨 스위치는 상기 제n 게이트 신호의 하이 전압에 응답하여 상기 제1 스토리지 로우 전압을 출력하고, 상기 제n 게이트 신호의 로우 전압에 응답하여 상기 스토리지 하이 전압을 출력할 수 있다.
일 실시예에서, 상기 제n(n은 자연수) 스테이지는 상기 제n 스테이지의 이후 스테이지의 캐리 신호에 응답하여 상기 제n 게이트 신호를 상기 로우 전압으로 방전하는 출력 풀다운부를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 게이트 라인, 상기 게이트 라인과 평행한 스토리지 라인, 및 상기 게이트 라인과 연결된 화소 트랜지스터, 상기 화소 커패시터에 연결된 액정 커패시터 및 상기 액정 커패시터에 연결된 스토리지 커패시터를 포함하는 화소부를 포함하는 표시 장치의 구동 방법은 상기 게이트 라인에 게이트 신호를 제공하는 단계 및 상기 게이트 신호와 동기되고 상기 게이트 신호의 위상과 반전된 위상을 갖는 스토리지 신호를 상기 스토리지 라인에 제공하는 단계를 포함한다.
일 실시예에서, 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 제1 스토리지 로우 전압을 갖고 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 갖는 스토리지 신호를 상기 스토리지 라인의 제1 단부에 제공하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 상기 제1 스토리지 로우 전압 보다 큰 제2 스토리지 로우 전압을 갖고 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 상기 스토리지 하이 전압을 갖는 스토리지 신호를 상기 스토리지 라인의 제2 단부에 제공하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제1 스토리지 전압 및 상기 스토리지 하이 전압 중 하나는 상기 액정 커패시터에 인가되는 공통 전압과 같을 수 있다.
본 발명의 실시예들에 따르면, 스토리지 커패시터에 인가되는 스토리지 신호를 게이트 신호에 동기시켜 로우 전압과 하이 전압을 스윙하는 멀티 레벨 신호로 구현함으로써 액정 커패시턴스의 변화와 무관하게 상기 킥백 전압을 보상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 게이트 구동 회로의 블록도이다.
도 3은 도 2의 레벨 쉬프터 및 레벨 스위치를 설명하기 위한 회로도이다.
도 4는 도 3의 레벨 쉬프터 및 레벨 스위치에 동작을 설명하기 위한 파형도이다.
도 5는 본 실시예에 따른 화소부의 구동을 설명하기 위한 개념도이다.
도 6은 본 실시예에 따른 화소부를 구동하는 구동 신호들의 파형도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 9는 도 8에 도시된 게이트 구동 회로에 대한 블록도이다.
도 10은 도 9에 도시된 스테이지의 회로도이다.
도 11은 도 10에 도시된 스테이지의 입출력신호에 대한 파형도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 13은 도 12의 표시 장치에 따른 제1 레벨 스위치 및 제2 레벨 스위치를 설명하기 위한 개념도이다.
도 14는 도 13의 게이트 구동 회로 및 제2 레벨 스위치에 따른 제1 및 제2 화소부를 구동하는 구동 신호들의 파형도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 16은 본 발명의 실시예에 따른 킥백 보상을 설명하기 위한 파형도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동 회로(200) 및 데이터 구동 회로(400)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 스토리지 라인들(STL) 및 복수의 화소부(P)를 포함한다. 각 화소부(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TR)와, 상기 화소 트랜지스터(TR)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 액정 커패시터(CLC)는 상기 화소 트랜지스터(TR)와 연결된 제1 전극과 공통 전압(Vcom)을 수신하는 제2 전극을 포함한다. 상기 제1 전극은 상기 표시 패널(100)의 어레이 기판에 형성된 화소 전극일 수 있고, 상기 제2 전극은 상기 어레이 기판과 대향하는 대향 기판에 형성된 공통 전극일 수 있다. 또는, 상기 공통 전극은 상기 어레이 기판에 형성될 수 있다.
상기 스토리지 커패시터(CST)는 상기 액정 커패시터(CLC)의 제1 전극에 연결된 제3 전극과 스토리지 라인(STL)에 연결된 제4 전극을 포함한다. 상기 제3 전극은 상기 화소 전극일 수 있고, 상기 제4 전극은 상기 화소 전극과 중첩된 상기 스토리지 라인(STL)일 수 있다.
상기 게이트 구동 회로(200)는 테이프 캐리어 패키지 형태로 상기 주변 영역(PA)에 실장되고, 상기 복수의 게이트 라인들(GL) 및 상기 복수의 스토리지 라인들(STL)에 연결된다.
상기 게이트 구동 회로(200)는 상기 복수의 게이트 라인들(GL)에 인가되는 복수의 게이트 신호들을 출력한다. 또한, 상기 게이트 구동 회로(200)는 상기 복수의 스토리지 라인들(STL)에 인가되고 복수의 스토리지 신호들을 출력한다.
상기 복수의 스토리지 신호들 각각은 상기 복수의 게이트 신호들 각각과 동기되고 상기 복수의 게이트 신호들 각각의 위상과 반전된 위상을 갖는다. 즉, 스토리지 신호는 게이트 신호의 게이트 온 전압에 대응하는 구간에 상기 스토리지 로우 전압을 갖고, 상기 게이트 신호의 게이트 오프 전압에 대응하는 구간에 상기 스토리지 하이 전압을 갖는다.
상기 스토리지 하이 전압과 상기 스토리지 로우 전압 사이의 스윙 전압을 이용하여 상기 화소부(P)의 구동시 발생되는 킥백 전압에 의해 상기 액정 커패시터(CLC)에 충전된 화소 전압의 전압 하강을 보상한다.
다음 수학식 1은 본 실시예에 따른 스토리지 신호의 상기 스토리지 하이 전압(VSTH) 및 상기 스토리지 로우 전압(VSTL)사이의 스윙 전압(VSTH-VSTL)에 의해 상기 킥백 전압(△Vkb)이 보상되는 것을 나타낸다.
수학식 1
Figure pat00001
여기서, Cgs 는 화소 트랜지스터의 게이트/소스 커패시턴스이고, CST는 스토리지 커패시터의 커패시턴스이고, CLC 는 액정 커패시터의 커패시턴스이고, VGON은 게이트 온 전압이고, VGOFF는 게이트 오프 전압이다.
수학식 1을 참조하면, 상기 스토리지 하이 전압(VSTH) 및 상기 스토리지 로우 전압(VSTL) 사의 스윙 전압에 의해 상기 킥백 전압(△Vkb)이 보상되는 것을 알 수 있다.
또한, 수학식 1에 따르면, 상기 킥백 전압(△Vkb)을 보상하는 보상 전압은 게이트/소스 커패시턴스(Cgs)와 스토리지 커패시턴스(CST)의 비로 결정되며 이에 따라 게이트/소스 커패시턴스(Cgs)와 스토리지 커패시턴스(CST)의 설계 자유도를 증가시킬 수 있다. 상기 킥백 전압(△Vkb)의 발생을 방지하기 위해 필요한 스토리지 커패시턴스(CST)의 크기를 줄이는 것이 가능하므로 화소부의 개구율 상승을 도모할 수 있다.
또한, 수학식 1에 따르면, 상기 킥백 전압(△Vkb)의 보상 전압은 상기 액정 커패시턴스(CLC)와 무관하므로, 상기 액정 커패시턴(CLC)의 변화, 즉 계조에 따른 데이터 전압의 변화와 관계없이 상기 킥백 전압(△Vkb)을 보상할 수 있다.
상기 데이터 구동 회로(400)는 테이프 캐리어 패키지 형태로 상기 주변 영역에 실장되고, 상기 복수의 데이터 라인들(DL)과 연결된다. 상기 데이터 구동회로(400)는 상기 복수의 데이터 라인들에 데이터 신호들을 출력한다.
도 2는 도 1에 도시된 게이트 구동 회로의 블록도이다.
도 1 및 도 2를 참조하면, 상기 게이트 구동 회로(200)는 쉬프트 레지스터(201), 레벨 쉬프터(202), 레벨 스위치(203) 및 출력 버퍼(204)를 포함한다.
상기 쉬프터 레지스터(201)는 수직개시신호(STV)를 상기 게이트 클럭 신호(CPV)에 동기된 복수의 신호들(S1,.., SM)을 출력한다(M은 자연수).
상기 레벨 쉬프터(202)는 상기 복수의 신호들(S1,.., SM)을 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 이용하여 상기 게이트 온 전압(VON)과 상기 게이트 오프 전압(VOFF)을 갖는 복수의 게이트 신호들(G1,.., GM)을 생성하여 출력한다.
상기 레벨 스위치(203)는 상기 복수의 게이트 신호들(G1,.., GM)에 동기되고, 스토리지 하이 전압(VSTH) 및 스토리지 로우 전압(VSTL)을 갖는 복수의 스토리지 신호들(ST1,.., STM)을 생성하여 출력한다.
상기 출력 버퍼(204)는 상기 레벨 쉬프터(202) 및 상기 레벨 스위치(203)로부터 출력된 상기 복수의 게이트 신호들(G1,.., GM) 및 상기 복수의 스토리지 신호들(ST1,.., STM)을 버퍼링하여 출력한다.
도 3은 도 2의 레벨 쉬프터 및 레벨 스위치를 설명하기 위한 회로도이다. 도 4는 도 3의 레벨 쉬프터 및 레벨 스위치에 동작을 설명하기 위한 파형도이다.
도 2 및 도 3을 참조하면, 상기 레벨 쉬프터(202)는 레벨 인버터(202a), 제1 쉬프터(202b) 및 제2 쉬프터(202c)를 포함한다. 상기 레벨 스위치(203)는 제2 스위치(SW2) 및 제2 스위치(SW3)를 포함한다.
상기 레벨 인버터(202a)는 N형의 제1 트랜지스터(Q1) 및 P형의 제2 트랜지스터(Q2)를 포함한다. 상기 제1 트랜지스터(Q1)는 상기 제n 신호(Sn)를 수신하는 입력 단자(IN)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 입력 전극 및 접지 전압(GND)을 수신하는 출력 전극을 포함한다. 상기 제2 트랜지스터(Q2)는 상기 입력 단자(N)에 연결된 제어 전극, 전원 전압(DVDD)을 수신하는 입력 전극 및 상기 제1 노드(n1)에 연결된 출력 전극을 포함한다.
상기 제1 쉬프터(202b)는 N형의 제3 및 제4 트랜지스터들(Q3, Q4) 및 P형의 제5 및 제6 트랜지스터들(Q5, Q6)을 포함한다.
상기 제3 트랜지스터(Q3)는 상기 입력 단자(IN)와 연결된 제어 전극, 제2 노드(n2)와 연결된 입력 전극 및 상기 접지 전압(GND)을 수신하는 출력 전극을 포함한다. 상기 제4 트랜지스터(Q4)는 상기 제1 노드(n1)와 연결된 입력 전극, 제3 노드(n3)와 연결된 입력 전극 및 상기 접지 전압(GND)을 수신하는 출력 전극을 포함한다.
상기 제5 트랜지스터(Q5)는 상기 제3 노드(n3)와 연결된 제어 전극, 게이트 온 전압(VON)을 수신하는 입력 전극 및 상기 제2 노드(n2)와 연결된 출력 전극을 포함한다. 상기 제6 트랜지스터(Q6)는 상기 제2 노드(n2)와 연결된 제어 전극, 상기 게이트 온 전압(VON)을 수신하는 입력 전극 및 상기 제3 노드(n3)와 연결된 출력 전극을 포함한다.
상기 제2 쉬프터(202c)는 N형의 제7 및 제8 트랜지스터들(Q7, Q8) 및 P형의 제9 및 제10 트랜지스터들(Q9, Q10)을 포함한다.
상기 제7 트랜지스터(Q7)는 제5 노드(n5)에 연결된 제어 전극, 제4 노드(n4)에 연결된 입력 전극 및 게이트 오프 전압(VOFF)을 수신하는 출력 전극을 포함한다. 상기 제8 트랜지스터(Q8)는 상기 제4 노드(n4)에 연결된 제어 전극, 상기 제5 노드(n5)에 연결된 입력 전극 및 상기 게이트 오프 전압(VOFF)을 수신하는 출력 전극을 포함한다.
상기 제9 트랜지스터(Q9)는 상기 제3 노드(n3)에 연결된 제어 전극, 상기 게이트 온 전압(VON)을 수신하는 입력 전극 및 상기 제4 노드(n4)에 연결된 출력 전극을 포함한다. 상기 제10 트랜지스터(Q10)는 상기 제4 노드(n4)에 연결된 제어 전극, 상기 게이트 온 전압(VON)을 수신하는 입력 전극 및 상기 제5 노드(n5)에 연결된 출력 전극을 포함한다.
상기 제5 노드(n5)는 게이트 출력 단자(OT_G)와 연결되고, 상기 게이트 출력 단자(OT_G)는 상기 제5 노드(n5)에 인가된 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 제n 게이트 신호(Gn)로 출력한다.
상기 레벨 스위치(203)는 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함한다.
상기 제1 스위치(SW1)는 N형의 제11 트랜지스터(Q11) 및 P형의 제12 트랜지스터(Q12)를 포함한다.
상기 제11 트랜지스터(Q11)는 상기 제5 노드(n5)에 연결된 제어 전극, 스토리지 로우 전압(VSTL)을 수신하는 입력 전극 및 제n 스토리지 신호(STn)를 출력하는 스토리지 출력 단자(OT_ST)에 연결된 출력 전극을 포함한다. 상기 제12 트랜지스터(Q12)는 상기 제4 노드(n4)에 연결된 제어 전극, 상기 스토리지 로우 전압(VSTL)을 수신하는 입력 전극 및 상기 스토리지 출력 단자(OT_ST)에 연결된 출력 전극을 포함한다.
상기 제2 스위치(SW2)는 N형의 제13 트랜지스터(Q13) 및 P형의 제14 트랜지스터(Q14)를 포함한다.
상기 제13 트랜지스터(Q13)는 상기 제4 노드(n4)에 연결된 제어 전극, 스토리지 하이 전압(VSTH)을 수신하는 입력 전극 및 제n 스토리지 신호(STn)를 출력하는 스토리지 출력 단자(OT_ST)에 연결된 출력 전극을 포함한다. 상기 제14 트랜지스터(Q14)는 상기 제5 노드(n5)에 연결된 제어 전극, 상기 스토리지 하이 전압(VSTH)을 수신하는 입력 전극 및 상기 스토리지 출력 단자(OT_ST)에 연결된 출력 전극을 포함한다.
도 3 및 도 4를 참조하면, 상기 레벨 쉬프터(202)의 입력 단자(IN)에 하이 레벨의 신호(Sn)가 수신되면, 상기 제1 트랜지스터(Q1)는 턴-온되고 상기 제2 트랜지스터(Q2)는 턴-오프되어, 상기 제1 노드(n1)에는 상기 접지 전압(GND)이 인가된다.
상기 제4 트랜지스터(Q4)는 상기 제1 노드(n1)의 상기 접지 전압(GND)에 응답하여 턴-오프되고 상기 제3 트랜지스터(Q3)는 하이 레벨의 신호(Sn)에 응답하여 턴-온되어 상기 제2 노드(n2)에는 상기 접지 전압(GND)이 인가된다.
상기 제6 트랜지스터(Q6)는 상기 제2 노드(n2)의 상기 접지 전압(GND)에 응답하여 턴-온되어 상기 제3 노드(n3)에는 상기 게이트 온 전압(VON)이 인가된다. 상기 제5 트랜지스터(Q5)는 상기 제3 노드(n3)의 상기 게이트 온 전압(VON)에 응답하여 턴-오프된다.
상기 제10 트랜지스터(Q10)는 상기 제2 노드(n2)의 상기 접지 전압(GND)에 응답하여 턴-온되고 상기 제5 노드(n5)에는 상기 게이트 온 전압(VON)이 인가된다. 상기 제7 트랜지스터(Q7)는 상기 제5 노드(n5)의 상기 게이트 온 전압(VON)에 응답하여 턴-온되고 상기 제4 노드(n4)에는 상기 게이트 오프 전압(VOFF)이 인가된다. 상기 제8 트랜지스터(Q8)는 상기 제4 노드(n4)의 상기 게이트 오프 전압(VOFF)에 응답하여 턴-오프된다.
따라서, 상기 제5 노드(n5)의 상기 게이트 온 전압(Von)은 상기 게이트 출력단자(OT_G)를 통해 제n 게이트 신호(Gn)의 하이 레벨로 출력된다. 한편, 상기 제4 노드(n4)의 상기 게이트 오프 전압(VOFF) 및 상기 제5 노드(n5)의 상기 게이트 온 전압(VON)은 상기 레벨 스위치(203)에 제공된다. 상기 제5 노드(n5)에 인가된 신호는 상기 제n 게이트 신호(Gn)에 대응하고, 상기 제n 노드(n4)에 인가된 신호는 상기 제n 게이트 신호(Gn)와 위상이 반전된 제n 반전 게이트 신호(GBn)에 대응한다.
상기 제1 스위치(SW1)의 상기 제11 트랜지스터(Q11)는 상기 제5 노드(n5)의 상기 게이트 온 전압(VON)에 응답하여 턴-온되고, 상기 제12 트랜지스터(Q12)는 상기 제4 노드(n4)의 상기 게이트 오프 전압(VOFF)에 응답하여 턴-온된다. 이에 따라서, 상기 스토리지 로우 전압(VSTL)은 상기 스토리지 출력 단자(OT_ST)를 통해 제n 스토리지 신호(STn)의 로우 레벨로 출력된다.
즉, 상기 제n 스토리지 신호(STn)는 상기 제n 게이트 신호(Gn)에 동기되어, 상기 제n 게이트 신호(Gn)가 상기 게이트 온 전압(VON)을 갖는 구간 동안, 로우 레벨의 상기 스토리지 로우 전압(VSTL)을 갖는다.
한편, 상기 레벨 쉬프터(202)의 입력 단자(IN)에 로우 레벨의 신호(Sn)가 수신되면, 상기 제1 트랜지스터(Q1)는 턴-오프되고 상기 제2 트랜지스터(Q2)는 턴-온되어, 상기 제1 노드(n1)에는 상기 전원 전압(DVDD)이 인가된다.
상기 제4 트랜지스터(Q4)는 상기 제1 노드(n1)의 상기 전원 전압(DVDD)에 응답하여 턴-온되고 상기 제3 트랜지스터(Q3)는 상기 로우 레벨의 신호(Sn)에 응답하여 턴-오프되어 상기 제3 노드(n3)에는 상기 접지 전압(GND)이 인가된다.
상기 제5 트랜지스터(Q5)는 상기 제3 노드(n3)의 상기 접지 전압(GND)에 응답하여 턴-온되고 상기 제2 노드(n2)에는 상기 게이트 온 전압(VON)이 인가된다. 상기 제6 트랜지스터(Q6)는 상기 제2 노드(n2)의 상기 게이트 온 전압(VON)에 응답하여 턴-오프된다.
상기 제9 트랜지스터(Q9)는 상기 제3 노드(n3)의 상기 접지 전압(GND)에 응답하여 턴-온되고 상기 제4 노드(n4)에는 상기 게이트 온 전압(VON)이 인가된다. 상기 제8 트랜지스터(Q8)는 상기 제4 노드(n4)의 상기 게이트 온 전압(VON)에 응답하여 턴-온되고 상기 제5 노드(n5)에는 상기 게이트 오프 전압(VOFF)이 인가된다. 상기 제7 트랜지스터(Q7)는 상기 제5 노드(n5)의 상기 게이트 오프 전압(VOFF)에 응답하여 턴-오프되고, 상기 제10 트랜지스터(Q10)는 상기 제4 노드(n4)의 상기 게이트 온 전압(VON)에 응답하여 턴-오프된다.
따라서, 상기 제5 노드(n5)의 상기 게이트 오프 전압(VOFF)은 상기 게이트 출력단자(OT_G)를 통해 제n 게이트 신호(Gn)의 로우 레벨로 출력된다. 한편, 상기 제4 노드(n4)의 상기 게이트 온 전압(VON) 및 상기 제5 노드(n5)의 상기 게이트 오프 전압(VOFF)은 상기 레벨 스위치(203)에 제공된다. 상기 제5 노드(n5)에 인가된 신호는 상기 제n 게이트 신호(Gn)에 대응하고, 상기 제n 노드(n4)에 인가된 신호는 상기 제n 게이트 신호(Gn)와 위상이 반전된 제n 반전 게이트 신호(GBn)에 대응한다.
상기 제2 스위치(SW2)의 상기 제11 트랜지스터(Q11)는 상기 제4 노드(n4)의 상기 게이트 온 전압(VON)에 응답하여 턴-온되고, 상기 제12 트랜지스터(Q12)는 상기 게이트 오프 전압(VOFF)에 응답하여 턴-온된다. 이에 따라서, 상기 스토리지 하이 전압(VSTH)은 상기 스토리지 출력 단자(OT_ST)를 통해 제n 스토리지 신호(STn)의 하이 레벨로 출력된다.
즉, 상기 제n 스토리지 신호(STn)는 상기 제n 게이트 신호(Gn)에 동기되어, 상기 제n 게이트 신호(Gn)가 상기 게이트 오프 전압(VOFF)을 갖는 구간 동안, 상기 스토리지 하이 전압(VSTH)을 갖는다.
이와 같이, 본 실시예에 따른 게이트 구동 회로는 제n 게이트 신호(Gn) 및 상기 제n 게이트 신호(Gn)에 동기되고 위상이 반전된 제n 스토리지 신호(STn)을 출력한다. 상기 제n 게이트 신호(Gn)가 상기 게이트 온 전압(VON)을 갖는 구간에 상기 제n 스토리지 신호(STn)는 상기 스토리지 로우 전압(VSTL)을 갖고, 상기 제n 게이트 신호(Gn)가 상기 게이트 오프 전압(VOFF)을 갖는 구간에 상기 제n 스토리지 신호(STn)는 상기 스토리지 하이 전압(VSTH)을 갖는다.
도 5는 본 실시예에 따른 화소의 구동을 설명하기 위한 개념도이다. 도 6은 본 실시예에 따른 화소를 구동하는 구동 신호들의 파형도이다.
도 3, 도 5 및 도 6을 참조하면, 상기 게이트 구동 회로는 레벨 쉬프터(202) 및 레벨 스위치(203)를 포함한다. 상기 레벨 쉬프터(202)는 게이트 클럭 신호(CPV) 및 출력 인에이블 신호(OE)에 기초하여 생성된 복수의 게이트 신호들(Gn, Gn+1)을 생성한다.
상기 레벨 스위치(203)는 상기 레벨 쉬프터(202)로부터 제공된 상기 복수의 게이트 신호들(Gn, Gn+1) 및 상기 복수의 게이트 신호들(Gn, Gn+1)과 위상이 반전된 복수의 반전 게이트 신호들(GBn, GBn+1)에 기초하여 복수의 스토리지 신호들(STn, STn+1)을 생성한다. 상기 레벨 스위치(203)는 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함한다. 상기 제1 스위치(SW1)는 게이트 신호의 게이트 온 전압과 상기 게이트 신호와 위상이 반전된 반전 게이트 신호의 게이트 오프 전압에 응답하여 스토리지 로우 전압(VSTL)을 스토리지 신호의 로우 레벨로 출력한다. 상기 제2 스위치(SW2)는 상기 반전 게이트 신호의 게이트 온 전압과 상기 게이트 신호의 게이트 오프 전압에 응답하여 스토리지 하이 전압(VSTH)을 상기 스토리지 신호의 하이 레벨로 출력한다.
예를 들면, 상기 게이트 구동 회로(200)는 프레임의 제n 구간(Tn)에 제n 게이트 신호(Gn) 및 상기 제n 게이트 신호(Gn)에 동기된 제n 스토리지 신호(STn)를 제n 게이트 라인(GLn) 및 제n 스토리지 라인(STn)에 출력한다.
예를 들면, 제n 화소부(Pn)는 제n 화소 트랜지스터(TRn), 제n 액정 커패시터(CLCn) 및 제n 스토리지 커패시터(CSTn)를 포함한다.
상기 제n 화소 트랜지스터(TRn)는 데이터 라인(DL) 및 제n 게이트 라인(GLn)에 연결된다. 상기 제n 액정 커패시터(CLCn)는 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극에는 상기 제n 화소 트랜지스터(TRn)와 연결되어 상기 데이터 라인(DL)을 통해 전달된 공통 전압(Vcom)에 대해서 양극성(+)을 갖는 제n 데이터 전압(+Vdata)이 인가되고, 제2 전극에는 상기 공통 전압(Vcom)이 인가된다.
상기 제n 스토리지 커패시터(CSTn)는 제3 전극 및 제4 전극을 포함하고, 상기 제3 전극은 상기 제n 액정 커패시터(CLCn)의 제1 전극과 연결되어 상기 제n 데이터 전압(+Vdata)이 인가되고, 상기 제4 전극은 상기 제n 스토리지 라인(STLn)과 연결되어 상기 제n 스토리지 신호(STn)가 인가된다.
상기 제n 액정 커패시터(CLCn)에 상기 제n 데이터 전압(+Vdata)에 대응하는 제n 화소 전압(VPn)이 충전되고, 상기 제n 스토리지 커패시터(CSTn)는 상기 제n 액정 커패시터(CLCn)에 충전된 상기 제n 화소 전압(VPn)을 한 프레임 동안 유지한다.
상기 제n 액정 커패시터(CLCn)에 충전된 상기 제n 화소 전압(VPn)을 살펴보면, 상기 제n 화소 전압(VPn)은 상기 제n 게이트 신호(Gn)가 상기 게이트 온 전압(VON)을 유지하는 제1 구간(t1) 동안 상기 제n 데이터 전압(+Vdata)을 유지한다. 이어, 상기 제n 화소 전압(VPn)은 상기 제n 게이트 신호(Gn)가 상기 게이트 오프 전압(VOFF)으로 떨어지는 폴링 타이밍에 킥백 전압(ΔVkb)만큼 하강한다.
한편, 상기 제1 구간(t1) 동안 상기 제n 스토리지 커패시터(CSTn)의 제3 전극에는 상기 제n 데이터 전압(+Vdata)이 인가되고, 상기 제4 전극에는 상기 스토리지 로우 전압(VSTL)이 인가되어 상기 제n 스토리지 커패시터(CSTn)는 상기 제n 데이터 전압(+Vdata)에 대응하는 제n 화소 전압(VPn)을 유지한다. 상기 제n 게이트 신호(Gn)의 상기 폴링 타이밍에 상기 제4 전극에는 상기 스토리지 로우 전압(VSTL)보다 높은 상기 스토리지 하이 전압(VSTH)이 인가된다. 커패시터의 전하량 보존 법칙에 따라 상기 제n 스토리지 커패시터(CSTn)의 제3 전극에 인가된 전압은 상기 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 스윙 전압(ΔV) 만큼 상승된다. 상기 스윙 전압(ΔV)은 상기 킥백 전압(ΔVkb)을 보상할 수 있도록 설정된다.
따라서, 상기 제n 스토리지 커패시터(CSTn)의 제3 전극과 연결된 상기 제n 액정 커패시터(CLCn)의 제1 전극의 전압, 즉 상기 제n 데이터 전압(+Vdata)이 상기 스윙 전압(ΔV)만큼 상승하므로, 상기 킥백 전압(ΔVkb)에 의해 하강된 상기 제n 화소 전압(VPn)이 보상될 수 있다.
따라서, 상기 제n 화소 전압(VPn)은 나머지 프레임 동안, 상기 제n 스토리지 커패시터(CSTn)의 상기 제4 전극에 인가된 상기 스토리지 하이 전압(VSTH)에 의해 상기 제n 데이터 전압(+Vdata)을 유지할 수 있다.
이어, 상기 게이트 구동 회로(200)는 상기 프레임의 제n+1 구간(Tn+1)에 제n+1 게이트 신호(Gn+1) 및 상기 제n+1 게이트 신호(Gn+1)와 동기된 제n+1 스토리지 신호(STn+1)를 제n+1 게이트 라인 및 제n+1 스토리지 라인에 출력한다.
예를 들면, 제n+1 화소부(Pn+1)는 제n+1 화소 트랜지스터(TRn+1), 제n+1 액정 커패시터(CLCn+1) 및 제n+1 스토리지 커패시터(CSTn+1)를 포함한다.
상기 제n+1 화소 트랜지스터(TRn+1)는 데이터 라인(DL) 및 제n+1 게이트 라인(GLn+1)에 연결된다. 상기 제n+1 액정 커패시터(CLCn+1)의 제1 전극에는 상기 제n+1 화소 트랜지스터(TRn+1)를 공통 전압(Vcom)에 대해서 음극성(+)을 갖는 제n+1 데이터 전압(-Vdata)이 인가되고, 제2 전극에는 상기 공통 전압(Vcom)이 인가된다.
상기 제n+1 스토리지 커패시터(CSTn+1)의 제3 전극은 상기 제n+1 액정 커패시터(CLCn)의 제1 전극과 연결되어 상기 제n+1 데이터 전압(-Vdata)이 인가되고, 상기 제4 전극은 상기 제n+1 스토리지 라인(STLn+1)과 연결되어 상기 제n+1 스토리지 신호(STn+1)가 인가된다.
상기 제n+1 액정 커패시터(CLCn+1)에 상기 제n+1 데이터 전압(-Vdata)에 대응하는 제n+1 화소 전압(VPn+1)이 충전되고, 상기 제n+1 스토리지 커패시터(CSTn+1)는 상기 제n+1 액정 커패시터(CLCn+1)에 충전된 상기 제n+1 화소 전압(VPn+1)을 한 프레임 동안 유지한다.
상기 제n+1 액정 커패시터(CLCn+1)에 충전된 상기 제n+1 화소 전압(VPn+1)을 살펴보면, 상기 제n+1 화소 전압(VPn+1)은 상기 제n+1 게이트 신호(Gn+1)가 상기 게이트 온 전압(VON)을 유지하는 제2 구간(t2) 동안 상기 제n+1 데이터 전압(-Vdata)을 유지한다. 이어, 상기 제n+1 게이트 신호(Gn+1)가 상기 게이트 오프 전압(VOFF)으로 떨어지는 폴링 타이밍에 킥백 전압(ΔVkb)만큼 하강한다.
한편, 상기 제2 구간(t2) 동안 상기 제n+1 스토리지 커패시터(CSTn+1)의 제3 전극에는 상기 제n+1 데이터 전압(-Vdata)이 인가되고, 상기 제4 전극에는 상기 스토리지 로우 전압(VSTL)이 인가되어 상기 제n+1 스토리지 커패시터(CSTn+1)는 상기 제n+1 데이터 전압(-Vdata)에 대응하는 제n+1 화소 전압(VPn+1)을 유지한다. 상기 제n+1 게이트 신호(Gn+1)의 폴링 타이밍에 상기 제4 전극에는 상기 스토리지 로우 전압(VSTL)보다 높은 상기 스토리지 하이 전압(VSTH)이 인가되고, 이에 따라 상기 제n+1 스토리지 커패시터(CSTn+1)의 제3 전극의 전압은 상기 스윙 전압(ΔV)만큼 상승된다.
따라서, 상기 제n+1 스토리지 커패시터(CSTn+1)의 제3 전극과 연결된 상기 제n+1 액정 커패시터(CLCn+1)의 제1 전극의 전압이 상기 스윙 전압(ΔV)만큼 상승하므로, 상기 킥백 전압(ΔVkb)에 의해 하강된 상기 제n+1 화소 전압(VPn+1)이 보상될 수 있다.
상기 제n+1 화소 전압(VPn+1)은 나머지 프레임 동안, 상기 제n+1 스토리지 커패시터(CSTn+1)의 상기 제4 전극에 인가된 상기 스토리지 하이 전압(VSTH)에 의해 상기 제n+1 데이터 전압(-Vdata)을 유지할 수 있다.
본 실시예에 따르면, 상기 게이트 신호가 떨어지는 폴링 타이밍에 상기 스토리지 신호를 킥백 전압을 보상하기 위해 설정된 스윙 전압만큼 상승시킴으로써 상기 킥백 전압에 의해 하강된 상기 액정 커패시터의 화소 전압을 보상할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
이하에서는 이전 실시예와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복된 설명은 생략하거나 간략하게 한다.
도 7을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 게이트 구동 회로(200A), 레벨 스위치(203) 및 데이터 구동 회로(400)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 스토리지 라인들(STL) 및 복수의 화소부(P)를 포함한다. 각 화소부(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TR)와, 상기 화소 트랜지스터(TR)와 전기적으로 연결된 화소 전극(PE)를 포함한다. 상기 화소 전극(PE)은 도 1에 도시된 액정 커패시터(CLC)의 제1 전극에 대응한다. 도시되지 않았으나, 상기 화소 전극(PE)은 공통 전압(Vcom)을 수신하는 공통 전극과 함께 상기 액정 커패시터(CLC)를 정의한다. 상기 화소 전극(PE)과 중첩하는 상기 스토리지 라인(STL)에 의해 도 1에 도시된 스토리지 커패시터(CST)가 정의된다.
상기 게이트 구동 회로(200A)는 테이프 캐리어 패키지 형태로 상기 주변 영역(PA)에 실장되고, 복수의 게이트 신호들(G)을 생성하고, 상기 복수의 게이트 신호들(G)을 복수의 게이트 라인들(GL)에 제공한다.
본 실시예에 따르면, 상기 게이트 구동 회로(200A)는 복수의 반전 게이트 신호들(GB)을 생성하고, 상기 복수의 반전 게이트 신호들(GB)을 상기 레벨 스위치(203)에 제공한다. 반전 게이트 신호(GB)는 게이트 신호(G)와 위상이 반전된 신호로서, 상기 게이트 신호가 게이트 온 전압을 가지는 구간 동안 상기 반전 게이트 신호(GB)는 게이트 오프 전압을 갖고, 상기 게이트 신호가 상기 게이트 오프 전압을 갖는 구간 동안 상기 반전 게이트 신호(GB)는 상기 게이트 온 전압을 갖는다.
상기 레벨 스위치(203)는 상기 주변 영역에 집적된다. 상기 레벨 스위치(203)는 제1 전압 라인(VLL), 제2 전압 라인(VHL), 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함한다.
상기 제1 전압 라인(VLL)은 스토리지 로우 전압(VSTL)을 전달하고, 상기 제2 전압 라인(VHL)은 스토리지 하이 전압(VSTH)을 전달한다.
상기 제1 스위치(SW1)는 상기 게이트 신호(G)의 게이트 온 전압에 응답하여 상기 스토리지 로우 전압(VSTL)을 상기 스토리지 라인(STL)에 출력한다.
상기 제2 스위치(SW2)는 상기 반전 게이트 신호(GB)의 게이트 온 전압에 응답하여 상기 스토리지 하이 전압(VSTH)을 상기 스토리지 라인(STL)에 출력한다.
상기 제1 및 제2 스위치들(SW1, SW2)의 상세한 회로도 및 동작 설명은 도 3에서 설명된 이전 실시예와 실질적으로 동일하므로 반복되는 설명은 생략한다.
상기 데이터 구동 회로(400)는 테이프 캐리어 패키지 형태로 상기 주변 영역에 실장되고, 상기 복수의 데이터 라인들(DL)과 연결된다. 상기 데이터 구동회로(400)는 상기 복수의 데이터 라인들에 데이터 신호들을 출력한다.
본 실시예에 따른 표시 장치는 이전 실시예의 표시 장치와 비교하여 상기 스토리지 신호를 생성하는 상기 레벨 스위치(203)가 상기 표시 패널(100)의 주변 영역(PA)에 상기 화소 트랜지스터(TR)의 제조 공정과 동일한 공정으로 집적 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
이하에서는 이전 실시예와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복된 설명은 생략하거나 간략하게 한다.
도 8을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 게이트 구동 회로(200B) 및 데이터 구동 회로(400)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 스토리지 라인들(STL) 및 복수의 화소부(P)를 포함한다. 각 화소부(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TR)와, 상기 화소 트랜지스터(TR)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 게이트 구동 회로(200B)는 상기 주변 영역(PA)에 집적된다. 상기 게이트 구동 회로(200B)는 상기 화소 트랜지스터(TR)의 제조 공정과 동일한 공정으로 형성된 복수의 트랜지스터들을 포함한다.
상기 게이트 구동 회로(200B)는 상기 주변 영역(PA)에 집적되고, 상기 복수의 게이트 라인들(GL) 및 상기 복수의 스토리지 라인들(STL)에 연결된다.
상기 게이트 구동 회로(200B)는 상기 복수의 게이트 라인들(GL)에 인가되는 복수의 게이트 신호들 및 상기 복수의 스토리지 라인들(STL)에 인가되고 상기 복수의 게이트 신호들에 동기된 복수의 스토리지 신호들을 생성한다. 스토리지 신호는 게이트 신호에 동기되고 상기 게이트 신호와 위상이 반전된다. 예를 들면, 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 상기 스토리지 신호는 스토리지 로우 전압을 갖고, 상기 게이트 신호가 게이트 오프 전압을 갖는 동안 상기 스토리지 신호는 스토리지 로우 전압을 갖는다.
상기 게이트 구동 회로(200B)는 상기 복수의 게이트 신호들을 상기 복수의 게이트 라인들에 순차적으로 출력하고, 상기 복수의 스토리지 신호들을 상기 복수의 스토리지 라인들에 순차적으로 출력한다.
상기 데이터 구동 회로(400)는 테이프 캐리어 패키지 형태로 상기 주변 영역에 실장되고, 상기 복수의 데이터 라인들(DL)과 연결된다. 상기 데이터 구동회로(400)는 상기 복수의 데이터 라인들에 데이터 신호들을 출력한다.
도 9는 도 8에 도시된 게이트 구동 회로에 대한 블록도이다.
도 8 및 도 9를 참조하면, 상기 게이트 구동회로(200B)는 서로 종속적으로 연결된 제1 내지 제M 스테이지들(SRC1 내지 SRCM), 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다(M 은 자연수).
상기 제1 내지 제M 스테이지들(SRC1 내지 SRCM)은 제1 내지 제M 게이트 라인들과 각각 연결되어 제1 내지 제M 게이트 신호들(G1, G2,..., GM)을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제M-1 및 제M 스테이지들(SRCM-1, SRCM)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제M 스테이지(SRCM) 및 상기 제1 더미 스테이지(SRCd1)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 상기 제1 내지 제M 게이트 라인들과 연결되지 않는다.
상기 각 스테이지는 클럭 단자(CT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제3 전압 단자(VT3), 제4 전압 단자(VT4), 제1 출력단자(OT1), 제2 출력 단자(OT2) 및 제3 출력 단자(OT3)를 포함한다.
상기 클럭 단자(CT)는 제1 클럭 신호 또는 상기 제1 클럭 신호와 다른 제2 클럭 신호를 수신한다. 예를 들면, 상기 제2 클럭 신호는 상기 제1 클럭 신호와 위상이 반전될 수 있다. 이하에서는 상기 제1 클럭 신호는 클럭 신호(CK)로, 상기 제2 클럭 신호는 반전 클럭 신호(CKB)로 명칭한다.
예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCd1)의 상기 클럭 단자(CT)는 상기 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지들(SRC2, SRC4,..., SRCd2)의 상기 클럭 단자(CT)는 상기 반전 클럭 신호(CKB)를 수신한다. 상기 클럭 신호(CK) 및 상기 반전 클럭 신호(CKB)는 하이 전압(VDD)과 제1 로우 전압(VSS1)으로 이루어질 수 있다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지들 중 하나의 캐리 신호를 수신한다. 첫 번째 스테이지인, 상기 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제2 내지 제2 더미 스테이지들(SRC2 내지 SRCd2) 각각의 상기 제1 입력 단자(IN1)는 이전 스테이지들 중 하나의 캐리 신호를 수신한다. 예를 들면, 제n 스테이지의 제1 입력 단자(IN1)는 제n-1 스테이지의 제n-1 캐리 신호(CRn-1)를 수신한다.
상기 제2 입력 단자(IN2)는 다음 스테이지들 중 하나의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제1 더미 스테이지들(SRC1 내지 SRCd1) 각각의 상기 제2 입력 단자(IN2)는 다음 스테이지들 중 하나의 캐리 신호를 수신한다. 예를 들면, 제n 스테이지의 제2 입력 단자(IN2)는 제n+1 스테이지의 제n+1 캐리 신호(CRn+1)를 수신한다. 마지막 스테이지인, 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.
상기 제3 입력 단자(IN3)는 상기 제2 입력 단자(IN2)에 수신된 스테이지의 다음 스테이지들 중 하나의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm) 각각의 상기 제3 입력 단자(IN3)는 상기 제2 입력 단자(IN2)에 수신된 스테이지의 다음 스테이지들 중 하나의 캐리 신호를 수신하고, 상기 제1 더미 스테이지(SRCd1)의 상기 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다. 예를 들면, 제n 스테이지의 제3 입력 단자(IN3)는 제n+2 스테이지의 제n+2 캐리 신호(CRn+2)를 수신한다.
제1 전압 단자(VT1)는 상기 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 상기 게이트 신호의 방전 레벨에 대응할 수 있다. 예를 들어, 상기 제1 로우 레벨은 약 -6 V이다.
상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨(VSS1) 보다 낮은 제2 로우 레벨을 가지는 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 상기 스테이지에 포함된 제어 노드(Q)의 방전 레벨에 대응할 수 있다. 예를 들어, 상기 제2 로우 레벨은 약 -10 V이다.
상기 제3 전압 단자(VT3)는 스토리지 로우 전압(VSTL)을 수신한다.
상기 제4 전압 단자(VT4)는 스토리지 하이 전압(VSTH)을 수신한다. 상기 스토리지 로우 전압(VSTL) 및 상기 스토리지 하이 전압(VSTH) 중 하나는 공통 전압(Vcom)과 동일할 수 있다. 상기 스토리지 로우 전압(VSTL) 및 상기 스토리지 하이 전압(VSTH) 사이의 스윙 전압(ΔV)은 킥백 전압(ΔVkb)을 보상하기 위한 보상 전압으로 설정될 수 있다.
상기 제1 출력 단자(OT1)는 해당하는 상기 게이트 라인과 전기적으로 연결되어 상기 게이트 신호를 출력한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제1 출력 단자(OT1)들은 각각 제1 내지 제m 게이트 신호들을 출력한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)의 상기 제1 출력 단자(OT1)들은 게이트 신호를 출력하지 않는다.
상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다. 상기 제2 출력 단자(OT2)는 다음 스테이지들 중 적어도 하나의 스테이지의 제1 입력 단자(IN1)와 연결되고, 이전 스테이지들 중 적어도 두 개의 스테이지들의 제2 및 제3 입력 단자들(IN2, IN3)과 연결된다.
상기 제3 출력 단자(OT3)는 해당하는 상기 스토리지 라인에 연결되고 스토리지 신호를 출력한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)의 상기 제3 출력 단자들(OT3)은 스토리지 신호를 출력하지 않는다.
도 10은 도 9에 도시된 스테이지의 회로도이다. 도 11은 도 10에 도시된 스테이지의 입출력신호에 대한 파형도이다.
도 10 및 도 11을 참조하면, 제n 스테이지(SRCn)는 버퍼부(210), 풀업부(230), 캐리부(240), 제1 제어 풀다운부(251), 제2 제어 풀다운부(252), 제어 유지부(253), 출력 풀다운부(261), 출력 유지부(262), 인버터(270), 캐리 유지부(280) 및 레벨 스위치부(290)를 포함한다.
상기 버퍼부(210)는 상기 풀업부(230)에 상기 제n-1 캐리 신호(CRn-1)를 전달한다. 상기 버퍼부(210)는 제4 트랜지스터(T4)를 포함할 수 있다. 상기 제4 트랜지스터(T4)는 상기 제1 입력 단자(IN1)에 연결된 제어 전극 및 입력 전극 및 상기 제어 노드(Qn)에 연결된 출력 전극을 포함한다.
상기 버퍼부(210)에 상기 제n-1 캐리 신호(CRn-1)의 하이 전압(VDD)이 수신되면, 상기 제어 노드(Qn)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)이 인가된다.
상기 풀업부(230)는 제n 게이트 신호(Gn)를 출력한다. 상기 풀업부(230)는 제1 트랜지스터(T1)를 포함한다. 상기 제1 트랜지스터(T1)는 상기 제어 노드(Qn)에 연결된 제어 전극, 상기 클럭 단자(CT)와 연결된 입력 전극 및 출력 노드(On)에 연결된 출력 전극을 포함한다. 상기 출력 노드(On)는 상기 제1 출력 단자(OT1)에 연결된다.
상기 풀업부(230)의 제어 전극에 상기 제어 노드(Qn)의 상기 제1 전압(V1)이 인가된 상태에서 상기 클럭 단자(CT)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 제어 노드(Qn)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스트 업 된다. 즉, 상기 제어 노드(Qn)는 프레임의 제n-1 구간(Tn-1)에서는 상기 제1 전압(V1)을 갖고, 상기 프레임의 제n 구간(Tn)에서는 상기 부스팅 전압(VBT)을 갖는다.
상기 풀업부(230)의 제어 전극에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 상기 제n 게이트 신호(Gn)의 하이 전압(VDD)으로 출력한다. 상기 제n 게이트 신호(Gn)는 상기 출력 노드(On)에 연결된 상기 제1 출력 단자(OT1)를 통하여 출력된다.
상기 캐리부(240)는 제n 캐리 신호(CRn)를 출력한다. 상기 캐리부(240)는 제15 트랜지스터(T15)를 포함한다. 상기 제15 트랜지스터(T15)는 상기 제어 노드(Qn)에 연결된 제어 전극, 상기 클럭 단자(CT)에 연결된 입력 전극 및 캐리 노드(Rn)에 연결된 출력 전극을 포함한다. 상기 캐리 노드(Rn)는 제2 출력 단자(OT2)에 연결된다.
상기 캐리부(240)는 상기 제어 노드(Qn)에 하이 전압이 인가되면 상기 클럭 단자(CT)에 수신된 상기 클럭 신호(CK)의 하이 전압(VDD)을 상기 제n 캐리 신호(CRn)로 출력한다. 상기 제n 캐리 신호(CRn)는 상기 캐리 노드(Rn)에 연결된 상기 제2 출력 단자(OT2)를 통하여 출력된다.
상기 제1 및 제2 제어 풀다운부들(251, 252)은 상기 제n+1 캐리 신호(CRn+1) 및 상기 제n+2 캐리 신호(CRn+2)에 응답하여 상기 제어 노드(Qn)의 전압을 상기 제1 및 제2 로우 전압들(VSS1, VSS2)로 순차적으로 방전한다.
상기 제1 제어 풀다운부(251)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 제어 노드(Qn)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다.
상기 제9 트랜지스터(T9)는 제n+1 구간(Tn+1) 동안 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(CRn+1)의 하이 전압(VDD)이 인가되면, 상기 제어 노드(Qn)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전한다. 상기 제9 트랜지스터(T9)는 상기 제n+1 구간(Tn+1)을 제외한 나머지 구간 동안은 상기 제n+1 캐리 신호(CRn+1)의 로우 전압, 즉, 제2 로우 전압(VSS2 = -10V)이 인가된다.
상기 제2 제어 풀다운부(252)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 제어 노드(Qn)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다.
상기 제6 트랜지스터(T6)는 제n+2 구간(Tn+2) 동안, 상기 제3 입력 단자(IN3)에 상기 제n+2 캐리 신호(CRn+2)의 하이 전압(VDD)이 인가되면, 상기 제어 노드(Qn)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다. 상기 제6 트랜지스터(T6)는 상기 제n+2 구간(Tn+2)을 제외한 나머지 구간 동안은 상기 제n+2 캐리 신호(CRn+2)의 로우 전압, 즉, 제2 로우 전압(VSS2 = -10V)이 인가된다.
상기 제어 유지부(253)는 상기 제어 노드(Qn)의 전압을 유지한다. 상기 제어 유지부(253)는 제10 트랜지스터(T10)를 포함한다. 상기 제10 트랜지스터(T10)는 상기 인버팅 노드(Nn)에 연결된 제어 전극, 상기 제어 노드(Qn)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제어 유지부(253)는 상기 프레임의 나머지 구간 동안 상기 인버팅 노드(Nn)의 신호에 응답하여 상기 제어 노드(Qn)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다.
상기 출력 풀다운부(261)는 상기 제n 게이트 신호(Gn)를 풀-다운(pull-down)한다. 상기 출력 풀다운부(261)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 출력 노드(On)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 출력 풀다운부(261)는 상기 제2 입력 단자(IN2)에 제n+1 캐리 신호(CRn+1)가 수신되면 상기 출력 노드(On)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 풀-다운(pull-down)한다.
상기 출력 유지부(262)는 상기 출력 노드(On)의 전압을 유지한다. 상기 출력 유지부(262)는 제3 트랜지스터(T3)를 포함한다. 상기 제3 트랜지스터(T3)는 상기 인버팅 노드(Nn)에 연결된 제어 전극, 상기 출력 노드(On)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 출력 유지부(262)는 상기 프레임의 나머지 구간 동안 상기 인버팅 노드(Nn)의 신호에 응답하여 상기 출력 노드(On)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 유지한다.
상기 인버터(270)는 상기 제n 캐리 신호(CRn)의 하이 전압이 출력되는 구간 즉, 제n 구간(Tn)을 제외한 프레임의 나머지 구간 동안 상기 인버팅 노드(Nn)는 상기 클럭 단자(CT)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 신호를 가진다. 상기 인버터(270)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함한다.
상기 인버터(270)는 상기 캐리 노드(Rn)에 하이 전압이 인가되는 제n 구간(Tn) 동안에, 상기 클럭 단자(CT)에 수신된 상기 클럭 신호(CK)를 상기 제1 전압 단자(VT1)에 인가된 상기 제1 로우 전압(VSS1)으로 방전한다. 즉, 상기 캐리 노드(Rn)의 하이 전압에 응답하여 상기 제8 및 제13 트랜지스터들(T8, T13)은 턴-온 되고 이에 따라 상기 클럭 신호(CK)는 상기 제1 로우 전압(VSS1)으로 방전된다.
상기 캐리 유지부(280)는 상기 캐리 노드(Rn)의 전압을 유지한다. 상기 캐리 유지부(280)는 제11 트랜지스터(T11)를 포함한다. 상기 제11 트랜지스터(T11)는 상기 인버팅 노드(Nn)에 연결된 제어 전극, 상기 캐리 노드(Rn)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 캐리 유지부(280)는 상기 제n 구간(Tn)을 제외한 프레임의 나머지 구간 동안 상기 인버팅 노드(Nn)의 신호에 응답하여 상기 캐리 노드(Rn)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다.
상기 레벨 스위칭부(290)는 N형 트랜지스터인 제16-1 트랜지스터(T16-1) 및 P형 트랜지스터인 제16-2 트랜지스터(T16-2)를 포함한다. 상기 제16-1 트랜지스터(T16-1)는 상기 출력 노드(On)에 연결된 제어 전극, 상기 제3 전압 단자(VT3)에 연결된 입력 전극 및 상기 제3 출력 단자(OT3)에 연결된 출력 전극을 포함한다. 사기 제16-2 트랜지스터(T16-2)는 상기 출력 노드(On)에 연결된 제어 전극, 상기 제4 전압 단자(VT4)에 연결된 입력 전극 및 상기 제3 출력 단자(OT3)에 연결된 출력 전극을 포함한다.
상기 출력 노드(On)에 상기 제n 게이트 신호(Gn)의 하이 전압(VDD)이 인가되면, 상기 제16-1 트랜지스터(T16-1)는 턴-온되고 상기 제16-2 트랜지스터(T16-2)는 터-오프되어, 상기 제3 전압 단자(VT3)에 수신된 상기 스토리지 로우 전압(VSTL)을 상기 제3 출력 단자(OT3)를 통해 출력한다. 상기 출력 노드(On)에 상기 제n 게이트 신호(Gn)의 제1 로우 전압(VSS1)이 인가되면, 상기 제16-2 트랜지스터(T16-2)는 턴-온되고 상기 제16-1 트랜지스터(T16-1)는 턴-오프되어 상기 제4 전압 단자(VT4)에 수신된 상기 스토리지 하이 전압(VSTH)을 상기 제3 출력 단자(OT3)를 통해 출력한다.
이와 같이, 상기 제3 출력 단자(OT3)는 상기 제n 게이트 신호(Gn)와 동기된 제n 스토리지 신호(STn)를 출력한다.
본 실시예에 따른 표시 장치는 이전 실시예의 표시 장치와 비교하여 게이트 신호와 스토리지 신호를 생성하는 게이트 구동 회로를 상기 주변 영역(PA)에 상기 화소 트랜지스터(TR)의 제조 공정과 동일한 공정으로 집적 형성할 수 있다. 따라서 네로우 베젤을 갖는 표시 장치를 용이하게 구현할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
이하에서는 이전 실시예와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복된 설명은 생략하거나 간략하게 한다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100A), 게이트 구동 회로(200), 제2 레벨 스위치(300) 및 데이터 구동 회로(400)를 포함한다.
상기 표시 패널(100A)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 스토리지 라인들(STL) 및 복수의 화소부들(P)을 포함한다.
본 실시예에 따르면, 상기 표시 패널(100A)은 상기 복수의 게이트 라인들(GL)과 각각 평행한 복수의 제어 라인들(CL)을 더 포함한다.
각 화소부(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TR)와, 상기 화소 트랜지스터(TR)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 게이트 구동 회로(200)는 상기 주변 영역(PA) 중 게이트 라인(GL)의 제1 단부와 인접한 제1 주변 영역(PA1)에 실장된다. 상기 게이트 구동 회로(200)는 도 2 및 도 3에서 설명된 이전 실시예와 실질적으로 동일하다.
도 2 및 도 3을 참조하면, 상기 게이트 구동 회로(200)는 복수의 게이트 신호들(G1,.., GM)을 생성하고 상기 복수의 게이트 라인들(GL)에 상기 복수의 게이트 신호들(G1,.., GM)을 출력한다. 또한, 상기 게이트 구동 회로(200)는 복수의 제1 스토리지 신호들(ST1,.., STM)을 생성하는 제1 레벨 스위치(203)를 포함하고, 상기 복수의 제1 스토리지 신호들(ST1,.., STM)을 상기 복수의 스토리지 라인들(STL)에 출력한다.
상기 복수의 제1 스토리지 신호들(ST1,.., STM) 각각은 상기 복수의 게이트 신호들(G1,.., GM)에 동기되어, 게이트 신호가 게이트 온 전압을 갖는 구간에 제1 스토리지 로우 전압을 갖고, 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 갖는다.
상기 제1 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제1 스윙 전압(ΔV1)은 상기 게이트 구동 회로(200)와 가까운 제1 화소부(P1)에 발생되는 제1 킥백 전압(ΔVkb1)에 의한 화소 전압의 전압 하강을 보상할 수 있다. 상기 스토리지 하이 전압은 상기 액정 커패시터(CLC)에 인가되는 상기 공통 전압(Vcom)과 같을 수 있다.
본 실시예에 따르면, 상기 게이트 구동 회로(200)는 상기 표시 패널(100A)에 배치된 상기 복수의 제어 라인들(CL)과 연결되고, 상기 복수의 게이트 신호들 각각과 위상이 반전된 복수의 반전 게이트 신호들을 상기 복수의 제어 라인들(CL)에 출력한다.
상기 제2 레벨 스위치(300)는 상기 주변 영역 중 상기 게이트 라인의 제2 단부와 인접한 제2 주변 영역(PA2)에 집적된다. 상기 제2 레벨 스위치(300)는 상기 복수의 게이트 신호들 및 상기 복수의 반전 게이트 신호들을 이용하여 복수의 제2 스토리지 신호들을 생성하고, 상기 복수의 제2 스토리지 신호들을 상기 복수의 스토리지 라인들(STL)에 출력한다.
상기 복수의 제2 스토리지 신호들 각각은 상기 복수의 게이트 신호들(G1,.., GM)에 동기되어, 게이트 신호가 게이트 온 전압을 갖는 구간에 제2 스토리지 로우 전압을 갖고, 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 갖는다. 상기 제2 스토리지 로우 전압은 상기 제1 스토리지 로우 전압 보다 레벨이 크다.
상기 제2 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제2 스윙 전압(ΔV2)은 상기 게이트 구동 회로(200)와 먼 제2 화소부(P2)에 발생되는 제2 킥백 전압(ΔVkb2)에 의한 화소 전압의 전압 하강을 보상할 수 있다. 상기 제2 스토리지 로우 전압은 상기 제1 스토리지 로우 전압 보다 레벨이 크다.
상기 게이트 라인에 전달되는 게이트 신호는 상기 게이트 라인의 RC 지연에 의해 상기 게이트 구동 회로(200)와 먼 위치에 배치된 상기 제2 화소부(P2)에 인가되는 게이트 신호의 레벨은 상기 게이트 구동 회로(200)와 가까운 위치에 배치된 상기 제1 화소부(P1)에 인가되는 게이트 신호의 레벨 보다 작다. 상기 제2 화소부(P2)에 발생하는 상기 제2 킥백 전압(ΔVkb2)은 상기 제1 화소부(P1)에 발생하는 상기 제1 킥백 전압(ΔVkb1) 보다 작다. 상기 제2 킥백 전압(ΔVkb2)을 보상하기 위한 상기 제2 스윙 전압(ΔV2)은 상기 제1 킥백 전압(ΔVkb1)을 보상하기 위한 상기 제1 스윙 전압(ΔV1) 보다 작고, 이에 따라, 상기 제2 스토리지 로우 전압이 상기 제1 스토리지 로우 전압 보다 레벨이 크다.
한편, 상기 화소 전압을 유지하는 구간 동안 상기 제1 화소부(P1)와 상기 제2 화소부(P2)에 인가되는 상기 스토리지 하이 전압은 동일한 레벨을 가짐으로써 전류 패스가 형성되는 것을 막을 수 있다.
상기 데이터 구동 회로(400)는 테이프 캐리어 패키지 형태로 상기 주변 영역에 실장되고, 상기 복수의 데이터 라인들(DL)과 연결된다. 상기 데이터 구동회로(400)는 상기 복수의 데이터 라인들에 데이터 신호들을 출력한다.
본 실시예에 따르면, 게이트 구동 회로와 가까운 화소부와 상기 게이트 구동 회로와 먼 화소부 사이의 게이트 신호의 RC 지연 차이에 의한 서로 다른 킥백 전압을 용이하게 보상할 수 있다.
도 13은 도 12에 도시된 게이트 구동 회로 및 제2 레벨 스위치를 설명하기 위한 개념도이다.
이하에서는 이전 실시예와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복된 설명은 생략하거나 간략하게 한다.
도 13 및 도 14를 참조하면, 상기 게이트 구동 회로(200)는 도 2 및 도 3을 참조하여 설명한 이전 실시예의 게이트 구동 회로와 실질적으로 동일하다.
상기 게이트 구동 회로(200)는 도 2 및 도 3에 도시된 레벨 쉬프터(202) 및 제1 레벨 스위치(203)를 포함한다. 상기 레벨 쉬프터(202)는 게이트 클럭 신호(CPV)에 기초하여 생성된 복수의 게이트 신호들을 생성한다. 또한, 상기 레벨 쉬프터(202)는 상기 복수의 게이트 신호들 각각과 위상이 반전된 복수의 반전 게이트 신호들을 생성한다.
상기 레벨 스위치(203)는 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함하고, 상기 레벨 쉬프터(202)로부터 제공된 상기 복수의 게이트 신호들 및 상기 복수의 게이트 신호들과 위상이 반전된 복수의 반전 게이트 신호들에 기초하여 복수의 제 스토리지 신호들을 생성하여 복수의 스토리지 라인들에 출력한다.
예를 들면, 상기 제1 스위치(SW1)는 제1 게이트 신호(G1)의 게이트 온 전압과 상기 제1 게이트 신호(G1)와 위상이 반전된 제1 반전 게이트 신호(GB1)의 게이트 오프 전압에 응답하여 제1 스토리지 로우 전압(VSTL1)을 제1 스토리지 라인(STL1)에 출력한다. 상기 제2 스위치(SW2)는 상기 제1 반전 게이트 신호(GB1)의 게이트 온 전압과 상기 제1 게이트 신호(G1)의 게이트 오프 전압에 응답하여 스토리지 하이 전압(VSTH)을 상기 제1 스토리지 라인(STL1)에 출력한다.
이에 따라서, 상기 게이트 구동 회로(200)와 가까운 위치에 배치된 상기 제1 화소부(P1)의 제1 스토리지 커패시터(CST1)에는 상기 제1 스토리지 로우 전압(VSTL1)과 상기 스토리지 하이 전압(VSTH)을 갖는 제1-1 스토리지 신호가 인가된다.
상기 제2 레벨 스위치(300)는 제3 스위치(SW3) 및 4 스위치(SW4)를 포함한다.
상기 제3 스위치(SW3)는 제15 트랜지스터(Q15)를 포함하고, 상기 제15 트랜지스터(Q15)는 상기 제1 게이트 라인(GL1)에 연결된 게이트 전극과 제2 스토리지 로우 전압(VSTL2)을 수신하는 입력 전극 및 상기 제1 스토리지 라인(STL1)에 연결된 출력 전극을 포함한다.
상기 제3 스위치(SW3)는 상기 제1 게이트 라인(GL1)에 인가된 상기 제1 게이트 신호(G1)의 게이트 온 전압에 턴-온되어 상기 제2 스토리지 로우 전압(VSTL2)을 상기 제1 스토리지 라인(STL1)에 인가한다.
상기 제4 스위치(SW4)는 제16 트랜지스터(Q16)를 포함하고, 상기 제16 트랜지스터(Q16)는 제1 제어 라인(CL1)과 연결된 제어 전극, 상기 스토리지 하이 전압(VSTH)을 수신하는 입력 전극 및 상기 제1 스토리지 라인(STL1)에 연결된 출력 전극을 포함한다.
상기 제4 스위치(SW4)는 상기 제1 제어 라인(CL1)에 인가된 제1 반전 게이트 신호의 게이트 온 전압에 턴-온되어 상기 스토리지 하이 전압(VSTH)을 상기 제1 스토리지 라인(STL1)에 인가한다.
이에 따라서, 상기 게이트 구동 회로(200)와 먼 위치에 배치된 상기 제2 화소부(P2)의 제2 스토리지 커패시터(CST2)에는 상기 제1 스토리지 로우 전압(VSTL1) 보다 높은 레벨의 상기 제2 스토리지 로우 전압(VSTL2)과 상기 스토리지 하이 전압(VSTH)을 갖는 제1-2 스토리지 신호가 인가된다.
도 14는 도 13의 게이트 구동 회로 및 제2 레벨 스위치에 따른 제1 및 제2 화소부를 구동하는 구동 신호들의 파형도이다.
도 13 및 도 14를 참조하면, 상기 게이트 구동 회로(200)는 프레임의 제1 구간(T1)에 제1 게이트 신호(G1)를 제1 게이트 라인(GL1)에 출력한다. 상기 게이트 구동 회로(200)는 상기 제1 구간(T1)에 제1 스토리지 로우 전압(VSTL1)과 스토리지 하이 전압(VSTH)을 갖는 제1-1 스토리지 신호(ST1-1)를 출력한다.
상기 게이트 구동 회로(200)로부터 가까이 위치한 제1 화소부(P1)의 제1 액정 커패시터(CLC1)는 상기 제1 게이트 신호(G1)에 응답하여 데이터 전압(+Vdata)에 대응하는 제1 화소 전압(VP1)이 충전되고, 상기 제1 스토리지 커패시터(CST1)는 상기 제1 액정 커패시터(CLC1)에 충전된 상기 제1 화소 전압(VP1)을 한 프레임 동안 유지한다.
상기 제1 액정 커패시터(CLC1)에 충전된 상기 제1 화소 전압(VP1)을 살펴보면, 상기 제1 화소 전압(VP1)은 상기 제1 게이트 신호(G1)가 상기 게이트 온 전압(VON)을 유지하는 제1 구간(t1) 동안 상기 데이터 전압(+Vdata)을 유지한다. 이어, 상기 제1 게이트 신호(G1)가 상기 게이트 오프 전압(VOFF)으로 떨어지는 폴링 타이밍에 제1 킥백 전압(ΔVkb1)만큼 하강한다.
한편, 상기 제1 구간(t1) 동안 상기 제1 스토리지 커패시터(CST1)에는 데이터 전압(+Vdata) 및 상기 제1 스토리지 로우 전압(VSTL1)이 인가되어 상기 데이터 전압(+Vdata)에 대응하는 제1 화소 전압(VP1)을 유지한다. 상기 제1 게이트 신호(G1)의 상기 폴링 타이밍에 상기 제1 스토리지 커패시터(CST1)에는 상기 제1 스토리지 로우 전압(VSTL1)보다 높은 상기 스토리지 하이 전압(VSTH)이 인가된다. 이에 따라 상기 제1 스토리지 커패시터(CST1)에 인가된 전압은 상기 제1 스토리지 로우 전압(VSTL1)과 상기 스토리지 하이 전압(VSTH) 사이의 제1 스윙 전압(ΔV1)만큼 상승된다.
따라서, 상기 제1 스토리지 커패시터(CST1)와 연결된 상기 제1 액정 커패시터(CLC1)의 전압이 상기 제1 스윙 전압(ΔV1)만큼 상승하므로, 상기 제1 킥백 전압(ΔVkb1)에 의해 하강된 상기 제1 화소 전압(VP1)이 보상될 수 있다.
상기 제1 레벨 스위치(300)는 상기 제1 구간(T1)에 제2 스토리지 로우 전압(VSTL2)과 스토리지 하이 전압(VSTH)을 갖는 제1-2 스토리지 신호(ST1-2)를 출력한다.
상기 게이트 구동 회로(200)로부터 멀리 위치한 제2 화소부(P2)의 제2 액정 커패시터(CLC2)는 상기 제1 화소부(P1) 보다 지연된 제1 게이트 신호(G1_d)에 응답하여 데이터 전압(+Vdata)에 대응하는 제2 화소 전압(VP2)이 충전되고, 상기 제2 스토리지 커패시터(CST2)는 상기 제2 액정 커패시터(CLC2)에 충전된 상기 제2 화소 전압(VP2)을 한 프레임 동안 유지한다.
상기 제2 액정 커패시터(CLC2)에 충전된 상기 제2 화소 전압(VP2)을 살펴보면, 상기 제2 화소 전압(VP2)은 지연된 제1 게이트 신호(G1_d)가 상기 게이트 온 전압(VON)을 유지하는 제1 구간(t1) 동안 상기 데이터 전압(+Vdata)을 유지한다. 이어, 상기 지연된 제1 게이트 신호(G1_d)가 상기 게이트 오프 전압(VOFF)으로 떨어지는 폴링 타이밍에 제2 킥백 전압(ΔVkb2)만큼 하강한다. 상기 제2 킥백 전압(ΔVkb2)은 상대적으로 지연이 없는 상기 제1 게이트 신호(G1)가 인가된 상기 제1 화소부(P1)의 상기 제1 킥백 전압(ΔVkb1) 보다 작다.
한편, 상기 제1 구간(t1) 동안 상기 제2 스토리지 커패시터(CST2)에는 데이터 전압(+Vdata) 및 상기 제2 스토리지 로우 전압(VSTL2)이 인가되어 상기 데이터 전압(+Vdata)에 대응하는 제2 화소 전압(VP2)을 유지한다. 상기 지연된 제1 게이트 신호(G1_d)의 상기 폴링 타이밍에 상기 제2 스토리지 커패시터(CST2)에는 상기 제2 스토리지 로우 전압(VSTL2) 보다 높은 상기 스토리지 하이 전압(VSTH)이 인가된다. 이에 따라 상기 제2 스토리지 커패시터(CST2)에 인가된 전압은 상기 제2 스토리지 로우 전압(VSTL2)과 상기 스토리지 하이 전압(VSTH) 사이의 제2 스윙 전압(ΔV2)만큼 상승된다.
따라서, 상기 제2 스토리지 커패시터(CST2)와 연결된 상기 제2 액정 커패시터(CLC2)의 전압이 상기 제2 스윙 전압(ΔV2)만큼 상승하므로, 상기 제2 킥백 전압(ΔVkb2)에 의해 하강된 상기 제2 화소 전압(VP2)이 보상될 수 있다.
본 실시예에 따르면, 게이트 구동 회로와 가까운 화소부와 상기 게이트 구동 회로와 먼 화소부 사이의 게이트 신호의 RC 지연 차이에 의한 서로 다른 킥백 전압을 용이하게 보상할 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
이하에서는 이전 실시예와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복된 설명은 생략하거나 간략하게 한다.
도 14를 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 제1 게이트 구동 회로(200-1), 제2 게이트 구동 회로(200-2) 및 데이터 구동 회로(400)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 스토리지 라인들(STL) 및 복수의 화소부(P)를 포함한다. 각 화소부(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TR)와, 상기 화소 트랜지스터(TR)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 제1 게이트 구동 회로(200-1)는 상기 주변 영역 중 게이트 라인(GL)의 제1 단부와 인접한 제1 주변 영역(PA1)에 실장된다. 상기 제1 게이트 구동 회로(200-1)는 상기 복수의 게이트 라인들(GL)의 제1 단부들과 연결되고, 상기 복수의 스토리지 라인들(STL)의 제1 단부들과 연결된다.
상기 제2 게이트 구동 회로(200-1)는 상기 주변 영역 중 게이트 라인(GL)의 제2 단부와 인접한 제2 주변 영역(PA2)에 실장된다. 상기 제2 게이트 구동 회로(200-2)는 상기 복수의 게이트 라인들(GL)의 제2 단부들과 연결되고, 상기 복수의 스토리지 라인들(STL)의 제2 단부들과 연결된다.
본 실시예에 따르면, 상기 제1 및 제2 게이트 구동 회로들(200-1, 200-2)은 동일한 회로로서, 해당하는 게이트 라인에 동일한 게이트 신호를 출력하고, 해당하는 스토리지 라인에 동일한 스토리지 신호를 출력한다. 상기 제1 및 제2 게이트 구동 회로들(200-1, 200-2)은 상기 게이트 라인의 제1 및 제2 단부에서의 RC 지연 차이를 개선하기 위해서 상기 표시 장치는 듀얼 구조의 게이트 구동 회로를 갖는다.
상기 제1 및 제2 게이트 구동 회로들(200-1, 200-2) 각각은 도 2 및 도 3에서 설명된 이전 실시예와 실질적으로 동일하다.
도 2 및 도 3을 참조하면, 상기 제1 및 제2 게이트 구동 회로들(200-1, 200-1) 각각은 복수의 게이트 신호들(G1,.., GM)을 생성하고 상기 복수의 게이트 라인들(GL)에 상기 복수의 게이트 신호들(G1,.., GM)을 출력한다. 또한, 상기 제1 및 제2 게이트 구동 회로들(200-1, 200-1) 각각은 복수의 스토리지 신호들(ST1,.., STM)을 생성하는 레벨 스위치(203)를 포함하고, 상기 복수의 스토리지 신호들(ST1,.., STM)을 상기 복수의 스토리지 라인들(STL)에 출력한다.
상기 복수의 스토리지 신호들(ST1,.., STM) 각각은 상기 복수의 게이트 신호들(G1,.., GM)에 동기되어, 게이트 신호가 게이트 온 전압을 갖는 구간에 스토리지 로우 전압을 갖고, 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 갖는다.
상기 화소부(P)의 구동시 발생되는 킥백 전압은 상기 스토리지 하이 전압과 상기 스토리지 로우 전압 사이의 스윙 전압으로 보상될 수 있다. 본 실시예에 따르면, 상기 스토리지 로우 전압 및 상기 스토리지 하이 전압 중 하나는 상기 액정 커패시터(CLC)에 인가되는 상기 공통 전압(Vcom)과 같을 수 있다.
상기 데이터 구동 회로(400)는 테이프 캐리어 패키지 형태로 상기 주변 영역에 실장되고, 상기 복수의 데이터 라인들(DL)과 연결된다. 상기 데이터 구동회로(400)는 상기 복수의 데이터 라인들에 데이터 신호들을 출력한다.
본 실시예에 따르면, 듀얼 구조의 제1 및 제2 게이트 구동 회로들에 의해 게이트 라인의 양 단부에 위치한 화소부들에 RC 지연이 없는 게이트 신호가 인가됨으로써 실질적으로 상기 양 단부에 위치한 화소부들에는 동일한 킥백 전압이 발생하고, 상기 킥백 전압을 상기 스토리지 로우 전압 및 스토리지 하이 전압 사이의 스윙 전압을 이용하여 보상할 수 있다.
도 16은 본 발명의 실시예에 따른 킥백 보상을 설명하기 위한 파형도이다.
도 16을 참조하면, 비교예에 따른 표시 장치는 스토리지 커패시터에 DC 신호인 스토리지 신호가 인가되는 경우이고, 실시예에 따른 표시 장치는 이전 실시예들과 같이, 스토리지 커패시터에 게이트 신호에 동기된 스토리지 로우 전압 및 스토리지 하이 전압을 갖는 스토리지 신호가 인가되는 경우이다.
비교예에 따른 표시 장치는 게이트 신호(G)의 폴링 타이밍(FT)에 킥백 전압(△Vkb)만큼 액정 커패시터에 충전된 화소 전압(VP)이 하강한다. 또한, 상기 킥백 전압(△Vkb)은 계조에 대응하는 액정 커패시턴스의 크기 변화에 따라 변동되므로 상기 화소 전압(VP)의 레벨이 변동된다. 따라서, 비교예에 따른 표시 장치는 액정 커패시터에 인가되는 데이터 전압이 바뀌면 킥백 전압이 달라지게 되므로 킥백 보상이 어렵다
한편, 실시예에 따른 표시 장치는 게이트 신호의 폴링 타이밍에 발생된 킥백 전압이 멀티 레벨의 스토리지 신호에 의해 보상되어 액정 커패시터는 목표하는 화소 전압(VP)을 유지한다. 또한, 멀티 레벨의 스토리지 신호에 의한 상기 킥백 전압의 보상 전압은 액정 커패시턴스의 크기 변화에 무관하므로 상기 액정 커패시터에 충전된 화소 전압(VP)은 데이터 전압에 무관하게 킥백 전압을 보상할 수 있다.
이상의 본 발명의 실시예들에 따르면, 스토리지 커패시터에 인가되는 스토리지 신호를 게이트 신호에 동기시켜 로우 전압과 하이 전압을 스윙하는 멀티 레벨 신호로 구현함으로써 액정 커패시턴스의 변화와 무관하게 상기 킥백 전압을 보상할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 100A : 표시 패널
200, 200A, 200B, 200-1, 200-2 : 게이트 구동 회로
300 : 제1 레벨 스위치 400 : 데이터 구동 회로
201 : 쉬프트 레지스터 202 : 레벨 쉬프터
203 : 레벨 스위치 204 : 출력 버퍼

Claims (20)

  1. 게이트 라인, 상기 게이트 라인과 평행한 스토리지 라인, 및 상기 게이트 라인과 연결된 화소 트랜지스터, 상기 화소 커패시터에 연결된 액정 커패시터 및 상기 액정 커패시터에 연결된 스토리지 커패시터를 포함하는 화소부를 포함하는 표시 패널;
    상기 게이트 라인에 게이트 신호를 제공하는 제1 게이트 구동 회로; 및
    상기 스토리지 라인에 상기 게이트 신호와 동기되고 상기 게이트 신호의 위상과 반전된 위상을 갖는 스토리지 신호를 제공하는 제1 레벨 스위치를 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 스토리지 신호는 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 제1 스토리지 로우 전압을 갖고 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 갖는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 스토리지 신호의 상기 제1 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제1 스윙 전압은 상기 화소부의 킥백 전압을 보상하기 위해 설정된 것을 특징으로 하는 표시 장치.
  4. 제2항에 있어서, 상기 제1 스토리지 전압 및 상기 스토리지 하이 전압 중 하나는 상기 액정 커패시터에 인가되는 공통 전압과 같은 것을 특징으로 하는 표시 장치.
  5. 제2항에 있어서, 상기 표시 패널은 상기 화소부가 배열된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 구분되고,
    상기 제1 게이트 구동 회로는 상기 주변 영역에 실장되고, 상기 복수의 게이트 신호들 각각과 위상이 반전된 복수의 반전 게이트 신호들을 생성하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제1 게이트 구동 회로는 상기 제1 레벨 스위치를 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 제1 레벨 스위치는 게이트 신호의 게이트 온 전압과 게이트 반전 신호의 게이트 오프 전압에 응답하여 상기 제1 스토리지 로우 전압을 스토리지 라인에 출력하는 제1 스위치와,
    상기 반전 게이트 신호의 게이트 온 전압과 상기 게이트 신호의 게이트 오프 전압에 응답하여 상기 스토리지 하이 전압을 상기 스토리지 라인에 출력하는 제2 스위치를 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서, 상기 제1 게이트 구동 회로는 게이트 라인의 제1 단부와 인접한 주변 영역에 배치되고, 상기 게이트 라인의 제2 단부와 인접한 주변 영역에 배치된 제2 레벨 스위치를 더 포함하는 표시 장치.
  9. 제8항에 있어서, 상기 표시 패널은 상기 복수의 게이트 라인들 각각과 평행하고 상기 반전 게이트 신호를 전달하는 복수의 제어 라인들을 더 포함하는 표시 장치.
  10. 제9항에 있어서, 상기 제2 레벨 스위치는
    상기 게이트 신호의 게이트 온 전압에 응답하여 상기 제1 스토리지 로우 전압 보다 큰 제2 스토리지 전압을 상기 스토리지 라인에 출력하는 제3 스위치와,
    제어 라인을 통해 전달된 상기 반전 게이트 신호의 게이트 온 전압에 응답하여 상기 스토리지 하이 전압을 상기 스토리지 라인에 출력하는 제4 스위치를 포함하는 표시 장치.
  11. 제10항에 있어서, 상기 제1 게이트 구동 회로와 가까운 화소부들은 상기 제1 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제1 스윙 전압에 의해 킥백 전압이 보상되고,
    상기 제1 게이트 구동 회로와 먼 화소부들은 상기 제2 스토리지 로우 전압과 상기 스토리지 하이 전압 사이의 제2 스윙 전압에 의해 킥백 전압이 보상되는 것을 특징으로 하는 표시 장치.
  12. 제7항에 있어서, 상기 제1 게이트 구동 회로는 게이트 라인의 제1 단부와 인접한 주변 영역에 배치되고, 상기 제1 게이트 구동 회로와 동일하고 상기 게이트 라인의 제2 단부와 인접한 주변 영역에 배치된 제2 게이트 구동 회로를 더 포함하는 표시 장치.
  13. 제5항에 있어서, 상기 제1 레벨 스위치는 상기 주변 영역에 집적되고,
    게이트 신호의 게이트 온 전압과 게이트 반전 신호의 게이트 오프 전압에 응답하여 상기 제1 스토리지 로우 전압을 스토리지 라인에 출력하는 제1 스위치와,
    상기 반전 게이트 신호의 게이트 온 전압과 상기 게이트 신호의 게이트 오프 전압에 응답하여 상기 스토리지 하이 전압을 상기 스토리지 라인에 출력하는 제2 스위치를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제2항에 있어서, 상기 표시 패널은 상기 화소부가 배열된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 구분되고,
    상기 제1 게이트 구동 회로는 상기 주변 영역에 집적되는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제1 게이트 구동 회로는
    종속적으로 연결되어 상기 복수의 게이트 신호들을 출력하는 복수의 스테이지들을 포함하고, 제n(n은 자연수) 스테이지는
    제어 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 게이트 신호의 하이 전압으로 출력하는 풀업부;
    상기 제n 스테이지의 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 제어 노드의 전압을 로우 전압으로 방전하는 제어 풀다운부;
    상기 제어 노드의 하이 전압에 응답하여 상기 클럭 신호의 하이 전압을 제n 캐리 신호로 출력하는 캐리부; 및
    상기 제1 레벨 스위치를 포함하고,
    상기 제1 레벨 스위치는 상기 제n 게이트 신호의 하이 전압에 응답하여 상기 제1 스토리지 로우 전압을 출력하고, 상기 제n 게이트 신호의 로우 전압에 응답하여 상기 스토리지 하이 전압을 출력하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 제n(n은 자연수) 스테이지는
    상기 제n 스테이지의 이후 스테이지의 캐리 신호에 응답하여 상기 제n 게이트 신호를 상기 로우 전압으로 방전하는 출력 풀다운부를 더 포함하는 표시 장치.
  17. 게이트 라인, 상기 게이트 라인과 평행한 스토리지 라인, 및 상기 게이트 라인과 연결된 화소 트랜지스터, 상기 화소 커패시터에 연결된 액정 커패시터 및 상기 액정 커패시터에 연결된 스토리지 커패시터를 포함하는 화소부를 포함하는 표시 장치의 구동 방법에서,
    상기 게이트 라인에 게이트 신호를 제공하는 단계; 및
    상기 게이트 신호와 동기되고 상기 게이트 신호의 위상과 반전된 위상을 갖는 스토리지 신호를 상기 스토리지 라인에 제공하는 단계를 포함하는 표시 장치의 구동 방법.
  18. 제17항에 있어서, 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 제1 스토리지 로우 전압을 갖고 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 스토리지 하이 전압을 갖는 스토리지 신호를 상기 스토리지 라인의 제1 단부에 제공하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
  19. 제18항에 있어서, 상기 게이트 신호가 게이트 온 전압을 갖는 구간에 상기 제1 스토리지 로우 전압 보다 큰 제2 스토리지 로우 전압을 갖고 상기 게이트 신호가 게이트 오프 전압을 갖는 구간에 상기 스토리지 하이 전압을 갖는 스토리지 신호를 상기 스토리지 라인의 제2 단부에 제공하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
  20. 제18항에 있어서, 상기 제1 스토리지 전압 및 상기 스토리지 하이 전압 중 하나는 상기 액정 커패시터에 인가되는 공통 전압과 같은 것을 특징으로 하는 표시 장치의 구동 방법.

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