KR102549431B1

KR102549431B1 - 표시 장치

Info

Publication number: KR102549431B1
Application number: KR1020150167559A
Authority: KR
Inventors: 이용순; 박상현; 이경모; 황용식
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-11-27
Filing date: 2015-11-27
Publication date: 2023-06-30
Also published as: KR20170062611A; US20170154585A1; US10078987B2; US20180374432A1; US10431170B2

Abstract

표시 장치는 복수의 온 제어 펄스들 및 복수의 오프 제어 펄스들 포함하는 하나의 클럭 제어 신호를 생성하는 타이밍 컨트롤러, 온 제어 펄스에 응답하여 클럭 신호의 온 구간이 시작되고 오프 제어 펄스에 응답하여 클럭 신호의 오프 구간이 시작되는 복수의 클럭 신호들을 생성하는 게이트 클럭 생성회로, 상기 복수의 클럭 신호들에 기초하여 복수의 게이트 신호들을 생성하는 복수의 쉬프트 레지스터들을 포함하는 게이트 구동회로, 및 복수의 화소들을 포함하는 표시 영역과 상기 복수의 쉬프트 레지스터들이 형성된 주변 영역을 포함하는 표시 패널을 포함한다. 이에 따르면, 하나 클럭 제어 신호를 이용하여 4개 이상의 클럭 신호들을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러와 상기 게이트 클럭 생성회로 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 회로 구현을 간단하게 하기 위한 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.

상기 액정 표시 장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 액정 표시 패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다. 이러한 상기 게이트 구동회로 및 상기 데이터 구동회로는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.

최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동회로를 표시 기판상에 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate, ASG) 형태로 집적하는 방식이 사용되고 있다. 상기 게이트 구동회로를 상기 유리 기판 상에 직접 형성하는 ASG 기술이 소형 액정 표시 패널에서 적용되는 경우는 생산원가를 줄일 수 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착인된 것으로, 본 발명의 목적은 게이트 구동회로의 구현을 간단하게 하기 위한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 수의 온 제어 펄스들 및 복수의 오프 제어 펄스들 포함하는 하나의 클럭 제어 신호를 생성하는 타이밍 컨트롤러, 온 제어 펄스에 응답하여 클럭 신호의 온 구간이 시작되고 오프 제어 펄스에 응답하여 클럭 신호의 오프 구간이 시작되는 복수의 클럭 신호들을 생성하는 게이트 클럭 생성회로, 상기 복수의 클럭 신호들에 기초하여 복수의 게이트 신호들을 생성하는 복수의 쉬프트 레지스터들을 포함하는 게이트 구동회로, 및 복수의 화소들을 포함하는 표시 영역과 상기 복수의 쉬프트 레지스터들이 형성된 주변 영역을 포함하는 표시 패널을 포함한다.

일 실시예에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복될 수 있다.

일 실시예에 있어서, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제1 지연차를 갖고, 상기 제1 지연차는 1 주기(1T) 보다 크고 2 주기(2T)보다 작을 수 있다.

일 실시예에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호 및 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 제1 클럭 신호는 제1+4K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+4K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+4K 게이트 신호를 출력하고, 상기 제2 클럭 신호는 제2+4K 쉬프트 레지스터에 제공되고, 상기 제2+4K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+4K 게이트 신호를 출력하고, 상기 제3 클럭 신호는 제3+4K 쉬프트 레지스터에 제공되고, 상기 제3+4K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+4K 게이트 신호를 출력하고, 상기 제4 클럭 신호는 제4+4K 쉬프트 레지스터에 제공되고, 상기 제4+4K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+4K 게이트 신호를 출력할 수 있다.

일 실시예에 있어서, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제2 지연차를 갖고, 상기 제2 지연차는 3 주기(3T) 보다 크고 4 주기(4T)보다 작을 수 있다.

일 실시예에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호 및 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 제1 클럭 신호는 제1+6K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+6K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+6K 게이트 신호를 출력하고, 상기 제2 클럭 신호는 제2+6K 쉬프트 레지스터에 제공되고, 상기 제2+6K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+6K 게이트 신호를 출력하고, 상기 제3 클럭 신호는 제3+6K 쉬프트 레지스터에 제공되고, 상기 제3+6K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+6K 게이트 신호를 출력하고, 상기 제4 클럭 신호는 제4+6K 쉬프트 레지스터에 제공되고, 상기 제4+6K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+6K 게이트 신호를 출력하고, 상기 제5 클럭 신호는 제5+6K 쉬프트 레지스터에 제공되고, 상기 제5+6K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+6K 게이트 신호를 출력하고, 상기 제6 클럭 신호는 제6+6K 쉬프트 레지스터에 제공되고, 상기 제6+6K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+6K 게이트 신호를 출력할 수 있다.

일 실시예에 있어서, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제3 지연차를 갖고, 상기 제3 지연차는 4 주기(4T) 보다 크고 5 주기(5T)보다 작을 수 있다.

일 실시예에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호, 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호, 상기 제6 클럭 신호에 대해 상기 1 주기(1T) 지연된 제7 클럭 신호 및 상기 제7 클럭 신호에 대해 상기 1 주기(1T) 지연된 제8 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 제1 클럭 신호는 제1+8K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+8K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+8K 게이트 신호를 출력하고, 상기 제2 클럭 신호는 제2+8K 쉬프트 레지스터에 제공되고, 상기 제2+8K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+8K 게이트 신호를 출력하고, 상기 제3 클럭 신호는 제3+8K 쉬프트 레지스터에 제공되고, 상기 제3+8K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+68 게이트 신호를 출력하고, 상기 제4 클럭 신호는 제4+8K 쉬프트 레지스터에 제공되고, 상기 제4+8K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+8K 게이트 신호를 출력하고, 상기 제5 클럭 신호는 제5+8K 쉬프트 레지스터에 제공되고, 상기 제5+8K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+8K 게이트 신호를 출력하고, 상기 제6 클럭 신호는 제6+8K 쉬프트 레지스터에 제공되고, 상기 제6+8K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+8K 게이트 신호를 출력하고, 상기 제7 클럭 신호는 제7+8K 쉬프트 레지스터에 제공되고, 상기 제7+8K 쉬프트 레지스터는 상기 제7 클럭 신호의 온 구간에 동기된 제7+8K 게이트 신호를 출력하고, 상기 제8 클럭 신호는 제8+8K 쉬프트 레지스터에 제공되고, 상기 제8+8K 쉬프트 레지스터는 상기 제8 클럭 신호의 온 구간에 동기된 제8+8K 게이트 신호를 출력할 수 있다.

일 실시예에 있어서, 상기 복수의 쉬프트 레지스터들 중 제m 쉬프트 레지스터는 제1 클럭 신호의 하이 전압을 제m 게이트 신호의 하이 전압으로 출력하는 풀업부, 제m+1 게이트 신호에 응답하여 상기 풀업부의 제어 노드를 로우 전압으로 방전하는 제어 풀다운부, 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호의 하이 전압에 응답하여 상기 풀업부의 제어 노드를 로우 전압으로 유지하는 제1 제어 유지부, 및 상기 제2 클럭 신호의 하이 전압에 응답하여 상기 풀업부의 출력 노드를 로우 전압으로 유지하는 제2 제어 유지부를 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 복수의 온 제어 펄스들을 포함하는 제1 클럭 제어 신호 및 복수의 오프 제어 펄스들 포함하는 제2 클럭 제어 신호를 생성하는 타이밍 컨트롤러, 상기 제1 클럭 제어 신호의 온 제어 펄스에 응답하여 클럭 신호의 온 구간이 시작되고 상기 제2 클럭 제어 신호의 오프 제어 펄스에 응답하여 클럭 신호의 오프 구간이 시작되는 복수의 클럭 신호들을 생성하는 게이트 클럭 생성회로, 상기 복수의 클럭 신호들에 기초하여 복수의 게이트 신호들을 생성하는 복수의 쉬프트 레지스터들을 포함하는 게이트 구동회로, 및 복수의 화소들을 포함하는 표시 영역과 상기 복수의 쉬프트 레지스터들이 형성된 주변 영역을 포함하는 표시 패널을 포함한다.

일 실시예에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제1 지연차를 갖고, 상기 제1 지연차는 1 주기(1T) 보다 크고 2 주기(2T)보다 작을 수 있다.

일 실시예에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호 및 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호를 생성하고, 상기 제1 클럭 신호는 제1+4K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+4K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+4K 게이트 신호를 출력하고, 상기 제2 클럭 신호는 제2+4K 쉬프트 레지스터에 제공되고, 상기 제2+4K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+4K 게이트 신호를 출력하고, 상기 제3 클럭 신호는 제3+4K 쉬프트 레지스터에 제공되고, 상기 제3+4K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+4K 게이트 신호를 출력하고, 상기 제4 클럭 신호는 제4+4K 쉬프트 레지스터에 제공되고, 상기 제4+4K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+4K 게이트 신호를 출력할 수 있다.

일 실시예에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제2 지연차를 갖고, 상기 제2 지연차는 3 주기(3T) 보다 크고 4 주기(4T)보다 작을 수 있다.

일 실시예에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호 및 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호를 생성하고, 상기 제1 클럭 신호는 제1+6K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+6K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+6K 게이트 신호를 출력하고, 상기 제2 클럭 신호는 제2+6K 쉬프트 레지스터에 제공되고, 상기 제2+6K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+6K 게이트 신호를 출력하고, 상기 제3 클럭 신호는 제3+6K 쉬프트 레지스터에 제공되고, 상기 제3+6K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+6K 게이트 신호를 출력하고, 상기 제4 클럭 신호는 제4+6K 쉬프트 레지스터에 제공되고, 상기 제4+6K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+6K 게이트 신호를 출력하고, 상기 제5 클럭 신호는 제5+6K 쉬프트 레지스터에 제공되고, 상기 제5+6K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+6K 게이트 신호를 출력하고, 상기 제6 클럭 신호는 제6+6K 쉬프트 레지스터에 제공되고, 상기 제6+6K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+6K 게이트 신호를 출력할 수 있다.

일 실시예에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제3 지연차를 갖고, 상기 제3 지연차는 4 주기(4T) 보다 크고 5 주기(5T)보다 작을 수 있다.

일 실시예에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호, 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호, 상기 제6 클럭 신호에 대해 상기 1 주기(1T) 지연된 제7 클럭 신호 및 상기 제7 클럭 신호에 대해 상기 1 주기(1T) 지연된 제8 클럭 신호를 생성하고, 상기 제1 클럭 신호는 제1+8K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+8K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+8K 게이트 신호를 출력하고, 상기 제2 클럭 신호는 제2+8K 쉬프트 레지스터에 제공되고, 상기 제2+8K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+8K 게이트 신호를 출력하고, 상기 제3 클럭 신호는 제3+8K 쉬프트 레지스터에 제공되고, 상기 제3+8K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+68 게이트 신호를 출력하고, 상기 제4 클럭 신호는 제4+8K 쉬프트 레지스터에 제공되고, 상기 제4+8K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+8K 게이트 신호를 출력하고, 상기 제5 클럭 신호는 제5+8K 쉬프트 레지스터에 제공되고, 상기 제5+8K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+8K 게이트 신호를 출력하고, 상기 제6 클럭 신호는 제6+8K 쉬프트 레지스터에 제공되고, 상기 제6+8K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+8K 게이트 신호를 출력하고, 상기 제7 클럭 신호는 제7+8K 쉬프트 레지스터에 제공되고, 상기 제7+8K 쉬프트 레지스터는 상기 제7 클럭 신호의 온 구간에 동기된 제7+8K 게이트 신호를 출력하고, 상기 제8 클럭 신호는 제8+8K 쉬프트 레지스터에 제공되고, 상기 제8+8K 쉬프트 레지스터는 상기 제8 클럭 신호의 온 구간에 동기된 제8+8K 게이트 신호를 출력할 수 있다.

이와 같은 표시 장치 및 이의 구동 방법에 따르면, 하나 또는 두개의 클럭 제어 신호를 이용하여 4개 이상의 클럭 신호들을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러와 상기 게이트 클럭 생성회로 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 3은 도 2의 게이트 구동회로를 구동하는 신호의 파형도이다.
도 4는 도 2에 도시된 제m 쉬프트 레지스터에 대한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 6은 도 5의 게이트 구동회로를 구동하는 신호의 파형도이다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 8은 도 7의 게이트 구동회로를 구동하는 신호의 파형도이다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 10은 도 9의 게이트 구동회로를 구동하는 신호의 파형도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 12는 도 11의 게이트 구동회로를 구동하는 신호의 파형도이다.
도 13은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 14는 도 13의 게이트 구동회로를 구동하는 신호의 파형도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 클럭 생성회로(300), 게이트 구동회로(400) 및 데이터 구동회로(500)를 포함한다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 복수의 화소들(P)을 포함한다. 각 화소(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 스위칭 소자(TR)와, 상기 스위칭 소자(TFT)와 전기적으로 연결된 액정 캐패시터(CLC) 및 상기 액정 캐패시터(CLC)와 병렬 연결된 스토리지 캐패시터(CST)를 포함한다.

상기 타이밍 컨트롤러(200)는 상기 표시 장치의 전반적인 구동을 제어한다. 상기 타이밍 컨트롤러(200)는 영상 신호(DATA) 및 원시 동기 신호(OSS)를 수신한다.

상기 타이밍 컨트롤러(200)는 상기 원시 동기 신호(OSS)에 기초하여 상기 표시 장치를 구동하기 위한 표시 동기 신호를 생성한다. 상기 표시 동기 신호는 상기 게이트 구동회로(400)의 구동을 제어하기 위한 게이트 동기 신호 및 상기 데이터 구동회로(500)의 구동을 제어하는 데이터 동기 신호를 포함한다.

상기 게이트 동기 신호는 수직 개시 신호(STV), 클럭 제어 신호(CPV) 등을 포함한다. 상기 데이터 동기 신호(DSS)는 데이터 인에이블 신호, 수평 동기 신호, 수직 동기 신호, 픽셀 클럭 신호 등을 포함한다.

상기 게이트 클럭 생성회로(300)는 상기 클럭 제어 신호(CPV)에 기초하여 상기 게이트 구동회로(400)의 출력 신호인 게이트 신호를 생성하기 위한 복수의 클럭 신호(CK, CKB)를 생성한다. 상기 클럭 제어 신호(CPV)는 복수의 온 제어 펄스들과 복수의 오프 제어 펄스들을 포함하고, 상기 복수의 온 제어 펄스들은 상기 복수의 클럭 신호들의 온 구간을 제어하고, 상기 복수의 오프 제어 펄스들은 상기 복수의 클럭 신호들의 오프 구간을 제어한다.

상기 게이트 구동회로(400)는 상기 복수의 클럭 신호들(CK, CKB)의 온 구간에 동기된 복수의 게이트 신호들을 순차적으로 생성하는 복수의 쉬프트 레지스터들(SCRm, SCRm+1)(m은 자연수)을 포함한다. 상기 쉬프트 레지스터들(SCRm, SCRm+1)(m은 자연수)은 상기 게이트 라인들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.

상기 데이터 구동회로(500)는 상기 데이터 동기 신호(DSS)에 기초하여 상기 영상 신호를 아날로그 데이터 전압으로 변환하고, 상기 데이터 라인들(DL)에 출력한다.

도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 3은 도 2의 게이트 구동회로를 구동하는 구동 신호의 파형도이다.

도 2 및 도 3을 참조하면, 상기 타이밍 컨트롤러(200)는 하나의 클럭 제어 신호를 출력한다. 상기 게이트 클럭 생성회로(300)는 상기 클럭 제어 신호에 기초하여 복수의 클럭 신호들을 생성한다.

본 실시예에 따르면, 상기 게이트 클럭 생성회로(300)는 상기 클럭 제어 신호(CPV1)에 기초하여 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CKB1) 및 제4 클럭 신호(CKB2)를 생성한다.

예를 들면, 상기 클럭 제어 신호(CPV1)는 복수의 온 제어 펄스들(N1, N2, N3, N4,..)과 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)을 포함한다.

상기 복수의 온 제어 펄스들(N1, N2, N3, N4,..)은 제1 주기(T)로 반복되고 , 상기 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)은 상기 제1 주기(T)로 반복된다.

상기 제1 오프 제어 펄스(F1)는 상기 제2 온 제어 펄스(N2)와 제3 온 제어 펄스(N3) 사이에 위치하고, 상기 제1 온 제어 펄스(N1)에 대해 제1 지연차(d1)를 갖는다.

상기 제1 클럭 신호(CK1)는 상기 제1 온 제어 펄스(N1)에 응답하여 온 구간이 시작되고 상기 제1 오프 제어 펄스(F1)에 응답하여 오프 구간이 시작된다. 이어, 상기 제1 클럭 신호(CK1)는 제5 온 제어 펄스(N5)에 대해 온 구간이 시작되고 제5 오프 제어 펄스(F5)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제1 클럭 신호(CK1)는 제1+4K 온 제어 펄스(N1, N5,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제1+4K 오프 제어 펄스(F1, F5,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제1 클럭 신호(CK1)는 제1+4K 쉬프트 레지스터(SRC1, SRC5,..)에 제공되고, 상기 제1+4K 쉬프트 레지스터(SRC1, SRC5,..)로부터 생성되는 제1+4K 게이트 신호들(G1_OUT, G5_OUT,...)의 게이트 온 구간을 제어한다.

상기 제2 클럭 신호(CK2)는 상기 제2 온 제어 펄스(N2)에 응답하여 온 구간이 시작되고 상기 제2 오프 제어 펄스(F2)에 응답하여 오프 구간이 시작된다. 이어 상기 제2 클럭 신호(CK2)는 제6 온 제어 펄스(N6)에 대해 온 구간이 시작되고 제6 오프 제어 펄스(F6)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제2 클럭 신호(CK2)는 제2+4K 온 제어 펄스(N2, N6,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제2+4K 오프 제어 펄스(F2, F6,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제2 클럭 신호(CK2)는 제2+4K 쉬프트 레지스터(SRC2, SRC6,..)에 제공되고, 상기 제2+4K 쉬프트 레지스터(SRC2, SRC6,..)로부터 생성되는 제2+4K 게이트 신호들(G2_OUT, G6_OUT,...)의 게이트 온 구간을 제어한다.

상기 제3 클럭 신호(CKB1)는 상기 제3 온 제어 펄스(N3)에 응답하여 온 구간이 시작되고 상기 제3 오프 제어 펄스(F3)에 응답하여 오프 구간이 시작된다. 이어, 상기 제3 클럭 신호(CKB1)는 제7 온 제어 펄스(N7)에 대해 온 구간이 시작되고 제7 오프 제어 펄스(F7)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제3 클럭 신호(CKB1)는 제3+4K 온 제어 펄스(N3, N7,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제3+4K 오프 제어 펄스(F3, F7,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제3 클럭 신호(CKB1)의 온 구간은 상기 제1 클럭 신호(CK1)의 오프 구간에 대응하고, 상기 제3 클럭 신호(CKB1)의 오프 구간은 상기 제1 클럭 신호(CK1)의 온 구간에 대응된다.

상기 제3 클럭 신호(CKB1)는 제3+4K 쉬프트 레지스터(SRC3, SRC7,..)에 제공되고, 상기 제3+4K 쉬프트 레지스터(SRC3, SRC7,..)로부터 생성되는 제3+4K 게이트 신호들(G3_OUT, G7_OUT,...)의 게이트 온 구간을 제어한다.

상기 제4 클럭 신호(CKB2)는 상기 제4 온 제어 펄스(N4)에 응답하여 온 구간이 시작되고 상기 제4 오프 제어 펄스(F4)에 응답하여 오프 구간이 시작된다. 상기 제3 클럭 신호(CKB1)는 제8 온 제어 펄스(N8)에 대해 온 구간이 시작되고 제8 오프 제어 펄스(F8)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제4 클럭 신호(CKB2)는 제4+4K 온 제어 펄스(N4, N8,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제4+4K 오프 제어 펄스(F4, F8,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제4 클럭 신호(CKB2)의 온 구간은 상기 제2 클럭 신호(CK2)의 오프 구간에 대응하고, 상기 제4 클럭 신호(CKB2)의 오프 구간은 상기 제2 클럭 신호(CK2)의 온 구간에 대응된다.

상기 제4 클럭 신호(CKB2)는 제4+4K 쉬프트 레지스터(SRC4, SRC8,..)에 제공되고, 상기 제4+4K 쉬프트 레지스터(SRC4, SRC8,..)로부터 생성되는 제4+4K 게이트 신호들(G4_OUT, G8_OUT,...)의 게이트 온 구간을 제어한다.

본 실시예에 따르면, 하나의 클럭 제어 신호(CPV1)에 기초하여 4개의 클럭 신호들(CK1, CK2, CKB1, CKB2)을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(200)와 상기 게이트 클럭 생성회로(300) 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

도 4는 도 2에 도시된 제m 쉬프트 레지스터에 대한 회로도이다.

도 2 및 도 4를 참조하면, 제m 쉬프트 레지스터(SRCm)는 버퍼부(410), 풀업부(430), 캐리부(440), 제1 제어 풀다운부(451), 제2 제어 풀다운부(452), 제1 제어 유지부(453), 제2 제어 유지부(454), 제2 제어 유지부(455), 제1 출력 풀다운부(461), 제2 출력 풀다운부(462) 및 인버터(470)를 포함한다.

상기 버퍼부(410)는 상기 풀업부(430)에 상기 제m-1 캐리 신호(CRm-1)를 전달한다. 상기 버퍼부(410)에 상기 제m-1 캐리 신호(CRm-1)의 하이 전압이 수신되면, 제어 노드(Q)는 상기 하이 전압이 인가된다.

상기 풀업부(430)는 출력 노드(O)를 통해 제m 게이트 신호(Gm_OUT)를 출력한다. 상기 풀업부(430)는 상기 제1 클럭 신호(CK)의 하이 전압에 응답하여 상기 제어 노드(Q)의 하이 전압을 부스팅 전압으로 부스트 업한다.

상기 풀업부(430)는 상기 제어 노드(Q)에 부스팅 전압이 인가되는 구간 동안, 상기 풀업부(430)는 상기 제1 클럭 신호(CK)의 하이 전압을 상기 제m 게이트 신호(Gm_OUT)의 하이 전압으로 출력한다.

상기 캐리부(440)는 상기 제어 노드(Q)에 하이 전압이 응답하여 상기 제1 클럭 신호(CK)의 하이 전압을 상기 제m 캐리 신호(CRm)로 출력한다.

상기 제1 제어 풀다운부(451)는 상기 제m+1 게이트 신호(Gm+1_OUT)에 응답하여 상기 제어 노드(Q)를 로우 전압(VSS)으로 방전한다.

상기 제2 제어 풀다운부(452)는 상기 제m+1 캐리어 신호(CRm+1)에 응답하여 상기 제어 노드(Q)를 로우 전압(VSS)으로 방전한다.

상기 제1 제어 유지부(453)는 상기 제1 클럭 신호(CK1)와 위상이 반전된 제2 클럭 신호(CKB1)의 하이 전압에 응답하여 상기 제어 노드(Q)를 로우 전압으로 유지하고, 상기 제2 제어 유지부(454)는 제2 클럭 신호(CKB1)의 하이 전압에 응답하여 상기 출력 노드(O)를 로우 전압으로 유지한다. 제3 제어 유지부(455)는 상기 제1 클럭 신호(CK1)의 하이 전압에 응답하여 상기 제어 노드(Q) 및 상기 출력 노드(O)를 로우 전압으로 유지한다.

상기 인버터(470)는 상기 제1 클럭 신호(CK1)와 위상이 동일한 신호를 인버팅 노드(N)에 인가한다.

상기 제1 출력 풀다운부(461)는 제m+1 게이트 신호(Gm+1_OUT)의 하이 전압에 응답하여 상기 출력 노드(O)의 전압을 로우 전압(VSS)으로 풀-다운(pull-down)한다. 상기 제2 출력 풀다운부(462)는 상기 인버팅 노드(N)의 신호에 응답하여 상기 출력 노드(O)의 전압을 로우 전압(VSS)으로 풀다운한다.

도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 6은 도 5의 게이트 구동회로를 구동하는 신호의 파형도이다.

도 5 및 도 6을 참조하면, 상기 타이밍 컨트롤러(200)는 하나의 클럭 제어 신호를 출력한다. 상기 게이트 클럭 생성회로(300)는 상기 클럭 제어 신호에 기초하여 복수의 클럭 신호들을 생성한다.

본 실시예에 따르면, 상기 게이트 클럭 생성회로(300)는 상기 클럭 제어 신호(CPV2)에 기초하여 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3), 제4 클럭 신호(CKB1), 제5 클럭 신호(CKB2) 및 제6 클럭 신호(CKB3)를 생성한다.

예를 들면, 상기 클럭 제어 신호(CPV2)는 복수의 온 제어 펄스들(N1, N2, N3, N4,..)과 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)을 포함한다.

상기 복수의 온 제어 펄스들(N1, N2, N3, N4,..)은 제1 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)은 상기 제1 주기(T)로 반복된다.

상기 제1 오프 제어 펄스(F1)는 상기 제3 온 제어 펄스(N3)와 제4 온 제어 펄스(N4) 사이에 위치하고, 상기 제1 온 제어 펄스(N1)에 대해 제2 지연차(d2)를 갖는다.

상기 제1 클럭 신호(CK1)는 상기 제1 온 제어 펄스(N1)에 응답하여 온 구간이 시작되고 상기 제1 오프 제어 펄스(F1)에 응답하여 오프 구간이 시작된다. 이어, 상기 제1 클럭 신호(CK1)는 제7 온 제어 펄스(N7)에 대해 온 구간이 시작되고 제7 오프 제어 펄스(F7)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제1 클럭 신호(CK1)는 제1+6K 온 제어 펄스(N1, N7, N13...)에 응답하여 온 구간들이 순차적으로 시작되고, 제1+6K 오프 제어 펄스(F1, F7,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제1 클럭 신호(CK1)는 제1+6K 쉬프트 레지스터(SRC1, SRC7,..)에 제공되고, 상기 제1+6K 쉬프트 레지스터(SRC1, SRC7,..)로부터 생성되는 제1+6K 게이트 신호들(G1_OUT, G7_OUT,...)의 게이트 온 구간을 제어한다.

상기 제2 클럭 신호(CK2)는 상기 제2 온 제어 펄스(N2)에 응답하여 온 구간이 시작되고 상기 제2 오프 제어 펄스(F2)에 응답하여 오프 구간이 시작된다. 이어 상기 제2 클럭 신호(CK2)는 제8 온 제어 펄스(N8)에 대해 온 구간이 시작되고 제8 오프 제어 펄스(F8)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제2 클럭 신호(CK2)는 제2+6K 온 제어 펄스(N2, N8,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제2+6K 오프 제어 펄스(F2, F8,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제2 클럭 신호(CK2)는 제2+6K 쉬프트 레지스터(SRC2, SRC8,..)에 제공되고, 상기 제2+6K 쉬프트 레지스터(SRC2, SRC8,..)로부터 생성되는 제2+6K 게이트 신호들(G2_OUT, G8_OUT,...)의 게이트 온 구간을 제어한다.

상기 제3 클럭 신호(CK3)는 상기 제3 온 제어 펄스(N3)에 응답하여 온 구간이 시작되고 상기 제3 오프 제어 펄스(F3)에 응답하여 오프 구간이 시작된다. 이어 상기 제3 클럭 신호(CK3)는 제9 온 제어 펄스(N9)에 대해 온 구간이 시작되고 제9 오프 제어 펄스(F9)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제3 클럭 신호(CK3)는 제3+6K 온 제어 펄스(N3, N9,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제3+6K 오프 제어 펄스(F3, F9,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제3 클럭 신호(CK3)는 제3+6K 쉬프트 레지스터(SRC3, SRC9,..)에 제공되고, 상기 제3+6K 쉬프트 레지스터(SRC3, SRC9,..)로부터 생성되는 제3+6K 게이트 신호들(G3_OUT, G9_OUT,...)의 게이트 온 구간을 제어한다.

상기 제4 클럭 신호(CKB1)는 상기 제4 온 제어 펄스(N4)에 응답하여 온 구간이 시작되고 상기 제4 오프 제어 펄스(F4)에 응답하여 오프 구간이 시작된다. 이어 상기 제4 클럭 신호(CKB1)는 제10 온 제어 펄스(N10)에 대해 온 구간이 시작되고 제10 오프 제어 펄스(F10)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제4 클럭 신호(CKB1)는 제4+6K 온 제어 펄스(N4, N10,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제4+6K 오프 제어 펄스(F4, F10,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제4 클럭 신호(CKB1)의 온 구간은 상기 제1 클럭 신호(CK1)의 오프 구간에 대응하고, 상기 제4 클럭 신호(CKB1)의 오프 구간은 상기 제1 클럭 신호(CK1)의 온 구간에 대응된다.

상기 제4 클럭 신호(CKB1)는 제4+6K 쉬프트 레지스터(SRC4, SRC10,..)에 제공되고, 상기 제4+6K 쉬프트 레지스터(SRC4, SRC10,..)로부터 생성되는 제4+6K 게이트 신호들(G4_OUT, G10_OUT,...)의 게이트 온 구간을 제어한다.

상기 제5 클럭 신호(CKB2)는 상기 제5 온 제어 펄스(N5)에 응답하여 온 구간이 시작되고 상기 제5 오프 제어 펄스(F5)에 응답하여 오프 구간이 시작된다. 이어 상기 제5 클럭 신호(CKB2)는 제11 온 제어 펄스(N11)에 대해 온 구간이 시작되고 제11 오프 제어 펄스(F11)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제5 클럭 신호(CKB2)는 제5+6K 온 제어 펄스(N5, N11,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제5+6K 오프 제어 펄스(F5, F11,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제5 클럭 신호(CKB2)의 온 구간은 상기 제2 클럭 신호(CK2)의 오프 구간에 대응하고, 상기 제5 클럭 신호(CKB2)의 오프 구간은 상기 제2 클럭 신호(CK2)의 온 구간에 대응된다.

상기 제5 클럭 신호(CKB2)는 제5+6K 쉬프트 레지스터(SRC5, SRC11,..)에 제공되고, 상기 제5+6K 쉬프트 레지스터(SRC5, SRC11,..)로부터 생성되는 제5+6K 게이트 신호들(G5_OUT, G11_OUT,...)의 게이트 온 구간을 제어한다.

상기 제6 클럭 신호(CKB3)는 상기 제6 온 제어 펄스(N6)에 응답하여 온 구간이 시작되고 상기 제6 오프 제어 펄스(F6)에 응답하여 오프 구간이 시작된다. 이어 상기 제6 클럭 신호(CKB3)는 제12 온 제어 펄스(N12)에 대해 온 구간이 시작되고 제12 오프 제어 펄스(F12)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제6 클럭 신호(CKB3)는 제6+6K 온 제어 펄스(N6, N12,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제6+6K 오프 제어 펄스(F6, F12,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제6 클럭 신호(CKB3)의 온 구간은 상기 제3 클럭 신호(CK3)의 오프 구간에 대응하고, 상기 제6 클럭 신호(CKB3)의 오프 구간은 상기 제3 클럭 신호(CK3)의 온 구간에 대응된다.

상기 제6 클럭 신호(CKB3)는 제6+6K 쉬프트 레지스터(SRC6, SRC12,..)에 제공되고, 상기 제6+6K 쉬프트 레지스터(SRC6, SRC12,..)로부터 생성되는 제6+6K 게이트 신호들(G6_OUT, G12_OUT,...)의 게이트 온 구간을 제어한다.

본 실시예에 따르면, 하나의 클럭 제어 신호(CPV2)에 기초하여 6개의 클럭 신호들(CK1, CK2, CK3, CKB1, CKB2, CKB3)을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(200)와 상기 게이트 클럭 생성회로(300) 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

도 7은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 8은 도 7의 게이트 구동회로를 구동하는 신호의 파형도이다.

도 7 및 도 8을 참조하면, 상기 타이밍 컨트롤러(200)는 하나의 클럭 제어 신호를 출력한다. 상기 게이트 클럭 생성회로(300)는 상기 클럭 제어 신호에 기초하여 복수의 클럭 신호들을 생성한다.

본 실시예에 따르면, 상기 게이트 클럭 생성회로(300)는 상기 클럭 제어 신호(CPV3)에 기초하여 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3), 제4 클럭 신호(CK4), 제5 클럭 신호(CKB1), 제6 클럭 신호(CKB2), 제7 클럭 신호(CKB3) 및 제8 클럭 신호(CKB4)를 생성한다.

예를 들면, 상기 클럭 제어 신호(CPV3)는 복수의 온 제어 펄스들(N1, N2, N3, N4,..)과 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)을 포함한다.

상기 제1 오프 제어 펄스(F1)는 상기 제4 온 제어 펄스(N4)와 제5 온 제어 펄스(N5) 사이에 위치하고, 상기 제1 온 제어 펄스(N1)에 대해 제3 지연차(d3)를 갖는다.

상기 제1 클럭 신호(CK1)는 상기 제1 온 제어 펄스(N1)에 응답하여 온 구간이 시작되고 상기 제1 오프 제어 펄스(F1)에 응답하여 오프 구간이 시작된다. 이어, 상기 제1 클럭 신호(CK1)는 제9 온 제어 펄스(N9)에 대해 온 구간이 시작되고 제9 오프 제어 펄스(F9)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제1 클럭 신호(CK1)는 제1+8K 온 제어 펄스(N1, N9, N17...)에 응답하여 온 구간들이 순차적으로 시작되고, 제1+8K 오프 제어 펄스(F1, F9,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제1 클럭 신호(CK1)는 제1+8K 쉬프트 레지스터(SRC1, SRC9,..)에 제공되고, 상기 제1+8K 쉬프트 레지스터(SRC1, SRC9,..)로부터 생성되는 제1+8K 게이트 신호들(G1_OUT, G9_OUT,...)의 게이트 온 구간을 제어한다.

상기 제2 클럭 신호(CK2)는 상기 제2 온 제어 펄스(N2)에 응답하여 온 구간이 시작되고 상기 제2 오프 제어 펄스(F2)에 응답하여 오프 구간이 시작된다. 이어 상기 제2 클럭 신호(CK2)는 제10 온 제어 펄스(N10)에 대해 온 구간이 시작되고 제10 오프 제어 펄스(F10)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제2 클럭 신호(CK2)는 제2+8K 온 제어 펄스(N2, N10,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제2+8K 오프 제어 펄스(F2, F10,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제2 클럭 신호(CK2)는 제2+8K 쉬프트 레지스터(SRC2, SRC10,..)에 제공되고, 상기 제2+8K 쉬프트 레지스터(SRC2, SRC10,..)로부터 생성되는 제2+8K 게이트 신호들(G2_OUT, G10_OUT,...)의 게이트 온 구간을 제어한다.

상기 제3 클럭 신호(CK3)는 상기 제3 온 제어 펄스(N3)에 응답하여 온 구간이 시작되고 상기 제3 오프 제어 펄스(F3)에 응답하여 오프 구간이 시작된다. 이어 상기 제3 클럭 신호(CK3)는 제11 온 제어 펄스(N11)에 대해 온 구간이 시작되고 제11 오프 제어 펄스(F11)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제3 클럭 신호(CK3)는 제3+8K 온 제어 펄스(N3, N11,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제3+8K 오프 제어 펄스(F3, F11,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제3 클럭 신호(CK3)는 제3+8K 쉬프트 레지스터(SRC3, SRC11,..)에 제공되고, 상기 제3+8K 쉬프트 레지스터(SRC3, SRC11,..)로부터 생성되는 제3+8K 게이트 신호들(G3_OUT, G11_OUT,...)의 게이트 온 구간을 제어한다.

상기 제4 클럭 신호(CK4)는 상기 제4 온 제어 펄스(N4)에 응답하여 온 구간이 시작되고 상기 제4 오프 제어 펄스(F4)에 응답하여 오프 구간이 시작된다. 이어 상기 제4 클럭 신호(CK4)는 제12 온 제어 펄스(N12)에 대해 온 구간이 시작되고 제12 오프 제어 펄스(F12)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제4 클럭 신호(CK4)는 제4+8K 온 제어 펄스(N4, N12,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제4+8K 오프 제어 펄스(F4, F12,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제4 클럭 신호(CK4)는 제4+8K 쉬프트 레지스터(SRC4, SRC12,..)에 제공되고, 상기 제4+8K 쉬프트 레지스터(SRC4, SRC12,..)로부터 생성되는 제+8K 게이트 신호들(G4_OUT, G12_OUT,...)의 게이트 온 구간을 제어한다.

상기 제5 클럭 신호(CKB1)는 상기 제5 온 제어 펄스(N5)에 응답하여 온 구간이 시작되고 상기 제5 오프 제어 펄스(F5)에 응답하여 오프 구간이 시작된다. 이어 상기 제5 클럭 신호(CKB1)는 제13 온 제어 펄스(N13)에 대해 온 구간이 시작되고 제13 오프 제어 펄스(F13)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제5 클럭 신호(CKB1)는 제5+8K 온 제어 펄스(N5, N13,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제5+8K 오프 제어 펄스(F5, F13,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제5 클럭 신호(CKB1)는 제5+8K 쉬프트 레지스터(SRC5, SRC13,..)에 제공되고, 상기 제5+8K 쉬프트 레지스터(SRC5, SRC13,..)로부터 생성되는 제5+8K 게이트 신호들(G5_OUT, G13_OUT,...)의 게이트 온 구간을 제어한다.

상기 제5 클럭 신호(CKB1)의 온 구간은 상기 제1 클럭 신호(CK1)의 오프 구간에 대응하고, 상기 제5 클럭 신호(CKB1)의 오프 구간은 상기 제1 클럭 신호(CK1)의 온 구간에 대응된다.

상기 제6 클럭 신호(CKB2)는 상기 제6 온 제어 펄스(N6)에 응답하여 온 구간이 시작되고 상기 제6 오프 제어 펄스(F6)에 응답하여 오프 구간이 시작된다. 이어 상기 제6 클럭 신호(CKB2)는 제14 온 제어 펄스(N14)에 대해 온 구간이 시작되고 제14 오프 제어 펄스(F14)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제6 클럭 신호(CKB2)는 제6+8K 온 제어 펄스(N6, N14,....)에 응답하여 온 구간들이 순차적으로 시작되고, 제6+8K 오프 제어 펄스(F6, F14,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제6 클럭 신호(CKB2)는 제6+8K 쉬프트 레지스터(SRC6, SRC14,..)에 제공되고, 상기 제6+8K 쉬프트 레지스터(SRC6, SRC14,..)로부터 생성되는 제6+8K 게이트 신호들(G6_OUT, G14_OUT,...)의 게이트 온 구간을 제어한다.

상기 제6 클럭 신호(CKB2)의 온 구간은 상기 제2 클럭 신호(CK2)의 오프 구간에 대응하고, 상기 제6 클럭 신호(CKB2)의 오프 구간은 상기 제2 클럭 신호(CK2)의 온 구간에 대응된다.

상기 제7 클럭 신호(CKB3)는 상기 제7 온 제어 펄스(N7)에 응답하여 온 구간이 시작되고 상기 제7 오프 제어 펄스(F7)에 응답하여 오프 구간이 시작된다. 이어 상기 제7 클럭 신호(CKB3)는 제15 온 제어 펄스(N15)에 대해 온 구간이 시작되고 제15 오프 제어 펄스(F15)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제7 클럭 신호(CKB3)는 제7+8K 온 제어 펄스(N7, N15,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제7+8K 오프 제어 펄스(F7, F15,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제7 클럭 신호(CKB3)는 제7+8K 쉬프트 레지스터(SRC7, SRC15,..)에 제공되고, 상기 제7+8K 쉬프트 레지스터(SRC7, SRC15,..)로부터 생성되는 제7+8K 게이트 신호들(G7_OUT, G15_OUT,...)의 게이트 온 구간을 제어한다.

상기 제7 클럭 신호(CKB3)의 온 구간은 상기 제3 클럭 신호(CK3)의 오프 구간에 대응하고, 상기 제7 클럭 신호(CKB3)의 오프 구간은 상기 제3 클럭 신호(CK3)의 온 구간에 대응된다.

상기 제8 클럭 신호(CKB4)는 상기 제8 온 제어 펄스(N8)에 응답하여 온 구간이 시작되고 상기 제8 오프 제어 펄스(F8)에 응답하여 오프 구간이 시작된다. 이어 상기 제8 클럭 신호(CKB4)는 제16 온 제어 펄스(N16)에 대해 온 구간이 시작되고 제16 오프 제어 펄스(F16)에 응답하여 오프 구간이 시작된다. 이와 같은 방식으로, 상기 제8 클럭 신호(CKB4)는 제8+8K 온 제어 펄스(N8, N16,...)에 응답하여 온 구간들이 순차적으로 시작되고, 제8+8K 오프 제어 펄스(F8, F16,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제8 클럭 신호(CKB4)는 제8+8K 쉬프트 레지스터(SRC8, SRC16,..)에 제공되고, 상기 제8+8K 쉬프트 레지스터(SRC8, SRC16,..)로부터 생성되는 제8+8K 게이트 신호들(G8_OUT, G16_OUT,...)의 게이트 온 구간을 제어한다.

상기 제8 클럭 신호(CKB4)의 온 구간은 상기 제4 클럭 신호(CK4)의 오프 구간에 대응하고, 상기 제8 클럭 신호(CKB4)의 오프 구간은 상기 제4 클럭 신호(CK4)의 온 구간에 대응된다.

본 실시예에 따르면, 하나의 클럭 제어 신호(CPV3)에 기초하여 6개의 클럭 신호들(CK1, CK2, CK3, CK4, CKB1, CKB2, CKB3, CKB4)을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(200)와 상기 게이트 클럭 생성회로(300) 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

도 9는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 10은 도 9의 게이트 구동회로를 구동하는 신호의 파형도이다.

도 9 및 도 10을 참조하면, 상기 타이밍 컨트롤러(200)는 제1 클럭 제어 신호(CPV1_ON) 및 제2 클럭 제어 신호(CVP1_OFF)를 출력한다.

상기 제1 클럭 제어 신호(CPV1_ON)는 복수의 온 제어 펄스들(N1, N2, N3, N4,..)를 포함하고, 상기 제2 클럭 제어 신호(CVP1_OFF)는 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)을 포함한다. 상기 복수의 온 제어 펄스들(N1, N2, N3, N4,..)은 제1 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)은 상기 제1 주기(T)로 반복된다. 상기 제1 오프 제어 펄스(F1)는 상기 제2 온 제어 펄스(N2)와 제3 온 제어 펄스(N3) 사이에 위치하고, 상기 제1 온 제어 펄스(N1)에 대해 제1 지연차(d1)를 갖는다.

본 실시예에 따르면, 상기 게이트 클럭 생성회로(300)는 상기 제1 및 제2 클럭 제어 신호들(CPV1_ON, CVP1_OFF)에 기초하여 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CKB1) 및 제4 클럭 신호(CKB2)를 생성한다.

상기 제1 클럭 신호(CK1)는 상기 제1 클럭 제어 신호(CPV1_ON)의 제1+4K 온 제어 펄스(N1, N5,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV1_OFF)의 제1+4K 오프 제어 펄스(F1, F5,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제2 클럭 신호(CK2)는 상기 제1 클럭 제어 신호(CPV1_ON)의 제2+4K 온 제어 펄스(N2, N6,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV1_OFF)의 제2+4K 오프 제어 펄스(F2, F6,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제3 클럭 신호(CKB1)는 상기 제1 클럭 제어 신호(CPV1_ON)의 제3+4K 온 제어 펄스(N3, N7,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV1_OFF)의 제3+4K 오프 제어 펄스(F3, F7,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제4 클럭 신호(CKB2)는 상기 제1 클럭 제어 신호(CPV1_ON)의 제4+4K 온 제어 펄스(N4, N8,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV1_OFF)의 제4+4K 오프 제어 펄스(F4, F8,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

본 실시예에 따르면, 두개의 클럭 제어 신호들(CPV1_ON, CPV1_OFF)에 기초하여 4개의 클럭 신호들(CK1, CK2, CKB1, CKB2)을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(200)와 상기 게이트 클럭 생성회로(300) 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

도 11은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 12는 도 11의 게이트 구동회로를 구동하는 신호의 파형도이다.

도 11 및 도 12를 참조하면, 상기 타이밍 컨트롤러(200)는 제1 클럭 제어 신호(CPV2_ON) 및 제2 클럭 제어 신호(CVP2_OFF)를 출력한다.

상기 제1 클럭 제어 신호(CPV2_ON)는 복수의 온 제어 펄스들(N1, N2, N3, N4,..)를 포함하고, 상기 제2 클럭 제어 신호(CVP2_OFF)는 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)을 포함한다. 상기 복수의 온 제어 펄스들(N1, N2, N3, N4,..)은 제1 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)은 상기 제1 주기(T)로 반복된다. 상기 제1 오프 제어 펄스(F1)는 상기 제3 온 제어 펄스(N3)와 제4 온 제어 펄스(N4) 사이에 위치하고, 상기 제1 온 제어 펄스(N1)에 대해 제2 지연차(d2)를 갖는다.

본 실시예에 따르면, 상기 게이트 클럭 생성회로(300)는 상기 제1 및 제2 클럭 제어 신호들(CPV2_ON, CVP2_OFF)에 기초하여 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3), 제4 클럭 신호(CKB1), 제5 클럭 신호(CKB2) 및 제6 클럭 신호(CKB3)를 생성한다.

상기 제1 클럭 신호(CK1)는 상기 제1 클럭 제어 신호(CPV2_ON)의 제1+6K 온 제어 펄스(N1, N7, N13...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV2_OFF)의 제1+6K 오프 제어 펄스(F1, F7,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제2 클럭 신호(CK2)는 상기 제1 클럭 제어 신호(CPV2_ON)의 제2+6K 온 제어 펄스(N2, N8,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV2_OFF)의 제2+6K 오프 제어 펄스(F2, F8,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제3 클럭 신호(CK3)는 상기 제1 클럭 제어 신호(CPV2_ON)의 제3+6K 온 제어 펄스(N3, N9,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV2_OFF)의 제3+6K 오프 제어 펄스(F3, F9,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제4 클럭 신호(CKB1)는 상기 제1 클럭 제어 신호(CPV2_ON)의 제4+6K 온 제어 펄스(N4, N10,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV2_OFF)의 제4+6K 오프 제어 펄스(F4, F10,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제5 클럭 신호(CKB2)는 상기 제1 클럭 제어 신호(CPV2_ON)의 제5+6K 온 제어 펄스(N5, N11,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV2_OFF)의 제5+6K 오프 제어 펄스(F5, F11,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제6 클럭 신호(CKB3)는 상기 제1 클럭 제어 신호(CPV2_ON)의 제6+6K 온 제어 펄스(N6, N12,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV2_OFF)의 제6+6K 오프 제어 펄스(F6, F12,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

본 실시예에 따르면, 두개의 클럭 제어 신호들(CPV2_ON, CPV2_OFF)에 기초하여 4개의 클럭 신호들(CK1, CK2, CK3, CKB1, CKB2, CKB3)을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(200)와 상기 게이트 클럭 생성회로(300) 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

도 13은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 14는 도 13의 게이트 구동회로를 구동하는 신호의 파형도이다.

도 13 및 도 14를 참조하면, 상기 타이밍 컨트롤러(200)는 제1 클럭 제어 신호(CPV3_ON) 및 제2 클럭 제어 신호(CVP3_OFF)를 출력한다.

상기 제1 클럭 제어 신호(CPV3_ON)는 복수의 온 제어 펄스들(N1, N2, N3, N4,..)를 포함하고, 상기 제2 클럭 제어 신호(CVP3_OFF)는 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)을 포함한다. 상기 복수의 온 제어 펄스들(N1, N2, N3, N4,..)은 제1 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들(F1, F1, F2, F3, F4,...)은 상기 제1 주기(T)로 반복된다. 상기 제1 오프 제어 펄스(F1)는 상기 제4 온 제어 펄스(N4)와 제5 온 제어 펄스(N5) 사이에 위치하고, 상기 제1 온 제어 펄스(N1)에 대해 제1 지연차(d1)를 갖는다.

본 실시예에 따르면, 상기 게이트 클럭 생성회로(300)는 상기 제1 및 제2 클럭 제어 신호들(CPV3_ON, CVP3_OFF)에 기초하여 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3), 제4 클럭 신호(CK4), 제5 클럭 신호(CKB1), 제6 클럭 신호(CKB2), 제7 클럭 신호(CKB3) 및 제8 클럭 신호(CKB4)를 생성한다.

상기 제1 클럭 신호(CK1)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제1+8K 온 제어 펄스(N1, N9, N17...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제1+8K 오프 제어 펄스(F1, F9,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제2 클럭 신호(CK2)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제2+8K 온 제어 펄스(N2, N10,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제2+8K 오프 제어 펄스(F2, F10,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제3 클럭 신호(CK3)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제3+8K 온 제어 펄스(N3, N11,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제3+8K 오프 제어 펄스(F3, F11,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제4 클럭 신호(CK4)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제4+8K 온 제어 펄스(N4, N12,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제4+8K 오프 제어 펄스(F4, F12,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제5 클럭 신호(CKB1)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제5+8K 온 제어 펄스(N5, N13,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제5+8K 오프 제어 펄스(F5, F13,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제6 클럭 신호(CKB2)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제6+8K 온 제어 펄스(N6, N14,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제6+8K 오프 제어 펄스(F6, F14,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제7 클럭 신호(CKB3)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제7+8K 온 제어 펄스(N7, N15,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제7+8K 오프 제어 펄스(F7, F15,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

상기 제8 클럭 신호(CKB4)는 상기 제1 클럭 제어 신호(CPV3_ON)의 제8+8K 온 제어 펄스(N8, N16,...)에 응답하여 온 구간들이 순차적으로 시작되고, 상기 제2 클럭 제어 신호(CPV3_OFF)의 제8+8K 오프 제어 펄스(F8, F16,...)에 응답하여 오프 구간들이 순차적으로 시작된다(K = 0, 1, 2, 3,...인 자연수).

본 실시예에 따르면, 두개의 클럭 제어 신호들(CPV3_ON, CPV3_OFF)에 기초하여 6개의 클럭 신호들(CK1, CK2, CK3, CK4, CKB1, CKB2, CKB3, CKB4)을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러(200)와 상기 게이트 클럭 생성회로(300) 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

이상의 본 발명의 실시예들에 따른 표시 장치는 하나 또는 두개의 클럭 제어 신호를 이용하여 4개 이상의 클럭 신호들을 생성할 수 있다. 이에 따라서, 상기 타이밍 컨트롤러와 상기 게이트 클럭 생성회로 사이의 신호 전송을 위한 핀 수를 절감하여 회로 구현을 간단하게 할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 200 : 타이밍 컨트롤러
300 : 게이트 클럭 생성회로 400 : 게이트 구동회로
500 : 데이터 구동회로

Claims

복수의 온 제어 펄스들 및 복수의 오프 제어 펄스들 포함하는 하나의 클럭 제어 신호를 생성하는 타이밍 컨트롤러;
상기 하나의 클럭 제어 신호의 상기 온 제어 펄스에 응답하여 클럭 신호의 온 구간이 시작되고 상기 하나의 클럭 제어 신호의 상기 오프 제어 펄스에 응답하여 클럭 신호의 오프 구간이 시작되는 복수의 클럭 신호들을 생성하는 게이트 클럭 생성회로;
상기 복수의 클럭 신호들에 기초하여 복수의 게이트 신호들을 생성하는 복수의 쉬프트 레지스터들을 포함하는 게이트 구동회로; 및
복수의 화소들을 포함하는 표시 영역과 상기 복수의 쉬프트 레지스터들이 형성된 주변 영역을 포함하는 표시 패널을 포함하는 표시 장치.
제1항에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복되는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제1 지연차를 갖고,
상기 제1 지연차는 1 주기(1T) 보다 크고 2 주기(2T)보다 작은 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호 및 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제1 클럭 신호는 제1+4K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+4K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+4K 게이트 신호를 출력하고,
상기 제2 클럭 신호는 제2+4K 쉬프트 레지스터에 제공되고, 상기 제2+4K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+4K 게이트 신호를 출력하고,
상기 제3 클럭 신호는 제3+4K 쉬프트 레지스터에 제공되고, 상기 제3+4K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+4K 게이트 신호를 출력하고,
상기 제4 클럭 신호는 제4+4K 쉬프트 레지스터에 제공되고, 상기 제4+4K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+4K 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
제2항에 있어서, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제2 지연차를 갖고,
상기 제2 지연차는 3 주기(3T) 보다 크고 4 주기(4T)보다 작은 것을 특징으로 하는 표시 장치.
제6항에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호 및 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
제7항에 있어서, 상기 제1 클럭 신호는 제1+6K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+6K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+6K 게이트 신호를 출력하고,
상기 제2 클럭 신호는 제2+6K 쉬프트 레지스터에 제공되고, 상기 제2+6K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+6K 게이트 신호를 출력하고,
상기 제3 클럭 신호는 제3+6K 쉬프트 레지스터에 제공되고, 상기 제3+6K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+6K 게이트 신호를 출력하고,
상기 제4 클럭 신호는 제4+6K 쉬프트 레지스터에 제공되고, 상기 제4+6K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+6K 게이트 신호를 출력하고,
상기 제5 클럭 신호는 제5+6K 쉬프트 레지스터에 제공되고, 상기 제5+6K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+6K 게이트 신호를 출력하고,
상기 제6 클럭 신호는 제6+6K 쉬프트 레지스터에 제공되고, 상기 제6+6K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+6K 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
제2항에 있어서, 상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제3 지연차를 갖고,
상기 제3 지연차는 4 주기(4T) 보다 크고 5 주기(5T)보다 작은 것을 특징으로 하는 표시 장치.
제9항에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호, 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호, 상기 제6 클럭 신호에 대해 상기 1 주기(1T) 지연된 제7 클럭 신호 및 상기 제7 클럭 신호에 대해 상기 1 주기(1T) 지연된 제8 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 클럭 신호는 제1+8K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+8K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+8K 게이트 신호를 출력하고,
상기 제2 클럭 신호는 제2+8K 쉬프트 레지스터에 제공되고, 상기 제2+8K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+8K 게이트 신호를 출력하고,
상기 제3 클럭 신호는 제3+8K 쉬프트 레지스터에 제공되고, 상기 제3+8K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+68 게이트 신호를 출력하고,
상기 제4 클럭 신호는 제4+8K 쉬프트 레지스터에 제공되고, 상기 제4+8K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+8K 게이트 신호를 출력하고,
상기 제5 클럭 신호는 제5+8K 쉬프트 레지스터에 제공되고, 상기 제5+8K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+8K 게이트 신호를 출력하고,
상기 제6 클럭 신호는 제6+8K 쉬프트 레지스터에 제공되고, 상기 제6+8K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+8K 게이트 신호를 출력하고,
상기 제7 클럭 신호는 제7+8K 쉬프트 레지스터에 제공되고, 상기 제7+8K 쉬프트 레지스터는 상기 제7 클럭 신호의 온 구간에 동기된 제7+8K 게이트 신호를 출력하고,
상기 제8 클럭 신호는 제8+8K 쉬프트 레지스터에 제공되고, 상기 제8+8K 쉬프트 레지스터는 상기 제8 클럭 신호의 온 구간에 동기된 제8+8K 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 복수의 쉬프트 레지스터들 중 제m 쉬프트 레지스터는
제1 클럭 신호의 하이 전압을 제m 게이트 신호의 하이 전압으로 출력하는 풀업부;
제m+1 게이트 신호에 응답하여 상기 풀업부의 제어 노드를 로우 전압으로 방전하는 제어 풀다운부;
상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호의 하이 전압에 응답하여 상기 풀업부의 제어 노드를 로우 전압으로 유지하는 제1 제어 유지부; 및
상기 제2 클럭 신호의 하이 전압에 응답하여 상기 풀업부의 출력 노드를 로우 전압으로 유지하는 제2 제어 유지부를 포함하는 것을 특징으로 하는 표시 장치.
복수의 온 제어 펄스들을 포함하는 제1 클럭 제어 신호 및 복수의 오프 제어 펄스들 포함하는 제2 클럭 제어 신호를 생성하는 타이밍 컨트롤러;
상기 제1 클럭 제어 신호의 상기 온 제어 펄스에 응답하여 클럭 신호의 온 구간이 시작되고 상기 제2 클럭 제어 신호의 상기 오프 제어 펄스에 응답하여 클럭 신호의 오프 구간이 시작되는 복수의 클럭 신호들을 생성하는 게이트 클럭 생성회로;
상기 복수의 클럭 신호들에 기초하여 복수의 게이트 신호들을 생성하는 복수의 쉬프트 레지스터들을 포함하는 게이트 구동회로; 및
복수의 화소들을 포함하는 표시 영역과 상기 복수의 쉬프트 레지스터들이 형성된 주변 영역을 포함하는 표시 패널을 포함하고,
상기 복수의 온 제어 펄스들은 상기 복수의 클럭 신호들의 온 구간에 대응하고, 상기 복수의 오프 제어 펄스들은 상기 복수의 클럭 신호들의 오프 구간에 대응하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복되고,
상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제1 지연차를 갖고,
상기 제1 지연차는 1 주기(1T) 보다 크고 2 주기(2T)보다 작은 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호 및 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호를 생성하고,
상기 제1 클럭 신호는 제1+4K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+4K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+4K 게이트 신호를 출력하고,
상기 제2 클럭 신호는 제2+4K 쉬프트 레지스터에 제공되고, 상기 제2+4K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+4K 게이트 신호를 출력하고,
상기 제3 클럭 신호는 제3+4K 쉬프트 레지스터에 제공되고, 상기 제3+4K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+4K 게이트 신호를 출력하고,
상기 제4 클럭 신호는 제4+4K 쉬프트 레지스터에 제공되고, 상기 제4+4K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+4K 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복되고,
상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제2 지연차를 갖고,
상기 제2 지연차는 3 주기(3T) 보다 크고 4 주기(4T)보다 작은 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호 및 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호를 생성하고,
상기 제1 클럭 신호는 제1+6K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+6K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+6K 게이트 신호를 출력하고,
상기 제2 클럭 신호는 제2+6K 쉬프트 레지스터에 제공되고, 상기 제2+6K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+6K 게이트 신호를 출력하고,
상기 제3 클럭 신호는 제3+6K 쉬프트 레지스터에 제공되고, 상기 제3+6K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+6K 게이트 신호를 출력하고,
상기 제4 클럭 신호는 제4+6K 쉬프트 레지스터에 제공되고, 상기 제4+6K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+6K 게이트 신호를 출력하고,
상기 제5 클럭 신호는 제5+6K 쉬프트 레지스터에 제공되고, 상기 제5+6K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+6K 게이트 신호를 출력하고,
상기 제6 클럭 신호는 제6+6K 쉬프트 레지스터에 제공되고, 상기 제6+6K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+6K 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 복수의 온 제어 펄스들은 주기(T)로 반복되고, 상기 복수의 오프 제어 펄스들은 상기 주기(T)로 반복되고,
상기 복수의 오프 제어 펄스들 중 제1 오프 제어 펄스는 상기 복수의 온 제어 펄스들 중 제1 온 제어 펄스와 제3 지연차를 갖고,
상기 제3 지연차는 4 주기(4T) 보다 크고 5 주기(5T)보다 작은 것을 특징으로 하는 표시 장치.
제18항에 있어서, 상기 게이트 클럭 생성회로는 제1 클럭 신호, 상기 제1 클럭 신호에 대해 1 주기(1T) 지연된 제2 클럭 신호, 상기 제2 클럭 신호에 대해 상기 1 주기(1T) 지연된 제3 클럭 신호, 상기 제3 클럭 신호에 대해 상기 1 주기(1T) 지연된 제4 클럭 신호, 상기 제4 클럭 신호에 대해 상기 1 주기(1T) 지연된 제5 클럭 신호, 상기 제5 클럭 신호에 대해 상기 1 주기(1T) 지연된 제6 클럭 신호, 상기 제6 클럭 신호에 대해 상기 1 주기(1T) 지연된 제7 클럭 신호 및 상기 제7 클럭 신호에 대해 상기 1 주기(1T) 지연된 제8 클럭 신호를 생성하고,
상기 제1 클럭 신호는 제1+8K 쉬프트 레지스터(K = 0, 1, 2, 3,...인 자연수)에 제공되고, 상기 제1+8K 쉬프트 레지스터는 상기 제1 클럭 신호의 온 구간에 동기된 제1+8K 게이트 신호를 출력하고,
상기 제2 클럭 신호는 제2+8K 쉬프트 레지스터에 제공되고, 상기 제2+8K 쉬프트 레지스터는 상기 제2 클럭 신호의 온 구간에 동기된 제2+8K 게이트 신호를 출력하고,
상기 제3 클럭 신호는 제3+8K 쉬프트 레지스터에 제공되고, 상기 제3+8K 쉬프트 레지스터는 상기 제3 클럭 신호의 온 구간에 동기된 제3+68 게이트 신호를 출력하고,
상기 제4 클럭 신호는 제4+8K 쉬프트 레지스터에 제공되고, 상기 제4+8K 쉬프트 레지스터는 상기 제4 클럭 신호의 온 구간에 동기된 제4+8K 게이트 신호를 출력하고,
상기 제5 클럭 신호는 제5+8K 쉬프트 레지스터에 제공되고, 상기 제5+8K 쉬프트 레지스터는 상기 제5 클럭 신호의 온 구간에 동기된 제5+8K 게이트 신호를 출력하고,
상기 제6 클럭 신호는 제6+8K 쉬프트 레지스터에 제공되고, 상기 제6+8K 쉬프트 레지스터는 상기 제6 클럭 신호의 온 구간에 동기된 제6+8K 게이트 신호를 출력하고,
상기 제7 클럭 신호는 제7+8K 쉬프트 레지스터에 제공되고, 상기 제7+8K 쉬프트 레지스터는 상기 제7 클럭 신호의 온 구간에 동기된 제7+8K 게이트 신호를 출력하고,
상기 제8 클럭 신호는 제8+8K 쉬프트 레지스터에 제공되고, 상기 제8+8K 쉬프트 레지스터는 상기 제8 클럭 신호의 온 구간에 동기된 제8+8K 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 복수의 쉬프트 레지스터들 중 제m 쉬프트 레지스터는
제1 클럭 신호의 하이 전압을 제m 게이트 신호의 하이 전압으로 출력하는 풀업부;
제m+1 게이트 신호에 응답하여 상기 풀업부의 제어 노드를 로우 전압으로 방전하는 제어 풀다운부;
상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호의 하이 전압에 응답하여 상기 풀업부의 제어 노드를 로우 전압으로 유지하는 제1 제어 유지부; 및
상기 제2 클럭 신호의 하이 전압에 응답하여 상기 풀업부의 출력 노드를 로우 전압으로 유지하는 제2 제어 유지부를 포함하는 것을 특징으로 하는 표시 장치.