KR102558639B1 - 전압 발생 회로 및 그것을 포함하는 표시 장치 - Google Patents

전압 발생 회로 및 그것을 포함하는 표시 장치 Download PDF

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Abstract

표시 장치의 전압 발생 회로는, 수직 개시 신호 및 게이트 펄스 신호를 수신하고, 기준 펄스 신호 및 지연 선택 신호들을 출력하는 전압 발생 및 제어 로직 회로, 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 제1 클럭 신호를 출력하는 제1 클럭 지연 회로 및 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 상기 제1 시간과 다른 제2 시간동안 지연시킨 제2 클럭 신호를 출력하는 제2 클럭 지연 회로를 포함한다.

Description

전압 발생 회로 및 그것을 포함하는 표시 장치{VOLTAGE GENERATOR AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 클럭 신호 및 전압들을 발생하는 전압 발생 회로 및 그것을 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널, 표시 패널을 구동하는 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소들을 포함한다. 화소들 각각은 복수의 게이트 라인들 중 대응하는 게이트 라인 및 복수의 데이터 라인들 중 대응하는 데이터 라인에 연결된다. 드라이버는 데이터 라인들에 데이터 신호를 출력하는 소스 드라이버, 게이트 라인들을 구동하기 위한 게이트 신호들을 출력하는 게이트 드라이버, 게이트 드라이버로 클럭 신호들을 제공하는 전압 발생 회로 및 데이터 드라이버와 게이트 드라이버를 제어하기 위한 타이밍 컨트롤러를 포함한다.
전압 발생 회로는 타이밍 컨트롤러로부터 제공되는 게이트 펄스 신호에 응답해서 클럭 신호들을 생성할 수 있다. 게이트 드라이버에서 필요로 하는 클럭 신호들의 수가 증가하는 경우, 타이밍 컨트롤러로부터 전압 발생 회로로 제공되는 게이트 펄스 신호들의 수도 증가해야 한다.
본 발명의 목적은 타이밍 컨트롤러로부터 전압 발생 회로로 제공되는 게이트 펄스 신호의 수를 최소화할 수 있는 전압 발생 회로 및 그것을 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 전압 발생 회로는, 수직 개시 신호 및 게이트 펄스 신호를 수신하고, 기준 펄스 신호 및 지연 선택 신호들을 출력하는 제어 로직 회로, 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 제1 클럭 신호를 출력하는 제1 클럭 지연 회로, 및 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 상기 제1 시간과 다른 제2 시간동안 지연시킨 제2 클럭 신호를 출력하는 제2 클럭 지연 회로를 포함한다.
이 실시예에 있어서, 상기 제1 클럭 지연 회로는 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제3 시간동안 지연시킨 제3 클럭 신호를 출력한다. 상기 제2 클럭 지연 회로는 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제4 시간동안 지연시킨 제4 클럭 신호를 출력한다. 상기 제1 클럭 신호와 상기 제3 클럭 신호는 실질적으로 상보적 신호이며, 그리고 상기 제2 클럭 신호와 상기 제4 클럭 신호는 실질적으로 상보적 신호이다.
이 실시예에 있어서, 상기 제어 로직 회로는 게이트 온 전압 및 게이트 오프 전압을 발생한다. 상기 제1 클럭 지연 회로는 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제1 및 제3 클럭 신호들을 출력한다. 상기 제2 클럭 지연 회로는 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제2 및 제4 클럭 신호들을 출력한다.
이 실시예에 있어서, 상기 제1 클럭 지연 회로는, 상기 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 제1 지연 펄스 신호를 출력하는 제1 지연 회로, 상기 제1 지연 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제1 클럭 신호로 변환해서 출력하는 제1 출력 회로, 상기 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 제3 지연 펄스 신호를 출력하는 제3 지연 회로, 및 상기 제3 지연 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제3 클럭 신호로 변환해서 출력하는 제3 출력 회로를 포함한다.
이 실시예에 있어서, 상기 제어 로직 회로는 상기 게이트 펄스 신호에 응답해서 제1 및 제2 차지 쉐어 신호들을 더 발생한다. 상기 제1 클럭 지연 회로는, 상기 제1 차지 쉐어 신호에 응답해서 상기 제1 클럭 신호가 전달되는 제1 신호 라인 및 상기 제3 클럭 신호가 전달되는 제3 신호 라인을 전기적으로 연결하는 차지 쉐어 회로를 더 포함한다.
이 실시예에 있어서, 상기 제어 로직 회로는 차지 쉐어 지연 신호들을 더 발생한다. 상기 제1 클럭 지연 회로는, 상기 차지 쉐어 지연 신호들 중 대응하는 차지 쉐어 지연 신호에 응답해서 상기 제1 차지 쉐어 신호를 소정 시간 지연시킨 제1 지연된 차지 쉐어 신호를 출력하는 제1 차지 쉐어 지연 회로, 및 상기 차지 쉐어 지연 신호들 중 대응하는 차지 쉐어 지연 신호에 응답해서 상기 제1 차지 쉐어 신호를 소정 시간 지연시킨 제3 지연된 차지 쉐어 신호를 출력하는 제3 차지 쉐어 지연 회로를 포함한다.
이 실시예에 있어서, 상기 제1 지연 회로는 상기 대응하는 지연 선택 신호 및 상기 제1 지연된 차지 쉐어 신호에 응답해서 상기 기준 펄스 신호를 지연시킨 상기 제1 지연 펄스 신호를 출력하고, 그리고 상기 제3 지연 회로는 상기 대응하는 지연 선택 신호 및 상기 제3 지연된 차지 쉐어 신호에 응답해서 상기 기준 펄스 신호를 지연시킨 상기 제3 지연 펄스 신호를 출력한다.
이 실시예에 있어서, 상기 제1 클럭 지연 회로는, 상기 기준 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 제1 부스팅 클럭 신호로 변환해서 출력하는 제1 출력 회로, 상기 대응하는 지연 선택 신호에 응답해서 상기 제1 부스팅 클럭 신호를 제1 시간동안 지연시켜상기 제1 클럭 신호를 출력하는 제1 지연 회로, 상기 기준 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 제3 부스팅 클럭 신호로 변환해서 출력하는 제3 출력 회로, 상기 대응하는 지연 선택 신호에 응답해서 상기 제3 부스팅 클럭 신호를 제3 시간동안 지연시켜 상기 제3 클럭 신호를 출력하는 제3 지연 회로를 포함한다.
이 실시예에 있어서, 상기 제어 로직 회로는 상기 게이트 펄스 신호에 응답해서 제1 및 제2 차지 쉐어 신호들을 더 발생한다. 상기 제1 클럭 지연 회로는, 상기 제1 차지 쉐어 신호에 응답해서 상기 제1 클럭 신호가 전달되는 제1 신호 라인 및 상기 제3 클럭 신호가 전달되는 제3 신호 라인을 전기적으로 연결하는 차지 쉐어 회로를 더 포함한다.
이 실시예에 있어서, 상기 제어 로직 회로는 차지 쉐어 지연 신호들을 더 발생한다. 상기 제1 클럭 지연 회로는, 상기 차지 쉐어 지연 신호들 중 대응하는 차지 쉐어 지연 신호에 응답해서 상기 제1 차지 쉐어 신호를 소정 시간 지연시킨 제1 지연된 차지 쉐어 신호를 출력하는 제1 차지 쉐어 지연 회로, 및 상기 차지 쉐어 지연 신호들 중 대응하는 차지 쉐어 지연 신호에 응답해서 상기 제1 차지 쉐어 신호를 소정 시간 지연시킨 제3 지연된 차지 쉐어 신호를 출력하는 제3 차지 쉐어 지연 회로를 포함한다.
이 실시예에 있어서, 상기 제1 지연 회로는 상기 대응하는 지연 선택 신호 및 상기 제1 지연된 차지 쉐어 신호에 응답해서 상기 부스팅 클럭 신호를 지연시킨 상기 제1 클럭 신호를 출력한다. 상기 제3 지연 회로는 상기 대응하는 지연 선택 신호 및 상기 제3 지연된 차지 쉐어 신호에 응답해서 상기 부스팅 클럭 신호를 지연시킨 상기 제3 클럭 신호를 출력한다.
이 실시예에 있어서, 상기 제1 내지 제4 클럭 신호들은 상기 기준 펄스 신호의 1 주기 내 위상이 서로 다른 신호이다.
본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 외부로부터 제공되는 제어 신호 및 영상 신호에 응답해서 상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하고, 수직 개시 신호 및 게이트 펄스 신호를 출력하는 타이밍 컨트롤러, 및 상기 수직 개시 신호 및 상기 게이트 펄스 신호를 수신하고, 적어도 하나의 구동 전압, 제1 클럭 신호 및 제2 클럭 신호를 발생하는 전압 발생 회로를 포함한다. 상기 전압 발생 회로는, 상기 수직 개시 신호 및 상기 게이트 펄스 신호를 수신하고, 기준 펄스 신호 및 지연 선택 신호들을 출력하는 제어 로직 회로, 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 상기 제1 클럭 신호를 출력하는 제1 클럭 지연 회로, 및 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 상기 제1 시간과 다른 제2 시간동안 지연시킨 상기 제2 클럭 신호를 출력하는 제2 클럭 지연 회로를 포함한다.
이 실시예에 있어서, 상기 제1 클럭 지연 회로는 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제3 시간동안 지연시킨 제3 클럭 신호를 출력한다. 상기 제2 클럭 지연 회로는 상기 지연 선택 신호들 중 대응하는 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제4 시간동안 지연시킨 제4 클럭 신호를 출력한다. 상기 제1 클럭 신호와 상기 제3 클럭 신호는 실질적으로 상보적 신호이며, 그리고 상기 제2 클럭 신호와 상기 제4 클럭 신호는 실질적으로 상보적 신호이다.
이 실시예에 있어서, 상기 제어 로직 회로는 게이트 온 전압 및 게이트 오프 전압을 발생한다. 상기 제1 클럭 지연 회로는 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제1 및 제3 클럭 신호들을 출력하고, 상기 제2 클럭 지연 회로는 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제2 및 제4 클럭 신호들을 출력한다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 외부로부터 제공되는 제어 신호 및 영상 신호에 응답해서 상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하고, 수직 개시 신호 및 게이트 펄스 신호를 출력하는 타이밍 컨트롤러, 및 상기 수직 개시 신호 및 상기 게이트 펄스 신호를 수신하고, 적어도 하나의 구동 전압, 스위칭 신호, 제1 출력 클럭 신호 및 제2 출력 클럭 신호를 발생하는 전압 발생 회로를 포함한다. 상기 전압 발생 회로는, 상기 수직 개시 신호 및 상기 게이트 펄스 신호를 수신하고, 기준 펄스 신호, 상기 스위칭 신호 및 제1 내지 제4 지연 선택 신호들을 출력하는 제어 로직 회로, 상기 제1 및 제2 지연 선택 신호들에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 상기 제1 출력 클럭 신호 및 상기 기준 펄스 신호를 제2 시간동안 지연시킨 상기 제1 출력 클럭 신호로 순차적으로 출력하고, 상기 제3 내지 제4 지연 선택 신호들에 응답해서 상기 기준 펄스 신호를 상기 제3 시간동안 지연시킨 상기 제2 출력 클럭 신호 및 상기 기준 펄스 신호를 제4 시간동안 지연시킨 상기 제2 출력 클럭 신호를 순차적으로 출력하는 클럭 지연 회로를 포함한다. 상기 게이트 드라이버는 상기 스위칭 신호, 상기 제1 출력 클럭 신호 및 상기 제2 출력 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동한다.
이 실시예에 있어서, 상기 게이트 드라이버는, 상기 스위칭 신호에 응답해서 상기 제1 출력 클럭 신호를 제1 및 제2 클럭 신호들로 순차적으로 출력하고, 상기 제2 출력 클럭 신호를 제3 및 제4 클럭 신호들로 순차적으로 출력하는 스위칭 회로 및 상기 제1 내지 제4 클럭 신호들에 동기해서 상기 게이트 라인들을 구동하는 복수의 스테이지들을 포함한다.
이 실시예에 있어서, 상기 스위칭 회로는, 상기 스위칭 신호에 응답해서 상기 제1 출력 클럭 신호를 상기 제1 클럭 신호로 출력하는 제1 스위칭 유닛, 상기 스위칭 신호에 응답해서 상기 제1 출력 클럭 신호를 상기 제2 클럭 신호로 출력하는 제2 스위칭 유닛, 상기 스위칭 신호에 응답해서 상기 제2 출력 클럭 신호를 상기 제3 클럭 신호로 출력하는 제3 스위칭 유닛 및 상기 스위칭 신호에 응답해서 상기 제2 출력 클럭 신호를 상기 제4 클럭 신호로 출력하는 제4 스위칭 유닛을 포함한다.
이 실시예에 있어서, 상기 제어 로직 회로는 게이트 온 전압 및 게이트 오프 전압을 발생하고, 상기 클럭 지연 회로는 상기 제1 및 제2 지연 선택 신호들에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 상기 제1 지연 펄스 신호 및 상기 기준 펄스 신호를 제2 시간동안 지연시킨 상기 제1 지연 펄스 신호로 순차적으로 출력하는 제1 지연 회로, 상기 제1 지연 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제1 출력 클럭 신호로 변환해서 출력하는 제1 출력 회로, 상기 제3 내지 제4 지연 선택 신호들에 응답해서 상기 기준 펄스 신호를 상기 제3 시간동안 지연시킨 상기 제2 지연 펄스 신호 및 상기 기준 펄스 신호를 제4 시간동안 지연시킨 상기 제2 지연 펄스 신호를 순차적으로 출력하는 제2 지연 회로, 및 상기 제2 지연 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제2 출력 클럭 신호로 변환해서 출력하는 제2 출력 회로를 포함한다.
이 실시예에 있어서, 상기 제어 로직 회로는 상기 게이트 펄스 신호에 응답해서 차지 쉐어 신호들을 더 발생한다. 상기 클럭 지연 회로는, 상기 차지 쉐어 신호에 응답해서 상기 제1 출력클럭 신호가 전달되는 제1 신호 라인 및 상기 제2 출력 클럭 신호가 전달되는 제2 신호 라인을 전기적으로 연결하는 차지 쉐어 회로를 더 포함한다.
이와 같은 구성을 갖는 전압 발생 회로는 타이밍 컨트롤러로부터 제공되는 하나의 게이트 펄스 신호를 이용하여 복수의 클럭 신호들을 생성할 수 있다. 본 발명에 의하면, 게이트 드라이버에서 필요로 하는 클럭 신호들의 수가 증가하더라도 타이밍 컨트롤러로부터 전압 발생 회로로 제공되는 게이트 펄스 신호들의 수는 증가하지 않는다. 따라서 타이밍 컨트롤러의 출력 단자의 수 및 전압 발생 회로의 입력 단자의 수를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 게이트 드라이버의 구성을 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 제1 클럭 지연 회로의 구성을 보여주는 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 제1 클럭 지연 회로의 구성을 보여주는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 9은 본 발명의 다른 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 10는 본 발명의 다른 실시예에 따른 제1 클럭 지연 회로 내 지연 회로의 구성을 보여주는 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 12은 본 발명의 다른 실시예에 따른 제1 클럭 지연 회로 내 지연 회로의 구성을 보여주는 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.
도 14는 도 13에 도시된 본 발명의 실시예에 따른 게이트 드라이버의 구성을 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 구성을 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 전압 발생 회로(130), 게이트 드라이버(140) 및 소스 드라이버(150)를 포함한다.
표시 패널(110)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 표시 패널(110)이 액정 표시 패널인 경우, 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 패널(110)은 화소들(PX), 복수의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수의 데이터 라인들(DL1~DLm)을 포함한다. 복수의 게이트 라인들(GL1~GLn)은 게이트 드라이버(140) 에 연결된다. 복수의 데이터 라인들(DL1~DLm)은 소스 드라이버(150)에 연결된다. 도 1에는 복수의 게이트 라인들(GL1~GLn) 중 일부와 복수의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수의 화소들 중 하나만이 도시되었다. 복수의 화소들 각각은 복수의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다.
타이밍 컨트롤러(120)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터(RGB) 및 제어 신호(CTRL)를 수신한다. 제어 신호(CTRL)는 프레임 구간들을 구별하는 신호인 수직 동기 신호, 수평 구간들을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
타이밍 컨트롤러(120)는 영상 데이터(RGB) 및 제어 신호(CTRL)를 수신하고, 소스 드라이버(150)로 제공될 데이터 신호, 소스 제어 신호(CONT1) 및 게이트 드라이버(140)로 제공될 게이트 제어 신호(CONT2), 전압 발생 회로(130)로 제공될 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)를 출력한다.
전압 발생 회로(130)는 타이밍 컨트롤러(120)로부터 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)를 수신하고, 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)을 발생한다. 이하 설명에서 전압 발생 회로(130)는 1개의 게이트 펄스 신호들(CPV)를 수신하고, 4 개의 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)을 출력하는 것을 일 예로 설명하나, 클럭 신호들의 수는 게이트 드라이버(140)의 구성에 따라 다양하게 변경될 수 있다. 전압 발생 회로(130)는 외부로부터 입력 전압(미 도시됨)을 수신할 수 있다.
전압 발생 회로(130)는 전원 관리 집적 회로(power management integrated circuit, PMIC)로 구현될 수 있다. 전압 발생 회로(130)는 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)뿐만 아니라 표시 패널(110)의 동작에 필요한 공통 전압, 전원 전압 및 접지 전압, 게이트 드라이버(140)의 동작에 필요한 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2) 등을 더 발생할 수 있다.
게이트 드라이버(140)는 프레임 구간들 동안에 타이밍 컨트롤러(120)로부터 수신한 게이트 제어 신호(CONT2) 및 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)에 기초하여 게이트 신호들을 생성하고, 게이트 신호들을 복수의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 드라이버(140)는 박막공정을 통해 화소들(PX)과 동시에 형성될 수 있다. 예컨대, 게이트 드라이버(140)는 표시 패널(110)의 소정 영역(예컨대, 화소들(PX)이 배열되지 않은 비표시 영역)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장될 수 있다. 다른 실시예에서, 게이트 드라이버(140)는 구동 칩(미 도시됨) 및 구동 칩을 실장하는 연성 회로 기판(미 도시됨)을 포함할 수 있다. 또다른 실시예에서 게이트 드라이버(140)는 칩 온 글래스(COG: Chip on Glass) 방식으로 표시 패널(110)의 비표시 영역 상에 배치될 수 있다.
소스 드라이버(150)는 타이밍 컨트롤러(120)로부터 수신한 소스 제어 신호(CONT1)에 기초하여 타이밍 컨트롤러(120)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 소스 드라이버(150)는 계조 전압들을 데이터 전압들로써 복수의 데이터 라인들(DL1~DLm)에 출력한다.
도 2는 게이트 드라이버의 구성을 예시적으로 보여주는 블록도이다.
도 2를 참조하면, 게이트 드라이버(140)는 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)를 포함한다. 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)는 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 상호 종속적 연결 관계를 갖는다.
복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각은 도 1에 도시된 전압 발생 회로(130)로부터 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)을 수신한다. 구동 스테이지(SRC1) 및 더미 구동 스테이지(SRCn+1)은 개시 신호(STV)를 더 수신한다.
도 2에 도시된 예에서, 게이트 드라이버(140)는 4개의 클럭 신호들 즉, 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)을 수신하나, 게이트 드라이버(140) 내 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)의 회로 구성에 따라서 2개의 클럭 신호들(CKV1, CKV1B), 8개의 클럭 신호들(CKV1, CKV2, CKV3, CKV4, CKV1B, CKV2B, CKVB3, CKVB4), 12개의 클럭 신호들 및 16개의 클럭 신호들을 수신할 수 있다.
이 실시예에서 복수의 구동 스테이지들(SRC1~SRCn)은 복수의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수의 구동 스테이지들(SRC1~SRCn)은 복수의 게이트 라인들(GL1~GLn)에 게이트 신호들(G1~Gn)을 각각 제공한다. 본 발명의 일 실시예에서 복수의 구동 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 클럭 단자(CK), 제1 전원 단자(V1) 및 제2 전원 단자(V2)를 포함한다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 게이트 출력 단자(OUT)는 복수의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 게이트 출력 단자(OUT)를 통해 복수의 게이트 라인들(GL1~GLn)에 제공한다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수의 구동 스테이지들(SRC2~SRCn) 각각의 캐리 출력 단자(CR)는 이전 구동 스테이지의 제2 입력 단자(IN2)에 전기적으로 연결된다. 예컨대, 구동 스테이지들(SRC1~SRCn) 중 k번째 구동 스테이지의 캐리 출력 단자(CR)는 k-1번째 구동 스테이지의 제2 입력 단자(IN2) 및 k+1번째 구동 스테이지의 제1 입력 단자(IN1)와 연결된다. 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각의 캐리 출력 단자(CR)는 캐리 신호를 출력한다.
복수의 구동 스테이지들(SRC2~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각의 제1 입력 단자(IN1)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지들(SRCk)의 제1 입력 단자(IN1)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호(CRk-1)를 수신한다. 복수의 구동 스테이지들(SRC1~SRCn) 중 첫 번째 구동 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호 대신에 도 1에 도시된 타이밍 컨트롤러(130)로부터 제공되는 게이트 제어 신호(CONT2)에 포함된 수직 개시 신호(STV)를 수신한다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 출력 단자(CR)로부터의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRk+1)를 수신한다. 본 발명의 다른 실시예에서 복수의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 게이트 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 구동 스테이지(SRCn+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRn+1)를 수신한다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B) 중 어느 하나를 수신한다. 복수의 구동 스테이지들(SRC1~SRCn) 중 구동 스테이지들(SRCh, SRCh+5, SRCh+9, ...)의 클럭 단자들(CK)은 제1 클럭 신호(CKV1)를 각각 수신할 수 있다(단, h는 양의 정수). 복수의 구동 스테이지들(SRC1~SRCn) 중 구동 스테이지들(SRCh+1, SRCh+6, SRCh+10, ...)의 클럭 단자들(CK)은 제2 클럭 신호(CKV2)를 각각 수신할 수 있다. 복수의 구동 스테이지들(SRC1~SRCn) 중 구동 스테이지들(SRCh+2, SRCh+7, SRCh+11, ...)의 클럭 단자들(CK)은 제3 클럭 신호(CKV1B)를 각각 수신할 수 있다. 복수의 구동 스테이지들(SRC1~SRCn) 중 구동 스테이지들(SRCh+3, SRCh+8, SRCh+12, ...)의 클럭 단자들(CK)은 제4 클럭 신호(CKV2B)를 각각 수신할 수 있다. 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B) 위상이 다른 신호일 수 있다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 제1 전원 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수의 구동 스테이지들(SRC1~SRCn) 각각의 제2 전원 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 전압 레벨일 수 있다.
본 발명의 일 실시예에서 복수의 구동 스테이지들(SRC1~SRCn) 각각은 그 회로 구성에 따라 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 클럭 단자(CK), 제1 전원 단자(V1) 및 제2 전원 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들을 더 포함할 수 있다. 예컨대, 제1 전원 단자(V1), 및 제2 전원 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수의 구동 스테이지들(SRC1~SRCn) 각각은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수의 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다. 도 4는 본 발명의 일 실시예에 따른 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 3을 참조하면, 전압 발생 회로(130)는 전압 발생 및 제어 로직(210), 제1 클럭 지연 회로(220) 및 제2 클럭 지연 회로(230)를 포함한다. 전압 발생 및 제어 로직(210)은 도 1에 도시된 타이밍 컨트롤러(120)로부터 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)를 수신한다. 전압 발생 및 제어 로직(410)은 제1 접지 전압(VSS1), 제2 접지 전압(VSS2), 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 발생한다. 전압 발생 및 제어 로직(210)은 공통 전압 및 전원 전압 등 표시 장치(100)의 동작에 필요한 전압들을 더 발생할 수 있다. 전압 발생 및 제어 로직(210)은 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)에 근거해서 기준 펄스 신호(CPV1), 제1 및 제2 차지 쉐어 신호들(CS1, CS2) 및 제1 내지 제4 지연 선택 신호들(DSEL1~DSEL4)을 출력한다.
제1 클럭 지연 회로(220)는 전압 발생 및 제어 로직(210)으로부터의 제1 지연 선택 신호(DSEL1)에 응답해서 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 클럭 신호(CKV1)를 출력한다. 제1 클럭 지연 회로(220)는 제3 지연 선택 신호(DSEL3)에 응답해서 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제3 클럭 신호(CKV1B)를 출력한다.
제1 클럭 지연 회로(220)는 제1 및 제3 지연 회로들(310, 330), 제1 및 제3 출력 회로들(320, 340), 차지 쉐어 회로(345) 및 인버터(305)를 포함한다.
제1 지연 회로(310)는 제1 지연 선택 신호(DSEL1)에 응답해서 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 지연 펄스 신호(D_CPV1)를 출력한다. 제1 출력 회로(320)는 제1 지연 펄스 신호(D_CPV1)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제1 클럭 신호(CKV1)로 변환해서 출력한다.
인버터(305)는 기준 펄스 신호(CPV1)를 반전시킨 반전 기준 펄스 신호(ICPV1)를 출력한다. 제3 지연 회로(330)는 제3 지연 선택 신호(DSEL3)에 응답해서 반전 기준 펄스 신호(ICPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제3 지연 펄스 신호(D_CPV3)를 출력한다. 제3 출력 회로(340)는 제3 지연 펄스 신호(D_CPV3)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제3 클럭 신호(CKV1B)로 변환해서 출력한다.
차지 쉐어 회로(345)는 제1 차지 쉐어 신호(CS1)에 응답해서 제1 클럭 신호(CKV1)가 전달되는 제1 신호 라인(CL1) 및 제3 클럭 신호(CKV1B)가 전달되는 제3 신호 라인(CL3)을 전기적으로 연결한다.
제2 클럭 지연 회로(230)는 전압 발생 및 제어 로직(210)으로부터의 제2 지연 선택 신호(DSEL2)에 응답해서 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제2 클럭 신호(CKV2)를 출력한다. 제2 클럭 지연 회로(230)는 제4 지연 선택 신호(DSEL4)에 응답해서 기준 펄스 신호(CPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제4 클럭 신호(CKV2B)를 출력한다.
제2 클럭 지연 회로(230)는 제2 및 제4 지연 회로들(350, 354), 제2 및 제4 출력 회로들(352, 356), 차지 쉐어 회로(358) 및 인버터(360)를 포함한다.
제2 클럭 지연 회로(230) 내 제2 및 제4 지연 회로들(350, 354), 제2 및 제4 출력 회로들(352, 356), 차지 쉐어 회로(358) 및 인버터(360)는 제1 클럭 지연 회로(220) 내 제1 및 제 지연 회로들(310, 330), 제1 및 제3 출력 회로들(320, 340), 차지 쉐어 회로(345) 및 인버터(305)와 유사하게 동작하므로 중복되는 설명은 생략한다.
전압 발생 및 제어 로직(210)은 메모리(212)를 포함할 수 있다. 메모리(212)는 제1 내지 제4 지연 회로들(310, 330, 350, 354)의 제1 내지 제4 지연 시간들(tDLY1~tDLY4)에 대한 정보를 저장할 수 있다. 전압 발생 및 제어 로직(210)은 메모리(212)에 저장된 제1 내지 제4 지연 시간 정보들에 근거해서 제1 내지 제4 지연 선택 신호들(DSEL1~DSEL4)을 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 제1 클럭 지연 회로의 구성을 보여주는 회로도이다.
도 4 및 도 5를 참조하면, 제1 클럭 지연 회로(220) 내 제1 지연 회로(310)는 복수의 지연 유닛들(311-314) 및 멀티플렉서(315)를 포함한다. 첫 번째 지연 유닛(311)은 기준 펄스 신호(CPV1)를 수신한다. 복수의 지연 유닛들(311-314)은 직렬로 연결된다. 멀티플렉서(315)는 복수의 지연 유닛들(311-314)의 출력 신호들을 수신하고, 제1 지연 선택 신호(DSEL1)에 응답해서 복수의 지연 유닛들(311-314) 중 어느 하나로부터 출력되는 신호를 제1 지연 펄스 신호(D_CPV1)로 출력한다. 복수의 지연 유닛들(311-314) 각각은 직렬로 연결된 복수의 인버터들을 포함할 수 있다. 다른 실시예에서, 복수의 지연 유닛들(311-314) 각각은 버퍼 회로로 구성될 수 있다. 다른 실시예에서, 복수의 지연 유닛들(311-314) 각각은 저항과 커패시터로 구성된 RC 지연회로로 구성될 수 있다.
제1 출력 회로(320)는 레벨 쉬프터(321), PMOS 트랜지스터(322) 및 NMOS 트랜지스터(323)를 포함한다. 제1 출력 회로(320)는 제1 지연 펄스 신호(D_CPV1)가 로우 레벨일 때 게이트 온 전압(VON)을 제1 클럭 신호(CKV1)로서 출력하고, 제1 지연 펄스 신호(D_CPV1)가 하이 레벨일 때 게이트 오프 전압(VOFF)을 제1 클럭 신호(CKV1)로서 출력한다. 그러므로 제1 클럭 신호(CKV1)는 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하며, 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)만큼 지연시킨 신호이다.
제1 클럭 지연 회로(220) 내 제3 지연 회로(330)는 복수의 지연 유닛들(331-334) 및 멀티플렉서(335)를 포함한다. 첫 번째 지연 유닛(331)은 기준 펄스 신호(CPV1)를 수신한다. 복수의 지연 유닛들(331-334)은 직렬로 연결된다. 멀티플렉서(335)는 복수의 지연 유닛들(331-334)의 출력 신호들을 수신하고, 제3 지연 선택 신호(DSEL3)에 응답해서 복수의 지연 유닛들(331-334) 중 어느 하나로부터 출력되는 신호를 제3 지연 펄스 신호(D_CPV3)로 출력한다.
제3 출력 회로(340)는 레벨 쉬프터(341), PMOS 트랜지스터(342) 및 NMOS 트랜지스터(343)를 포함한다. 제3 출력 회로(340)는 제3 지연 펄스 신호(D_CPV3)가 로우 레벨일 때 게이트 온 전압(VON)을 제3 클럭 신호(CKV1B)로서 출력하고, 제3 지연 펄스 신호(D_CPV3)가 하이 레벨일 때 게이트 오프 전압(VOFF)을 제3 클럭 신호(CKV1B)로서 출력한다. 그러므로 제3 클럭 신호(CKV1B)는 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하며, 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)만큼 지연시킨 신호이다.
차지 쉐어 회로(345)는 레벨 쉬프터(351) 및 PMOS 트랜지스터들(352, 353)을 포함한다. 차지 쉐어 회로(345)는 제1 차지 쉐어 신호(CS1)가 로우 레벨일 때 제1 클럭 신호(CKV1)가 전달되는 제1 신호 라인(CL1) 및 제3 클럭 신호(CKV1B)가 전달되는 제3 신호 라인(CL3)을 전기적으로 연결한다.
도 4에 도시된 제1 차지 쉐어 시간(tCS1) 및 제3 차지 쉐어 시간(tCS3)동안 제1 클럭 신호(CKV1)와 제3 클럭 신호(CKV1B)는 차지 쉐어될 수 있다. 도 5에 도시된 차지 쉐어 회로(345)에 의하면, 제1 차지 쉐어 시간(tCS1) 및 제3 차지 쉐어 시간(tCS3)은 제1 차지 쉐어 신호(CS1)의 로우 레벨 구간의 펄스 폭과 동일할 수 있다. 유사하게 제2 차지 쉐어 시간(tCS2) 및 제4 차지 쉐어 시간(tCS4)은 제2 차지 쉐어 신호(CS2)의 로우 레벨 구간의 펄스 폭과 동일할 수 있다.
다시 도 3 및 도 4를 참조하면, 전압 발생 회로(130)는 하나의 게이트 펄스 신호(CPV)를 수신하고, 제1 지연 시간(tDLY1)만큼 지연된 제1 클럭 신호(CKV1), 제2 지연 시간(tDLY2)만큼 지연된 제2 클럭 신호(CKV2), 제3 지연 시간(tDLY3)만큼 지연된 제3 클럭 신호(CKV1B), 제4 지연 시간(tDLY4)만큼 지연된 제4 클럭 신호(CKV2B)를 출력할 수 있다.
본 발명의 실시예에 따른 도 1에 도시된 표시 장치(100)는 타이밍 컨트롤러(120)로부터 전압 발생 회로(130)로 하나의 게이트 펄스 신호(CPV)만 제공하면 되므로 타이밍 컨트롤러(100)의 출력 단자의 수 및 전압 발생 회로(130)의 입력 단자의 수를 최소화할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 6을 참조하면, 전압 발생 회로(400)는 전압 발생 및 제어 로직(410), 제1 클럭 지연 회로(420) 및 제2 클럭 지연 회로(430)를 포함한다. 전압 발생 및 제어 로직(410)은 도 1에 도시된 타이밍 컨트롤러(120)로부터 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)를 수신한다. 전압 발생 및 제어 로직(210)은 제1 접지 전압(VSS1), 제2 접지 전압(VSS2), 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 발생한다. 전압 발생 및 제어 로직(410)은 공통 전압 및 전원 전압 등 표시 장치(100)의 동작에 필요한 전압들을 더 발생할 수 있다. 전압 발생 및 제어 로직(410)은 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)에 근거해서 기준 펄스 신호(CPV1), 제1 및 제2 차지 쉐어 신호들(CS1, CS2), 제1 내지 제4 지연 선택 신호들(DSEL1-DSEL4) 및 제1 내지 제4 차지 쉐어 지연 신호들(CS_SEL1-CS_SEL4)을 출력한다.
제1 클럭 지연 회로(420)는 전압 발생 및 제어 로직(410)으로부터의 제1 지연 선택 신호(DSEL1)에 응답해서 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 클럭 신호(CKV1)를 출력한다. 제1 클럭 지연 회로(420)는 제3 지연 선택 신호(DSEL3)에 응답해서 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제3 클럭 신호(CKV1B)를 출력한다.
제1 클럭 지연 회로(420)는 제1 및 제3 지연 회로들(510, 530), 제1 및 제3 출력 회로들(520, 540), 차지 쉐어 회로(550), 제1 및 제2 차지 쉐어 지연 회로들(560, 570) 및 인버터(505)를 포함한다.
제1 차지 쉐어 지연 회로(560)는 제1 차지 쉐어 지연 신호(CS_SEL1)에 응답해서 제1 차지 쉐어 신호(CS1)를 소정 시간 지연시켜 제1 지연된 차지 쉐어 신호(CS_D1)를 출력한다.
제1 지연 회로(510)는 제1 지연 선택 신호(DSEL1) 및 제1 지연된 차지 쉐어 신호(CS_D1)에 응답해서 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 지연 펄스 신호(D_CPV1)를 출력한다.
제1 출력 회로(520)는 제1 지연 펄스 신호(D_CPV1)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제1 클럭 신호(CKV1)로 변환해서 출력한다.
제3 차지 쉐어 지연 회로(570)는 제3 차지 쉐어 지연 신호(CS_SEL3)에 응답해서 제1 차지 쉐어 신호(CS1)를 소정 시간 지연시켜 제3 지연된 차지 쉐어 신호(CS_D3)를 출력한다.
제3 지연 회로(530)는 제3 지연 선택 신호(DSEL3) 및 제3 지연된 차지 쉐어 신호(CS_D3)에 응답해서 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제3 지연 펄스 신호(D_CPV3)를 출력한다.
제3 출력 회로(540)는 제3 지연 펄스 신호(D_CPV3)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제3 클럭 신호(CKV1B)로 변환해서 출력한다.
차지 쉐어 회로(550)는 제1 차지 쉐어 신호(CS1)에 응답해서 제1 클럭 신호(CKV1)가 전달되는 제1 신호 라인(CL1) 및 제3 클럭 신호(CKV1B)가 전달되는 제3 신호 라인(CL3)을 전기적으로 연결한다. 제1 클럭 지연 회로(420)의 구체적 회로 구성 및 동작은 추후 상세히 설명한다.
제2 클럭 지연 회로(430)는 제2 및 제4 지연 회로들(580, 584), 제2 및 제4 출력 회로들(582, 586), 차지 쉐어 회로(588), 제2 및 제4 차지 쉐어 지연 회로들(590, 592) 및 인버터(594)를 포함한다.
제2 차지 쉐어 지연 회로(590)는 제2 차지 쉐어 지연 신호(CS_SEL2)에 응답해서 제2 차지 쉐어 신호(CS2)를 소정 시간 지연시켜 제2 지연된 차지 쉐어 신호(CS_D2)를 출력한다.
제2 지연 회로(580)는 제2 지연 선택 신호(DSEL2) 및 제2 지연된 차지 쉐어 신호(CS_D2)에 응답해서 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제2 지연 펄스 신호(D_CPV2)를 출력한다.
제2 출력 회로(582)는 제2 지연 펄스 신호(D_CPV2)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제2 클럭 신호(CKV2)로 변환해서 출력한다.
제4 차지 쉐어 지연 회로(592)는 제4 차지 쉐어 지연 신호(CS_SEL4)에 응답해서 제4 차지 쉐어 신호(CS4)를 소정 시간 지연시켜 제4 지연된 차지 쉐어 신호(CS_D4)를 출력한다.
제4 지연 회로(584)는 제4 지연 선택 신호(DSEL4) 및 제4 지연된 차지 쉐어 신호(CS_D4)에 응답해서 기준 펄스 신호(CPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제4 지연 펄스 신호(D_CPV4)를 출력한다.
제4 출력 회로(586)는 제4 지연 펄스 신호(D_CPV4)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제4 클럭 신호(CKV2B)로 변환해서 출력한다.
도 7은 도 6에 도시된 본 발명의 다른 실시예에 따른 제1 클럭 지연 회로의 구성을 보여주는 회로도이다.
도 7을 참조하면, 제1 클럭 지연 회로(420) 내 제1 차지 쉐어 지연 회로(560)는 복수의 지연 유닛들(561-564) 및 멀티플렉서(565)를 포함한다. 첫 번째 지연 유닛(561)은 제1 차지 쉐어 신호(CS1)를 수신한다. 복수의 지연 유닛들(561-564)은 직렬로 연결된다. 멀티플렉서(565)는 복수의 지연 유닛들(561-564)의 출력 신호들을 수신하고, 제1 차지 쉐어 지연 신호(CS_SEL1)에 응답해서 복수의 지연 유닛들(561-564) 중 어느 하나로부터 출력되는 신호를 제1 지연된 차지 쉐어 신호(CS_D1)로 출력한다.
제1 지연 회로(510)는 복수의 지연 유닛들(511-514), 멀티플렉서(515), 논리 연산 소자들(516, 517)을 포함한다. 논리 연산 소자(517)는 기준 펄스 신호(CPV1)가 로우 레벨이고, 제1 지연된 차지 쉐어 신호(CS_D1)가 로우 레벨일 때 로우 레벨의 신호를 출력한다. 논리 연산 소자(516)는 인버터이고, 논리 연산 소자(517)는 오아(OR) 게이트 회로일 수 있다.
제3 차지 쉐어 지연 회로(570)는 복수의 지연 유닛들(571-574) 및 멀티플렉서(575)를 포함한다. 첫 번째 지연 유닛(571)은 제1 차지 쉐어 신호(CS1)를 수신한다. 복수의 지연 유닛들(571-574)은 직렬로 연결된다. 멀티플렉서(575)는 복수의 지연 유닛들(571-574)의 출력 신호들을 수신하고, 제2 차지 쉐어 지연 신호(CS_SEL2)에 응답해서 복수의 지연 유닛들(571-574) 중 어느 하나로부터 출력되는 신호를 제3 지연된 차지 쉐어 신호(CS_D3)로 출력한다.
제3 지연 회로(530)는 복수의 지연 유닛들(531-534), 멀티플렉서(535), 논리 연산 소자들(536, 537)을 포함한다. 논리 연산 소자(537)는 기준 펄스 신호(CPV1)가 로우 레벨이고, 제3 지연된 차지 쉐어 신호(CS_D3)가 하이 레벨일 때 로우 레벨의 신호를 출력한다. 논리 연산 소자(537)은 기준 펄스 신호(CPV3)가 로우 레벨이 아니고, 제3 지연된 차지 쉐어 신호(CS_D3)가 하이 레벨이 아니면 하이 레벨의 신호를 출력한다. 논리 연산 소자(536)는 인버터이고, 논리 연산 소자(537)는 오아 게이트 회로일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 8을 참조하면, 제1 내지 제4 차지 쉐어 지연 신호들(CS_SEL1-CS_SEL4)에 따라서 제1 내지 제4 지연된 차지 쉐어 신호들(CS_D1-CS_D4)의 로우 레벨 구간의 펄스 폭이 달라질 수 있다. 그러므로 제1 내지 제4 지연 선택 신호들(DSEL1~DSEL4) 및 제1 내지 제4 지연된 차지 쉐어 신호들(CS_D1-CS_D4)에 따라서 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)의 제1 내지 제4 지연 시간들(tDLY1-tDLY4) 및 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B) 각각의 펄스 폭이 조절될 수 있다.
도 6에 도시된 전압 발생 및 제어 로직(410)은 메모리(412)를 포함할 수 있다. 메모리(412)는 제1 내지 제4 지연 회로들(510, 530, 580, 584)의 제1 내지 제4 지연 시간들(tDLY1~tDLY4)에 대한 정보를 저장할 수 있다. 전압 발생 및 제어 로직(410)은 메모리(412)에 저장된 제1 내지 제4 지연 시간들(tDLY1~tDLY4) 정보에 근거해서 제1 내지 제4 지연 선택 신호들(DSEL1~DSEL4)을 출력할 수 있다.
메모리(412)는 제1 내지 제4 차지 쉐어 시간들(tCS1-tCS4)에 대한 정보를 저장할 수 있다. 전압 발생 및 제어 로직(410)은 메모리(412)에 저장된 제1 내지 제4 차지 쉐어 시간들(tCS1-tCS4) 정보에 근거해서 제1 내지 제4 차지 쉐어 지연 신호들(CS_SEL1-CS_SEL4)을 출력할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 9를 참조하면, 전압 발생 회로(600)는 전압 발생 및 제어 로직(610), 제1 클럭 지연 회로(620) 및 제2 클럭 지연 회로(630)를 포함한다.
앞서 도 3에 도시된 제1 클럭 지연 회로(220)의 제1 지연 회로(310)는 제1 출력 회로(320)의 입력단에 연결되어 있었으나, 도 9에 도시된 제1 클럭 지연 회로(620)의 제1 지연 회로(720)는 제1 출력 회로(710)의 출력단(N1)에 연결된다.
유사하게, 제3 지연 회로(740)는 제3 출력 회로(730)의 출력단(N3)에 연결되고, 제2 지연 회로(762)는 제2 출력 회로(760)의 출력단(N2)에 연결되고, 제4 지연 회로(766)는 제4 출력 회로(764)의 출력단(N4)에 연결된다.
차지 쉐어 회로(750)는 제1 차지 쉐어 신호(CS1)에 응답해서 제1 출력 회로(710)의 출력단(N1) 및 제3 출력 회로(730)의 출력단(N3)을 전기적으로 연결한다.
차지 쉐어 회로(768)는 제2 차지 쉐어 신호(CS2)에 응답해서 제2 출력 회로(760)의 출력단(N2) 및 제4 출력 회로(764)의 출력단(N4)을 전기적으로 연결한다.
도 10은 도 9에 도시된 본 발명의 다른 실시예에 따른 제1 클럭 지연 회로 내 제1 지연 회로의 구성을 보여주는 회로도이다.
도 10을 참조하면, 제1 지연 회로(720)는 복수의 지연 유닛들(721-724) 및 멀티플렉서(725)를 포함한다. 첫 번째 지연 유닛(721)은 도 9에 도시된 제1 출력 회로(710)로부터 출력되는 제1 부스팅 펄스 신호(B_CPV1)를 수신한다. 복수의 지연 유닛들(721-724)은 직렬로 연결된다. 멀티플렉서(725)는 복수의 지연 유닛들(721-724)의 출력 신호들을 수신하고, 제1 지연 선택 신호(DSEL1)에 응답해서 복수의 지연 유닛들(721-724) 중 어느 하나로부터 출력되는 신호를 제1 클럭 신호(CKV1)로 출력한다.
도 9에 도시된 제2 내지 제4 지연 회로들(762, 740, 766)은 도 10에 도시된 제1 지연 회로(720)와 유사한 회로 구성을 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 11을 참조하면, 전압 발생 회로(800)는 전압 발생 및 제어 로직(810), 제1 클럭 지연 회로(820) 및 제2 클럭 지연 회로(830)를 포함한다. 도 11에 도시된 제1 클럭 지연 회로(820)는 도 9에 도시된 제1 클럭 지연 회로(620)의 구성에 제1 및 제3 차지 쉐어 지연 회로들(960, 970)을 더 포함한다.
제1 차지 쉐어 지연 회로(960)는 제1 차지 쉐어 지연 신호(CS_SEL1)에 응답해서 제1 차지 쉐어 신호(CS1)를 소정 시간 지연시켜 제1 지연된 차지 쉐어 신호(CS_D1)를 출력한다.
제1 지연 회로(920)는 제1 지연 선택 신호(DSEL1) 및 제1 지연된 차지 쉐어 신호(CS_D1)에 응답해서 제1 출력 회로(910)로부터의 제1 부스팅 펄스 신호(B_CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 클럭 신호(CKV1)를 출력한다.
제3 차지 쉐어 지연 회로(970)는 제3 차지 쉐어 지연 신호(CS_SEL3)에 응답해서 제1 차지 쉐어 신호(CS1)를 소정 시간 지연시켜 제3 지연된 차지 쉐어 신호(CS_D3)를 출력한다.
제3 지연 회로(940)는 제3 지연 선택 신호(DSEL3) 및 제3 지연된 차지 쉐어 신호(CS_D3)에 응답해서 제3 출력 회로(930)로부터의 제3 부스팅 펄스 신호(B_CPV3)를 제3 지연 시간(tDLY3)동안 지연시킨 제3 클럭 신호(CKV1B)를 출력한다.
도 11에 도시된 제2 클럭 지연 회로(830)는 도 9에 도시된 제2 클럭 지연 회로(630)의 구성에 제1 및 제2 차지 쉐어 지연 회로들(990, 992)을 더 포함한다. 제2 클럭 지연 회로(830)의 회로 구성 및 동작은 제1 클럭 지연 회로(820)와 유사하므로 중복되는 설명은 생략한다.
도 12는 본 발명의 다른 실시예에 따른 제1 클럭 지연 회로 내 제1 지연 회로의 구성을 보여주는 회로도이다.
도 12를 참조하면, 제1 지연 회로(920)는 복수의 지연 유닛들(921-924), 멀티플렉서(925), 논리 연산 소자들(926, 927)을 포함한다. 논리 연산 소자(927)는 부스팅 펄스 신호(B_CPV1)가 로우 레벨이고, 제1 지연된 차지 쉐어 신호(CS_D1)가 하이 레벨일 때 로우 레벨의 신호를 출력한다. 논리 연산 소자(927)은 부스팅 펄스 신호(B_CPV1)가 로우 레벨이 아니고, 제1 지연된 차지 쉐어 신호(CS_D1)가 하이 레벨이 아니면 하이 레벨의 신호를 출력한다. 논리 연산 소자(926)는 인버터이고, 논리 연산 소자(927)는 오아 게이트 회로일 수 있다.
첫 번째 지연 유닛(921)은 논리 연산 소자(927)의 출력 신호를 수신한다. 복수의 지연 유닛들(921-924)은 직렬로 연결된다. 멀티플렉서(925)는 복수의 지연 유닛들(921-924)의 출력 신호들을 수신하고, 제1 지연 선택 신호(DSEL1)에 응답해서 복수의 지연 유닛들(921-924) 중 어느 하나로부터 출력되는 신호를 제1 클럭 신호(CKV1)로 출력한다.
도 13은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 표시장치(1000)는 표시 패널(1110), 타이밍 컨트롤러(1120), 전압 발생 회로(1130), 게이트 드라이버(1140) 및 소스 드라이버(1150)를 포함한다.
도 13에 도시된 표시 패널(1110), 타이밍 컨트롤러(1120) 및 소스 드라이버(1150)는 도 1에 도시된 표시 패널(110), 타이밍 컨트롤러(120) 및 소스 드라이버(150)와 동일한 구성을 갖고, 동일하게 동작하므로 중복되는 설명은 생략한다.
전압 발생 회로(1130)는 타이밍 컨트롤러(1120)로부터의 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)를 수신한다. 전압 발생 회로(1130)는 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)에 근거해서 제1 및 제2 출력 클럭 신호들(CKVx, CKVBx) 및 스위칭 신호(SW)를 발생한다. 스위칭 신호(SW)는 복수의 비트들을 포함할 수 있다. 전압 발생 회로(1130)는 스위칭 신호들(SW)을 게이트 드라이버(1140)로 제공한다. 전압 발생 회로(1130)는 외부로부터 입력 전압(미 도시됨)을 수신할 수 있다.
전압 발생 회로(1130)는 제1 및 제2 출력 클럭 신호들(CKV1, CKV1B)뿐만 아니라 표시 패널(1110)의 동작에 필요한 공통 전압, 전원 전압 및 접지 전압, 게이트 드라이버(1140)의 동작에 필요한 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2) 등을 더 발생할 수 있다.
도 14는 도 13에 도시된 본 발명의 실시예에 따른 게이트 드라이버의 구성을 예시적으로 보여주는 블록도이다.
도 14를 참조하면, 게이트 드라이버(1140)는 스위칭 회로(1190) 및 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)를 포함한다. 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)는 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 상호 종속적 연결 관계를 갖는다.
복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각은 제1 출력 클럭 신호(CKVx) 또는 제2 출력 클럭 신호(CKVBx)를 수신한다. 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1) 각각의 구성 및 동작은 도 2에 도시된 복수의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지(SRCn+1)와 동일하므로 중복되는 설명은 생략한다.
스위칭 회로(1190)는 스위칭 유닛들(1191-1194)을 포함한다. 스위칭 유닛들(1191-1194) 각각은 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)에 대응한다. 스위칭 유닛들(1191, 1192)은 스위칭 신호(SW)에 응답해서 도 13에 도시된 전압 발생 회로(1130)로부터의 제1 출력 클럭 신호(CKV1)를 제1 및 제2 클럭 신호들(CKV1, CKV1B)로 각각 출력한다. 스위칭 유닛들(1193, 1194)은 스위칭 신호(SW)에 응답해서 도 13에 도시된 전압 발생 회로(1130)로부터의 제2 출력 클럭 신호(CKV2)를 제3 및 제4 클럭 신호들(CKV1B, CKV2B)로 각각 출력한다.
도 15는 본 발명의 일 실시예에 따른 전압 발생 회로의 구성을 보여주는 블록도이다.
도 15를 참조하면, 전압 발생 회로(1130)는 전압 발생 및 제어 로직(1210) 및 클럭 지연 회로(1220)를 포함한다. 전압 발생 및 제어 로직(1210)은 도 13에 도시된 타이밍 컨트롤러(1120)로부터 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)를 수신한다. 전압 발생 및 제어 로직(1210)은 제1 접지 전압(VSS1), 제2 접지 전압(VSS2), 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)을 발생한다. 전압 발생 및 제어 로직(1210)은 공통 전압 및 전원 전압 등 표시 장치(1000)의 동작에 필요한 전압들을 더 발생할 수 있다. 전압 발생 및 제어 로직(1210)은 수직 개시 신호(STV) 및 게이트 펄스 신호(CPV)에 근거해서 기준 펄스 신호(CPV1), 스위칭 신호(SW), 차지 쉐어 신호(CS1) 및 제1 내지 제4 지연 선택 신호들(DSEL1~DSEL4)을 출력한다.
전압 발생 및 제어 로직(1210)은 메모리(1212)를 포함할 수 있다. 메모리(1212)는 제1 내지 제4 지연 시간들(tDLY1~tDLY4)에 대한 정보를 저장할 수 있다. 전압 발생 및 제어 로직(1210)은 메모리(1212)에 저장된 제1 내지 제4 지연 시간들(tDLY1~tDLY4) 정보들에 근거해서 제1 내지 제4 지연 선택 신호들(DSEL1~DSEL4)을 출력할 수 있다. 또한 메모리(1212)는 스위칭 신호(SW)에 대한 정보를 저장할 수 있다. 도 14에 도시된 스위칭 유닛들(1191-1194) 각각의 온 구간 정보는 메모리(1212)에 저장되고, 전압 발생 및 제어 로직(1210)은 메모리(1212)에 저장된 정보에 근거해서 스위칭 신호(SW)를 출력할 수 있다.
클럭 지연 회로(1220)는 전압 발생 및 제어 로직(1210)으로부터의 제1 및 제2 지연 선택 신호들(DSEL1, DSEL2)에 응답해서 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 출력 클럭 신호(CKVx) 및 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제1 출력 클럭 신호(CKVx)를 순차적으로 출력한다. 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 출력 클럭 신호(CKVx) 및 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제1 출력 클럭 신호(CKVx)는 일부 중첩할 수 있다. 이 경우, 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 출력 클럭 신호(CKVx)가 출력되는 중간에 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제1 출력 클럭 신호(CKVx)가 연이어 출력된다.
클럭 지연 회로(1220)는 제3 및 제4 지연 선택 신호들(DSEL3, DSEL4)에 응답해서 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제2 출력 클럭 신호(CKVBx) 및 기준 펄스 신호(CPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제2 출력 클럭 신호(CKVBx)를 순차적으로 출력한다. 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제2 출력 클럭 신호(CKVBx) 및 기준 펄스 신호(CPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제2 출력 클럭 신호(CKVBx)는 일부 중첩할 수 있다. 이 경우, 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제2 출력 클럭 신호(CKVBx)가 출력되는 중간에 기준 펄스 신호(CPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제2 출력 클럭 신호(CKVBx)가 연이어 출력된다.
클럭 지연 회로(1220)는 제1 및 제2 지연 회로들(1310, 1330), 제1 및 제2 출력 회로들(1320, 1340), 차지 쉐어 회로(1350) 및 인버터(1305)를 포함한다.
제1 지연 회로(1310)는 제1 지연 선택 신호(DSEL1)에 응답해서 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 지연 펄스 신호(D_CPV1) 및 제2 지연 선택 신호(DSEL2)에 응답해서 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제1 지연 펄스 신호(D_CPV1)를 순차적으로 출력한다.
제1 출력 회로(1320)는 제1 지연 펄스 신호(D_CPV1)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제1 출력 클럭 신호(CKVx)로 변환해서 출력한다.
인버터(1305)는 기준 펄스 신호(CPV1)를 반전시킨 반전 기준 펄스 신호(ICPV1)를 출력한다.
제2 지연 회로(1330)는 제3 지연 선택 신호(DSEL3)에 응답해서 반전 기준 펄스 신호(ICPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제2 지연 펄스 신호(D_CPV2) 및 제4 지연 선택 신호(DSEL4)에 응답해서 반전 기준 펄스 신호(ICPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제2 지연 펄스 신호(D_CPV2)를 출력한다.
제2 출력 회로(1340)는 제2 지연 펄스 신호(D_CPV2)를 게이트 온 전압(VON)과 게이트 오프 전압(VOFF) 사이를 스윙하는 제2 출력 클럭 신호(CKVBx)로 변환해서 출력한다.
차지 쉐어 회로(1350)는 차지 쉐어 신호(CS1)에 응답해서 제1 출력 클럭 신호(CKVx)가 전달되는 제1 신호 라인(CL1) 및 제2 출력 클럭 신호(CKVBx)가 전달되는 제2 신호 라인(CL2)을 전기적으로 연결한다.
도 14 및 도 15를 참조하면, 클럭 지연 회로(1220)는 제1 지연 선택 신호(DSEL1)에 응답해서 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 출력 클럭 신호(CKVx) 및 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제1 출력 클럭 신호(CKVx)를 순차적으로 출력한다.
클럭 지연 회로(1220)는 제3 지연 선택 신호(DSEL3)에 응답해서 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제2 출력 클럭 신호(CKVBx) 및 기준 펄스 신호(CPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제2 출력 클럭 신호(CKVBx)를 순차적으로 출력한다.
게이트 드라이버(1400) 내 스위칭 회로(1190)는 스위칭 신호(SW)에 응답해서 스위칭 유닛들(1191-1194)을 순차적으로 온 시킨다. 이 실시예에서, 스위칭 신호(SW)는 3비트 신호이다. 예컨대, 스위칭 신호(SW)가 '000'일 때 스위칭 유닛들(1191-1194)은 모두 오프된다. 스위칭 신호(SW)가 '001'일 때 스위칭 유닛(1191)이 온 되고, 기준 펄스 신호(CPV1)를 제1 지연 시간(tDLY1)동안 지연시킨 제1 출력 클럭 신호(CKVx)는 제1 클럭 신호(CKV1)로서 출력될 수 있다.
스위칭 신호(SW)가 '010'일 때 스위칭 유닛(1192)이 온 되고, 기준 펄스 신호(CPV1)를 제2 지연 시간(tDLY2)동안 지연시킨 제1 출력 클럭 신호(CKVx)는 제2 클럭 신호(CKV2)로서 출력될 수 있다.
스위칭 신호(SW)가 '011'일 때 스위칭 유닛(1193)이 온 되고, 기준 펄스 신호(CPV1)를 제3 지연 시간(tDLY3)동안 지연시킨 제2 출력 클럭 신호(CKVBx)는 제3 클럭 신호(CKV1B)로서 출력될 수 있다.
스위칭 신호(SW)가 '100'일 때 스위칭 유닛(1194)이 온 되고, 기준 펄스 신호(CPV1)를 제4 지연 시간(tDLY4)동안 지연시킨 제2 출력 클럭 신호(CKVBx)는 제4 클럭 신호(CKV2B)로서 출력될 수 있다.
본 발명의 다른 실시예에 따른 도 13에 도시된 표시 장치(1000)는 타이밍 컨트롤러(1120)로부터 전압 발생 회로(1130)로 하나의 게이트 펄스 신호(CPV)만 제공하면 되므로 타이밍 컨트롤러(1120)의 출력 단자의 수 및 전압 발생 회로(1130)의 입력 단자의 수를 최소화할 수 있다.
더욱이, 전압 발생 회로(1130)는 2개의 출력 클럭 신호들(CKVx, CKVBx) 및 하나의 스위칭 신호(SW)를 이용하여 4개의 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)을 게이트 드라이버(1140)로 제공할 수 있다. 그러므로 전압 발생 회로(1130)의 출력 단자의 수를 최소화할 수 있다.
도 13 내지 도 15에 도시된 예에서, 게이트 드라이버(1140)는 4개의 클럭 신호들 즉, 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)을 필요로 하나, 게이트 드라이버(1140)는 8개, 12개 또는 16개의 클럭 신호들을 필요할 수 있다. 전압 발생 회로(1130)는 2개의 출력 클럭 신호들(CKVx, CKVBx) 및 하나의 스위칭 신호(SW)를 이용하여 8개, 12개 또는 16개의 클럭 신호들을 게이트 드라이버(1140)로 제공할 수 있다.
다른 실시예에서, 도 15에 도시된 전압 발생 회로(1130)의 클럭 지연 회로(1220)는 도 6에 도시된 전압 발생 회로(400)의 제1 클럭 지연 회로(420)와 유사한 구성을 가질 수 있다. 즉, 클럭 지연 회로(1220)는 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)의 제1 내지 제4 차지 쉐어 시간들(tCS1-tCS4)도 조절할 수 있다.
다른 실시예에서, 도 15에 도시된 전압 발생 회로(1130)의 클럭 지연 회로(1220)는 도 9에 도시된 전압 발생 회로(600)의 제1 클럭 지연 회로(620)와 유사한 구성을 가질 수 있다. 즉, 클럭 지연 회로(1220) 내 제1 지연 회로(1310)는 제1 출력 회로(1320)의 출력단에 연결될 수 있다. 제2 지연 회로(1330)는 제2 출력 회로(1340)의 출력단에 연결될 수 있다.
다른 실시예에서, 도 15에 도시된 전압 발생 회로(1130)의 클럭 지연 회로(1220)는 도 11에 도시된 전압 발생 회로(800)의 제1 클럭 지연 회로(820)와 유사한 구성을 가질 수 있다. 즉, 클럭 지연 회로(1220) 내 제1 지연 회로(1310)는 제1 출력 회로(1320)의 출력단에 연결될 수 있다. 제2 지연 회로(1330)는 제2 출력 회로(1340)의 출력단에 연결될 수 있다. 또한 클럭 지연 회로(1220)는 제1 내지 제4 클럭 신호들(CKV1, CKV2, CKV1B, CKV2B)의 제1 내지 제4 차지 쉐어 시간들(tCS1-tCS4)도 조절할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 수직 개시 신호 및 게이트 펄스 신호를 수신하고, 기준 펄스 신호, 지연 선택 신호들, 게이트 온 전압, 게이트 오프 전압, 제1 차지 쉐어 신호 및 제1 차지 쉐어 지연 신호를 출력하는 전압 발생 및 제어 로직 회로;
    상기 기준 펄스 신호, 상기 지연 선택 신호들, 상기 게이트 온 전압 및 상기 게이트 오프 전압을 수신하고, 상기 지연 선택 신호들 중 제1 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 제1 클럭 신호를 출력하는 제1 클럭 지연 회로; 및
    상기 기준 펄스 신호, 상기 지연 선택 신호들, 상기 게이트 온 전압 및 상기 게이트 오프 전압을 수신하고, 상기 지연 선택 신호들 중 제2 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 상기 제1 시간과 다른 제2 시간동안 지연시킨 제2 클럭 신호를 출력하는 제2 클럭 지연 회로를 포함하되,
    상기 제1 클럭 지연 회로는,
    상기 제1 차지 쉐어 지연 신호에 응답해서 상기 제1 차지 쉐어 신호를 소정 시간 지연시킨 제1 지연된 차지 쉐어 신호를 출력하는 제1 차지 쉐어 지연 회로;
    상기 제1 지연 선택 신호 및 상기 제1 지연된 차지 쉐어 신호에 응답해서 상기 기준 펄스 신호를 지연시킨 제1 지연 펄스 신호를 출력하는 제1 지연 회로; 및
    상기 제1 지연 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제1 클럭 신호로 변환해서 출력하는 제1 출력 회로를 포함하는 것을 특징으로 하는 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제1 클럭 지연 회로는 상기 제1 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제3 시간동안 지연시킨 제3 클럭 신호를 출력하고,
    상기 제2 클럭 지연 회로는 상기 제2 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제4 시간동안 지연시킨 제4 클럭 신호를 출력하고,
    상기 제1 클럭 신호와 상기 제3 클럭 신호는 실질적으로 상보적 신호이며, 그리고
    상기 제2 클럭 신호와 상기 제4 클럭 신호는 실질적으로 상보적 신호인 것을 특징으로 하는 전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 제2 클럭 지연 회로는 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제2 및 제4 클럭 신호들을 출력하는 것을 특징으로 하는 전압 발생 회로.
  4. 삭제
  5. 제 2 항에 있어서,
    상기 제1 클럭 지연 회로는, 상기 제1 차지 쉐어 신호에 응답해서 상기 제1 클럭 신호가 전달되는 제1 신호 라인 및 상기 제3 클럭 신호가 전달되는 제3 신호 라인을 전기적으로 연결하는 차지 쉐어 회로를 더 포함하는 것을 특징으로 하는 전압 발생 회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 2 항에 있어서,
    상기 제1 내지 제4 클럭 신호들은 상기 기준 펄스 신호의 1 주기 내 위상이 서로 다른 신호인 것을 특징으로 하는 전압 발생 회로.
  13. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    제1 클럭 신호 및 제2 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버;
    상기 복수의 데이터 라인들을 구동하는 데이터 드라이버;
    외부로부터 제공되는 제어 신호 및 영상 신호에 응답해서 상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하고, 수직 개시 신호 및 게이트 펄스 신호를 출력하는 타이밍 컨트롤러; 및
    상기 수직 개시 신호 및 상기 게이트 펄스 신호를 수신하고, 적어도 하나의 구동 전압, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 발생하는 전압 발생 회로를 포함하며,
    상기 전압 발생 회로는,
    상기 수직 개시 신호 및 상기 게이트 펄스 신호를 수신하고, 기준 펄스 신호, 지연 선택 신호들, 게이트 온 전압, 게이트 오프 전압, 제1 차지 쉐어 신호 및 제1 차지 쉐어 지연 신호를 출력하는 전압 발생 및 제어 로직 회로;
    상기 기준 펄스 신호, 상기 지연 선택 신호들, 상기 게이트 온 전압 및 상기 게이트 오프 전압을 수신하고, 상기 지연 선택 신호들 중 제1 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제1 시간동안 지연시킨 상기 제1 클럭 신호를 출력하는 제1 클럭 지연 회로; 및
    상기 기준 펄스 신호, 상기 지연 선택 신호들, 상기 게이트 온 전압 및 상기 게이트 오프 전압을 수신하고, 상기 지연 선택 신호들 중 제2 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 상기 제1 시간과 다른 제2 시간동안 지연시킨 상기 제2 클럭 신호를 출력하는 제2 클럭 지연 회로를 포함하되,
    상기 제1 클럭 지연 회로는,
    상기 제1 차지 쉐어 지연 신호에 응답해서 상기 제1 차지 쉐어 신호를 소정 시간 지연시킨 제1 지연된 차지 쉐어 신호를 출력하는 제1 차지 쉐어 지연 회로;
    상기 제1 지연 선택 신호 및 상기 제1 지연된 차지 쉐어 신호에 응답해서 상기 기준 펄스 신호를 지연시킨 제1 지연 펄스 신호를 출력하는 제1 지연 회로; 및
    상기 제1 지연 펄스 신호를 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제1 클럭 신호로 변환해서 출력하는 제1 출력 회로를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제1 클럭 지연 회로는 상기 제1 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제3 시간동안 지연시킨 제3 클럭 신호를 출력하고,
    상기 제2 클럭 지연 회로는 상기 제2 지연 선택 신호에 응답해서 상기 기준 펄스 신호를 제4 시간동안 지연시킨 제4 클럭 신호를 출력하고,
    상기 제1 클럭 신호와 상기 제3 클럭 신호는 실질적으로 상보적 신호이며, 그리고
    상기 제2 클럭 신호와 상기 제4 클럭 신호는 실질적으로 상보적 신호인 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제2 클럭 지연 회로는 상기 게이트 온 전압과 상기 게이트 오프 전압 사이를 스윙하는 상기 제2 및 제4 클럭 신호들을 출력하는 것을 특징으로 하는 표시 장치.
  16. 삭제
  17. 삭제
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  19. 삭제
  20. 삭제
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