JP6076630B2

JP6076630B2 - ドライバ回路

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Publication number: JP6076630B2
Application number: JP2012155698A
Authority: JP
Inventors: 真司川田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2012-07-11
Filing date: 2012-07-11
Publication date: 2017-02-08
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Description

この発明はドライバ回路に関し、特に、過電流保護機能を有するドライバ回路に関する。

液晶表示装置では、複数のゲート線ＧＬが順次選択され、選択されたゲート線ＧＬに正電圧が印加されるとともに他の各ゲート線ＧＬに負電圧が印加される。たとえば、１本のゲート線ＧＬが欠陥部を介して負電圧のラインにショートしている場合、そのゲート線ＧＬに正電圧を与えると、ドライバ回路のトランジスタに過電流が流れる。トランジスタに過電流が流れると、トランジスタが加熱されたり、破壊されるので、トランジスタをオフさせる必要がある。

なお、トランジスタの過電流を検出する方法としては、トランジスタのオン抵抗による電圧降下を検出し、検出した電圧降下が所定電圧を超えた場合にトランジスタに過電流が流れたと判別する方法がある（たとえば、特許文献１参照）。

特開平６−３１１７３４号公報

しかし、トランジスタに過電流が流れた場合にトランジスタをオフさせる方法では、トランジスタをオフさせると過電流は検出されなくなり、次に、ショートしていない正常なゲート線ＧＬが選択されると、ドライバ回路は正常に動作する。このため、ショートしているゲート線ＧＬには繰り返し過電流が流され、やはりトランジスタが加熱されたり、破壊されるという問題がある。

それゆえに、この発明の主たる目的は、過電流からトランジスタを保護することが可能なドライバ回路を提供することである。

この発明に係るドライバ回路は、第１の電圧のラインと出力端子との間に接続された第１のトランジスタと、第１のトランジスタに過電流が流れている場合に第１の信号を出力する第１の過電流検出器と、予め定められた周期で第１のトランジスタをオンおよびオフさせ、第１の過電流検出器から第１の信号が出力されている場合は第１のトランジスタをオフさせる第１の制御部と、第１の過電流検出器から予め定められた時間内に第１の信号が出力された回数をカウントし、そのカウント値が２以上の予め定められた値に到達したことに応じて、ドライバ回路の動作を停止させるためのシャットダウン信号を出力するカウンタとを備えたものである。

好ましくは、さらに、出力端子と第１の電圧よりも低い第２の電圧のラインとの間に接続された第２のトランジスタと、第２のトランジスタに過電流が流れている場合に第２の信号を出力する第２の過電流検出器と、予め定められた周期で第２のトランジスタを交互にオフおよびオンさせ、第２の過電流検出器から第２の信号が出力されている場合は第２のトランジスタをオフさせる第２の制御部とを備える。第１および第２のトランジスタは交互にオンされる。カウンタは、第１および第２の過電流検出器から予め定められた時間内に第１および第２の信号が出力された回数をカウントし、そのカウント値が予め定められた値に到達したことに応じてシャットダウン信号を出力する。

また好ましくは、出力端子と、第１および第２のトランジスタと、第１および第２の過電流検出器と、第１および第２の制御部とは２組設けられる。２つの第１のトランジスタは交互にオンされ、２つの第２のトランジスタは交互にオンされる。カウンタは、２組の第１および第２の過電流検出器から予め定められた時間内に第１および第２の信号が出力された回数をカウントし、そのカウント値が予め定められた値に到達したことに応じてシャットダウン信号を出力する。

また好ましくは、一方の組の第１のトランジスタと他方の組の第２のトランジスタとがオンする第１の期間と、一方の組の第２のトランジスタと他方の組の第１のトランジスタとがオンする第２の期間との間に、両方の組の第１および第２のトランジスタがともにオフする第３の期間が設けられる。２つの出力端子はそれぞれ２つの負荷回路に接続される。ドライバ回路は、さらに、第３の期間に２つの出力端子間を接続し、第１の電圧に充電された方の負荷回路から第２の電圧に充電された方の負荷回路に電流を流すチャージシェア回路を備える。

また好ましくは、第１の電圧は正電圧であり、第２の電圧は負電圧である。
また好ましくは、出力端子は、液晶表示パネルのゲート線に接続される。

この発明に係るドライバ回路では、トランジスタに過電流が流れた回数をカウントし、カウント値が２回以上の所定値に到達した場合に、ドライバ回路の動作を停止させる。したがって、過電流からトランジスタを保護することができる。また、トランジスタに過電流が流れる回数が所定値に到達するまではドライバ回路の動作を継続させるので、ノイズによる誤動作を防止することができる。

この発明の一実施の形態による液晶表示装置の要部を示すブロック図である。図１に示した画素アレイの構成を示すブロック図である。図２に示した画素回路の構成を示す回路図である。図１に示したＩＣ(Integrated Circuit：集積回路)のうちのレベルシフタに関連する部分を示す回路ブロック図である。図４に示したＩＣの入力と出力の関係を示す図である。図４に示したＩＣの入力と出力の関係を示す他の図である。図４に示したＩＣの動作を示すタイムチャートである。図１に示したＩＣのうちの過電流の検出に関連する部分を示す回路ブロック図である。図８に示した過電流検出器５３の動作を示すタイムチャートである。図８に示した過電流検出器５４の動作を示すタイムチャートである。図８に示した過電流検出器５３，５４の動作を示すタイムチャートである。図１に示したＩＣのうちのシャットダウンに関連する部分を示す回路ブロック図である。図１２に示したカウンタの動作を示すタイムチャートである。ゲート線が負電圧のラインにショートした場合におけるＩＣの動作を示すタイムチャートである。図１４のＡ部の縦軸を拡大した図を含むタイムチャートである。ゲート線が正電圧のラインにショートした場合におけるＩＣの動作を示すタイムチャートである。図１６のＢ部の縦軸を拡大した図を含むタイムチャートである。

本発明の一実施の形態による液晶表示装置は、図１に示すように、液晶表示パネル１、タイミングコントローラ４、制御部５、レベルシフタ６、およびソースドライバ８を備える。制御部５およびレベルシフタ６は、１つのＩＣ７に搭載されている。

液晶表示パネル１は、透明基板１ａと、その表面に形成された画素アレイ２およびゲートドライバ３を含む。画素アレイ２は、図２に示すように、複数行複数列に配置された複数の画素回路１０と、それぞれ複数行に対応して設けられた複数のゲート線ＧＬと、それぞれ複数列に対応して設けられた複数のソース線ＳＬとを含む。各ゲート線ＧＬの一方端はゲートドライバ３に接続され、各ソース線ＳＬの一方端はソースドライバ８に接続される。

画素回路１０は、図３に示すように、ＴＦＴ１１および液晶セル１２を含む。ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１のゲートは対応のゲート線ＧＬに接続され、そのソースは対応のソース線に接続され、そのドレインは液晶セル１２を介して基準電圧のラインに接続される。液晶セル１２は、２枚の透明電極の間に封入された液晶を含む。

ゲート線ＧＬが「Ｌ」レベル（負電圧ＶＯＦＦ）にされている場合は、ＴＦＴ１１がオフする。ゲート線ＧＬが「Ｈ」レベル（正電圧ＶＯＮ）にされると、ＴＦＴ１１がオンし、ソース線ＳＬの電圧がＴＦＴ１１のドレインと液晶セル１２の間の記憶ノードＮ１１に書き込まれる。液晶セル１２の光透過率は、記憶ノードＮ１１に書き込まれた電圧に応じて変化する。

図１に戻って、タイミングコントローラ４は、ＩＣ７およびソースドライバ８の動作のタイミングを制御する。制御部５は、レベルシフタ６を介してゲートドライバ３を制御するとともに、ソースドライバ８を制御する。レベルシフタ６は、制御部５からの制御信号のレベルをシフトしてゲートドライバ３に与える。

ゲートドライバ３は、画素アレイ２の複数のゲート線ＧＬを所定時間ずつ順次選択し、選択したゲート線ＧＬを「Ｈ」レベルにして、そのゲート線ＧＬに対応する各ＴＦＴ１１をオンさせる。ソースドライバ８は、各ソース線ＳＬを介して、選択されたゲート線ＧＬに対応する各画素回路１０の記憶ノードＮ１１に画像信号に応じたレベルの電圧を書込む。画像信号に従って、画素アレイ２に含まれる全画素回路１０の記憶ノードＮ１１に電圧が書き込まれると、画素アレイ２には１枚の画像が表示される。

図４は、ＩＣ７のうちのレベルシフタ６に関連する部分を示す回路ブロック図である。図４において、ＩＣ７は、端子Ｔ１〜Ｔ１６、ＤＬＹ発生回路２０、ロジック回路２１、ゲート制御回路２２、ＵＶＬＯ発生回路２３、ドライバ２４〜２８、ダイオード３０〜３３、およびＮチャネルＭＯＳトランジスタ３４〜３７を含む。

端子Ｔ１〜Ｔ５は、それぞれタイミングコントローラ４から信号ＥＮ，ＤＬＹS，ＣＰＶ１，ＣＰＶ２，ＳＴＶを受ける。端子Ｔ６，Ｔ７は、それぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦを受ける。端子Ｔ８〜Ｔ１６は、ゲートドライバ３を介して画素アレイ２のうちの選択されたゲート線ＧＬ１〜ＧＬ５に接続される。

ＵＶＬＯ発生回路２３は、電圧ＶＯＮが投入されたことに応じて信号ＵＶＬＯを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。信号ＵＶＬＯが「Ｈ」レベルにされると、ＤＬＹ発生回路２０が活性化される。ＤＬＹ発生回路２０は、信号ＥＮ，ＤＬＹＳがともに「Ｈ」レベルにされると、信号ＤＬＹを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。信号ＤＬＹが「Ｈ」レベルにされると、ロジック回路２１およびゲート制御回路２２が活性化される。

ロジック回路２１は、信号ＣＰＶ１，ＣＰＶ２，ＳＴＶに基づいて内部制御信号を生成する。ゲート制御回路２２は、ロジック回路２１からの内部制御信号に従ってドライバ２４およびＮチャネルＭＯＳトランジスタ３４〜３７を制御する。

ドライバ２４〜２８の各々は、ゲート制御回路２２によって制御され、出力ノードに正電圧ＶＯＮまたは負電圧ＶＯＦＦを出力するか、出力ノードをハイ・インピーダンス状態（ＨｉＺ）にする。ドライバ２４〜２８の出力ノードは、それぞれ端子Ｔ８，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１６に接続される。ドライバ２４〜２８の出力信号をそれぞれＣＫＶ１，ＣＫＶＢ１，ＳＴＶＰ，ＣＫＶ２，ＣＫＶＢ２とする。

ダイオード３０〜３３のカソードはそれぞれ端子Ｔ８，Ｔ１１，Ｔ１３，Ｔ１６に接続される。ＮチャネルＭＯＳトランジスタ３４〜３７のソースはそれぞれダイオード３０〜３３のアノードに接続され、それらのドレインはそれぞれ端子Ｔ９，Ｔ１０，Ｔ１４，Ｔ１５に接続され、それらのゲートはゲート制御回路２２に接続される。

端子Ｔ８，Ｔ１０は、ゲートドライバ３を介して１本のゲート線ＧＬ１に接続される。端子Ｔ９，Ｔ１１は、ゲートドライバ３を介して１本のゲート線ＧＬ２に接続される。端子Ｔ１２は、ゲートドライバ３を介して１本のゲート線ＧＬ３に接続される。端子Ｔ１３，Ｔ１５は、ゲートドライバ３を介して１本のゲート線ＧＬ４に接続される。端子Ｔ１４，Ｔ１６は、ゲートドライバ３を介して１本のゲート線ＧＬ５に接続される。

各ゲート線ＧＬは、直列接続された抵抗素子４４およびキャパシタ４５を含む容量性負荷である。ドライバ２４，２５は、２本のゲート線ＧＬ１，ＧＬ２のうちのいずれか一方のゲート線（たとえばＧＬ１）を正電圧ＶＯＮに充電するとともに、他方のゲート線（この場合はＧＬ２）を負電圧ＶＯＦＦに充電する。

２本のゲート線ＧＬ１,ＧＬ２の電圧を書き換える場合は、ドライバ２４，２５の出力信号ＣＫＶ１，ＣＫＶＢ１をともにＨｉＺにするとともに、トランジスタ３４または３５をオンさせて２本のゲート線ＧＬ１，ＧＬ２に蓄えられた電荷を２本のゲート線ＧＬ１，ＧＬ２で共有させる。これにより、ゲート線ＧＬ１，ＧＬ２の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。この動作をチャージシェアと称す。チャージシェア動作を行なうことにより、消費電流の低減化を図ることができる。

たとえば、ゲート線ＧＬ１，ＧＬ２がそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦに充電されている場合は、トランジスタ３５がオンされる。これにより、ゲート線ＧＬ１からトランジスタ３５およびダイオード３１を介してゲート線ＧＬ２に電流が流れ、ゲート線ＧＬ１，ＧＬ２の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

逆に、ゲート線ＧＬ２，ＧＬ１がそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦに充電されている場合は、トランジスタ３４がオンされる。これにより、ゲート線ＧＬ２からトランジスタ３４およびダイオード３０を介してゲート線ＧＬ１に電流が流れ、ゲート線ＧＬ１，ＧＬ２の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

なお、チャージシェア動作時には、端子Ｔ９とゲート線ＧＬ２の間に介挿された抵抗素子４０と、端子Ｔ１０とゲート線ＧＬ１の間に介挿された抵抗素子４１により、ゲート線ＧＬ１，ＧＬ２の電圧が（ＶＯＮ＋ＶＯＦＦ）／２になるまでの時間を調整する。ドライバ２６は、ゲート線ＧＬ３を正電圧ＶＯＮまたは負電圧ＶＯＦＦに充電する。

ドライバ２７，２８は、２本のゲート線ＧＬ４，ＧＬ５のうちのいずれか一方のゲート線（たとえばＧＬ４）を正電圧ＶＯＮに充電するとともに、他方のゲート線（この場合はＧＬ５）を負電圧ＶＯＦＦに充電する。

２本のゲート線ＧＬ４,ＧＬ５の電圧を書き換える場合は、ドライバ２７，２８の出力信号ＣＫＶ２，ＣＫＶＢ２をＨｉＺにするとともに、トランジスタ３６または３７をオンさせて２本のゲート線ＧＬ４，ＧＬ５に蓄えられた電荷を２本のゲート線ＧＬ４，ＧＬ５で共有させる。これにより、ゲート線ＧＬ４，ＧＬ５の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

なお、チャージシェア動作時には、端子Ｔ１４とゲート線ＧＬ５の間に介挿された抵抗素子４２と、端子Ｔ１５とゲート線ＧＬ４の間に介挿された抵抗素子４３により、ゲート線ＧＬ４，ＧＬ５の電圧が（ＶＯＮ＋ＶＯＦＦ）／２になるまでの時間を調整する。

図５は、ＩＣ７の入力と出力の関係を示す図である。図５において、信号ＳＴＶ，ＣＰＶｘ（ただし、ｘは１または２である）がともに「Ｌ」レベルである場合は、信号ＣＫＶｘ，ＣＫＶＢｘはともにＨｉＺとなり、チャージシェア動作がオンされる。

また、信号ＳＴＶが「Ｌ」レベルされている場合に信号ＣＰＶｘが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、その立ち上りエッジ（前縁）に応答して、信号ＣＫＶｘ，ＣＫＶＢｘの各々はトグル状態にされるとともに、チャージシェア動作がオフされる。

また、信号ＳＴＶ，ＣＰＶｘがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、信号ＣＫＶｘ，ＣＫＶＢｘはそれぞれ負電圧ＶＯＦＦおよび正電圧ＶＯＮにされるとともに、チャージシェア動作がオフされる。

また、信号ＳＴＶ，ＣＰＶｘがともに「Ｈ」レベルである場合は、信号ＣＫＶｘ，ＣＫＶＢｘはそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦにされるとともに、チャージシェア動作がオフされる。

図６は、ＩＣ７の入力と出力の関係を示す他の図である。図６において、信号ＳＴＶが「Ｌ」レベルである場合は、信号ＣＰＶ１に関係なく、信号ＳＴＶＰが負電圧ＶＯＦＦにされる。信号ＳＴＶ，ＣＰＶ１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、信号ＳＴＶＰが正電圧ＶＯＮにされる。信号ＳＴＶ，ＣＰＶ１がともに「Ｈ」レベルである場合は、信号ＳＴＶＰがＨｉＺにされる。

図７（ａ）〜（ｉ）は、ＩＣ７の動作を示すタイムチャートである。図７（ａ）〜（ｉ）において、初期状態では信号ＳＴＶは「Ｌ」レベルにされ、信号ＣＰＶｘは所定の周期で「Ｈ」レベルおよび「Ｌ」レベルにされる。信号ＣＰＶが「Ｈ」レベルにされる期間は、「Ｌ」レベルにされる期間よりも長い。信号ＥＮ，ＤＬＹは「Ｌ」レベルにされており、信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰはともにＨｉＺにされている。

負電圧ＶＯＦＦおよび正電圧ＶＯＮが投入されると、信号ＵＶＬＯが「Ｈ」レベルにされて信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰはともに負電圧ＶＯＦＦにされる。次に信号ＥＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＤＬＹが「Ｌ」レベルから「Ｈ」レベルに向けて立ち上げられる。所定の遅延時間Ｔｄ１の経過後に信号ＤＬＹが参照電圧ＶＲＥＦを超えると、信号ＣＫＶｘと信号ＣＫＶＢｘのチャージシェアＣＳが行なわれる。

なお、チャージシェア期間では、ドライバ２４，２５，２７，２８の出力ノードがＨｉＺにされるとともに、トランジスタ３４または３５とトランジスタ３６または３７がオンされる。これにより、ゲート線ＧＬに蓄えられた電荷が有効に利用され、消費電流が低減される。

次に信号ＣＰＶｘが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＣＫＶｘと信号ＣＫＶＢｘのチャージシェアＣＳが停止されるとともに、信号ＣＫＶｘと信号ＣＫＶＢｘがトグル状態となり、それぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦとなる。次いで信号ＣＰＶｘが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、信号ＣＫＶｘと信号ＣＫＶＢｘのチャージシェアＣＳが行なわれ、信号ＣＫＶｘと信号ＣＫＶＢｘがともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

次に信号ＣＰＶｘが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＣＫＶｘと信号ＣＫＶＢｘのチャージシェアＣＳが停止されるとともに、信号ＣＫＶｘと信号ＣＫＶＢｘがトグル状態となり、それぞれ負電圧ＶＯＦＦおよび正電圧ＶＯＮとなる。次いで信号ＣＰＶｘが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、信号ＣＫＶｘと信号ＣＫＶＢｘのチャージシェアＣＳが行なわれ、信号ＣＫＶｘと信号ＣＫＶＢｘがともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

このような動作が繰り返された後、あるタイミングで信号ＳＴＶ，ＣＰＶｘがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰがそれぞれ負電圧ＶＯＦＦ、正電圧ＶＯＮ、および正電圧ＶＯＮにされる。次に、信号ＳＴＶ，ＣＰＶｘがともに「Ｈ」レベルにされると、信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰがそれぞれ正電圧ＶＯＮ、負電圧ＶＯＦＦ、およびＨｉＺにされる。

このような液晶表示装置では、ゲート線ＧＬと正電圧ＶＯＮのラインとが欠陥部を介してショートしたり、ゲート線ＧＬと負電圧ＶＯＦＦのラインとが欠陥部を介してショートしたり、２本のゲート線ＧＬが欠陥部を介してショートする場合がある。それらの場合は、ドライバ２４〜２８に過電流が流れてＩＣ７が加熱され、ＩＣ７が破壊されることがある。そこで、このＩＣ７内には、ドライバ２４〜２８を過電流から保護する機能が設けられている。以下、ドライバ２４〜２８の過電流保護機能について詳細に説明する。

図８は、ゲート制御回路２２のうちのドライバ２４の過電流保護に関連する部分を示す回路ブロック図である。図８において、ドライバ２４は、端子Ｔ６，Ｔ８間に接続されたＰチャネルＭＯＳトランジスタＰと、端子Ｔ８，Ｔ７間に接続されたＮチャネルＭＯＳトランジスタＱとを含む。また、ドライバ２４に対応して、ゲート制御部５１，５２、過電流検出器５３，５４、およびＯＲゲート５５が設けられる。

ゲート制御部５１は、ＰチャネルＭＯＳトランジスタＰのゲートに接続され、内部制御信号に従って、ＰチャネルＭＯＳトランジスタＰをオンまたはオフさせる。また、ゲート制御部５２は、ＮチャネルＭＯＳトランジスタＰのゲートに接続され、内部制御信号に従って、ＮチャネルＭＯＳトランジスタＱをオンまたはオフさせる。

信号ＣＫＶ１を正電圧ＶＯＮにする場合は、トランジスタＰをオンさせるとともにトランジスタＱをオフさせる。信号ＣＫＶ１を負電圧ＶＯＦＦにする場合は、トランジスタＰをオフさせるとともにトランジスタＱをオンさせる。信号ＣＫＶ１をＨｉＺにする場合は、トランジスタＰ，Ｑをともにオフさせる。

過電流検出器５３は、ＰチャネルＭＯＳトランジスタＰのソースおよびドレイン間の電圧Ｖ１を検出し、検出した電圧Ｖ１が所定のしきい値電圧ＶＴＰを超えた場合はトランジスタＰに過電流が流れたと判別して、過電流検出信号φ５３を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。ゲート制御部５１は、過電流検出信号φ５３が「Ｈ」レベルにされた場合は、内部制御信号に関係なくトランジスタＰをオフさせる。

過電流検出器５４は、ＮチャネルＭＯＳトランジスタＱのドレインおよびソース間の電圧Ｖ２を検出し、検出した電圧Ｖ２が所定のしきい値電圧ＶＴＮを超えた場合はトランジスタＱに過電流が流れたと判別して、過電流検出信号φ５４を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。ゲート制御部５２は、過電流検出信号φ５４が「Ｈ」レベルにされた場合は、内部制御信号に関係なくトランジスタＰをオフさせる。ＯＲゲート５５は、過電流検出信号φ５３，φ５４の論理和信号ＤＥＴ１を出力する。

ドライバ２５〜２８の各々はドライバ２４と同じ構成であり、ドライバ２５〜２８の各々にもドライバ２４と同様に、ゲート制御部５１，５２、過電流検出器５３，５４、およびＯＲゲート５５が設けられている。ドライバ２４〜２８に対応するＯＲゲート５５は、それぞれ信号ＤＥＴ１〜ＤＥＴ５を出力する。

図９（ａ）〜（ｃ）は、ある期間ＴＡにおいて信号ＣＫＶ１が与えられるゲート線ＧＬが欠陥部を介して負電圧ＶＯＦＦのラインにショートしている場合のＩＣ７の動作を示すタイムチャートである。この場合、そのゲート線ＧＬに負電圧ＶＯＦＦを印加する場合は過電流は流れないが、そのゲート線ＧＬに正電圧ＶＯＮを印加する場合はトランジスタＰに過電流が流れる。

信号ＣＰＶ１が「Ｈ」レベルに立ち上げられてトランジスタＰに過電流が流れると、トランジスタＰで電圧降下Ｖ１が発生し、図９（ｂ）のＳ１に示すように、信号ＣＫＶ１が正電圧ＶＯＮに到達しない。Ｓ１において信号ＣＫＶ１が正電圧ＶＯＮよりしきい値電圧ＶＴＰ以上低い場合は、過電流検出器５３の遅延時間Ｔｄ２の経過後に信号φ５３が「Ｈ」レベルに立ち上げられてトランジスタＰがオフする。トランジスタＰがオフすると、図９（ｂ）のＳ２に示すように、信号ＣＫＶ１は負電圧ＶＯＦＦに向かって低下する。信号ＣＰＶ１が「Ｌ」レベルに立ち下げられると、信号φ５３は「Ｌ」レベルに立ち下げられる。

次の期間に信号ＣＫＶ１が与えられるゲート線ＧＬが正常である場合は、トランジスタＰに過電流は流れず、図９（ｂ）のＳ３に示すように、信号ＣＫＶ１は正電圧ＶＯＮに到達し、信号φ５３は「Ｌ」レベルに維持される。このようにして、トランジスタＰは過電流から保護されるが、負電圧ＶＯＦＦのラインにショートしたゲート線ＧＬが選択される度にトランジスタＰに過電流が流れ、トランジスタＰの温度が上昇する。

図１０（ａ）〜（ｃ）は、ある期間ＴＢにおいて信号ＣＫＶ１が与えられるゲート線ＧＬが欠陥部を介して正電圧ＶＯＮのラインにショートしている場合のＩＣ７の動作を示すタイムチャートである。この場合、そのゲート線ＧＬに正電圧ＶＯＮを印加する場合は過電流は流れないが、そのゲート線ＧＬに負電圧ＶＯＦＦを印加する場合はトランジスタＱに過電流が流れる。

信号ＣＰＶ１が「Ｈ」レベルに立ち上げられてトランジスタＱに過電流が流れると、トランジスタＱで電圧降下Ｖ２が発生し、図１０（ｂ）のＳ１１に示すように、信号ＣＫＶ１が負電圧ＶＯＦＦに到達しない。Ｓ１１において信号ＣＫＶ１が負電圧ＶＯＦＦよりしきい値電圧ＶＴＮ以上高い場合、過電流検出器５４の遅延時間Ｔｄ２の経過後に信号φ５４が「Ｈ」レベルに立ち上げられてトランジスタＱがオフする。トランジスタＱがオフすると、図１０（ｂ）のＳ１２に示すように、信号ＣＫＶ１は正電圧ＶＯＮに向かって上昇する。信号ＣＰＶ１が「Ｌ」レベルに立ち下げられると、信号φ５４は「Ｌ」レベルに立ち下げられる。

次の期間に信号ＣＫＶ１が与えられるゲート線ＧＬが正常である場合は、トランジスタＱに過電流は流れず、図１０（ｂ）のＳ１３に示すように、信号ＣＫＶ１は負電圧ＶＯＦＦに到達し、信号φ５４は「Ｌ」レベルに維持される。このようにして、トランジスタＱは過電流から保護されるが、正電圧ＶＯＮのラインにショートしたゲート線ＧＬが選択される度にトランジスタＱに過電流が流れ、トランジスタＱの温度が上昇する。

図１１（ａ）〜（ｄ）は、ある期間ＴＣにおいて信号ＣＫＶ１，ＣＫＶＢ１が与えられる２本のゲート線ＧＬが欠陥部を介してショートしている場合のＩＣ７の動作を示すタイムチャートである。この場合、２本のゲート線ＧＬにそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦを印加する場合はトランジスタＰ，Ｑに過電流が流れる。

信号ＣＰＶｘが「Ｈ」レベルに立ち上げられてトランジスタＰ，Ｑに過電流が流れると、トランジスタＰ，Ｑでそれぞれ電圧降下Ｖ１，Ｖ２が発生し、図１１（ｂ）のＳ２１，Ｓ２４に示すように、信号ＣＫＶ１，ＣＫＶＢ１がそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦに到達しない。Ｓ２１，Ｓ２４において過電流を検出し、過電流検出器５３，５４の遅延時間Ｔｄ２の経過後に信号φ５３，φ５４を「Ｈ」レベルに立ち上げてトランジスタＰ，Ｑをオフさせる。トランジスタＰ，Ｑがオフすると、図１１（ｂ）のＳ２２，Ｓ２５に示すように、信号ＣＫＶ１，ＣＫＶＢ１は中間電圧（ＶＯＮ＋ＶＯＦＦ）／２に向かって変化する。信号ＣＰＶｘが「Ｌ」レベルに立ち下げられると、信号φ５３，φ５４は「Ｌ」レベルに立ち下げられる。

次の期間に信号ＣＫＶ１，ＣＫＶＢ１が与えられる２本のゲート線ＧＬが正常である場合は、トランジスタＰ，Ｑに過電流は流れず、図１１（ｂ）のＳ２３，Ｓ２６に示すように、信号ＣＫＶ１，ＣＫＶＢ１はそれぞれ負電圧ＶＯＦＦおよび正電圧ＶＯＮに到達し、信号φ５３，φ５４は「Ｌ」レベルに維持される。このようにして、トランジスタＰ，Ｑは過電流から保護されるが、互いにショートした２本のゲート線ＧＬが選択される度にトランジスタＰ，Ｑに過電流が流れ、トランジスタＰ，Ｑの温度が上昇する。

そこで、本実施の形態では、ＩＣ７において信号ＤＥＴ１〜ＤＥＴ５が「Ｈ」レベルにされた回数が所定回数（たとえば４回）に到達した場合はＩＣ７全体をシャットダウンさせてゲート線ＧＬへの電圧ＶＯＮ，ＶＯＦＦの供給を停止させる。

図１２は、ゲート制御回路２２のうちのＩＣ７のシャットダウンに関連する部分を示す回路ブロック図である。図１２において、ゲート制御回路２２は、ＯＲゲート６０，６３、カウンタ６１，６６、インバータ６２、およびＡＮＤゲート６４，６５を含む。

ＯＲゲート６０は、信号ＤＥＴ１〜ＤＥＴ５の論理和信号φ６０を出力する。カウンタ６１は、リセット信号ＲＳＴ１が活性化レベルの「Ｌ」レベルにされた場合にリセットされ、信号φ６０のパルス数をカウントし、そのカウント値が４に到達した場合にＩＣ７全体をシャットダウンさせるためのシャットダウン信号ＳＤＮを活性化レベルの「Ｈ」レベルに立ち上げる。シャットダウン信号ＳＤＮが「Ｈ」レベルにされると、ＩＣ７全体がシャットダウンされてゲート線ＧＬへの電圧ＶＯＮ，ＶＯＦＦの供給が停止される。

トグル信号ＴＧは、インバータ６２を介してカウンタ６６に与えられる。トグル信号ＴＧは、信号ＣＰＶ１の４倍の周期を有するクロック信号である。カウンタ６６は、リセット信号ＲＳＴ２が活性化レベルの「Ｌ」レベルにされた場合にリセットされ、インバータ６２の出力信号のパルス数をカウントし、カウント値が８に到達したことに応じてリセット信号ＲＳＴ０を「Ｌ」レベルに立ち下げる。

ＯＲゲート６３は、インバータ６２の出力信号とリセット信号ＲＳＴ１との論理和信号を出力する。ＡＮＤゲート６４は、ＯＲゲート６３の出力信号と信号ＵＶＬＯとの論理積信号をリセット信号ＲＳＴ２として出力する。ＡＮＤゲート６５は、リセット信号ＲＳＴ０と信号ＵＶＬＯの論理積信号をリセット信号ＲＳＴ１として出力する。

正電圧ＶＯＮが投入されておらず信号ＵＶＬＯが「Ｌ」レベルである場合は、ＡＮＤゲート６４，６５の出力信号ＲＳＴ２，ＲＳＴ１がともに「Ｌ」レベルされてカウンタ６１，６６はともにリセットされる。したがって、カウンタ６１，６６の出力信号ＳＤＮ，ＲＳＴ１はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされている。

正電圧ＶＯＮが投入されて信号ＵＶＬＯが「Ｈ」レベルにされると、ＡＮＤゲート６４，６５の出力信号ＲＳＴ２，ＲＳＴ１がともに「Ｈ」レベルにされてカウンタ６１，６６はともにカウントを開始する。

たとえばゲート線ＧＬが欠陥部を介して正電圧ＶＯＮまたは負電圧ＶＯＦＦのラインにショートしており、カウンタ６１のカウント値が４に到達すると、シャットダウン信号ＳＤＮが活性化レベルの「Ｈ」レベルに立ち上げられてＩＣ７がシャットダウンされる。

たとえばノイズによって信号φ６０が「Ｈ」レベルに立ち上げられ、カウンタ６１のカウント値がたとえば１で停止した場合、シャットダウン信号ＳＤＮは「Ｌ」レベルに維持され、ゲート線ＧＬの駆動は継続される。カウンタ６６のカウント値が８に到達すると、リセット信号ＲＳＴ０が「Ｌ」レベルに立ち下げられる。これにより、リセット信号ＲＳＴ１，ＲＳＴ２も「Ｌ」レベルに立ち下げられ、カウンタ６１，６６がリセットされる。カウンタ６１のカウント値が０にされてシャットダウン信号ＳＤＮが「Ｌ」レベルに維持され、カウンタ６６のカウント値が０にリセットされてリセット信号ＲＳＴ０〜ＲＳＴ２が「Ｈ」レベルにされ、カウンタ６１，６６のリセットが解除される。

図１３（ａ）〜（ｆ）は、ＩＣ７の動作を例示するタイムチャートである。信号ＣＰＶ１は、所定周期のクロック信号である。トグル信号ＴＧは、信号ＣＰＶ１の４倍の周期を有するクロック信号である。カウンタ６６は、トグル信号ＴＧの立下りエッジの数をカウントし、そのカウント値が８に到達すると、リセット信号ＲＳＴ０を「Ｌ」レベルに立ち下げる。リセット信号ＲＳＴ０が「Ｌ」レベルに立ち下げられると、リセット信号ＲＳＴ１，ＲＳＴ２が「Ｌ」レベルに立ち下げられてカウンタ６１，６６がリセットされ、リセット信号ＲＳＴ０〜ＲＳＴ２が「Ｈ」レベルに立ち上げられる。

期間ＴＤでは、信号ＣＰＶ１の２周期間だけ図４の信号ＣＫＶ１，ＣＫＶＢ１に対応する２本のゲート線ＧＬ１，ＧＬ２がショートした場合が示されている。信号ＣＫＶ１，ＣＫＶＢ１のショートが検出されると図１２の信号φ６０が「Ｈ」レベルに立ち上げられ、信号ＣＰＶ１が「Ｌ」レベルに立ち下げられると、信号φ６０は「Ｌ」レベルに立ち下げられる。期間ＴＤが終了した後は信号φ６０は「Ｌ」レベルに維持されているので、カウンタ６１のカウント値は２で停止し、シャットダウン信号ＳＤＮは「Ｌ」レベルに維持される。

また、期間ＴＥでは、信号ＣＰＶ１の４周期間だけ図４の信号ＣＫＶ１，ＣＫＶＢ１に対応する２本のゲート線ＧＬ１，ＧＬ２がショートした場合が示されている。期間ＴＥが始まって直ぐ後に（時刻ｔ１）、トグル信号ＴＧが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。この立下りエッジに応答してリセット信号ＲＳＴ０〜ＲＳＴ２がパルス的に「Ｌ」レベルに立ち下げられてカウンタ６１，６６がリセットされる。次いで、信号ＣＫＶ１，ＣＫＶＢ１のショートが４回検出され、信号φ６０の４回目の立ち上りエッジに応答してシャットダウン信号ＳＤＮが「Ｈ」レベルに立ち上げられる（時刻ｔ２）。信号ＳＤＮが「Ｈ」レベルに立ち上げられると、ＩＣ７がシャットダウンされ、ゲート線ＧＬの駆動が停止される。

図１４（ａ）〜（ｄ）は、ゲート線ＧＬ１が抵抗素子を介して負電圧ＶＯＦＦのラインにショートした場合におけるＩＣ７の動作のシミュレーション結果を示すタイムチャートである。図１５（ａ）（ｃ）（ｄ）はそれぞれ図１４（ａ）（ｃ）（ｄ）と同じ図であり、図１５（ｂ）は図１４（ｂ）のＡ部の縦軸を拡大した図である。

抵抗素子の抵抗値Ｒｓが１５０Ωの場合と２００Ωの場合についてシミュレーションした。図１４（ｂ）および図１５（ｂ）の各々では、Ｒｓ＝１５０Ωの場合における信号ＣＫＶ１の波形を実線で示し、Ｒｓ＝２００Ωの場合における信号ＣＫＶ１の波形を点線で示している。

ゲート線ＧＬをＲｓ＝２００Ωの抵抗素子で負電圧ＶＯＦＦのラインに短絡させると（時刻ｔ０）、信号ＣＫＶ１の「Ｈ」レベルは正電圧ＶＯＮよりも１．０Ｖ低い電圧になった。この場合は、ＰチャネルＭＯＳトランジスタＰにおける電圧降下Ｖ１＝１．０Ｖが過電流検出器５３のしきい値電圧ＶＴＰ＝１．２Ｖよりも小さいので、信号φ５３は「Ｌ」レベルに維持され、シャットダウン信号ＳＤＮも「Ｌ」レベルに維持された。

また、ゲート線ＧＬをＲｓ＝１５０Ωの抵抗素子で負電圧ＶＯＦＦのラインに短絡させると（時刻ｔ０）、信号ＣＫＶ１の「Ｈ」レベルは正電圧ＶＯＮよりも１．４Ｖ低い電圧になった。この場合は、ＰチャネルＭＯＳトランジスタＰにおける電圧降下Ｖ１＝１．４Ｖが過電流検出器５３のしきい値電圧ＶＴＰ＝１．２Ｖよりも大きいので、信号φ５３は「Ｌ」レベルから「Ｈ」レベルに立ち上げられた（時刻ｔ１）。

信号φ５３が「Ｈ」レベルになると、トランジスタＰがオフされて信号ＣＫＶ１が負電圧ＶＯＦＦに向かって低下する。信号ＣＰＶ１が「Ｌ」レベルに立ち下げられると、信号φ５３が「Ｌ」レベルに立ち下げられる。信号φ５３の立ち上りエッジが４回カウントされた時点でシャットダウン信号ＳＤＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた（時刻ｔ２）。

図１６（ａ）〜（ｄ）は、ゲート線ＧＬ１が抵抗素子を介して正電圧ＶＯＮのラインにショートした場合におけるＩＣ７の動作のシミュレーション結果を示すタイムチャートである。図１７（ａ）（ｃ）（ｄ）はそれぞれ図１６（ａ）（ｃ）（ｄ）と同じ図であり、図１７（ｂ）は図１６（ｂ）のＢ部の縦軸を拡大した図である。

抵抗素子の抵抗値Ｒｓが１５０Ωの場合と２００Ωの場合についてシミュレーションした。図１６（ｂ）および図１７（ｂ）の各々では、Ｒｓ＝１５０Ωの場合における信号ＣＫＶ１の波形を実線で示し、Ｒｓ＝２００Ωの場合における信号ＣＫＶ１の波形を点線で示している。

ゲート線ＧＬをＲｓ＝２００Ωの抵抗素子で正電圧ＶＯＮのラインに短絡させると（時刻ｔ０）、信号ＣＫＶ１の「Ｌ」レベルは負電圧ＶＯＦＦよりも１．１Ｖ高い電圧になった。この場合は、ＮチャネルＭＯＳトランジスタＱにおける電圧降下Ｖ２＝１．１Ｖが過電流検出器５４のしきい値電圧ＶＴＮ＝１．２Ｖよりも小さいので、信号φ５４は「Ｌ」レベルに維持され、シャットダウン信号ＳＤＮも「Ｌ」レベルに維持された。

また、ゲート線ＧＬをＲｓ＝１５０Ωの抵抗素子で正電圧ＶＯＮのラインに短絡させると（時刻ｔ０）、信号ＣＫＶ１の「Ｌ」レベルは負電圧ＶＯＦＦよりも１．５Ｖ高い電圧になった。この場合は、ＮチャネルＭＯＳトランジスタＱにおける電圧降下Ｖ２＝１．５Ｖが過電流検出器５４のしきい値電圧ＶＴＮ＝１．２Ｖよりも大きいので、信号φ５４は「Ｌ」レベルから「Ｈ」レベルに立ち上げられた（時刻ｔ１）。

信号φ５４が「Ｈ」レベルになると、トランジスタＮがオフされて信号ＣＫＶ１が正電圧ＶＯＮに向かって上昇する。信号ＣＰＶ１が「Ｌ」レベルに立ち下げられると、信号φ５４が「Ｌ」レベルに立ち下げられる。信号φ５４の立ち上りエッジが４回カウントされた時点でシャットダウン信号ＳＤＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた（時刻ｔ２）。

以上のように、この実施の形態では、トランジスタＰ，Ｑに過電流が流れた回数をカウントし、カウントした回数が４回になった場合に、ＩＣ７をシャットダウンする。したがって、過電流からＩＣ７を保護することができ、かつノイズに強いＩＣ７を実現することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１液晶表示パネル、１ａ透明基板、２画素アレイ、３ゲートドライバ、４タイミングコントローラ、５制御部、６レベルシフタ、７ＩＣ、８ソースドライバ、１０画素回路、１１ＴＦＴ、１２液晶セル、ＧＬゲート線、ＳＬソース線、Ｔ１〜Ｔ１６端子、２０ＤＬＹ発生回路、２１ロジック回路、２２ゲート制御回路、２３ＵＶＬＯ発生回路、２４〜２８ドライバ、３０〜３３ダイオード、３４〜３７，ＱＮチャネルＭＯＳトランジスタ、４０〜４４抵抗素子、４５コンデンサ、ＰＰチャネルＭＯＳトランジスタ、５１，５２ゲート制御部、５３，５４過電流検出器、５５，６０，６３ＯＲゲート、６１，６６カウンタ、６２インバータ、６４，６５ＡＮＤゲート。

Claims

ドライバ回路であって、
第１の電圧のラインとソースが接続された第１のＰＭＯＳトランジスタと、
ドレインが前記第１のＰＭＯＳトランジスタのドレインと接続し、ソースが前記第１の電圧よりも低い第２の電圧のラインと接続された第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタに過電流が流れている場合に第１の信号を出力する第１の過電流検出器と、
前記第２のＮＭＯＳトランジスタに過電流が流れている場合に第２の信号を出力する第２の過電流検出器と、
予め定められた周期で前記第１のＰＭＯＳトランジスタをオンおよびオフさせ、前記第１の過電流検出器から前記第１の信号が出力されている場合は前記第１のＰＭＯＳトランジスタをオフさせる第１の制御部と、
前記予め定められた周期で前記第２のＮＭＯＳトランジスタを前記第１のＰＭＯＳトランジスタと交互にオンおよびオフさせ、前記第２の過電流検出器から前記第２の信号が出力されている場合は前記第２のＮＭＯＳトランジスタをオフさせる第２の制御部と、
前記第１の信号および前記第２の信号の論理和をとって、過電流検出信号として出力する第１論理和部と、
を有するドライバ部を複数個備え、
複数の前記ドライバ部の前記第１のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの接続点はそれぞれ異なる出力端子と接続し、
複数の前記ドライバ部はさらに、
複数の前記ドライバ部の前記第１論理和部の出力する前記過電流検出信号の論理和をとる第２論理和部と、
前記第２論理和部の出力信号が予め定められた時間内に出力された回数をカウントし、そのカウント値が２以上の予め定められた値に到達したことに応じて、前記ドライバ回路の動作を停止させるためのシャットダウン信号を出力する第１のカウンタとを備える、ドライバ回路。
複数の前記ドライバ部のうち少なくとも一組は、
２つの前記第１のＰＭＯＳトランジスタが交互にオンされ、２つの前記第２のＮＭＯＳトランジスタが交互にオンされるものであることを特徴とする請求項１に記載のドライバ回路。
一方の組の前記第１のＰＭＯＳトランジスタと他方の組の前記第２のＮＭＯＳトランジスタとがオンする第１の期間と、一方の組の前記第２のＮＭＯＳトランジスタと他方の組の前記第１のＰＭＯＳトランジスタとがオンする第２の期間との間に、両方の組の前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタがともにオフする第３の期間が設けられ、
２つの前記出力端子はそれぞれ２つの負荷回路に接続され、
前記ドライバ回路は、さらに、前記第３の期間に２つの前記出力端子間を接続し、前記第１の電圧に充電された方の前記負荷回路から前記第２の電圧に充電された方の前記負荷回路に電流を流すチャージシェア回路を備える、請求項２に記載のドライバ回路。
前記第１の電圧は正電圧であり、前記第２の電圧は負電圧である、請求項１〜３のいずれか１項に記載のドライバ回路。
前記出力端子は、液晶表示パネルのゲート線に接続される、請求項１〜４のいずれか１項に記載のドライバ回路。
複数の前記ドライバ部はさらに、
前記予め定められた周期の４倍の周期を有するトグル信号を受けるインバータと、
前記インバータの出力信号のパルス数をカウントし、そのカウント値が８に到達したことに応じて、第１のリセット信号をロウレベルに立ち下げる第２のカウンタとを備え、
前記第２のカウンタは、第２のリセット信号が活性化レベルのロウレベルにされた場合にリセットされ、
複数の前記ドライバ部はさらに、
前記インバータの出力信号と第３のリセット信号との論理和信号を出力する第３論理和部と、
前記第３論理和部から出力される論理和信号と第３の信号との論理積信号を前記第２のリセット信号として出力する第１論理積部と、
前記第１のリセット信号と前記第３の信号の論理積信号を前記第３のリセット信号として出力する第２論理積部とを備え、
前記第１の電圧が投入されたことに応じて、前記第３の信号が、ロウベルからハイレベルに立ち上がる、請求項１記載のドライバ回路。