KR101493487B1 - 구동 장치, 이를 포함하는 액정표시장치 및 이의 구동방법 - Google Patents

Abstract

구동장치는 내부전원전압이 충분한 전압레벨에 도달한 이후 내부에 구비된 구동회로들을 리셋한다. 이를 위하여 구동장치는 상기 내부전원전압의 상승구간에서 상기 내부전원전압이 외부전원전압을 초과하면, 상기 구동 회로들을 리셋시키는 리셋 신호 생성부를 포함한다. 이 구동장치에 의하면, 내부전원전압이 충분한 전압레벨에 도달하기 전에 상기 구동회로가 리셋되는 것을 방지함으로써, 상기 구동회로의 오동작을 방지한다.

Description

구동 장치, 이를 포함하는 액정표시장치 및 이의 구동방법{DRIVING DEVICE AND LIQUID CRYSTAL DISPLAY DEVICE INCLUDING THE SAME AND METHOD OF DRIVING THE SAME}

본 발명은 구동장치 및 이를 포함하는 액정표시장치에 관한 것으로, 더욱 상세하게는 내부에 구비된 각종 회로들을 리셋하는 리셋 신호의 출력시점을 제어하는 구동장치 및 이를 포함하는 액정표시장치에 관한 것이다.

최근 액정표시장치는 작고, 가벼우며, 낮은 전력소모 등의 장점으로 인하여 영상표시기능을 갖는 모바일 제품 등에 널리 사용되고 있다. 모바일 제품의 경우, 전력 소모를 줄이기 위해 기본적으로 전력 절약 모드(power saving mode)가 지원된다. 즉, 액정표시장치의 파워 온 상태와 파워 오프 상태가 빈번히 발생한다. 액정표시장치가 파워 오프에서 파워 온 될 때, 액정표시장치에 내장된 구동 회로들의 논리 상태들은 리셋되어야 한다. 따라서, 액정표시장치는 파워 업(power-up)시 내장된 구동 회로들을 리셋시키기는 리셋 신호를 생성하는 파워 온 리셋 회로를 구비한다. 이때, 구동 회로들을 구동시키는 전원전압이 안정한 전압레벨에 도달한 이후에 리셋 신호가 논리 회로들에 인가되어야 한다. 만일, 전원전압이 충분한 전압레 벨에 도달하기 전에 리셋 신호가 구동 회로들에 인가되면, 구동 회로들은 불안정한 동작을 수행하게 된다. 여기서, "불안정한 동작"이라 함은 논리 "H" 또는 논리 "L"에 대한 회로의 논리 판단이 불가능하다는 것을 의미한다. 따라서, 전원전압이 충분한 전압레벨에 도달한 이후 리셋 신호가 구동회로가 리셋되는 방안이 요구된다.

따라서, 본 발명의 목적은 전원전압이 안정한 전압레벨에 도달한 이후에 해당 논리회로에 리셋 신호를 출력하는 구동 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 구동 장치를 포함하는 액정표시장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 구동장치의 구동 방법을 제공하는 것이다.

상술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 구동장치는 전압 생성부 및 리셋 신호 생성부를 포함한다. 상기 전압 생성부는 외부전원전압을 입력받고, 상기 외부전원전압을 승압하여 내부전원전압을 출력한다. 상기 리셋 신호 생성부는 상기 외부전원전압과 상기 내부전원전압을 입력받고, 상기 내부전원전압의 상승구간에서 상기 내부전원전압이 상기 외부전원전압을 초과할 때, 구동신호를 리셋시키는 리셋 신호를 출력한다.

상술한 바와 같은 다른 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 전압 생성부, 리셋 신호 생성부, 구동부 및 액정표시패널을 포함한다. 상기 전 압 생성부는 외부전원전압을 입력받고, 상기 외부전원전압을 승압하여 내부전원전압을 출력한다. 상기 리셋 신호 생성부는 외부전원전압과 상기 승압된 내부전원전압을 입력받고, 상기 내부전원전압의 상승구간에서 상기 내부전원전압이 상기 외부전원전압을 초과하면 리셋 신호를 출력한다. 상기 구동부는 상기 내부전원전압에 응답하여 구동신호를 생성하고, 상기 리셋 신호에 응답하여 상기 구동신호를 리셋시킨다. 상기 액정표시패널은 상기 구동신호에 응답하여 영상을 표시한다. 여기서, 상기 액정표시패널 상에는 상기 영상을 표시하는 표시영역과 상기 표시영역을 감싸는 주변영역이 정의된다.

상술한 바와 같은 또 다른 목적을 달성하기 위한 본 발명에 따른 구동장치의 구동방법은, 외부장치로부터 외부전원전압을 수신하고, 수신된 외부전원전압을 상기 내부전원전압으로 변환한다. 이후, 사익 외부전원전압과 상기 내부전원전압의 비교시, 상기 내부전원전압의 상승구간에서 상기 내부전원전압이 상기 외부전원전압을 초과할 때, 상기 구동장치를 리셋시킨다.

본 발명에 구동장치 및 이를 포함하는 액정표시장치에 의하면, 내부전원전압이 충분한 전압레벨에 도달한 이후 내부에 구비된 구동회로들이 리셋된다. 따라서, 내부전원전압이 충분한 전압레벨에 도달하기 전에 상기 구동회로들이 리셋되는 것을 방지함으로써, 상기 구동회로들의 오동작을 방지한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일실시예에 따른 구동 장치의 블록도이다.

도 1을 참조하면, 본 발명의 일실시예에 따른 구동장치(500)는 전압 생성부(100), 리셋 신호 생성부(200), 구동부(300) 및 신호 제어부(400)를 포함한다.

상기 전압 생성부(100)는 상기 신호 제어부(400)로부터 제공되는 파워-온 신호(PWR_ON)에 응답하여 외부전압원(미도시)으로부터 제공되는 외부전원전압(VCC)을 내부전원전압(VDD)으로 승압한다. 상기 승압된 내부전원전압(VDD)은 상기 구동부(300)로 인가되어 상기 구동부(300)를 구동시킨다. 상기 구동부(300)의 안정적인 동작을 위해서는, 상기 외부전원전압(VCC)이 승압된 상기 내부전원전압(VDD)이 상기 구동부(300)로 인가된다. 일례로, 3V의 직류전원전압이 상기 외부전원전압(VCC)으로서 이용될 수 있고, 5V의 직류전원전압이 상기 내부전원전압(VDD)으로서 이용될 수 있다. 이때, 상기 내부전원전압(VDD)은 상기 구동장치(500)의 파워 온 시, 상기 5V로 상승하는 상승 구간과 상기 구동장치(500)의 파워 오프시 0V로 하강하는 하강 구간을 갖는다. 상기 내부전원전압(VDD)은 상기 상승구간과 상기 하강구간을 제외한 나머지 구간에서는 상기 5V를 유지한다.

상기 리셋 신호 생성부(200)는 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)을 초과하면, 상기 구동부(300)를 리셋시키는 리셋 신호(RSTB)를 출력한다. 상기 리셋 신호 생성부(200)에 의하면, 상기 내부전원전압(VDD)이 적어도 상기 외부전원전압(VCC)에 도달한 이후 상기 리셋 신호(RSTB)가 상기 구동부(300)로 인가되므로, 상기 구동부(300)의 리셋 오동작을 방지할 수 있다.

상기 리셋 신호 생성부(200)에 대한 구체적인 설명은 도 2 및 도 3을 참조하여 아래에서 상세히 기술된다.

상기 구동부(300)는 상기 전압 생성부(100)로부터 생성된 상기 내부전원전압(VDD)을 구동전압으로서 입력받고, 상기 신호 제어부(400)로부터 출력되는 출력 제어 신호(OCNT) 및 출력 영상 데이터 신호(ODATA)에 응답하여 구동신호(GS, DS)를 출력한다. 상기 구동신호(GS, DS)는 게이트 구동신호(GS)와 데이터 구동신호(DS)를 포함한다. 상기 구동신호에 대한 구체적인 설명은 도 5를 참조하여 상세히 설명하기로 한다. 상기 출력된 구동신호(GS, DS)는 액정표시패널(도 1에는 미도시)로 인가되고, 상기 액정표시패널은 상기 구동신호(GS, DS)에 응답하여 소정 영상을 표시한다.

상기 신호 제어부(400)는 외부 장치(예컨대, 그래픽 컨트롤러 등)로부터 입력 영상 데이터(IDATA)와 상기 입력 영상 데이터(IDATA)의 입력 타이밍을 제어하는 입력 제어 신호(ICNT)를 제공받는다. 상기 신호 제어부(400)는 상기 입력된 입력 영상 데이터(IDATA)와 상기 입력 제어 신호(ICNT)를 출력 영상 데이터(ODATA) 및 출력 제어 신호(OCNT)로 각각 변환하여 출력한다. 상기 출력된 출력 영상 데이터(ODATA) 및 출력 제어 신호(OCNT)는 상기 구동부(300)에 인가된다.

도 2는 도 1에 도시된 리셋 신호 생성부의 구성을 나타내는 블록도이다.

도 2를 참조하면, 상기 리셋 신호 생성부(200)는 비교기(210), 제1 부스팅부(220), 리셋 제어부(240) 및 제2 부스팅부(250)를 포함한다.

상기 비교기(210)는 제1 및 제2 입력단(IN1, IN2)과 제1 출력단(OUT1) 을 구 비한다. 상기 비교기(210)는 상기 제1 및 제2 입력단(IN1, IN2)을 통하여 상기 외부전원전압(VCC)과 상기 내부전원전압(VDD)을 각각 수신한다. 상기 비교기(210)는 상기 외부전원전압(VCC)과 상기내부전원전압(VDD)을 비교하고, 상기 비교결과에 따라서 로우 상태 또는 하이 상태의 제1 논리 신호(LS1)를 출력한다.

구체적으로, 상기 내부전원전압(VDD)의 상승 구간에서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 작으면, 상기 비교기(210)는 상기 제1 출력단자(OUT1) 통해 로우 상태의 제1 논리 신호(LS1)를 출력한다. 반면, 상기 내부전원전압(VDD)의 상승 구간에서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)을 초과하면, 상기 비교기(210)는 상기 제1 출력단자(OUT1)를 통해 하이 상태의 제1 논리 신호(LS1)를 출력한다.

상기 제1 부스팅부(220)는 상기 내부전원전압(VDD), 상기 외부전원전압(VCC) 및 접지전원전압(VSS)을 입력받고, 상기 전압들(VDD, VCC, VSS)을 이용하여 상기 제1 출력단(OUT1)에 나타나는 상기 제1 논리 신호(LS1)의 전위를 부스팅한다. 즉, 상기 제1 논리 신호(LS1)가 로우 상태에서 하이 상태로 천이될 때, 상기 하이 상태에 대응하는 상기 제1 논리 신호(LS1)의 전압레벨을 부스팅한다. 따라서, 상기 제1 부스팅부(220)는 상기 제1 논리 신호(LS1)를 로우 상태에서 하이 상태로 빠르게 천이시킨다.

상기 리셋 제어부(240)는 제3 및 제4 입력단(IN3, IN4)과 제2 출력단(OUT2)을 구비한다. 상기 리셋 제어부(240)는 상기 제3 및 제4 입력단(IN3, IN4) 통하여 인가되는 상기 하이 상태의 제1 논리 신호(LS1)에 응답하여 리셋 신호(RSTB)를 상 기 제2 출력단(OUT2)을 통해 출력한다. 상기 출력된 리셋 신호(RSTB)는 도 1에 도시된 구동부(300)로 인가되어 상기 구동부(300)를 리셋시킨다. 도면에 도시되지는 않았으나, 상기 리셋 제어부(240)는 접지전원전압(VSS)을 입력받는 또 다른 입력단을 더 구비할 수 있다.

상기 제2 부스팅부(250)는 상기 내부전원전압(VDD), 상기 외부전원전압(VCC) 및 접지전원전압(VSS)을 입력받고, 상기 전압들(VDD, VCC, VSS)을 이용하여 상기 제2 출력단(OUT2)에 나타나는 상기 리셋 신호(RSTB)의 전위를 부스팅한다. 상기 제2 부스팅부(250)는 전술한 제1 부스팅부(220)와 동일한 기능을 수행한다. 따라서, 상기 제2 부스팅부(250)는 상기 리셋 신호(RSTB)가 로우 상태에서 하이 상태로 빠르게 천이시킨다.

상기 리셋 신호 생성부(200)에 의하면, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)을 초과하는 시점에서 상기 비교기(210)로부터 제공되는 제1 논리 신호(LS1)가 로우 상태에서 하이 상태로 천이된다. 이후, 상기 리셋 제어부(240)는 상기 하이 상태의 제1 논리 신호(LS1)에 응답하여 상기 구동부(300)를 리셋시키는 상기 리셋 신호(RSTB)를 상기 구동부로 인가한다. 그 결과, 상기 내부전원전압(VDD)이 충분한 전압레벨로서 적어도 상기 외부전원전압(VCC)을 초과한 시점 이후에 상기 구동부(300)가 상기 리셋 신호(RSTB)에 의해 리셋된다. 따라서, 상기 내부전원전압이 충분한 전압레벨에 도달하기도 전에 상기 구동부(300)가 리셋됨으로써, 상기 구동부(300)의 초기 구동시 발생하는 오동작이 방지된다.

이하, 상기 리셋 신호 생성부(200)에 대해 보다 상세히 설명하기로 한다.

도 3은 도 2에 도시된 리셋 신호 생성부의 구체적인 회로도이다.

도 3을 참조하면, 상기 비교기(210)는 입력부(210A)와 출력부(210B)를 포함한다. 상기 입력부(210A)는 상기 내부전원전압(VDD)의 상승 구간에서 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 작으면 상기 외부전원전압(VCC)을 출력하고, 상기 내부전원전압(VDD)의 상승 구간에서 상기 내부전원전압(VDD)이 상기 외부전원전압보다 크면, 상기 외부전원전압(VCC)보다 높은 상기 내부전원전압(VDD)을 출력한다.

구체적으로, 상기 입력부(210A)는 제1 PMOS 트랜지스터(MP1)와 제2 PMOS 트랜지스터(MP2)를 포함한다. 상기 제1 PMOS 트랜지스터(MP1)는 제1 입력단(IN1)을 통해 외부전원전압(VCC)을 입력받는 소오스와, 제2 입력단(IN2)을 통해 내부전원전압(VDD)을 입력받는 게이트 및 상기 출력부(210B)와 연결되는 드레인으로 구성된다. 상기 제2 PMOS 트랜지스터(MP2)는 상기 제2 입력단(IN2)을 통해 내부전원전압(VDD)을 입력받는 소오스와, 상기 제1 입력단(IN1)을 통해 외부전원전압(VCC)을 입력받는 게이트와 상기 출력부(210B)와 연결되는 드레인으로 구성된다.

상기 내부전원전압(VDD)의 상승 구간에서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 작은 경우, 상기 제1 PMOS 트랜지스터(MP1)의 게이트와 소오스 간의 전압 차가 0보다 작으므로, 상기 제1 PMOS 트랜지스터(MP1)는 턴온된다. 이때, 상기 제2 PMOS 트랜지스터(MP2)의 게이트와 소오스 간의 전압 차가 0보다 크므로, 상기 제2 PMOS 트랜지스터(MP1)는 턴오프된다. 따라서, 상기 입력부(210A)는 상기 제1 PMOS 트랜지스터(MP1)의 드레인을 통해 상기 외부전원전압(VCC)을 출력한 다.

반면, 상기 내부전원전압(VDD)의 상승 구간에서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)을 초과하면, 상기 제1 PMOS 트랜지스터(MP1)의 게이트와 소오스 간의 전압 차가 0보다 크므로, 상기 제1 PMOS 트랜지스터(MP1)는 턴 오프되고, 상기 제2 PMOS 트랜지스터(MP2)의 게이트와 소오스 간의 전압 차가 0보다 작으므로, 상기 제2 PMOS 트랜지스터(MP2)는 턴온된다. 따라서, 상기 입력부(210A)는 상기 제2 PMOS 트랜지스터(MP2)의 드레인을 통해 상기 외부전원전압(VCC)보다 높은 상기 내부전원전압(VDD)을 상기 출력부(210B)에 제공한다.

상기 출력부(210B)는 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 작으면 상기 외부전원전압(VCC)을 입력받아서 로우 상태의 제1 논리 신호(LS1)를 출력하고, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 크면, 상기 외부전원전압(VCC)보다 높은 상기 내부전원전압(VDD)을 입력받아서 하이 상태의 제1 논리 신호(LS1)를 출력한다.

구체적으로, 상기 출력부(210B)는 제1 및 제2 NMOS 트랜지스터(MN1, MN2)를포함한다. 여기서, 상기 제2 PMOS 트랜지스터(MP2)의 드레인과 상기 제2 NMOS 트랜지스터(MN2)의 드레인을 연결하는 노드를 제1 노드(N1)라 칭한다.

상기 제1 NMOS 트랜지스터(MN1)는 상기 제1 노드(N1)와 연결되는 게이트, 상기 제1 PMOS 트랜지스터(MP1)의 드레인과 연결되는 드레인 및 접지전원전압(VSS)과 연결되는 소오스로 구성된다. 상기 제2 NMOS 트랜지스터(MN2)는 상기 제1 노드(N1)와 연결되는 게이트, 상기 제1 노드(N1)와 연결되는 드레인 및 상기 접지전원전 압(VSS)과 연결되는 소오스로 구성된다.

상기 내부전원전압(VDD)의 상승 구간에서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 작은 경우, 상기 제2 NMOS 트랜지스터(MN2)의 게이트는 상기 제1 PMOS 트랜지스터(MP1)의 드레인을 통해 인가되는 외부전원전압(VCC)을 제공받는다. 따라서, 상기 제2 NMOS 트랜지스터(MN2)는 턴온된다. 상기 제2 NMOS 트랜지스터(MN2)가 턴온되면, 상기 제1 노드(N1)와 상기 접지전원전압(VSS) 사이에 전류통로가 형성되어 상기 제1 노드(N1)에 사기 접지전원전압이 인가된다. 이때, 상기 접지전원전압(VSS)이 인가된 상기 제1 노드(N1)의 전위에 응답하여 상기 제1 NMOS 트랜지스터(MN1)는 턴 오프된다. 따라서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 낮은 구간에서 상승하는 동안, 상기 제1 노드(N1)의 전위는 접지전원전압(VSS)을 유지한다. 따라서, 상기 출력부(210B)는 상기 접지전원전압(VSS)을 유지하는 상기 제1 노드(N1)의 전위를 로우 상태의 제1 논리 신호(LS1)로서 제1 출력단자(OUT1)를 통해 출력한다.

반면, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)을 초과하는 경우, 상기 제1 NMOS 트랜지스터(MN1)는 상기 제2 PMOS 트랜지스터(MP2)의 드레인을 통해 인가되는 상기 외부전원전압(VCC)보다 높은 내부전원전압(VCC)에 응답하여 턴온된다. 상기 제1 NMOS 트랜지스터(MN1)가 턴온되면, 상기 제2 NMOS 트랜지스터(MN2)의 게이트와 상기 접지전원전압(VSS) 사이에 전류 통로가 형성되어 제2 NMOS 트랜지스터(MN2)의 게이트에 상기 접지전원전압(VSS)이 인가된다. 따라서, 상기 제2 NMOS 트랜지스터(MN2)는 턴오프된다. 상기 제2 NMOS 트랜지스터(MN2)는 턴오프된 상태에 서 상기 제1 노드(N1)로 상기 제2 PMOS 트랜지스터(MP2)의 드레인을 통해 상기 외부전원전압(VCC)보다 높은 내부전원전압(VDD)이 인가된다. 따라서, 상기 제1 노드(N1)는 접지전원전압(VSS)에서 상기 외부전원전압(VCC)보다 높은 내부전원전압(VDD)으로 상승한다. 상기 외부전원전압(VCC)보다 높은 상기 내부전원전압(VDD)으로 상승된 제1 노드(N1)의 전위는 하이 상태의 제1 논리 신호(LS1)로서 상기 제1 출력단자(OUT1)를 통해 출력된다.

상기 제1 부스팅부(220)는 제3 PMOS 트랜지스터(MP3)와 제1 인버터(INV1)가 결합된 구조를 갖는다.

구체적으로, 상기 제3 PMOS 트랜지스터(MP3)의 소오스는 내부전원전압(VDD)을 입력받고, 게이트는 상기 제1 인버터(INV1)의 출력단과 연결되고, 드레인은 상기 제1 인버터(INV1)의 입력단과 연결된다.

상기 내부전원전압(VDD)의 상승 구간에서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 낮은 경우, 상기 제1 인버터(INV1)는 로우 상태의 제1 논리 신호를 입력받아서 하이 상태의 제1 논리 신호(LS1)로 반전시킨다. 따라서, 상기 제3 PMOS 트랜지스터(MP3)는 턴 오프된다. 이때, 상기 제1 인버터(INV1)는 상기 외부전원전압(VCC)에 의해 구동되도록 설계되어야 한다. 만약 상기 제1 인버터(INV1)가 서서히 상승하는 내부전원전압(VDD)에 의해 구동되면, 로우 상태의 제1 논리 신호(LS1)를 하이 상태의 제 1 논리 신호(LS1)로 확실히 반전시키지 못할 수가 있다. 그 결과, 상기 제3 PMOS 트랜지스터(MP3)가 턴 오프상태를 유지하여야 하는 시간 동안 턴온되어 제1 노드(N1)의 전위를 상승시키게 된다. 따라서, 상기 내부전원전 압이 상기 외부전원전압(VCC)보다 낮은 전압레벨로 상승하는 구간에서 상기 제1 노드(N1)를 로우 상태로 확실히 유지시키기 위하여 상기 제1 인버터(INV1)는 상기 외부전원전압(VCC)에 의해 구동된다.

한편, 상기 내부전원전압(VDD)의 상승 구간에서, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)을 초과하면, 하이 상태의 제1 논리 신호(LS1)를 입력받아서 로우 상태의 제1 논리 신호(LS1)로 반전시킨다. 따라서, 상기 제3 PMOS 트랜지스터(MP3)의 게이트로 상기 로우 상태의 제1 논리 신호(LS1)가 인가되어 상기 제3 PMOS 트랜지스터(MP3)가 턴온된다. 상기 제3 PMOS 트랜지스터(MP3)가 턴온되면, 상기 제1 부스팅부에 제공된 내부전원전압(VDD)과 상기 제1 노드(N1) 사이에 전류 통로가 형성되어 이미 외부전원전압(VCC)보다 높은 내부전원전압(VDD)으로 상승된 제1 노드의 전위를 상기 내부전원전압(VDD)으로 부스팅한다. 결과적으로 상기 제1 부스팅부(220)에 의해 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)에 도달한 시점에서, 상기 제1 노드(N1)에 나타나는 제1 논리신호(LS1)는 로우 상태에서 하이 상태로 빠르게 상승한다.

상기 리셋 제어부(240)는 제3 및 제4 입력단(IN3, IN4)과 제2 출력단(OUT2)을 구비한다. 상기 리셋 제어부(240)는 상기 비교기(210)로부터 제공되는 하이 상태의 제1 논리 신호(LS1)를 상기 제3 및 제4 입력단(IN3, IN4)을 통해 입력받고, 상기 하이 상태의 제1 논리 신호(LS1)에 응답하여 구동부(300)를 리셋시키는 리셋 신호(RSTB)를 출력한다.

구체적으로, 상기 리셋 제어부(240)는 인버터부(240A)와 지연부(240B)를 포 함한다. 상기 인버터부(240A)는 제3 및 제4 입력단(IN3, IN4)를 통하여 제1 논리 신호(LS1)를 각각 입력받아서 반전된 제1 논리 신호(LS1)를 각각 출력하는 제2 및 제3 인버터들(INV2, INV3)을 포함한다. 따라서, 상기 인버터부(240A)는 하이 상태의 제1 논리 신호(LS1)가 입력되면, 2개의 로우 상태의 제1 논리 신호를 출력한다.

상기 지연부(240B)는 상기 내부전원전압(VDD)과 접지전원전압(VSS) 사이에 직렬로 연결된 제4 내지 제6 PMOS 트랜지스터(MP4, MP5, MP6)와 제3 NMOS 트랜지스터(MN3) 및 커패시터(Cd)를 포함한다. 상기 제4 및 제5 PMOS 트랜지스터(MP4, MP5)의 게이트들은 상기 제6 PMOS 트랜지스터(MP6)의 소오스와 연결된다. 따라서, 상기 제4 및 제5 PMOS 트랜지스터(MP4, MP5)는 저항을 구성한다. 상기 제6 트랜지스터(MP6)의 게이트는 상기 제2 인버터(INV2)의 출력단과 연결되고, 상기 제3 NMOS 트랜지스터(MN3)의 게이트는 상기 제3 인버터(INV3)의 출력단과 연결된다. 상기 커패시터(Cd)는 상기 제3 NMOS 트랜지스터(MN3)와 병렬적으로 연결된다. 여기서, 상기 제6 PMOS 트랜지스터(MP6)의 드레인과 상기 제3 NMOS 트랜지스터(MN3)의 드레인이 공통으로 연결된 노드를 제2 노드(N2)라 칭한다. 상기 제2 노드(N2)는 상기 제2 출력단(OUT2)과 연결된다.

상기 제3 및 제4 입력단(IN3, IN4)를 통해 상기 인버터부(240A)로 로우 상태의 제1 논리 신호(LS1)가 입력되면, 상기 인버터부(240A)는 2개의 하이 상태의 제1 논리 신호를 출력한다. 이에 따라, 제6 PMOS 트랜지스터(MP6)는 턴 오프되고, 상기 제3 NMOS 트랜지스터(MN3)는 턴 온된다. 그 결과, 상기 제2 노드(N2)의 전위는 접지전원전압(VSS)으로 하강한다.

반면, 상기 제3 및 제4 입력단(IN3, IN4)를 통해 상기 인버터부(240A)로 하이 상태의 제1 논리 신호(LS1)가 입력되면, 상기 인버터부(240A)는 2개의 로우 상태의 제1 논리 신호를 출력한다. 이에 따라 제6 PMOS 트랜지스터(MP6)는 턴 온되고, 상기 제3 NMOS 트랜지스터(MN3)는 턴 오프된다. 그 결과, 상기 제2 노드(N2)의 전위는 상기 접지전원전압(VSS)에서 상기 외부전원전압(VCC)보다 높은 상기 내부전원전압(VDD)으로 상승한다. 이때, 상기 제6 PMOS 트랜지스터(MP6)는 턴 온되므로, 상기 제4 및 제5 PMOS 트랜지스터(MP4, MP5)와 상기 커패시터(Cd)는 RC 회로(resistor and capacitor circuit)를 형성하게 된다. 상기 RC 회로의 기설정된 RC 시정수에 따라서 상기 리셋 신호(RSTB)의 로우 상태에서 하이 상태로의 천이시점이 기설정된 지연 시간만큼 지연된다. 상기 지연 시간은 상기 구동부(300)의 리셋 동작이 수행되는 리셋 타임으로 설정된다.

도 4는 본 발명의 일실시예에 따른 구동장치의 동작특성을 나타내는 타이밍도이다. 단, 도 4에는 실선으로 도시된 3개의 전압 파형과 점선으로 도시된 1개의 전압 파형이 도시된다. 도 4의 맨 위에는 실선으로 도시된 내부전원전압(VDD)의 전압 파형과 점선으로 도시된 외부전원전압(VCC)의 전압 파형이 함께 도시되고, 중간에는 도 3에 도시된 제1 노드(N1)의 전위상태를 나타내는 전압 파형이 도시되고, 맨 아래에는 제2 노드(N2)의 전위상태를 나타내는 전압 파형이 도시된다. 또한, 아래의 설명에서는 상기 구동부(도 1의 300)의 정상동작에 필요한 내부전원전압(VDD)의 전압레벨은 5V이고, 상기 5V를 생성하기 위하여 도 1에 도시된 전압 생성부(도 1의 100)로 제공되는 외부전원전압(VCC)의 전압레벨은 3V로 가정한다.

도 4를 참조하면, 본 발명에 일실시예에 따른 구동장치(500)가 파워 온되면, 내부전원전압(VDD)은 상승 구간(t0≤t≤t3)에서 일정한 슬로우프로 상승하고, t3 시점 이후 일정한 전압레벨(예컨대, 5V)을 유지하다가 접지전원전압(VSS)으로 하강한다.

상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)보다 낮은 구간(t0≤t<t3)에서는, 상기 제1 노드(N1)는 접지전원전압(VSS, 예컨대, 0V)을 유지한다. 즉, 상기 제1 노드(N1)는 상기 접지전원전압(VSS)을 로우 상태의 제1 논리 신호(LS1)로서 출력한다. 따라서, t0≤t<t3 구간에서, 상기 제2 노드(N2)에 나타나는 제2 논리 신호(LS2)는 로우 상태이다.

한편, t=t1 시점 즉, 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)에 도달하면, 상기 제1 노드(N1)는 도 2에 도시된 제1 레벨 부스팅부(220)에 의해 3V까지 빠르게 상승한다. 이에 따라, 제2 노드(N2)의 전위도 상승하게 된다. 이때, 상기 제2 노드(N2)의 전위는 제4 및 제5 PMOS 트랜지스터(MP4, MP5)와 커패시터(Cd)에 의해 구성되는 RC 회로에 의한 RC 시정수에 따라서 기설정된 지연시간만큼 지연되어 상승하게 된다. 전술한 바와 같이, 상기 지연시간은 리셋 구간(RT)으로 설정되어 상기 리셋 구간(RT) 동안 상기 구동부(300)가 리셋된다. 즉, 리셋 신호 생성부(200)는 상기 리셋 구간(RT)에 대응하는 로우 상태의 제2 논리 신호(LS2)를 리셋 신호(RSTB)로서 상기 구동부에 제공한다.

결과적으로, 본 발명의 일실시예에 따른 구동장치(500)에 구비된 리셋 신호 생성부(200)는 내부전원전압(VDD)이 외부전원전압(VCC)을 초과하면, 상기 리셋 신 호(RSTB)를 구동부(300)로 인가한다. 따라서, 상기 내부전원전압이 안정한 전압레벨에 도달 이후, 상기 구동부가 리셋됨으로써, 상기 구동부(300)의 초기 구동시 발생하는 오동작을 방지한다.

한편, 상기 지연시간은 저항을 구성하는 제4 및 제5 PMOS 트랜지스터(MP4, MP5)의 게이트의 길이 및 수와 상기 커패시터(Cd)의 용량을 조정하여 결정된다. 본 실시예에서는 상기 제2 노드(N2)의 전위의 상승이 t1 시점에서 t2 시점으로 지연된다. 만약 t2 시점에서 상기 내부전원전압(VDD)이 4V라면, 상기 제2 노드(N2)는 도 4에 도시된 제2 레벨 부스팅(250)에 의해 접지전원전압(VSS)에서 4V까지 빠르게 상승한다. 이후, t2<t≤t3에서는, 상기 제2 노드(N2)의 전위는 내부전원전압(VDD)의 슬로우프를 따라 5V까지 상승한다.

도 5는 본 발명의 다른 실시예에 따른 액정표시장치를 나타내는 도면이다. 도 5에 도시된 구성요소들 중 도 1에 도시된 구성요소와 동일한 구성요소는 동일한 참조 번호를 사용하기로 한다.

도 5를 참조하면, 액정표시장치(1000)는 액정표시패널(600), 구동부(310, 330), 리셋 신호 생성부(200), 전압 생성부(300) 및 신호제어부(400)를 포함한다.

상기 액정표시패널(600)은 어레이 기판(610), 어레이 기판(610)과 대향하여 결합하는 컬러필터기판(630) 및 상기 어레이 기판(610)과 컬러필터기판(630)과의 사이에 개재된 액정층(630)을 포함한다. 상기 액정표시패널(600) 상에는 도면에 도시된 일점 쇄선에 의해 영상이 표시되는 표시영역(DA)과, 상기 표시영역(DA)을 감싸는 주변영역(PA)이 정의된다.

상기 표시영역(DA)에 대응하는 상기 어레이 기판(610) 상에는 다수의 게이트 라인(GL1 ~ GLn) 및 다수의 게이트 라인(GL1 ~ GLn)과 절연되도록 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비된다. 상기 표시영역(DA)은 상기 게이트 라인들(GL1 ~ GLn)과 상기 데이터 라인들(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소 영역에는 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)에 연결된 액정 커패시터(CLC)가 구비된다. 구체적으로, 첫 번째 화소 영역에서 상기 박막 트랜지스터(TFT)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 액정 커패시터(CLC)에 연결된다.

상기 구동부(300)는 데이터 구동부(310)와 게이트 구동부(330)를 포함한다. 본 발명의 일예로, 상기 데이터 구동부(310)와 상기 게이트 구동부(330)는 상기 액정표시패널의 주변영역에 구비된다. 즉, 상기 데이터 구동부(310)와 상기 게이트 구동부(330)는 상기 어레이 기판(211) 상에 박막 공정을 통해 동시에 형성된다. 상기 데이터 구동부(310)는 다수의 데이터 라인(DL1 ~ DLm)과 전기적으로 연결되어 상기 데이터 라인들(DL1 ~ DLm)로 데이터 구동신호(DS)를 인가한다. 상기 게이트 구동부(330)는 다수의 게이트 라인(GL1 ~ GLn)과 전기적으로 연결되어 상기 게이트 라인들로 게이트 구동신호(GS)를 인가한다. 여기서, 상기 게이트 신호는 상기 다수의 게이트 라인(GL1 ~ GLn)에 연결된 상기 박막 트랜지스터(TFT)를 턴-온시키기 위한 신호이다. 데이터 구동부(310)와 게이트 구동부(330)는 상기 리셋 신호 생성부(200)로부터 제공되는 리셋 신호(RSTB)에 응답하여 리셋된다.

상기 전압 생성부(100)는 외부전원전압(VCC)에 입력받아서 상기 외부전원전압(VCC)보다 높은 내부전원전압(VDD)을 생성한다. 상기 전압 생성부(100)는 앞서 도 1 내지 도 4를 참조하여 상세히 설명하였으므로, 이에 대한 구체적인 설명은 생략한다. 다만, 본 실시예에서는 상기 전압 생성부(100)가 액정표시패널(600)의 주변영역(PA) 상에 구비된다. 따라서, 상기 전압 생성부(100)의 내부 회로들을 구성하는 각종 트랜지스터들은 상기 박막공정을 통하여 상기 액정표시패널(600) 상에 형성될수 있다. 한편, 상기 전압 생성부(100)는 상기 신호 제어부(400)의 내부에 설계될 수도 있다.

상기 리셋 신호 생성부(200)는 상기 내부전원전압(VDD)의 상승 구간에서 상기 내부전원전압(VDD)이 상기 외부전원전압(VCC)을 초과하면, 상기 데이터 구동회로(310)와 상기 게이트 구동회로(330)를 리셋시키는 리셋 신호(RSTB)를 출력한다. 상기 리셋 신호 생성부에 대한 구체적인 설명은 도 1 내지 도 5를 참조하여 전술한 바와 같다. 따라서 이에 대한 구체적인 설명은 생략하기로 한다.

한편, 상기 리셋 신호 생성부(200), 상기 구동부(300), 상기 전압 생성부(100)는 상기 어레이 기판(610) 상에 박막 공정을 통해 동시에 형성된다. 따라서, 상기 리셋 신호 생성부(200)를 구성하는 트랜지스터들(예컨대, MP1 ~ MP6, MN1 ~ MN3 및 제1 내지 제4 인버터(INV1 ~ INV4)를 구성하는 트랜지스터들)은 모두 폴리 실리콘형으로 이루어진다. 따라서, 상기 리셋 신호 생성부(200), 상기 구동부(300), 상기 전압 생성부(100)를 상기 어레이 기판(600) 상에 형성하는 공정은 단순화된다.

도 1은 본 발명의 일실시예에 따른 구동 장치의 블록도이다.

도 2는 도 1에 도시된 리셋 신호 생성부의 구성을 나타내는 블록도이다.

도 3은 도 2에 도시된 리셋 신호 생성부의 구체적인 회로도이다.

도 4는 본 발명의 일실시예에 따른 구동장치의 동작특성을 나타내는 타이밍도이다.

도 5는 본 발명의 다른 실시예에 따른 액정표시장치를 나타내는 도면이다.

Claims (20)

1. 구동신호에 응답하여 영상을 표시하는 표시패널을 구동하는 구동장치에 있어서,

   외부전원전압을 입력받고, 상기 외부전원전압을 승압하여 내부전원전압을 출력하는 전압 생성부;

   상기 내부전원전압을 이용하여 상기 구동신호를 생성하여 출력하는 구동부; 및

   상기 외부전원전압과 상기 내부전원전압을 입력받고, 상기 내부전원전압의 상승구간에서 상기 내부전원전압이 상기 외부전원전압을 초과할 때, 상기 구동부를 리셋하는 리셋 신호를 출력하는 리셋 신호 생성부를 포함하되,

   상기 리셋 신호 생성부는,

   상기 외부전원전압과 상기 내부전원전압을 입력받아서 비교하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 제1 노드를 통해 제1 논리 신호를 출력하는 비교기; 및

   상기 제1 논리 신호에 응답하여 상기 리셋 신호를 생성하고, 상기 리셋 신호가 상기 구동부로 인가되는 시간을 조절하는 리셋 제어부를 포함하는 것을 특징으로 하는 구동장치.
2. 삭제
3. 제 1 항에 있어서, 상기 비교기는,

   상기 내부전원전압의 상승 구간에서 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 외부전원전압보다 높은 상기 내부전원전압을 출력하는 입력부; 및

   상기 입력부로부터 상기 외부전원전압보다 높은 상기 내부전원전압을 입력받고, 상기 외부전원전압보다 높은 상기 내부전원전압을 상기 제1 논리 신호로서 상기 제1 노드를 통해 출력하는 출력부를 포함하는 것을 특징으로 하는 구동장치.
4. 제 3 항에 있어서,

   상기 입력부는,

   상기 외부전원전압을 입력받는 소오스, 상기 내부전원전압을 입력받는 게이트, 및 상기 출력부와 연결되는 드레인을 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 턴 오프되는 제1 PMOS 트랜지스터; 및

   상기 내부전원전압을 입력받는 소오스, 상기 외부전원전압을 입력받는 게이트, 및 상기 출력부와 연결되는 드레인을 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 드레인을 통해 상기 내부전원전압을 출력부로 출력하는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 구동장치.
5. 제 4 항에 있어서,

   상기 출력부는,

   상기 제2 PMOS 트랜지스터의 드레인과 연결되는 제1 노드;

   상기 제1 노드와 연결되는 게이트, 상기 제1 PMOS 트랜지스터의 드레인과 연결되는 드레인 및 접지전원전압과 연결되는 소오스를 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 제1 노드에 인가되는 상기 내부전원전압에 응답하여 턴온되는 제1 NMOS 트랜지스터; 및

   상기 제1 NMOS 트랜지스터의 드레인과 연결되는 게이트, 상기 제1 노드를 통해 상기 제2 PMOS 트랜지스터의 드레인과 연결되는 드레인 및 상기 접지전원전압과 연결되는 소오스로 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 제1 NMOS 트랜지스터를 통해 제공되는 접지전원전압에 응답하여 턴 오프되는 제2 NMOS 트랜지스터를 포함하고,

   상기 제2 노드는 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 외부전원전압보다 높은 상기 내부전원전압을 입력받아서 상기 외부전원전압보다 높은 상기 내부전원전압을 상기 제1 논리 신호로서 출력하는 것을 특징으로 하는 구동장치.
6. 제 1 항에 있어서,

   상기 리셋 제어부는,

   상기 제1 논리 신호를 반전시키는 인버터부; 및

   상기 반전된 제1 논리 신호를 응답하여 제2 논리 신호를 생성하고, 상기 제2 논리 신호를 기설정된 지연시간만큼 지연시켜 상기 리셋 신호를 생성하는 지연부를 포함하는 것을 특징으로 하는 구동장치.
7. 제 6 항에 있어서, 상기 지연부는,

   상기 내부전원전압과 접지전원전압 사이에 직렬로 연결된 제4 내지 제6 PMOS 트랜지스터 및 제3 NMOS 트랜지스터;

   상기 제6 PMOS 트랜지스터의 드레인과 상기 제3 NMOS 트랜지스터의 드레인을 연결하는 제2 노드; 및

   상기 제2 노드와 상기 접지전원전압 사이에 구비된 커패시터를 포함하고,

   상기 제4 및 제5 PMOS 트랜지스터의 게이트들은 상기 제6 PMOS 트랜지스터의 드레인에 연결되고, 상기 제6 PMOS 트랜지스터의 게이트와 상기 제3 NMOS 트랜지스터의 게이트는 상기 인버터부의 출력단과 연결되는 것을 특징으로 하는 구동장치.
8. 제 7 항에 있어서,

   상기 반전된 제1 논리 신호에 응답하여 상기 제6 PMOS 트랜지스터가 턴온되면, 상기 제4 및 제5 PMOS 트랜지스터와 상기 커패시터는 RC회로(resistor and capacitor circuit)를 구성하는 것을 특징으로 하는 구동장치.
9. 제 8 항에 있어서,

   상기 제2 노드는 상기 제6 PMOS 트랜지스터의 턴온 동작에 따라서 상기 외부 전원전압보다 높은 상기 내부전원전압을 입력받고, 상기 입력된 내부전원전압을 상기 제2 논리 신호로서 출력하는 것을 특징으로 하는 구동장치.
10. 제 9 항에 있어서,

    상기 RC회로는 상기 제2 논리 신호를 기설정된 지연시간만큼 지연시키고, 상기 지연 시간 동안 상기 구동부를 리셋시키는 상기 리셋 신호를 생성하여 상기 제2 노드를 통해 출력하는 것을 특징으로 하는 구동장치.
11. 외부전원전압을 입력받고, 상기 외부전원전압을 승압하여 내부전원전압을 출력하는 전압 생성부;

    외부전원전압과 상기 승압된 내부전원전압을 입력받고, 상기 내부전원전압의 상승구간에서 상기 내부전원전압이 상기 외부전원전압을 초과하면 리셋 신호를 출력하는 리셋 신호 생성부;

    상기 내부전원전압에 응답하여 구동신호를 생성하고, 상기 리셋 신호에 응답하여 상기 구동신호를 리셋시키는 구동부; 및

    상기 구동신호에 응답하여 영상을 표시하는 표시영역과 상기 표시영역을 감싸는 주변영역이 정의된 액정표시패널을 포함하되,

    상기 리셋 신호 생성부는,

    상기 외부전원전압과 상기 내부전원전압을 입력받아서 비교하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 제1 노드를 통해 제1 논리 신호을 출력하는 비교기; 및

    상기 제1 논리 신호에 응답하여 상기 리셋 신호를 생성하고, 상기 리셋 신호가 상기 구동부로 인가되는 시간을 조절하는 리셋 제어부를 포함하는 것을 특징으로 하는 액정표시장치.
12. 제 11 항에 있어서,

    상기 리셋 신호 생성부는 상기 주변영역 상에 구비되는 것을 특징으로 하는 액정표시장치.
13. 삭제
14. 제 11 항에 있어서, 상기 비교기는,

    상기 내부전원전압의 상승 구간에서 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 외부전원전압보다 높은 상기 내부전원전압을 출력하는 입력부; 및

    상기 입력부로부터 상기 외부전원전압보다 높은 상기 내부전원전압을 입력받고, 상기 외부전원전압보다 높은 상기 내부전원전압을 상기 제1 논리 신호로서 상기 제1 노드를 통해 출력하는 출력부를 포함하는 것을 특징으로 하는 액정표시장치.
15. 제 14 항에 있어서, 상기 입력부는,

    상기 외부전원전압을 입력받는 소오스, 상기 내부전원전압을 입력받는 게이트, 및 상기 출력부와 연결되는 드레인을 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 턴 오프되는 제1 PMOS 트랜지스터; 및

    상기 내부전원전압을 입력받는 소오스, 상기 외부전원전압을 입력받는 게이트, 및 상기 출력부와 연결되는 드레인을 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 드레인을 통해 상기 내부전원전압을 출력부로 출력하는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
16. 제 15 항에 있어서, 상기 출력부는,

    상기 제2 PMOS 트랜지스터의 드레인과 연결되는 제1 노드;

    상기 제1 노드와 연결되는 게이트, 상기 제1 PMOS 트랜지스터의 드레인과 연결되는 드레인 및 접지전원전압과 연결되는 소오스를 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 제1 노드에 인가되는 상기 내부전원전압에 응답하여 턴온되는 제1 NMOS 트랜지스터; 및

    상기 제1 NMOS 트랜지스터의 드레인과 연결되는 게이트, 상기 제1 노드를 통해 상기 제2 PMOS 트랜지스터의 드레인과 연결되는 드레인 및 상기 접지전원전압과 연결되는 소오스로 포함하고, 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 제1 NMOS 트랜지스터를 통해 제공되는 접지전원전압에 응답하여 턴 오프되는 제2 NMOS 트랜지스터를 포함하고,

    상기 제2 노드는 상기 내부전원전압이 상기 외부전원전압을 초과하면, 상기 외부전원전압보다 높은 상기 내부전원전압을 입력받아서 상기 외부전원전압보다 높은 상기 내부전원전압을 상기 제1 논리 신호로서 출력하는 것을 특징으로 하는 액정표시장치.
17. 제 11 항에 있어서, 상기 리셋 제어부는,

    상기 제1 논리 신호를 반전시키는 인버터부; 및

    상기 반전된 제1 논리 신호를 응답하여 제2 논리 신호를 생성하고, 상기 제2 논리 신호를 기설정된 지연시간만큼 지연시켜 상기 리셋 신호를 생성하는 지연부를 포함하는 것을 특징으로 하는 액정표시장치.
18. 제 7 항에 있어서, 상기 제1 내지 제6 PMOS 트랜지스터들과 상기 제1 내지 제3 NMOS 트랜지스터들은 폴리 실리콘형으로 이루어진 것을 특징으로 하는 구동장치.
19. 제 12 항에 있어서, 상기 전압 생성부는 상기 리셋 신호 생성부에 인접하여 상기 주변영역 상에 구비된 것을 특징으로 하는 액정표시장치.
20. 내부전원전압을 이용하여 구동신호를 생성하는 구동장치의 구동방법에 있어서,

    외부장치로부터 외부전원전압을 수신하고, 수신된 외부전원전압을 상기 내부전원전압으로 변환하는 단계;

    상기 외부전원전압과 상기 내부전원전압을 비교하고, 상기 내부전원전압의 상승구간에서 상기 내부전원전압이 상기 외부전원전압을 초과할 때, 제1 노드를 통해 제1 논리 신호를 출력하는 단계;

    상기 제1 논리 신호에 응답하여 리셋 신호를 생성하는 단계; 및

    상기 리셋 신호를 소정 시간 지연시켜 출력하는 단계를 포함하는 것을 특징으로 하는 구동장치의 구동방법.

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