JP2013518307A - 液晶表示装置のソースドライバ回路 - Google Patents

Abstract

液晶表示装置でパワーオン時に有効データが入力される前に雑音性データが表示されることを防止する技術を提供する。本発明は、ＶＣＣ電源電圧とＶＤＤ電源電圧とを分圧して出力する際、ＶＤＤ電源電圧の中間レベルをＶＣＣ電源電圧のレベルより低く分圧して出力する電源電圧入力部、前記電源電圧入力部から分圧されて入力される電圧を比較して前記ＶＤＤ電源電圧の中間レベルよりＶＣＣ電源電圧のレベルが高く現れる区間で出力電圧を「ハイ」に出力する電源電圧比較部、前記電源電圧比較部の出力電圧をリセット信号に出力する際、外部環境に敏感に反応することを防止するためのシュミットトリガ、及び前記シュミットトリガから入力されるリセット信号と最初のゲートスタートパルスの間の区間で特定レベルの電圧を出力する特定電圧供給部を含んで構成することを特徴とする。

Description

本発明は、液晶表示装置のソースドライバの駆動技術に関し、特にパワーオン時にソースドライバから液晶表示パネルに雑音性データが供給されて不良画面が表示されることを防止できるようにした液晶表示装置のソースドライバ回路に関する。

一般に、液晶表示装置は複数個のゲートラインとデータラインとが互いに垂直する方向に配列されてマトリックス状のピクセル領域を有する液晶表示パネルと、液晶表示パネルに駆動信号とデータ信号を供給する駆動回路部と、液晶表示パネルに光源を提供するバックライトと、を備える。

そして、前記駆動回路部は液晶表示パネルの各データラインにデータ信号を供給するソースドライバと、液晶表示パネルの各ゲートラインにゲート駆動パルスを印加するゲートドライバと、液晶表示パネルの駆動システムから入力されるディスプレイデータと垂直及び水平同期信号、クロック信号など制御信号を入力されてソースドライバとゲートドライバとが画面を再生するために適合したタイミングで出力するタイミングコントローラなどを備える。

図１は、従来の液晶表示パネルのパワーオンシーケンスを示した波形図である。

第１電源電圧ＶＣＣが目標レベルに上昇される時、別の第２電源電圧ＶＤＤは中間レベルに上昇される。この時、リセット信号Ｒｅｓｅｔが目標レベルに向かって上昇され始め、前記電源電圧ＶＤＤはｔ１時間の間中間レベルに維持された後、最終目標レベルに上昇される。その後、ｔ２時間が経過すると前記リセット信号Ｒｅｓｅｔが目標レベルに到達する。その後、ｔ３時間が経過しｔ４時間が始まる時、最初のゲートスタートパルスＧＳＰが供給され、続いてタイミングコントローラ及びソースドライバを介して有効データ（Ｖａｌｉｄ ｄａｔａ）が供給され始める。ここで、前記第１電源電圧ＶＣＣはソースドライバのロジック回路を駆動する電源電圧で、第２電源電圧ＶＤＤはソースドライバを駆動する電源電圧である。

上記説明のように、ソースドライバから液晶表示パネルに有効データが供給される前に２つの電源電圧が時差をおいて印加されるが、このような場合、ソースドライバ内の出力バッファの入力端がフローティングされてｔ２〜ｔ３区間に不明瞭な雑音性のデータが液晶表示パネルに供給される。これにより、前記ｔ２〜ｔ３区間で図２の（ａ）のようにノイズ形態の画面が表示され、その後ｔ４区間から図２の（ｂ）のように正常な表示動作が行われる。

このように、従来のソースドライバを使用する場合、液晶表示パネルに有効データを出力する前に液晶表示パネルに不明瞭な雑音性データを出力していた。これにより、液晶表示パネルに雑音性画像が表示されユーザに不快感を与えるだけでなく製品の信頼性を低下させる問題点があった。

したがって、本発明が解決しようとする技術的課題は、パワーオン後ソースドライバから液晶表示パネルに有効データが供給される前にソースドライバ内の出力バッファを介して特定レベルの電圧を供給して雑音性不良画面が表示されることを防止することにある。

本発明の技術的課題は、上述した目的に制限されない。本発明の他の技術的課題及び長所は以下の説明によってより明らかに理解されるであろう。

上記した目的を達成するための本発明は、
第１電源電圧と第２電源電圧とを分圧して出力する際、第２電源電圧の中間レベルを第１電源電圧のレベルより低く分圧して出力する電源電圧入力部、
前記電源電圧入力部から分圧されて入力される電圧を比較して前記第２電源電圧の中間レベルより第１電源電圧のレベルが高く現れる区間で出力電圧を「ハイ」に出力する電源電圧比較部、
前記電源電圧比較部の出力電圧をリセット信号に出力する際、外部環境に敏感に反応することを防止するためのシュミットトリガ、
前記シュミットトリガから入力されるリセット信号と最初のゲートスタートパルスとの間の区間で特定レベルの電圧を出力する特定電圧供給部、及び
パワーがオンになった直後、前記特定電圧供給部から供給される特定レベルの電圧を液晶表示パネルのデータラインに出力した後、有効データを出力する出力バッファ部で構成することを特徴とする。

上記した目的を達成するための他の本発明は、
パワーがオンになった後、有効データが入力されるまで出力バッファの出力端子と該当データラインとを開放させる複数の出力スイッチ、
前記パワーがオンになった直後から有効データが入力されるまで前記データラインを互いに連結させてチャージシェアリングが行われるようにする複数のチャージシェアリングスイッチ、及び
前記出力スイッチ及びチャージシェアリングスイッチのスイッチング動作を制御する制御部を含んで構成することを特徴とする。

本発明は、液晶表示装置でパワーがオンになった直後からデータラインを介して液晶表示パネルに有効データが入力されるまでデータラインに強制的に特定レベルの電圧を供給することで、雑音性不良画面が表示されることを確実に防止できる効果がある。

また、液晶表示装置でパワーがオンになった直後からデータラインを介して液晶表示パネルに有効データが入力されるまでデータラインに連結された出力バッファの出力端子を開放させ、各データラインを互いに連結させてチャージシェアリングが行われるようにすることで、雑音性不良画面が表示されることを確実に防止できる効果がある。

これにより、製品に対する信頼度が低下することを防止できる効果がある。

従来の液晶表示パネルのパワーオンシーケンスを示す波形図である。 従来の液晶表示装置で初期駆動時に不良画面が表示されてから、正常画面が表示される様子を示す例示図である。 本発明による液晶表示装置のソースドライバ回路の実施形態を示すブロック図である。 図３の電源電圧入力部の詳細回路図である。 図３の各部の出力波形図である。 図３の電源電圧比較部の詳細回路図である。 電源電圧比較部の入力電圧及び出力電圧の波形図である。 本発明の液晶表示装置で初期駆動時に有効データが入力される前後にすべて正常画面が表示される様子を示す例示図である。 本発明による液晶表示装置のソースドライバ回路の他の実施形態を示すブロック図である。

以下、添付図面を参照して、本発明の好ましい実施形態を詳細に説明すると次のとおりである。

図３は、本発明による液晶表示装置のソースドライバ回路のブロック図であって、図３に示したように、電源電圧入力部３１、電源電圧比較部３２、シュミットトリガ３３、特定電圧供給部３４及び出力バッファ部３５で構成される。

電源電圧入力部３１は互いに異なるレベルの第１、２電源電圧ＶＣＣ、ＶＤＤを所定の比率で分圧して出力する役割を行う。

図４は、前記電源電圧入力部３１の具現例を示した回路図であって、スイッチング用ＰＭＯＳトランジスタＨＰ１、上位分圧電圧出力部４１、スイッチング用ＰＭＯＳトランジスタＬＰ１、下位分圧電圧出力部４２で構成される。

図５のように、第２電源電圧ＶＤＤが中間レベルに維持されるｔ１区間で上位パワーダウン信号Ｈ＿ＰＤによってＰＭＯＳトランジスタＨＰ１がターンオンされる。したがって、前記第２電源電圧ＶＤＤが前記ＰＭＯＳトランジスタＨＰ１を介して上位分圧電圧出力部４１に伝達される。この時、前記上位分圧電圧出力部４１は直列接続された２つの抵抗ＨＲ１、ＨＲ２で前記ＰＭＯＳトランジスタＨＰ１を介して供給される第２電源電圧ＶＤＤを分圧して上位分圧電圧Ｈ＿ＯＵＴを電源電圧比較部３２の上位入力電圧Ｈ＿ＩＮに供給する。

また、前記ｔ１区間で下位パワーダウン信号Ｌ＿ＰＤによってＰＭＯＳトランジスタＬＰ１がターンオンされる。したがって、前記第１電源電圧ＶＣＣが前記ＰＭＯＳトランジスタＬＰ１を介して下位分圧電圧出力部４２に伝達される。この時、前記下位分圧電圧出力部４２は直列接続された２つの抵抗ＬＲ１、ＬＲ２で前記ＰＭＯＳトランジスタＬＰ１を介して供給される第１電源電圧ＶＣＣを分圧して下位分圧電圧Ｌ＿ＯＵＴを電源電圧比較部３２の下位入力電圧Ｌ＿ＩＮに供給する。

図７のように、元々第１電源電圧ＶＣＣは第２電源電圧ＶＤＤの中間レベルより低い。しかし、前記上位分圧電圧出力部４１の抵抗ＨＲ１、ＨＲ２の比率と下位分圧電圧出力部４２の抵抗ＬＲ１、ＬＲ２の比率とを適切に設定し、ｔ１区間で電源電圧比較部３２に供給される下位入力電圧Ｌ＿ＩＮを上位入力電圧Ｈ＿ＩＮより高いようにした。

電源電圧比較部３２は前記電源電圧入力部３１から入力される前記下位入力電圧Ｌ＿ＩＮと上位入力電圧Ｈ＿ＩＮとを比較し、その下位入力電圧Ｌ＿ＩＮが上位入力電圧Ｈ＿ＩＮより高く現れるｔ１区間で出力信号ＯＵＴを「ハイ」に出力する。（図７参照）

図６は、前記電源電圧比較部３２の具現例を示した回路図であって、図６に示したようにイネーブル部６１、比較部６２、負荷部６３で構成される。

イネーブル部６１は直列接続されたＰＭＯＳトランジスタＣＰ１、ＣＰ２を備える。前記ｔ１区間で前記パワーダウン信号ＰＤが「ロー」に供給されて前記ＰＭＯＳトランジスタＣＰ１がターンオンされる。これにより、第１電源電圧ＶＣＣが前記ＰＭＯＳトランジスタＣＰ１、ＣＰ２を介して比較部６２に伝達される。

比較部６２はＰＭＯＳトランジスタＣＰ３、ＣＰ４を備えるが、これらはソース共通接続点を介して前記第１電源電圧ＶＣＣを供給され、ゲートに前記下位入力電圧Ｌ＿ＩＮ、上位入力電圧Ｈ＿ＩＮをそれぞれ供給される。

したがって、上記説明のように、ｔ１区間で前記下位入力電圧Ｌ＿ＩＮが上位入力電圧Ｈ＿ＩＮより高いので、前記ＰＭＯＳトランジスタＣＰ３がターンオフされる一方で、ＰＭＯＳトランジスタＣＰ４はターンオンされる。

負荷部６３はＮＭＯＳトランジスタＣＮ１、ＣＮ２を備えるが、前記ＰＭＯＳトランジスタＣＰ３のターンオフにより
ノードＮ１が「ロー」状態であるので、そのＮＭＯＳトランジスタＣＮ１、ＣＮ２がターンオフ状態に維持される。

これにより、前記比較部６２のＰＭＯＳトランジスタＣＰ４を介して図７のように出力電圧ＯＵＴが「ハイ」に出力される。

結局、電源電圧比較部３２は、図５及び図７のように、第１電源電圧ＶＣＣが目標レベルに上昇されてから第２電源電圧ＶＤＤが最終目標レベルに上昇され始める区間、すなわち、前記第２電源電圧ＶＤＤが中間レベルに維持されるｔ１区間でリセット信号Ｒｅｓｅｔを「ハイ」に出力する。

シュミットトリガ３３は前記電源電圧比較部３２を介して発生する出力電圧ＯＵＴをリセット信号Ｒｅｓｅｔに使用する際、外部環境（ノイズ）に過敏に反応することなく安定した形態を維持できるようにするために使われた。

特定電圧供給部３４は図５のようにリセット信号Ｒｅｓｅｔと特定電圧ＳＶとを論理結合してｔ２、ｔ３区間で特定電圧ＳＶを出力する。前記特定電圧供給部３４から出力される特定電圧ＳＶは出力バッファ部３５の出力バッファＢＵＦ１、ＢＵＦ２を介して液晶表示パネルのデータラインに供給される。図３では出力バッファ部３５に一対の出力バッファＢＵＦ１、ＢＵＦ２が備えられているように表現したが、このような出力バッファが必要な個数分具備される。

これにより、図８の（ａ）のように液晶表示パネル上に不明な雑音性画像が表示されない。

その後、ｔ４区間から前記特定電圧ＳＶが前記出力バッファ部３５の出力バッファＢＵＦ１、ＢＵＦ２にこれ以上供給されず、この時から有効データが前記出力バッファＢＵＦ１、ＢＵＦ２を介して液晶表示パネルのデータラインに供給される。

これにより、図８の（ｂ）のように有効データによって正常に表示される画面が現れる。

前記出力バッファ部３５の出力バッファＢＵＦ１、ＢＵＦ２は前記特定電圧ＳＶと有効データとを１つの入力端子を介して時間差をおいて入力されることができ、別途のスイッチを備えて選択的に入力されることもできる。

前記図３でＮＭＯＳトランジスタＮＭは前記ｔ２、ｔ３区間が経過された後下位パワーダウン信号Ｌ＿ＰＤによってターンオンされ前記電源電圧比較部３２から出力される電圧ＯＵＴを接地端子ＶＳＳにミュートさせてその出力電圧ＯＵＴが無效化されるようにするために使われたものである。

一方、図９は、本発明の液晶表示装置のソースドライバ回路に対する他の実施形態を示す図で、出力バッファＢＵＦ１、ＢＵＦ２、ＢＵＦ３、ＢＵＦ４、出力スイッチＳＷ＿ＯＵＴ１、ＳＷ＿ＯＵＴ２、ＳＷ＿ＯＵＴ３、ＳＷ＿ＯＵＴ４、チャージシェアリングスイッチＳＷ＿ＣＳ１、ＳＷ＿ＣＳ２、ＳＷ＿ＣＳ３、ＳＷ＿ＣＳ４で構成される。

普段は、出力スイッチＳＷ＿ＯＵＴ１は前記タイミングコントローラのような制御部の制御を受けて出力バッファＢＵＦ１の出力端子や出力バッファＢＵＦ２の出力端子をデータラインに連結された奇数出力端子ＯＵＴＰＵＴ＜ｏｄｄ＞に連結する。また、出力スイッチＳＷ＿ＯＵＴ２は前記制御部の制御を受けて出力バッファＢＵＦ１の出力端子や出力バッファＢＵＦ２の出力端子をデータラインに連結された偶数出力端子ＯＵＴＰＵＴ＜ｅｖｅｎ＞に連結する。

これと同様に、出力スイッチＳＷ＿ＯＵＴ３、ＳＷ＿ＯＵＴ４も出力バッファ、ＢＵＦ３、ＢＵＦ４の出力端子を他のデータラインにそれぞれ連結された奇数出力端子ＯＵＴＰＵＴ＜ｏｄｄ＞及び偶数出力端子ＯＵＴＰＵＴ＜ｅｖｅｎ＞に連結する。

ところが、前記出力スイッチＳＷ＿ＯＵＴ１、ＳＷ＿ＯＵＴ２、ＳＷ＿ＯＵＴ３、ＳＷ＿ＯＵＴ４は前記不明瞭なデータが入力される恐れがあるｔ２〜ｔ３区間で前記制御部によってターンオフされるようにした。したがって、前記ｔ２〜ｔ３区間で液晶表示パネルに不明瞭な雑音性データが液晶表示パネルに流入して表示されることが防止される。

しかし、上記のように単にｔ２〜ｔ３区間で前記出力スイッチＳＷ＿ＯＵＴ１、ＳＷ＿ＯＵＴ２、ＳＷ＿ＯＵＴ３、ＳＷ＿ＯＵＴ４をオフさせる場合、データラインに不均等に残存するデータ電圧によってわずかの雑音性画像が表示され得る。

これを防止するために、本実施形態では前記制御部の制御下にチャージシェアリングスイッチＳＷ＿ＣＳ１、ＳＷ＿ＣＳ２、ＳＷ＿ＣＳ３、ＳＷ＿ＣＳ４をすべてターンオンさせるようにした。これにより、前記複数の奇数出力端子ＯＵＴＰＵＴ＜ｏｄｄ＞と偶数出力端子ＯＵＴＰＵＴ＜ｅｖｅｎ＞に連結されたそれぞれのデータラインがすべて連結されてチャージシェアリングされるので、前記ｔ２〜ｔ３区間で雑音性画像が表示されることをより確実に防止できる上、画面を綺麗な単色で表示できるようになる。

以上では前記ｔ２〜ｔ３区間でそれぞれのデータラインをすべて連結させてチャージシェアリングされるようにして前記雑音性画像が表示されることを防止する技術が、出力スイッチＳＷ＿ＯＵＴ１、ＳＷ＿ＯＵＴ２が出力バッファＢＵＦ１、ＢＵＦ２の出力を選択的に入力され、出力スイッチＳＷ＿ＯＵＴ３、ＳＷ＿ＯＵＴ４が出力バッファＢＵＦ３、ＢＵＦ４の出力を選択的に入力されるクロス構造に適用された場合を例にあげたが、本発明がこれに限定されず出力バッファＢＵＦ１−ＢＵＦ４の出力と出力スイッチＳＷ＿ＯＵＴ１−ＳＷ＿ＯＵＴ４が１対１の対応関係を持って連結された構造に適用する場合にも同じ効果を得ることができる。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、次の特許請求の範囲で定義する本発明の基本概念に基づいてより多様な実施形態に具現されることができ、このような実施形態も本発明の権利範囲に属するものである。

Claims (8)

1. 第１電源電圧と第２電源電圧とを分圧して出力する際、第２電源電圧の中間レベルを第１電源電圧のレベルより低く分圧して出力する電源電圧入力部、
   前記電源電圧入力部から分圧されて入力される電圧を比較して前記第２電源電圧の中間レベルより第１電源電圧のレベルが高く現れる区間で出力電圧を「ハイ」に出力する電源電圧比較部、
   前記電源電圧比較部の出力電圧をリセット信号に出力する際、外部環境に敏感に反応することを防止するためのシュミットトリガ、
   前記シュミットトリガから入力されるリセット信号と最初のゲートスタートパルスの間の区間で特定レベルの電圧を出力する特定電圧供給部、及び
   パワーがオンになった直後、前記特定電圧供給部から供給される特定レベルの電圧を液晶表示パネルのデータラインに出力した後、有効データを出力する出力バッファ部で構成したことを特徴とする液晶表示装置のソースドライバ回路。
2. 第１電源電圧はＶＣＣで、第２電源電圧はＶＤＤであることを特徴とする請求項１に記載の液晶表示装置のソースドライバ回路。
3. 電源電圧入力部は、
   上位パワーダウン信号によってターンオンされ第２電源電圧を通過させる上位ＰＭＯＳトランジスタ、
   前記上位ＰＭＯＳトランジスタを介して入力される第２電源電圧を抵抗の比率で分圧して上位分圧電圧を出力する上位分圧電圧出力部、
   下位パワーダウン信号によってターンオンされ第１電源電圧を通過させる下位ＰＭＯＳトランジスタ、及び
   前記下位ＰＭＯＳトランジスタを介して入力される第１電源電圧を抵抗の比率で分圧して下位分圧電圧を出力する下位分圧電圧出力部で構成されたことを特徴とする請求項１に記載の液晶表示装置のソースドライバ回路。
4. 上位分圧電圧出力部は分圧された第２電源電圧の中間レベルが前記分圧された第１電源電圧のレベルより低くなるように抵抗値の比率が設定されたことを特徴とする請求項３に記載の液晶表示装置のソースドライバ回路。
5. 電源電圧比較部は、
   上位パワーダウン信号によりスタンバイモードからイネーブルモードに切り替えるイネーブル部、
   前記イネーブル部を介して第１電源電圧を供給され、下位入力電圧と上位入力電圧とを比較しそれに応じた出力電圧を出力する比較部、及び
   前記比較部から出力電圧が発生されるようにするための負荷部で構成されたことを特徴とする請求項１に記載の液晶表示装置のソースドライバ回路。
6. 出力バッファ部は前記特定電圧と有効データとを共通入力端子を介して入力されるか、スイッチを介して選択的に入力されるように構成されたことを特徴とする請求項１に記載の液晶表示装置のソースドライバ回路。
7. パワーダウン信号によってターンオンされ前記電源電圧比較部の出力電圧を接地端子にミュートさせるＮＭＯＳトランジスタをさらに含んで構成されたことを特徴とする請求項１に記載の液晶表示装置のソースドライバ回路。
8. パワーがオンになった直後から有効データが入力されるまで出力バッファの出力端子と該当データラインとを開放させる複数の出力スイッチ、
   前記パワーがオンになった直後から有効データが入力されるまで前記データラインを互いに連結させてチャージシェアリングが行われるようにする複数のチャージシェアリングスイッチ、及び
   前記出力スイッチ及びチャージシェアリングスイッチのスイッチング動作を制御する制御部を含んで構成したことを特徴とする液晶表示装置のソースドライバ回路。

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