JP2015197719A - 電源回路、表示パネルドライバ及び表示装置 - Google Patents

Abstract

【課題】電源回路の能力の低下を抑制するための技術を提供する。
【解決手段】半導体集積回路が、電源線と、電源回路とを具備する。電源回路は、第１電源電圧を受け取って動作し、出力が電源線に接続された第１電源回路部と、第１電源電圧よりも高い第２電源電圧を受け取って動作し、出力が電源線に接続された第２電源回路部とを備えている。第１電源回路部は、電源線を第１設定電圧に駆動するように構成されている。第２電源回路部は、電源線を第１設定電圧よりも低い第２設定電圧に駆動するように構成されている。ここで、第２電源回路部は、電源線に生成される第３電源電圧が第２設定電圧よりも高い場合には第３電源電圧を引き下げないように構成されている。
【選択図】図３

Description

本発明は、電源回路、表示パネルドライバ及び表示装置に関する。

近年の半導体集積回路は、多機能化が進み、これに伴い、大規模化も進んでいる。例えば、近年では、スマートフォン、携帯電話等の携帯端末で使用される液晶表示装置の高解像度化、多機能化の進展により、液晶表示パネルを駆動するためのドライバＩＣ（integrated circuit）に搭載されるＲＡＭ（random access memory）やロジック回路の大規模化が進んでいる。

半導体集積回路の多機能化と大規模化は、外部接続端子の数の増大を招く。外部接続端子の数の増大は、各外部接続端子の大きさに制約が課せられ、実装の困難性が増大することを意味している。実装の困難性は、外部接続端子における接触抵抗のバラつきを増大させ、接触抵抗が高い半導体集積回路を生じさせ得る。

このような問題は、特に、フリップチップ接続が適用された半導体集積回路、例えば、表示パネルにフリップチップ接続されたドライバＩＣにおいて顕著である。表示パネルにドライバＩＣをフリップチップ接続した表示装置（表示モジュール）は、ドライバＩＣの外部接続端子の大きさが小さくなると組み立てが難しくなり、表示パネルに形成された配線とドライバＩＣの外部接続端子との間の接触抵抗のバラつきを増大させる。これは、接触抵抗が高い表示装置が不可避的に発生することを意味している。

外部接続端子における接触抵抗の増大が引き起こす一つの問題は、内部回路に電源電圧を供給する電源回路の能力の低下である。電源回路に外部電源電圧を供給する電源端子における接触抵抗が増大すると、電源端子における電圧降下によって電源回路に実際に供給される電圧が低下し、電源回路の能力が低下する。その一方で、多機能化や大規模化が進んだ近年の半導体集積回路は消費電力が大きく、電源回路の能力が低下すると、半導体集積回路が正常に動作できなくなるという事態が生じ得る。電源回路の能力の低下の問題は、外部接続端子における接触抵抗の増大以外の要因、例えば、外部電源電圧それ自体の低下でも発生し得る。

なお、バッテリーから受けた電源電圧から所望の電圧を生成する電源レギュレータ回路が特開２０１０−２５６９６８号公報に開示されている。

特開２０１０−２５６９６８号公報

したがって、本発明の目的の一つは、電源回路の能力の低下を抑制するための技術を提供することにある。

本発明の他の目的、課題、新規な特徴は、下記の記載から容易に理解されるであろう。

本発明の一の観点では、半導体集積回路が、電源線と、電源回路とを具備する。電源回路は、第１電源電圧を受け取って動作し、出力が電源線に接続された第１電源回路部と、第１電源電圧よりも高い第２電源電圧を受け取って動作し、出力が電源線に接続された第２電源回路部とを備えている。第１電源回路部は、電源線を第１設定電圧に駆動するように構成されている。第２電源回路部は、電源線を第１設定電圧よりも低い第２設定電圧に駆動するように構成されている。ここで、第２電源回路部は、電源線に生成される第３電源電圧が第２設定電圧よりも高い場合には第３電源電圧を引き下げないように構成されている。

このような半導体集積回路は、一実施形態では、表示装置において表示パネルを駆動する表示パネルドライバに適用され得る。

本発明によれば、電源回路の能力の低下を抑制することができる。

本発明の第１の実施形態における液晶表示装置の構成の例を示すブロック図である。 第１の実施形態におけるドライバＩＣの構成の一例を概略的に示すブロック図である。 第１の実施形態のロジック用電源回路の構成の一例を示す回路図である。 第１の実施形態のロジック用電源回路のオペアンプの構成の一例を示す回路図である。 第１の実施形態におけるロジック用電源回路の動作を概念的に説明する回路図である。 第２の実施形態におけるドライバＩＣの構成の一例を概略的に示すブロック図である。 第２の実施形態におけるドライバＩＣの動作を示すタイミングチャートである。

以下、添付図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
本発明の第１の実施形態では、本発明の電源回路が、液晶表示装置のドライバＩＣのロジック用電源回路に適用される。以下では、第１の実施形態における液晶表示装置、及び、それに搭載されるドライバＩＣの構成について詳細に説明する。

図１は、本発明の一実施形態における液晶表示装置１０の構成の例を示すブロック図である。液晶表示装置１０は、液晶表示パネル１１とドライバＩＣ１２とを備えている。ドライバＩＣ１２は、ＣＯＧ（Chip on Glass）のような表面実装技術を用いて液晶表示パネル１１にフリップチップ接続されている。

液晶表示パネル１１は、一対のＧＩＰ（gate in panel）回路１４Ｌ、１４Ｒと、表示領域１５とを備えている。ＧＩＰ回路１４Ｌは、表示領域１５の左側に位置しており、ＧＩＰ回路１４Ｒは、表示領域１５の右側に位置している。表示領域１５には、複数のゲート線１６（走査線、アドレス線とも呼ばれる）と、複数のソース線１７（信号線、データ線とも呼ばれる）が配置されると共に、副画素１８が行列に配置されている。各副画素１８は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかを表示するように構成されており、液晶表示パネル１１の各画素は、それぞれ、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を表示する３つの副画素１８で構成される。ＧＩＰ回路１４Ｌは、奇数番目のゲート線１６を駆動し、ＧＩＰ回路１４Ｒは、偶数番目のゲート線１６を駆動する。

ドライバＩＣ１２は、液晶表示パネル１１を駆動するための動作を行う表示パネルドライバである。詳細には、ドライバＩＣ１２は、下記のように動作する。第１に、ドライバＩＣ１２は、アプリケーションプロセッサ１３から受け取った画像データ及び制御データに応答して、ソース線１７を駆動する。画像データとは、液晶表示パネル１１の表示領域１５に表示される画像に対応するデータであり、より具体的には、各副画素１８の階調を指定するデータである。ドライバＩＣ１２は、更に、アプリケーションプロセッサ１３から受け取った制御データに応答して、ＧＩＰ回路１４Ｌを制御するゲート制御信号Ｓ_ＧＩＰＬと、ＧＩＰ回路１４Ｒを制御するゲート制御信号Ｓ_ＧＩＰＲを生成する。

図２は、本実施形態におけるドライバＩＣ１２の構成の一例を概略的に示すブロック図である。本実施形態では、ドライバＩＣ１２が、データインターフェース２１と、ＲＡＭ２２と、ラッチ２３、２４と、ソース駆動回路２５と、パネルインターフェース回路２６と、ロジック回路２７とを備えている。図３は、ドライバＩＣ１２の構成を部分的に図示しており、ドライバＩＣには、実際には、他の様々な回路が集積化され得ることに留意されたい。

データインターフェース２１は、外部から（本実施形態では、アプリケーションプロセッサ１３から）画像データＤ_ＩＮを受け取る。ＲＡＭ２２は、画像データＤ_ＩＮを一時的に保存するフレームメモリとして用いられる。ラッチ２３は、ＲＡＭ２２から順次に読み出された画像データＤ_ＩＮを保持し、ラッチ２４は、ラッチ２３に保持されている画像データＤ_ＩＮを各水平同期期間の開始に応答してラッチして保持する。ソース駆動回路２５は、ラッチ２４に保持されている画像データＤ_ＩＮに応答して、各ソース線１７を駆動するソース駆動信号Ｓ１〜Ｓｍを生成する。ソース駆動回路２５は、パネルインターフェース回路２６は、ＧＩＰ回路１４Ｌを制御するゲート制御信号Ｓ_ＧＩＰＬと、ＧＩＰ回路１４Ｒを制御するゲート制御信号Ｓ_ＧＩＰＲを生成する。

ドライバＩＣ１２の各回路では、様々な電圧レベルの電源電圧が使用される。例えば、ＲＡＭ２２及びロジック回路２７は、比較的低いロジック用電源電圧ＶＤＤを受け取って動作する。

また、ドライバＩＣ１２には、外部から電源電圧ＶＳＰ、ＶＳＮが供給される外部電源端子４１、４２が設けられており、ソース駆動回路２５は、外部電源端子４１、４２に供給された電源電圧ＶＳＰ、ＶＳＮを受け取って動作する。ここで、電源電圧ＶＳＰは、比較的に電圧レベルが高い正の電源電圧であり、電源電圧ＶＳＮは、負の電源電圧である。電源電圧ＶＳＰは、ロジック用電源電圧ＶＤＤよりも高い。また、外部電源端子４１、４２は、電源電圧ＶＳＰ、ＶＳＮが外部から供給される外部接続端子であり、ドライバＩＣ１２がフリップチップ接続によって液晶表示パネル１１に接続される本実施形態では、外部電源端子４１、４２は、ドライバＩＣ１２内の電源配線に接続されたパッドと、パッドに接合して形成されたバンプとを備えている。

更に、パネルインターフェース回路２６は、高位側ゲート電圧ＶＧＨ及び低位側ゲート電圧ＶＧＬを受けて動作する。高位側ゲート電圧ＶＧＨは、ゲート線１６のＨｉｇｈレベルの電圧であり、電源電圧ＶＳＰよりも更に高い電圧である。一方、低位側ゲート電圧ＶＧＬは、ゲート線１６のＬｏｗレベルの電圧であり、所定の負電圧である。

ドライバＩＣ１２の各回路に様々な電圧レベルの電源電圧を供給するために、ドライバＩＣ１２には電源回路が設けられる。本実施形態では、ドライバＩＣ１２に、液晶駆動用電源回路２８と、ロジック用電源回路２９とが設けられる。

液晶駆動用電源回路２８は、外部から外部電源端子４１、４２に供給された電源電圧ＶＳＰ、ＶＳＮを用いて高位側ゲート電圧ＶＧＨと低位側ゲート電圧ＶＧＬとを生成する。

ロジック用電源回路２９は、外部から外部電源端子４３に供給される電源電圧ＩＯＶＣＣからロジック用電源電圧ＶＤＤを生成する。電源電圧ＩＯＶＣＣは、比較的に低い電圧であり、例えば、１．８Ｖである。また、外部電源端子４３は、電源電圧ＩＯＶＣＣが外部から供給される外部接続端子である。ドライバＩＣ１２がフリップチップ接続によって液晶表示パネル１１に接続される本実施形態では、外部電源端子４３は、ドライバＩＣ１２内の電源配線に接続されたパッドと、パッドに接合して形成されたバンプとを備えている。近年の半導体集積回路は、微細化が進展している上、消費電力の低減の要求が強いため、ロジック回路が、低い電源電圧で動作するように設計される。本実施形態のドライバＩＣ１２も、ＲＡＭ２２及びロジック回路２７は、比較的に低いロジック用電源電圧ＶＤＤを受けて動作するように設計される。これに伴い、ロジック用電源電圧ＶＤＤの生成のために外部から供給される電源電圧ＩＯＶＣＣとしても、比較的に低い電圧が使用される。

一方、本実施形態では、ドライバＩＣ１２が液晶表示パネル１１にフリップチップ接続されており、外部電源端子４１、４２、４３への電源電圧ＶＳＰ、ＶＳＮ及びＩＯＶＣＣの供給は、電源電圧ＶＳＰ、ＶＳＮ及びＩＯＶＣＣが供給された液晶表示パネル１１上の配線を、ドライバＩＣ１２の外部電源端子４１、４２、４３に接合することによって行われる。

このような構成における一つの問題は、外部電源端子４１、４２、４３における接触抵抗が高くなってしまう場合があることである。上述のように、ドライバＩＣ１２の高集積化・多機能化が進展すると、ドライバＩＣ１２の外部接続端子の大きさが小さくなり、実装の困難性に起因して、液晶表示パネル１１に形成された配線とドライバＩＣ１２の外部電源端子４１、４２、４３との間の接触抵抗のバラつきが増大する。これは、外部電源端子４１、４２、４３における接触抵抗が高い液晶表示装置１０が発生し得ることを意味している。

特に、外部電源端子４３における接触抵抗の増大は、ロジック用電源回路２９の能力の低下の原因になり得るため重大である。電源電圧ＩＯＶＣＣは比較的に低い電圧であるため、外部電源端子４３における接触抵抗が増大して外部電源端子４３における電圧降下が増大すると、電源電圧ＩＯＶＣＣの供給を受けて動作するロジック用電源回路２９の能力の低下が、許容できないレベルに到達することがあり得る。

このような問題に対処するために、本実施形態では、ロジック用電源回路２９が、電源電圧ＩＯＶＣＣ（第１の電源電圧）に加え、電源電圧ＩＯＶＣＣより高い電源電圧ＶＳＰ（第２の電源電圧）を用いてロジック用電源電圧ＶＤＤを生成するように構成される。ただし、高い電源電圧ＶＳＰを用いてロジック用電源電圧ＶＤＤを生成すると、消費電力が増大してしまう。このため、本実施形態では、ロジック用電源回路２９は、ロジック用電源電圧ＶＤＤを所定の電圧よりも高く維持するために必要な場合にのみ高い電源電圧ＶＳＰを用いてロジック用電源電圧ＶＤＤを生成するように構成される。以下、本実施形態におけるロジック用電源回路２９の構成を詳細に説明する。

図３は、本実施形態におけるロジック用電源回路２９の構成の一例を示す回路図である。ロジック用電源回路２９は、基準電圧生成回路３１と、第１ロジック用電源回路部３２と、第２ロジック用電源回路部３３とを備えている。

基準電圧生成回路３１は、基準電圧Ｖ_ＲＥＦを生成する。一例としては、１．３Ｖの基準電圧Ｖ_ＲＥＦが基準電圧生成回路３１によって生成される。生成された基準電圧Ｖ_ＲＥＦは、第１ロジック用電源回路部３２と、第２ロジック用電源回路部３３とに供給される。

第１ロジック用電源回路部３２は、外部電源端子４３から電源電圧ＩＯＶＣＣを受け取って動作して電源線３０を駆動する。ここで、電源線３０は、ロジック用電源電圧ＶＤＤを、ドライバＩＣ１２の各回路、例えば、ＲＡＭ２２及びロジック回路２７に供給する電源線である。本実施形態では、第１ロジック用電源回路部３２は、ボルテッジフォロアとして構成されたオペアンプ３４を備えている。オペアンプ３４は、基準電圧Ｖ_ＲＥＦが供給される第１入力と、オペアンプ３４の出力に接続された第２入力とを有しており、オペアンプ３４の出力は、電源線３０に接続されている。このオペアンプ３４は、電源線３０に生成されるロジック用電源電圧ＶＤＤが、（それが可能である限り）基準電圧Ｖ_ＲＥＦと同一の第１設定電圧Ｖ_１になるように電源線３０を駆動する。オペアンプ３４は、電源電圧ＩＯＶＣＣを受け取って動作する。

第２ロジック用電源回路部３３は、外部電源端子４１から電源電圧ＶＳＰを受け取って動作して電源線３０を駆動する。本実施形態では、第２ロジック用電源回路部３３は、電源線３０に生成されるロジック用電源電圧ＶＤＤが第１設定電圧Ｖ_１（即ち、基準電圧Ｖ_ＲＥＦ）より低い所定の第２設定電圧Ｖ_２になるように電源線３０を駆動する。ただし、ロジック用電源電圧ＶＤＤが第２設定電圧Ｖ_２よりも高い場合には、第２ロジック用電源回路部３３は、ロジック用電源電圧ＶＤＤを引き下げる動作を行わない。即ち、第２ロジック用電源回路部３３は、ロジック用電源電圧ＶＤＤが第２設定電圧Ｖ_２よりも高い場合でも、電源線３０をプルダウンしないように構成される。

より具体的には、第２ロジック用電源回路部３３は、オペアンプ３５と、抵抗素子３６と、可変抵抗素子３７とを備えている。オペアンプ３５は、電源線３０に接続された出力と、ノードＮ１に接続された非反転入力ＩＮＰと、オペアンプ３５の出力に接続された反転入力ＩＮＮとを有しており、ボルテッジフォロアとして動作する。オペアンプ３５は、非反転入力ＩＮＰと反転入力ＩＮＮとの電位差に応じて電源線３０を駆動する。オペアンプ３５は、電源電圧ＶＳＰを受け取って動作する。抵抗素子３６は、ノードＮ１とノードＮ２との間に接続されており、可変抵抗素子３７は、ノードＮ１と接地端子３８の間に接続されている。ここで、ノードＮ２は、第２ロジック用電源回路部３３において、基準電圧生成回路３１から基準電圧Ｖ_ＲＥＦが供給されるノードである。可変抵抗素子３７の抵抗値は、オペアンプ３５から出力される電圧が、第１設定電圧Ｖ_１（即ち、基準電圧Ｖ_ＲＥＦ）より低い所定の第２設定電圧Ｖ_２になるように調節される。より具体的には、可変抵抗素子３７の抵抗値は、抵抗素子３６と可変抵抗素子３７による基準電圧Ｖ_ＲＥＦの電圧分割によりノードＮ１に生成される電圧が、第２設定電圧Ｖ_２になるように設定される。

図４は、オペアンプ３５の構成の一例を示す回路図である。本実施形態では、オペアンプ３５が、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３と、定電流源Ｉ１１、Ｉ１２と、キャパシタＣ１１とを備えている。

ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、差動トランジスタ対を構成しており、そのソースがノードＮ１１に共通に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートは、オペアンプ３５の非反転入力ＩＮＰに接続され、ＮＭＯＳトランジスタＭＮ１２のゲートは、オペアンプ３５の反転入力ＩＮＮに接続される。

定電流源Ｉ１１は、ノードＮ１１と接地端子３５ｂの間に接続されており、ノードＮ１１から一定の電流を引き出す。

ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、差動トランジスタ対の負荷として用いられるカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、そのソースが電源電圧ＶＳＰが供給されている電源端子３５ａに共通に接続されており、そのドレインが、それぞれ、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートは、ＰＭＯＳトランジスタＭＰ１２のドレインに共通に接続されている。

ＰＭＯＳトランジスタＭＰ１３は、オペアンプ３５の出力端子ＯＵＴをプルアップする出力トランジスタとして動作する。ＰＭＯＳトランジスタＭＰ１３のソースは電源端子３５ａに接続されており、ドレインは出力端子ＯＵＴに接続されており、ゲートは、ＰＭＯＳトランジスタＭＰ１１のドレインに接続されている。

定電流源Ｉ１２は、オペアンプ３５の出力端子ＯＵＴと接地端子３５ｃの間に接続されており、ＰＭＯＳトランジスタＭＰ１３の負荷として動作する。

図４に示されたオペアンプ３５の構成は、ＰＭＯＳトランジスタＭＰ１３を用いてオペアンプ３５の出力端子ＯＵＴをプルアップする（即ち、出力端子ＯＵＴの電圧を上昇させる）能力は高いが、オペアンプ３５の出力端子ＯＵＴをプルダウンする（即ち、出力端子ＯＵＴの電圧を低下させる）能力は低いように構成されていることに留意されたい。オペアンプ３５の出力端子ＯＵＴのプルアップは、オペアンプ３５の出力端子ＯＵＴの電圧に応答して（より詳細には、オペアンプ３５の非反転入力ＩＮＰ、反転入力ＩＮＮの電位差に応答して）動作するＰＭＯＳトランジスタＭＰ１３によって行われる。一方、オペアンプ３５の出力端子ＯＵＴのプルダウンは、オペアンプ３５の非反転入力ＩＮＰ、反転入力ＩＮＮの電位差に無関係に動作する定電流源Ｉ１２（即ち、負荷）によって行われる。このような構成が採用されているのは、該オペアンプ３５を含む第２ロジック用電源回路部３３が、ロジック用電源電圧ＶＤＤが該第２設定電圧Ｖ_２よりも高い場合にはロジック用電源電圧ＶＤＤを低下させる動作を行わないように構成されているためである。

図５は、本実施形態におけるロジック用電源回路２９の動作を概念的に説明する回路図である。図５では、一例として、電源電圧ＩＯＶＣＣが１．８Ｖ、電源電圧ＶＳＰが５Ｖ、基準電圧Ｖ_ＲＥＦ及び第１設定電圧Ｖ_１が、いずれも、１．３Ｖ、第２設定電圧Ｖ_２が、１．２５Ｖである場合のロジック用電源回路２９の動作を図示している。この場合、ロジック用電源電圧ＶＤＤの所望値は、第１設定電圧Ｖ_１（即ち、基準電圧Ｖ_ＲＥＦ）と同一の１．３Ｖである。

電源電圧ＩＯＶＣＣを外部から受け取る外部電源端子４３における接触抵抗が十分に低く抑えられている場合、第１ロジック用電源回路部３２のオペアンプ３４には、電源電圧ＩＯＶＣＣとほぼ同一の電圧（１．８Ｖ）が供給される。この場合、オペアンプ３４の能力は十分に担保されるので、オペアンプ３４は、電源線３０を第１設定電圧Ｖ_１（即ち、基準電圧Ｖ_ＲＥＦ）に駆動する。この結果、電源線３０に生成されているロジック用電源電圧ＶＤＤは、第１設定電圧Ｖ_１（１．３Ｖ）に制御される。この結果、ＲＡＭ２２及びロジック回路２７には、動作を行うのに十分な電圧レベルのロジック用電源電圧ＶＤＤが供給される。

このとき、第２ロジック用電源回路部３３のオペアンプ３５は、電源線３０に生成されているロジック用電源電圧ＶＤＤが第２設定電圧Ｖ_２（１．２５Ｖ）よりも高いので、電源線３０を駆動する動作を行わない。第１ロジック用電源回路部３２単独で所望のロジック用電源電圧ＶＤＤを生成可能な場合に、高い電源電圧ＶＳＰで動作する第２ロジック用電源回路部３３が電源線３０を駆動する動作を行わないことは、消費電力の低減に有効である。

一方、ドライバＩＣ１２の液晶表示パネル１１への実装において、電源電圧ＩＯＶＣＣ（１．８Ｖ）を外部から受け取る外部電源端子４３における接触抵抗が高くなってしまった場合、第１ロジック用電源回路部３２のオペアンプ３４に実際に供給される電源電圧は、外部電源端子４３に供給される電源電圧ＩＯＶＣＣよりも低くなってしまう。例えば、第１ロジック用電源回路部３２のオペアンプ３４に実際に供給される電源電圧が、１．３Ｖまで低下してしまった場合を考える。

この場合、オペアンプ３４の能力が十分に担保されず、第１ロジック用電源回路部３２単独では、電源線３０に生成されるロジック用電源電圧ＶＤＤがＲＡＭ２２及びロジック回路２７の動作に十分な電圧レベルに維持できなくなることがある。このとき、第２ロジック用電源回路部３３は、電源線３０に生成されるロジック用電源電圧ＶＤＤが第２設定電圧Ｖ_２（１．２５Ｖ）よりも低くなろうとすると電源線３０を駆動する動作を開始する。この結果、電源線３０は、第２設定電圧Ｖ_２（＝１．２５Ｖ）に維持される。この結果、ＲＡＭ２２及びロジック回路２７には、動作を行うのに十分な電圧レベルのロジック用電源電圧ＶＤＤが供給される。

電源電圧ＩＯＶＣＣを外部から受け取る外部電源端子４３における接触抵抗が高い場合、通常は、電源電圧ＶＳＰを外部から受け取る外部電源端子４１における接触抵抗も高くなることが想定される。しかしながら、電源電圧ＶＳＰの電圧レベルが十分に高いので、オペアンプ３５の能力は十分に担保され、オペアンプ３５は、電源線３０を第２設定電圧Ｖ_２（１．２５Ｖ）に駆動することができる。

以上に説明されているように、本実施形態のロジック用電源回路２９は、外部電源端子４３における接触抵抗が高いために第１ロジック用電源回路部３２に実際に供給される電源電圧が低下した場合、より高い電源電圧（本実施形態では、電源電圧ＶＳＰ）を受け取って動作する第２ロジック用電源回路部３３が動作し、電源線３０が第２設定電圧Ｖ_２に維持される。一方、外部電源端子４３における接触抵抗が低く、第１ロジック用電源回路部３２に十分な電源電圧が供給される場合には、第１ロジック用電源回路部３２単独で電源線３０が第１設定電圧Ｖ_１に駆動される。このような動作によれば、ロジック用電源回路２９の能力の低下を抑制できる一方で、通常動作時（即ち、外部電源端子４３における接触抵抗が低い場合）の消費電力を抑制できる。

なお、本実施形態では、電源電圧ＩＯＶＣＣに加えて電源電圧ＶＳＰがロジック用電源回路２９の第２ロジック用電源回路部３３に供給されているが、電源電圧ＶＳＰの代わりに、電源電圧ＩＯＶＣＣよりも電圧レベルが高い他の電源電圧が第２ロジック用電源回路部３３に供給されてもよい。

（第２の実施形態）
図６は、第２の実施形態における、液晶表示装置１０のドライバＩＣ１２の構成の一例を示す回路図である。第２の実施形態におけるドライバＩＣ１２及び液晶表示装置１０の構成は、第１の実施形態の構成（図１、図２、図３参照）とほぼ同一である。ただし、第２の実施形態のドライバＩＣ１２では、ロジック回路２７が、第２ロジック用電源回路部３３のイネーブル／ディスイネーブルを切り替える制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}を生成して第２ロジック用電源回路部３３に供給するように構成される。加えて、第２ロジック用電源回路部３３に、制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}に応答して動作するスイッチ３９が設けられる。

制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}がアサートされると、第２ロジック用電源回路部３３がイネーブルされ、第２ロジック用電源回路部３３の動作が許可される。この場合、スイッチ３９は、制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}のアサートに応答してオン状態になり、オペアンプ３５は、電源線３０に生成されるロジック用電源電圧ＶＤＤが第２設定電圧Ｖ_２よりも低くなろうとすると電源線３０を駆動し、電源線３０を第２設定電圧Ｖ_２に維持する。

一方、制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}がネゲートされると、第２ロジック用電源回路部３３がディスイネーブルにされ、第２ロジック用電源回路部３３の動作が禁止される。この場合、スイッチ３９は、制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}のネゲートに応答してオフ状態になり、オペアンプ３５は、電源線３０に生成されるロジック用電源電圧ＶＤＤの電圧レベルに関わらず、動作が停止される。例えば、第２ロジック用電源回路部３３のオペアンプ３５として図４の構成が用いられる場合には、定電流源Ｉ１１、Ｉ１２の動作が停止され、これにより、オペアンプ３５の動作が停止される。

本実施形態では、電源線３０からロジック用電源電圧ＶＤＤを受け取る回路の消費電力が大きいと予測される期間にのみ制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}によって第２ロジック用電源回路部３３をイネーブルにすることで、ロジック用電源回路２９の能力の低下の抑制と、消費電力の更なる低減とが実現されている。ドライバＩＣ１２の設計においては、一般に、ドライバＩＣ１２の各回路の消費電力が見積もられるため、ドライバＩＣ１２の特定の回路が、特定の動作を行う場合において消費電力が大きいことは容易に把握できる。ロジック用電源回路２９の能力の不足の問題は、主として、電源線３０からロジック用電源電圧ＶＤＤを受け取る回路の消費電力が大きい期間に発生する。そこで、本実施形態では、特定の回路が消費電力の大きい特定の動作を開始する少し前に制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}がアサートされて第２ロジック用電源回路部３３の動作が許可される。該特定の動作を終了した後、制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}がネゲートされて第２ロジック用電源回路部３３の動作が停止される。

より具体的には、本実施形態では、上記の“特定の回路”としてＲＡＭ２２が選択される。図７は、本実施形態におけるドライバＩＣ１２の動作を示すタイミングチャートである。本実施形態では、電源線３０からロジック用電源電圧ＶＤＤを受け取るＲＡＭ２２が書き込み動作又は読み出し動作（図７では、「動作」と記載されている）を開始する少し前にロジック回路２７によって制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}がアサートされて第２ロジック用電源回路部３３がイネーブルにされる。第２ロジック用電源回路部３３は、電源線３０に生成されるロジック用電源電圧ＶＤＤが第２設定電圧Ｖ_２よりも低くなろうとすると電源線３０を駆動し、電源線３０を第２設定電圧Ｖ_２に維持する。ＲＡＭ２２が当該書き込み動作又は読み出し動作を終了すると、制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}がネゲートされて第２ロジック用電源回路部３３がディスイネーブルにされる。この場合、第２ロジック用電源回路部３３は動作しない。

このような動作によれば、ロジック用電源回路２９の能力の低下を抑制すると共に、消費電力を更に低減することができる。

本実施形態において、ロジック回路２７が、電源電圧ＩＯＶＣＣ、電源電圧ＶＳＰの生成が停止されたことを検知したときに停止シーケンス、即ち、液晶表示パネル１１に存在している電荷が放電されるようにゲート線１６を駆動する回路群（即ち、ＧＩＰ回路１４Ｌ、１４Ｒと、これらを制御するパネルインターフェース回路２６）とソース線１７を駆動する回路群（即ち、ソース駆動回路２５）とを制御する動作を開始するように構成されていてもよい。本実施形態のドライバＩＣ１２を用いた液晶表示装置１０が携帯端末に搭載されている場合、例えば、該携帯端末の電池が抜かれた等の原因により、携帯端末において様々な電源電圧を生成するデバイス（例えば、システムＰＭＩＣ（power management IC）が電源電圧ＩＯＶＣＣ、ＶＳＰの生成を停止することがあり得る。電源電圧ＩＯＶＣＣ、ＶＳＰの生成が停止されると、液晶表示装置１０の動作の継続が不可能になる。このとき、液晶表示パネル１１に電荷が残存していると、液晶表示パネル１１に異常な画像が表示されたり、液晶表示パネル１１に焼き付きが発生したりする原因となり得る。このため、電源電圧ＩＯＶＣＣ、ＶＳＰの生成が停止された場合には、停止シーケンスが開始され、液晶表示パネル１１に存在している電荷が放電されることが望ましい。

ここで、電源電圧ＶＳＰ、ＩＯＶＣＣの生成が停止されても、電源電圧ＶＳＰ、ＩＯＶＣＣをドライバＩＣ１２の外部電源端子４１、４３に供給する電源配線、及び、該電源配線に接続された電源キャパシタには電荷が保持されているので、この電荷を利用すれば、ロジック回路２７を動作させ、停止シーケンスを実行させることができる。ここで、電源電圧ＶＳＰは比較的に高い電圧であるから、電源電圧ＶＳＰを外部電源端子４１に供給する電源配線及び該電源配線に接続された電源キャパシタには、多くの電荷が保持されている。この電荷を利用すれば、電源電圧ＶＳＰ、ＩＯＶＣＣの生成が停止された後、ロジック回路２７が動作可能な時間が長くなり、ロジック回路２７に停止シーケンスを完全に実行させることができる。以下では、電源電圧ＶＳＰを外部電源端子４１に供給する電源配線及び該電源配線に接続された電源キャパシタに電荷を利用することで、ロジック回路２７に停止シーケンスを実行するのに十分な動作可能時間を与えるためのドライバＩＣ１２の動作について説明する。

電源電圧ＩＯＶＣＣ、ＶＳＰの生成が停止されると、電源電圧ＩＯＶＣＣ、ＶＳＰが低下し、これにより、ロジック用電源電圧ＶＤＤも低下する。ロジック回路２７は、ロジック用電源電圧ＶＤＤが第２設定電圧Ｖ_２よりも低い第３設定電圧Ｖ_３よりも低くなったことを検知すると、停止シーケンスを開始する。即ち、ロジック回路２７は、液晶表示パネル１１の全てのゲート線１６が選択されるようにゲート線１６を駆動する回路群（即ち、ＧＩＰ回路１４Ｌ、１４Ｒと、これらを制御するパネルインターフェース回路２６）を制御すると共に、全てのソース線１７を接地端子に接続するようにソース駆動回路２５を制御する動作を開始する。これにより、液晶表示パネル１１に蓄積されている電荷が放電される。

このとき、ロジック回路２７は、ロジック用電源電圧ＶＤＤが第３設定電圧Ｖ_３よりも低くなったことを検知すると、ＲＡＭ２２の書き込み動作又は読み出し動作の有無に無関係に制御信号Ｓ_{ＣＴＲＬ＿ＰＷ２}をアサートし、第２ロジック用電源回路部３３をイネーブルにする。これにより、第２ロジック用電源回路部３３は、電源電圧ＶＳＰを外部電源端子４１に供給する電源配線及び該電源配線に接続された電源キャパシタに蓄積された電荷を電源線３０に供給する動作を開始する。第２ロジック用電源回路部３３が動作を開始することにより、ロジック用電源電圧ＶＤＤがロジック回路２７の動作が可能である範囲に維持される期間が長くなり、ロジック回路２７は、停止シーケンスを完全に実行することができる。

以上には、本発明の様々な実施形態が具体的に説明されているが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。特に、上記では、本発明の電源回路が、液晶表示装置において液晶表示パネルを駆動するドライバＩＣのロジック用電源回路に適用されている実施形態が記述されているが、本発明は、他の表示装置において表示パネル（例えば、プラズマ表示パネル）を駆動する表示パネルドライバに適用可能である。

また、本発明の電源回路は、表示装置に搭載されるドライバＩＣのみならず、電圧レベルが異なる複数の電源電圧が外部から供給される他の様々な半導体集積回路にも適用可能である。

１０ ：液晶表示装置
１１ ：液晶表示パネル
１２ ：ドライバＩＣ
１３ ：アプリケーションプロセッサ
１４Ｌ、１４Ｒ：ＧＩＰ回路
１５ ：表示領域
１６ ：ゲート線
１７ ：ソース線
１８ ：副画素
２１ ：データインターフェース
２２ ：ＲＡＭ
２３、２４：ラッチ
２５ ：ソース駆動回路
２６ ：パネルインターフェース回路
２７ ：ロジック回路
２８ ：液晶駆動用電源回路
２９ ：ロジック用電源回路
３０ ：電源線
３１ ：基準電圧生成回路
３２ ：第１ロジック用電源回路部
３３ ：第２ロジック用電源回路部
３４、３５：オペアンプ
３５ａ ：電源端子
３５ｂ、３５ｃ：接地端子
３６ ：可変抵抗素子
３７ ：抵抗素子
３８ ：接地端子
３９：スイッチ
４１、４２、４３：外部電源端子
ＭＮ１１、ＭＮ１２：ＮＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２、ＭＰ１３：ＰＭＯＳトランジスタ
Ｃ１１ ：キャパシタ
Ｉ１１、Ｉ１２：定電流源
Ｉ１２ ：定電流源
Ｎ１、Ｎ２：ノード

Claims (12)

1. 電源線と、
   電源回路
   とを具備し、
   前記電源回路は、
   第１電源電圧を受け取って動作し、出力が前記電源線に接続された第１電源回路部と、
   前記第１電源電圧よりも高い第２電源電圧を受け取って動作し、出力が前記電源線に接続された第２電源回路部
   とを備え、
   前記第１電源回路部は、前記電源線を第１設定電圧に駆動するように構成され、
   前記第２電源回路部は、前記電源線を前記第１設定電圧よりも低い第２設定電圧に駆動するように構成され、
   前記第２電源回路部は、前記電源線に生成される第３電源電圧が前記第２設定電圧よりも高い場合には前記第３電源電圧を引き下げないように構成された
   半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   更に、
   前記第２電源回路部のイネーブル／ディスイネーブルを制御する制御信号を生成するロジック回路と、
   前記第３電源電圧を受け取って動作する特定回路
   とを具備し、
   前記ロジック回路は、前記特定回路が特定の動作を開始する前に前記第２電源回路部をイネーブルするように前記制御信号を設定し、前記特定の動作が終了した後に前記第２電源回路部をディスイネーブルするように前記制御信号を設定する
   半導体集積回路。
3. 請求項１に記載の半導体集積回路であって、
   更に、
   前記第２電源回路部のイネーブル／ディスイネーブルを制御する制御信号を生成するロジック回路と、
   前記第３電源電圧を受け取って動作するＲＡＭ（random access memory）
   とを具備し、
   前記ロジック回路は、前記ＲＡＭが書き込み動作又は読み出し動作を開始する前に前記第２電源回路部をイネーブルするように前記制御信号を設定し、前記書き込み動作又は前記読み出し動作が終了した後に前記第２電源回路部をディスイネーブルするように前記制御信号を設定する
   半導体集積回路。
4. 請求項１乃至３のいずれかに記載の半導体集積回路であって、
   前記第２電源回路部は、出力端子が前記電源線に接続されたオペアンプを備え、
   前記オペアンプは、
   前記オペアンプの出力端子の電圧に応答して前記オペアンプの出力をプルアップする出力トランジスタと、
   前記オペアンプの出力端子と接地端子の間に接続され、前記オペアンプの出力端子の電圧に無関係に動作する負荷
   とを備える
   半導体集積回路。
5. 表示パネルを駆動する表示パネルドライバであって、
   電源線と、
   電源回路
   とを具備し、
   前記電源回路は、
   第１電源電圧を受け取って動作し、出力が前記電源線に接続された第１電源回路部と、
   前記第１電源電圧よりも高い第２電源電圧を受け取って動作し、出力が前記電源線に接続された第２電源回路部
   とを備え、
   前記第１電源回路部は、前記電源線を第１設定電圧に駆動するように構成され、
   前記第２電源回路部は、前記電源線を前記第１設定電圧よりも低い第２設定電圧に駆動するように構成され、
   前記第２電源回路部は、前記電源線に生成される第３電源電圧が前記第２設定電圧よりも高い場合には前記第３電源電圧を引き下げないように構成された
   表示パネルドライバ。
6. 請求項５に記載の表示パネルドライバであって、
   更に、
   前記表示パネルのソース線を駆動するソース駆動回路
   を具備し、
   前記第２電源電圧は、前記ソース駆動回路に供給される電源電圧である
   表示パネルドライバ。
7. 請求項５に記載の表示パネルドライバであって、
   更に、
   前記第２電源回路部のイネーブル／ディスイネーブルを制御する制御信号を生成するロジック回路と、
   前記第３電源電圧を受け取って動作する特定回路
   とを具備し、
   前記ロジック回路は、前記特定回路が特定の動作を開始する前に前記第２電源回路部をイネーブルするように前記制御信号を設定し、前記特定の動作が終了した後に前記第２電源回路部をディスイネーブルするように前記制御信号を設定する
   表示パネルドライバ。
8. 請求項５に記載の表示パネルドライバであって、
   更に、
   前記表示パネルのソース線を駆動するソース駆動回路と、
   前記第２電源回路部のイネーブル／ディスイネーブルを制御する制御信号を生成するロジック回路と、
   前記第３電源電圧を受け取って動作し、外部から供給される画像データを記憶するＲＡＭ（random access memory）
   とを具備し、
   前記ソース駆動回路は、前記ＲＡＭから読み出された画像データに応答して前記ソース線を駆動し、
   前記ロジック回路は、前記ＲＡＭが書き込み動作又は読み出し動作を開始する前に前記第２電源回路部をイネーブルするように前記制御信号を設定し、前記書き込み動作又は前記読み出し動作が終了した後に前記第２電源回路部をディスイネーブルするように前記制御信号を設定する
   表示パネルドライバ。
9. 請求項８に記載の表示パネルドライバであって、
   更に、
   前記表示パネルに集積化され、前記表示パネルのゲート線を駆動するＧＩＰ（gate in panel）回路を制御するパネルインターフェース回路
   を具備し、
   前記ロジック回路は、前記電源線に生成される前記第３電源電圧が前記第２設定電圧よりも低い第３設定電圧よりも低くなったとき、前記表示パネルに蓄積されている電荷が放電されるように前記ソース駆動回路と前記パネルインターフェース回路とを制御し、且つ、
   前記ロジック回路は、前記電源線に生成される前記第３電源電圧が前記第３設定電圧よりも低くなったとき、前記第２電源回路部をイネーブルするように前記制御信号を設定する
   表示パネルドライバ。
10. 表示パネルと、
    前記表示パネルを駆動する表示パネルドライバ
    とを具備し、
    前記表示パネルドライバは、
    電源線と、
    電源回路
    とを備え、
    前記電源回路は、
    第１電源電圧を受け取って動作し、出力が前記電源線に接続された第１電源回路部と、
    前記第１電源電圧よりも高い第２電源電圧を受け取って動作し、出力が前記電源線に接続された第２電源回路部
    とを備え、
    前記第１電源回路部は、前記電源線を第１設定電圧に駆動するように構成され、
    前記第２電源回路部は、前記電源線を前記第１設定電圧よりも低い第２設定電圧に駆動するように構成され、
    前記第２電源回路部は、前記電源線に生成される第３電源電圧が前記第２設定電圧よりも高い場合には前記第３電源電圧を引き下げないように構成された
    表示装置。
11. 請求項１０に記載の表示装置であって、
    前記表示パネルドライバが、更に、
    前記第２電源回路部のイネーブル／ディスイネーブルを制御する制御信号を生成するロジック回路と、
    前記第３電源電圧を受け取って動作する特定回路
    とを備え、
    前記ロジック回路は、前記特定回路が特定の動作を開始する前に前記第２電源回路部をイネーブルするように前記制御信号を設定し、前記特定の動作が終了した後に前記第２電源回路部をディスイネーブルするように前記制御信号を設定する
    表示装置。
12. 請求項１１に記載の表示装置であって、
    前記ロジック回路は、前記電源線に生成される前記第３電源電圧が前記第２設定電圧よりも低い第３設定電圧よりも低くなったとき、前記表示パネルに蓄積されている電荷が放電されるように前記表示パネルのソース線を駆動する回路群と前記表示パネルのゲート線を駆動する回路群とを制御し、且つ、
    前記ロジック回路は、前記電源線に生成される前記第３電源電圧が前記第３設定電圧よりも低くなったとき、前記第２電源回路部をイネーブルするように前記制御信号を設定する
    表示装置。

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