JP2005266311A - 電源回路、表示ドライバ及び表示装置 - Google Patents

Abstract

【課題】 消費電流の増加を抑えつつ、所定の動作に起因する電源電圧の変動による表示画像の劣化を防止する電源回路、表示ドライバ及び表示装置を提供する。
【解決手段】 電源回路１０は、基準電圧Ｖｒｅｆに基づいて第１の電源電圧ＶＯＵＴ１を出力する第１のレギュレータＯＰ１と、基準電圧Ｖｒｅｆに基づいて表示パネルを駆動する駆動回路の動作回路の電源電圧を出力する第２のレギュレータＯＰ２とを含む。第１のレギュレータＯＰ１は、駆動回路の駆動電圧を生成するための生成元電圧として第１の電源電圧ＶＯＵＴ１を駆動回路に出力する。第２のレギュレータＯＰ２が、第１の電源線ＰＬ１及び第２のレギュレータＯＰ２の出力に接続され所定の動作時に第１の電源線ＰＬ１及び第２のレギュレータＯＰ２の出力との間に電流経路を形成する動作回路に対し、電源電圧を出力する。
【選択図】 図１

Description

本発明は、電源回路、表示ドライバ及び表示装置に関する。

従来より、電子機器に用いられる液晶パネル（広義には、表示パネル。更に広義には、電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下ＴＦＴと略す。）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

このような液晶パネルを駆動する液晶ドライバ（表示ドライバ）は、液晶パネルの表示特性に応じて最適な駆動を実現する必要がある。そのため液晶パネルの表示特性のバラツキを考慮して、液晶ドライバは、駆動電圧や駆動タイミングの調整等の種々の制御ができるようになっている。液晶ドライバのこれらの制御を行うための制御データは、該液晶ドライバに内蔵又は外付けされるワンタイムＰＲＯＭ（one-time Programmable Read Only Memory：以下、ＯＴＰメモリ）（広義には、不揮発性メモリ）に予め記憶されている。液晶ドライバは、この制御データを読み出すことで、最適な表示特性が得られるように液晶パネルを駆動する。
特開２００２−１３２２３１号公報

しかしながら、ＯＴＰメモリに記憶された制御データを読み出すメモリ読み出し回路が、メモリ読み出し動作を開始すると、大きな電流が流れ、該メモリ読み出し回路に接続された電源線の電源電圧が揺らいでしまうことがあった。特にメモリ読み出し動作に伴う電源電圧の揺らぎが、液晶ドライバの電源電圧の揺らぎとなり、液晶パネルの表示画像の画質に悪影響を及ぼす場合があった。

従って、メモリ読み出し動作に伴う電源電圧の揺らぎを、液晶パネルの表示画像の画質に影響を与えないようにすることが望ましい。しかも、消費電流の増加を抑えて、この影響を与えないようにすることが望ましい。

本発明は以上のような課題に鑑みてなされたものであり、その目的とするところは、消費電流の増加を抑えつつ、所定の動作に起因する電源電圧の変動による表示画像の劣化を防止する電源回路、表示ドライバ及び表示装置を提供することにある。

上記課題を解決するために本発明は、表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１の電圧供給回路と、前記第１及び第２の電源線に接続され、前記基準電圧に基づいて前記駆動回路の動作回路の電源電圧を出力する第２の電圧供給回路とを含み、前記第１の電圧供給回路が、前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を前記駆動回路に出力し、前記第２の電圧供給回路が、前記第１の電源線及び前記第２の電圧供給回路の出力に接続され所定の動作時に前記第１の電源線及び前記第２の電圧供給回路の出力との間に電流経路を形成する前記動作回路に対し、電源電圧を出力する電源回路に関係する。

本発明においては、表示パネルの駆動電圧を生成するための生成元電圧となる第１の電源電圧と、動作回路の電源電圧とを、同じ基準電圧に基づいて別個に（別系統で）生成される。これにより、動作回路が所定の動作を行って、その動作時に貫通電流が発生する電流経路を形成し、該動作回路の電源電圧が変動したとしても、第１の電源電圧が変動することがなくなる。表示パネルの駆動電圧の生成元電圧（昇圧元電圧）として第１の電源電圧を用いたとしても、動作回路の所定の動作に起因して駆動電圧の揺らぎが発生することがなくなり、表示画像の劣化を防止できるようになる。

また本発明に係る電源回路では、前記第１の電圧供給回路の出力と前記第２の電圧供給回路の出力との間に挿入されたダイオード素子を含み、前記第１の電圧供給回路の出力から前記第２の電圧供給回路の出力への方向が順方向となるように前記ダイオード素子が挿入されていてもよい。

本発明によれば、電位が低下する可能性のある動作回路の電源電圧の電位を補正する形でダイオード素子が機能する。従って、ダイオード素子の順方向の電圧降下があるものの、第１の電源電圧と動作回路の電源電圧とをほぼ同じ電位となる。これにより、動作回路と、第１の電源電圧を動作電源電圧とする回路との間で送受信される信号の振幅をほぼ同じレベルにすることができ、両回路間のインタフェースを正確に実現できる。

また本発明に係る電源回路では、前記第１の電圧供給回路の出力と前記第２の電圧供給回路の出力との間に挿入された抵抗素子を含むことができる。

本発明によれば、動作回路と、第１の電源電圧を動作電源電圧とする回路との間で送受信される信号の振幅をほぼ同じレベルにすることができ、両回路間のインタフェースを正確に実現できる。

また本発明に係る電源回路では、前記駆動回路の非駆動期間において、前記第２の電圧供給回路が、前記動作回路の電源電圧を出力し、前記駆動回路の駆動期間において、前記第２の電圧供給回路の動作電流が停止又は制限されてもよい。

本発明によれば、上記の効果に加えて、動作回路の動作を駆動回路の非駆動期間のみに限定したので、駆動回路の駆動期間に表示パネルの表示画像への影響を確実に無くすことができる。また、動作回路が動作しない駆動回路の駆動期間に、第２の電圧供給回路の動作を停止したので、消費電流を削減でき、低消費電力化を図ることができる。

また本発明は、表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１の電圧供給回路と、前記第１及び第２の電源線に接続され、前記基準電圧に基づいて前記駆動回路の動作回路の電源電圧を出力する第２の電圧供給回路とを含み、前記第１の電圧供給回路が、前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を前記駆動回路に出力し、前記駆動回路の非駆動期間において、前記第２の電圧供給回路が、前記第１の電源線及び前記第２の電圧供給回路の出力に接続され所定の動作時に前記第１の電源線及び前記第２の電圧供給回路の出力との間に電流経路を形成する前記動作回路に対し、電源電圧を出力し、前記駆動回路の駆動期間において、前記第２の電圧供給回路の動作電流が停止又は制限される電源回路に関係する。

本発明によれば、動作回路の動作を駆動回路の非駆動期間のみに限定したので、駆動回路の駆動期間に表示パネルの表示画像への影響を確実に無くすことができる。また、動作回路が動作しない駆動回路の駆動期間に、第２の電圧供給回路の動作を停止したので、消費電流を削減でき、低消費電力化を図ることができる。

また本発明に係る電源回路では、前記第１の電圧供給回路の出力のスルーレートが、前記第２の電圧供給回路の出力のスルーレートより大きくてもよい。

本発明においては、動作回路の動作期間が限定されている場合に、該動作回路に対しては必要なときに電力が供給されればよいため、第２の電圧供給回路のスルーレートを小さくすることにより、第２の電圧供給回路の消費電流を削減できるようになる。

また本発明は、表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１のレギュレータと、ソースに前記駆動回路の動作回路の電源線が接続され、ドレインに前記第２の電源線が接続されるトランジスタと、前記第１のレギュレータの出力と前記動作回路の電源線との間に挿入されたダイオード素子とを含み、前記トランジスタが、エンハンスメント型のｎチャネル型ＭＯＳトランジスタであり、そのゲート電圧が前記第２の電源線の電圧よりも低い電圧であり、前記ダイオード素子が、前記第１のレギュレータの出力から前記動作回路の電源線への方向が順方向となるように挿入され、前記第１のレギュレータが、前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を出力し、前記トランジスタのドレイン電圧が、所定の動作時に前記第１の電源線及び前記動作回路の電源線との間に電流経路を形成する前記動作回路の電源電圧として供給される電源回路に関係する。

本発明においては、表示パネルの駆動電圧を生成するための生成元電圧となる第１の電源電圧と、動作回路の電源電圧とを、同じ基準電圧に基づいて別個に（別系統で）生成される。これにより、動作回路が所定の動作を行って、その動作時に貫通電流が発生する電流経路を形成し、該動作回路の電源電圧が変動したとしても、第１の電源電圧が変動することがなくなる。表示パネルの駆動電圧の生成元電圧（昇圧元電圧）として第１の電源電圧を用いたとしても、動作回路の所定の動作に起因して駆動電圧の揺らぎが発生することがなくなり、表示画像の劣化を防止できるようになる。

更に、トランジスタのドレイン電圧を動作回路の電源電圧として供給するようにしたので、構成を簡素化できる上に、例えばレギュレータによって電源電圧を供給する場合に比べて消費電流（動作電流、待機電流）を削減できるようになる。

また本発明に係る電源回路では、前記トランジスタのゲート電圧が、前記基準電圧と該トランジスタの閾値電圧との和の電圧に固定されていてもよい。

本発明によれば、トランジスタのドレイン電圧を、基準電圧と等しくできるようになるので、第１の電源電圧を動作電源電圧とする回路と、動作回路の回路設計を容易化できる。

また本発明は、表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１のレギュレータと、ソースに前記駆動回路の動作回路の電源線が接続され、ドレインに前記第２の電源線が接続されるトランジスタと、前記第１のレギュレータの出力と前記動作回路の電源線との間に挿入されたダイオード素子とを含み、前記ダイオード素子が、前記第１のレギュレータの出力から前記動作回路の電源線への方向が順方向となるように挿入され、前記第１のレギュレータが、前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を前記駆動回路に出力し、前記駆動回路の駆動期間において、前記トランジスタのソース・ドレイン間が電気的に切断され、前記駆動回路の非駆動期間において、前記トランジスタのソース・ドレイン間が電気的に接続されると共に、該トランジスタのドレイン電圧が、所定の動作時に前記第１の電源線及び前記動作回路の電源線との間に電流経路を形成する前記動作回路の電源電圧として供給される電源回路に関係する。

本発明においては、表示パネルの駆動電圧を生成するための生成元電圧となる第１の電源電圧と、動作回路の電源電圧とを、同じ基準電圧に基づいて別個に（別系統で）生成される。これにより、動作回路が所定の動作を行って、その動作時に貫通電流が発生する電流経路を形成し、該動作回路の電源電圧が変動したとしても、第１の電源電圧が変動することがなくなる。表示パネルの駆動電圧の生成元電圧（昇圧元電圧）として第１の電源電圧を用いたとしても、動作回路の所定の動作に起因して駆動電圧の揺らぎが発生することがなくなり、表示画像の劣化を防止できるようになる。

更に、トランジスタのドレイン電圧を動作回路の電源電圧として供給するようにしたので、構成を簡素化できる上に、例えばレギュレータによって電源電圧を供給する場合に比べて消費電流（動作電流、待機電流）を削減できるようになる。

また本発明に係る電源回路では、前記トランジスタが、エンハンスメント型のｎチャネル型ＭＯＳトランジスタであり、そのゲートに、前記非駆動期間では、前記基準電圧と該ＭＯＳトランジスタの閾値電圧との和の電圧又は前記第２の電源線の電圧より低い電圧のゲート信号が供給されてもよい。

また本発明に係る電源回路では、前記ダイオード素子に代えて、前記第１のレギュレータの出力と前記動作回路の電源線との間に挿入された抵抗素子を含むことができる。

また本発明に係る電源回路では、前記動作回路が、メモリ読み出し回路であり、前記メモリ読み出し回路が、前記駆動回路を制御するための制御データを記憶する不揮発性メモリのデータを読み出すための回路であってもよい。

また本発明は、複数の走査線及び複数のデータ線を有する表示パネルの前記複数のデータ線を階調データに基づいて駆動するデータ線駆動回路と、駆動回路としての前記データ線駆動回路に、前記表示パネルの駆動電圧を生成するための生成元電圧として前記第１の電源電圧を出力する上記のいずれか記載の電源回路とを含む表示ドライバに関係する。

また本発明に係る表示ドライバでは、前記データ線駆動回路を制御するための制御データを記憶する不揮発性メモリを含み、前記動作回路が、前記不揮発性メモリのデータを読み出すためのメモリ読み出し回路であってもよい。

また本発明に係る表示ドライバでは、前記複数の走査線を走査する走査線駆動回路を含むことができる。

本発明によれば、所定の動作に起因する電源電圧の変動による表示画像の劣化を防止する表示ドライバを提供できる。

また本発明は、複数の走査線と、複数のデータ線と、前記複数の走査線及び複数のデータ線により特定される複数の画素と、前記複数のデータ線を駆動する上記のいずれか記載の表示ドライバとを含む表示装置に関係する。

本発明によれば、所定の動作に起因する電源電圧の変動による表示画像の劣化を防止する表示装置を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 電源回路
１．１ 第１の実施形態
図１に、第１の実施形態における電源回路の構成例の図を示す。

第１の実施形態における電源回路１０は、制御回路１２及び動作回路の電源電圧を出力する。動作回路は、所定の動作時に貫通電流が流れる経路を形成する。このとき動作回路は、該所定の動作により生成信号を生成し、該生成信号を制御回路１２に対して出力することができる。そして制御回路１２は、動作回路からの生成信号を受けて所定の制御信号を生成する。

このような動作回路として、例えば不揮発性メモリに記憶された制御データを読み出すメモリ読み出し回路１４がある。この場合、制御回路１２は、例えば制御レジスタ１３を有し、該制御レジスタ１３に不揮発性メモリから読み出された制御データを格納し、制御レジスタ１３に格納された制御データに基づいて制御信号を生成する。

以下では、第１の実施形態における電源回路１０が表示パネル（液晶パネル）を駆動する駆動回路（表示ドライバ）に適用された場合について説明する。しかしながら、本発明の適用がこの種の駆動回路への適用に限定されるものではないことは当然である。制御回路１２としては、電力が常時供給される回路であればよい。また動作回路としては、周期的に電力が供給されたときにその機能を実現できる回路であればよい。

駆動回路は、表示パネルの表示特性に応じて最適な駆動を実現する必要がある。そのため、例えばＯＴＰメモリに予め制御データを記憶させておき、この制御データを駆動回路が読み出す。そして駆動回路は、該制御データに基づいて最適な表示特性が得られるように液晶パネルを駆動する。このような駆動回路は制御回路１２を含み、該制御回路１２が、読み出された制御データに対応した制御信号に基づいて駆動回路を制御する。このような制御回路１２は、表示パネルの駆動に起因したノイズの影響を無くすために、ＯＴＰメモリに対して読み出し動作（所定の動作）を周期的に行って、制御回路１２の制御レジスタ１３に制御データを繰り返し書き込む動作（リフレッシュ動作）を行う。

第１の実施形態における電源回路１０は、第１のレギュレータ（第１の電圧供給回路）ＯＰ１、第２のレギュレータ（第２の電圧供給回路）ＯＰ２を含む。第１及び第２のレギュレータＯＰ１、ＯＰ２のそれぞれは、ボルテージフォロワ接続された演算増幅器により構成される。

第１のレギュレータＯＰ１は、第１及び第２の電源線ＰＬ１、ＰＬ２に接続され、基準電圧Ｖｒｅｆに基づいて第１の電源電圧ＶＯＵＴ１を出力する。第１の電源線ＰＬ１には、システム接地電源電圧ＶＳＳが供給される。第２の電源線ＰＬ２には、外部供給電源電圧ＶＤＤが供給される。

第１の電源電圧ＶＯＵＴ１は、表示パネルの駆動電圧（データ電圧、走査電圧）を生成するための生成元電圧である。即ち、第１の電源電圧ＶＯＵＴ１を昇圧（降圧）することで、表示パネルの駆動電圧が生成される。従って第１のレギュレータＯＰ１は、駆動回路の駆動電圧を生成するための生成元電圧として、該駆動回路に第１の電源電圧ＶＯＵＴ１を出力する。

第２のレギュレータＯＰ２は、第１及び第２の電源線ＰＬ１、ＰＬ２に接続され、基準電圧Ｖｒｅｆに基づいて駆動回路のメモリ読み出し回路（動作回路）１４の電源電圧として第２の電源電圧ＶＯＵＴ２を出力する。

メモリ読み出し回路１４は、第１の電源線ＰＬ１及び第２のレギュレータＯＰ２の出力に接続され、ＯＴＰメモリに対するメモリ読み出し動作（所定の動作）を行って生成されたリードデータ信号（生成信号）を制御回路１２に対して出力する。このとき、メモリ読み出し回路１４では、第１の電源線ＰＬ１及び第２のレギュレータＯＰ２の出力との間に電流経路が形成され、貫通電流が流れる。

また図１では、制御回路１２が、第１の電源線ＰＬ１と第１のレギュレータＯＰ１の出力とに接続されている。制御回路１２は、メモリ読み出し回路１４からのリードデータ信号を受けて駆動回路を制御する制御信号を生成する。より具体的には、制御回路１２は、制御レジスタ１３を含み、制御レジスタ１３には、メモリ読み出し回路１４によって読み出されたＯＴＰメモリからの制御データが書き込まれる。そして制御回路１２は、制御レジスタ１３に書き込まれた制御データに基づいて、制御信号を生成する。

１．１．１ 比較例
ここで第１の実施形態における電源回路１０の効果について説明するため、まず第１の実施形態と対比するための比較例について説明する。

図２に、比較例における電源回路の構成を示す。但し、図１と同一部分には同一符号を付し適宜説明を省略する。

比較例における電源回路２０では、第１のレギュレータＯＰ１を含む。第１のレギュレータＯＰ１は、基準電圧Ｖｒｅｆに基づいて第１の電源電圧ＶＯＵＴ１を出力する。第１の電源線ＰＬ１及び第１のレギュレータＯＰ１の出力には、制御回路１２及びメモリ読み出し動作回路１４が接続されている。比較例では、第１の実施形態と異なり、メモリ読み出し回路１４が、第１のレギュレータＯＰ１の出力を電源電圧として動作する。

１．１．２ ＯＴＰメモリのメモリ読み出し動作
図３に、図２のメモリ読み出し回路１４とＯＴＰメモリ３０との接続関係を示す。

図３では、説明の便宜上、ＯＴＰメモリが５ビットの制御データを記憶するものとし、その構成を簡略化している。メモリ読み出し回路１４は、メモリ制御回路４０（図１、図２では図示せず）に含まれる。ＯＴＰメモリ３０は、複数のＯＴＰセルＣ０〜Ｃ４とリファレンスセルＲＣとを含む。ＯＴＰセルＣ０〜Ｃ４の各セルとリファレンスセルＲＣとは、それぞれ１ビットのデータを記憶し、それぞれほぼ同様の回路構成及びレイアウト構成を有する。

メモリ読み出し回路１４が、メモリ読み出し動作を行うと、ＯＴＰメモリ３０に対して、図示しないチップセレクト信号（出力イネーブル信号）及びリード制御信号ＸＲＥＡＤを出力する。ＯＴＰメモリ３０は、リファレンスセルＲＣからの参照信号レベルを基準にリードデータ信号を出力する。即ち、ＯＴＰメモリ３０のメモリ読み出し動作では、リファレンスセルＲＣがＯＴＰセルＣ０〜Ｃ４に対して参照信号を出力し、ＯＴＰセルＣ０〜Ｃ４が該参照信号レベルを基準に、リードデータ信号を出力する。このリードデータ信号は、メモリ読み出し回路１４を介して制御レジスタ１３に伝達される。

図４に、ＯＴＰセルＣ０の構成例を示す。ここでは、ＯＴＰセルＣ０の構成を示すが、ＯＴＰセルＣ１〜Ｃ４の構成も同様である。なお図４では、各金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタのオン状態又はオフ状態を示しているが、後述のように読み出し動作における各ＭＯＳトランジスタの状態を示している。

図４に示すＯＴＰセルＣ０に対して、リファレンスセルＲＣは、ＲＥＦ入力が省略され、判定用トランジスタＤＴＲのゲートとドレインとが接続された状態にされる。リファレンスセルＲＣの出力（ＲＱ）が、ＯＴＰセルＣ０のＲＥＦ入力となるので、リファレンスセルＲＣ及びＯＴＰセルＣ０の判定用トランジスタＤＴＲには同じゲート電圧が印加されることになる。

初期設定時、メモリ制御回路４０は、ＯＴＰメモリ３０に制御データを書き込む。この初期設定は、製造工程において行われ、例えば特性検査後の結果を反映させた制御データが書き込まれる。このようなＯＴＰメモリ３０に書き込まれた制御データを読み出す際には、メモリ読み出し回路１４がリード制御信号ＸＲＥＡＤを各ＯＴＰセルＣ０〜Ｃ４の入力ＲＤに出力する。これにより、ＯＴＰメモリ３０は、制御データを出力する。

図５に、メモリ制御回路４０がＯＴＰセルＣ０に対してスタンバイ、書き込み及び読み出しの各動作を行うときの動作説明図を示す。図５では、電圧ＶＰの値と、保護信号ＸＰＲＯＴ、リード制御信号ＸＲＥＡＤ及び書き込み信号ＷＲＲＯＭの信号レベルと、図４に示す各ＭＯＳトランジスタの動作状態を示している。

図４のＯＴＰセルＣ０に対してスタンバイ動作を行う場合（読み出し又は書き込みの何れも行わない場合）、メモリ制御回路４０は、図５に示すように、保護トランジスタＰＴＲのゲートにＬレベルの保護信号ＸＰＲＯＴを出力する。従って、図５に示すように、保護トランジスタＰＴＲがオン状態となり、フローティングゲート・トランジスタＰＲＯＭのソース及びドレインが同電位になる。このため、フローティングゲート・トランジスタＰＲＯＭのフローティングゲートに注入された電荷の引き抜きを抑える。

初期設定時に図４のＯＴＰセルＣ０に対して書き込み動作を行う場合、メモリ制御回路４０は、電圧ＶＰを書き込み用電圧ＶＷＲ（例えば７Ｖ）に設定する。またメモリ制御回路４０は、書き込み用トランジスタＷＴＲのゲートに図５に示すようにＨレベルの書き込み信号ＷＲＲＯＭを出力する。これにより、書き込み用トランジスタＷＴＲは図５に示すようにオン状態となる。従ってフローティングゲート・トランジスタＰＲＯＭのソースに電圧ＶＷＲが印加され、フローティングゲート・トランジスタＰＲＯＭのドレインにはシステム接地電源電圧ＶＳＳが印加される。このようにフローティングゲート・トランジスタＰＲＯＭに高電圧（書き込み用電圧ＶＷＲ）が印加されたときに流れるソース・ドレイン間の電流により発生したホットエレクトロンが、フローティングゲートに注入される。このとき、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に導通状態となる。

そして、図４のＯＴＰセルＣ０に対して読み出し動作を行う場合は、メモリ制御回路４０のメモリ読み出し回路１４は、図５に示すようにＬレベルのリード制御信号ＸＲＥＡＤを読み出し用トランジスタＲＴＲのゲートに出力し、Ｌレベルの書き込み信号ＷＲＲＯＭを書き込み用トランジスタＷＴＲのゲートに出力する。これにより、読み出し用トランジスタＲＴＲはオン状態となり、トランジスタＴＲ１、トランジスタＴＲ２及び書き込み用トランジスタＷＴＲはオフ状態となる。また、メモリ読み出し回路１４は、保護トランジスタＰＴＲのゲートにＨレベルの保護信号ＸＰＲＯＴを出力する。

更に、メモリ制御回路４０（メモリ読み出し回路１４）は、図５に示すように電圧ＶＰを読み出し用電圧ＶＲＤ（例えば３Ｖ）に設定する。また、判定用トランジスタＤＴＲのゲートにはリファレンスセルＲＣの出力が供給される。この読み出し動作を行う場合には、リファレンスセルＲＣに対しても同様に読み出し動作を行うため、リファレンスセルＲＣからの出力が、ＯＴＰセルＣ０に供給される。

図４のフローティングゲート・トランジスタＰＲＯＭに対して書き込み動作が行われている場合、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に導通状態となるので、図４の第１及び第２のノードＮＤ１、ＮＤ２に電流が流れる。即ち、第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２がオン状態となる。第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２は互いに同サイズに設計されているので、各出力用トランジスタＱＴＲ１、ＱＴＲ２のそれぞれの電流供給能力は同じである。つまり、各出力用トランジスタＱＴＲ１、ＱＴＲ２のゲートがノードＮＤ１に接続されているので、第１の出力用トランジスタＱＴＲ１のオン抵抗は、第２の出力用トランジスタＱＴＲ２と同様に小さくなる。また、判定用トランジスタＤＴＲのゲートにはリファレンスセル１１０の出力が供給されているので、判定用トランジスタＤＴＲはオン状態となるが、リファレンスセルＲＣの出力電圧は比較的高い電圧に設定されているため、判定用トランジスタＤＴＲの電流供給能力は、第１の出力用トランジスタＱＴＲ１の電流供給能力より小さい。つまり、判定用トランジスタＤＴＲのオン抵抗よりも第１の出力用トランジスタＱＴＲ１のオン抵抗が小さくなるので、図４のＯＴＰセルＣ０の出力ＲＱの電圧は、Ｌレベルの電圧（システム接地電源電圧ＶＳＳより若干高い電圧）となる。

ところが、図４のフローティングゲート・トランジスタＰＲＯＭに対して書き込み動作が行われていない場合、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に非導通状態となるので、第１及び第２のノードＮＤ１、ＮＤ２に電流が流れない。これにより、第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２は図５に示されるようにオフ状態となる。これにより、第１の出力用トランジスタＱＴＲ１のオン抵抗は判定用トランジスタＤＴＲのオン抵抗よりも十分大きくなるので、図４のＯＴＰセルＣ０の出力ＲＱの電圧は、Ｈレベルの電圧（読み出し電圧ＶＲＤより若干低い電圧）となる。

第１の実施形態では、リファレンスセルＲＣがＯＴＰセルＣ０のフローティングゲート・トランジスタＰＲＯＭと同一サイズ、同一構造のフローティングゲート・トランジスタＲＰＲＯＭを含むので、ＯＴＰセルＣ０の特性の劣化と、リファレンスセルＲＣの特性の劣化とが同様である。これにより、ＯＴＰメモリ３０が記憶する制御データの信頼性を向上させることができる。

このような制御データとしては、基準電圧Ｖｒｅｆの補正データ、表示特性パラメータ（例えば、階調情報、発振周波数、ＰＷＭの設定情報等）や、表示パネル又は駆動回路の固有情報（例えば製品番号、ＩＤナンバー、ロットナンバー等）がある。基準電圧Ｖｒｅｆの補正データによって、第１及び第２の電源線ＰＬ１、ＰＬ２の間の電圧の抵抗分割比を変更して、該抵抗分割比によって第１及び第２の電源線ＰＬ１、ＰＬ２の間の電圧を抵抗分割した基準電圧Ｖｒｅｆのレベルを調整できる。また階調情報には例えばＦＲＣ（フレームレートコントロール）駆動方式に用いられるフレームレートなどが考えられる。また、ＰＷＭの設定情報には、階調クロックパルスのパルスの立ち上がりタイミングの設定情報などが考えられる。

ところで、書き込み動作が行われたＯＴＰセルＣ０に対して読み出し動作を行う場合、図４に示すように読み出し用トランジスタＲＴＲがオン状態となり、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に導通なので、第２の出力用トランジスタＱＴＲ２がオン状態となる。従って、図４の電流経路Ｐ１が形成され、貫通電流が流れる。

従って、読み出し用電圧ＶＲＤ（例えば３Ｖ）が第１の電源電圧ＶＯＵＴ１と共用されている場合には、図６に示すように第１の電源電圧ＶＯＵＴ１の変動（揺らぎ）を発生させる。そして第１の電源電圧ＶＯＵＴ１は、表示パネルの駆動電圧の生成元電圧（昇圧元電圧）として用いられるため、駆動電圧の揺らぎにより表示パネルの表示画像の劣化を招く場合があった。

以上のようなＯＴＰメモリ３０の読み出し動作を行う比較例に対して、図１に示す第１の実施形態の電源回路１０は、表示パネルの駆動電圧を生成するための生成元電圧と、メモリ読み出し回路１４の電源電圧とを、同じ基準電圧に基づいて別個に（別系統で）生成する。従って、メモリ読み出し回路１４がメモリ読み出し動作を行ったとしても、第１の電源電圧ＶＯＵＴ１が変動することがなくなる。そのため、第１の電源電圧ＶＯＵＴ１を、表示パネルの駆動電圧の生成元電圧（昇圧元電圧）として用いたとしても、メモリ読み出し動作に起因して駆動電圧の揺らぎが発生することがなくなり、表示画像の劣化を防止できるようになる。

なおメモリ読み出し回路（動作回路）１４は、上述のメモリ読み出し動作を所定期間のみ行うことが望ましい。より具体的には、メモリ読み出し回路１４は、メモリ読み出し動作を駆動回路の非駆動期間（非表示期間、帰線期間）のみ行うことが考えられる。この場合、メモリ読み出し回路１４は、周期的にメモリ読み出し動作を行うということができ、メモリ読み出し動作に起因する電源電圧の変動の表示画像への影響を無くすことができる。第１の実施形態においても、メモリ読み出し回路１４のメモリ読み出し動作を駆動回路の非駆動期間（非表示期間、帰線期間）のみ行うことが望ましいが、このような動作期間の制御を不要にして制御の簡素化を図ることができる点でも効果がある。

１．２ 第２の実施形態
本発明は、図１に示す第１の実施形態における電源回路に限定されるものではない。第１の実施形態では、第１及び第２の電源電圧ＶＯＵＴ１、ＶＯＵＴ２が異なり、メモリ読み出し回路１４からのリードデータ信号を受ける制御レジスタ１３に、正確に制御データを格納することができない場合がある。そこで、第２の実施形態における電源回路では、第１の実施形態における電源回路１０に対して、ダイオード素子が追加されている。

図７に、第２の実施形態における電源回路の構成例の図を示す。但し、図７において、図１に示す第１の実施形態と同一の部分には同一の符号を付し、適宜説明を省略する。

第２の実施形態における電源回路５０は、ダイオード素子Ｄ１を含む。ダイオード素子Ｄ１は、第１のレギュレータＯＰ１の出力と第２のレギュレータＯＰ２の出力との間に挿入される。そして、第１のレギュレータＯＰ１の出力から第２のレギュレータＯＰ２の出力への方向が順方向となるように、ダイオード素子Ｄ１が挿入される。即ち、ダイオード素子Ｄ１のアノード側（陽極）には、第１のレギュレータＯＰ１の出力が接続される。そしてダイオード素子Ｄ１のカソード側（陰極）には、第２のレギュレータＯＰ２の出力が接続される。

こうすることで、第１及び第２のレギュレータＯＰ１、ＯＰ２が出力する第１及び第２の電源電圧ＶＯＵＴ１、ＶＯＵＴ２が、ダイオード素子Ｄ１の順方向の電圧降下があるもののほぼ同じ電位となる。従って、図７において、メモリ読み出し回路１４からのリードデータ信号の振幅と、制御レジスタ１３の動作電源電圧とをほぼ同じレベルにすることができ、メモリ読み出し回路１４からのリードデータ信号に対応した制御データを制御レジスタ１３に正確に書き込むことができるようになる。

またダイオード素子Ｄ１のカソード側を第２のレギュレータＯＰ２の出力に接続するようにしたので、第２のレギュレータＯＰ２と、第１のレギュレータＯＰ１とにより、電位が低下する可能性のある第２の電源電圧ＶＯＵＴ２の電位を補正する形でその電位を維持させることができるようになる。

更に第１のレギュレータＯＰ１の出力のスルーレート（slew rate）が、第２のレギュレータＯＰ２の出力のスルーレートより大きいことが望ましい。ここで、レギュレータの出力のスルーレートとは、出力電圧の単位時間当たりの変化率ということができる。従って、第１のレギュレータＯＰ１の出力のスルーレートが、第２のレギュレータＯＰ２の出力のスルーレートより大きいとき、所定の電圧に達するまでの時間が、第１のレギュレータＯＰ１の方が第２のレギュレータＯＰ２より短いことを意味する。

特に、上述のように、第２の電源電圧ＶＯＵＴ２に接続されるメモリ読み出し回路１４が、メモリ読み出し動作を所定期間（駆動回路の非駆動期間）のみ周期的に行う場合には、必要なときに電力が供給されればよい。従って、第２のレギュレータＯＰ２の出力のスルーレートを小さくすることで第２のレギュレータＯＰ２の消費電力を削減することができるようになる。これに対して、第１の電源電圧ＶＯＵＴ１に接続される制御回路１２は定常的に安定した電力が供給される必要があるので、第１のレギュレータＯＰ１は、第２のレギュレータＯＰ２の出力のスルーレートより大きいスルーレートを有することが望ましい。

なお第２の実施形態は、図７に示す構成に限定されるものではなく、第１及び第２の電源電圧ＶＯＵＴ１、ＶＯＵＴ２が、同じ電位又は所与の電位差を保てるようにできればよい。

図８に、第２の実施形態の変形例における電源回路の構成例の図を示す。但し、図７に示す第２の実施形態と同一の部分には同一の符号を付し、適宜説明を省略する。

第２の実施形態の変形例における電源回路６０が、図７に示す第２の実施形態における電源回路５０と異なる点は、ダイオード素子Ｄ１に代えて抵抗素子Ｒ１が挿入されている点である。即ち、本変形例における電源回路６０では、抵抗素子Ｒ１が、第１のレギュレータＯＰ１の出力と第２のレギュレータＯＰ２の出力との間に挿入される。

抵抗素子Ｒ１の抵抗値は、メモリ読み出し回路１４のメモリ読み出し動作によって発生する貫通電流の大きさに応じて決められる。この場合、抵抗素子Ｒ１の抵抗値が、貫通電流によって第２の電源電圧ＶＯＵＴ２の電位の降下幅が大きくならないような値であることが望ましい。

１．３ 第３の実施形態
第３の実施形態では、第２の実施形態の第２のレギュレータＯＰ２の動作が非駆動期間指示信号ＮＤＰ１により制御される。

図９に、第３の実施形態における電源回路の構成例の図を示す。但し、図７に示す第２の実施形態と同一の部分には同一の符号を付し、適宜説明を省略する。

第３の実施形態における電源回路７０では、第２のレギュレータＯＰ２の動作電流が非駆動期間指示信号ＮＤＰ１により制御される。非駆動期間指示信号ＮＤＰ１は、駆動回路の非駆動期間（帰線期間）にアクティブとなり、駆動回路の駆動期間にインアクティブとなる信号である。この非駆動期間指示信号ＮＤＰ１は、制御回路１２によって生成される。

第２のレギュレータＯＰ２を構成する演算増幅器は電流源を有し、該電流源が発生する動作電流が、インアクティブとなった非駆動期間指示信号ＮＤＰ１によって停止又は制限された場合、第２のレギュレータＯＰ２の出力がハイインピーダンス状態に設定される。従って、第２のレギュレータＯＰ２は、駆動回路の駆動期間では第２の電源電圧ＶＯＵＴ２の供給を停止し、該駆動回路の非駆動期間では第２の電源電圧ＶＯＵＴ２を供給する。

従って、駆動回路の非駆動期間のみメモリ読み出し回路１４を動作させて、制御レジスタ１３に制御データを書き込むリフレッシュ動作を行うことができる。非駆動期間では、駆動回路が表示パネルを駆動しないため、メモリ読み出し回路１４のメモリ読み出し動作によって表示パネルの表示画像を劣化させることがなくなる。

しかも、メモリ読み出し回路１４がメモリ読み出し動作を行う非駆動期間のみ第２のレギュレータＯＰ２を動作させ、メモリ読み出し回路１４がメモリ読み出し動作を行わない駆動期間では第２のレギュレータＯＰ２の動作電流を停止又は制限するので、消費電流を大幅に削減できるようになる。

なお図９では、第２の実施形態と同様に、第１及び第２のレギュレータＯＰ１、ＯＰ２の出力がダイオード素子Ｄ１を介して接続されているが、該ダイオード素子Ｄ１が省略された構成であってもよい。この場合、電源回路７０は、基準電圧Ｖｒｅｆに基づいて第１の電源電圧ＶＯＵＴ１を出力する第１のレギュレータＯＰ１と、基準電圧Ｖｒｅｆに基づいて駆動回路のメモリ読み出し回路（動作回路）１４の電源電圧である第２の電源電圧ＶＯＵＴ２を出力する第２のレギュレータＯＰ２を含むということができる。そして、第１のレギュレータＯＰ１が、駆動回路の駆動電圧を生成するための生成元電圧として第１の電源電圧ＶＯＵＴ１を駆動回路に出力するということができる。更に駆動回路の非駆動期間において、第２のレギュレータＯＰ２が、第１の電源線ＰＬ１及び第２のレギュレータＯＰ２の出力に接続され所定の動作時に第１の電源線ＰＬ１及び第２のレギュレータＯＰ２の出力との間に電流経路を形成するメモリ読み出し回路１４に対し、電源電圧を出力し、駆動回路の駆動期間において、第２のレギュレータＯＰ２の動作電流が停止又は制限されるということができる。

その一方で、図９に示すようにダイオード素子Ｄ１を設けた方が望ましい。この場合、駆動期間であってもダイオード素子Ｄ１を介して、メモリ読み出し回路１４に対して電源電圧が供給されるため、非駆動期間になったときにメモリ読み出し動作を早く開始できるようになるからである。

図１０（Ａ）、（Ｂ）に、非駆動期間の説明図を示す。

図１０（Ａ）は、１垂直走査期間が駆動期間及び非駆動期間を有する場合を示している。この場合、非駆動期間指示信号ＮＤＰ１は、いわゆる垂直帰線期間においてアクティブとなる信号ということができる。例えば、１垂直走査期間の最初の水平走査期間から表示ライン数に対応した最後の水平走査期間までを駆動期間とし、該駆動期間の終了後から次の垂直走査期間の開始までを非駆動期間とすることができる。

図１０（Ｂ）は、１水平走査期間が駆動期間及び非駆動期間を有する場合を示している。この場合、非駆動期間指示信号ＮＤＰ１は、いわゆる水平帰線期間においてアクティブとなる信号ということができる。例えば、１水平走査期間の前半の所定の期間を駆動期間とし、該駆動期間の終了後から次の水平走査期間の開始までを非駆動期間とすることができる。

次に、図１０（Ａ）に示す場合の非駆動期間指示信号ＮＤＰ１の生成例について説明する。

図１１に、非駆動期間指示信号生成回路の構成例のブロック図を示す。

図１２に、図１１の非駆動期間指示信号生成回路の動作例のタイミング図を示す。

制御回路１２が、この非駆動期間指示信号生成回路を含むことができる。制御回路１２には、１水平走査期間を規定するラッチパルスＬＰ、表示パネルライン数Ｒ（Ｒ＞０、Ｒは整数）、表示ライン数Ｐ（０＜Ｐ≦Ｒ、Ｐは整数）が入力される。ここで１ラインは、１水平走査に相当する。また表示パネルライン数Ｒが、予めＯＴＰメモリ３０に記憶されるものとする。また表示ライン数Ｐが、駆動回路を制御するホスト（表示コントローラ）によって設定される制御データであるものとする。

カウンタＣＮＴは、ラッチパルスＬＰの立ち上がりでカウント値ＣＯＵＮＴをインクリメントする。カウンタＣＮＴは、リセット入力信号の立ち上がりエッジでカウント値ＣＯＵＮＴを初期値に戻す（Ａ１）。

第１のコンパレータＣＭＰ１は、表示ライン数Ｐとカウント値ＣＯＵＮＴとの一致検出を行うマグニチュードコンパレータである。第１のコンパレータＣＭＰ１は、表示ライン数Ｐとカウント値ＣＯＵＮＴとの一致を検出したとき、１パルスの検出信号ＲＥＳ１を出力する（Ａ２）。

第２のコンパレータＣＭＰ２は、表示パネルライン数Ｒとカウント値ＣＯＵＮＴとの一致検出を行うマグニチュードコンパレータである。第２のコンパレータＣＭＰ２は、表示パネルライン数Ｒとカウント値ＣＯＵＮＴとの一致を検出したとき、１パルスの検出信号ＲＥＳ２を出力する（Ａ３）。

リセットセットフリップフロップＲＳＦは、検出信号ＲＥＳ１の立ち下がりエッジによりリセットされ（Ａ４）、検出信号ＲＥＳ２の立ち下がりエッジによりセットされる（Ａ５）非駆動期間指示信号ＮＤＰ１を生成する。この非駆動期間指示信号ＮＤＰ１は、図１０（Ａ）に示す垂直帰線期間を指定できる。

第３の実施形態では、このように指定生成された非駆動期間指示信号ＮＤＰ１がＨレベルのとき、第２のレギュレータＯＰ２の動作電流が停止又は制限され、非駆動期間指示信号ＮＤＰ１がＬレベルのとき、第２のレギュレータＯＰ２が動作し第２の電源電圧ＶＯＵＴ２を出力する。

なお第３の実施形態は、図９に示す構成に限定されるものではない。第２の実施形態と同様に、第１のレギュレータＯＰ１の出力のスルーレートが、第２のレギュレータＯＰ２の出力のスルーレートより大きいことが望ましい。また、第１及び第２の電源電圧ＶＯＵＴ１、ＶＯＵＴ２が、同じ電位又は所与の電位差を保てるようにできればよく、図９に示すダイオード素子Ｄ１に代えて抵抗素子Ｒ１を挿入しても良い点も、第２の実施形態と同様である。

１．４ 第４の実施形態
第４の実施形態では、図７に示す第２の実施形態における第２のレギュレータＯＰ２に代えて、ＭＯＳトランジスタＱ１が設けられている。

図１３に、第４の実施形態における電源回路の構成例の図を示す。図１３において、図７と同一部分には同一符号を付し、適宜説明を省略する。

第４の実施形態における電源回路８０は、第１のレギュレータＯＰ１とＭＯＳトランジスタ（広義にはトランジスタ）Ｑ１とダイオード素子Ｄ２とを含む。

第１のレギュレータＯＰ１は、第１及び第２の電源線ＰＬ１、ＰＬ２に接続され、基準電圧Ｖｒｅｆに基づいて第１の電源電圧ＶＯＵＴ１を出力する。ＭＯＳトランジスタＱ１のドレインには、駆動回路のメモリ読み出し回路（動作回路）１４の電源線が接続され、該ＭＯＳトランジスタＱ１のソースに第２の電源線ＰＬ２が接続される。そして、ダイオード素子Ｄ２が、第１のレギュレータＯＰ１の出力とメモリ読み出し回路１４の電源線との間に挿入される。より具体的には、このダイオード素子Ｄ１は、第１のレギュレータＯＰ１の出力からメモリ読み出し回路１４の電源線への方向が順方向となるように挿入される。

ＭＯＳトランジスタＱ１は、エンハンスメント型のｎチャネル型ＭＯＳトランジスタであり、ＭＯＳトランジスタＱ１のゲート電圧には電圧ＶＤＤ２が供給されている。この電圧ＶＤＤ２は、第２の電源線ＰＬ２の電圧よりも低い電圧とすることができる。

そして、第１のレギュレータＯＰ１が、駆動回路の駆動電圧を生成するための生成元電圧として第１の電源電圧ＶＯＵＴ１を出力する。またＭＯＳトランジスタＱ１のドレイン電圧が、メモリ読み出し回路１４の電源電圧（第２の電源電圧ＶＯＵＴ２）として供給される。このメモリ読み出し回路１４は、メモリ読み出し動作時に第１の電源線ＰＬ１及びメモリ読み出し動作回路１４の電源線との間に電流経路を形成する。

このような構成により、メモリ読み出し回路１４のメモリ読み出し動作によって、ＭＯＳトランジスタＱ１のドレイン電圧の電位（第２の電源電圧ＶＯＵＴ２の電位）が低下すると、ＭＯＳトランジスタＱ１のソース・ゲート間の電圧差が増大するので、ＭＯＳトランジスタＱ１がオン状態になる。更に、第１の電源電圧ＶＯＵＴ１、ＭＯＳトランジスタＱ１のドレイン電圧（第２の電源電圧ＶＯＵＴ２）が、ダイオード素子Ｄ２の順方向の電圧降下があるもののほぼ同じ電位とすることができる。

ここで、電圧ＶＤＤ２が、基準電圧Ｖｒｅｆと、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔｈとの和に固定されていることが望ましい。この場合、ＭＯＳトランジスタＱ１がオン状態になることによって、第２の電源電圧ＶＯＵＴ２が電圧ＶＤＤ２より閾値電圧Ｖｔｈだけ低い電圧、即ち基準電圧Ｖｒｅｆとすることができる。

このように第４の実施形態では、第２のレギュレータＯＰ２に代えてＭＯＳトランジスタＱ１を採用することで、構成を簡素化できる上に、第２のレギュレータＯＰ２の消費電流（動作電流、待機電流）を削減できるようになる。

なお第４の実施形態では、ＭＯＳトランジスタＱ１として、エンハンスメント型のｎチャネル型ＭＯＳトランジスタを採用したが、これに限定されるものではない。また第２の実施形態の変形例と同様に、ダイオード素子Ｄ２に代えて抵抗素子を挿入することも可能である。

１．５ 第５の実施形態
第５の実施形態では、第４の実施形態のＭＯＳトランジスタが非駆動期間指示信号ＮＤＰ２によってゲート制御される。

図１４に、第５の実施形態における電源回路の構成例の図を示す。ただし、図１３に示す第４の実施形態と同一の部分には同一符号を付し、適宜説明を省略する。

第５の実施形態における電源回路９０では、第４の実施形態におけるＭＯＳトランジスタＱ１に相当するＭＯＳトランジスタＱ２が、制御回路１２からの非駆動期間指示信号ＮＤＰ２によってゲート制御される。この非駆動期間指示信号ＮＤＰ２は、第３の実施形態における非駆動期間指示信号ＮＤＰ１と同じタイミングで変化する信号であり、その生成例は第３の実施形態と同様であるため説明は省略する。

ＭＯＳトランジスタＱ２のソース・ドレイン間は、非駆動期間指示信号ＮＤＰ２によって指定される駆動回路の駆動期間において、電気的に切断される。またＭＯＳトランジスタＱ２のソース・ドレイン間は、非駆動期間指示信号ＮＤＰ２によって指定される駆動回路の非駆動期間において、電気的に接続される。そして、この非駆動期間では、メモリ読み出し回路（動作回路）１４が、メモリ読み出し動作（所定の動作）を行ってその動作時に第１の電源線ＰＬ１及びメモリ読み出し回路１４の電源線との間に電流経路を形成する。

こうすることで、第３の実施形態と同様に、駆動期間ではダイオード素子Ｄ２を介して第１のレギュレータＯＰ１の出力がメモリ読み出し回路１４の電源線と電気的に接続され、非駆動期間では、ＭＯＳトランジスタＱ２が、ゲート電圧より閾値電圧Ｖｔｈだけ低い電圧を第２の電源電圧ＶＯＵＴ２として出力できる。

なお、ＭＯＳトランジスタＱ２が、エンハンスメント型のｎチャネル型ＭＯＳトランジスタとすると、そのゲートには、駆動回路の非駆動期間に、基準電圧Ｖｒｅｆと該ＭＯＳトランジスタＱ２の閾値電圧Ｖｔｈとの和の電圧又は第２の電源線ＰＬ２の電圧より低い電圧に変化する非駆動期間指示信号ＮＤＰ２が供給されることが望ましい。

またＭＯＳトランジスタＱ２として、デプレッション型のトランジスタであってもよい。この場合、駆動回路の非駆動期間にドレイン電流が流れ、駆動回路の駆動期間にソース・ドレイン間が電気的に遮断されるような非駆動期間指示信号ＮＤＰ２をＭＯＳトランジスタＱ２のゲートに供給すればよい。

なお第５の実施形態においても、ダイオード素子Ｄ２に代えて抵抗素子を挿入することも可能である。

２． 表示装置
次に、上述の電源回路が適用されたデータドライバ（表示ドライバ）、及び該データドライバを含む表示装置の構成例について説明する。

図１５に、上述のいずれかの電源回路が適用されたデータドライバを含む表示装置の構成例のブロック図を示す。図１５では、表示装置として液晶装置の構成例を示す。

この液晶装置（広義には表示装置）２１０は、携帯電話機、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、又はＧＰＳ（Global Positioning System）などの種々の電子機器に組み込むことができる。

液晶装置２１０は、表示パネル２１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データドライバ（表示ドライバ）２２０、走査ドライバ（走査線駆動回路）２３０、表示コントローラ２４０を含む。なお、液晶装置２１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで表示パネル２１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素（画素電極）を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、表示パネル２１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１５のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、走査線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極は走査線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はデータ線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶（広義には電気光学物質）を挟んで対向するコモン電極ＣＥ（共通電極、対向電極）との間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板とコモン電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥ_ＫＬとコモン電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、コモン電極ＣＥに与えられるコモン電圧ＶＣＯＭの電圧レベル（高電位側電圧、低電位側電圧）は、データドライバ（表示ドライバ）２２０の電源回路に含まれるコモン電圧生成回路より生成される。また、コモン電極ＣＥを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。

データドライバ（表示ドライバ）２２０は、階調データに基づいて表示パネル２１２のデータ線Ｓ_１〜Ｓ_Ｎを駆動する。一方、走査ドライバ２３０は、表示パネル２１２の走査線Ｇ_１〜Ｇ_Ｍを走査（順次駆動）する。

表示コントローラ２４０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データドライバ２２０、走査ドライバ２３０を制御する。より具体的には、表示コントローラ２４０は、データドライバ２２０及び走査ドライバ２３０に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行うと共に、データドライバ２２０の電源回路に対して、コモン電極ＣＥに印加するコモン電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。

データドライバ２２０は、電源回路２５０、データ線駆動回路（広義には、駆動回路）２６０を含む。またデータドライバ２２０は、上述のＯＴＰメモリ３０を含んでもよい。電源回路２５０は、上述の実施形態のいずれかの電源回路を採用できる。

なお図１５ではシステム接地電源電圧ＶＳＳが供給されるシステム接地電源線（第１の電源線）の図示を省略しているが、電源回路２５０には外部供給電源電圧ＶＤＤが供給される。そして電源回路２５０が、データ線を駆動するためのデータ電圧の生成元電圧としての第１の電源電圧ＶＯＵＴ１、走査線を走査するための走査電圧ＶＤＤＨＧ、ＶＥＥ、及びコモン電極ＣＥに供給されるコモン電圧ＶＣＯＭを生成する。また電源回路２５０は、ＯＴＰメモリ３０のメモリ用の電圧ＶＰ（ＶＳＴ、ＶＲＤ、ＶＷＲ）を生成する。

このような構成の液晶装置２１０は、表示コントローラ２４０の制御の下、外部から供給される階調データに基づいて、データドライバ２２０及び走査ドライバ２３０が協調して表示パネル２１２を駆動する。

なお、図１５では、液晶装置２１０が表示コントローラ２４０を含む構成になっているが、表示コントローラ２４０を液晶装置２１０の外部に設けてもよい。或いは、表示コントローラ２４０と共にホストを液晶装置２１０に含めるようにしてもよい。また、データドライバ２２０、走査ドライバ２３０、表示コントローラ２４０の一部又は全部を表示パネル２１２上に形成してもよい。

また図１５において、データドライバ２２０及び走査ドライバ２３０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバを構成してもよい。またこの表示ドライバが、表示コントローラ２４０を内蔵してもよい。

２．１ データドライバ
図１６に、図１５のデータドライバ２２０の構成例を示す。図１６において、図１、図１５と同一部分には同一符号を付し適宜説明を省略する。

なおデータドライバ２２０は、ＯＴＰメモリ３０が内蔵されていても、外付けされていてもよく、図１６ではＯＴＰメモリ３０が外付けされた場合の構成例を示している。

データドライバ２２０のデータ線駆動回路２６０は、図１に示す制御回路１２（制御レジスタ１３）と、メモリ読み出し回路１４と、駆動部２７０とを含む。データ線駆動回路２６０では、電源回路２５０によって生成された第１の電源電圧ＶＯＵＴ１が制御回路１２の電源電圧となり、電源回路２５０によって生成された第２の電源電圧ＶＯＵＴ２がメモリ読み出し回路１４の電源電圧となる。また、データ線駆動回路２６０では、第１の電源電圧ＶＯＵＴ１が、データ線の駆動電圧の生成元電圧として供給される。

図１７に、図１５及び図１６の電源回路２５０の構成例のブロック図を示す。

電源回路２５０は、システム電源電圧生成回路２５２、走査電圧生成回路２５４、コモン電圧生成回路２５６、メモリ電源電圧生成回路２５８を含む。この電源回路２５０には、システム接地電源電圧ＶＳＳ及び外部供給電源電圧ＶＤＤが供給される。

システム電源電圧生成回路２５２には、システム接地電源電圧ＶＳＳ及び外部供給電源電圧ＶＤＤが供給される。このシステム電源電圧生成回路２５２は、第１〜第５の実施形態（又はその変形例）のいずれかの電源回路の構成を有する。

走査電圧生成回路２５４には、システム接地電源電圧ＶＳＳ及び第１の電源電圧ＶＯＵＴ１が供給される。そして走査電圧生成回路２５４は、走査電圧を生成する。走査電圧は、走査ドライバ２３０によって駆動される走査線に印加される電圧である。この走査電圧の高電位側電圧はＶＤＤＨＧであり、低電位側電圧はＶＥＥである。

コモン電圧生成回路２５６は、コモン電圧ＶＣＯＭを生成する。コモン電圧生成回路２５６は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬのいずれかの電圧を、コモン電圧ＶＣＯＭとして出力する。極性反転信号ＰＯＬは、極性反転タイミングに合わせて表示コントローラ２４０によって生成される。

メモリ電源電圧生成回路２５８には、システム接地電源電圧ＶＳＳ及び第２の電源電圧ＶＯＵＴ２が供給される。メモリ電源電圧生成回路２５８は、システム接地電源電圧ＶＳＳ及び第２の電源電圧ＶＯＵＴ２の間の電圧に基づいて、メモリ用の電圧ＶＰ（ＶＳＴ、ＶＲＤ、ＶＷＲ）を生成する。

このような構成の電源回路２５０では、第１の電源電圧ＶＯＵＴ１の変動がそのままデータ線駆動回路のデータ電圧、走査ドライバ２３０の走査電圧を変動させることになる。しかしながら、上述のように第１の電源電圧ＶＯＵＴ１とは別個に生成した第２の電源電圧ＶＯＵＴ２を、動作時に消費電流の大きいメモリ読み出し回路１４に供給するようにしたので、第１の電源電圧ＶＯＵＴ１の変動を抑えることができ、メモリ読み出し回路１４のメモリ読み出し動作時の影響を無くすことができる。

図１８に、図１６の駆動部２７０の構成例のブロック図を示す。

駆動部２７０は、シフトレジスタ２７２、ラインラッチ２７４、２７６、ＤＡＣ２７８（Digital-to-Analog Converter）（広義にはデータ電圧生成回路）、出力バッファ２７９を含む。

シフトレジスタ２７２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２７２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

ラインラッチ２７４には、表示コントローラ２４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で表示データ（ＤＩＯ）が入力される。ラインラッチ２７４は、この表示データ（ＤＩＯ）を、シフトレジスタ２７２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ２７６は、表示コントローラ２４０から供給されるラッチパルスＬＰに同期して、ラインラッチ２７４でラッチされた１水平走査単位の表示データをラッチする。

ＤＡＣ２７８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２７８は、ラインラッチ２７６からのデジタルの階調データに基づいて、該階調データに対応するアナログのデータ電圧（駆動電圧）を生成する。更に具体的には、ＤＡＣ２７８は、図１７のシステム電源電圧生成回路２５２からの第１の電源電圧ＶＯＵＴ１とシステム接地電源電圧ＶＳＳとの間の電圧を、階調数に応じて分割した階調電圧のいずれかを階調データに基づいて選択し、デジタルの階調データに対応するアナログのデータ電圧として出力する。そのため、第１の電源電圧ＶＯＵＴ１が変動すると、データ電圧の変動を招き、表示画像の影響を招くということができる。しかしながら、上述のように、上記の実施形態では、第１の電源電圧ＶＯＵＴ１の変動を抑えることができる。

出力バッファ２７９は、ＤＡＣ２７８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ２７９は、データ線毎に設けられたボルテージフォロワ接続の演算増幅回路ＯＰＣを含み、これらの各演算増幅回路ＯＰＣが、ＤＡＣ２７８からのデータ電圧をインピーダンス変換して、各データ線に出力する。

２．２ 走査線駆動回路
図１９に、図１５の走査ドライバ２３０の構成例のブロック図を示す。

走査ドライバ２３０は、シフトレジスタ２３２、レベルシフタ２３４、出力バッファ２３６を含む。

シフトレジスタ２３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、表示コントローラ２４０から供給される垂直同期信号である。

レベルシフタ２３４は、シフトレジスタ２３２からの電圧レベルを、表示パネル２１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。

出力バッファ２３６は、レベルシフタ２３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

２．３ 表示装置の動作例
図２０に、図１５の表示パネル２１２の駆動波形の一例を示す。

データ線には、階調データに応じた階調電圧ＤＬＶが印加される。図２０では、システム接地電源電圧ＶＳＳ（＝０Ｖ）を基準に、５Ｖの振幅の階調電圧ＤＬＶが印加されている。

走査線には、非選択時において低電位側電圧ＶＥＥ（＝−１０Ｖ）、選択時において高電位側電圧ＶＤＤＨＧ（＝１５Ｖ）の走査電圧ＧＬＶが印加される。

コモン電極ＣＥには、高電位側電圧ＶＣＯＭＨ（＝３Ｖ）、低電位側電圧ＶＣＯＭＬ（＝−２Ｖ）のコモン電圧ＶＣＯＭが印加される。そして所与の電圧を基準としたコモン電圧ＶＣＯＭの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図２０では、いわゆる走査ライン反転駆動時のコモン電圧ＶＣＯＭの波形を示している。この極性反転タイミングに合わせて、データ線の階調電圧ＤＬＶもまた、所与の電圧を基準に、その極性が反転している。

ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動等がある。

このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。

そこで図１５に示す液晶装置２１０では、走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（走査線毎）に極性反転される。例えば、第１の走査期間（走査線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。

そして、この走査ライン反転駆動では、コモン電極ＣＥのコモン電圧ＶＣＯＭの電圧レベルが走査期間毎に極性反転される。

より具体的には図２１に示すように、正極の期間Ｔ１（第１の期間）ではコモン電圧ＶＣＯＭの電圧レベルは低電位側電圧ＶＣＯＭＬになり、負極の期間Ｔ２（第２の期間）では高電位側電圧ＶＣＯＭＨになる。そして、このタイミングに合わせてデータ線に印加される階調電圧も、その極性が反転する。なお、低電位側電圧ＶＣＯＭＬは、所与の電圧レベルを基準として高電位側電圧ＶＣＯＭＨの極性を反転した電圧レベルである。

ここで、正極の期間Ｔ１は、データ線の階調電圧が供給された画素電極の電圧レベルがコモン電極ＣＥの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、データ線の階調電圧が供給された画素電極の電圧レベルがコモン電極ＣＥの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。

このようにコモン電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

上述の実施形態では、不揮発性メモリとしてＯＴＰメモリを例に説明したが、これに限定されるものではない。不揮発性メモリとしてＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリなどを用いた場合も同様である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

第１の実施形態における電源回路の構成例の図。 比較例における電源回路の構成を示す図。 図２のメモリ読み出し回路とＯＴＰメモリとの接続関係を示す図。 ＯＴＰセルの構成例を示す回路図。 メモリ制御回路がＯＴＰセルに対してスタンバイ、書き込み及び読み出しの各動作を行うときの動作説明図。 メモリ読み出し動作のときの第１の電源電圧の変動の説明図。 第２の実施形態における電源回路の構成例の図。 第２の実施形態の変形例における電源回路の構成例の図。 第３の実施形態における電源回路の構成例の図。 図１０（Ａ）、（Ｂ）は非駆動期間の説明図。 非駆動期間指示信号生成回路の構成例のブロック図。 図１１の非駆動期間指示信号生成回路の動作例のタイミング図。 第４の実施形態における電源回路の構成例の図。 第５の実施形態における電源回路の構成例の図。 第１〜第５の実施形態のいずれかの電源回路が適用されたデータドライバを含む表示装置の構成例のブロック図。 図１５のデータドライバの構成例のブロック図。 図１６の電源回路の構成例のブロック図。 図１５及び図１６の駆動部の構成例のブロック図。 図１５の走査ドライバの構成例のブロック図。 図１５の表示パネルの駆動波形の一例を示す図。 極性反転駆動の説明図。

符号の説明

１０、２０、５０、６０、７０、８０、９０、２５０ 電源回路、１２ 制御回路、
１３ 制御レジスタ、１４ メモリ読み出し回路（動作回路）、３０ ＯＴＰメモリ、
４０ メモリ制御回路、２１０ 液晶装置（表示装置）、２１２ 表示パネル、
２２０ データドライバ（表示ドライバ）、２３０ 走査ドライバ、
２４０ 表示コントローラ、２６０ データ線駆動回路、Ｃ０〜Ｃ４ ＯＴＰセル、
Ｄ１、Ｄ２ ダイオード素子、ＮＤＰ１、ＮＤＰ２ 非駆動期間指示信号、
ＯＰ１ 第１のレギュレータ（第１の電圧供給回路）、
ＯＰ２ 第２のレギュレータ（第２の電圧供給回路）、ＰＬ１ 第１の電源線、
ＰＬ２ 第２の電源線、Ｑ１、Ｑ２ ＭＯＳトランジスタ、Ｒ１ 抵抗素子、
ＲＣ リファレンスセル、ＶＤＤ 外部供給電源電圧、ＶＯＵＴ１ 第１の電源電圧、
ＶＯＵＴ２ 第２の電源電圧、Ｖｒｅｆ 基準電圧、ＶＳＳ システム接地電源電圧

Claims (16)

1. 表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、
   第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１の電圧供給回路と、
   前記第１及び第２の電源線に接続され、前記基準電圧に基づいて前記駆動回路の動作回路の電源電圧を出力する第２の電圧供給回路とを含み、
   前記第１の電圧供給回路が、
   前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を前記駆動回路に出力し、
   前記第２の電圧供給回路が、
   前記第１の電源線及び前記第２の電圧供給回路の出力に接続され所定の動作時に前記第１の電源線及び前記第２の電圧供給回路の出力との間に電流経路を形成する前記動作回路に対し、電源電圧を出力することを特徴とする電源回路。
2. 請求項１において、
   前記第１の電圧供給回路の出力と前記第２の電圧供給回路の出力との間に挿入されたダイオード素子を含み、
   前記第１の電圧供給回路の出力から前記第２の電圧供給回路の出力への方向が順方向となるように前記ダイオード素子が挿入されていることを特徴とする電源回路。
3. 請求項１において、
   前記第１の電圧供給回路の出力と前記第２の電圧供給回路の出力との間に挿入された抵抗素子を含むことを特徴とする電源回路。
4. 請求項２又は３において、
   前記駆動回路の非駆動期間において、
   前記第２の電圧供給回路が、前記動作回路の電源電圧を出力し、
   前記駆動回路の駆動期間において、
   前記第２の電圧供給回路の動作電流が停止又は制限されることを特徴とする電源回路。
5. 表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、
   第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１の電圧供給回路と、
   前記第１及び第２の電源線に接続され、前記基準電圧に基づいて前記駆動回路の動作回路の電源電圧を出力する第２の電圧供給回路とを含み、
   前記第１の電圧供給回路が、
   前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を前記駆動回路に出力し、
   前記駆動回路の非駆動期間において、
   前記第２の電圧供給回路が、前記第１の電源線及び前記第２の電圧供給回路の出力に接続され所定の動作時に前記第１の電源線及び前記第２の電圧供給回路の出力との間に電流経路を形成する前記動作回路に対し、電源電圧を出力し、
   前記駆動回路の駆動期間において、
   前記第２の電圧供給回路の動作電流が停止又は制限されることを特徴とする電源回路。
6. 請求項２乃至５のいずれかにおいて、
   前記第１の電圧供給回路の出力のスルーレートが、
   前記第２の電圧供給回路の出力のスルーレートより大きいことを特徴とする電源回路。
7. 表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、
   第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１のレギュレータと、
   ソースに前記駆動回路の動作回路の電源線が接続され、ドレインに前記第２の電源線が接続されるトランジスタと、
   前記第１のレギュレータの出力と前記動作回路の電源線との間に挿入されたダイオード素子とを含み、
   前記トランジスタが、
   エンハンスメント型のｎチャネル型ＭＯＳトランジスタであり、そのゲート電圧が前記第２の電源線の電圧よりも低い電圧であり、
   前記ダイオード素子が、
   前記第１のレギュレータの出力から前記動作回路の電源線への方向が順方向となるように挿入され、
   前記第１のレギュレータが、
   前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を出力し、
   前記トランジスタのドレイン電圧が、
   所定の動作時に前記第１の電源線及び前記動作回路の電源線との間に電流経路を形成する前記動作回路の電源電圧として供給されることを特徴とする電源回路。
8. 請求項７において、
   前記トランジスタのゲート電圧が、
   前記基準電圧と該トランジスタの閾値電圧との和の電圧に固定されていることを特徴とする電源回路。
9. 表示パネルを駆動する駆動回路に電源電圧を供給するための電源回路であって、
   第１及び第２の電源線に接続され、基準電圧に基づいて第１の電源電圧を出力する第１のレギュレータと、
   ソースに前記駆動回路の動作回路の電源線が接続され、ドレインに前記第２の電源線が接続されるトランジスタと、
   前記第１のレギュレータの出力と前記動作回路の電源線との間に挿入されたダイオード素子とを含み、
   前記ダイオード素子が、
   前記第１のレギュレータの出力から前記動作回路の電源線への方向が順方向となるように挿入され、
   前記第１のレギュレータが、
   前記駆動回路の駆動電圧を生成するための生成元電圧として前記第１の電源電圧を前記駆動回路に出力し、
   前記駆動回路の駆動期間において、
   前記トランジスタのソース・ドレイン間が電気的に切断され、
   前記駆動回路の非駆動期間において、
   前記トランジスタのソース・ドレイン間が電気的に接続されると共に、該トランジスタのドレイン電圧が、所定の動作時に前記第１の電源線及び前記動作回路の電源線との間に電流経路を形成する前記動作回路の電源電圧として供給されることを特徴とする電源回路。
10. 請求項９において、
    前記トランジスタが、
    エンハンスメント型のｎチャネル型ＭＯＳトランジスタであり、そのゲートに、前記非駆動期間では、前記基準電圧と該ＭＯＳトランジスタの閾値電圧との和の電圧又は前記第２の電源線の電圧より低い電圧のゲート信号が供給されることを特徴とする電源回路。
11. 請求項７乃至１０のいずれかにおいて、
    前記ダイオード素子に代えて、前記第１のレギュレータの出力と前記動作回路の電源線との間に挿入された抵抗素子を含むことを特徴とする電源回路。
12. 請求項１乃至１１のいずれかにおいて、
    前記動作回路が、メモリ読み出し回路であり、
    前記メモリ読み出し回路が、
    前記駆動回路を制御するための制御データを記憶する不揮発性メモリのデータを読み出すための回路であることを特徴とする電源回路。
13. 複数の走査線及び複数のデータ線を有する表示パネルの前記複数のデータ線を階調データに基づいて駆動するデータ線駆動回路と、
    駆動回路としての前記データ線駆動回路に、前記表示パネルの駆動電圧を生成するための生成元電圧として前記第１の電源電圧を出力する請求項１乃至１２のいずれか記載の電源回路とを含むことを特徴とする表示ドライバ。
14. 請求項１３において、
    前記データ線駆動回路を制御するための制御データを記憶する不揮発性メモリを含み、
    前記動作回路が、
    前記不揮発性メモリのデータを読み出すためのメモリ読み出し回路であることを特徴とする表示ドライバ。
15. 請求項１３又は１４において、
    前記複数の走査線を走査する走査線駆動回路を含むことを特徴とする表示ドライバ。
16. 複数の走査線と、
    複数のデータ線と、
    前記複数の走査線及び複数のデータ線により特定される複数の画素と、
    前記複数のデータ線を駆動する請求項１３乃至１５のいずれか記載の表示ドライバとを含むことを特徴とする表示装置。

Images