JP4400403B2 - 電源回路、表示ドライバ、電気光学装置及び電子機器 - Google Patents

Description

本発明は、電源回路、表示ドライバ、電気光学装置及び電子機器に関する。

アクティブマトリックス型の液晶表示装置は、マトリクス状に形成された複数の走査線及び複数のデータ線を有する。そして、各スイッチ素子が各走査線及び各データ線に接続された複数のスイッチ素子と、各画素電極が各スイッチ素子に接続された複数の画素電極とを有する。画素電極は、液晶（広義には電気光学物質）を介して対向電極と対向している。

このような構成の液晶表示装置では、選択された走査線によりオン状態となったスイッチ素子を介して、データ線に供給された電圧が画素電極に印加される。そして、該画素電極と対向電極との間の印加電圧に応じて、画素の透過率が変化するようになっている。

ところで、液晶表示装置では、液晶の劣化を防止するため、該液晶が交流で駆動される必要がある。そのため、液晶表示装置では、１フレーム、或いは１又は複数の水平走査期間毎に、画素電極と対向電極との間の電圧の極性を反転させる極性反転駆動が行われる。例えば極性反転タイミングに同期して対向電極に供給する電圧を変化させることで、極性反転駆動が実現される。

この極性反転駆動を実現するために、例えばオペアンプを用いて、チャージポンプ動作により昇圧した電圧を対向電極に供給している。
特開２００２−３６６１１４号公報

アクティブマトリックス型の液晶表示装置では、画素電極と対向電極との間に液晶が挿入される。そのため、画素電極と対向電極とが容量成分により結合されている。従って、データ線に供給された電圧を、走査線により選択されたスイッチ素子を介して画素電極に印加する（書き込む）と、その印加時点では画素電極の電圧の変動に伴い対向電極の電圧レベルが変化してしまう。

この場合、オペアンプの出力能力（スルーレート、電流駆動能力）を大きくすることで、画素電極の書き込み時間内にオペアンプが対向電極の電圧レベルを元のレベルに戻すことができる。ところが、オペアンプの出力能力を大きくすると、消費電流が増加してしまうという問題がある。

その一方で、近年、液晶表示（Liquid Crystal Display：ＬＣＤ）パネルに代表される表示パネル（広義には電気光学装置）を、製造プロセスの一種である低温ポリシリコン（Low Temperature Poly-Silicon：以下ＬＴＰＳと略す）プロセスにより形成して、表示パネルの小型化、画素の微細化を図ることが検討されている。ＬＴＰＳプロセスによれば、表示パネルの駆動回路の一部又は全部を、スイッチ素子（例えば、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ））等を含む画素が形成されるパネル基板（例えばガラス基板）上に、直接形成できる。

例えば、ＬＴＰＳの電荷の移動度が大きいことを利用して、データ信号（駆動電圧）が供給される１本のデータ信号供給線をＲ、Ｇ、Ｂ成分用（１画素を構成する第１〜第３の色成分用）の画素電極に接続可能なＲ、Ｇ、Ｂ成分用データ線のいずれかに接続するデマルチプレクサを設ける表示パネルが考えられる。この場合、デマルチプレクサに、Ｒ、Ｇ、Ｂ成分用のデータ信号が時分割された多重化信号が供給される。そして、当該画素の選択期間に、各色成分用のデータ信号が、デマルチプレクサにより順次Ｒ、Ｇ、Ｂ成分用データ線に切り替えられて出力され、各色成分ごとに設けられた画素電極に書き込まれる。このような構成によれば、駆動回路からデータ線にデータ信号を出力するための端子の数を削減することができる。そのため、端子間のピッチに制限されることなく、画素の微細化によるデータ線の増加にも対応することができる。

ところが、このようなデマルチプレクサを設ける表示パネルを駆動する場合には、通常の表示パネルを駆動する場合に比べて、画素電極の書き込み時間がより一層短くなる。従って、上述したように対向電極の電圧レベルが変動した場合に、元のレベルに戻るまでの時間を更に短くしなければならない。そのためには、対向電極を駆動するオペアンプの出力能力をこれまで以上に大きくする必要があり、該オペアンプの消費電力がますます増加してしまうことになる。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、画素電極への書き込み時間が短くなっても、低消費電力で対向電極の電圧レベルの変動を抑えることができる電源回路、表示ドライバ、電気光学装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
電気光学物質を挟んで電気光学装置の画素電極と対向する対向電極に電圧を供給するための電源回路であって、
前記対向電極を駆動するオペアンプと、
前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを制御するオペアンプ制御回路とを含み、
前記オペアンプ制御回路が、
前記画素電極への書き込み開始タイミングで開始される制御期間において、前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを大きくし、
前記制御期間を経過後には、前記オペアンプのスルーレート及び電流駆動能力を前記制御期間前の状態に戻す電源回路に関係する。

電気光学装置の画素電極と対向電極とが容量成分により結合されている場合に、画素電極への書き込みによって、対向電極の電圧レベルが変動する。この場合に、本発明によれば、画素電極への書き込みが開始される制御期間において、オペアンプのスルーレート及び電流駆動能力の少なくとも１つが大きくなるように制御される。従って、変動した対向電極の電圧レベルをいち早く、書き込み前の電圧レベルに戻すことができる。そして、オペアンプの出力能力（スルーレート、電流駆動能力）が必要なときのみ該出力能力を大きくでき、それ以外の期間ではオペアンプの出力能力を小さくできる。そのため、消費電力を最低限に抑えつつ、対向電極の電圧レベルを速やかに元のレベルに戻すことができる電源回路を提供できる。

また本発明に係る電源回路では、
前記オペアンプ制御回路が、
前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを指定するための第１の設定データが設定される第１のオペアンプ設定レジスタと、
前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを指定するための第２の設定データが設定される第２のオペアンプ設定レジスタとを含み、
前記制御期間では、前記第１の設定データに基づいて前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを制御し、
前記制御期間の経過後では、前記第２の設定データに基づいて前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを制御することができる。

また本発明に係る電源回路では、
前記画素電極への書き込み開始タイミング後にカウントを開始し、１又は複数のカウント値の中から選択された１つのカウント値になるまでの期間を前記制御期間として指定するタイマ回路を含むことができる。

本発明によれば、スルーレート、電流駆動能力、又は制御期間を可変に設定できるため、電気光学装置の製造メーカに応じて、簡素な構成で、低消費電力、且つ最適な出力能力で対向電極を駆動できる電源回路を提供できる。

また本発明に係る電源回路では、
前記電気光学装置の複数のデータ線の各データ線に供給される信号が時分割で多重化された多重化信号から分離された信号が、前記画素電極に供給される場合に、
前記書き込み開始タイミングが、前記多重化信号の時分割タイミングであってもよい。

本発明によれば、いわゆるマルチプレクス駆動により駆動される電気光学装置の対向電極を低消費電力で駆動できる電源回路を提供できる。

また本発明は、
電気光学装置の走査線及びデータ線により特定される画素電極と、電気光学物質を挟んで該画素電極に対向する対向電極とを含む電気光学装置を駆動するための表示ドライバであって、
前記対向電極に電圧を供給する上記のいずれか記載の電源回路と、
前記電気光学装置を駆動する駆動回路とを含む表示ドライバに関係する。

また本発明は、
電気光学装置の走査線及びデータ線により特定される画素電極と、電気光学物質を挟んで該画素電極に対向する対向電極と、各データ線に多重化信号を分離した信号を出力するためのデマルチプレクサとを含む電気光学装置を駆動するための表示ドライバであって、
前記対向電極に電圧を供給する上記記載の電源回路と、
複数のデータ線の各データ線に供給される信号を多重化した多重化信号を生成する多重化回路と、
前記多重化信号に基づいて前記電気光学装置のデータ線を駆動する駆動回路とを含む表示ドライバに関係する。

本発明によれば、画素電極への書き込み時間が短くなっても、低消費電力で対向電極の電圧レベルの変動を抑えることができる電源回路を含む表示ドライバを提供できる。

また本発明は、
複数の走査線と、
複数のデータ線と、
前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
電気光学物質を挟んで前記画素電極と対向する対向電極と、
各データ線に多重化信号を分離した信号を出力するためのデマルチプレクサと、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動するデータドライバと、
前記対向電極に電圧を供給する上記記載の電源回路とを含む電気光学装置に関係する。

また本発明は、
複数の走査線と、
複数のデータ線と、
前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
電気光学物質を挟んで前記画素電極と対向する対向電極と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動するデータドライバと、
前記対向電極に電圧を供給する上記記載の電源回路とを含む電気光学装置に関係する。

本発明によれば、画素電極への書き込み時間が短くなっても、低消費電力で対向電極の電圧レベルの変動を抑えることができる電源回路を含む電気光学装置を提供できる。

また本発明は、上記のいずれか記載の電源回路を含む電子機器に関係する。

また本発明は、上記記載の表示ドライバを含む電子機器に関係する。

また本発明は、上記記載の電気光学装置を含む電子機器に関係する。

本発明によれば、画素電極への書き込み時間が短くなっても、低消費電力で対向電極の電圧レベルの変動を抑えることができる電源回路等を含む電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。例えば、以下の実施形態では、ＬＴＰＳプロセスによりデマルチプレクサが形成された液晶表示パネルについて説明するが、本発明がこれに限定されるものではない。

１． 液晶表示装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。

液晶表示装置１０は、液晶表示パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。液晶表示パネル２０は、ＬＴＰＳプロセスを用いて、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査線（ゲートライン）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ信号供給線（広義にはデータ線）ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。またガラス基板上には、１画素を構成する色成分毎に、色成分用データ線が配置されている。図１では、Ｒ成分用データ線（広義にはデータ線）Ｒ１〜ＲＮ、Ｇ成分用データ線（広義にはデータ線）Ｇ１〜ＧＮ、Ｂ成分用データ線（広義にはデータ線）Ｂ１〜ＢＮが配置されている。Ｒ成分用データ線Ｒ１〜ＲＮ、Ｇ成分用データ線Ｇ１〜ＧＮ、Ｂ成分用データ線Ｂ１〜ＢＮもまたＸ方向に複数配列され、それぞれＹ方向に伸びる。

データ信号供給線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数）は、デマルチプレクサＤＭＵＸｎにより、Ｒ成分用データ線Ｒｎ、Ｇ成分用データ線Ｇｎ、及びＢ成分用データ線Ｂｎのいずれかに電気的に接続される。各デマルチプレクサは、データ信号供給線毎に設けられる。デマルチプレクサＤＭＵＸ１〜ＤＭＵＸＮは、マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌにより、多重化されたデータ信号を分離する。

走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数）とＲ成分用データ線Ｒｎとの交差位置に対応して、画素領域（画素）が設けられ、該画素領域にＴＦＴ２２Ｒｍｎが配置されている。走査線ＧＬｍとＧ成分用データ線Ｇｎとの交差位置に対応して、画素領域が設けられ、該画素領域にＴＦＴ２２Ｇｍｎが配置されている。走査線ＧＬｍとＢ成分用データ線Ｂｎとの交差位置に対応して、画素領域が設けられ、該画素領域にＴＦＴ２２Ｂｍｎが配置されている。ＴＦＴ２２Ｒｍｎ、２２Ｇｍｎ、２２Ｂｍｎのゲートは、走査線ＧＬｎに接続されている。

ＴＦＴ２２Ｒｍｎのソースは、Ｒ成分用データ線Ｒｎに接続されている。ＴＦＴ２２Ｒｍｎのドレインは、画素電極２６Ｒｍｎに接続されている。画素電極２６Ｒｍｎと、これに対向する対向電極２８Ｒｍｎとの間に液晶（広義には電気光学物質）が封入され、液晶容量（広義には液晶素子）２４Ｒｍｎが形成される。画素電極２６Ｒｍｎと対向電極２８Ｒｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８Ｒｍｎには、対向電極電圧ＶＣＯＭが供給される。

ＴＦＴ２２Ｇｍｎのソースは、Ｇ成分用データ線Ｇｎに接続されている。ＴＦＴ２２Ｇｍｎのドレインは、画素電極２６Ｇｍｎに接続されている。画素電極２６Ｇｍｎと、これに対向する対向電極２８Ｇｍｎとの間に液晶が封入され、液晶容量２４Ｇｍｎが形成される。画素電極２６Ｇｍｎと対向電極２８Ｇｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８Ｇｍｎには、対向電極電圧ＶＣＯＭが供給される。

ＴＦＴ２２Ｂｍｎのソースは、Ｂ成分用データ線Ｂｎに接続されている。ＴＦＴ２２Ｂｍｎのドレインは、画素電極２６Ｂｍｎに接続されている。画素電極２６Ｂｍｎと、これに対向する対向電極２８Ｂｍｎとの間に液晶が封入され、液晶容量２４Ｂｍｎが形成される。画素電極２６Ｂｍｎと対向電極２８Ｂｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８Ｂｍｎには、対向電極電圧ＶＣＯＭが供給される。

このような液晶表示パネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。

液晶表示装置１０は、データドライバ（広義には表示ドライバ）３０を含む。データドライバ３０は、表示データに基づいて、液晶表示パネル２０のデータ信号供給線ＤＬ１〜ＤＬＮを駆動する。より具体的には、データドライバ３０は、表示データに対応して各色成分用データ線に供給されるデータ信号を時分割で多重化した多重化信号を用いて、液晶表示パネル２０のデータ信号供給線ＤＬ１〜ＤＬＮを駆動する。

液晶表示装置１０は、ゲートドライバ（広義には表示ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、液晶表示パネル２０の走査線ＧＬ１〜ＧＬＭを順次駆動（走査）する。

液晶表示装置１０は、電源回路１００を含む。電源回路１００は、データ線（データ信号供給線）の駆動に必要な電圧を生成し、これらをデータドライバ３０に対して供給する。電源回路１００は、例えばデータドライバ３０のデータ線（データ信号供給線）の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、データドライバ３０のロジック部の電圧を生成する。また電源回路１００は、走査線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧ＶＣＯＭを生成し、対向電極を駆動する。より具体的には、電源回路１００は、データドライバ３０によって生成された極性反転信号ＰＯＬに同期して、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧ＶＣＯＭを、液晶表示パネル２０の対向電極に出力する。

液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、データドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。

なお図１では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。

また、データドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、データドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部を液晶表示パネル２０上に形成してもよい。例えば図２では、液晶表示パネル２０上に、データドライバ３０、ゲートドライバ３２及び電源回路１００が形成されている。このように液晶表示パネル２０は、複数の走査線と、複数のデータ線と、複数の走査線の１つと複数のデータ線の１つとにより特定される画素電極と、電気光学物質を挟んで画素電極と対向する対向電極と、複数の走査線を走査する走査ドライバと、複数のデータ線（データ信号供給線）を駆動するデータドライバと、データドライバによりデータ信号線に出力された多重化信号を分離した信号を各データ線に出力するためのデマルチプレクサと、対向電極に対向電極電圧を供給する電源回路とを含むように構成することができる。液晶表示パネル２０の画素形成領域８０に、複数の画素が形成されている。

１．１ 極性反転駆動方式
ところで、液晶を表示駆動する場合、液晶の耐久性や、コントラストの観点から、周期的に液晶容量に蓄積される電荷を放電する必要がある。そのため、液晶表示装置１０では、極性反転駆動によって、所与の周期で液晶に印加される電圧の極性を反転させることが行われる。この極性反転駆動の方式としては、例えばフレーム反転駆動や、ライン反転駆動がある。

フレーム反転駆動は、フレーム毎に液晶に印加される電圧の極性を反転させる方式である。一方、ライン反転駆動は、ライン毎に液晶に印加される電圧の極性を反転させる方式である。なお、ライン反転駆動の場合も、各ラインに着目すれば、フレーム周期で液晶に印加される電圧の極性も反転される。

図３（Ａ）、図３（Ｂ）に、フレーム反転駆動の動作を説明するための図を示す。図３（Ａ）は、フレーム反転駆動によるデータ線の駆動電圧及び対向電極電圧ＶＣＯＭの波形を模式的に示したものである。図３（Ｂ）は、フレーム反転駆動を行った場合に、フレーム毎に、各画素に対応した液晶に印加される電圧の極性を模式的に示したものである。

フレーム反転駆動では、図３（Ａ）に示すようにデータ線に印加される駆動電圧の極性が１フレーム周期毎に反転されている。即ち、データ線に接続されるＴＦＴのソースに供給される電圧Ｖｓは、フレームｆ１では正極性「＋Ｖ」、後続のフレームｆ２では負極性の「−Ｖ」となる。一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧ＶＣＯＭも、データ線の駆動電圧の極性反転タイミングに同期して反転される。

液晶には、画素電極と対向電極との電圧の差が印加されるため、図３（Ｂ）に示すようにフレームｆ１では正極性、フレーム２では負極性の電圧がそれぞれ印加されることになる。

図４（Ａ）、図４（Ｂ）に、ライン反転駆動の動作を説明するための図を示す。図４（Ａ）は、ライン反転駆動によるデータ線の駆動電圧及び対向電極電圧ＶＣＯＭの波形を模式的に示したものである。図４（Ｂ）は、ライン反転駆動を行った場合に、フレーム毎に、各画素に対応した液晶に印加される電圧の極性を模式的に示したものである。

ライン反転駆動では、図４（Ａ）に示すようにデータ線に印加される駆動電圧の極性が、各水平走査周期（１Ｈ）毎に、且つ１フレーム周期毎に反転されている。即ち、データ線に接続されるＴＦＴのソースに供給される電圧Ｖｓは、フレームｆ１の１Ｈでは正極性「＋Ｖ」、２Ｈでは負極性の「−Ｖ」となる。なお、当該電圧Ｖｓは、フレームｆ２の１Ｈでは負極性「−Ｖ」、２Ｈでは正極性の「＋Ｖ」となる。

一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧ＶＣＯＭも、データ線の駆動電圧の極性反転タイミングに同期して反転される。

液晶には、画素電極と対向電極との電圧の差が印加されるため、例えば走査線毎に極性を反転することで、図４（Ｂ）に示すようにフレーム周期で、ライン毎に極性が反転する電圧がそれぞれ印加されることになる。

２． データドライバ
図１のデータドライバ３０は、ＬＴＰＳプロセスを用いて形成された図１又は図２に示す液晶表示パネル２０に対し、いわゆるマルチプレクス駆動を行う。

図５に、図１のデータドライバ３０の構成例のブロック図を示す。図５では、データドライバ３０が、本実施形態における電源回路を含む場合の構成例を示している。

データドライバ３０は、データラッチ３００、ラインラッチ３１０、基準電圧発生回路３２０、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）３３０、多重化回路３４０、マルチプレクス駆動制御回路３５０、駆動回路３６０、電源回路１００を含む。

データラッチ３００は、画素単位（又は１ドット単位）でシリアルに入力される表示データを、ドットクロックＤＣＬＫに同期してシフトすることで、例えば一水平走査分の表示データを取り込む。ドットクロックＤＣＬＫは、表示コントローラ３８から供給される。１画素が、それぞれ６ビットのＲ成分、Ｇ成分及びＢ成分により構成される場合、１画素（＝３ドット）は１８ビットで構成される。

データラッチ３００に取り込まれた表示データは、水平同期信号ＨＳＹＮＣの変化タイミングでラインラッチ３１０にラッチされる。

基準電圧発生回路３２０は、各基準電圧が各表示データに対応する複数の基準電圧を生成する。より具体的には、基準電圧発生回路３２０は、高電位側の電源電圧ＶＤＤＨと、低電位側の電源電圧ＶＳＳＨとに基づいて、各基準電圧が、６ビット構成の各表示データに対応する複数の基準電圧Ｖ０〜Ｖ６３を生成する。

ＤＡＣ３３０は、ラインラッチ３１０から出力される表示データに対応したアナログの駆動電圧を生成する。より具体的には、ＤＡＣ３３０は、基準電圧発生回路３２０によって生成された複数の基準電圧Ｖ０〜Ｖ６３の中から、ラインラッチ３１０から出力された１本のデータ線（色成分用データ線）分の表示データに対応した基準電圧を選択し、選択した基準電圧を駆動電圧として出力する。

多重化回路３４０は、１画素を構成する各色成分用の駆動電圧を時分割で多重化した多重化信号を生成する。この多重化信号は、１出力線ごとに生成される。図５では、多重化回路３４０が、１出力線毎に、１画素を構成するＲ成分用、Ｇ成分用及びＢ成分用の駆動電圧を、マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌを用いて多重化する。

マルチプレクス駆動制御回路３５０は、マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌを生成する。マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌは、液晶表示パネル２０のデマルチプレクサＤＭＵＸ１〜ＤＭＵＸＮにも供給される。

駆動回路３６０は、各出力線が液晶表示パネル２０の各データ信号供給線に接続される複数の出力線を駆動する。より具体的には、駆動回路３６０は、多重化回路３４０によって出力線毎に生成された多重化信号（多重化された駆動電圧）に基づいて、各出力線を駆動する。駆動回路３６０は、各データ線駆動回路が各出力線に対応した複数のデータ線駆動回路ＤＲＶ−１〜ＤＲＶ−Ｎを含む。データ線駆動回路ＤＲＶ−１〜ＤＲＶ−Ｎのそれぞれは、ボルテージフォロワ接続された演算増幅器により構成される。

電源回路１００は、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧に基づいて、高電位側の電源電圧ＶＤＤＨと、低電位側の電源電圧ＶＳＳＨを生成する。高電位側の電源電圧ＶＤＤＨと、低電位側の電源電圧ＶＳＳＨとは、基準電圧発生回路３２０と、駆動回路３６０（データ線駆動回路ＤＲＶ−１〜ＤＲＶ−Ｎ）とに供給される。

また電源回路１００は、対向電極に供給される高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬを生成する。電源回路１００は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを、対向電極電圧ＶＣＯＭとして対向電極に供給する。このとき電源回路１００は、対向電極電圧ＶＣＯＭに基づき、オペアンプを用いてインピーダンス変換を行って対向電極を駆動する。

このような構成のデータドライバ３０は、データラッチ３００で取り込まれた例えば一水平走査分の表示データが、ラインラッチ３１０でラッチされる。ラインラッチ３１０でラッチされた表示データを用いて、アナログの駆動電圧が生成され、１出力線毎に多重化される。そして、駆動回路３６０が、多重化回路３４０によって時分割で多重化された多重化信号に基づいて各出力線を駆動する。

図６に、図５の基準電圧発生回路３２０、ＤＡＣ３３０、多重化回路３４０、駆動回路３６０の構成の概要を示す。ここでは、１つの出力線ＯＬ−１を駆動するための構成のみを示すが、他の出力線についても同様である。

基準電圧発生回路３２０では、高電位側の電源電圧ＶＤＤＨと、低電位側の電源電圧ＶＳＳＨとの間に、抵抗回路が接続される。そして、基準電圧発生回路３２０は、高電位側の電源電圧ＶＤＤＨ及び低電位側の電源電圧ＶＳＳＨの間の電圧を抵抗回路により分割した複数の分割電圧を、基準電圧Ｖ０〜Ｖ６３として生成する。なお、極性反転駆動の場合、実際には極性が正の場合と負の場合とで電圧が対称とならないため、正極性用の基準電圧と、負極性用の基準電圧とが生成される。図６では、その一方を示している。

図６では、出力線ＯＬ−１を駆動するために、ＤＡＣ３３０−１−Ｒ、３３０−１−Ｇ、３３０−１−Ｂによって、Ｒ成分、Ｇ成分及びＢ成分用の表示データに対応するアナログの駆動電圧が生成される。ＤＡＣ３３０−１−Ｒは、Ｒ成分用表示データに対応するアナログの駆動電圧を生成する。ＤＡＣ３３０−１−Ｇは、Ｇ成分用表示データに対応するアナログの駆動電圧を生成する。ＤＡＣ３３０−１−Ｂは、Ｂ成分用表示データに対応するアナログの駆動電圧を生成する。

そして、多重化回路３４０−１が、Ｒ成分、Ｇ成分及びＢ成分用の表示データに対応するアナログの駆動電圧を用いて、マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌに基づき多重化信号を生成する。この多重化信号が、データ線駆動回路ＤＲＶ−１の入力信号となる。より具体的には、多重化回路３４０−１は、マルチプレクス信号ＲｓｅｌがＨレベルのとき、ＤＡＣ３３０−１−Ｒの出力をデータ線駆動回路ＤＲＶ−１の入力と電気的に接続する。多重化回路３４０−１は、マルチプレクス信号ＧｓｅｌがＨレベルのとき、ＤＡＣ３３０−１−Ｇの出力をデータ線駆動回路ＤＲＶ−１の入力と電気的に接続する。多重化回路３４０−１は、マルチプレクス信号ＢｓｅｌがＨレベルのとき、ＤＡＣ３３０−１−Ｂの出力をデータ線駆動回路ＤＲＶ−１の入力と電気的に接続する。

ＤＡＣ３３０−１−Ｒ、３３０−１−Ｇ、３３０−１−Ｂは、ＲＯＭデコーダ回路により実現することができる。ＤＡＣ３３０−１−Ｒ、３３０−１−Ｇ、３３０−１−Ｂは、６ビットの表示データに基づいて、基準電圧Ｖ０〜Ｖ６３のうちいずれか１つを選択して選択電圧Ｖｓｅｌ−Ｒ、Ｖｓｅｌ−Ｇ、Ｖｓｅｌ−Ｂとして多重化回路３４０−１に出力する。なお、他のデータ線駆動回路ＤＲＶ−２〜ＤＲＶ−Ｎについても、同様に、対応する６ビットの表示データに基づいて選択された電圧が出力される。

ＤＡＣ３３０−１−Ｒ、３３０−１−Ｇ、３３０−１−Ｂは、反転回路３３２−１−Ｒ、３３２−１−Ｇ、３３２−１−Ｂを含む。反転回路３３２−１−Ｒ、３３２−１−Ｇ、３３２−１−Ｂは、極性反転信号ＰＯＬに基づいて表示データを反転する。そして、各ＲＯＭデコーダ回路には、６ビットの表示データＤ０〜Ｄ５と、６ビットの反転表示データＸＤ０〜ＸＤ５とが入力される。反転表示データＸＤ０〜ＸＤ５は、表示データＤ０〜Ｄ５をそれぞれビット反転したものである。そして、ＲＯＭデコーダ回路において、基準電圧発生回路３２０により生成された多値の基準電圧Ｖ０〜Ｖ６３のうちのいずれか１つが表示データに基づいて選択される。

例えば極性反転信号ＰＯＬがＨレベルのとき、６ビットの表示データＤ０〜Ｄ５「００００１０」（＝２）に対応して、基準電圧Ｖ２が選択される。また例えば極性反転信号ＰＯＬがＬレベルのとき、表示データＤ０〜Ｄ５を反転した反転表示データＸＤ０〜ＸＤ５を用いて基準電圧を選択する。即ち、反転表示データＸＤ０〜ＸＤ５が「１１１１０１」（＝６１）となり、基準電圧Ｖ６１が選択される。

このようにしてＤＡＣ３３０−１−Ｒ、３３０−１−Ｇ、３３０−１−Ｂにより選択された選択電圧Ｖｓｅｌ−Ｒ、Ｖｓｅｌ−Ｇ、Ｖｓｅｌ−Ｂは、多重化回路３４０−１に供給される。

そして、データ線駆動回路ＤＲＶ−１は、多重化回路３４０−１によって多重化された多重化信号に基づいて出力線ＯＬ−１を駆動する。また、電源回路１００は、上述したように、極性反転信号ＰＯＬに同期して対向電極の電圧を変化させる。これにより、液晶に印加される電圧の極性を反転させて駆動できる。

以上のように、電源回路１００をデータドライバ３０に内蔵させることで、液晶表示装置１０の実装面積を削減し、低消費電力で、且つ画質の劣化を防止するデータドライバを提供できる。

なお図５及び図６ではデータドライバ３０に電源回路を内蔵させる場合について説明したが、ゲートドライバ３２に電源回路を内蔵させてもよい。

図７に、図５及び図６に示したデータドライバ３０によるマルチプレクス駆動の模式的な説明図を示す。

マルチプレクス駆動制御回路３５０は、水平同期信号ＨＳＹＮＣにより規定される１水平走査期間（１Ｈ）において、図７に示すようにマルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌを生成する。マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌのうち２以上の信号が同時にＨレベルになることがない。

上述のように多重化回路３４０−１は、マルチプレクス信号ＲｓｅｌがＨレベルのとき、Ｒ成分用の駆動電圧をデータ線駆動回路ＤＲＶ−１に供給する。マルチプレクス信号ＧｓｅｌがＨレベルのとき、Ｇ成分用の駆動電圧をデータ線駆動回路ＤＲＶ−１に供給する。マルチプレクス信号ＢｓｅｌがＨレベルのとき、Ｂ成分用の駆動電圧をデータ線駆動回路ＤＲＶ−１に供給する。そして、液晶表示パネル２０のデマルチプレクサＤＭＵＸ１によって、このように多重化された信号から各駆動電圧が分離されて、Ｒ成分用データ線Ｒ１、Ｇ成分用データ線Ｇ１及びＢ成分用データ線Ｂ１に供給される。

ところで、アクティブマトリックス型の液晶表示装置では、画素電極と対向電極とが容量結合されている。そのため、データ線に供給された電圧を、走査線により選択されたＴＦＴを介して画素電極に書き込むと、その書き込み時に画素電極の電圧レベルが変化してしまう。例えば図７では、マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、ＢｓｅｌのそれぞれがＬレベルからＨレベルに変化するタイミング（Ａ１、Ａ２、Ａ３）が、書き込み開始タイミングに相当する。そして、各タイミングにおいて、書き込んだ電圧レベルに応じて、対向電極の電圧レベルが変動する。その後、対向電極を駆動するオペアンプが、変動した対向電極の電圧レベルを元のレベルに戻すように駆動する。

ところが、水平走査方向の画素数が増えて１水平走査期間が短縮化傾向にあって、更にマルチプレクス駆動を行う場合には、画素電極への書き込み時間がより一層短くなる。このとき、対向電極の電圧レベルが元に戻るまでに時間が十分に確保できなくなり、画質の劣化を招くようになる。そのためにはオペアンプの出力能力を大きくする必要が生じ、消費電力の増大を招くことになる。

そこで本実施形態における電源回路１００は、以下のように構成することで、消費電力の増大を抑えつつ、対向電極の電圧レベルを速やかに元のレベルに戻すことができる。

３． 電源回路
図８に、本実施形態における電源回路１００の構成例のブロック図を示す。

電源回路１００は、オペアンプ１１０と、オペアンプ制御回路１２０とを含む。オペアンプ１１０は、対向電極を駆動する。オペアンプ制御回路１２０は、オペアンプ１１０のスルーレート（slew rate）及び電流駆動能力の少なくとも１つを制御する。そして、オペアンプ制御回路１２０が、画素電極への書き込み開始タイミングで開始される制御期間において、オペアンプ１１０のスルーレート及び電流駆動能力の少なくとも１つを大きくする。制御期間を経過後には、オペアンプ１１０のスルーレート及び電流駆動能力を制御期間前の状態に戻すことが望ましい。ここで、スルーレートは、単位時間当たりの出力電圧の最大勾配を示す値ということができる。

即ち、画素電極への書き込みによって対向電極の電圧レベルが変動した場合であっても、この書き込みが開始される制御期間において、オペアンプ１１０のスルーレート及び電流駆動能力の少なくとも１つが大きくなるように制御される。従って、変動した対向電極の電圧レベルをいち早く、書き込み前の電圧レベルに戻すことができる。これにより、オペアンプ１１０の出力能力が必要なときのみ該出力能力を大きくでき、それ以外の期間ではオペアンプ１１０の出力能力を小さくできる。そのため、消費電力を最低限に抑えることができるようになる。

電源回路１００は、選択回路１３０を含み、オペアンプ１１０には、選択回路１３０から出力電圧が入力電圧ＶＣＯＭｉｎとして供給される。選択回路１３０は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬのいずれかを、オペアンプ１１０の入力電圧ＶＣＯＭｉｎとして出力する。

また電源回路１００は、高電位側対向電極電圧生成回路１４０、低電位側対向電極電圧生成回路１５０を含むことができる。高電位側対向電極電圧生成回路１４０は、高電位側電圧ＶＣＯＭＨを生成する。低電位側対向電極電圧生成回路１５０は、低電位側電圧ＶＣＯＭＬを生成する。高電位側対向電極電圧生成回路１４０及び低電位側対向電極電圧生成回路１５０の少なくとも１つは、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧を例えばチャージポンプ動作で昇圧することにより生成される。

更に電源回路１００は、タイマ回路１６０を含むことができる。そして図９に示すように、オペアンプ制御回路１２０は、タイマ回路１６０からの制御信号ＳＲＣＮＴに基づいて指定される制御期間ＣＴにおいて、オペアンプ１１０のスルーレート及び電流駆動能力の少なくとも１つを大きくする制御を行うことができる。このタイマ回路１６０は、画素電極の書き込み開始タイミング後にカウントを開始して所与のカウント値になるまでの期間を制御期間ＣＴとして指定する制御信号ＳＲＣＮＴを生成する。このとき、画素電極の書き込み開始タイミングは、マルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌの論理和演算結果である書き込み信号ＳＥＬにより定められる。これにより、画素電極への書き込み開始タイミングを、多重化信号の時分割タイミングとすることができる。

以下、このような電源回路１００の要部の構成例について説明する。

図１０に、図８のタイマ回路１６０の構成例の回路図を示す。

図１０に示すタイマ回路１６０には、ドットクロックＤＣＬＫ、水平同期信号ＨＳＹＮＣ及び書き込み信号ＳＥＬが入力される。そしてタイマ回路１６０は、１水平走査期間内に、書き込み信号ＳＥＬをドットクロックＤＣＬＫに同期してシフトすることで、書き込み信号ＳＥＬの変化点を起算点としてドットクロックＤＣＬＫのクロック数をカウントしている。

更にタイマ回路１６０は、所与の１又は複数のカウント値の中から選択された１つのカウント値になるまでの期間を前記制御期間として指定することができる。そのため、図１０では、タイマ回路１６０には、モード信号ＭＯＤＥ１、ＭＯＤＥ２が入力され、４種類のカウント値の中からモード信号ＭＯＤＥ１、ＭＯＤＥ２によって１つのカウント値を指定できる。モード信号ＭＯＤＥ１、ＭＯＤＥ２は、電源回路１００（又はデータドライバ３０）の図示しないモード設定レジスタの設定内容に応じて出力され、このモード設定レジスタはホスト又は表示コントローラ３８によってアクセスされるようになっている。図１０では、ドットクロックＤＣＬＫのクロック数が「２」、「４」、「８」、「１０」の中から選択されることになる。

図１１に、図１０のタイマ回路１６０の動作例のタイミング図を示す。図１１では、モード信号ＭＯＤＥ１、ＭＯＤＥ２によりドットクロックＤＣＬＫのクロック数「８」が選択された場合の動作例を示している。

垂直同期信号ＶＳＹＮＣがＬレベルとなり、水平同期信号ＨＳＹＮＣがＬレベルからＨレベルに変化すると、１水平走査期間が開始される。そして、当該水平走査期間内に、マルチプレクス信号Ｒｓｅｌが変化して書き込み信号ＳＥＬがＨレベルに変化すると、制御信号ＳＲＣＮＴがＨレベルに変化する（Ｂ１）。

書き込み信号ＳＥＬがドットクロックＤＣＬＫに同期してシフトされて、書き込み信号ＳＥＬの変化点を起算点としてドットクロックＤＣＬＫのクロック数「２」のとき、信号ＳＥＬｄ２がＨレベルに変化する（Ｂ２）。同様にドットクロックＤＣＬＫのクロック数「４」のとき、信号ＳＥＬｄ４がＨレベルに変化する（Ｂ３）。ドットクロックＤＣＬＫのクロック数「８」のとき、信号ＳＥＬｄ８がＨレベルに変化する（Ｂ４）。ドットクロックＤＣＬＫのクロック数「１０」のとき、信号ＳＥＬｄ１０がＨレベルに変化する（Ｂ５）。

モード信号ＭＯＤＥ１、ＭＯＤＥ２によりドットクロックＤＣＬＫのクロック数「８」が選択されているため、信号ＳＥＬｄ８がＨレベルに変化したときに、制御信号ＳＲＣＮＴがＬレベルに変化する（Ｂ６）。そして、制御信号ＳＲＣＮＴがＨレベルの期間を制御期間ＣＴとすることができる。

図１２に、図８のオペアンプ制御回路１２０の構成例の回路図を示す。

オペアンプ制御回路１２０は、第１のｐ型（第１導電型）差動増幅回路設定レジスタ（広義には第１のオペアンプ設定レジスタ）１２２−ｐ、第２のｐ型差動増幅回路設定レジスタ（広義には第２のオペアンプ設定レジスタ）１２４−ｐを含む。図１２では、第１のｐ型差動増幅回路設定レジスタ１２２−ｐ、及び第２のｐ型差動増幅回路設定レジスタ１２４−ｐのそれぞれは、６ビットのＤ型フリップフロップ（以下、Ｄ−ＦＦと略す）により構成される。

第１のｐ型差動増幅回路設定レジスタ１２２−ｐを構成する各Ｄ−ＦＦのクロック端子Ｃには、コマンド設定信号ＣＭＤＢが入力される。第１のｐ型差動増幅回路設定レジスタ１２２−ｐを構成する各Ｄ−ＦＦのデータ入力端子Ｄには、コマンドデータＣＭＤ＜０：５＞の各ビットの信号が入力される。第２のｐ型差動増幅回路設定レジスタ１２４−ｐを構成する各Ｄ−ＦＦのクロック端子Ｃには、コマンド設定信号ＣＭＤＡが入力される。第２のｐ型差動増幅回路設定レジスタ１２４−ｐを構成する各Ｄ−ＦＦのデータ入力端子Ｄには、コマンドデータＣＭＤ＜０：５＞の各ビットの信号が入力される。

またオペアンプ制御回路１２０は、第１のｎ型（第２導電型）差動増幅回路設定レジスタ（広義には第１のオペアンプ設定レジスタ）１２２−ｎ、第２のｎ型差動増幅回路設定レジスタ（広義には第２のオペアンプ設定レジスタ）１２４−ｎを含む。図１２では、第１のｎ型差動増幅回路設定レジスタ１２２−ｎ、及び第２のｎ型差動増幅回路設定レジスタ１２４−ｎのそれぞれは、６ビットのＤ−ＦＦにより構成される。

第１のｎ型差動増幅回路設定レジスタ１２２−ｎを構成する各Ｄ−ＦＦのクロック端子Ｃには、コマンド設定信号ＣＭＤＤが入力される。第１のｎ型差動増幅回路設定レジスタ１２２−ｎを構成する各Ｄ−ＦＦのデータ入力端子Ｄには、コマンドデータＣＭＤ＜０：５＞の各ビットの信号が入力される。第２のｎ型差動増幅回路設定レジスタ１２４−ｎを構成する各Ｄ−ＦＦのクロック端子Ｃには、コマンド設定信号ＣＭＤＣが入力される。第２のｎ型差動増幅回路設定レジスタ１２４−ｎを構成する各Ｄ−ＦＦのデータ入力端子Ｄには、コマンドデータＣＭＤ＜０：５＞の各ビットの信号が入力される。

コマンド設定信号ＣＭＤＡ、ＣＭＤＢ、ＣＭＤＣ、ＣＭＤＤは、ホスト又は表示コントローラ３８から各差動増幅回路設定レジスタに設定データ（第１、第２の設定データ）を設定するための設定コマンドが入力されたときのパルス信号である。コマンドデータＣＭＤ＜０：５＞は、ホスト又は表示コントローラ３８から出力されたコマンドデータである。

第１のｐ型差動増幅回路設定レジスタ１２２−ｐには、制御期間ＣＴにおけるオペアンプ１１０のｐ型差動増幅回路の電流源の電流値を定める設定データが設定される。第２のｐ型差動増幅回路設定レジスタ１２４−ｐには、制御期間ＣＴ以外の期間におけるオペアンプ１１０のｐ型差動増幅回路の電流源の電流値を定める設定データが設定される。

第１のｎ型差動増幅回路設定レジスタ１２２−ｎには、制御期間ＣＴにおけるオペアンプ１１０のｎ型差動増幅回路の電流源の電流値を定める設定データが設定される。第２のｎ型差動増幅回路設定レジスタ１２４−ｎには、制御期間ＣＴ以外の期間におけるオペアンプ１１０のｎ型差動増幅回路の電流源の電流値を定める設定データが設定される。

このような構成のオペアンプ制御回路１２０には、制御信号ＳＲＣＮＴ及び極性反転信号ＰＯＬが入力される。そして、極性反転信号ＰＯＬがＨレベルで、且つ制御信号ＳＲＣＮＴがＨレベルのとき、第１のｐ型差動増幅回路設定レジスタ１２２−ｐの設定データに対応した信号が、ｐ型差動増幅回路制御信号ＶＲＥＦＰ１〜ＶＲＥＦＰ６（広義にはオペアンプ制御信号）として出力される。また極性反転信号ＰＯＬがＨレベルで、且つ制御信号ＳＲＣＮＴがＬレベルのとき、第２のｐ型差動増幅回路設定レジスタ１２４−ｐの設定データに対応した信号が、ｐ型差動増幅回路制御信号ＶＲＥＦＰ１〜ＶＲＥＦＰ６として出力される。また、極性反転信号ＰＯＬがＬレベルで、且つ制御信号ＳＲＣＮＴがＨレベルのとき、第１のｎ型差動増幅回路設定レジスタ１２２−ｎの設定データに対応した信号が、ｎ型差動増幅回路制御信号ＶＲＥＦＮ１〜ＶＲＥＦＮ６として出力される。更に極性反転信号ＰＯＬがＬレベルで、且つ制御信号ＳＲＣＮＴがＬレベルのとき、第２のｎ型差動増幅回路設定レジスタ１２４−ｎの設定データに対応した信号が、ｎ型差動増幅回路制御信号ＶＲＥＦＮ１〜ＶＲＥＦＮ６として出力される。

更に制御信号ＳＲＣＮＴがそのままブースト信号ＢＯＯＳＴＮとして出力され、制御信号ＳＲＣＮＴの反転信号がブースト信号ＢＯＯＳＴＰとして出力される。

なお図１２では、第１のオペアンプ設定レジスタとして第１のｐ型差動増幅回路設定レジスタ１２２−ｐ及び第１のｎ型差動増幅回路設定レジスタ１２２−ｎを設け、第２のオペアンプ設定レジスタとして第２のｐ型差動増幅回路設定レジスタ１２４−ｐ及び第２のｎ型差動増幅回路設定レジスタ１２４−ｎを設けている。そして、ブースト信号ＢＯＯＳＴＰ、ＢＯＯＳＴＮが、制御期間ＣＴのみアクティブとなるようにしているが、本発明はこれに限定されるものではない。

例えば、第１のオペアンプ設定レジスタとして、オペアンプ１１０の電流駆動能力を高めるための設定データ（制御情報）を設定できる設定レジスタと、第２のオペアンプ設定レジスタとして、オペアンプ１１０の通常状態の電流駆動能力を設定するための設定データを設定できる設定レジスタとを設けるようにしてもよい。この場合、制御期間ＣＴでは、第１のオペアンプ設定レジスタの制御情報に基づいてオペアンプ１１０の電流駆動能力を高め、制御期間ＣＴ以外の期間では、第２のオペアンプ設定レジスタの制御情報に基づいてオペアンプ１１０の電流駆動能力を設定する。

このように、オペアンプ制御回路１２０は、オペアンプ１１０のスルーレート及び電流駆動能力の少なくとも１つを指定するための第１の設定データが設定される第１のオペアンプ設定レジスタと、オペアンプ１１０のスルーレート及び電流駆動能力の少なくとも１つを指定するための第２の設定データが設定される第２のオペアンプ設定レジスタとを含むことができる。そして、制御期間では、第１の設定データに基づいてオペアンプ１１０のスルーレート及び電流駆動能力の少なくとも１つを制御し、制御期間の経過後では、第２の設定データに基づいてオペアンプ１１０のスルーレート及び電流駆動能力の少なくとも１つを制御することができる。

図１３に、図８のオペアンプ１１０の構成例の回路図を示す。

このオペアンプ１１０には、図１２のオペアンプ制御回路１２０からｐ型差動増幅回路制御信号ＶＲＥＦＰ１〜ＶＲＥＦＰ６、ｎ型差動増幅回路制御信号ＶＲＥＦＮ１〜ＶＲＥＦＮ６、ブースト信号ＢＯＯＳＴＰ、ＢＯＯＳＴＮが入力される。

オペアンプ１１０は、差動部１１２と、出力部１１４とを含む。差動部１１２は、ｎ型差動増幅回路１１６と、ｐ型差動増幅回路１１８とを含む。

ｎ型差動増幅回路１１６は、カレントミラー回路ＣＭ１、差動トランジスタ対ＤＴ１、電流源ＣＳ１を含む。カレントミラー回路ＣＭ１は、ソースが高電位側の電源電圧ＶＤＤに接続されたｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下ｐ型トランジスタと略す）ＰＴ１、ＰＴ２を含む。ｐ型トランジスタＰＴ１、ＰＴ２のゲートは互いに接続され、ｐ型トランジスタＰＴ１のゲート及びドレインが接続される。

差動トランジスタ対ＤＴ１は、ｎ型ＭＯＳトランジスタ（以下ｎ型トランジスタと略す）ＮＴ１、ＮＴ２を含む。ｎ型トランジスタＮＴ１のゲートには、出力部１１４の出力電圧ＶＣＯＭが供給される。ｎ型トランジスタＮＴ２のゲートには、オペアンプ１１０の入力電圧ＶＣＯＭｉｎが供給される。ｎ型トランジスタＮＴ１のドレインは、ｐ型トランジスタＰＴ１のドレインに接続される。ｎ型トランジスタＮＴ２のドレインは、ｐ型トランジスタＰＴ２のドレインに接続される。

電流源ＣＳ１は、ｎ型トランジスタＮＴ１、ＮＴ２のソースと低電位側の電源電圧ＶＳＳとの間に挿入される。このような電流源ＣＳ１では、６個のｎ型トランジスタＮＴ３〜ＮＴ８のそれぞれが並列に接続される。そして、ｎ型トランジスタＮＴ３〜ＮＴ８のゲートには、ｎ型差動増幅回路制御信号ＶＲＥＦＮ１〜ＶＲＥＦＮ６が供給される。従って、ｎ型差動増幅回路制御信号ＶＲＥＦＮ１〜ＶＲＥＦＮ６に応じて、電流源ＣＳ１の電流値が制御される。

一方、ｐ型差動増幅回路１１８もまた、カレントミラー回路ＣＭ２、差動トランジスタ対ＤＴ２、電流源ＣＳ２を含む。カレントミラー回路ＣＭ２は、ソースが電源電圧ＶＳＳに接続されたｎ型トランジスタＮＴ１１、ＮＴ１２を含む。ｎ型トランジスタＮＴ１１、ＮＴ１２のゲートは互いに接続され、ｎ型トランジスタＮＴ１１のゲート及びドレインが接続される。

差動トランジスタ対ＤＴ２は、ｐ型トランジスタＰＴ１１、ＰＴ１２を含む。ｐ型トランジスタＰＴ１１のゲートには、出力部１１４の出力電圧ＶＣＯＭが供給される。ｐ型トランジスタＰＴ１２のゲートには、オペアンプ１１０の入力電圧ＶＣＯＭｉｎが供給される。ｐ型トランジスタＰＴ１１のドレインは、ｎ型トランジスタＮＴ１１のドレインに接続される。ｐ型トランジスタＰＴ１２のドレインは、ｎ型トランジスタＮＴ１２のドレインに接続される。

電流源ＣＳ２は、ｐ型トランジスタＰＴ１１、ＰＴ１２のソースと電源電圧ＶＤＤとの間に挿入される。このような電流源ＣＳ２では、６個のｐ型トランジスタＰＴ３〜ＰＴ８のそれぞれが並列に接続される。そして、ｐ型トランジスタＰＴ３〜ＰＴ８のゲートには、ｐ型差動増幅回路制御信号ＶＲＥＦＰ１〜ＶＲＥＦＰ６が供給される。従って、ｐ型差動増幅回路制御信号ＶＲＥＦＰ１〜ＶＲＥＦＰ６に応じて、電流源ＣＳ２の電流値が制御される。

出力部１１４は、ｐ型駆動トランジスタＰＤＴ１と、ｎ型駆動トランジスタＮＤＴ１とを含む。ｐ型駆動トランジスタＰＤＴ１のソースには、駆動用の高電位側の電源電圧ＶＤＤ＿ＤＲが供給される。ｎ型駆動トランジスタＮＤＴ１のソースには、駆動用の低電位側の電源電圧ＶＳＳ＿ＤＲが供給される。ｐ型駆動トランジスタＰＤＴ１のゲートには、ｎ型差動増幅回路１１６のｎ型トランジスタＮＴ２及びｐ型トランジスタＰＴ２の接続ノードの電圧が供給される。ｎ型駆動トランジスタＮＤＴ１のゲートには、ｐ型差動増幅回路１１８のｐ型トランジスタＰＴ１２及びｎ型トランジスタＮＴ１２の接続ノードの電圧が供給される。ｐ型駆動トランジスタＰＤＴ１のドレインとｎ型駆動トランジスタＮＤＴ１のドレインとが接続され、このドレインの電圧が出力電圧ＶＣＯＭとなる。

なお図１３では、イネーブル信号ＥＮＢ及びその反転信号ＸＥＮＢによりオペアンプ１１０の出力をハイインピーダンス状態に設定できるようにするため、ゲート電圧固定用トランジスタＰＦＴ１、ＮＦＴ１が設けられている。ゲート電圧固定用トランジスタＰＦＴ１、ＮＦＴ１のゲートにはイネーブル信号ＥＮＢ、ＸＥＮＢが供給され、ｐ型駆動トランジスタＰＤＴ１のゲート電圧及びｎ型駆動トランジスタＮＤＴ１のゲート電圧を電源電圧ＶＤＤ＿ＤＲ、ＶＳＳ＿ＤＲに固定して、出力をハイインピーダンス状態に設定できる。

また出力部１１４は、ｐ型駆動トランジスタＰＤＴ１に並列に、ブースト用ｐ型駆動トランジスタＰＢＴ１が設けられる。より具体的には、ブースト用ｐ型駆動トランジスタＰＢＴ１は、ブースト信号ＢＯＯＳＴＰがＬレベルのときに、ｐ型駆動トランジスタＰＤＴ１と並列に接続される。これにより、ブースト信号ＢＯＯＳＴＰに応じて、出力に電流を流す能力を高めることができる。

同様に、出力部１１４は、ｎ型駆動トランジスタＮＤＴ１に並列に、ブースト用ｎ型駆動トランジスタＮＢＴ１が設けられる。より具体的には、ブースト用ｎ型駆動トランジスタＮＢＴ１は、ブースト信号ＢＯＯＳＴＮがＨレベルのときに、ｎ型駆動トランジスタＮＤＴ１と並列に接続される。これにより、ブースト信号ＢＯＯＳＴＮに応じて、出力から電流を引き込む能力を高めることができる。

このような構成のオペアンプ１１０について、ｎ型差動増幅回路１１６に着目して、入力電圧ＶＣＯＭｉｎが出力電圧ＶＣＯＭより高い場合を考える。

この場合、ｎ型トランジスタＮＴ１のインピーダンスがｎ型トランジスタＮＴ２より大きくなるため、ｐ型トランジスタＰＴ１、ＰＴ２のゲート電圧が上昇し、ｐ型トランジスタＰＴ２のインピーダンスが大きくなる。そのため、ｐ型駆動トランジスタＰＤＴ１のゲート電圧が下降し、ｐ型駆動トランジスタＰＤＴ１はオンする方向に向かう。

一方、ｐ型差動増幅回路１１８に着目すると、入力電圧ＶＣＯＭｉｎが出力電圧ＶＣＯＭより高い場合、ｐ型トランジスタＰＴ１１のインピーダンスがｐ型トランジスタＰＴ１２のインピーダンスより小さくなるため、ｎ型トランジスタＮＴ１１、ＮＴ１２のゲート電圧が上昇し、ｎ型トランジスタＮＴ１２のインピーダンスが小さくなる。そのため、ｎ型駆動トランジスタＮＤＴ１のゲート電圧が下降し、ｎ型駆動トランジスタＮＤＴ１がオフする方向に向かう。

このように、入力電圧ＶＣＯＭｉｎが出力電圧ＶＣＯＭより高い場合は、出力電圧ＶＣＯＭが高くなる方向にｐ型駆動トランジスタＰＤＴ１、ｎ型駆動トランジスタＮＤＴ１が動作する。なお、入力電圧ＶＣＯＭｉｎが出力電圧ＶＣＯＭより低い場合は、上述と逆の動作を行う。以上のような動作の結果、オペアンプ１１０では、入力電圧ＶＣＯＭｉｎと出力電圧ＶＣＯＭとがほぼ等しくなる平衡状態に移行していく。

このとき、ｎ型差動増幅回路１１６では、電流源ＣＳ１の電流値を大きくすればするほど、カレントミラー回路ＣＭ１及び差動トランジスタ対ＤＴ１を構成する各トランジスタの反応速度を速めることができるため、オペアンプ１１０のスルーレートを高めることができる。同様に、ｐ型差動増幅回路１１８では、電流源ＣＳ２の電流値を大きくすればするほど、カレントミラー回路ＣＭ２及び差動トランジスタ対ＤＴ２を構成する各トランジスタの反応速度を速めることができるため、オペアンプ１１０のスルーレートを高めることができる。

また、出力部１１４において、ブースト用ｐ型駆動トランジスタＰＢＴ１又はブースト用ｎ型駆動トランジスタＮＢＴ１を動作させることにより、電流駆動能力を高めることができる。

図１３に示すオペアンプ１１０が液晶表示パネル２０の対向電極を駆動する場合、対向電極の負荷と極性反転の周波数との関係で、以下のようにオペアンプ１１０のスルーレート及び電流駆動能力を調整できる。

対向電極の負荷が小さく、極性反転させる周波数が高いとき、オペアンプ１１０のスルーレートのみを大きくすればよい。これは、液晶表示パネル２０の表示画素数が増加しても対向電極の負荷が小さい場合に相当する。例えばＱＶＧＡパネルとＶＧＡパネルが同じサイズであっても、極性反転の周波数を２倍にする必要がある。

対向電極の負荷が大きいとき、オペアンプ１１０の電流駆動能力のみを大きくすればよい。これは、液晶表示パネル２０の製造メーカによって対向電極の負荷が異なるが、極性反転の周波数は同じである場合に相当する。

対向電極の負荷が大きく、極性反転させる周波数が高いとき、オペアンプ１１０のスルーレート及び電流駆動能力を大きくすればよい。これは、液晶表示パネル２０の表示画素数が増加した場合に相当する。例えば、ＱＶＧＡパネルからＶＧＡパネルに変更した場合、対向電極の負荷が大きくなり、且つ極性反転させる周波数を高くする必要がある。

図１４に、本実施形態における電源回路１００の動作例のタイミング図を示す。

図１４では、図１０〜図１３で説明した構成を有する電源回路１００が、極性反転信号ＰＯＬがＨレベルのときに動作したタイミング例を示している。またタイマ回路１６０では、ドットクロックＤＣＬＫのクロック数「２」が選択されているものとする。

水平同期信号ＨＳＹＮＣがＬレベルからＨレベルに変化して１水平走査期間が開始されると、マルチプレクス駆動制御回路３５０がマルチプレクス信号Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌを生成する。従って、図１４に示すように、まずマルチプレクス信号Ｒｓｅｌの変化に起因して、書き込み信号ＳＥＬがＨレベルに変化する（Ｃ１）。この時点から、ドットクロックＤＣＬＫの２クロックの間のみＨレベルとなり、このＨレベルの期間が制御期間ＣＴとなる。

そして、予め設定された制御期間ＣＴ用のｐ型差動増幅回路制御信号ＶＲＥＦＰ１〜ＶＲＥＦＰ６、ｎ型差動増幅回路制御信号ＶＲＥＦＮ１〜ＶＲＥＦＮ６、ブースト信号ＢＯＯＳＴＰ、ＢＯＯＳＴＮに応じて、オペアンプ１１０が制御される。オペアンプ１１０は、この制御期間ＣＴでは、高いスループット又は高い電流駆動能力で対向電極を駆動できる。

そして、制御期間ＣＴが経過後、ｐ型差動増幅回路制御信号ＶＲＥＦＰ１〜ＶＲＥＦＰ６、ｎ型差動増幅回路制御信号ＶＲＥＦＮ１〜ＶＲＥＦＮ６、ブースト信号ＢＯＯＳＴＰ、ＢＯＯＳＴＮが元の状態に戻され、オペアンプ１１０は、より小さいスループット又はより小さい電流駆動能力で対向電極を駆動することになる。

同様にして、マルチプレクス信号Ｇｓｅｌが変化すると、再び書き込み信号ＳＥＬがＨレベルに変化する（Ｃ２）。この時点から、ドットクロックＤＣＬＫの２クロックの間のみＨレベルとなり、このＨレベルの期間が制御期間ＣＴとなる。

またマルチプレクス信号Ｂｓｅｌが変化すると、再び書き込み信号ＳＥＬがＨレベルに変化する（Ｃ３）。この時点から、ドットクロックＤＣＬＫの２クロックの間のみＨレベルとなり、このＨレベルの期間が制御期間ＣＴとなる。

なお本実施形態では、制御期間ＣＴの長さが各色成分で共通にしているが、これに限定されるものではなく、色成分毎に制御期間ＣＴの長さを設定できるようにしてもよい。

以上のように、本実施形態によれば、変動した対向電極の電圧レベルを元に戻すときのみ、スルーレート及び電流駆動能力の少なくとも１つが大きくなるように制御され、その後、元のスルーレート及び電流駆動能力でオペアンプが駆動する。こうすることで、オペアンプ１１０の出力能力が必要なときのみ該出力能力を大きくできるため、それ以外の期間ではオペアンプ１１０の出力能力を小さくでき、消費電力を最低限に抑えることができるようになる。

４． 電子機器
図１５に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１５において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、液晶表示パネル２０を含む。液晶表示パネル２０は、データドライバ３０及びゲートドライバ３２によって駆動される。液晶表示パネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に接続され、データドライバ３０に対してＲＧＢフォーマットの表示データを供給する。

電源回路１００は、データドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また液晶表示パネル２０の対向電極に、対向電極電圧ＶＣＯＭを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この表示データに基づき、データドライバ３０及びゲートドライバ３２により液晶表示パネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて表示データの送受信処理、カメラモジュール９１０の撮像、液晶表示パネル２０の表示処理を行う。

なお上述した実施形態では、多重化信号が多重化された時分割タイミングを画素電極への書き込み開始タイミングとしていたが、これに限定されるもではない。多重化信号を用いずにデータドライバが各データ線を駆動する場合には、各データ線の駆動開始タイミングが画素電極への書き込み開始タイミングとなることは言うまでもない。

そして、本実施形態のように多重化信号を用いる場合であっても、本実施形態では１画素を構成する３ドット分の表示データに対応した各駆動電圧を時分割で多重化されるものとして説明したが、これに限定されるものではない。例えば、２画素分の６ドット分の表示データに対応した各駆動電圧を時分割で多重化した多重化信号や、３画素分の９ドット分の表示データに対応した各駆動電圧を時分割で多重化した多重化信号にも適用できる。また本発明は、１画素を構成するドット数に限定されるものではなく、多重化信号は、各ドットの表示データを時分割で多重化したものであればよい。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における液晶表示装置の構成の概要を示す図。 本実施形態における液晶表示装置の他の構成の概要を示す図。 図３（Ａ）、図３（Ｂ）はフレーム反転駆動の動作説明図。 図４（Ａ）、図４（Ｂ）はライン反転駆動の動作説明図。 図１のデータドライバの構成例のブロック図。 図５の基準電圧発生回路、ＤＡＣ、多重化回路、駆動回路の構成の概要を示す図。 図５及び図６に示したデータドライバによるマルチプレクス駆動の模式的な説明図。 本実施形態における電源回路の構成例のブロック図。 図８の電源回路の動作説明図。 図８のタイマ回路の構成例の回路図。 図１０のタイマ回路の動作例のタイミング図。 図８のオペアンプ制御回路の構成例の回路図。 図８のオペアンプの構成例の回路図。 本実施形態における電源回路の動作例のタイミング図。 本実施形態における電子機器の構成例のブロック図。

符号の説明

１０ 液晶表示装置、 ２０ 液晶表示パネル、
２２Ｒｍｎ、２２Ｇｍｎ、２２Ｂｍｎ ＴＦＴ、
２４Ｒｍｎ、２４Ｇｍｎ、２４Ｂｍｎ 液晶容量、
２６Ｒｍｎ、２６Ｇｍｎ、２６Ｂｍｎ 画素電極、
２８Ｒｍｎ、２８Ｇｍｎ、２８Ｂｍｎ 対向電極、 ３０ データドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 １００ 電源回路、
１１０ オペアンプ、 １２０ オペアンプ制御回路、 １３０ 選択回路、
１４０ 高電位側対向電極電圧生成回路、 １５０ 低電位側対向電極電圧生成回路、
１６０ タイマ回路、 Ｂｎ Ｂ成分用データ線、
ＤＬ１〜ＤＬＮ、ＤＬｎ データ信号供給線、 ＤＭＵＸｎ デマルチプレクサ、
ＧＬ１〜ＧＬＭ、ＧＬｍ 走査線、 Ｇｎ Ｇ成分用データ線、
ＰＯＬ 極性反転信号、 Ｒｎ Ｒ成分用データ線、
Ｒｓｅｌ、Ｇｓｅｌ、Ｂｓｅｌ マルチプレクス信号、 ＶＣＯＭ 対向電極電圧、
ＶＣＯＭＨ 高電位側電圧、 ＶＣＯＭＬ 低電位側電圧

Claims (13)

1. 複数のデータ線と複数の走査線と前記複数のデータ線と前記複数の走査線との交差位置に対応して設けられた複数の画素電極と前記複数の画素電極に対向する対向電極と前記複数の画素電極と前記対向電極との間に配置された電気光学物質とを備えた電気光学装置の前記対向電極に電圧を供給するための電源回路であって、
   前記対向電極を駆動するオペアンプと、
   前記オペアンプを制御するオペアンプ制御回路と、を含み、
   前記複数の走査線のうち１つの走査線を選択する１水平走査期間のうち、前記複数のデータ線のうち第１のデータ線に第１のデータ信号の出力を開始してから終了するまでの第１の駆動電圧印加期間において、前記オペアンプ制御回路は前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを大きくした後に前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを前記第１のデータ線に前記第１のデータ信号の出力を開始する前に戻すこと、
   を特徴とする電源回路。
2. 請求項１において、
   前記１水平走査期間のうち、前記複数のデータ線のうち前記第１のデータ線とは異なる第２のデータ線に第２のデータ信号の出力を開始してから終了するまでの第２の駆動電圧印加期間において、前記オペアンプ制御回路は前記オペアンプのスルーレート及び電流駆動能力の少なくとも１つを大きくした後に前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを前記第２のデータ線に前記第２のデータ信号の出力を開始する前に戻すこと、
   を特徴とする電源回路。
3. 請求項１又は２において、
   前記第２の駆動電圧印加期間は、前記第１の駆動電圧印加期間の後に設定されること、
   を特徴とする電源回路。
4. 請求項１乃至３のいずれかにおいて、
   前記オペアンプ制御回路が、
   前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを指定するための第１の設定データが設定される第１のオペアンプ設定レジスタと、
   前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを指定するための第２の設定データが設定される第２のオペアンプ設定レジスタとを含み、
   前記第１のデータ線に前記第１のデータ信号の出力を開始してから、前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを前記第１のデータ線に前記第１のデータ信号の出力を開始する前に戻す前までは、前記第１の設定データに基づいて前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを制御し、
   前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを前記第１のデータ線に前記第１のデータ信号の出力を開始する前に戻した後では、前記第２の設定データに基づいて前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを制御することを特徴とする電源回路。
5. 請求項１乃至４のいずれかにおいて、
   前記第１のデータ線に前記第１のデータ信号の出力を開始する後にカウントを開始し、１又は複数のカウント値の中から選択された１つのカウント値になるまでの期間を制御期間として指定するタイマ回路を含み、
   前記制御期間は、前記第１のデータ線に前記第１のデータ信号の出力を開始してから、前記オペアンプの前記スルーレート及び前記電流駆動能力の少なくとも１つを前記第１のデータ線に前記第１のデータ信号の出力を開始する前に戻す前までの期間であることを特徴とする電源回路。
6. 請求項１乃至５のいずれかにおいて、
   前記電気光学装置の前記複数のデータ線の各データ線に供給されるデータ信号が時分割で多重化された多重化信号から分離されたデータ信号が、前記画素電極に供給される場合に、
   前記第１のデータ線に前記第１のデータ信号の出力を開始するタイミングが、前記多重化信号の時分割タイミングであることを特徴とする電源回路。
7. 電気光学装置の複数の走査線及び複数のデータ線により特定される複数の画素電極と、電気光学物質を挟んで該複数の画素電極に対向する対向電極とを含む電気光学装置を駆動するための表示ドライバであって、
   前記対向電極に電圧を供給する請求項１乃至６のいずれか記載の電源回路と、
   前記電気光学装置を駆動する駆動回路とを含むことを特徴とする表示ドライバ。
8. 電気光学装置の複数の走査線及び複数のデータ線により特定される複数の画素電極と、電気光学物質を挟んで該複数の画素電極に対向する対向電極と、各データ線に多重化信号を分離したデータ信号を出力するためのデマルチプレクサとを含む電気光学装置を駆動するための表示ドライバであって、
   前記対向電極に電圧を供給する請求項６記載の電源回路と、
   複数のデータ線の各データ線に供給されるデータ信号を多重化した多重化信号を生成する多重化回路と、
   前記多重化信号に基づいて前記電気光学装置のデータ線を駆動する駆動回路とを含むことを特徴とする表示ドライバ。
9. 複数の走査線と、
   複数のデータ線と、
   前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
   電気光学物質を挟んで前記画素電極と対向する対向電極と、
   各データ線に多重化信号を分離したデータ信号を出力するためのデマルチプレクサと、
   前記複数の走査線を走査する走査ドライバと、
   前記複数のデータ線を駆動するデータドライバと、
   前記対向電極に電圧を供給する請求項６記載の電源回路とを含むことを特徴とする電気光学装置。
10. 複数の走査線と、
    複数のデータ線と、
    前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
    電気光学物質を挟んで前記画素電極と対向する対向電極と、
    前記複数の走査線を走査する走査ドライバと、
    前記複数のデータ線を駆動するデータドライバと、
    前記対向電極に電圧を供給する請求項６記載の電源回路とを含むことを特徴とする電気光学装置。
11. 請求項１乃至６のいずれか記載の電源回路を含むことを特徴とする電子機器。
12. 請求項７又は８記載の表示ドライバを含むことを特徴とする電子機器。
13. 請求項９又は１０記載の電気光学装置を含むことを特徴とする電子機器。

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