JP5045318B2 - 駆動回路、電気光学装置及び電子機器 - Google Patents

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Description

本発明は、駆動回路、電気光学装置及び電子機器等に関する。
従来より、携帯電話機等の電子機器に用いられる液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には、表示パネル。更に広義には電気光学装置）として、単純マトリクス方式のＬＣＤパネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチ素子を用いたアクティブマトリクス方式のＬＣＤパネルとが知られている。
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が困難である。
単純マトリクス方式のＬＣＤパネルやアクティブマトリクス方式のＬＣＤパネルでは、画素を構成する液晶（広義には電気光学物質）への印加電圧が交流となるように駆動される。このような交流駆動の手法として、ライン反転駆動やフィールド反転駆動（フレーム反転駆動）が知られている。ライン反転駆動では、１又は複数走査ライン毎に、液晶の印加電圧の極性が反転するように駆動される。フィールド反転駆動では、フィールド毎（フレーム毎）に液晶の印加電圧の極性が反転するように駆動される。
その際、画素を構成する画素電極と対向する対向電極（コモン電極）に供給する対向電極電圧（コモン電圧）を、反転駆動タイミングに合わせて変化させることで、画素電極に印加する電圧レベルを低下させることができる。
このような交流駆動を行う場合、液晶の充放電に伴う消費電力の増大を招く。そこで例えば特許文献１には、反転駆動時に、液晶を挟持する２つの電極を短絡することにより液晶に蓄積される電荷を初期化し、電極の短絡前の電圧の中間電圧まで遷移させることで低消費化を図る技術が開示されている。また特許文献２には、画素電極への書き込み期間前の第１プリチャージ期間と対向電極電圧の切換前の第２のプリチャージ期間とにおいて、ソース線にプリチャージ電位を与えることで、対向電極電圧の切換時のソース線の電位変動を抑えて低消費電力化を図る技術が開示されている。
特開２００２−２４４６２２号公報 特開２００４−３５４７５８号公報
しかしながら、特許文献１及び特許文献２に開示されている技術は、消費電力の削減効果がソース線に与える電圧に依存してしまうという問題がある。そのため、極性が反転する対向電極を充放電する電荷量の削減効果が、それほど期待できない場合がある。また、特許文献１に開示された技術では、ソース線に与える電圧と対向電極電圧の極性との関係によっては、液晶を挟持する２つの電極を短絡することで、充放電すべき電荷量が却って増加してしまい、低消費電力化の効果が薄れてしまう場合があるという問題がある。従って、一度供給された電荷を再利用する場合に、簡素な構成で確実に消費電力を削減しながら、ソース線、対向電極を駆動できることが望ましい。
一方、駆動回路の適用分野によっては、ある程度の消費電力の低減効果を犠牲にして、駆動回路等のチップサイズや実装面積を小さくすることを優先すべき場合がある。例えば、顧客（電子機器メーカ）が、駆動回路や該駆動回路を含むＬＣＤパネルの低コスト化を最優先と考える製品に、該駆動回路等を適用する場合である。
このように、顧客に応じて、低消費電力化を優先したり、低コスト化を優先したりできる駆動回路等を提供できることが望ましい。即ち、簡素な構成で、ある程度のコストの低減効果を犠牲にして低消費電力化を追求したり（低消費電力化優先）、ある程度の消費電力の低減効果を犠牲にして低コスト化を追求したり（低コスト化優先）できることが望ましい。このような駆動回路等を提供できれば、１種類の駆動回路により多様なユーザの要求を満足させることを意味し、結果として、より一層の製造コストの低減を図ることができるようになる。
また、特許文献１に開示されている技術では、短絡することで電荷を再利用して電位を揃えるものであるため、負荷を駆動する手段が存在せず、電荷の再利用に要する時間が長くなる。そのため、１水平走査期間内に与えられる画素電極の書き込み時間が短くなると、電荷の再利用を行う時間が足りなくなるという問題がある。画素電極の書き込み時間の高速化には、例えば特許文献２の開示されているようなプリチャージ技術が有効であると考えられるが、特許文献２には、上記のように、顧客に応じて、低消費電力化を優先したり、低コスト化を優先したりできる駆動回路等の構成については開示されていない。
本発明の幾つかの態様によれば、電荷を再利用する場合に高速化でき、且つ簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる駆動回路、電気光学装置及び電子機器を提供できる。
上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するための駆動回路であって、
各ソース短絡回路が第１及び第２のソース線の各ソース線と所与のソース短絡ノードとを短絡するための第１及び第２のソース短絡回路と、
ソース用キャパシタの一端が接続されるソース電荷蓄積ノードと前記ソース短絡ノードとを短絡するためのソース電荷蓄積用短絡回路と、
前記ソース電荷蓄積ノードに所与の電圧を供給するための電圧設定回路と、
前記電気光学装置の画素電極と電気光学素子を挟んで設けられる対向電極に出力される電圧が印加される対向電極電圧出力ノードと、前記ソース短絡ノードとを短絡するためのノード短絡回路とを含む駆動回路に関係する。
本発明によれば、ノード短絡回路を設けることで、対向電極とソース短絡ノードとを短絡することで電荷の再利用を行ったり、ソース用キャパシタを用いて電荷の再利用を行ったりすることができる。そして、いずれの場合にも、電圧設定回路により、ソース線をプリチャージすることができるので、簡素な構成で、電荷を再利用する場合に高速化でき、且つ低消費電力化を優先したり低コスト化を優先したりできる駆動回路を提供できる。
また本発明に係る駆動回路では、
前記第１及び第２のソース短絡回路を導通状態、前記ノード短絡回路を導通状態、前記ソース電荷蓄積用短絡回路を非導通状態に設定した後、
前記ノード短絡回路を非導通状態、前記第１及び第２のソース短絡回路を導通状態、前記ソース電荷蓄積用短絡回路を導通状態に設定して前記電圧設定回路により前記第１及び第２のソース線をプリチャージし、その後、前記第１及び第２のソース短絡回路を非導通状態に設定して各ソース線に階調データに対応した階調電圧を供給することができる。
本発明によれば、キャパシタを設けることなく、ソース線の電荷を再利用することができるので、駆動回路のチップサイズや実装面積を小さくできる。
また本発明に係る駆動回路では、
前記電圧設定回路の出力をハイインピーダンス状態に設定したまま、前記第１及び第２のソース短絡回路を導通状態、前記ソース電荷蓄積用短絡回路を導通状態、前記ノード短絡回路を非導通状態に設定した後、
前記電圧設定回路により前記第１及び第２のソース線をプリチャージし、その後、前記第１及び第２のソース短絡回路を非導通状態に設定して各ソース線に階調データに対応した階調電圧を供給することができる。
本発明によれば、ソース線に与える電圧に依存することなく、電荷を有効に再利用できるようになり、より一層の低消費電力化が可能となる。
また本発明に係る駆動回路では、
更に、
前記ソース用キャパシタを含むことができる。
また本発明に係る駆動回路では、
前記電圧設定回路が、
前記第１及び第２のソース線をプリチャージする際に、前記電気光学装置のオフ電圧を前記ソース電荷蓄積ノードに印加することができる。
また本発明に係る駆動回路では、
前記対向電極の極性反転駆動が行われる場合に、
前記電圧設定回路が、
前記第１及び第２のソース線をプリチャージする際に、前記電気光学素子の印加電圧の極性に応じて異なる電圧を前記ソース電荷蓄積ノードに印加することができる。
本発明によれば、極性反転駆動が行われる場合にソース線に供給される階調電圧の中間値が異なる場合であっても、正極性及び負極性にいずれの期間であっても、プリチャージ期間後に充放電すべき電荷量を削減し、より一層の低消費電力化を図ることができる。
また本発明に係る駆動回路では、
対向電極用キャパシタの一端が接続される対向電極電荷蓄積ノードと前記対向電極電圧出力ノードとを短絡するための対向電極電荷蓄積用短絡回路を含み、
前記ノード短絡回路が非導通状態のまま、前記対向電極電荷蓄積用短絡回路を導通状態及び非導通状態を繰り返して前記対向電極用キャパシタから電荷を充放電することができる。
本発明によれば、対向電極の駆動の際の電荷の再利用を図ることができる。
また本発明に係る駆動回路では、
前記電圧設定回路が、
所与のプリチャージ用電圧が入力される演算増幅器を含み、
前記演算増幅器の出力電圧が、前記ソース用キャパシタの一端に供給されてもよい。
本発明によれば、演算増幅器の発振防止の効果も得ることができる。
また本発明に係る駆動回路では、
前記演算増幅器が、
Ｂ級増幅動作を行うことができる。
本発明によれば、無駄な電流消費を削減できるようになり、より一層の低消費電力化が可能となる。
また本発明に係る駆動回路では、
各ソース出力用演算増幅器が各階調データに対応した階調電圧を前記第１及び第２のソース線の各ソース線に出力する第１及び第２のソース出力用演算増幅器を含み、
前記第１及び第２のソース出力用演算増幅器の高電位側の電源電圧と前記電圧設定回路の演算増幅器の高電位側の電源電圧とが異なる電圧であってもよい。
本発明によれば、電圧設定回路の電源電圧として低電圧を採用できるようになるので、電圧設定回路の面積を縮小させることができるようになる。この結果、駆動回路の低コスト化も可能となる。
また本発明に係る駆動回路では、
各ソース出力用演算増幅器が各階調データに対応した階調電圧を前記第１及び第２のソース線の各ソース線に出力する第１及び第２のソース出力用演算増幅器を含み、
前記第１及び第２のソース出力用演算増幅器の高電位側の電源電圧が、前記電圧設定回路の演算増幅器の高電位側の電源電圧を昇圧した電圧であってもよい。
本発明によれば、同じ負荷を駆動する場合でも、電圧設定回路の演算増幅器の消費電力を削減できるようになる。
また本発明は、
複数のソース線と、
複数のゲート線と、
前記複数のソース線と前記複数のゲート線とに接続される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
本発明によれば、電荷を再利用する場合に高速化でき、且つ簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる駆動回路を含む電気光学装置を提供できるようになる。
また本発明は、
上記のいずれか記載の駆動回路を含む電子機器に関係する。
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
本発明によれば、電荷を再利用する場合に高速化でき、且つ簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる駆動回路が適用された電子機器を提供できるようになる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１． 液晶装置
図１に、本実施形態の液晶装置のブロック図の例を示す。
液晶装置１０（液晶表示装置。広義には表示装置）は、表示パネル１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、ソース線駆動回路２０（狭義にはソースドライバ）、ゲート線駆動回路３０（狭義にはゲートドライバ）、表示コントローラ４０、電源回路５０、ソース電圧設定回路（広義には電圧設定回路）７０を含む。なお、液晶装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。なお、図１では、アクティブマトリクス型の液晶装置を例に説明するが、当業者であれば以下に述べる実施形態を単純マトリクス型の液晶装置に適用することができる。
ここで表示パネル１２（広義には電気光学装置）は、複数のゲート線（走査線）と、複数のソース線（データ線）と、各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチ素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
より具体的には、表示パネル１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、ゲート線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
ＴＦＴＫＬのゲート電極はゲート線ＧＫに接続され、ＴＦＴＫＬのソース電極はソース線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥＫＬと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。
対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路より生成される。また、対向電極ＣＥを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
ソース線駆動回路２０は、階調データに基づいて表示パネル１２のソース線Ｓ１〜ＳＮを駆動する。一方、ゲート線駆動回路３０は、表示パネル１２のゲート線Ｇ１〜ＧＭを走査（順次駆動）する。
表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：
ＣＰＵ）等のホストにより設定された内容に従って、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソース線駆動回路２０及びゲート線駆動回路３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
電源回路５０は、外部から供給される基準電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
ソース電圧設定回路７０は、ソース線駆動回路２０がソース線Ｓ１〜ＳＮを駆動するのに先立って、電荷の再利用及びソース線Ｓ１〜ＳＮのプリチャージのうち少なくとも一方を行う。これにより、高速な画素電極の書き込みを実現しながら、ソース線の充放電に伴う消費電力を低減させることができる。
このような構成の液晶装置１０は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、ソース線駆動回路２０、ゲート線駆動回路３０、電源回路５０及びソース電圧設定回路７０が協調して表示パネル１２を駆動する。
また図１において、ソース線駆動回路２０、ゲート線駆動回路３０、電源回路５０及びソース電圧設定回路７０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ（広義には駆動回路）６０を構成することができる。なお、図１の表示ドライバ６０は、ゲート線駆動回路３０が省略された構成であってもよい。また、図１において、本実施形態における表示ドライバ６０は、ソース線駆動回路２０と電源回路５０の対向電極電圧生成回路とソース電圧設定回路７０を含む構成であればよい。
このような表示ドライバ６０は、更に、各ソース出力切替回路がソース線と該ソース線を駆動する出力バッファとの間に設けられた複数のソース出力切替回路ＳＳＷ１〜ＳＳＷＮを含むことができる。各ソース出力切替回路の第１の端子には、各出力バッファの出力が接続される。各ソース出力切替回路の第２の端子には、各ソース線が接続される。各ソース出力切替回路の第３の端子には、共用ラインＣＯＬの一端が接続される。複数のソース出力切替回路ＳＳＷ１〜ＳＳＷＮは、図示しない共通制御信号により一斉にオンオフ制御される。また、各ソース出力切り替え回路毎に供給される制御信号により個別にオンオフ制御されてもよい。
なお、各ソース出力切替回路は、各出力バッファの出力をハイインピーダンス状態に設定する出力イネーブル制御を行うことで、ソース短絡スイッチ（ソース短絡スイッチ回路、ソース短絡回路）を含む構成であってもよい。各ソース短絡スイッチ回路は、各出力バッファの出力と共用ラインＣＯＬとの間に挿入される。
表示ドライバ６０は、第１の容量素子接続用端子ＴＬ１と、対向電極電荷蓄積用スイッチ（対向電極電荷蓄積用スイッチ回路、対向電極電荷蓄積用短絡回路）ＶＳＷとを含むことができる。対向電極電荷蓄積用スイッチＶＳＷは、電源回路５０の対向電極電圧生成回路の出力（対向電極電圧ＶＣＯＭが供給される対向電極電圧出力ノード）と、第１の容量素子接続用端子ＴＬ１（対向電極電荷蓄積ノードＣ１ＮＤ）との間に設けられる。第１の容量素子接続用端子ＴＬ１には、第１の容量素子ＣＣＶ（対向電極用キャパシタ）の一端が電気的に接続される。第１の容量素子ＣＣＶの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第１の容量素子ＣＣＶは、表示ドライバ６０の外部に設けられているが、第１の容量素子ＣＣＶが表示ドライバ６０に内蔵されていてもよい。
更に、表示ドライバ６０は、ソース電荷蓄積用の第２の容量素子接続用端子ＴＬ２と、ソース電荷蓄積用スイッチ（ソース電荷蓄積用スイッチ回路、ソース電荷蓄積用短絡回路）ＣＳＷとを含むことができる。ソース電荷蓄積用スイッチＣＳＷは、共用ラインＣＯＬの一端と第２の容量素子接続用端子ＴＬ２との間に設けられる。ここで、ソース電圧設定回路７０の出力は、ソース電荷蓄積用スイッチＣＳＷを介して共用ラインＣＯＬと接続される。
共用ラインＣＯＬは、第２の容量素子接続ノードを含むということができる。第２の容量素子接続用端子ＴＬ２には、第２の容量素子ＣＣＳ（ソース用キャパシタ）の一端が電気的に接続される。第２の容量素子ＣＣＳの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第２の容量素子ＣＣＳは、表示ドライバ６０の外部に設けられているが、第２の容量素子ＣＣＳが表示ドライバ６０に内蔵されていてもよい。
対向電極電荷蓄積用スイッチ（対向電極電荷蓄積用スイッチ回路、対向電極電荷蓄積用短絡回路）ＶＳＷが導通状態に設定されるとき、電源回路５０の対向電極電圧生成回路の出力がハイインピーダンス状態に設定される。
更に、表示ドライバ６０は、ノード短絡スイッチ（ノード短絡スイッチ回路、ノード短絡回路）ＨＳＷを含むことができる。ノード短絡スイッチＨＳＷは、共用ラインＣＯＬと対向電極電圧出力ノードとの間に設けられる。
表示ドライバ６０は、ソース線Ｓ１〜ＳＮの駆動に先立って、対向電極ＣＥ又はソース線Ｓ１〜ＳＮからの電荷の再利用とプリチャージとの少なくとも１つを行う。電荷の再利用を行う場合、表示ドライバ６０は、動作モードに応じて、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、ノード短絡スイッチＨＳＷを用いて、対向電極ＣＥ又はソース線Ｓ１〜ＳＮからの電荷を再利用する。
上記の動作モードのうち、ノード短絡スイッチＨＳＷのオンオフ制御による電荷再利用が行われる動作モードでは、表示ドライバ６０は、対向電極電荷蓄積用スイッチＶＳＷを非導通状態のまま制御を行う。また、上記の動作モードのうち、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷのオンオフ制御による電荷再利用が行われる動作モードでは、表示ドライバ６０は、ノード短絡スイッチＨＳＷを非導通状態のまま制御を行う。プリチャージを行う場合には、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮを共用ライン側（ソース短絡スイッチを導通状態）、ソース電荷蓄積用スイッチＣＳＷを導通状態、ノード短絡スイッチＨＳＷを非導通状態のまま制御を行う。
これら各スイッチの詳細な制御例については、後述する。
なお、図１では、液晶装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を液晶装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを液晶装置１０に含めるようにしてもよい。また、ソース線駆動回路２０、ゲート線駆動回路３０、表示コントローラ４０、電源回路５０、ソース電圧設定回路７０の一部又は全部を表示パネル１２上に形成してもよい。
図２に、本実施形態における液晶装置の他の構成例のブロック図を示す。
図２では、表示パネル１２上（パネル基板上）に、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を含む表示ドライバ６０が形成されている。このように表示パネル１２は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とにより特定される複数の画素（画素電極）と、複数のソース線を駆動するソース線駆動回路と、複数のゲート線を走査するゲート線駆動回路とを含むように構成することができる。表示パネル１２の画素形成領域４４に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたＴＦＴと、該ＴＦＴのドレインに接続された画素電極とを含むことができる。
なお図２では、表示パネル１２上においてゲート線駆動回路３０及び電源回路５０のうち少なくとも１つが省略された構成であってもよい。
２． 表示ドライバ
次に、図１又は図２の表示ドライバ６０の構成要部について説明する。
図３及び図４に、図１又は図２のソース線駆動回路２０の構成例のブロック図を示す。
ソース線駆動回路２０は、シフトレジスタ２２、ラインラッチ２４、２６、基準電圧発生回路２７、ＤＡＣ２８（Digital-to-Analog Converter）（広義にはデータ電圧生成回路）、出力バッファ２９を含む。
シフトレジスタ２２は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
ラインラッチ２４には、表示コントローラ４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。ラインラッチ２４は、この階調データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
基準電圧発生回路２７は、６４種類の基準電圧を生成する。基準電圧発生回路２７によって生成された６４種類の基準電圧は、ＤＡＣ２８に供給される。
ＤＡＣ（データ電圧生成回路）２８は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２８は、ラインラッチ２６からのデジタルの階調データに基づいて、基準電圧発生回路２７からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。
出力バッファ２９は、ＤＡＣ２８からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、出力バッファ２９は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅回路を含む演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮを含み、これらの各演算増幅回路ブロックが、ＤＡＣ２８からのデータ電圧をインピーダンス変換して、各ソース線に出力する。なお、出力バッファ２９は、図１又は図２のソース出力切替回路（又はソース短絡スイッチ）を有し、各ソース出力切替回路が各演算増幅回路ブロックの出力に設けられている。
なお、図３では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ２９を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、出力バッファ２９を介してソース線に出力する構成を採用することもできる。
基準電圧発生回路２７は、電源回路５０によって生成される両端の電圧ＶＤＤＨ、ＶＳＳＨを抵抗分割して６４種類の基準電圧を生成する。各基準電圧は、６ビットの階調データにより表される各階調値に対応している。各基準電圧は、ソース線Ｓ１〜ＳＮの各ソース線に共通に供給される。
ＤＡＣ２８は、ソース線毎に設けられたデコーダを含み、各デコーダは、階調データに対応した基準電圧を演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮに出力する。
図３及び図４では、階調データが１ラインずつ供給される場合の構成例を示したが、表示ドライバ６０が、少なくとも１画面分の階調データを記憶する表示メモリを内蔵してもよい。
図５に、図１又は図２のゲート線駆動回路３０の構成例を示す。
ゲート線駆動回路３０は、アドレス生成回路３２、アドレスデコーダ３４、レベルシフタ３６、出力回路３８を含む。
アドレス生成回路３２は、ゲート線Ｇ１〜ＧＭのうち選択すべきゲート線に対応したアドレスを生成する。アドレス生成回路３２は、ゲート線Ｇ１〜ＧＭを１本ずつ選択して走査するようにアドレスを生成することができる。アドレス生成回路３２は、表示コントローラ４０からの垂直同期信号に同期して１垂直走査期間が開始されると、水平同期信号に同期して１ラインが選択されるようにアドレスを生成する。
アドレスデコーダ３４は、アドレス生成回路３２によって生成されたアドレスをデコードし、そのデコード結果に基づいてゲート線Ｇ１〜ＧＭに対応したデコード信号線を選択する。
レベルシフタ３６は、アドレスデコーダ３４からのデコード信号線の信号の電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
出力回路３８は、レベルシフタ３６によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
図６に、図１又は図２の電源回路５０の構成例を示す。
電源回路５０は、正方向２倍昇圧回路５２、走査電圧生成回路５４、対向電極電圧生成回路５６を含む。この電源回路５０には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。
正方向２倍昇圧回路５２には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。そして正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳを基準に、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを生成する。即ち正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧差を２倍に昇圧する。このような正方向２倍昇圧回路５２は、公知のチャージポンプ回路により構成できる。電源電圧ＶＤＤＨＳは、ソース線駆動回路２０、走査電圧生成回路５４や対向電極電圧生成回路５６に供給される。なお正方向２倍昇圧回路５２は、２倍以上の昇圧倍率で昇圧後にレギュレータで電圧レベルを調整して、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを出力することが望ましい。
走査電圧生成回路５４には、システム接地電源電圧ＶＳＳ及び電源電圧ＶＤＤＨＳが供給される。そして走査電圧生成回路５４は、走査電圧を生成する。走査電圧は、ゲート線駆動回路３０によって選択されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はＶＤＤＨＧであり、低電位側電圧はＶＥＥである。
対向電極電圧生成回路５６は、対向電極電圧ＶＣＯＭを生成する。対向電極電圧生成回路５６は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを、対向電極電圧ＶＣＯＭとして出力する。極性反転信号ＰＯＬは、極性反転タイミングに合わせて表示コントローラ４０によって生成される。
図７に、図１又は図２の表示パネル１２の駆動波形の一例を示す。
ソース線には、階調データの階調値に応じた階調電圧ＤＬＶが印加される。図７では、システム接地電源電圧ＶＳＳ（＝０Ｖ）を基準に、５Ｖの振幅の階調電圧ＤＬＶが印加されている。
ゲート線には、非選択時において低電位側電圧ＶＥＥ（＝−１０Ｖ）、選択時において高電位側電圧ＶＤＤＨＧ（＝１５Ｖ）の走査電圧ＧＬＶが印加される。
対向電極ＣＥには、高電位側電圧ＶＣＯＭＨ（＝３Ｖ）、低電位側電圧ＶＣＯＭＬ（＝−２Ｖ）の対向電極電圧ＶＣＯＭが印加される。そして所与の電圧を基準とした対向電極電圧ＶＣＯＭの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図７では、いわゆる走査ライン反転駆動時の対向電極電圧ＶＣＯＭの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧ＤＬＶもまた、所与の電圧を基準に、その極性が反転している。
ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動等がある。
このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。
本実施形態では、例えば走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（ゲート線毎）に極性反転される。例えば、第１の走査期間（ゲート線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。
そして、この走査ライン反転駆動では、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルが走査期間毎に極性反転される。
より具体的には図８に示すように、正極の期間Ｔ１（第１の期間）では対向電極電圧ＶＣＯＭの電圧レベルは低電位側電圧ＶＣＯＭＬになり、負極の期間Ｔ２（第２の期間）では高電位側電圧ＶＣＯＭＨになる。そして、このタイミングに合わせてソース線に印加される階調電圧も、その極性が反転する。なお、低電位側電圧ＶＣＯＭＬは、所与の電圧レベルを基準として高電位側電圧ＶＣＯＭＨの極性を反転した電圧レベルである。
ここで、正極の期間Ｔ１は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。
このように対向電極電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。
２．１ 制御例
図９に、本実施形態の表示ドライバ６０の構成要部を示す。
図９において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。なお、図９では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮのうちソース出力切替回路ＳＳＷｊ（１≦ｊ≦Ｎ、ｊは整数）、ＳＳＷｋ（１≦ｋ≦Ｎ、ｋ≠ｊ、ｋは整数）のみを示しているが、他のソース出力切替回路も同様の構成を有している。また図９では、各ソース出力切替回路は、ソース短絡スイッチを含むものとする。
第１のソース短絡回路としてのソース出力切替回路ＳＳＷｊのソース短絡スイッチは、ソース線Ｓｊ（ソース線Ｓｊを駆動するソース出力用演算増幅器の出力）とソース短絡ノードＳＶＮＤ（共用ラインＣＯＬ）との間に設けられている。第２のソース短絡回路としてのソース出力切替回路ＳＳＷｋのソース短絡スイッチは、ソース線Ｓｋ（ソース線Ｓｋを駆動するソース出力用演算増幅器の出力）とソース短絡ノードＳＶＮＤ（共用ラインＣＯＬ）との間に設けられている。
ソース電荷蓄積用スイッチＣＳＷは、第２の容量素子（ソース用キャパシタ）ＣＣＳの一端が接続されるソース電荷蓄積ノードＣ２ＮＤとソース短絡ノードＳＶＮＤ（共用ラインＣＯＬ）との間に設けられている。
ノード短絡スイッチＨＳＷは、表示パネル１２（電気光学装置）の画素電極と電気光学素子（液晶素子）を挟んで設けられる対向電極ＣＥに出力される電圧が印加される対向電極電圧出力ノードＶＮＤとソース短絡ノードＳＶＮＤとの間に設けられている。
ソース電圧設定回路７０は、例えばボルテージフォロワ接続された演算増幅器ＯＰＳと、演算増幅器ＯＰＳの出力と第２の容量素子接続用端子ＴＬ２との間に電圧設定スイッチ（電圧設定スイッチ回路）ＰＳＷとを含むことができる。演算増幅器ＯＰＳの出力をハイインピーダンス状態に設定する出力イネーブル制御を行う場合には、電圧設定スイッチＰＳＷが不要な構成を採用することができる。なお、演算増幅器ＯＰＳの出力電圧が、第１の容量素子ＣＣＳの一端に供給される構成を有しているので、演算増幅器ＯＰＳの発振防止の効果も得ることができる。
演算増幅器ＯＰＳの入力には、ソース線Ｓ１〜ＳＮに供給されるソース電圧の最高電圧と最低電圧との間で任意に設定可能な電圧（プリチャージ用電圧）が供給される。このような電圧として、電気光学装置としての表示パネル１２のオフ電圧であることが望ましい。このオフ電圧とは、液晶素子を介した画素電極と対向電極との電圧が、所与の閾値より低く画素の透過率をほぼ０にするような電圧である。演算増幅器ＯＰＳは、該電圧をインピーダンス変換して出力電圧をソース電荷蓄積ノードＣ２ＮＤに供給することができる。
このような演算増幅器ＯＰＳの高電位側電源電圧としてシステム電源電圧ＶＤＤが供給され、演算増幅器ＯＰＳの低電位側電源電圧としてシステム接地電源電圧ＶＳＳが供給される。
一方、ソース線Ｓｊに対応した階調電圧に基づいてソース線Ｓｊを駆動する演算増幅回路ブロックＯＰＣｊは、ソース出力用演算増幅器（第１のソース出力用演算増幅器）を含む。このソース出力用演算増幅器の高電位側電源電圧として高電位側電源電圧ＶＤＤＨＳが供給され、このソース出力用演算増幅器の低電位側電源電圧としてシステム接地電源電圧ＶＳＳが供給される。またソース線Ｓｋに対応した階調電圧に基づいてソース線Ｓｋを駆動する演算増幅回路ブロックＯＰＣｋは、ソース出力用演算増幅器（第２のソース出力用演算増幅器）を含む。このソース出力用演算増幅器の高電位側電源電圧として高電位側電源電圧ＶＤＤＨＳが供給され、このソース出力用演算増幅器の低電位側電源電圧としてシステム接地電源電圧ＶＳＳが供給される。
ここで、高電位側電源電圧ＶＤＤＨＳは、ソース電圧設定回路７０の演算増幅器ＯＰＳの高電位側の電源電圧ＶＤＤを昇圧した電圧である。
また、ソース出力用演算増幅器の高電位側の電源電圧が、ソース電圧設定回路７０の高電位側の電源電圧を昇圧した電圧である必要はなく、単にソース出力用演算増幅器の高電位側の電源電圧が、ソース電圧設定回路７０の高電位側の電源電圧と異なる電圧であってもよい。即ち、各ソース出力用演算増幅器が各階調データに対応した階調電圧を前記第１及び第２のソース線の各ソース線に出力する第１及び第２のソース出力用演算増幅器を含み、第１及び第２のソース出力用演算増幅器の高電位側の電源電圧とソース電圧設定回路７０の演算増幅器の高電位側の電源電圧とが異なる電圧であってもよい。こうすることで、ソース電圧設定回路７０の電源電圧として低電圧を採用できるようになるので、ソース電圧設定回路の面積を縮小させることができるようになる。この結果、表示ドライバ６０の低コスト化も可能となる。
図１０に、電源電圧ＶＤＤ、ＶＤＤＨＳの関係を示す。
電源回路５０の正方向２倍昇圧回路５２は、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧を、システム接地電源電圧ＶＳＳを基準に正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを生成する。
ここで、演算増幅器ＯＰＳがその出力から所定の電荷Ｑを充電又は放電する場合の消費電力Ｐ１と、演算増幅回路ブロックＯＰＣｊ（ＯＰＣｋ）の演算増幅器がその出力から電荷量Ｑを充電又は放電する場合の消費電力Ｐ２とを考える。電源電圧ＶＤＤＨＳが高電位側電源電圧として供給される演算増幅回路ブロックＯＰＣｊ（ＯＰＣｋ）の演算増幅器が所定電流Ｉを駆動する場合、電源電圧ＶＤＤが高電位側電源電圧として供給される演算増幅器ＯＰＳがその出力に所定電流Ｉを駆動する場合に比べて消費電流が２分の１となる。これは、電源電圧ＶＤＤが、電源電圧ＶＤＤＨＳの２分の１だからである。即ち、Ｐ１は、Ｐ２の２分の１となる。特に、電源電圧ＶＤＤＨＳが供給される電源線から充放電される電荷は、電源電圧ＶＤＤが供給される電源線から充放電されるため、上記のようにすることで消費電力を低減できる。
ところで本実施形態では、表示ドライバ６０又は表示パネル１２が、図示しない動作モード設定レジスタを含み、該動作モード設定レジスタの制御データに対応した動作モードで電荷再利用の制御及びプリチャージ制御を行う。或いは、表示ドライバ６０又は表示パネル１２が、図示しない動作モード設定端子（外部設定端子）を含み、外部から該動作モード設定端子に与えられる信号状態に対応した動作モードで電荷再利用の制御及びプリチャージ制御を行う。
図１１に、本実施形態の表示ドライバ６０の制御例の説明図を示す。
本実施形態では、図９に示す各種スイッチのスイッチ制御を行うことで、対向電極を駆動する際に電荷の再利用を行ったり、ソース線を駆動する際に電荷の再利用やプリチャージを行ったりすることができる。本実施形態における表示ドライバ６０は、動作モード設定レジスタにより設定された制御データにより、以下の第１〜第４の制御方式のいずれかで指定された制御を行う。
第１の制御方式では、表示ドライバ６０は、対向電極を駆動するのに先立って、第１の動作モードで電荷の再利用を行う。また、表示ドライバ６０は、ソース線を駆動するのに先立って、第１の動作モードで電荷の再利用を行った後に、ソース線のプリチャージを行い、その後、階調データに対応した階調電圧を用いてソース線を駆動する。
第２の制御方式では、表示ドライバ６０は、対向電極を駆動するのに先立って、第２の動作モードで電荷の再利用を行う。また、表示ドライバ６０は、ソース線を駆動するのに先立って、第２の動作モードで電荷の再利用を行った後に、ソース線のプリチャージを行い、その後、階調データに対応した階調電圧を用いてソース線を駆動する。
第３の制御方式では、表示ドライバ６０は、対向電極を駆動するのに先立って、第２の動作モードで電荷の再利用を行う。また、ソース線を駆動するのに先立って、表示ドライバ６０は、電荷の再利用を行うことなくソース線のプリチャージを行い、その後、階調データに対応した階調電圧を用いてソース線を駆動する。
第４の制御方式では、表示ドライバ６０は、対向電極を駆動するのに先立って電荷の再利用を行わない。その一方、表示ドライバ６０は、ソース線を駆動するのに先立って、電荷の再利用を行うことなくソース線のプリチャージを行い、その後、階調データに対応した階調電圧を用いてソース線を駆動する。
２．１．１ 第１の制御方式
図１２に、図１１の第１の制御方式の制御タイミングの一例を示す。
図１２では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路がソース短絡スイッチを含むものとし、各ソース出力切替回路の制御状態として各ソース出力切替回路が含むソース短絡スイッチの制御状態を示す。また、図１２において、各スイッチの「オン」はスイッチが導通状態であることを示し、各スイッチの「オフ」はスイッチが非導通状態であることを示す。
第１の制御方式では、階調データに対応した階調電圧に基づいてソース出力用演算増幅器がソース線を駆動する駆動期間に先立って、電荷再利用期間及びプリチャージ期間が設けられる。
電荷再利用期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオン（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオン）、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオン、電圧設定スイッチＰＳＷがオフに設定される。即ち、図９ではソース出力切替回路ＳＳＷｊ、ＳＳＷｋのソース短絡スイッチ回路、ノード短絡スイッチＨＳＷがオン、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオフ、電圧設定スイッチＰＳＷがオフに設定される。
この結果、電荷再利用期間では、ソース線Ｓ１〜ＳＮと共用ラインＣＯＬとが短絡されると共に、対向電極電圧出力ノードＶＮＤとソース短絡ノードＳＶＮＤとが短絡される。従って、ソース線Ｓ１〜ＳＮと対向電極とが同電位となるように電荷が移動することで、電荷の再利用が行われる。
次に、プリチャージ期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオン（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオン）、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオンに設定される。即ち、図９では、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋのソース短絡スイッチがオン、ノード短絡スイッチＨＳＷがオフ、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフに設定される。そして、ソース電圧設定回路７０が、ソース電荷蓄積ノードＣ２ＮＤにプリチャージ電圧ＰＶを供給する。
この結果、プリチャージ電圧が、共用ラインＣＯＬを介してソース線Ｓ１〜ＳＮに印加される。
プリチャージ期間後の駆動期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオフ（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオフ）、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオフに設定される。そして、演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮが、階調データに対応した階調電圧をソース線Ｓ１〜ＳＮに供給する。
図１３に、第１の制御方式で制御される液晶装置１０の動作例の波形図を示す。
図１３では、ゲート線ＧＫ、ＧＫ＋１、ソース線Ｓｊ及び対向電極ＣＥの電位の変化を示しているが、他のゲート線、ソース線も同様である。図１３において、ゲート線ＧＫに接続される画素の選択期間である１水平走査期間（１Ｈ）内に、ゲート線ＧＫに走査電圧が印加され、ゲート線ＧＫ＋１に接続される画素の選択期間である１水平走査期間内に、ゲート線ＧＫ＋１に走査電圧が印加される。そして、各水平走査期間は、電荷再利用期間とプリチャージ期間と駆動期間とを含む。
電荷再利用期間（ＴＴ１）では、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋにおいて、ソース線Ｓｊ、Ｓｋが、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ、対向電極電荷蓄積用スイッチＶＳＷ及び電圧設定スイッチＰＳＷが非導通状態のままノード短絡スイッチＨＳＷが導通状態となり、共用ラインＣＯＬが対向電極電圧生成回路の出力（対向電極電圧ＶＣＯＭが供給される対向電極電圧出力ノード）と電気的に接続される。そのため、電荷再利用期間では、共用ラインＣＯＬとソース線Ｓｊ、Ｓｋが電気的に接続されており、ソース線Ｓｊ、Ｓｋと対向電極ＣＥとが同電位となり、電荷保存の法則に従って、ソース線Ｓｊ、Ｓｋの寄生容量に蓄積された電荷が対向電極ＣＥに電荷を補充したり、或いは対向電極ＣＥに蓄積された電荷がソース線Ｓｊ、Ｓｋの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、ソース線及び対向電極ＣＥの電位を変化させる。
次に、電荷再利用期間後のプリチャージ期間（ＴＴ２）では、電荷再利用期間と同様に、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋにおいて、ソース線Ｓｊ、Ｓｋが、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ及び電圧設定スイッチＰＳＷが導通状態に設定されると共に、ノード短絡スイッチＨＳＷが非導通状態に設定される。そのため、プリチャージ期間では、対向電極ＣＥは、例えば高電位側電圧ＶＣＯＭＨが供給される。一方、共用ラインＣＯＬには、プリチャージ電圧ＰＶが供給される。プリチャージ期間でも、共用ラインＣＯＬはソース線Ｓｊ、Ｓｋと電気的に接続されるため、ソース線Ｓｊ、Ｓｋにはプリチャージ電圧ＰＶが供給される。
このとき、電荷再利用期間ＴＴ１における変化後の電位を基準に、各ソース線がプリチャージ電圧ＰＶの電位になるまで、ソース電圧設定回路７０がソース線の電荷の充放電を行う。従って、電荷再利用期間後のプリチャージ期間では、ソース電圧設定回路７０が変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）のソース線の電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）のソース線の電位を設定しようとすると、図１３に示すようにΔＶｓ０１だけソース電圧設定回路７０がソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１３に示すようにΔＶｓ０２（ΔＶｓ０２＜ΔＶｓ０１）だけソース電圧設定回路７０がソース線の電荷を充放電すればよい。例えば、図１３に示すように、プリチャージ電圧ＰＶにプリチャージすることで、ソース線から充放電すべき電荷量が増加する場合もあるが、その次の１Ｈのように、ソース線が充放電すべき電荷量を大幅に削減できる場合もある。
更に、電荷再利用期間だけでは、充分に電荷の充放電ができない場合でも、プリチャージ期間を設けることで、１Ｈ内で終了すべき画素電極の書き込み時間を短縮できるようになる。
次に、プリチャージ期間後の駆動期間（ＴＴ３）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、ソース線駆動回路２０の出力バッファの出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ、対向電極電荷蓄積用スイッチＶＳＷ及び電圧設定スイッチＰＳＷは、非導通状態に設定される。そして、ノード短絡スイッチＨＳＷが非導通状態に設定される。そのため、駆動期間では、ソース線Ｓｊ、Ｓｋがソース線駆動回路２０の出力バッファにより駆動される。
同様に、プリチャージ期間後の駆動期間（ＴＴ３）では、対向電極ＣＥが、電源回路５０の対向電極電圧生成回路５６の出力と電気的に接続される。そのため、駆動期間では、対向電極ＣＥに、対向電極電圧生成回路５６に対向電極電圧ＶＣＯＭが供給される。このとき、電荷再利用期間ＴＴ１における変化後の電位を基準に、高電位側電圧ＶＣＯＭＨになるまで、対向電極電圧生成回路５６が対向電極ＣＥの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路５６が変化させるべき対向電極ＣＥの電圧が低くて済む。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）の対向電極ＣＥの電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）の対向電極ＣＥの電位を設定しようとすると、図１３に示すようにΔＶｃ０１だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１３に示すようにΔＶｃ０２（ΔＶｃ０２＜ΔＶｃ０１）だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電すればよい。
即ち、ノード短絡スイッチＨＳＷがオフのまま、対向電極電荷蓄積用スイッチＶＳＷのオン及びオフを繰り返して第１の容量素子ＣＣＶから電荷を充放電することで、電荷の再利用が行われる。
そして、次の水平走査期間でも、電荷再利用期間とプリチャージ期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。図１３の電荷再利用期間における動作が、第１の動作モードにおける制御である。
２．１．２ 第２の制御方式
図１４に、図１１の第２の制御方式の制御タイミングの一例を示す。
図１４では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路がソース短絡スイッチを含むものとし、各ソース出力切替回路の制御状態として各ソース出力切替回路が含むソース短絡スイッチの制御状態を示す。また、図１４において、各スイッチの「オン」はスイッチが導通状態であることを示し、各スイッチの「オフ」はスイッチが非導通状態であることを示す。
第２の制御方式では、階調データに対応した階調電圧に基づいてソース出力用演算増幅器がソース線を駆動する駆動期間に先立って、電荷再利用期間及びプリチャージ期間が設けられる。
電荷再利用期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオン（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオン）、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオン、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオフに設定される。即ち、図９ではソース電圧設定回路７０の出力をハイインピーダンス状態に設定したまま、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋのソース短絡スイッチ及びソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオン、ノード短絡スイッチＨＳＷがオフに設定される。
この結果、電荷再利用期間では、ソース線Ｓ１〜ＳＮと共用ラインＣＯＬとが短絡されると共に、共用ラインＣＯＬが第２の容量素子ＣＣＳの一端と電気的に接続される。また、対向電極電圧出力ノードＶＮＤが、第１の容量素子ＣＣＶの一端と電気的に接続される。従って、ソース線Ｓ１〜ＳＮと第２の容量素子ＣＣＳの一端とが同電位となるように電荷が移動することで、電荷の再利用が行われる。また、対向電極電圧出力ノードＶＮＤと第１の容量素子ＣＣＶの一端とが同電位となるように電荷が移動することで、電荷の再利用が行われる。
次に、プリチャージ期間では、図１２のプリチャージ期間と同様の制御が行われる。即ち、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオン（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオン）、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオンに設定される。即ち、図９では、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋのソース短絡スイッチがオフ、ノード短絡スイッチＨＳＷがオフ、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフに設定される。そして、ソース電圧設定回路７０が、ソース電荷蓄積ノードＣ２ＮＤにプリチャージ電圧ＰＶを供給する。
この結果、プリチャージ電圧が、共用ラインＣＯＬを介してソース線Ｓ１〜ＳＮに印加される。
プリチャージ期間後の駆動期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオフ（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオフ）、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオフに設定される。そして、演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮが、階調データに対応した階調電圧をソース線Ｓ１〜ＳＮに供給する。
図１５に、第２の制御方式で制御される液晶装置１０の動作例の波形図を示す。
図１５では、ゲート線ＧＫ、ＧＫ＋１、ソース線Ｓｊ及び対向電極ＣＥの電位の変化を示しているが、他のゲート線、ソース線も同様である。図１５において、ゲート線ＧＫに接続される画素の選択期間である１水平走査期間（１Ｈ）内に、ゲート線ＧＫに走査電圧が印加され、ゲート線ＧＫ＋１に接続される画素の選択期間である１水平走査期間内に、ゲート線ＧＫ＋１に走査電圧が印加される。そして、各水平走査期間は、電荷再利用期間とプリチャージ期間と駆動期間とを含む。
電荷再利用期間（ＴＴ１０）では、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋにおいて、ソース線Ｓｊ、Ｓｋが、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷが導通状態となり、共用ラインＣＯＬは、第２の容量素子接続用端子ＴＬ２を介して第２の容量素子ＣＣＳの一端と電気的に接続される。また、電圧設定スイッチＰＳＷは非導通状態に設定される。そのため、電荷再利用期間では、第２の容量素子ＣＣＳの一端とソース線Ｓｊ、Ｓｋとが同電位となり、電荷保存の法則に従って、ソース線の寄生容量に蓄積された電荷が第２の容量素子ＣＣＳの一端に電荷を補充したり、或いは第２の容量素子ＣＣＳに蓄積された電荷がソース線Ｓｊ、Ｓｋの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、ソース線の電位を変化させる。
同様に、電荷再利用期間では、図示しない対向電極電圧生成回路の出力がハイインピーダンス状態に設定され、且つ対向電極電荷蓄積用スイッチＶＳＷが導通状態に設定されるため、対向電極ＣＥが、第１の容量素子接続用端子ＴＬ１を介して第１の容量素子ＣＣＶの一端と電気的に接続される。そのため、電荷再利用期間では、第１の容量素子ＣＣＶの一端と対向電極ＣＥとが同電位となり、対向電極ＣＥの寄生容量に蓄積された電荷が第１の容量素子ＣＣＶの一端に電荷を補充したり、或いは第１の容量素子ＣＣＶに蓄積された電荷が対向電極ＣＥの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、対向電極ＣＥの電位を変化させる。
次に、電荷再利用期間後のプリチャージ期間（ＴＴ２０）では、電荷再利用期間と同様に、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋにおいて、ソース線Ｓｊ、Ｓｋが、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ及び電圧設定スイッチＰＳＷが導通状態に設定されると共に、ノード短絡スイッチＨＳＷが非導通状態に設定される。そのため、プリチャージ期間では、対向電極ＣＥは、例えば高電位側電圧ＶＣＯＭＨが供給される。一方、共用ラインＣＯＬには、プリチャージ電圧ＰＶが供給される。プリチャージ期間でも、共用ラインＣＯＬはソース線Ｓｊ、Ｓｋと電気的に接続されるため、ソース線Ｓｊ、Ｓｋにはプリチャージ電圧ＰＶが供給される。
このとき、電荷再利用期間ＴＴ１０における変化後の電位を基準に、各ソース線がプリチャージ電圧ＰＶの電位になるまで、ソース電圧設定回路７０がソース線の電荷の充放電を行う。従って、電荷再利用期間後のプリチャージ期間では、ソース電圧設定回路７０が変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）のソース線の電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）のソース線の電位を設定しようとすると、図１５に示すようにΔＶｓ１だけソース電圧設定回路７０がソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１５に示すようにΔＶｓ２（ΔＶｓ２＜ΔＶｓ１）だけソース電圧設定回路７０がソース線の電荷を充放電すればよい。例えば、図１５に示すように、プリチャージ電圧ＰＶにプリチャージすることで、ソース線から充放電すべき電荷量が増加する場合もあるが、その次の１Ｈのように、ソース線が充放電すべき電荷量を大幅に削減できる場合もある。
更に、電荷再利用期間だけでは、充分に電荷の充放電ができない場合でも、プリチャージ期間を設けることで、１Ｈ内で終了すべき画素電極の書き込み時間を短縮できるようになる。
次に、プリチャージ期間後の駆動期間（ＴＴ３０）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線Ｓｊ、Ｓｋが、ソース線駆動回路２０の出力バッファの出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ及び電圧設定スイッチＰＳＷは、非導通状態に設定される。そのため、駆動期間では、ソース線Ｓｊ、Ｓｋがソース線駆動回路２０の出力バッファにより駆動される。
同様に、プリチャージ期間後の駆動期間（ＴＴ３０）では、対向電極電荷蓄積用スイッチＶＳＷが非導通状態に設定され、対向電極ＣＥが、電源回路５０の対向電極電圧生成回路５６の出力と電気的に接続される。そのため、駆動期間では、対向電極ＣＥに、対向電極電圧生成回路５６に対向電極電圧ＶＣＯＭが供給される。このとき、電荷再利用期間ＴＴ１０における変化後の電位を基準に、高電位側電圧ＶＣＯＭＨになるまで、対向電極電圧生成回路５６が対向電極ＣＥの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路５６が変化させるべき対向電極ＣＥの電圧が低くて済む。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）の対向電極ＣＥの電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）の対向電極ＣＥの電位を設定しようとすると、図１５に示すようにΔＶｃ１だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１５に示すようにΔＶｃ２（ΔＶｃ２＜ΔＶｃ１）だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電すればよい。
そして、次の水平走査期間でも、電荷再利用期間とプリチャージ期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。図１５の電荷再利用期間における動作が、第２の動作モードにおける制御である。
電荷再利用期間におけるソース線の駆動に伴う電力消費は、駆動期間においてソース線駆動回路２０が設定すべき電圧（即ち、階調データ）に依存するため、電荷の再利用による低消費電力化の効果が薄れてしまう。ところが、対向電極ＣＥは高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬのいずれかに設定されるため、表示データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。
以上のように、第１の動作モードでは、第１及び第２の容量素子ＣＣＳ、ＣＣＶを用いることなく電荷再利用を図ることができるため、表示ドライバ６０のチップサイズや実装面積を小さくできる。その一方、表示データに対応した電圧がソース線に印加されるため、電荷再利用の効果が表示データに依存してしまう。
これに対して、第２の動作モードでは、対向電極電圧が２値であるため、対向電極ＣＥの電荷再利用の効果が現れるため、低消費電力の効果が確実に得られる。その一方、第１又は第２の容量素子ＣＣＳ、ＣＣＶを用いることなく電荷再利用を図るため、表示ドライバ６０のチップサイズや実装面積を小さくできない。
そして、本実施形態によれば、電荷の再利用を行う場合、ノード短絡スイッチＨＳＷを設けるだけで上記のいずれかの動作モードで電荷再利用を実現できるので、１種類の表示ドライバにより多様なユーザの要求を満足させることができ、結果として、より一層の製造コストの低減を図ることができるようになる。
更にまた、ソース電圧設定回路７０を設けることで、電荷の再利用によりソース線のプリチャージに伴う消費電力を低減させるということができると共に、電荷の再利用による画素電極の書き込み時間を短縮化させるということができる。
２．１．３ 第３の制御方式
図１６に、図１１の第３の制御方式の制御タイミングの一例を示す。
図１６では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路がソース短絡スイッチを含むものとし、各ソース出力切替回路の制御状態として各ソース出力切替回路が含むソース短絡スイッチの制御状態を示す。また、図１６において、各スイッチの「オン」はスイッチが導通状態であることを示し、各スイッチの「オフ」はスイッチが非導通状態であることを示す。
第３の制御方式では、階調データに対応した階調電圧に基づいてソース出力用演算増幅器がソース線を駆動する駆動期間に先立って、電荷再利用期間及びプリチャージ期間が設けられる。
電荷再利用期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオフ（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオフ）、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオン、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオフに設定される。即ち、図９ではソース出力切替回路ＳＳＷｊ、ＳＳＷｋのソース短絡スイッチがオフ、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオン、ノード短絡スイッチＨＳＷがオフに設定する。
この結果、電荷再利用期間では、ソース線Ｓ１〜ＳＮと共用ラインＣＯＬとが短絡されることなく、ソース線Ｓ１〜ＳＮの電荷の再利用は行われない。一方、対向電極電圧出力ノードＶＮＤが、第１の容量素子ＣＣＶの一端と電気的に接続される。従って、対向電極電圧出力ノードＶＮＤと第１の容量素子ＣＣＶの一端とが同電位となるように電荷が移動することで、電荷の再利用が行われる。
次に、プリチャージ期間では、図１２又は図１４のプリチャージ期間と同様の制御が行われる。即ち、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオン（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオン）、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオンに設定される。即ち、図９では、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋのソース短絡スイッチがオン、ノード短絡スイッチＨＳＷがオフ、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフに設定される。そして、ソース電圧設定回路７０が、ソース電荷蓄積ノードＣ２ＮＤにプリチャージ電圧ＰＶを供給する。
この結果、プリチャージ電圧が、共用ラインＣＯＬを介してソース線Ｓ１〜ＳＮに印加される。
プリチャージ期間後の駆動期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオフ（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオフ）、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオフに設定される。そして、演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮが、階調データに対応した階調電圧をソース線Ｓ１〜ＳＮに供給する。
２．１．４ 第４の制御方式
図１７に、図１１の第４の制御方式の制御タイミングの一例を示す。
図１７では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路がソース短絡スイッチを含むものとし、各ソース出力切替回路の制御状態として各ソース出力切替回路が含むソース短絡スイッチの制御状態を示す。また、図１７において、各スイッチの「オン」はスイッチが導通状態であることを示し、各スイッチの「オフ」はスイッチが非導通状態であることを示す。
第４の制御方式では、階調データに対応した階調電圧に基づいてソース出力用演算増幅器がソース線を駆動する駆動期間に先立って、プリチャージ期間が設けられる。
プリチャージ期間では、図１２、図１４又は図１６のプリチャージ期間と同様の制御が行われる。即ち、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオン（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオン）、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオンに設定される。即ち、図９では、ソース出力切替回路ＳＳＷｊ、ＳＳＷｋのソース短絡スイッチがオン、ノード短絡スイッチＨＳＷがオフ、ソース電荷蓄積用スイッチＣＳＷがオン、対向電極電荷蓄積用スイッチＶＳＷがオフに設定される。そして、ソース電圧設定回路７０が、ソース電荷蓄積ノードＣ２ＮＤにプリチャージ電圧ＰＶを供給する。
この結果、プリチャージ電圧が、共用ラインＣＯＬを介してソース線Ｓ１〜ＳＮに印加される。
プリチャージ期間後の駆動期間では、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮがオフ（より詳細にはソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路のソース短絡スイッチがオフ）、ソース電荷蓄積用スイッチＣＳＷがオフ、対向電極電荷蓄積用スイッチＶＳＷがオフ、ノード短絡スイッチＨＳＷがオフ、電圧設定スイッチＰＳＷがオフに設定される。そして、演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮが、階調データに対応した階調電圧をソース線Ｓ１〜ＳＮに供給する。
なお、第３及び第４の制御方式は、第２の制御方式の一部を省略した制御方式である。そのため、図１３又は図１５に示すように第１又は第２の制御方式を詳細に説明した以上、当業者であれば図１３又は図１５を参照して第３及び第４の制御方式を実現できる。
以上のように、本実施形態における表示ドライバ６０は、図９に示す構成を有することで、電荷の再利用を行う場合に、簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる。更に表示ドライバ６０は、電荷の再利用を行う場合であっても、プリチャージ機能によりソース線、又は該ソース線と電気的に接続される画素電極に、所望の階調電圧を高速に書き込むことができる。
２．２ 変形例
本実施形態ではソース電圧設定回路７０の演算増幅器ＯＰＳが、Ｂ級増幅動作を行ってもよい。Ｂ級増幅動作を行う演算増幅器ＯＰＳは、出力電圧ＶＯＵＴを高電位側にシフトさせる制御と出力電圧ＶＯＵＴを低電位側にシフトさせる制御とを個別に行うことができる。
図１８に、本実施形態の第１の変形例におけるソース電圧設定回路７０の演算増幅器ＯＰＳの構成例の回路図を示す。
第１の変形例におけるソース電圧設定回路７０の演算増幅器ＯＰＳは、出力回路ＯＢＵＦを含む。出力回路ＯＢＵＦは、ｐ型（広義には第１導電型）駆動金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、ＭＯＳトランジスタを単にト
ランジスタと略す）ｐＴｒとｎ型（広義には第２導電型）トランジスタｎＴｒとを含む。ｐ型駆動トランジスタｐＴｒのソースにはシステム電源電圧ＶＤＤが供給され、ｎ型駆動トランジスタｎＴｒのソースにはシステム接地電源電圧ＶＳＳが供給される。ｐ型駆動トランジスタｐＴｒのドレインとｎ型駆動トランジスタｎＴｒのドレインとが接続され、このドレインの電圧が出力電圧ＶＯＵＴとして出力される。
ｐ型駆動トランジスタｐＴｒのゲートは、第１のゲート制御回路ＧＣ１により制御される。ｎ型駆動トランジスタｎＴｒのゲートは、第２のゲート制御回路ＧＣ２により制御される。第１及び第２のゲート制御回路ＧＣ１、ＧＣ２により、出力電圧ＶＯＵＴを高電位側にシフトさせる電圧ＶＨと出力電圧ＶＯＵＴを低電位側にシフトさせる電圧ＶＬとの幅を設けることで、出力電圧ＶＯＵＴが電圧ＶＨと電圧ＶＬとの間のときには、出力回路ＯＢＵＦの貫通電流を防止し、余分な消費電流を削減できるようになる。
第１のゲート制御回路ＧＣ１は、ｎ型差動増幅回路を含み、差動対を構成するｎ型トランジスタＮ１、Ｎ２とカレントミラー回路ＣＭ１とを含む。トランジスタＮ１、Ｎ２のソースには定電流源ＣＳ１が接続される。トランジスタＮ１、Ｎ２のドレインには、カレントミラー回路ＣＭ１が接続される。トランジスタＮ１のドレインが、ｐ型駆動トランジスタｐＴｒのゲートに接続され、該ドレインの電圧に基づいてｐ型駆動トランジスタｐＴｒがゲート制御される。
トランジスタＮ１の電流駆動能力は、トランジスタＮ２の電流駆動能力に比べて小さい。トランジスタＮ１のゲートには入力電圧ＶＩＮが供給され、トランジスタＮ２のゲートには出力電圧ＶＯＵＴが供給される。従って、入力電圧ＶＩＮが出力電圧ＶＯＵＴより高電位である電圧ＶＵとなる所定の状態で平衡状態となる。ここで、入力電圧ＶＩＮが固定電圧であるものとすると、出力電圧ＶＯＵＴが平衡状態より高電位側の場合、ｐ型駆動トランジスタｐＴｒのゲートの電位が下がり出力電圧ＶＯＵＴの電位を上げる制御が行われる。出力電圧ＶＯＵＴが平衡状態より低電位側になると、ｐ型駆動トランジスタｐＴｒによる出力電圧ＶＯＵＴの制御が行われない。
第２のゲート制御回路ＧＣ２は、差動対を構成するｎ型トランジスタＮ３、Ｎ４とカレントミラー回路ＣＭ２、ＣＭ３、ＣＭ４を含む。トランジスタＮ３、Ｎ４のソースには定電流源ＣＳ２が接続される。
カレントミラー回路ＣＭ２は、ｐ型トランジスタＮ１０、Ｎ１１により構成される。カレントミラー回路ＣＭ２は、ｐ型トランジスタＮ１２、Ｎ１３により構成される。カレントミラー回路ＣＭ３は、ｎ型トランジスタＮ５、Ｎ６により構成される。
トランジスタＮ３のドレインには、カレントミラー回路ＣＭ２のトランジスタＮ１０のドレインが接続される。トランジスタＮ４には、カレントミラー回路ＣＭ３のトランジスタＮ１２のドレイン（及びゲート）が接続される。
カレントミラー回路ＣＭ２のトランジスタＮ１１のドレインには、カレントミラー回路ＣＭ４のトランジスタＮ６のドレインが接続される。カレントミラー回路ＣＭ３のトランジスタＮ１３のドレインには、カレントミラー回路ＣＭ４のトランジスタＮ５のドレインが接続される。トランジスタＮ５のドレインが、ｎ型駆動トランジスタｎＴｒのゲートに接続され、該ドレインの電圧に基づいてｎ型駆動トランジスタｎＴｒがゲート制御される。
トランジスタＮ３の電流駆動能力は、トランジスタＮ４の電流駆動能力に比べて大きい。トランジスタＮ３のゲートには入力電圧ＶＩＮが供給され、トランジスタＮ４のゲートには出力電圧ＶＯＵＴが供給される。従って、入力電圧ＶＩＮが出力電圧ＶＯＵＴより低電位である電圧ＶＤとなる所定の状態で平衡状態となる。ここで、入力電圧ＶＩＮが固定電圧であるものとすると、出力電圧ＶＯＵＴが平衡状態より低電位側の場合、トランジスタＮ３のドレイン電流が増加し、その結果として、ｎ型駆動トランジスタｎＴｒのゲートの電位が上がり出力電圧ＶＯＵＴの電位を下げる制御が行われる。出力電圧ＶＯＵＴが平衡状態より高電位側になると、ｎ型駆動トランジスタｎＴｒによる出力電圧ＶＯＵＴの制御が行われない。
以上のように、出力電圧ＶＯＵＴが平衡状態より電圧ＶＵだけ低電位側の場合、又は出力電圧ＶＯＵＴが平衡状態より電圧ＶＤだけ高電位側の場合、出力回路ＯＢＵＦを構成するｐ型駆動トランジスタｐＴｒ及びｎ型駆動トランジスタｎＴｒがオフ状態となるため、出力回路ＯＢＵＦの貫通電流を削除できる。即ち、ソース電圧設定回路７０の演算増幅器ＯＰＳの出力電圧が上記の範囲のときには不要な貫通電流を回避し、上記範囲外のときに出力回路ＯＢＵＦに電流を流して出力電圧ＶＯＵＴをプリチャージ電圧として供給できるので、上述のようにプリチャージを行う上で、簡素な構成で低消費電力化を図ることができる。
なお、本実施形態又は第１の変形例では、入力電圧ＶＩＮを固定電圧としていたが、これに限定されるものではない。本実施形態の第２の変形例では、極性反転駆動が行われる場合に、ソース電圧設定回路７０がプリチャージ電圧ＰＶとして出力する電圧を、極性に応じて異ならせている。正極性及び負極性では、ソース線に供給される階調電圧の中間値が異なるため、上述のように異ならせることで、正極性及び負極性にいずれの期間であっても、プリチャージ期間後に充放電すべき電荷量を低減できるようになる。
図１９に、本実施形態の第２の変形例におけるソース電圧設定回路７０の構成例のブロック図を示す。
第２の変形例におけるソース電圧設定回路７０は、ボルテージフォロワ接続された演算増幅器ＯＰＳＨ、ＯＰＳＬ、切替回路ＳＷＨＬを含む。演算増幅器ＯＰＳＨは、高電位側のプリチャージ電圧ＶＨを出力する。演算増幅器ＯＰＳＬは、低電位側のプリチャージ電圧ＶＬを出力する。即ち、プリチャージ電圧ＶＨはプリチャージ電圧ＶＬより高電位側にある。
切替回路ＳＷＨＬは、極性反転タイミングを規定する極性反転信号に基づいて、プリチャージ期間にプリチャージ電圧ＶＨ又はプリチャージ電圧ＶＬを出力する。なお、切替回路ＳＷＨＬは、プリチャージ期間以外の期間では、ソース電圧設定回路７０の出力をハイインピーダンス状態に設定できるようになっている。このような切替回路ＳＷＨＬの出力が、ソース電荷蓄積ノードＣ２ＮＤと電気的に接続される。
３． 電子機器
図２０に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ５４０に供給する。表示コントローラ５４０は、図１又は図２の表示コントローラ４０の機能を有する。
携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。表示パネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル５１２は、図１又は図２の表示パネル１２の機能を有する。
表示コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの階調データを供給する。
電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路５４２は、図１又は図２の電源回路５０の機能を有する。表示ドライバ５４４としてソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を含み、該表示ドライバ５４４が表示パネル５１２を駆動できる。
ホスト９４０は、表示コントローラ５４０に接続される。ホスト９４０は、表示コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ５４０に供給できる。表示コントローラ５４０は、この階調データに基づき、ソースドライバ５２０及びゲートドライバ５３０により表示パネル５１２に表示させる。ソースドライバ５２０は、図１又は図２のソース線駆動回路２０の機能を有する。ゲートドライバ５３０は、図１又は図２のゲート線駆動回路３０の機能を有する。
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また、本実施形態、第１又は第２の変形例では、ソース線をすべて共用ラインＣＯＬと短絡するものとして説明したが、これに限定されるものではない。共用ラインＣＯＬと短絡するソース線が１本であってもよいが、共用ラインＣＯＬと短絡するソース線が複数本であることが望ましい。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
本実施形態の液晶装置の構成例のブロック図。 本実施形態の液晶装置の他の構成例のブロック図。 図１又は図２のソース線駆動回路の構成例のブロック図。 図１又は図２のソース線駆動回路の構成例のブロック図。 図１又は図２のゲート線駆動回路の構成例を示す図。 図１又は図２の電源回路の構成例を示す図。 図１又は図２の表示パネルの駆動波形の一例を示す図。 極性反転駆動の説明図。 本実施形態の表示ドライバの構成要部を示す図。 電源電圧ＶＤＤ、ＶＤＤＨＳの関係を示す。 本実施形態の表示ドライバの制御例の説明図。 図１１の第１の制御方式の制御タイミングの一例を示す図。 第１の制御方式で制御される液晶装置の動作例の波形図。 図１１の第２の制御方式の制御タイミングの一例を示す図。 第２の制御方式で制御される液晶装置の動作例の波形図。 図１１の第３の制御方式の制御タイミングの一例を示す図。 図１１の第４の制御方式の制御タイミングの一例を示す図。 第１の変形例におけるソース電圧設定回路の演算増幅器の構成例の回路図。 第２の変形例におけるソース電圧設定回路の構成例のブロック図。 本実施形態における電子機器の構成例のブロック図。
符号の説明
１０ 液晶装置、 １２ 表示パネル、 ２０ ソース線駆動回路、
３０ ゲート線駆動回路、 ４０ 表示コントローラ、 ５０ 電源回路、
６０ 表示ドライバ、 ７０ ソース電圧設定回路、
Ｃ１ＮＤ 対向電極電荷蓄積ノード、 Ｃ２ＮＤ ソース電荷蓄積ノード、
ＣＳＷ ソース電荷蓄積用スイッチ、 ＣＯＬ 共用ライン、
ＣＣＳ 第２の容量素子、 ＣＣＶ 第１の容量素子、 Ｇ１〜ＧＭ ゲート線、
ＨＳＷ ノード短絡スイッチ、 ＯＰＳ 演算増幅器、 Ｓ１〜ＳＮ ソース線、
ＳＳＷ１〜ＳＳＷＮ ソース出力切替回路、 ＳＶＮＤ ソース短絡ノード、
ＴＬ１ 第１の容量素子接続用端子、 ＴＬ２ 第２の容量素子接続用端子、
ＶＳＷ 対向電極電荷蓄積用スイッチ、 ＶＮＤ 対向電極電圧出力ノード

Claims (14)

  1. 電気光学装置のソース線を駆動するための駆動回路であって、
    各ソース短絡回路が第１及び第２のソース線の各ソース線と所与のソース短絡ノードとを短絡するための第１及び第２のソース短絡回路と、
    ソース用キャパシタの一端が接続されるソース電荷蓄積ノードと前記ソース短絡ノードとを短絡するためのソース電荷蓄積用短絡回路と、
    前記ソース電荷蓄積ノードに所与の電圧を供給するための電圧設定回路と、
    前記電気光学装置の画素電極と電気光学素子を挟んで設けられる対向電極に出力される電圧が印加される対向電極電圧出力ノードと、前記ソース短絡ノードとを短絡するためのノード短絡回路とを含むことを特徴とする駆動回路。
  2. 請求項１において、
    前記第１及び第２のソース短絡回路を導通状態、前記ノード短絡回路を導通状態、前記ソース電荷蓄積用短絡回路を非導通状態に設定した後、
    前記ノード短絡回路を非導通状態、前記第１及び第２のソース短絡回路を導通状態、前記ソース電荷蓄積用短絡回路を導通状態に設定して前記電圧設定回路により前記第１及び第２のソース線をプリチャージし、その後、前記第１及び第２のソース短絡回路を非導通状態に設定して各ソース線に階調データに対応した階調電圧を供給することを特徴とする駆動回路。
  3. 請求項１において、
    前記電圧設定回路の出力をハイインピーダンス状態に設定したまま、前記第１及び第２のソース短絡回路を導通状態、前記ソース電荷蓄積用短絡回路を導通状態、前記ノード短絡回路を非導通状態に設定した後、
    前記電圧設定回路により前記第１及び第２のソース線をプリチャージし、その後、前記第１及び第２のソース短絡回路を非導通状態に設定して各ソース線に階調データに対応した階調電圧を供給することを特徴とする駆動回路。
  4. 請求項１乃至３のいずれかにおいて、更に、
    前記ソース用キャパシタを含むことを特徴とする駆動回路。
  5. 請求項１乃至４のいずれかにおいて、
    前記電圧設定回路が、
    前記第１及び第２のソース線をプリチャージする際に、前記電気光学装置のオフ電圧を前記ソース電荷蓄積ノードに印加することを特徴とする駆動回路。
  6. 請求項１乃至４のいずれかにおいて、
    前記対向電極の極性反転駆動が行われる場合に、
    前記電圧設定回路が、
    前記第１及び第２のソース線をプリチャージする際に、前記電気光学素子の印加電圧の極性に応じて異なる電圧を前記ソース電荷蓄積ノードに印加することを特徴とする駆動回路。
  7. 請求項１乃至６のいずれかにおいて、
    対向電極用キャパシタの一端が接続される対向電極電荷蓄積ノードと前記対向電極電圧出力ノードとを短絡するための対向電極電荷蓄積用短絡回路を含み、
    前記ノード短絡回路が非導通状態のまま、前記対向電極電荷蓄積用短絡回路を導通状態及び非導通状態を繰り返して前記対向電極用キャパシタから電荷を充放電することを特徴とする駆動回路。
  8. 請求項１乃至７のいずれかにおいて、
    前記電圧設定回路が、
    所与のプリチャージ用電圧が入力される演算増幅器を含み、
    前記演算増幅器の出力電圧が、前記ソース用キャパシタの一端に供給されることを特徴とする駆動回路。
  9. 請求項８において、
    前記演算増幅器が、
    Ｂ級増幅動作を行うことを特徴とする駆動回路。
  10. 請求項８又は９において、
    各ソース出力用演算増幅器が各階調データに対応した階調電圧を前記第１及び第２のソース線の各ソース線に出力する第１及び第２のソース出力用演算増幅器を含み、
    前記第１及び第２のソース出力用演算増幅器の高電位側の電源電圧と前記電圧設定回路の演算増幅器の高電位側の電源電圧とが異なる電圧であることを特徴とする駆動回路。
  11. 請求項８乃至１０のいずれかにおいて、
    各ソース出力用演算増幅器が各階調データに対応した階調電圧を前記第１及び第２のソース線の各ソース線に出力する第１及び第２のソース出力用演算増幅器を含み、
    前記第１及び第２のソース出力用演算増幅器の高電位側の電源電圧が、前記電圧設定回路の演算増幅器の高電位側の電源電圧を昇圧した電圧であることを特徴とする駆動回路。
  12. 複数のソース線と、
    複数のゲート線と、
    前記複数のソース線と前記複数のゲート線とに接続される複数の画素と、
    前記複数のゲート線を走査するゲートドライバと、
    前記複数のソース線を駆動する請求項１乃至１１のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
  13. 請求項１乃至１１のいずれか記載の駆動回路を含むことを特徴とする電子機器。
  14. 請求項１２記載の電気光学装置を含むことを特徴とする電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956833B2 (en) 2006-06-16 2011-06-07 Seiko Epson Corporation Display driver, electro-optical device, and electronic instrument
JP5242130B2 (ja) * 2007-10-31 2013-07-24 ルネサスエレクトロニクス株式会社 液晶表示パネル駆動方法、液晶表示装置、及びｌｃｄドライバ
JP5185155B2 (ja) * 2009-02-24 2013-04-17 株式会社ジャパンディスプレイセントラル 液晶表示装置
JP2010204598A (ja) * 2009-03-06 2010-09-16 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
KR101590155B1 (ko) 2009-08-11 2016-02-12 삼성전자주식회사 디스플레이 장치 및 상기 디스플레이 장치의 구동 회로
JP5233972B2 (ja) * 2009-11-30 2013-07-10 ソニー株式会社 信号線駆動回路および表示装置、並びに電子機器
TW201235995A (en) * 2011-02-18 2012-09-01 Novatek Microelectronics Corp Display driving circuit and method
TW201306005A (zh) * 2011-07-22 2013-02-01 Novatek Microelectronics Corp 可分享電荷之顯示器驅動裝置及驅動方法
TWI466087B (zh) * 2012-12-12 2014-12-21 Novatek Microelectronics Corp 源極驅動器
US9761188B2 (en) * 2015-03-06 2017-09-12 Apple Inc. Content-based VCOM driving
JP6513447B2 (ja) 2015-03-25 2019-05-15 シナプティクス・ジャパン合同会社 半導体装置、電子機器及び制御方法
US10249254B2 (en) * 2015-09-21 2019-04-02 Apple Inc. Devices and methods for discharging or harvesting VCOM charge in electronic displays
JP6957919B2 (ja) * 2017-03-23 2021-11-02 セイコーエプソン株式会社 駆動回路及び電子機器
KR102490860B1 (ko) * 2017-09-07 2023-01-19 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4929431B2 (ja) 2000-11-10 2012-05-09 Ｎｌｔテクノロジー株式会社 パネル表示装置のデータ線駆動回路
JP2002244622A (ja) 2001-02-14 2002-08-30 Hitachi Ltd 液晶駆動回路および液晶表示装置
JP4225777B2 (ja) * 2002-02-08 2009-02-18 シャープ株式会社 表示装置ならびにその駆動回路および駆動方法
KR100463046B1 (ko) * 2002-05-10 2004-12-23 삼성전자주식회사 액정 디스플레이의 저소비전력 구동회로
JP4434628B2 (ja) 2003-05-29 2010-03-17 三菱電機株式会社 液晶表示装置
US7505019B2 (en) * 2003-06-10 2009-03-17 Oki Semiconductor Co., Ltd. Drive circuit
JP4148064B2 (ja) 2003-08-26 2008-09-10 セイコーエプソン株式会社 液晶表示装置の駆動法、液晶表示装置及び携帯型電子機器
JP4744851B2 (ja) * 2004-11-12 2011-08-10 ルネサスエレクトロニクス株式会社 駆動回路及び表示装置
TW200643880A (en) * 2005-06-07 2006-12-16 Sunplus Technology Co Ltd LCD panel driving method and device thereof
US7561137B2 (en) * 2005-06-24 2009-07-14 Agere Systems Inc. Comparator-based drivers for LCD displays and the like

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