KR100894188B1 - 구동 회로, 전기 광학 장치 및 전자 기기 - Google Patents

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Abstract

전하를 재이용하는 경우에 고속화할 수 있으며, 또한 간소한 구성으로 저소비 전력화의 우선이나 저코스트화의 우선이 가능한 구동 회로, 전기 광학 장치 및 전자 기기를 제공한다. 전기 광학 장치의 소스선을 구동하기 위한 구동 회로는, 각 소스 단락 회로가 제1 및 제2 소스선의 각 소스선과 주어진 소스 단락 노드를 단락하기 위한 제1 및 제2 소스 단락 회로와, 소스용 캐패시터의 일단이 접속되는 소스 전하 축적 노드와 상기 소스 단락 노드를 단락하기 위한 소스 전하 축적용 단락 회로와, 상기 소스 전하 축적 노드에 주어진 전압을 공급하기 위한 전압 설정 회로와, 상기 전기 광학 장치의 화소 전극과 전기 광학 소자를 사이에 두고 설치되는 대향 전극에 출력되는 전압이 인가되는 대향 전극 전압 출력 노드와, 상기 소스 단락 노드를 단락하기 위한 노드 단락 회로를 포함한다.
Figure R1020070096776
소스 단락 회로, 대향 전극, 노드 단락, 소스 전하 축적, 소스 출력 절환 회로, 전압 설정 회로

Description

구동 회로, 전기 광학 장치 및 전자 기기{DRIVER CIRCUIT, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC INSTRUMENT}
본 발명은, 구동 회로, 전기 광학 장치 및 전자 기기 등에 관한 것이다.
종래부터, 휴대 전화기 등의 전자 기기에 이용되는 액정 표시(Liquid Crystal Display: LCD) 패널(광의로는, 표시 패널. 더 광의로는 전기 광학 장치)로서, 단순 매트릭스 방식의 LCD 패널과, 박막 트랜지스터(Thin Film Transistor: 이하, TFT로 약칭함) 등의 스위치 소자를 이용한 액티브 매트릭스 방식의 LCD 패널이 알려져 있다.
단순 매트릭스 방식은, 액티브 매트릭스 방식에 비하여 저소비 전력화가 용이한 반면, 다색화나 동화상 표시가 곤란하다. 한편, 액티브 매트릭스 방식은, 다색화나 동화상 표시에 적합한 반면, 저소비 전력화가 곤란하다.
단순 매트릭스 방식의 LCD 패널이나 액티브 매트릭스 방식의 LCD 패널에서는, 화소를 구성하는 액정(광의로는 전기 광학 물질)에의 인가 전압이 교류로 되도록 구동된다. 이와 같이 교류 구동의 방법으로서, 라인 반전 구동이나 필드 반전 구동(프레임 반전 구동)이 알려져 있다. 라인 반전 구동에서는, 1 또는 복수 주사 라인마다, 액정의 인가 전압의 극성이 반전되도록 구동된다. 필드 반전 구동에서는, 필드마다(프레임마다) 액정의 인가 전압의 극성이 반전되도록 구동된다.
그 때, 화소를 구성하는 화소 전극과 대향하는 대향 전극(커먼 전극)에 공급하는 대향 전극 전압(커먼 전압)을, 반전 구동 타이밍에 맞추어 변화시킴으로써, 화소 전극에 인가하는 전압 레벨을 저하시킬 수 있다.
이와 같이 교류 구동을 행하는 경우, 액정의 충방전에 수반되는 소비 전력의 증대를 초래한다. 따라서 예를 들면 특허 문헌1에는, 반전 구동 시에, 액정을 협지하는 2개의 전극을 단락함으로써 액정에 축적되는 전하를 초기화하고, 전극의 단락 전의 전압의 중간 전압까지 천이시킴으로써 저소비화를 도모하는 기술이 개시되어 있다. 또한 특허 문헌2에는, 화소 전극에의 기입 기간 전의 제1 프리차지 기간과 대향 전극 전압의 절환 전의 제2 프리차지 기간에서, 소스선에 프리차지 전위를 인가함으로써, 대향 전극 전압의 절환 시의 소스선의 전위 변동을 억제하여 저소비 전력화를 도모하는 기술이 개시되어 있다.
[특허 문헌1] 일본 특개 2002-244622호 공보
[특허 문헌2] 일본 특개 2004-354758호 공보
그러나, 특허 문헌1 및 특허 문헌2에 개시되어 있는 기술은, 소비 전력의 삭감 효과가 소스선에 인가하는 전압에 의존하게 된다고 하는 문제가 있다. 그 때문에, 극성이 반전되는 대향 전극을 충방전하는 전하량의 삭감 효과를, 그다지 기대 할 수 없는 경우가 있다. 또한, 특허 문헌1에 개시된 기술에서는, 소스선에 인가하는 전압과 대향 전극 전압의 특성의 관계에 따라서는, 액정을 협지하는 2개의 전극을 단락함으로써, 충방전할 전하량이 도리어 증가하게 되어, 저소비 전력화의 효과가 줄어드는 경우가 있다고 하는 문제가 있다. 따라서, 한번 공급된 전하를 재이용하는 경우에, 간소한 구성으로 확실히 소비 전력을 삭감하면서, 소스선, 대향 전극을 구동할 수 있는 것이 바람직하다.
한편, 구동 회로의 적용 분야에 따라서는, 어느 정도의 소비 전력의 저감 효과를 희생하여, 구동 회로 등의 칩 사이즈나 실장 면적을 작게 하는 것을 우선해야 하는 경우가 있다. 예를 들면, 고객(전자 기기 메이커)이, 구동 회로나 그 구동 회로를 포함하는 LCD 패널의 저코스트화를 최우선으로 생각하는 제품에, 그 구동 회로 등을 적용하는 경우이다.
이와 같이, 고객에 따라서, 저소비 전력화를 우선하거나, 저코스트화를 우선하거나 할 수 있는 구동 회로 등을 제공할 수 있는 것이 바람직하다. 즉, 간소한 구성으로, 어느 정도의 코스트의 저감 효과를 희생하여 저소비 전력화를 추구하거나(저소비 전력화 우선), 어느 정도의 소비 전력의 저감 효과를 희생하여 저코스트화를 추구하거나(저코스트화 우선) 할 수 있는 것이 바람직하다. 이와 같이 구동 회로 등을 제공할 수 있으면, 1 종류의 구동 회로에 의해 다양한 유저의 요구를 만족시키는 것을 의미하고, 결과로서, 보다 한층 더 제조 코스트의 저감을 도모할 수 있게 된다.
또한, 특허 문헌1에 개시되어 있는 기술에서는, 단락함으로써 전하를 재이용 하여 전위를 일정하게 하는 것이기 때문에, 부하를 구동하는 수단이 존재하지 않아, 전하의 재이용에 요하는 시간이 길어진다. 이 때문에, 1 수평 주사 기간 내에 공급되는 화소 전극의 기입 시간이 짧아지면, 전하의 재이용을 행하는 시간이 모자란다고 하는 문제가 있다. 화소 전극의 기입 시간의 고속화에는, 예를 들면 특허 문헌2의 개시되어 있는 바와 같은 프리차지 기술이 유효하다고 생각되지만, 특허 문헌2에는, 상기한 바와 같이, 고객에 따라서, 저소비 전력화를 우선하거나, 저코스트화를 우선하거나 할 수 있는 구동 회로 등의 구성에 대해서는 개시되어 있지 않다.
본 발명의 몇 가지의 양태에 따르면, 전하를 재이용하는 경우에 고속화 가능하고, 또한 간소한 구성으로 저소비 전력화를 우선하거나 저코스트화를 우선하거나 할 수 있는 구동 회로, 전기 광학 장치 및 전자 기기를 제공할 수 있다.
상기 과제를 해결하기 위해 본 발명은,
전기 광학 장치의 소스선을 구동하기 위한 구동 회로로서,
각 소스 단락 회로가 제1 및 제2 소스선의 각 소스선과 주어진 소스 단락 노드를 단락하기 위한 제1 및 제2 소스 단락 회로와,
소스용 캐패시터의 일단이 접속되는 소스 전하 축적 노드와 상기 소스 단락 노드를 단락하기 위한 소스 전하 축적용 단락 회로와,
상기 소스 전하 축적 노드에 주어진 전압을 공급하기 위한 전압 설정 회로와,
상기 전기 광학 장치의 화소 전극과 전기 광학 소자를 사이에 두고 설치되는 대향 전극에 출력되는 전압이 인가되는 대향 전극 전압 출력 노드와,
상기 소스 단락 노드를 단락하기 위한 노드 단락 회로를 포함하는 구동 회로에 관계된다.
본 발명에 따르면, 노드 단락 회로를 설치함으로써, 대향 전극과 소스 단락 노드를 단락함으로써 전하의 재이용을 행하거나, 소스용 캐패시터를 이용하여 전하의 재이용을 행하거나 할 수 있다. 그리고, 어떠한 경우에도, 전압 설정 회로에 의해, 소스선을 프리차지할 수 있으므로, 간소한 구성으로, 전하를 재이용하는 경우에 고속화할 수 있으며, 또한 저소비 전력화를 우선하거나 저코스트화를 우선하거나 할 수 있는 구동 회로를 제공할 수 있다.
또한 본 발명에 따른 구동 회로에서는,
상기 제1 및 제2 소스 단락 회로를 도통 상태, 상기 노드 단락 회로를 도통 상태, 상기 소스 전하 축적용 단락 회로를 비도통 상태로 설정한 후,
상기 노드 단락 회로를 비도통 상태, 상기 제1 및 제2 소스 단락 회로를 도통 상태, 상기 소스 전하 축적용 단락 회로를 도통 상태로 설정하여 상기 전압 설정 회로에 의해 상기 제1 및 제2 소스선을 프리차지하고, 그 후, 상기 제1 및 제2 소스 단락 회로를 비도통 상태로 설정하여 각 소스선에 계조 데이터에 대응한 계조 전압을 공급할 수 있다.
본 발명에 따르면, 캐패시터를 설치하지 않고, 소스선의 전하를 재이용할 수 있으므로, 구동 회로의 칩 사이즈나 실장 면적을 작게 할 수 있다.
또한 본 발명에 따른 구동 회로에서는,
상기 전압 설정 회로의 출력을 하이 임피던스 상태로 설정한 채로, 상기 제1 및 제2 소스 단락 회로를 도통 상태, 상기 소스 전하 축적용 단락 회로를 도통 상태, 상기 노드 단락 회로를 비도통 상태로 설정한 후,
상기 전압 설정 회로에 의해 상기 제1 및 제2 소스선을 프리차지하고, 그 후, 상기 제1 및 제2 소스 단락 회로를 비도통 상태로 설정하여 각 소스선에 계조 데이터에 대응한 계조 전압을 공급할 수 있다.
본 발명에 따르면, 소스선에 인가하는 전압에 의존하지 않고, 전하를 유효하게 재이용할 수 있도록 되어, 보다 한층 더 저소비 전력화가 가능해진다.
또한 본 발명에 따른 구동 회로에서는, 상기 소스용 캐패시터를 더 포함할 수 있다.
또한 본 발명에 따른 구동 회로에서는,
상기 전압 설정 회로가,
상기 제1 및 제2 소스선을 프리차지할 때에, 상기 전기 광학 장치의 오프 전압을 상기 소스 전하 축적 노드에 인가할 수 있다.
또한 본 발명에 따른 구동 회로에서는,
상기 대향 전극의 극성 반전 구동이 행해지는 경우에,
상기 전압 설정 회로가,
상기 제1 및 제2 소스선을 프리차지할 때에, 상기 전기 광학 소자의 인가 전압의 극성에 따라서 서로 다른 전압을 상기 소스 전하 축적 노드에 인가할 수 있 다.
본 발명에 따르면, 극성 반전 구동이 행해지는 경우에 소스선에 공급되는 계조 전압의 중간치가 서로 다른 경우라도, 정극성 및 부극성에 어느 기간이라도, 프리차지 기간 후에 충방전할 전하량을 삭감하여, 보다 한층 더 저소비 전력화를 도모할 수 있다.
또한 본 발명에 따른 구동 회로에서는,
대향 전극용 캐패시터의 일단이 접속되는 대향 전극 전하 축적 노드와 상기 대향 전극 전압 출력 노드를 단락하기 위한 대향 전극 전하 축적용 단락 회로를 포함하고,
상기 노드 단락 회로가 비도통 상태인 채로, 상기 대향 전극 전하 축적용 단락 회로를 도통 상태 및 비도통 상태를 반복하여 상기 대향 전극용 캐패시터로부터 전하를 충방전할 수 있다.
본 발명에 따르면, 대향 전극의 구동 시의 전하의 재이용을 도모할 수 있다.
또한 본 발명에 따른 구동 회로에서는,
상기 전압 설정 회로가,
주어진 프리차지용 전압이 입력되는 연산 증폭기를 포함하고,
상기 연산 증폭기의 출력 전압이, 상기 소스용 캐패시터의 일단에 공급되어도 된다.
본 발명에 따르면, 연산 증폭기의 발진 방지의 효과도 얻을 수 있다.
또한 본 발명에 따른 구동 회로에서는, 상기 연산 증폭기가, B급 증폭 동작 을 행할 수 있다.
본 발명에 따르면, 쓸데없는 전류 소비를 삭감할 수 있도록 되어, 보다 한층 더 저소비 전력화가 가능해진다.
또한 본 발명에 따른 구동 회로에서는,
각 소스 출력용 연산 증폭기가 각 계조 데이터에 대응한 계조 전압을 상기 제1 및 제2 소스선의 각 소스선에 출력하는 제1 및 제2 소스 출력용 연산 증폭기를 포함하고,
상기 제1 및 제2 소스 출력용 연산 증폭기의 고전위측의 전원 전압과 상기 전압 설정 회로의 연산 증폭기의 고전위측의 전원 전압이 서로 다른 전압이어도 된다.
본 발명에 따르면, 전압 설정 회로의 전원 전압으로서 저전압을 채용할 수 있게 되므로, 전압 설정 회로의 면적을 축소시킬 수 있게 된다. 이 결과, 구동 회로의 저코스트화도 가능해진다.
또한 본 발명에 따른 구동 회로에서는,
각 소스 출력용 연산 증폭기가 각 계조 데이터에 대응한 계조 전압을 상기 제1 및 제2 소스선의 각 소스선에 출력하는 제1 및 제2 소스 출력용 연산 증폭기를 포함하고,
상기 제1 및 제2 소스 출력용 연산 증폭기의 고전위측의 전원 전압이, 상기 전압 설정 회로의 연산 증폭기의 고전위측의 전원 전압을 승압한 전압이어도 된다.
본 발명에 따르면, 동일한 부하를 구동하는 경우라도, 전압 설정 회로의 연 산 증폭기의 소비 전력을 삭감할 수 있게 된다.
또한 본 발명은,
복수의 소스선과,
복수의 게이트선과,
상기 복수의 소스선과 상기 복수의 게이트선에 접속되는 복수의 화소와,
상기 복수의 게이트선을 주사하는 게이트 드라이버와,
상기 복수의 소스선을 구동하는 상기 중 어느 하나에 기재된 구동 회로를 포함하는 전기 광학 장치에 관계된다.
본 발명에 따르면, 전하를 재이용하는 경우에 고속화할 수 있으며, 또한 간소한 구성으로 저소비 전력화를 우선하거나 저코스트화를 우선하거나 할 수 있는 구동 회로를 포함하는 전기 광학 장치를 제공할 수 있게 된다.
또한 본 발명은, 상기 중 어느 하나에 기재된 구동 회로를 포함하는 전자 기기에 관계된다.
또한 본 발명은, 상기에 기재된 전기 광학 장치를 포함하는 전자 기기에 관계된다.
본 발명에 따르면, 전하를 재이용하는 경우에 고속화할 수 있으며, 또한 간소한 구성으로 저소비 전력화를 우선하거나 저코스트화를 우선하거나 할 수 있는 구동 회로가 적용된 전자 기기를 제공할 수 있게 된다.
이하, 본 발명의 실시예에 대하여 도면을 이용하여 상세히 설명한다. 또한, 이하에 설명하는 실시예는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에서 설명되는 구성 모두가 본 발명의 필수 구성 요건이라고는 할 수 없다.
1. 액정 장치
도 1에, 본 실시예의 액정 장치의 블록도의 예를 도시한다.
액정 장치(10)(액정 표시 장치. 광의로는 표시 장치)는, 표시 패널(12)(협의로는 LCD(Liquid Crystal Display) 패널), 소스선 구동 회로(20)(협의로는 소스 드라이버), 게이트선 구동 회로(30)(협의로는 게이트 드라이버), 표시 컨트롤러(40), 전원 회로(50), 소스 전압 설정 회로(광의로는 전압 설정 회로)(70)를 포함한다. 또한, 액정 장치(10)에 이들 모두의 회로 블록을 포함시킬 필요는 없어, 그 일부의 회로 블록을 생략하는 구성으로 하여도 된다. 또한, 도 1에서는, 액티브 매트릭스형의 액정 장치를 예로 설명하지만, 당업자라면 이하에 설명하는 실시예를 단순 매트릭스형의 액정 장치에 적용할 수 있다.
여기서 표시 패널(12)(광의로는 전기 광학 장치)은, 복수의 게이트선(주사선)과, 복수의 소스선(데이터선)과, 각 화소 전극이 각 게이트선 및 각 소스선에 의해 특정되는 복수의 화소 전극을 포함한다. 이 경우, 소스선에 박막 트랜지스터 TFT(Thin Film Transistor, 광의로는 스위치 소자)를 접속하고, 이 TFT에 화소 전극을 접속함으로써, 액티브 매트릭스형의 액정 장치를 구성할 수 있다.
보다 구체적으로는, 표시 패널(12)은 액티브 매트릭스 기판(예를 들면 글래 스 기판)에 형성된다. 이 액티브 매트릭스 기판에는, 도 1의 Y 방향으로 복수 배열되고 각각 X 방향으로 신장되는 게이트선 G1∼GM(M은 2 이상의 자연수)과, X 방향으로 복수 배열되고 각각 Y 방향으로 신장되는 소스선 S1∼SN(N은 2 이상의 자연수)이 배치되어 있다. 또한, 게이트선 GK(1≤K≤M, K는 자연수)와 소스선 SL(1≤L≤N, L은 자연수)의 교차점에 대응하는 위치에, 박막 트랜지스터 TFTKL(광의로는 스위칭 소자)이 설치되어 있다.
TFTKL의 게이트 전극은 게이트선 GK에 접속되고, TFTKL의 소스 전극은 소스선 SL에 접속되고, TFTKL의 드레인 전극은 화소 전극 PEKL에 접속되어 있다. 이 화소 전극 PEKL과, 화소 전극 PEKL과 액정(광의로는 전기 광학 물질)을 사이에 두고 대향하는 대향 전극 CE(공통 전극, 커먼 전극) 사이에는, 액정 용량 CLKL(액정 소자) 및 보조 용량 CSKL이 형성되어 있다. 그리고, TFTKL, 화소 전극 PEKL 등이 형성되는 액티브 매트릭스 기판과 대향 전극 CE가 형성되는 대향 기판 사이에 액정이 봉입되도록 형성되고, 화소 전극 PEKL과 대향 전극 CE 사이의 인가 전압에 따라서 화소의 투과율이 변화되도록 되어 있다.
대향 전극 CE에 공급되는 대향 전극 전압 VCOM의 전압 레벨(고전위측 전압 VCOMH, 저전위측 전압 VCOML)은, 전원 회로(50)에 포함되는 대향 전극 전압 생성 회로로부터 생성된다. 또한, 대향 전극 CE를 대향 기판 상에 일면에 형성하지 않 고, 각 게이트선에 대응하도록 띠 형상으로 형성해도 된다.
소스선 구동 회로(20)는, 계조 데이터에 기초하여 표시 패널(12)의 소스선 S1∼SN을 구동한다. 한편, 게이트선 구동 회로(30)는, 표시 패널(12)의 게이트선 G1∼GM을 주사(순차적으로 구동)한다.
표시 컨트롤러(40)는, 도시하지 않은 중앙 연산 처리 장치(Central Processing Unit: CPU) 등의 호스트에 의해 설정된 내용에 따라서, 소스선 구동 회로(20), 게이트선 구동 회로(30) 및 전원 회로(50)를 제어한다. 보다 구체적으로는, 표시 컨트롤러(40)는, 소스선 구동 회로(20) 및 게이트선 구동 회로(30)에 대해서는, 예를 들면 동작 모드의 설정이나 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하고, 전원 회로(50)에 대해서는, 대향 전극 CE에 인가하는 대향 전극 전압 VCOM의 전압 레벨의 극성 반전 타이밍의 제어를 행한다.
전원 회로(50)는, 외부로부터 공급되는 기준 전압에 기초하여, 표시 패널(12)의 구동에 필요한 각종 전압 레벨(계조 전압)이나, 대향 전극 CE의 대향 전극 전압 VCOM의 전압 레벨을 생성한다.
소스 전압 설정 회로(70)는, 소스선 구동 회로(20)가 소스선 S1∼SN을 구동하는 데에 앞서서, 전하의 재이용 및 소스선 S1∼SN의 프리차지 중 적어도 한쪽을 행한다. 이에 의해, 고속의 화소 전극의 기입을 실현하면서, 소스선의 충방전에 수반되는 소비 전력을 저감시킬 수 있다.
이와 같은 구성의 액정 장치(10)는, 표시 컨트롤러(40)의 제어 하에, 외부로 부터 공급되는 계조 데이터에 기초하여, 소스선 구동 회로(20), 게이트선 구동 회로(30), 전원 회로(50) 및 소스 전압 설정 회로(70)가 협동하여 표시 패널(12)을 구동한다.
또한 도 1에서, 소스선 구동 회로(20), 게이트선 구동 회로(30), 전원 회로(50) 및 소스 전압 설정 회로(70)를 집적화하여, 반도체 장치(집적 회로, IC)로서 표시 드라이버(광의로는 구동 회로)(60)를 구성할 수 있다. 또한, 도 1의 표시 드라이버(60)는, 게이트선 구동 회로(30)가 생략된 구성이어도 된다. 또한, 도 1에서, 본 실시예에서의 표시 드라이버(60)는, 소스선 구동 회로(20)와 전원 회로(50)의 대향 전극 전압 생성 회로와 소스 전압 설정 회로(70)를 포함하는 구성이면 된다.
이와 같은 표시 드라이버(60)는, 또한, 각 소스 출력 절환 회로가 소스선과 그 소스선을 구동하는 출력 버퍼 사이에 설치된 복수의 소스 출력 절환 회로 SSW1∼SSWN을 포함할 수 있다. 각 소스 출력 절환 회로의 제1 단자에는, 각 출력 버퍼의 출력이 접속된다. 각 소스 출력 절환 회로의 제2 단자에는, 각 소스선이 접속된다. 각 소스 출력 절환 회로의 제3 단자에는, 공용 라인 COL의 일단이 접속된다. 복수의 소스 출력 절환 회로 SSW1∼SSWN은, 도시하지 않은 공통 제어 신호에 의해 일제히 온 오프 제어된다. 또한, 각 소스 출력 절환 회로마다 공급되는 제어 신호에 의해 개별로 온 오프 제어되어도 된다.
또한, 각 소스 출력 절환 회로는, 각 출력 버퍼의 출력을 하이 임피던스 상 태로 설정하는 출력 인에이블 제어를 행함으로써, 소스 단락 스위치(소스 단락 스위치 회로, 소스 단락 회로)를 포함하는 구성이어도 된다. 각 소스 단락 스위치 회로는, 각 출력 버퍼의 출력과 공용 라인 COL 사이에 삽입된다.
표시 드라이버(60)는, 제1 용량 소자 접속용 단자 TL1과, 대향 전극 전하 축적용 스위치(대향 전극 전하 축적용 스위치 회로, 대향 전극 전하 축적용 단락 회로) VSW를 포함할 수 있다. 대향 전극 전하 축적용 스위치 VSW는, 전원 회로(50)의 대향 전극 전압 생성 회로의 출력(대향 전극 전압 VCOM이 공급되는 대향 전극 전압 출력 노드)과, 제1 용량 소자 접속용 단자 TL1(대향 전극 전하 축적 노드 C1ND) 사이에 설치된다. 제1 용량 소자 접속용 단자 TL1에는, 제1 용량 소자 CCV(대향 전극용 캐패시터)의 일단이 전기적으로 접속된다. 제1 용량 소자 CCV의 타단에는, 소정의 전원 전압(예를 들면 시스템 접지 전원 전압 VSS)이 공급된다. 도 1에서, 제1 용량 소자 CCV는, 표시 드라이버(60)의 외부에 설치되어 있지만, 제1 용량 소자 CCV가 표시 드라이버(60)에 내장되어 있어도 된다.
또한, 표시 드라이버(60)는, 소스 전하 축적용의 제2 용량 소자 접속용 단자 TL2와, 소스 전하 축적용 스위치(소스 전하 축적용 스위치 회로, 소스 전하 축적용 단락 회로) CSW를 포함할 수 있다. 소스 전하 축적용 스위치 CSW는, 공용 라인 COL의 일단과 제2 용량 소자 접속용 단자 TL2 사이에 설치된다. 여기서, 소스 전압 설정 회로(70)의 출력은, 소스 전하 축적용 스위치 CSW를 통하여 공용 라인 COL과 접속된다.
공용 라인 COL은, 제2 용량 소자 접속 노드를 포함한다고 할 수 있다. 제2 용량 소자 접속용 단자 TL2에는, 제2 용량 소자 CCS(소스용 캐패시터)의 일단이 전기적으로 접속된다. 제2 용량 소자 CCS의 타단에는, 소정의 전원 전압(예를 들면 시스템 접지 전원 전압 VSS)이 공급된다. 도 1에서, 제2 용량 소자 CCS는, 표시 드라이버(60)의 외부에 설치되어 있지만, 제2 용량 소자 CCS가 표시 드라이버(60)에 내장되어 있어도 된다.
대향 전극 전하 축적용 스위치(대향 전극 전하 축적용 스위치 회로, 대향 전극 전하 축적용 단락 회로) VSW가 도통 상태로 설정될 때, 전원 회로(50)의 대향 전극 전압 생성 회로의 출력이 하이 임피던스 상태로 설정된다.
또한, 표시 드라이버(60)는, 노드 단락 스위치(노드 단락 스위치 회로, 노드 단락 회로) HSW를 포함할 수 있다. 노드 단락 스위치 HSW는, 공용 라인 COL과 대향 전극 전압 출력 노드 사이에 설치된다.
표시 드라이버(60)는, 소스선 S1∼SN의 구동에 앞서서, 대향 전극 CE 또는 소스선 S1∼SN으로부터의 전하의 재이용과 프리차지 중 적어도 하나를 행한다. 전하의 재이용을 행하는 경우, 표시 드라이버(60)는, 동작 모드에 따라서, 대향 전극 전하 축적용 스위치 VSW, 소스 전하 축적용 스위치 CSW, 노드 단락 스위치 HSW를 이용하여, 대향 전극 CE 또는 소스선 S1∼SN으로부터의 전하를 재이용한다.
상기의 동작 모드 중, 노드 단락 스위치 HSW의 온 오프 제어에 의한 전하 재이용이 행해지는 동작 모드에서는, 표시 드라이버(60)는, 대향 전극 전하 축적용 스위치 VSW를 비도통 상태인 채로 제어를 행한다. 또한, 상기의 동작 모드 중, 대 향 전극 전하 축적용 스위치 VSW 및 소스 전하 축적용 스위치 CSW의 온 오프 제어에 의한 전하 재이용이 행해지는 동작 모드에서는, 표시 드라이버(60)는, 노드 단락 스위치 HSW를 비도통 상태인 채로 제어를 행한다. 프리차지를 행하는 경우에는, 소스 출력 절환 회로 SSW1∼SSWN을 공용 라인측(소스 단락 스위치를 도통 상태), 소스 전하 축적용 스위치 CSW를 도통 상태, 노드 단락 스위치 HSW를 비도통 상태인 채로 제어를 행한다.
이들 각 스위치의 상세한 제어예에 대해서는, 후술한다.
또한, 도 1에서는, 액정 장치(10)가 표시 컨트롤러(40)를 포함하는 구성으로 되어 있지만, 표시 컨트롤러(40)를 액정 장치(10)의 외부에 설치하여도 된다. 혹은, 표시 컨트롤러(40)와 함께 호스트를 액정 장치(10)에 포함시키도록 하여도 된다. 또한, 소스선 구동 회로(20), 게이트선 구동 회로(30), 표시 컨트롤러(40), 전원 회로(50), 소스 전압 설정 회로(70)의 일부 또는 전부를 표시 패널(12) 상에 형성하여도 된다.
도 2에, 본 실시예에서의 액정 장치의 다른 구성예의 블록도를 도시한다.
도 2에서는, 표시 패널(12) 상(패널 기판 상)에, 소스선 구동 회로(20), 게이트선 구동 회로(30) 및 전원 회로(50)를 포함하는 표시 드라이버(60)가 형성되어 있다. 이와 같이 표시 패널(12)은, 복수의 게이트선과, 복수의 소스선과, 복수의 게이트선의 각 게이트선 및 복수의 소스선의 각 소스선에 의해 특정되는 복수의 화소(화소 전극)와, 복수의 소스선을 구동하는 소스선 구동 회로와, 복수의 게이트선 을 주사하는 게이트선 구동 회로를 포함하도록 구성할 수 있다. 표시 패널(12)의 화소 형성 영역(44)에, 복수의 화소가 형성되어 있다. 각 화소는, 소스에 소스선이 접속되고 게이트에 게이트선이 접속된 TFT와, 그 TFT의 드레인에 접속된 화소 전극을 포함할 수 있다.
또한 도 2에서는, 표시 패널(12) 상에서 게이트선 구동 회로(30) 및 전원 회로(50) 중 적어도 하나가 생략된 구성이어도 된다.
2. 표시 드라이버
다음으로, 도 1 또는 도 2의 표시 드라이버(60)의 구성 주요부에 대하여 설명한다.
도 3 및 도 4에, 도 1 또는 도 2의 소스선 구동 회로(20)의 구성예의 블록도를 도시한다.
소스선 구동 회로(20)는, 시프트 레지스터(22), 라인 래치(24, 26), 기준 전압 발생 회로(27), DAC(28)(Digital-to-Analog Converter)(광의로는 데이터 전압 생성 회로), 출력 버퍼(29)를 포함한다.
시프트 레지스터(22)는, 각 소스선에 대응하여 설치되고, 순차 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(22)는, 클럭 신호 CLK에 동기하여 인에이블 입출력 신호 EIO를 유지하면, 순차적으로 클럭 신호 CLK에 동기하여 인접하는 플립플롭에 인에이블 입출력 신호 EIO를 시프트한다.
라인 래치(24)에는, 표시 컨트롤러(40)로부터 예를 들면 18 비트(6 비트(계조 데이터)×3(RGB 각 색)) 단위로 계조 데이터(DIO)가 입력된다. 라인 래치(24) 는, 이 계조 데이터(DIO)를, 시프트 레지스터(22)의 각 플립플롭에서 순차적으로 시프트된 인에이블 입출력 신호 EIO에 동기하여 래치한다.
라인 래치(26)는, 표시 컨트롤러(40)로부터 공급되는 수평 동기 신호 LP에 동기하여, 라인 래치(24)에서 래치된 1 수평 주사 단위의 계조 데이터를 래치한다.
기준 전압 발생 회로(27)는, 64 종류의 기준 전압을 생성한다. 기준 전압 발생 회로(27)에 의해 생성된 64 종류의 기준 전압은, DAC(28)에 공급된다.
DAC(데이터 전압 생성 회로)(28)는, 각 소스선에 공급할 아날로그의 데이터 전압을 생성한다. 구체적으로는 DAC(28)는, 라인 래치(26)로부터의 디지털의 계조 데이터에 기초하여, 기준 전압 발생 회로(27)로부터의 기준 전압 중 어느 하나를 선택하고, 디지털의 계조 데이터에 대응하는 아날로그의 데이터 전압을 출력한다.
출력 버퍼(29)는, DAC(28)로부터의 데이터 전압을 버퍼링하여 소스선에 출력하여, 소스선을 구동한다. 구체적으로는, 출력 버퍼(29)는, 각 소스선마다 설치된 볼티지 팔로워 접속의 연산 증폭 회로를 포함하는 연산 증폭 회로 블록 OPC1∼OPCN을 포함하고, 이들의 각 연산 증폭 회로 블록이, DAC(28)로부터의 데이터 전압을 임피던스 변환하여, 각 소스선에 출력한다. 또한, 출력 버퍼(29)는, 도 1 또는 도 2의 소스 출력 절환 회로(또는 소스 단락 스위치)를 갖고, 각 소스 출력 절환 회로가 각 연산 증폭 회로 블록의 출력에 설치되어 있다.
또한, 도 3에서는, 디지털의 계조 데이터를 디지털·아날로그 변환하여, 출력 버퍼(29)를 통하여 소스선에 출력하는 구성을 채용하고 있지만, 아날로그의 영 상 신호를 샘플·홀드하여, 출력 버퍼(29)를 통하여 소스선에 출력하는 구성을 채용할 수도 있다.
기준 전압 발생 회로(27)는, 전원 회로(50)에 의해 생성되는 양 단의 전압 VDDH, VSSH를 저항 분할하여 64 종류의 기준 전압을 생성한다. 각 기준 전압은, 6 비트의 계조 데이터에 의해 나타내어지는 각 계조치에 대응하고 있다. 각 기준 전압은, 소스선 S1∼SN의 각 소스선에 공통으로 공급된다.
DAC(28)는, 소스선마다 설치된 디코더를 포함하고, 각 디코더는, 계조 데이터에 대응한 기준 전압을 연산 증폭 회로 블록 OPC1∼OPCN에 출력한다.
도 3 및 도 4에서는, 계조 데이터가 1라인씩 공급되는 경우의 구성예를 도시하였지만, 표시 드라이버(60)가, 적어도 1 화면분의 계조 데이터를 기억하는 표시 메모리를 내장하여도 된다.
도 5에, 도 1 또는 도 2의 게이트선 구동 회로(30)의 구성예를 도시한다.
게이트선 구동 회로(30)는, 어드레스 생성 회로(32), 어드레스 디코더(34), 레벨 시프터(36), 출력 회로(38)를 포함한다.
어드레스 생성 회로(32)는, 게이트선 G1∼GM 중 선택할 게이트선에 대응한 어드레스를 생성한다. 어드레스 생성 회로(32)는, 게이트선 G1∼GM을 1개씩 선택하여 주사하도록 어드레스를 생성할 수 있다. 어드레스 생성 회로(32)는, 표시 컨트롤러(40)로부터의 수직 동기 신호에 동기하여 1 수직 주사 기간이 개시되면, 수평 동기 신호에 동기하여 1라인이 선택되도록 어드레스를 생성한다.
어드레스 디코더(34)는, 어드레스 생성 회로(32)에 의해 생성된 어드레스를 디코드하고, 그 디코드 결과에 기초하여 게이트선 G1∼GM에 대응한 디코드 신호선을 선택한다.
레벨 시프터(36)는, 어드레스 디코더(34)로부터의 디코드 신호선의 신호의 전압 레벨을, 표시 패널(12)의 액정 소자와 TFT의 트랜지스터 능력에 따른 전압 레벨로 시프트한다. 이 전압 레벨로서는, 높은 전압 레벨이 필요로 되기 때문에, 다른 로직 회로부와는 상이한 고내압 프로세스가 이용된다.
출력 회로(38)는, 레벨 시프터(36)에 의해 시프트된 주사 전압을 버퍼링하여 게이트선에 출력하여, 게이트선을 구동한다.
도 6에, 도 1 또는 도 2의 전원 회로(50)의 구성예를 도시한다.
전원 회로(50)는, 정방향 2배 승압 회로(52), 주사 전압 생성 회로(54), 대향 전극 전압 생성 회로(56)를 포함한다. 이 전원 회로(50)에는, 시스템 접지 전원 전압 VSS 및 시스템 전원 전압 VDD가 공급된다.
정방향 2배 승압 회로(52)에는, 시스템 접지 전원 전압 VSS 및 시스템 전원 전압 VDD가 공급된다. 그리고 정방향 2배 승압 회로(52)는, 시스템 접지 전원 전압 VSS를 기준으로, 시스템 전원 전압 VDD를 정방향으로 2배로 승압한 전원 전압 VDDHS를 생성한다. 즉 정방향 2배 승압 회로(52)는, 시스템 접지 전원 전압 VSS와 시스템 전원 전압 VDD 사이의 전압차를 2배로 승압한다. 이와 같이 정방향 2배 승압 회로(52)는, 공지의 차지 펌프 회로에 의해 구성할 수 있다. 전원 전압 VDDHS 는, 소스선 구동 회로(20), 주사 전압 생성 회로(54)나 대향 전극 전압 생성 회로(56)에 공급된다. 또한 정방향 2배 승압 회로(52)는, 2배 이상의 승압 배율로 승압한 후에 레귤레이터에서 전압 레벨을 조정하여, 시스템 전원 전압 VDD를 정방향으로 2배로 승압한 전원 전압 VDDHS를 출력하는 것이 바람직하다.
주사 전압 생성 회로(54)에는, 시스템 접지 전원 전압 VSS 및 전원 전압 VDDHS가 공급된다. 그리고 주사 전압 생성 회로(54)는, 주사 전압을 생성한다. 주사 전압은, 게이트선 구동 회로(30)에 의해 선택되는 게이트선에 인가되는 전압이다. 이 주사 전압의 고전위측 전압은 VDDHG이고, 저전위측 전압은 VEE이다.
대향 전극 전압 생성 회로(56)는, 대향 전극 전압 VCOM을 생성한다. 대향 전극 전압 생성 회로(56)는, 극성 반전 신호 POL에 기초하여, 고전위측 전압 VCOMH또는 저전위측 전압 VCOML을, 대향 전극 전압 VCOM으로서 출력한다. 극성 반전 신호 POL은, 극성 반전 타이밍에 맞추어 표시 컨트롤러(40)에 의해 생성된다.
도 7에, 도 1 또는 도 2의 표시 패널(12)의 구동 파형의 일례를 도시한다.
소스선에는, 계조 데이터의 계조치에 따른 계조 전압 DLV가 인가된다. 도 7에서는, 시스템 접지 전원 전압 VSS(=0V)를 기준으로, 5V의 진폭의 계조 전압 DLV가 인가되어 있다.
게이트선에는, 비선택 시에서 저전위측 전압 VEE(=-10V), 선택 시에서 고전위측 전압 VDDHG(=15V)의 주사 전압 GLV가 인가된다.
대향 전극 CE에는, 고전위측 전압 VCOMH(=3V), 저전위측 전압 VCOML(=-2V)의 대향 전극 전압 VCOM이 인가된다. 그리고 주어진 전압을 기준으로 한 대향 전극 전압 VCOM의 전압 레벨의 극성이, 극성 반전 타이밍에 맞추어 반전되고 있다. 도 7에서는, 소위 주사 라인 반전 구동 시의 대향 전극 전압 VCOM의 파형을 도시하고 있다. 이 극성 반전 타이밍에 맞추어, 소스선의 계조 전압 DLV도 또한, 주어진 전압을 기준으로, 그 극성이 반전되고 있다.
그런데 액정 소자는, 직류 전압을 장시간 인가하면 열화된다고 하는 성질이 있다. 이 때문에, 액정 소자에 인가하는 전압의 극성을 소정 기간마다 반전시키는 구동 방식이 필요로 된다. 이와 같이 구동 방식으로서는, 프레임 반전 구동, 주사(게이트) 라인 반전 구동, 데이터(소스) 라인 반전 구동, 도트 반전 구동 등이 있다.
이 중, 프레임 반전 구동은, 소비 전력은 낮지만, 화질이 그다지 좋지 않다고 하는 불리한 점이 있다. 또한, 데이터 라인 반전 구동, 도트 반전 구동은, 화질은 좋지만, 표시 패널의 구동에 높은 전압이 필요로 된다고 하는 불리한 점이 있다.
본 실시예에서는, 예를 들면 주사 라인 반전 구동을 채용하고 있다. 이 주사 라인 반전 구동에서는, 액정 소자에 인가되는 전압이 주사 기간마다(게이트선마다) 극성 반전된다. 예를 들면, 제1 주사 기간(게이트선)에서는 정극성의 전압이 액정 소자에 인가되고, 제2 주사 기간에서는 부극성의 전압이 인가되고, 제3 주사 기간에서는 정극성의 전압이 인가된다. 한편, 다음의 프레임에서는, 이번에는, 제1 주사 기간에서는 부극성의 전압이 액정 소자에 인가되고, 제2 주사 기간에서는 정극성의 전압이 인가되고, 제3 주사 기간에서는 부극성의 전압이 인가되게 된다.
그리고, 이 주사 라인 반전 구동에서는, 대향 전극 CE의 대향 전극 전압 VCOM의 전압 레벨이 주사 기간마다 극성 반전된다.
보다 구체적으로는 도 8에 도시한 바와 같이, 정극의 기간 T1(제1 기간)에서는 대향 전극 전압 VCOM의 전압 레벨은 저전위측 전압 VCOML으로 되고, 부극의 기간 T2(제2 기간)에서는 고전위측 전압 VCOMH로 된다. 그리고, 이 타이밍에 맞추어 소스선에 인가되는 계조 전압도, 그 극성이 반전된다. 또한, 저전위측 전압 VCOML은, 주어진 전압 레벨을 기준으로 하여 고전위측 전압 VCOMH의 극성을 반전한 전압 레벨이다.
여기서, 정극의 기간 T1은, 소스선의 계조 전압이 공급된 화소 전극의 전압 레벨이 대향 전극 CE의 전압 레벨보다도 높아지는 기간이다. 이 기간 T1에서는 액정 소자에 정극성의 전압이 인가되게 된다. 한편, 부극의 기간 T2는, 소스선의 계조 전압이 공급된 화소 전극의 전압 레벨이 대향 전극 CE의 전압 레벨보다도 낮아지는 기간이다. 이 기간 T2에서는 액정 소자에 부극성의 전압이 인가되게 된다.
이와 같이 대향 전극 전압 VCOM을 극성 반전함으로써, 표시 패널의 구동에 필요한 전압을 낮게 할 수 있다. 이에 의해, 구동 회로의 내압을 낮게 할 수 있어, 구동 회로의 제조 프로세스의 간소화, 저코스트화를 도모할 수 있다.
2. 1 제어예
도 9에, 본 실시예의 표시 드라이버(60)의 구성 주요부를 도시한다.
도 9에서, 도 1 또는 도 2와 동일 부분에는 동일 부호를 붙이고, 적절히 설 명을 생략한다. 또한, 도 9에서는, 소스 출력 절환 회로 SSW1∼SSWN 중 소스 출력 절환 회로 SSWj(1≤j≤N, j는 정수), SSWk(1≤k≤N, k≠j, k는 정수)만을 나타내고 있지만, 다른 소스 출력 절환 회로도 마찬가지의 구성을 갖고 있다. 또한 도 9에서는, 각 소스 출력 절환 회로는, 소스 단락 스위치를 포함하는 것으로 한다.
제1 소스 단락 회로로서의 소스 출력 절환 회로 SSWj의 소스 단락 스위치는, 소스선 Sj(소스선 Sj를 구동하는 소스 출력용 연산 증폭기의 출력)와 소스 단락 노드 SVND(공용 라인 COL)의 사이에 설치되어 있다. 제2 소스 단락 회로로서의 소스 출력 절환 회로 SSWk의 소스 단락 스위치는, 소스선 Sk(소스선 Sk를 구동하는 소스 출력용 연산 증폭기의 출력)와 소스 단락 노드 SVND(공용 라인 COL) 사이에 설치되어 있다.
소스 전하 축적용 스위치 CSW는, 제2 용량 소자(소스용 캐패시터) CCS의 일단이 접속되는 소스 전하 축적 노드 C2ND와 소스 단락 노드 SVND(공용 라인 COL) 사이에 설치되어 있다.
노드 단락 스위치 HSW는, 표시 패널(12)(전기 광학 장치)의 화소 전극과 전기 광학 소자(액정 소자)를 사이에 두고 설치되는 대향 전극 CE에 출력되는 전압이 인가되는 대향 전극 전압 출력 노드 VND와 소스 단락 노드 SVND 사이에 설치되어 있다.
소스 전압 설정 회로(70)는, 예를 들면 볼티지 팔로워 접속된 연산 증폭기 OPS와, 연산 증폭기 OPS의 출력과 제2 용량 소자 접속용 단자 TL2 사이에 전압 설정 스위치(전압 설정 스위치 회로) PSW를 포함할 수 있다. 연산 증폭기 OPS의 출력을 하이 임피던스 상태로 설정하는 출력 인에이블 제어를 행하는 경우에는, 전압 설정 스위치 PSW가 불필요한 구성을 채용할 수 있다. 또한, 연산 증폭기 OPS의 출력 전압이, 제1 용량 소자 CCS의 일단에 공급되는 구성을 갖고 있으므로, 연산 증폭기 OPS의 발진 방지의 효과도 얻을 수 있다.
연산 증폭기 OPS의 입력에는, 소스선 S1∼SN에 공급되는 소스 전압의 최고 전압과 최저 전압 사이에서 임의로 설정 가능한 전압(프리차지용 전압)이 공급된다. 이와 같이 전압으로서, 전기 광학 장치로서의 표시 패널(12)의 오프 전압인 것이 바람직하다. 이 오프 전압이란, 액정 소자를 통한 화소 전극과 대향 전극의 전압이, 주어진 임계치보다 낮아 화소의 투과율을 거의 0으로 하는 전압이다. 연산 증폭기 OPS는, 그 전압을 임피던스 변환하여 출력 전압을 소스 전하 축적 노드 C2ND에 공급할 수 있다.
이와 같은 연산 증폭기 OPS의 고전위측 전원 전압으로서 시스템 전원 전압 VDD가 공급되고, 연산 증폭기 OPS의 저전위측 전원 전압으로서 시스템 접지 전원 전압 VSS가 공급된다.
한편, 소스선 Sj에 대응한 계조 전압에 기초하여 소스선 Sj를 구동하는 연산 증폭 회로 블록 OPCj는, 소스 출력용 연산 증폭기(제1 소스 출력용 연산 증폭기)를 포함한다. 이 소스 출력용 연산 증폭기의 고전위측 전원 전압으로서 고전위측 전 원 전압 VDDHS가 공급되고, 이 소스 출력용 연산 증폭기의 저전위측 전원 전압으로서 시스템 접지 전원 전압 VSS가 공급된다. 또한 소스선 Sk에 대응한 계조 전압에 기초하여 소스선 Sk를 구동하는 연산 증폭 회로 블록 OPCk는, 소스 출력용 연산 증폭기(제2 소스 출력용 연산 증폭기)를 포함한다. 이 소스 출력용 연산 증폭기의 고전위측 전원 전압으로서 고전위측 전원 전압 VDDHS가 공급되고, 이 소스 출력용 연산 증폭기의 저전위측 전원 전압으로서 시스템 접지 전원 전압 VSS가 공급된다.
여기서, 고전위측 전원 전압 VDDHS는, 소스 전압 설정 회로(70)의 연산 증폭기 OPS의 고전위측의 전원 전압 VDD를 승압한 전압이다.
또한, 소스 출력용 연산 증폭기의 고전위측의 전원 전압이, 소스 전압 설정 회로(70)의 고전위측의 전원 전압을 승압한 전압일 필요는 없고, 단순히 소스 출력용 연산 증폭기의 고전위측의 전원 전압이, 소스 전압 설정 회로(70)의 고전위측의 전원 전압과 상이한 전압이어도 된다. 즉, 각 소스 출력용 연산 증폭기가 각 계조 데이터에 대응한 계조 전압을 상기 제1 및 제2 소스선의 각 소스선에 출력하는 제1 및 제2 소스 출력용 연산 증폭기를 포함하고, 제1 및 제2 소스 출력용 연산 증폭기의 고전위측의 전원 전압과 소스 전압 설정 회로(70)의 연산 증폭기의 고전위측의 전원 전압이 서로 다른 전압이어도 된다. 이렇게 함으로써, 소스 전압 설정 회로(70)의 전원 전압으로서 저전압을 채용할 수 있게 되므로, 소스 전압 설정 회로의 면적을 축소시킬 수 있게 된다. 그 결과, 표시 드라이버(60)의 저코스트화도 가능해진다.
도 10에, 전원 전압 VDD, VDDHS의 관계를 도시한다.
전원 회로(50)의 정방향 2배 승압 회로(52)는, 시스템 전원 전압 VDD와 시스템 접지 전원 전압 VSS 사이의 전압을, 시스템 접지 전원 전압 VSS를 기준으로 정방향으로 2배로 승압한 전원 전압 VDDHS를 생성한다.
여기서, 연산 증폭기 OPS가 그 출력으로부터 소정의 전하 Q를 충전 또는 방전하는 경우의 소비 전력 P1과, 연산 증폭 회로 블록 OPCj(OPCk)의 연산 증폭기가 그 출력으로부터 전하량 Q를 충전 또는 방전하는 경우의 소비 전력 P2를 생각한다. 전원 전압 VDDHS가 고전위측 전원 전압으로서 공급되는 연산 증폭 회로 블록 OPCj(OPCk)의 연산 증폭기가 소정 전류 I를 구동하는 경우, 전원 전압 VDD가 고전위측 전원 전압으로서 공급되는 연산 증폭기 OPS가 그 출력에 소정 전류 I를 구동하는 경우에 비하여 소비 전류가 2분의 1로 된다. 이것은, 전원 전압 VDD가, 전원 전압 VDDHS의 2분의 1이기 때문이다. 즉, P1은, P2의 2분의 1로 된다. 특히, 전원 전압 VDDHS가 공급되는 전원선으로부터 충방전되는 전하는, 전원 전압 VDD가 공급되는 전원선으로부터 충방전되기 때문에, 상기와 같이 함으로써 소비 전력을 저감할 수 있다.
그런데 본 실시예에서는, 표시 드라이버(60) 또는 표시 패널(12)이, 도시하지 않은 동작 모드 설정 레지스터를 포함하고, 그 동작 모드 설정 레지스터의 제어 데이터에 대응한 동작 모드에서 전하 재이용의 제어 및 프리차지 제어를 행한다. 혹은, 표시 드라이버(60) 또는 표시 패널(12)이, 도시하지 않은 동작 모드 설정 단 자(외부 설정 단자)를 포함하고, 외부로부터 그 동작 모드 설정 단자에 공급되는 신호 상태에 대응한 동작 모드에서 전하 재이용의 제어 및 프리차지 제어를 행한다.
도 11에, 본 실시예의 표시 드라이버(60)의 제어예의 설명도를 도시한다.
본 실시예에서는, 도 9에 도시하는 각종 스위치의 스위치 제어를 행함으로써, 대향 전극을 구동할 때에 전하의 재이용을 행하거나, 소스선을 구동할 때에 전하의 재이용이나 프리차지를 행하거나 할 수 있다. 본 실시예에서의 표시 드라이버(60)는, 동작 모드 설정 레지스터에 의해 설정된 제어 데이터에 의해, 이하의 제1∼제4 제어 방식 중 어느 하나에 의해 지정된 제어를 행한다.
제1 제어 방식에서는, 표시 드라이버(60)는, 대향 전극을 구동하는 데에 앞서서, 제1 동작 모드에서 전하의 재이용을 행한다. 또한, 표시 드라이버(60)는, 소스선을 구동하는 데에 앞서서, 제1 동작 모드에서 전하의 재이용을 행한 후에, 소스선의 프리차지를 행하고, 그 후, 계조 데이터에 대응한 계조 전압을 이용하여 소스선을 구동한다.
제2 제어 방식에서는, 표시 드라이버(60)는, 대향 전극을 구동하는 데에 앞서서, 제2 동작 모드에서 전하의 재이용을 행한다. 또한, 표시 드라이버(60)는, 소스선을 구동하는 데에 앞서서, 제2 동작 모드에서 전하의 재이용을 행한 후에, 소스선의 프리차지를 행하고, 그 후, 계조 데이터에 대응한 계조 전압을 이용하여 소스선을 구동한다.
제3 제어 방식에서는, 표시 드라이버(60)는, 대향 전극을 구동하는 데에 앞 서서, 제2 동작 모드에서 전하의 재이용을 행한다. 또한, 소스선을 구동하는 데에 앞서서, 표시 드라이버(60)는, 전하의 재이용을 행하지 않고 소스선의 프리차지를 행하고, 그 후, 계조 데이터에 대응한 계조 전압을 이용하여 소스선을 구동한다.
제4 제어 방식에서는, 표시 드라이버(60)는, 대향 전극을 구동하는 데에 앞서서 전하의 재이용을 행하지 않는다. 한편, 표시 드라이버(60)는, 소스선을 구동하는 데에 앞서서, 전하의 재이용을 행하지 않고 소스선의 프리차지를 행하고, 그 후, 계조 데이터에 대응한 계조 전압을 이용하여 소스선을 구동한다.
2. 1. 1 제1 제어 방식
도 12에, 도 11의 제1 제어 방식의 제어 타이밍의 일례를 도시한다.
도 12에서는, 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로가 소스 단락 스위치를 포함하는 것으로 하고, 각 소스 출력 절환 회로의 제어 상태로서 각 소스 출력 절환 회로가 포함하는 소스 단락 스위치의 제어 상태를 나타낸다. 또한, 도 12에서, 각 스위치의 「온」은 스위치가 도통 상태인 것을 나타내고, 각 스위치의 「오프」는 스위치가 비도통 상태인 것을 나타낸다.
제1 제어 방식에서는, 계조 데이터에 대응한 계조 전압에 기초하여 소스 출력용 연산 증폭기가 소스선을 구동하는 구동 기간에 앞서서, 전하 재이용 기간 및 프리차지 기간이 설정된다.
전하 재이용 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 온(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위 치가 온), 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 온, 전압 설정 스위치 PSW가 오프로 설정된다. 즉, 도 9에서는 소스 출력 절환 회로 SSWj, SSWk의 소스 단락 스위치 회로, 노드 단락 스위치 HSW가 온, 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 오프, 전압 설정 스위치 PSW가 오프로 설정된다.
이 결과, 전하 재이용 기간에서는, 소스선 S1∼SN과 공용 라인 COL이 단락됨과 함께, 대향 전극 전압 출력 노드 VND와 소스 단락 노드 SVND가 단락된다. 따라서, 소스선 S1∼SN과 대향 전극이 동전위로 되도록 전하가 이동함으로써, 전하의 재이용이 행해진다.
다음으로, 프리차지 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 온(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 온), 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 온으로 설정된다. 즉, 도 9에서는, 소스 출력 절환 회로 SSWj, SSWk의 소스 단락 스위치가 온, 노드 단락 스위치 HSW가 오프, 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프로 설정된다. 그리고, 소스 전압 설정 회로(70)가, 소스 전하 축적 노드 C2ND에 프리차지 전압 PV를 공급한다.
그 결과, 프리차지 전압이, 공용 라인 COL을 통하여 소스선 S1∼SN에 인가된 다.
프리차지 기간 후의 구동 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 오프(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 오프), 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 오프로 설정된다. 그리고, 연산 증폭 회로 블록 OPC1∼OPCN이, 계조 데이터에 대응한 계조 전압을 소스선 S1∼SN에 공급한다.
도 13에, 제1 제어 방식으로 제어되는 액정 장치(10)의 동작예의 파형도를 도시한다.
도 13에서는, 게이트선 GK, GK +1, 소스선 Sj 및 대향 전극 CE의 전위의 변화를 도시하고 있지만, 다른 게이트선, 소스선도 마찬가지이다. 도 13에서, 게이트선 GK에 접속되는 화소의 선택 기간인 1 수평 주사 기간(1H) 내에, 게이트선 GK에 주사 전압이 인가되고, 게이트선 GK +1에 접속되는 화소의 선택 기간인 1 수평 주사 기간 내에, 게이트선 GK +1에 주사 전압이 인가된다. 그리고, 각 수평 주사 기간은, 전하 재이용 기간과 프리차지 기간과 구동 기간을 포함한다.
전하 재이용 기간(TT1)에서는, 소스 출력 절환 회로 SSWj, SSWk에서, 소스선 Sj, Sk가, 제2 용량 소자 접속 노드를 포함하는 공용 라인 COL에 각각 전기적으로 접속된다. 또한, 소스 전하 축적용 스위치 CSW, 대향 전극 전하 축적용 스위치 VSW 및 전압 설정 스위치 PSW가 비도통 상태인 채로 노드 단락 스위치 HSW가 도통 상태로 되어, 공용 라인 COL이 대향 전극 전압 생성 회로의 출력(대향 전극 전압 VCOM이 공급되는 대향 전극 전압 출력 노드)과 전기적으로 접속된다. 이 때문에, 전하 재이용 기간에서는, 공용 라인 COL과 소스선 Sj, Sk가 전기적으로 접속되어 있어, 소스선 Sj, Sk와 대향 전극 CE가 동전위로 되고, 전하 보존의 법칙에 따라서, 소스선 Sj, Sk의 기생 용량에 축적된 전하가 대향 전극 CE에 전하를 보충하거나, 혹은 대향 전극 CE에 축적된 전하가 소스선 Sj, Sk의 기생 용량에 보충되거나 한다. 즉, 전하 재이용 기간에서는, 전원 회로(50)로부터의 전하의 보충을 일절 행하지 않고, 소스선 및 대향 전극 CE의 전위를 변화시킨다.
다음으로, 전하 재이용 기간 후의 프리차지 기간(TT2)에서는, 전하 재이용 기간과 마찬가지로, 소스 출력 절환 회로 SSWj, SSWk에서, 소스선 Sj, Sk가, 제2 용량 소자 접속 노드를 포함하는 공용 라인 COL에 각각 전기적으로 접속된다. 또한, 소스 전하 축적용 스위치 CSW 및 전압 설정 스위치 PSW가 도통 상태로 설정됨과 함께, 노드 단락 스위치 HSW가 비도통 상태로 설정된다. 이 때문에, 프리차지 기간에서는, 대향 전극 CE는, 예를 들면 고전위측 전압 VCOMH가 공급된다. 한편, 공용 라인 COL에는, 프리차지 전압 PV가 공급된다. 프리차지 기간에서도, 공용 라인 COL은 소스선 Sj, Sk와 전기적으로 접속되기 때문에, 소스선 Sj, Sk에는 프리차지 전 압 PV가 공급된다.
이 때, 전하 재이용 기간 TT1에서의 변화 후의 전위를 기준으로, 각 소스선이 프리차지 전압 PV의 전위로 될 때까지, 소스 전압 설정 회로(70)가 소스선의 전하의 충방전을 행한다. 따라서, 전하 재이용 기간 후의 프리차지 기간에서는, 소스 전압 설정 회로(70)가 변화시킬 소스선의 전압이 낮아지는 경우가 많다. 즉, 직전의 수평 주사 기간(게이트선 GK -1에 접속되는 화소의 선택 기간)의 소스선의 전위를 기준으로, 그 상태 그대로 그 수평 주사 기간(게이트선 GK에 접속되는 화소의 선택 기간)의 소스선의 전위를 설정하고자 하면, 도 13에 도시한 바와 같이 ΔVs01만큼 소스 전압 설정 회로(70)가 소스선의 전하를 충방전할 필요가 있다. 이에 대하여, 전술한 전하 재이용 기간을 설정함으로써, 도 13에 도시한 바와 같이 ΔVs02(ΔVs02<ΔVs01)만큼 소스 전압 설정 회로(70)가 소스선의 전하를 충방전하면 된다. 예를 들면, 도 13에 도시한 바와 같이, 프리차지 전압 PV로 프리차지함으로써, 소스선으로부터 충방전할 전하량이 증가하는 경우도 있지만, 그 다음의 1H와 같이, 소스선이 충방전할 전하량을 대폭 삭감할 수 있는 경우도 있다.
또한, 전하 재이용 기간만에서는, 충분히 전하의 충방전을 할 수 없는 경우라도, 프리차지 기간을 설정함으로써, 1H 내에서 종료할 화소 전극의 기입 시간을 단축할 수 있게 된다.
다음으로, 프리차지 기간 후의 구동 기간(TT3)에서는, 소스 출력 절환 회로 SSWL, SSWL +1에서, 소스선 SL, SL +1이, 소스선 구동 회로(20)의 출력 버퍼의 출력에 각각 전기적으로 접속된다. 또한, 소스 전하 축적용 스위치 CSW, 대향 전극 전하 축적용 스위치 VSW 및 전압 설정 스위치 PSW는, 비도통 상태로 설정된다. 그리고, 노드 단락 스위치 HSW가 비도통 상태로 설정된다. 그 때문에, 구동 기간에서는, 소스선 Sj, Sk가 소스선 구동 회로(20)의 출력 버퍼에 의해 구동된다.
마찬가지로, 프리차지 기간 후의 구동 기간(TT3)에서는, 대향 전극 CE가, 전원 회로(50)의 대향 전극 전압 생성 회로(56)의 출력과 전기적으로 접속된다. 그 때문에, 구동 기간에서는, 대향 전극 CE에, 대향 전극 전압 생성 회로(56)에 대향 전극 전압 VCOM이 공급된다. 이 때, 전하 재이용 기간 TT1에서의 변화 후의 전위를 기준으로, 고전위측 전압 VCOMH로 될 때까지, 대향 전극 전압 생성 회로(56)가 대향 전극 CE의 전하의 충방전을 행한다. 따라서, 전하 재이용 기간 후의 구동 기간에서는, 대향 전극 전압 생성 회로(56)가 변화시킬 대향 전극 CE의 전압이 낮아진다. 즉, 직전의 수평 주사 기간(게이트선 GK -1에 접속되는 화소의 선택 기간)의 대향 전극 CE의 전위를 기준으로, 그 상태 그대로 그 수평 주사 기간(게이트선 GK에 접속되는 화소의 선택 기간)의 대향 전극 CE의 전위를 설정하고자 하면, 도 13에 도시하는 바와 같이 ΔVc01만큼 대향 전극 전압 생성 회로(56)가 대향 전극 CE의 전하를 충방전할 필요가 있다. 이에 대하여, 전술한 전하 재이용 기간을 설정함으로써, 도 13에 도시한 바와 같이 ΔVc02(ΔVc02<ΔVc01)만큼 대향 전극 전압 생성 회로(56)가 대향 전극 CE의 전하를 충방전하면 된다.
즉, 노드 단락 스위치 HSW가 오프인 채로, 대향 전극 전하 축적용 스위치 VSW의 온 및 오프를 반복하여 제1 용량 소자 CCV로부터 전하를 충방전함으로써, 전하의 재이용이 행해진다.
그리고, 다음의 수평 주사 기간에서도, 전하 재이용 기간과 프리차지 기간과 구동 기간이 설정되고, 각각의 기간에서 마찬가지로 행해진다. 도 13의 전하 재이용 기간에서의 동작이, 제1 동작 모드에서의 제어이다.
2. 1. 2 제2 제어 방식
도 14에, 도 11의 제2 제어 방식의 제어 타이밍의 일례를 도시한다.
도 14에서는, 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로가 소스 단락 스위치를 포함하는 것으로 하고, 각 소스 출력 절환 회로의 제어 상태로서 각 소스 출력 절환 회로가 포함하는 소스 단락 스위치의 제어 상태를 나타낸다. 또한, 도 14에서, 각 스위치의 「온」은 스위치가 도통 상태인 것을 나타내고, 각 스위치의 「오프」는 스위치가 비도통 상태인 것을 나타낸다.
제2 제어 방식에서는, 계조 데이터에 대응한 계조 전압에 기초하여 소스 출력용 연산 증폭기가 소스선을 구동하는 구동 기간에 앞서서, 전하 재이용 기간 및 프리차지 기간이 설정된다.
전하 재이용 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 온(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 온), 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 온, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 오프로 설정된다. 즉, 도 9에서는 소스 전압 설정 회로(70)의 출력을 하이 임피던스 상태로 설정한 채, 소스 출력 절환 회로 SSWj, SSWk의 소스 단락 스위치 및 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 온, 노드 단락 스위치 HSW가 오프로 설정된다.
그 결과, 전하 재이용 기간에서는, 소스선 S1∼SN과 공용 라인 COL이 단락됨과 함께, 공용 라인 COL이 제2 용량 소자 CCS의 일단과 전기적으로 접속된다. 또한, 대향 전극 전압 출력 노드 VND가, 제1 용량 소자 CCV의 일단과 전기적으로 접속된다. 따라서, 소스선 S1∼SN과 제2 용량 소자 CCS의 일단이 동전위로 되도록 전하가 이동함으로써, 전하의 재이용이 행해진다. 또한, 대향 전극 전압 출력 노드 VND와 제1 용량 소자 CCV의 일단이 동전위로 되도록 전하가 이동함으로써, 전하의 재이용이 행해진다.
다음으로, 프리차지 기간에서는, 도 12의 프리차지 기간과 마찬가지의 제어가 행해진다. 즉, 소스 출력 절환 회로 SSW1∼SSWN이 온(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 온), 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 온으로 설정된다. 즉, 도 9에서는, 소스 출력 절환 회로 SSWj, SSWk의 소스 단락 스위치가 오프, 노드 단락 스위치 HSW가 오프, 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프로 설정된다. 그리고, 소스 전압 설정 회로(70)가, 소스 전하 축적 노드 C2ND에 프리차지 전압 PV를 공급한다.
이 결과, 프리차지 전압이, 공용 라인 COL을 통하여 소스선 S1∼SN에 인가된다.
프리차지 기간 후의 구동 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 오프(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 오프), 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 오프로 설정된다. 그리고, 연산 증폭 회로 블록 OPC1∼OPCN이, 계조 데이터에 대응한 계조 전압을 소스선 S1∼SN에 공급한다.
도 15에, 제2 제어 방식으로 제어되는 액정 장치(10)의 동작예의 파형도를 도시한다.
도 15에서는, 게이트선 GK, GK +1, 소스선 Sj 및 대향 전극 CE의 전위의 변화를 도시하고 있지만, 다른 게이트선, 소스선도 마찬가지이다. 도 15에서, 게이트선 GK에 접속되는 화소의 선택 기간인 1 수평 주사 기간(1H) 내에, 게이트선 GK에 주사 전압이 인가되고, 게이트선 GK +1에 접속되는 화소의 선택 기간인 1 수평 주사 기간 내에, 게이트선 GK +1에 주사 전압이 인가된다. 그리고, 각 수평 주사 기간은, 전하 재이용 기간과 프리차지 기간과 구동 기간을 포함한다.
전하 재이용 기간(TT10)에서는, 소스 출력 절환 회로 SSWj, SSWk에서, 소스선 Sj, Sk가, 제2 용량 소자 접속 노드를 포함하는 공용 라인 COL에 각각 전기적으로 접속된다. 또한, 소스 전하 축적용 스위치 CSW가 도통 상태로 되어, 공용 라인 COL은, 제2 용량 소자 접속용 단자 TL2를 통하여 제2 용량 소자 CCS의 일단과 전기적으로 접속된다. 또한, 전압 설정 스위치 PSW는 비도통 상태로 설정된다. 그 때문에, 전하 재이용 기간에서는, 제2 용량 소자 CCS의 일단과 소스선 Sj, Sk가 동전위로 되고, 전하 보존의 법칙에 따라서, 소스선의 기생 용량에 축적된 전하가 제2 용량 소자 CCS의 일단에 전하를 보충하거나, 혹은 제2 용량 소자 CCS에 축적된 전하가 소스선 Sj, Sk의 기생 용량에 보충되거나 한다. 즉, 전하 재이용 기간에서는, 전원 회로(50)로부터의 전하의 보충을 일절 행하지 않고, 소스선의 전위를 변화시킨다.
마찬가지로, 전하 재이용 기간에서는, 도시하지 않은 대향 전극 전압 생성 회로의 출력이 하이 임피던스 상태로 설정되고, 또한 대향 전극 전하 축적용 스위치 VSW가 도통 상태로 설정되기 때문에, 대향 전극 CE가, 제1 용량 소자 접속용 단자 TL1을 통하여 제1 용량 소자 CCV의 일단과 전기적으로 접속된다. 이 때문에, 전하 재이용 기간에서는, 제1 용량 소자 CCV의 일단과 대향 전극 CE가 동전위로 되어, 대향 전극 CE의 기생 용량에 축적된 전하가 제1 용량 소자 CCV의 일단에 전하를 보충하거나, 혹은 제1 용량 소자 CCV에 축적된 전하가 대향 전극 CE의 기생 용 량에 보충되거나 한다. 즉, 전하 재이용 기간에서는, 전원 회로(50)로부터의 전하의 보충을 일절 행하지 않고, 대향 전극 CE의 전위를 변화시킨다.
다음으로, 전하 재이용 기간 후의 프리차지 기간(TT20)에서는, 전하 재이용 기간과 마찬가지로, 소스 출력 절환 회로 SSWj, SSWk에서, 소스선 Sj, Sk가, 제2 용량 소자 접속 노드를 포함하는 공용 라인 COL에 각각 전기적으로 접속된다. 또한, 소스 전하 축적용 스위치 CSW 및 전압 설정 스위치 PSW가 도통 상태로 설정됨과 함께, 노드 단락 스위치 HSW가 비도통 상태로 설정된다. 그 때문에, 프리차지 기간에서는, 대향 전극 CE는, 예를 들면 고전위측 전압 VCOMH가 공급된다. 한편, 공용 라인 COL에는, 프리차지 전압 PV가 공급된다. 프리차지 기간에서도, 공용 라인 COL은 소스선 Sj, Sk와 전기적으로 접속되기 때문에, 소스선 Sj, Sk에는 프리차지 전압 PV가 공급된다.
이 때, 전하 재이용 기간 TT10에서의 변화 후의 전위를 기준으로, 각 소스선이 프리차지 전압 PV의 전위로 될 때까지, 소스 전압 설정 회로(70)가 소스선의 전하의 충방전을 행한다. 따라서, 전하 재이용 기간 후의 프리차지 기간에서는, 소스 전압 설정 회로(70)가 변화시킬 소스선의 전압이 낮아지는 경우가 많다. 즉, 직전의 수평 주사 기간(게이트선 GK -1에 접속되는 화소의 선택 기간)의 소스선의 전위를 기준으로, 그 상태 그대로 그 수평 주사 기간(게이트선 GK에 접속되는 화소의 선택 기간)의 소스선의 전위를 설정하고자 하면, 도 15에 도시한 바와 같이 ΔVs1만큼 소스 전압 설정 회로(70)가 소스선의 전하를 충방전할 필요가 있다. 이에 대 하여, 전술한 전하 재이용 기간을 설정함으로써, 도 15에 도시한 바와 같이 ΔVs2(ΔVs2<ΔVs1)만큼 소스 전압 설정 회로(70)가 소스선의 전하를 충방전하면 된다. 예를 들면, 도 15에 도시한 바와 같이, 프리차지 전압 PV로 프리차지함으로써, 소스선으로부터 충방전할 전하량이 증가하는 경우도 있지만, 그 다음의 1H와 같이, 소스선이 충방전할 전하량을 대폭 삭감할 수 있는 경우도 있다.
또한, 전하 재이용 기간만에서는, 충분히 전하의 충방전을 할 수 없는 경우라도, 프리차지 기간을 설정함으로써, 1H 내에서 종료할 화소 전극의 기입 시간을 단축할 수 있게 된다.
다음으로, 프리차지 기간 후의 구동 기간(TT30)에서는, 소스 출력 절환 회로 SSWL, SSWL +1에서, 소스선 Sj, Sk가, 소스선 구동 회로(20)의 출력 버퍼의 출력에 각각 전기적으로 접속된다. 또한, 소스 전하 축적용 스위치 CSW 및 전압 설정 스위치 PSW는, 비도통 상태로 설정된다. 이 때문에, 구동 기간에서는, 소스선 Sj, Sk가 소스선 구동 회로(20)의 출력 버퍼에 의해 구동된다.
마찬가지로, 프리차지 기간 후의 구동 기간(TT30)에서는, 대향 전극 전하 축적용 스위치 VSW가 비도통 상태로 설정되어, 대향 전극 CE가, 전원 회로(50)의 대향 전극 전압 생성 회로(56)의 출력과 전기적으로 접속된다. 그 때문에, 구동 기간에서는, 대향 전극 CE에, 대향 전극 전압 생성 회로(56)에 대향 전극 전압 VCOM이 공급된다. 이 때, 전하 재이용 기간 TT10에서의 변화 후의 전위를 기준으로, 고전위측 전압 VCOMH로 될 때까지, 대향 전극 전압 생성 회로(56)가 대향 전극 CE 의 전하의 충방전을 행한다. 따라서, 전하 재이용 기간 후의 구동 기간에서는, 대향 전극 전압 생성 회로(56)가 변화시킬 대향 전극 CE의 전압이 낮아진다. 즉, 직전의 수평 주사 기간(게이트선 GK -1에 접속되는 화소의 선택 기간)의 대향 전극 CE의 전위를 기준으로, 그 상태 그대로 그 수평 주사 기간(게이트선 GK에 접속되는 화소의 선택 기간)의 대향 전극 CE의 전위를 설정하고자 하면, 도 15에 도시한 바와 같이 ΔVc1만큼 대향 전극 전압 생성 회로(56)가 대향 전극 CE의 전하를 충방전할 필요가 있다. 이에 대하여, 전술한 전하 재이용 기간을 설정함으로써, 도 15에 도시한 바와 같이 ΔVc2(ΔVc2<ΔVc1)만큼 대향 전극 전압 생성 회로(56)가 대향 전극 CE의 전하를 충방전하면 된다.
그리고, 다음 수평 주사 기간에서도, 전하 재이용 기간과 프리차지 기간과 구동 기간이 설정되고, 각각의 기간에서 마찬가지로 행해진다. 도 15의 전하 재이용 기간에서의 동작이, 제2 동작 모드에서의 제어이다.
전하 재이용 기간에서의 소스선의 구동에 수반되는 전력 소비는, 구동 기간에서 소스선 구동 회로(20)가 설정할 전압(즉, 계조 데이터)에 의존하기 때문에, 전하의 재이용에 의한 저소비 전력화의 효과가 줄어들게 된다. 그런데, 대향 전극 CE는 고전위측 전압 VCOMH 또는 저전위측 전압 VCOML 중 어느 하나로 설정되기 때문에, 표시 데이터에 의존하지 않고, 간소한 구성으로 확실하게 저소비 전력화를 도모할 수 있어, 전하의 재이용에 의한 저소비 전력화의 효과가 현저하다.
이상과 같이, 제1 동작 모드에서는, 제1 및 제2 용량 소자 CCS, CCV를 이용 하지 않고 전하 재이용을 도모할 수 있기 때문에, 표시 드라이버(60)의 칩 사이즈나 실장 면적을 작게 할 수 있다. 그 한편, 표시 데이터에 대응한 전압이 소스선에 인가되기 때문에, 전하 재이용의 효과가 표시 데이터에 의존하게 된다.
이에 대하여, 제2 동작 모드에서는, 대향 전극 전압이 2치이기 때문에, 대향 전극 CE의 전하 재이용의 효과가 나타나므로, 저소비 전력의 효과가 확실히 얻어진다. 그 한편, 제1 또는 제2 용량 소자 CCS, CCV를 이용하지 않고 전하 재이용을 도모하기 때문에, 표시 드라이버(60)의 칩 사이즈나 실장 면적을 작게 할 수 없다.
그리고, 본 실시예에 따르면, 전하의 재이용을 행하는 경우, 노드 단락 스위치 HSW를 설치하는 것만으로 상기 중 어느 하나의 동작 모드에서 전하 재이용을 실현할 수 있으므로, 1 종류의 표시 드라이버에 의해 다양한 유저의 요구를 만족시킬 수 있으며, 결과로서, 보다 한층 더 제조 코스트의 저감을 도모할 수 있게 된다.
또한, 소스 전압 설정 회로(70)를 설치함으로써, 전하의 재이용에 의해 소스선의 프리차지에 수반되는 소비 전력을 저감시킬 수 있음과 함께, 전하의 재이용에 의한 화소 전극의 기입 시간을 단축화시킬 수 있다.
2. 1. 3 제3 제어 방식
도 16에, 도 11의 제3 제어 방식의 제어 타이밍의 일례를 도시한다.
도 16에서는, 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로가 소스 단락 스위치를 포함하는 것으로 하고, 각 소스 출력 절환 회로의 제어 상태로서 각 소스 출력 절환 회로가 포함하는 소스 단락 스위치의 제어 상태를 나타낸다. 또한, 도 16에 있어서, 각 스위치의 「온」은 스위치가 도통 상태인 것을 나타내고, 각 스위치의 「오프」는 스위치가 비도통 상태인 것을 나타낸다.
제3 제어 방식에서는, 계조 데이터에 대응한 계조 전압에 기초하여 소스 출력용 연산 증폭기가 소스선을 구동하는 구동 기간에 앞서서, 전하 재이용 기간 및 프리차지 기간이 설정된다.
전하 재이용 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 오프(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 오프), 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 온, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 오프로 설정된다. 즉, 도 9에서는 소스 출력 절환 회로 SSWj, SSWk의 소스 단락 스위치가 오프, 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 온, 노드 단락 스위치 HSW가 오프로 설정된다.
이 결과, 전하 재이용 기간에서는, 소스선 S1∼SN과 공용 라인 COL이 단락되지 않아, 소스선 S1∼SN의 전하의 재이용은 행해지지 않는다. 한편, 대향 전극 전압 출력 노드 VND가, 제1 용량 소자 CCV의 일단과 전기적으로 접속된다. 따라서, 대향 전극 전압 출력 노드 VND와 제1 용량 소자 CCV의 일단이 동전위로 되도록 전하가 이동함으로써, 전하의 재이용이 행해진다.
다음으로, 프리차지 기간에서는, 도 12 또는 도 14의 프리차지 기간과 마찬 가지의 제어가 행해진다. 즉, 소스 출력 절환 회로 SSW1∼SSWN이 온(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 온), 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 온으로 설정된다. 즉, 도 9에서는, 소스 출력 절환 회로 SSWj, SSWk의 소스 단락 스위치가 온, 노드 단락 스위치 HSW가 오프, 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프로 설정된다. 그리고, 소스 전압 설정 회로(70)가, 소스 전하 축적 노드 C2ND에 프리차지 전압 PV를 공급한다.
그 결과, 프리차지 전압이, 공용 라인 COL을 통하여 소스선 S1∼SN에 인가된다.
프리차지 기간 후의 구동 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 오프(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 오프), 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 오프로 설정된다. 그리고, 연산 증폭 회로 블록 OPC1∼OPCN이, 계조 데이터에 대응한 계조 전압을 소스선 S1∼SN에 공급한다.
2. 1. 4 제4 제어 방식
도 17에, 도 11의 제4 제어 방식의 제어 타이밍의 일례를 도시한다.
도 17에서는, 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로가 소스 단락 스위치를 포함하는 것으로 하고, 각 소스 출력 절환 회로의 제어 상태로서 각 소스 출력 절환 회로가 포함하는 소스 단락 스위치의 제어 상태를 나타낸다. 또한, 도 17에서, 각 스위치의 「온」은 스위치가 도통 상태인 것을 나타내고, 각 스위치의 「오프」는 스위치가 비도통 상태인 것을 나타낸다.
제4 제어 방식에서는, 계조 데이터에 대응한 계조 전압에 기초하여 소스 출력용 연산 증폭기가 소스선을 구동하는 구동 기간에 앞서서, 프리차지 기간이 설정된다.
프리차지 기간에서는, 도 12, 도 14 또는 도 16의 프리차지 기간과 마찬가지의 제어가 행해진다. 즉, 소스 출력 절환 회로 SSW1∼SSWN이 온(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 온), 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 온으로 설정된다. 즉, 도 9에서는, 소스 출력 절환 회로 SSWj, SSWk의 소스 단락 스위치가 온, 노드 단락 스위치 HSW가 오프, 소스 전하 축적용 스위치 CSW가 온, 대향 전극 전하 축적용 스위치 VSW가 오프로 설정된다. 그리고, 소스 전압 설정 회로(70)가, 소스 전하 축적 노드 C2ND에 프리차지 전압 PV를 공급한다.
이 결과, 프리차지 전압이, 공용 라인 COL을 통하여 소스선 S1∼SN에 인가된 다.
프리차지 기간 후의 구동 기간에서는, 소스 출력 절환 회로 SSW1∼SSWN이 오프(보다 상세하게는 소스 출력 절환 회로 SSW1∼SSWN의 각 소스 출력 절환 회로의 소스 단락 스위치가 오프), 소스 전하 축적용 스위치 CSW가 오프, 대향 전극 전하 축적용 스위치 VSW가 오프, 노드 단락 스위치 HSW가 오프, 전압 설정 스위치 PSW가 오프로 설정된다. 그리고, 연산 증폭 회로 블록 OPC1∼OPCN이, 계조 데이터에 대응한 계조 전압을 소스선 S1∼SN에 공급한다.
또한, 제3 및 제4 제어 방식은, 제2 제어 방식의 일부를 생략한 제어 방식이다. 그 때문에, 도 13 또는 도 15에 도시한 바와 같이 제1 또는 제2 제어 방식을 상세히 설명한 이상, 당업자이면 도 13 또는 도 15를 참조하여 제3 및 제4 제어 방식을 실현할 수 있다.
이상과 같이, 본 실시예에서의 표시 드라이버(60)는, 도 9에 도시하는 구성을 가짐으로써, 전하의 재이용을 행하는 경우에, 간소한 구성으로 저소비 전력화를 우선하거나 저코스트화를 우선하거나 할 수 있다. 또한 표시 드라이버(60)는, 전하의 재이용을 행하는 경우라도, 프리차지 기능에 의해 소스선, 또는 그 소스선과 전기적으로 접속되는 화소 전극에, 원하는 계조 전압을 고속으로 기입할 수 있다.
2. 2 변형예
본 실시예에서는 소스 전압 설정 회로(70)의 연산 증폭기 OPS가, B급 증폭 동작을 행하여도 된다. B급 증폭 동작을 행하는 연산 증폭기 OPS는, 출력 전압 VOUT를 고전위측으로 시프트시키는 제어와 출력 전압 VOUT를 저전위측으로 시프트시키는 제어를 개별로 행할 수 있다.
도 18에, 본 실시예의 제1 변형예에서의 소스 전압 설정 회로(70)의 연산 증폭기 OPS의 구성예의 회로도를 도시한다.
제1 변형예에서의 소스 전압 설정 회로(70)의 연산 증폭기 OPS는, 출력 회로 OBUF를 포함한다. 출력 회로 OBUF는, p형(광의로는 제1 도전형) 구동 금속 산화막 반도체(Metal Oxide Semiconductor: MOS 트랜지스터(이하, MOS 트랜지스터를 간단히 트랜지스터로 약칭함) pTr과 n형(광의로는 제2 도전형) 트랜지스터 nTr을 포함한다. p형 구동 트랜지스터 pTr의 소스에는 시스템 전원 전압 VDD가 공급되고, n형 구동 트랜지스터 nTr의 소스에는 시스템 접지 전원 전압 VSS가 공급된다. p형 구동 트랜지스터 pTr의 드레인과 n형 구동 트랜지스터 nTr의 드레인이 접속되고, 이 드레인의 전압이 출력 전압 VOUT로서 출력된다.
p형 구동 트랜지스터 pTr의 게이트는, 제1 게이트 제어 회로 GC1에 의해 제어된다. n형 구동 트랜지스터 nTr의 게이트는, 제2 게이트 제어 회로 GC2에 의해 제어된다. 제1 및 제2 게이트 제어 회로 GC1, GC2에 의해, 출력 전압 VOUT를 고전위측으로 시프트시키는 전압 VH와 출력 전압 VOUT를 저전위측으로 시프트시키는 전압 VL의 폭을 설정함으로써, 출력 전압 VOUT가 전압 VH와 전압 VL 사이일 때에는, 출력 회로 OBUF의 관통 전류를 방지하여, 여분의 소비 전류를 삭감할 수 있게 된다.
제1 게이트 제어 회로 GC1은, n형 차동 증폭 회로를 포함하고, 차동쌍을 구 성하는 n형 트랜지스터 N1, N2와 커런트 미러 회로 CM1을 포함한다. 트랜지스터 N1, N2의 소스에는 정전류원 CS1이 접속된다. 트랜지스터 N1, N2의 드레인에는, 커런트 미러 회로 CM1이 접속된다. 트랜지스터 N1의 드레인이, p형 구동 트랜지스터 pTr의 게이트에 접속되고, 그 드레인의 전압에 기초하여 p형 구동 트랜지스터 pTr이 게이트 제어된다.
트랜지스터 N1의 전류 구동 능력은, 트랜지스터 N2의 전류 구동 능력에 비하여 작다. 트랜지스터 N1의 게이트에는 입력 전압 VIN이 공급되고, 트랜지스터 N2의 게이트에는 출력 전압 VOUT가 공급된다. 따라서, 입력 전압 VIN이 출력 전압 VOUT보다 고전위인 전압 VU로 되는 소정의 상태에서 평형 상태로 된다. 여기서, 입력 전압 VIN이 고정 전압인 것으로 하면, 출력 전압 VOUT가 평형 상태보다 고전위측인 경우, p형 구동 트랜지스터 pTr의 게이트의 전위가 내려가 출력 전압 VOUT의 전위를 높이는 제어가 행해진다. 출력 전압 VOUT가 평형 상태보다 저전위측으로 되면, p형 구동 트랜지스터 pTr에 의한 출력 전압 VOUT의 제어가 행해지지 않는다.
제2 게이트 제어 회로 GC2는, 차동쌍을 구성하는 n형 트랜지스터 N3, N4와 커런트 미러 회로 CM2, CM3, CM4를 포함한다. 트랜지스터 N3, N4의 소스에는 정전류원 CS2가 접속된다.
커런트 미러 회로 CM2는, p형 트랜지스터 N10, N11에 의해 구성된다. 커런트 미러 회로 CM2는, p형 트랜지스터 N12, N13에 의해 구성된다. 커런트 미러 회로 CM3은, n형 트랜지스터 N5, N6에 의해 구성된다.
트랜지스터 N3의 드레인에는, 커런트 미러 회로 CM2의 트랜지스터 N10의 드레인이 접속된다. 트랜지스터 N4에는, 커런트 미러 회로 CM3의 트랜지스터 N12의 드레인(및 게이트)이 접속된다.
커런트 미러 회로 CM2의 트랜지스터 N11의 드레인에는, 커런트 미러 회로 CM4의 트랜지스터 N6의 드레인이 접속된다. 커런트 미러 회로 CM3의 트랜지스터 N13의 드레인에는, 커런트 미러 회로 CM4의 트랜지스터 N5의 드레인이 접속된다. 트랜지스터 N5의 드레인이, n형 구동 트랜지스터 nTr의 게이트에 접속되고, 그 드레인의 전압에 기초하여 n형 구동 트랜지스터 nTr이 게이트 제어된다.
트랜지스터 N3의 전류 구동 능력은, 트랜지스터 N4의 전류 구동 능력에 비하여 크다. 트랜지스터 N3의 게이트에는 입력 전압 VIN이 공급되고, 트랜지스터 N4의 게이트에는 출력 전압 VOUT가 공급된다. 따라서, 입력 전압 VIN이 출력 전압 VOUT보다 저전위인 전압 VD로 되는 소정의 상태에서 평형 상태로 된다. 여기서, 입력 전압 VIN이 고정 전압인 것으로 하면, 출력 전압 VOUT가 평형 상태보다 저전위측인 경우, 트랜지스터 N3의 드레인 전류가 증가하고, 그 결과로서, n형 구동 트랜지스터 nTr의 게이트의 전위가 올라가 출력 전압 VOUT의 전위를 내리는 제어가 행해진다. 출력 전압 VOUT가 평형 상태보다 고전위측으로 되면, n형 구동 트랜지스터 nTr에 의한 출력 전압 VOUT의 제어가 행해지지 않는다.
이상과 같이, 출력 전압 VOUT가 평형 상태보다 전압 VU만큼 저전위측인 경우, 또는 출력 전압 VOUT가 평형 상태보다 전압 VD만큼 고전위측인 경우, 출력 회로 OBUF를 구성하는 p형 구동 트랜지스터 pTr 및 n형 구동 트랜지스터 nTr이 오프 상태로 되기 때문에, 출력 회로 OBUF의 관통 전류를 삭제할 수 있다. 즉, 소스 전압 설정 회로(70)의 연산 증폭기 OPS의 출력 전압이 상기의 범위일 때에는 불필요한 관통 전류를 회피하고, 상기 범위 밖일 때에 출력 회로 OBUF에 전류를 흘려 출력 전압 VOUT를 프리차지 전압으로서 공급할 수 있으므로, 전술한 바와 같이 프리차지를 행하는 데에, 간소한 구성으로 저소비 전력화를 도모할 수 있다.
또한, 본 실시예 또는 제1 변형예에서는, 입력 전압 VIN을 고정 전압으로 하고 있었지만, 이에 한정되는 것은 아니다. 본 실시예의 제2 변형예에서는, 극성 반전 구동이 행해지는 경우에, 소스 전압 설정 회로(70)가 프리차지 전압 PV로서 출력하는 전압을, 극성에 따라서 서로 다르게 하고 있다. 정극성 및 부극성에서는, 소스선에 공급되는 계조 전압의 중간치가 상이하기 때문에, 전술한 바와 같이 서로 다르게 함으로써, 정극성 및 부극성에 어느 기간이더라도, 프리차지 기간 후에 충방전할 전하량을 저감할 수 있게 된다.
도 19에, 본 실시예의 제2 변형예에서의 소스 전압 설정 회로(70)의 구성예의 블록도를 도시한다.
제2 변형예에서의 소스 전압 설정 회로(70)는, 볼티지 팔로워 접속된 연산 증폭기 OPSH, OPSL, 절환 회로 SWHL을 포함한다. 연산 증폭기 OPSH는, 고전위측의 프리차지 전압 VPH를 출력한다. 연산 증폭기 OPSL은, 저전위측의 프리차지 전압 VPL을 출력한다. 즉, 프리차지 전압 VPH는 프리차지 전압 VPL보다 고전위측에 있다.
절환 회로 SWHL은, 극성 반전 타이밍을 규정하는 극성 반전 신호에 기초하 여, 프리차지 기간에 프리차지 전압 VPH 또는 프리차지 전압 VPL을 출력한다. 또한, 절환 회로 SWHL은, 프리차지 기간 이외의 기간에서는, 소스 전압 설정 회로(70)의 출력을 하이 임피던스 상태로 설정할 수 있도록 되어 있다. 이와 같은 절환 회로 SWHL의 출력이, 소스 전하 축적 노드 C2ND와 전기적으로 접속된다.
3. 전자 기기
도 20에, 본 실시예에서의 전자 기기의 구성예의 블록도를 도시한다. 여기서는, 전자 기기로서, 휴대 전화기의 구성예의 블록도를 도시한다.
휴대 전화기(900)는, 카메라 모듈(910)을 포함한다. 카메라 모듈(910)은, CCD 카메라를 포함하고, CCD 카메라에서 촬상한 화상의 데이터를, YUV 포맷으로 표시 컨트롤러(540)에 공급한다. 표시 컨트롤러(540)는, 도 1 또는 도 2의 표시 컨트롤러(40)의 기능을 갖는다.
휴대 전화기(900)는, 표시 패널(512)을 포함한다. 표시 패널(512)은, 소스 드라이버(520) 및 게이트 드라이버(530)에 의해 구동된다. 표시 패널(512)은, 복수의 게이트선, 복수의 소스선, 복수의 화소를 포함한다. 표시 패널(512)은, 도 1 또는 도 2의 표시 패널(12)의 기능을 갖는다.
표시 컨트롤러(540)는, 소스 드라이버(520) 및 게이트 드라이버(530)에 접속되고, 소스 드라이버(520)에 대하여 RGB 포맷의 계조 데이터를 공급한다.
전원 회로(542)는, 소스 드라이버(520) 및 게이트 드라이버(530)에 접속되고, 각 드라이버에 대하여, 구동용의 전원 전압을 공급한다. 전원 회로(542)는, 도 1 또는 도 2의 전원 회로(50)의 기능을 갖는다. 표시 드라이버(544)로서 소스 드라이버(520), 게이트 드라이버(530) 및 전원 회로(542)를 포함하고, 그 표시 드라이버(544)가 표시 패널(512)을 구동할 수 있다.
호스트(940)는, 표시 컨트롤러(540)에 접속된다. 호스트(940)는, 표시 컨트롤러(540)를 제어한다. 또한 호스트(940)는, 안테나(960)를 통하여 수신된 계조 데이터를, 변복조부(950)에서 복조한 후, 표시 컨트롤러(540)에 공급할 수 있다. 표시 컨트롤러(540)는, 이 계조 데이터에 기초하여, 소스 드라이버(520) 및 게이트 드라이버(530)에 의해 표시 패널(512)에 표시시킨다. 소스 드라이버(520)는, 도 1 또는 도 2의 소스선 구동 회로(20)의 기능을 갖는다. 게이트 드라이버(530)는, 도 1 또는 도 2의 게이트선 구동 회로(30)의 기능을 갖는다.
호스트(940)는, 카메라 모듈(910)에서 생성된 계조 데이터를 변복조부(950)에서 변조한 후, 안테나(960)를 통하여 다른 통신 장치에의 송신을 지시할 수 있다.
호스트(940)는, 조작 입력부(970)로부터의 조작 정보에 기초하여 계조 데이터의 송수신 처리, 카메라 모듈(910)의 촬상, 표시 패널(512)의 표시 처리를 행한다.
또한, 본 발명은 전술한 실시예에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면, 본 발명은 전술한 액정 표시 패널의 구동에 적용되는 것에 한하지 않고, 일렉트로루미네센스, 플라즈마 디스플레이 장치의 구동에 적용 가능하다.
또한, 본 실시예, 제1 또는 제2 변형예에서는, 소스선을 전부 공용 라인 COL 과 단락하는 것으로서 설명했지만, 이에 한정되는 것은 아니다. 공용 라인 COL과 단락하는 소스선이 1개이어도 되지만, 공용 라인 COL과 단락하는 소스선이 복수개인 것이 바람직하다.
또한, 본 발명 중 종속 청구항에 따른 발명에서는, 종속처의 청구항의 구성 요건의 일부를 생략하는 구성으로 할 수도 있다. 또한, 본 발명의 하나의 독립 청구항에 따른 발명의 주요부를, 다른 독립 청구항에 종속시킬 수도 있다.
도 1은 본 실시예의 액정 장치의 구성예의 블록도.
도 2는 본 실시예의 액정 장치의 다른 구성예의 블록도.
도 3은 도 1 또는 도 2의 소스선 구동 회로의 구성예의 블록도.
도 4는 도 1 또는 도 2의 소스선 구동 회로의 구성예의 블록도.
도 5는 도 1 또는 도 2의 게이트선 구동 회로의 구성예를 도시하는 도면.
도 6은 도 1 또는 도 2의 전원 회로의 구성예를 도시하는 도면.
도 7은 도 1 또는 도 2의 표시 패널의 구동 파형의 일례를 도시하는 도면.
도 8은 극성 반전 구동의 설명도.
도 9는 본 실시예의 표시 드라이버의 구성 주요부를 도시하는 도면.
도 10은 전원 전압 VDD, VDDHS의 관계를 도시하는 도면.
도 11은 본 실시예의 표시 드라이버의 제어예의 설명도.
도 12는 도 11의 제1 제어 방식의 제어 타이밍의 일례를 도시하는 도면.
도 13은 제1 제어 방식으로 제어되는 액정 장치의 동작예의 파형도.
도 14는 도 11의 제2 제어 방식의 제어 타이밍의 일례를 도시하는 도면.
도 15는 제2 제어 방식으로 제어되는 액정 장치의 동작예의 파형도.
도 16은 도 11의 제3 제어 방식의 제어 타이밍의 일례를 도시하는 도면.
도 17은 도 11의 제4 제어 방식의 제어 타이밍의 일례를 도시하는 도면.
도 18은 제1 변형예에서의 소스 전압 설정 회로의 연산 증폭기의 구성예의 회로도.
도 19는 제2 변형예에서의 소스 전압 설정 회로의 구성예의 블록도.
도 20은 본 실시예에서의 전자 기기의 구성예의 블록도.
<도면의 주요부분에 대한 부호의 설명>
10: 액정 장치
12: 표시 패널
20: 소스선 구동 회로
30: 게이트선 구동 회로
40: 표시 컨트롤러
50: 전원 회로
60: 표시 드라이버
70: 소스 전압 설정 회로
C1ND: 대향 전극 전하 축적 노드
C2ND: 소스 전하 축적 노드
CSW: 소스 전하 축적용 스위치
COL: 공용 라인
CCS: 제2 용량 소자
CCV: 제1 용량 소자
G1∼GM: 게이트선
HSW: 노드 단락 스위치
OPS: 연산 증폭기
S1∼SN: 소스선
SSW1∼SSWN: 소스 출력 절환 회로
SVND: 소스 단락 노드
TL1: 제1 용량 소자 접속용 단자
TL2: 제2 용량 소자 접속용 단자
VSW: 대향 전극 전하 축적용 스위치
VND: 대향 전극 전압 출력 노드

Claims (17)

  1. 전기 광학 장치의 소스선을 구동하기 위한 구동 회로로서,
    각 소스 단락 회로가 제1 및 제2 소스선의 각 소스선과 주어진 소스 단락 노드를 단락하기 위한 제1 및 제2 소스 단락 회로와,
    소스용 캐패시터의 일단이 접속되는 소스 전하 축적 노드와 상기 소스 단락 노드를 단락하기 위한 소스 전하 축적용 단락 회로와,
    상기 소스 전하 축적 노드에 주어진 전압을 공급하기 위한 전압 설정 회로와,
    상기 전기 광학 장치의 화소 전극과 전기 광학 소자를 사이에 두고 설치되는 대향 전극에 출력되는 전압이 인가되는 대향 전극 전압 출력 노드와, 상기 소스 단락 노드를 단락하기 위한 노드 단락 회로를 포함하는 것을 특징으로 하는 구동 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 소스 단락 회로를 도통 상태, 상기 노드 단락 회로를 도통 상태, 상기 소스 전하 축적용 단락 회로를 비도통 상태로 설정한 후,
    상기 노드 단락 회로를 비도통 상태, 상기 제1 및 제2 소스 단락 회로를 도통 상태, 상기 소스 전하 축적용 단락 회로를 도통 상태로 설정하여 상기 전압 설정 회로에 의해 상기 제1 및 제2 소스선을 프리차지하고, 그 후, 상기 제1 및 제2 소스 단락 회로를 비도통 상태로 설정하여 각 소스선에 계조 데이터에 대응한 계조 전압을 공급하는 것을 특징으로 하는 구동 회로.
  3. 제1항에 있어서,
    상기 전압 설정 회로의 출력을 하이 임피던스 상태로 설정한 채로, 상기 제1 및 제2 소스 단락 회로를 도통 상태, 상기 소스 전하 축적용 단락 회로를 도통 상태, 상기 노드 단락 회로를 비도통 상태로 설정한 후,
    상기 전압 설정 회로에 의해 상기 제1 및 제2 소스선을 프리차지하고, 그 후, 상기 제1 및 제2 소스 단락 회로를 비도통 상태로 설정하여 각 소스선에 계조 데이터에 대응한 계조 전압을 공급하는 것을 특징으로 하는 구동 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소스용 캐패시터를 더 포함하는 것을 특징으로 하는 구동 회로.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전압 설정 회로가,
    상기 제1 및 제2 소스선을 프리차지할 때에, 상기 전기 광학 장치의 오프 전압을 상기 소스 전하 축적 노드에 인가하는 것을 특징으로 하는 구동 회로.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 대향 전극의 극성 반전 구동이 행해지는 경우에,
    상기 전압 설정 회로가,
    상기 제1 및 제2 소스선을 프리차지할 때에, 상기 전기 광학 소자의 인가 전압의 극성에 따라서 서로 다른 전압을 상기 소스 전하 축적 노드에 인가하는 것을 특징으로 하는 구동 회로.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    대향 전극용 캐패시터의 일단이 접속되는 대향 전극 전하 축적 노드와 상기 대향 전극 전압 출력 노드를 단락하기 위한 대향 전극 전하 축적용 단락 회로를 포함하고,
    상기 노드 단락 회로가 비도통 상태인 채로, 상기 대향 전극 전하 축적용 단락 회로를 도통 상태 및 비도통 상태를 반복하여 상기 대향 전극용 캐패시터로부터 전하를 충방전하는 것을 특징으로 하는 구동 회로.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전압 설정 회로가,
    주어진 프리차지용 전압이 입력되는 연산 증폭기를 포함하고,
    상기 연산 증폭기의 출력 전압이, 상기 소스용 캐패시터의 일단에 공급되는 것을 특징으로 하는 구동 회로.
  9. 제8항에 있어서,
    상기 연산 증폭기가,
    B급 증폭 동작을 행하는 것을 특징으로 하는 구동 회로.
  10. 제8항에 있어서,
    제1 및 제2 소스 출력용 연산 증폭기를 포함하고,
    상기 제1 및 제2 소스 출력용 연산 증폭기의 각 소스 출력용 연산 증폭기가 각 계조 데이터에 대응한 계조 전압을 상기 제1 및 제2 소스선의 각 소스선에 출력하고,
    상기 제1 및 제2 소스 출력용 연산 증폭기의 고전위측의 전원 전압과 상기 전압 설정 회로의 연산 증폭기의 고전위측의 전원 전압이 서로 다른 전압인 것을 특징으로 하는 구동 회로.
  11. 제8항에 있어서,
    제1 및 제2 소스 출력용 연산 증폭기를 포함하고,
    상기 제1 및 제2 소스 출력용 연산 증폭기의 각 소스 출력용 연산 증폭기가 각 계조 데이터에 대응한 계조 전압을 상기 제1 및 제2 소스선의 각 소스선에 출력하고,
    상기 제1 및 제2 소스 출력용 연산 증폭기의 고전위측의 전원 전압이, 상기 전압 설정 회로의 연산 증폭기의 고전위측의 전원 전압을 승압한 전압인 것을 특징으로 하는 구동 회로.
  12. 복수의 소스선과,
    복수의 게이트선과,
    상기 복수의 소스선과 상기 복수의 게이트선에 접속되는 복수의 화소와,
    상기 복수의 게이트선을 주사하는 게이트 드라이버와,
    상기 복수의 소스선을 구동하는 제1항 내지 제3항 중 어느 한 항의 구동 회로
    를 포함하는 것을 특징으로 하는 전기 광학 장치.
  13. 제1항 내지 제3항 중 어느 한 항의 구동 회로를 포함하는 것을 특징으로 하는 전자 기기.
  14. 제12항의 전기 광학 장치를 포함하는 것을 특징으로 하는 전자 기기.
  15. 복수의 신호선을 가지는 전기 광학 장치를 구동하기 위한 구동회로로서,
    상기 복수의 신호선 중 제1 신호선과 제1 노드를 단락하기 위한 제1 단락 회로와,
    상기 복수의 신호선 중 제2 신호선과 상기 제1 노드를 단락하기 위한 제2 단락 회로와,
    캐패시터의 일단이 접속되는 제2 노드와 상기 제1 노드를 단락하기 위한 제3 단락 회로와,
    상기 제2 노드에 제1 전압을 공급하기 위한 전압 설정 회로와,
    제2 전압이 인가되는 제3 노드와, 상기 제1 노드를 단락하기 위한 제4 단락 회로
    를 포함하는 것을 특징으로 하는 구동 회로.
  16. 제15항의 구동 회로를 포함하는 것을 특징으로 하는 전기 광학 장치.
  17. 제16항의 전기 광학 장치를 포함하는 것을 특징으로 하는 전자 기기.
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