JP5233972B2 - 信号線駆動回路および表示装置、並びに電子機器 - Google Patents

Description

本発明は、液晶表示装置等のアクティブマトリクス型表示装置における信号線駆動回路および表示装置、並びにそれを用いた電子機器に関するものである。

画像表示装置、たとえば液晶表示装置などでは、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて表示セル（画素）毎に光強度を制御することによって画像を表示する。
近年、液晶表示装置の開発、性能の発展はめざましく、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
電子機器としては、テレビジョンや、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラなどが例示される。

図１は、一般的な液晶表示装置の概略構成を示す図である。

この液晶表示装置１は、図１に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２を有する。
液晶表示装置１は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）３、およびゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）４を有する。

有効表示部２には、図示しない液晶セルを含む複数の画素がマトリクス状に配列されている。
また、有効表示部２には、信号線駆動回路３、並びにゲート線駆動回路４により駆動される信号線およびゲート線（垂直走査線）がマトリクス状に配線されている。

そして、液晶表示装置においては、液晶分子の劣化を防止するために、液晶に電圧が交流の形態で印加される必要がある。一般的な液晶表示装置では、液晶に交流電圧（コモン電圧）を印加する、コモン一定駆動法またはコモン反転駆動法の、いわゆる極性反転動作法が採用される。

コモン一定駆動法では、対向電極の電圧を一定レベルに固定したままで、画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。

コモン反転駆動法は、対向電極の電圧を高レベルと低レベルとの間で反転させながら画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。
この場合、対向電極の電圧が高レベルのときに画素電極にはこの高レベルを基準として負の極性を有する電圧が印加され、対向電極の電圧が低レベルのときに画素電極にはこの低レベルの基準として正の極性を有する電圧が印加されることになる。

この極性反転動作に対応して信号線駆動回路３が構成される。
信号線駆動回路３において、多チャネルの駆動ドライバは一般的にある（特許文献１参照）。
また、信号線駆動回路３では、極性反転動作を行わせるため、出力バッファ部にレイルトゥレイル（Rail to Rail）の出力アナログバッファ回路を用いたり（非特許文献１参照）、スイッチを有する出力セレクタを用いた構成が採用されてきた（特許文献２参照）。

図２は、出力セレクタを用いた一般的な信号線駆動回路の構成例を示すブロック図である。

この信号線駆動回路３は、信号線を駆動するための駆動データが格納されるラインバッファ（ＬＢ）３１、およびラインバッファ３１のデータのレベルを駆動レベルに応じたレベルに変換するレベルシフタ（ＬＳ）３２を有する。
信号線駆動回路３は、レジスタストリング抵抗を用いた正極用電圧供給部３６Ｐと負極用電圧供給部３６Ｎを有する。
信号線駆動回路３は、正極および負極階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を複数含むセレクタ部３３を有する。セレクタ部３３は、正極側セレクタ３３Ｐおよび負極側セレクタ３３Ｎを有する。
信号線駆動回路３は、セレクタ部３３から出力された駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成するバッファアンプ部３４を有する。バッファアンプ部３４は、正極側バッファアンプ３４Ｐおよび負極側バッファアンプ３４Ｎを有する。
信号線駆動回路３は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に切り換えて供給する出力セレクタ３５を有する。

図２のブロック図のような多チャネル用の信号線駆動回路は、そのレイアウト（Layout）に関しての文献はあまりないが、一般的にブロック図とほぼ同じ配置にレイアウトされる。

図３は、一般的な信号線駆動回路の４チャネルユニットレイアウト配置を示す図である。

たとえば、図３に示すように、４チャネル（Ch）のユニット４０をレイアウトすると、各チャネルのデジタル信号を配るためのラインバッファ３１が配置され、その次にレベルシフタ３２が配置される。
その次に、図３のように左から正極側セレクタ３３Ｐ−１、負極側セレクタ３３Ｎ−１、負極側セレクタ３３Ｎ−２、正極側のセレクタ３３Ｐ−２が配置される。
次に、正極側バッファアンプ３４Ｐと負極側バッファアンプ３３Ｎを混合した混合回路３４ＰＮがレイアウトされ、最後に正負極性を切り換える出力セレクタ３５が配置され、各チャネルの出力パッドへ出力配線を引き伸ばしている。

特開平９−２６７６５号公報 特開平１０−１５３９８６号公報

CMOS, Circuit Design, layout and Simulation P661 Figure 25.49, R.Jacob、 Baker Harry、 W.LI David E.Boyce 著

上記した４チャネルユニットの欠点は正極側セレクタ３３Ｐ、負極側のセレクタ３３Ｎが２チャネルごとに交互に並んでいることである。図３に例では、正極側セレクタ３３Ｐ、負極側のセレクタ３３Ｎ、負極側のセレクタ３３Ｎ、正極側セレクタ３３Ｐの順に配列されている。
正極側セレクタはＰＭＯＳで構成されており、負極側セレクタはＮＭＯＳで構成されている。
ＰＭＯＳとＮＭＯＳの間のウェル（Well）の境界付近ではトランジスタＴｒを作製できないため、正極側セレクタ３３Ｐと負極側セレクタ３３Ｎの間にスペースＳＰＣが発生する。

また、電圧供給部３６からの配線も問題である。
正極側と負極側にそれぞれ電圧供給部３６からの配線が各正極側セレクタ３３Ｐ、負極側セレクタ３３Ｎの上を通っている。
そのため、本来正極側セレクタ３３Ｐ−１，３３Ｐ−２では、負極側の電圧供給部３６Ｎからの出力電圧ＶＮは使用しないにもかかわらず正極側セレクタ３３Ｐ−１，３３Ｐ−２の上を通過する配置になっている。

逆に、負極側セレクタ３３Ｎでは、正極側の電圧供給部３６Ｐからの出力電圧ＶＰは使用しないにもかかわらず負極側セレクタ３３Ｎ−１，３３Ｎ−２の上を通過する配置になっている。
セレクタ部分のトランジスタＴｒのシュリンクが進むと使用していない配線がトランジスタＴｒの面積よりも大きくなり、配線部分のみの領域が発生する。

次に、チップの全体にユニットを繰り返し並べて配置し、出力パッドを配置した場合の問題点を示す。
１チップあたり駆動ドライバの出力チャネルはパネルモジュールの部品点数を削減するために増加傾向にある。たとえば９６０チャネルに増加している。

図４は、図３のユニットが繰り返し位置しており１段構成にした場合のレイアウト例を示す図である。

１段構成の問題点は、出力パッドを数多く配置するためには、チップ下にも出力パッド４１を配置する必要がある。
しかしながら、ユニットの出力は上部にあるためチップ下に配置している出力パッドまで配線を引き伸ばすことになる。
そのため、図４のようにチップ両端などに出力配線のみの部分４２が発生しチップ面積の増大が課題となっている。

図５は、図３のユニットが繰り返し位置しており２段構成にした場合のレイアウト例を示し図である。

２段構成場合の問題点は多チャネル化が進むとパッドが配置できない問題が発生する。
仮に１段構成と２段構成において中のユニット４０が同じものを使用しているとするとチップ面積はほぼ同等となる。
そうすると２段構成より１段構成の方がより長方形型になっているため、１段構成の方が、周囲長が長くなるレイアウト配置になる。
そのため、周囲長が短くなる２段構成では、図５中、符号４３で示すように、出力パッドの配置が周囲長に収まらなくなってしまう。

本発明は、ウェルの無駄なスペース、無駄な引きまわし配線を削減でき、配線領域を小さくでき、ひいては素子サイズ（レイアウト面積）の削減を図ることが可能な信号線駆動回路および表示装置、並びにそれを用いた電子機器を提供することにある。

本発明の第１の観点の信号線駆動回路は、正極側の複数の電圧を供給する正極側電圧供給部と、負極側の複数の電圧を供給する負極側電圧供給部と、入力デジタル信号を正極側および負極側に配分するためにラインバッファと、上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、上記ラインバッファの配置領域を中心に対称となるように、一方側に、上記正極側セレクタが配置され、他方側に、上記負極側セレクタが配置され、上記正極側電圧供給部が上記一方側に配置され、上記負極側電圧供給部が上記他方側に配置されている。

本発明の第２の観点の表示装置は、極性反転駆動される表示セルがマトリクス状に配置される表示部と、上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、正極側の複数の電圧を供給する正極側電圧供給部と、負極側の複数の電圧を供給する負極側電圧供給部と、入力デジタル信号を正極側および負極側に配分するためにラインバッファと、上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、上記ラインバッファの配置領域を中心に対称となるように、一方側に、上記正極側セレクタが配置され、他方側に、上記負極側セレクタが配置され、上記正極側電圧供給部が上記一方側に配置され、上記負極側電圧供給部が上記他方側に配置されている。

本発明の第３の観点の電子機器は、表示装置を有し、上記表示装置は、極性反転駆動される表示セルがマトリクス状に配置される表示部と、上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、正極側の複数の電圧を供給する正極側電圧供給部と、負極側の複数の電圧を供給する負極側電圧供給部と、入力デジタル信号を正極側および負極側に配分するためにラインバッファと、上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、上記ラインバッファの配置領域を中心に対称となるように、一方側に、上記正極側セレクタが配置され、他方側に、上記負極側セレクタが配置され、上記正極側電圧供給部が上記一方側に配置され、上記負極側電圧供給部が上記他方側に配置されている。

本発明によれば、ウェルの無駄なスペース、無駄な引きまわし配線を削減でき、配線領域を小さくでき、ひいては素子サイズ（レイアウト面積）の削減を図ることができる。

一般的な液晶表示装置の概略構成を示す図である。 出力セレクタを用いた一般的な信号線駆動回路の構成例を示すブロック図である。 一般的な信号線駆動回路の４チャネルユニットレイアウト配置を示す図である。 図３のユニットが繰り返し位置しており１段構成にした場合のレイアウト例を示す図である。 図３のユニットが繰り返し位置しており２段構成にした場合のレイアウト例を示し図である。 本発明の実施形態に係る表示装置の構成例を示す図である。 液晶表示装置の有効表示部の構成例を示す回路図である。 本実施形態に係る信号線駆動回路のレイアウト配置を含む第１の構成例を示すブロック図である。 本実施形態に係るレベルシフタの構成例を示す回路図である。 本実施形態に係る正極側セレクタの構成例を示す回路図である。 本実施形態に係る負極側セレクタの構成例を示す回路図である。 本実施形態に係る正極側バッファアンプ、負極側バッファアンプ、および出力セレクタの具体的な構成例を示す回路図である。 図８のブロック図のレイアウト配置を示す図である。 図１３のように配置された４チャネルＴユニットを複数並べて駆動ドライバチップにしたイメージを示す図である。 本実施形態に係る信号線駆動回路のレイアウト配置を含む第２の構成例を示すブロック図である。 本実施形態に係る信号線駆動回路のレイアウト配置を含む第３の構成例を示すブロック図である。 本実施形態に係る正極側セレクタのレイアウト構成を具体的に示す図である。 本実施形態に係る正極側セレクタの縦断面構造を簡略化して示す図である。 本実施形態に係る負極側セレクタのレイアウト構成を具体的に示す図である。 本実施形態に係る負極側セレクタの縦断面構造を簡略化して示す図である。 比較例のレイアウト構成を具体的に示す図である。 比較例の縦断面構造を簡略化して示す図である。 本実施形態が適用されるテレビを示す斜視図である。 本実施形態が適用されるデジタルカメラを示す斜視図である。 本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。 本実施形態が適用されるビデオカメラを示す斜視図である。 本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
なお、説明は以下の順序で行う。
１．表示装置の構成例
２．信号線駆動回路の第１の構成例
３．信号線駆動回路の第２の構成例
４．信号線駆動回路の第３の構成例
５．電子機器の構成例

＜１．表示装置の構成例＞
図６は、本発明の実施形態に係る表示装置の構成例を示す図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。

この液晶表示装置１００は、図６に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１１０を有する。
液晶表示装置１００は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）１２０を有する。
液晶表示装置１００は、液晶セルを走査し選択するためのゲート線（走査線）を駆動するゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）１３０、およびデータ処理回路（ＤＡＴＡＰＲＣ）１４０を有する。

以下、本実施形態の液晶表示装置１００の各構成要素の構成並びに機能について順を追って説明する。

有効表示部（以下、単に表示部という）１１０は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、表示部１１０は、信号線駆動回路１２０、並びにゲート線駆動回路１３０により駆動される信号線（データ線）およびゲート線（垂直走査線）がマトリクス状（格子状）に配線されている。

図７は、表示部１１０の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。

図７において、表示部１１０には、ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…と、信号線（データ線）…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…とがマトリクス状に配線されている。そしてゲート線および信号線の交点部分に単位画素１１３が配置されている。

単位画素１１３は、画素トランジスタである薄膜トランジスタＴＦＴ（Thin Film Transistor）、液晶セルＬＣおよび保持容量Ｃｓを有する。
ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。

薄膜トランジスタＴＦＴは、ゲート電極がゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に接続され、ソース電極が信号線…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通線１１４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通線１１４との間に接続されている。
共通線１１４には、コモン電圧供給回路（ＶＣＯＭ回路）１５０により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。

ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…の各一端は、図６に示すゲート線駆動回路１３０の対応する行の各出力端にそれぞれ接続される。
ゲート線駆動回路１３０は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生してゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に与えることにより垂直走査を行う。

また、表示部１１０において、たとえば、信号線…，１１２ｍ−１，１１２ｍ＋１，…の各一端が図６に示す信号線駆動回路１２０の対応する列の各出力端に接続される。

信号線駆動回路１２０は、駆動レベルに応じたレベルに変換された信号線を駆動するための駆動データを階調電圧に応じてデジタルデータからアナログデータに変換し、アナログ駆動データを増幅し正極性の信号電圧および負極性の信号電圧を生成する機能を有する。
さらに、信号線駆動回路１２０は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する機能を有している。

データ処理回路１４０は、たとえば外部より入力されたパラレルのデータのレベルを所定レベルにシフトするレベルシフタを含む。
データ処理回路１４０は、レベルシフトされたデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレルコンバータを含み、パラレルデータを信号線駆動回路１２０に出力する。

以下、本実施形態に係る信号線駆動回路１２０の構成および機能について具体的に説明する。

＜２．信号線駆動回路の第１の構成例＞
図８は、本実施形態に係る信号線駆動回路のレイアウト配置を含む第１の構成例を示すブロック図である。

図８の信号線駆動回路１２０は、図中で示すＸＹ座標系のＹ方向に４チャネルユニット２００が複数並列に配置されている。
各４チャネルユニット２００は、そのユニット形成領域の図中のＸ方向の中央部にラインバッファ配置部２１０がレイアウトされている。
ラインバッファ配置部２１０のＸ方向のプラス側（一方側）に隣接して正極側レベルシフタ配置部２２０Ｐがレイアウトされている。
正極側レベルシフタ配置部２２０のＸ方向のさらにプラス側に正極側セレクタ配置部２３０がレイアウトされている。
正極側セレクタ配置部２３０のＸ方向のさらにプラス側に正極側バッファアンプ配置部２４０がレイアウトされている。
正極側バッファアンプ配置部２４０のＸ方向のさらにプラス側に正負切り替え用の第１の出力セレクタ配置部２５０がレイアウトされている。
一方、ラインバッファ配置部２１０のＸ方向のマイナス側（他方側）に隣接して負極側レベルシフタ配置部２６０がレイアウトされている。
負極側レベルシフタ配置部２６０のＸ方向のさらにマイナス側に負極側セレクタ配置部２７０がレイアウトされている。
負極側セレクタ配置部２７０のＸ方向のさらにマイナス側に負極側バッファアンプ配置部２８０がレイアウトされている。
負極側バッファアンプ配置部２８０のＸ方向のさらにマイナス側に正負切り替え用の第２の出力セレクタ配置部２９０がレイアウトされている。

正極側電圧供給部としてのレジスタストリングＲＥＧ＋がセレクタ配置部２３０に並列に配置されている。
負極側電圧供給部としてのレジスタストリングＲＥＧ−がセレクタ配置部２６０に並列に配置されている。

このように、図８の信号線駆動回路１２０は、ラインバッファＬＢ＋−を中心に正極側レベルシフタＬＳ＋、続いて正極側セレクタＳＥＬ＋、続いて正極側バッファアンプＡＭＰ＋が配置されている。
そして、信号線駆動回路１２０は、ラインバッファＬＢを中心にして対称に、負極側レベルシフタＬＳ−、続いて負極側セレクタＳＥＬ−、続いて負極側バッファアンプＡＭＰ−が配置されている。

以下、このように、ライバッファＬＢ＋−を中心に正極側と負極側を対称に配置した４チャネルユニット２００のより具体的な構成、並びに４チャネルユニットおよびチップ全体のレイアウト上の効果について順を追って説明する。

ラインバッファ配置部２１０は、図中の左側から順に、Ｙ方向に向かって正極側ラインバッファ（ＬＢ＋）２１１、負極側ラインバッファ（ＬＢ−）２１２、正極側ラインバッファ２１３、および負極側ラインバッファ２１４が配置されている。
基本的に、ラインバッファＬＢには、図示しないインタフェース部により入力されたデータを各Ｃｈ（チャネル）の階調コードに変換された変換データが駆動デジタルデータとして供給される。
ラインバッファ２１１〜２１４は、各Ｃｈの階調コードに変換された信号線を駆動するための駆動デジタルデータを順次にシフトして格納する。

正極側レベルシフタ配置部２２０は、図中の左側から順に、Ｙ方向に向かって２つの正極側レベルシフタ２２１，２２２が配置されている。
正極側レベルシフタ２２１は、正極側ラインバッファ（ＬＢ＋）２１１および負極側ラインバッファ（ＬＢ−）２１２のＹ方向における配置位置に略対応するように配置されている。
正極側レベルシフタ２２２は、正極側ラインバッファ（ＬＢ＋）２１３および負極側ラインバッファ（ＬＢ−）２１４のＹ方向における配置位置に略対応するように配置されている

正極側レベルシフタ２２１は、正極側ラインバッファ２１１のデータのレベルを駆動レベルに応じたレベルに変換する。
正極側レベルシフタ２２１の入力端子は正極側ラインバッファ２１１の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側レベルシフタ２２２は、正極側ラインバッファ２１３のデータのレベルを駆動レベルに応じたレベルに変換する。
正極側レベルシフタ２２２の入力端子は正極側ラインバッファ２１３の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。

図９は、本実施形態に係るレベルシフタの構成例を示す回路図である。

このレベルシフタＬＳは、ＰＭＯＳトランジスタＰＴ１，ＰＴ２、ＮＭＯＳトランジスタＮＴ１，ＮＴ２、ノードＮＤ，ＮＤ２、入力端子ＴＩ，ＴＩＸ、および出力端子ＴＯ，ＴＯＸを有する。

ＰＭＯＳトランジスタＰＴ１，ＰＴ２のソースが電源電圧ＶＤＤを供給する電源線ＬＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ１，ＮＴ２のソースが接地電位ＧＮＤに接続された基準電位線ＬＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインとＮＭＯＳトランジスタＮＴ１のドレインが接続され、その接続点によりノードＮＤ１が形成されている。ノードＮＤ１はＰＭＯＳトランジスタＰＴ２のゲートおよび出力端子ＴＯＸに接続されている。
ＰＭＯＳトランジスタＰＴ２のドレインとＮＭＯＳトランジスタＮＴ２のドレインが接続され、その接続点によりノードＮＤ２が形成されている。ノードＮＤ２はＰＭＯＳトランジスタＰＴ１のゲートおよび出力端子ＴＯに接続されている。
そして、ＮＭＯＳトランジスタＮＴ１のゲートがデジタル信号ｄｎの入力端子ＴＩに接続され、ＮＭＯＳトランジスタＮＴ２のゲートがデジタル信号ｄｎｘ（ｘは反転を示す）の入力端子ＴＩＸに接続されている。

ラインバッファＬＢから、低電圧のデータ信号ｄｎがハイレベル、ｄｎｘがローレベルで供給されると、ＮＭＯＳトランジスタＮＴ１がオンし、ＮＭＯＳトランジスタＮＴがオフする。
これに伴い、ノードＮＤ１の電位が接地レベルまで下がり、その結果ＰＭＯＳトランジスタＰＴ２がオンし、ノードＮＤ２の電位は電源電圧ＶＤＤレベルに向かって上昇する。これにより、ＰＭＯＳトランジスタＰＴ１がオフ状態に保持され、ノードＮＤ１の電位が接地電位に安定に保持される。
これにより、出力端子ＴＯからハイレベルの高電圧信号Ｄｎが出力され、出力端子ＴＯＸからローレベルの信号ＸＤｎが出力される。
ラインバッファＬＢから、低電圧のデータ信号ｄｎがローレベル、ｄｎｘがハイレベルで供給されると、ＮＭＯＳトランジスタＮＴ１がオフし、ＮＭＯＳトランジスタＮＴがオンする。
これに伴い、ノードＮＤ２の電位が接地レベルまで下がり、その結果ＰＭＯＳトランジスタＰＴ１がオンし、ノードＮＤ１の電位は電源電圧ＶＤＤレベルに向かって上昇する。これにより、ＰＭＯＳトランジスタＰＴ２がオフ状態に保持され、ノードＮＤ２の電位が接地電位に安定に保持される。
これにより、出力端子ＴＯからローレベルの高電圧信号Ｄｎが出力され、出力端子ＴＯＸからハイレベルの信号ＸＤｎが出力される。

正極側セレクタ配置部２３０には、図中の左側から順に、Ｙ方向に向かって２つの正極側セレクタ２３１，２３２が配置されている。
正極側セレクタ２３１は、正極側レベルシフタ２２１のＹ方向における配置位置に略対応するように配置されている。
正極側セレクタ２３２は、正極側レベルシフタ２２２のＹ方向における配置位置に略対応するように配置されている

正極側セレクタ２３１は、正極側レジスタストリングＲＥＧ＋で生成される正極階調電圧値Ｖｐ１〜Ｖｐｍを、正極側レベルシフタ２２１の出力データに応じて選択して出力する。
正極側セレクタ２３１の入力端子は正極側レベルシフタ２２１の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側セレクタ２３２は、正極側レジスタストリングＲＥＧ＋で生成される正極階調電圧値Ｖｐ１〜Ｖｐｍを、正極側レベルシフタ２２２の出力データに応じて選択して出力する。
正極側セレクタ２３２の入力端子は正極側レベルシフタ２２２の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側セレクタ２３１，２３２は、階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）の機能を有する。

図１０は、本実施形態に係る正極側セレクタの構成例を示す回路図である。

図１０の正極側セレクタＳＥＬ＋（２３１，２３２）は、シリーズゲート方式を採用して形成されており、ｍ行（ｎ＋１）のマトリクス状に配列された複数のＰＭＯＳトランジスタのみで形成されている。
正極側セレクタＳＥＬ＋は、ＰＭＯＳトランジスタＰＴ１０〜ＰＴ１ｎ、ＰＴ２０〜ＰＴ２ｎ、ＰＴ３０〜ＰＴ３ｎ、ＰＴ４０〜ＰＴ４ｎ、ＰＴ５０〜ＰＴ５ｎ、・・・、ＰＴ（ｍ−１）０〜ＰＴ（ｍ−１）ｎ、ＰＴｍ０〜ＰＴｎがマトリクス状に配列されている。
正極側セレクタＳＥＬ＋において、ＰＭＯＳトランジスタＰＴ１０〜ＰＴ１ｎが直列に接続され、ＰＭＯＳトランジスタＰＴ２０〜ＰＴ２ｎが直列に接続され、ＰＭＯＳトランジスタＰＴ３０〜ＰＴ３ｎが直列に接続されている。
正極側セレクタＳＥＬ＋は、ＰＭＯＳトランジスタＰＴ４０〜ＰＴ４ｎが直列に接続され、ＰＭＯＳトランジスタＰＴ５０〜ＰＴ５ｎが直列に接続されている。
正極側セレクタＳＥＬ＋は、ＰＭＯＳトランジスタＰＴ（ｍ−１）０〜ＰＴ（ｍ−１）ｎが直列に接続され、ＰＭＯＳトランジスタＰＴｍ０〜ＰＴｎが直列に接続されている。

そして、１行目のＰＭＯＳトランジスタＰＴ１１のドレインに正極側階調電圧Ｖｐ１が入力され、２行目のＰＭＯＳトランジスタＰＴ２１のドレインに正極側階調電圧Ｖｐ２が入力される。
３行目のＰＭＯＳトランジスタＰＴ３１のドレインに正極側階調電圧Ｖｐ３が入力され、４行目のＰＭＯＳトランジスタＰＴ４１のドレインに正極側階調電圧Ｖｐ４が入力される。５行目のＰＭＯＳトランジスタＰＴ５１のドレインに正極側階調電圧Ｖｐ５が入力されている。
（ｍ−１）行目のＰＭＯＳトランジスタＰＴ（ｍ−１）１のドレインに正極側階調電圧Ｖｐ（ｍ−１）が入力され、ｍ行目のＰＭＯＳトランジスタＰＴｍ１のドレインに正極側階調電圧Ｖｐｍが入力される。
ｎ行目のＰＭＯＳトランジスタＰＴ１ｎ〜ＰＴｍｎのソースが共通に正極側セレクタＳＥＬ＋の出力端子ＴＳＥＬＰに接続されている。
０列目のＰＭＯＳトランジスタＰＴ１０〜ＰＴｍ０のゲートは、レベルシフタＬＳ＋による差動の信号Ｄ０，ＸＤ０が選択的に接続されている。
１列目のＰＭＯＳトランジスタＰＴ１１〜ＰＴｍ１のゲートは、レベルシフタＬＳ＋による差動の信号Ｄ１，ＸＤ１が選択的に接続されている。
２列目のＰＭＯＳトランジスタＰＴ１２〜ＰＴｍ２のゲートは、レベルシフタＬＳ＋による差動の信号Ｄ２，ＸＤ２が選択的に接続されている。
ｎ列目のＰＭＯＳトランジスタＰＴ１ｎ〜ＰＴｍｎのゲートは、レベルシフタＬＳ＋による差動の信号Ｄｎ，ＸＤｎが選択的に接続されている。

このような構成を有する正極側セレクタＳＥＬ＋（２３１，２３２）は、正極側レジスタストリングＲＥＧ＋で生成される正極階調電圧値Ｖｐ１〜Ｖｐｍが、正極側レベルシフタＬＳ＋の出力データに応じて選択して出力される。
正極側セレクタＳＥＬ＋（２３１，２３２）の出力データＤＡＣ ＯＵＴ Ｐはデジタル信号からアナログ信号に変換されて出力される。

正極側バッファアンプ配置部２４０には、図中の左側から順に、Ｙ方向に向かって２つの正極側バッファアンプ２４１，２４２が配置されている。
正極側バッファアンプ２４１は、正極側セレクタ２３１のＹ方向における配置位置に略対応するように配置されている。
正極側バッファアンプ２４２は、正極側セレクタ２４２のＹ方向における配置位置に略対応するように配置されている

正極側バッファアンプ２４１は、正極側セレクタ２３１の出力駆動データを増幅する。
正極側バッファアンプ２４１の入力端子は正極側セレクタ２３１の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側バッファアンプ２４２は、正極側セレクタ２３２の出力駆動データを増幅する。
正極側バッファアンプ２４２の入力端子は正極側セレクタ２３２の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。

正極側出力セレクタ配置部２５０には、正極側出力セレクタ２５１が配置されている。
正極側出力セレクタ２５１は、正極側バッファアンプ２４１の出力駆動データと、負極側バッファアンプ２８１の出力駆動データを選択して出力する。
正極側出力セレクタ２５１は、液晶パネル１６０に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。

実際には、チャネル数ｎは数１００以上あり、これらのチャネルに対応する信号線が駆動される。

負極側レベルシフタ配置部２６０は、図中の左側から順に、Ｙ方向に向かって２つの負極側レベルシフタ２６１，２６２が配置されている。
負極側レベルシフタ２６１は、正極側ラインバッファ（ＬＢ＋）２１１および負極側ラインバッファ（ＬＢ−）２１２のＹ方向における配置位置に略対応するように配置されている。
負極側レベルシフタ２６２は、正極側ラインバッファ（ＬＢ＋）２１３および負極側ラインバッファ（ＬＢ−）２１４のＹ方向における配置位置に略対応するように配置されている

負極側レベルシフタ２６１は、負極側ラインバッファ２１２のデータのレベルを駆動レベルに応じたレベルに変換する。
負極側レベルシフタ２６１の入力端子は負極側ラインバッファ２１２の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側レベルシフタ２６２は、負極側ラインバッファ２１４のデータのレベルを駆動レベルに応じたレベルに変換する。
負極側レベルシフタ２６２の入力端子は負極側ラインバッファ２１４の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。

負極側レベルシフタ２６１，２６２は、図９のレベルシフタと同様に構成可能である。

負極側セレクタ配置部２７０には、図中の左側から順に、Ｙ方向に向かって２つの負極側セレクタ２７１，２７２が配置されている。
負極側セレクタ２７１は、負極側レベルシフタ２６１のＹ方向における配置位置に略対応するように配置されている。
負極側セレクタ２７２は、負極側レベルシフタ２６２のＹ方向における配置位置に略対応するように配置されている

負極側セレクタ２７１は、負極側レジスタストリングＲＥＧ−で生成される負極階調電圧値Ｖｎ１〜Ｖｎｍを、負極側レベルシフタ２６１の出力データに応じて選択して出力する。
負極側セレクタ２７１の入力端子は負極側レベルシフタ２６１の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側セレクタ２７２は、負極側レジスタストリングＲＥＧ−で生成される負極階調電圧値Ｖｎ１〜Ｖｎｍを、負極側レベルシフタ２６２の出力データに応じて選択して出力する。
負極側セレクタ２７２の入力端子は負極側レベルシフタ２６２の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側セレクタ２７１，２７２は、階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するＤＡＣの機能を有する。

図１１は、本実施形態に係る負極側セレクタの構成例を示す回路図である。

図１１の負極側セレクタＳＥＬ−（２７１，２７２）は、シリーズゲート方式を採用して形成されており、ｍ行（ｎ＋１）のマトリクス状に配列された複数のＮＭＯＳトランジスタのみで形成されている。
負極側セレクタＳＥＬ−は、ＮＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎ、ＮＴ２０〜ＮＴ２ｎ、ＮＴ３０〜ＮＴ３ｎ、ＮＴ４０〜ＮＴ４ｎ、ＮＴ５０〜ＮＴ５ｎ、・・・、ＮＴ（ｍ−１）０〜ＮＴ（ｍ−１）ｎ、ＮＴｍ０〜ＮＴｎがマトリクス状に配列されている。
負極側セレクタＳＥＬ−において、ＮＭＯＳトランジスタＮＴ１０〜ＮＴ１ｎが直列に接続され、ＮＭＯＳトランジスタＮＴ２０〜ＮＴ２ｎが直列に接続され、ＮＭＯＳトランジスタＮＴ３０〜ＮＴ３ｎが直列に接続されている。
負極側セレクタＳＥＬ−は、ＮＭＯＳトランジスタＮＴ４０〜ＮＴ４ｎが直列に接続され、ＮＭＯＳトランジスタＮＴ５０〜ＮＴ５ｎが直列に接続されている。
負極側セレクタＳＥＬ−は、ＮＭＯＳトランジスタＮＴ（ｍ−１）０〜ＮＴ（ｍ−１）ｎが直列に接続され、ＮＭＯＳトランジスタＮＴｍ０〜ＮＴｎが直列に接続されている。

そして、１行目のＮＭＯＳトランジスタＮＴ１１のドレインに負極側階調電圧Ｖｎ１が入力され、２行目のＮＭＯＳトランジスタＮＴ２１のドレインに負極側階調電圧Ｖｎ２が入力される。
３行目のＮＭＯＳトランジスタＮＴ３１のドレインに負極側階調電圧Ｖｎ３が入力され、４行目のＮＭＯＳトランジスタＮＴ４１のドレインに負極側階調電圧Ｖｎ４が入力される。５行目のＮＭＯＳトランジスタＮＴ５１のドレインに負極側階調電圧Ｖｎ５が入力されている。
（ｍ−１）行目のＮＭＯＳトランジスタＮＴ（ｍ−１）１のドレインに負極側階調電圧Ｖｎ（ｍ−１）が入力され、ｍ行目のＮＭＯＳトランジスタＮＴｍ１のドレインに負極側階調電圧Ｖｎｍが入力される。
ｎ行目のＮＭＯＳトランジスタＮＴ１ｎ〜ＮＴｍｎのソースが共通に負極側セレクタＳＥＬ−の出力端子ＴＳＥＬＮに接続されている。
０列目のＮＭＯＳトランジスタＮＴ１０〜ＮＴｍ０のゲートは、レベルシフタＬＳ−による差動の信号Ｄ０，ＸＤ０が選択的に接続されている。
１列目のＮＭＯＳトランジスタＮＴ１１〜ＮＴｍ１のゲートは、レベルシフタＬＳ−による差動の信号Ｄ１，ＸＤ１が選択的に接続されている。
２列目のＮＭＯＳトランジスタＮＴ１２〜ＮＴｍ２のゲートは、レベルシフタＬＳ−による差動の信号Ｄ２，ＸＤ２が選択的に接続されている。
ｎ列目のＮＭＯＳトランジスタＮＴ１ｎ〜ＮＴｍｎのゲートは、レベルシフタＬＳ−による差動の信号Ｄｎ，ＸＤｎが選択的に接続されている。

このような構成を有する負極側セレクタＳＥＬ−（２７１，２７２）は、負極側レジスタストリングＲＥＧ−で生成される負極階調電圧値Ｖｎ１〜Ｖｎｍが、正極側レベルシフタＬＳ−の出力データに応じて選択して出力される。
負極側セレクタＳＥＬ−（２７１，２７２）の出力データＤＡＣ ＯＵＴ Ｎはデジタル信号からアナログ信号に変換されて出力される。

負極側バッファアンプ配置部２８０には、図中の左側から順に、Ｙ方向に向かって２つの負極側バッファアンプ２８１，２８２が配置されている。
負極側バッファアンプ２８１は、負極側セレクタ２７１のＹ方向における配置位置に略対応するように配置されている。
負極側バッファアンプ２８２は、負極側セレクタ２８２のＹ方向における配置位置に略対応するように配置されている

負極側バッファアンプ２８１は、負極側セレクタ２７１の出力駆動データを増幅する。
負極側バッファアンプ２８１の入力端子は負極側セレクタ２７１の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側バッファアンプ２８２は、負極側セレクタ２７２の出力駆動データを増幅する。
負極側バッファアンプ２８２の入力端子は負極側セレクタ２７２の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。

負極側出力セレクタ配置部２９０には、負極側出力セレクタ２９１が配置されている。
負極側出力セレクタ２９１は、負極側バッファアンプ２８２の出力駆動データと、正極側バッファアンプ２４２の出力駆動データを選択して出力する。
負極側出力セレクタ２９１は、液晶パネル１６０に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。

以上の構成を有する４チャネルユニット２００において、負極側バッファアンプ２８１の正極側出力セレクタ２５１への配線は次の経路は次のとおりである。
負極側バッファアンプ２８１の側部、負極側セレクタ２７１上、負極側レベルシフタ２６１上、負極側ラインバッファ２１２の側部、正極側レベルシフタ２２１上、正極側セレクタ２３１上、および正極側バッファアンプ２４１の側部を通して配線される。
正極側バッファアンプ２４２の負極側出力セレクタ２９１への配線は次の経路は次のとおりである。
正極側バッファアンプ２４２の側部、正極側セレクタ２４２上、正極側レベルシフタ２２２上、正極側ラインバッファ２１３上、負極側レベルシフタ２６２上、負極側セレクタ２７２上、および負極側バッファアンプ２８２の側部を通して配線される。

ここで、一組の正極側バッファアンプＡＭＰ＋、負極側バッファアンプＡＭＰ−、および出力セレクタＰｏｌＳｅｌの具体的な構成例について説明する。
図１２は、本実施形態に係る正極側バッファアンプ、負極側バッファアンプ、および出力セレクタの具体的な構成例を示す回路図である。

正極側バッファアンプＡＭＰ＋は、図１２に示すように、縦続接続された差動増幅部３１０および出力バッファ部３２０を有する。
差動増幅部３１０は、ＰＭＯＳトランジスタＰＴ３１１，ＰＴ３１２、ＮＭＯＳトランジスタＮＴ３１１，ＮＴ３１２、電流源Ｉ３１１、およびノードＮＤ３１１，ＮＤ３１２を有する。

ＰＭＯＳトランジスタＰＴ３１１のソースおよびＰＭＯＳトランジスタＰＴ３１２のソースが電源電圧ＶＤＤの供給源に接続されている。
ＰＭＯＳトランジスタＰＴ３１１のドレインがＮＭＯＳトランジスタＮＴ３１１のドレインに接続され、その接続点によりノードＮＤ３１１が形成されている。また、ＰＭＯＳトランジスタＰＴ３１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタＰＴ３１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ３１２のドレインがＮＭＯＳトランジスタＮＴ３１２のドレインに接続され、その接続点により差動増幅部２１０の出力ノードＮＤ３１２が形成されている。
ＮＭＯＳトランジスタＮＴ３１１とＮＭＯＳトランジスタＮＴ３１２のソース同士が接続され、その接続点が電流源Ｉ３１１に接続されている。

正極側バッファアンプＡＭＰ＋は、ＮＭＯＳトランジスタＮＴ３１１のゲートにより反転入力端子（−）が形成され、ＮＭＯＳトランジスタＮＴ３１２のゲートにより非反転入力端子（＋）が形成されている。
したがって、ＮＭＯＳトランジスタＮＴ３１２のゲートに正極側セレクタＳＥＬ＋（ＤＡＣ）の出力信号ＤＡＣ ＯＵＴ Ｐが供給される。ＮＭＯＳトランジスタＮＴ３１１のゲートが出力バッファ部３２０の出力端子が接続されている。

このような構成を有する差動増幅部３１０は、ＮＭＯＳトランジスタＮＴ３１１、ＮＴ３１２により構成される差動増幅器（差動対）により前段の正極側セレクタＳＥＬ＋（ＤＡＣ）の出力信号と出力バッファ部３２０の出力とを差動増幅する。
差動増幅部３１０は、差動増幅したデータ信号を、出力バッファ部３２０に出力する。

出力バッファ部３２０は、ＰＭＯＳトランジスタＰＴ３２１，ＰＴ３２２、ＮＭＯＳトランジスタＮＴ３２１，ＮＴ３２２、電流源Ｉ３２１、Ｉ３２２、およびノードＮＤ３２１，ＮＤ３２２，ＮＤ３２３を有する。

ＰＭＯＳトランジスタＰＴ３２１のソースとＮＭＯＳトランジスタＮＴ３２１のドレインが電源電位側に接続された電流源Ｉ３２１が接続され、その接続点によりノードＮＤ３２１が形成されている。このノードＮＤ３２１が差動増幅部３１０の出力ノードＮＤ３１２に接続されている。
ＰＭＯＳトランジスタＰＴ３２１のドレインとＮＭＯＳトランジスタＮＴ３２１のソースが基準位側に接続された電流源Ｉ３２２が接続され、その接続点によりノードＮＤ３２２が形成されている。
ＰＭＯＳトランジスタＰＴ３２１のゲートがバイアス信号ＢＩＡＳ１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３２１のゲートがバイアス信号ＢＩＡＳ２の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３２２のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ３２２のドレインに接続され、その接続点により出力バッファ部３２０の出力ノードＮＤ３２３が形成されている。ＮＭＯＳトランジスタＮＴ３２２のソースが基準電位ＶＳＳ、ここではグランドＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ３２２のゲートがノードＮＤ３２１に接続され、ＮＭＯＳトランジスタＮＴ３２２のゲートがノードＮＤ３２２に接続され、出力ノードＮＤ３２３が差動増幅部３１０のＮＭＯＳトランジスタＮＴ３１１のゲートに接続されている。
また、ノードＮＤ３２３が出力セレクタＰｏｌＳｅｌの第１入力端子に接続されている。

出力バッファ部３２０は、差動増幅部３１０で増幅されたデータ信号を受けて、その信号に応じた信号線を駆動するための正極信号として出力セレクタＰｏｌＳｅｌに出力する。

負極側バッファアンプＡＭＰ−は、図１２に示すように、縦続接続された差動増幅部３３０および出力バッファ部３４０を有する。
差動増幅部３３０は、ＰＭＯＳトランジスタＰＴ３３１，ＰＴ３３２、ＮＭＯＳトランジスタＮＴ３３１，ＮＴ３３２、電流源Ｉ３３１、およびノードＮＤ３３１，ＮＤ３３２を有する。

ＮＭＯＳトランジスタＮＴ３３１のソースおよびＮＭＯＳトランジスタＮＴ３３２のソースが基準電位ＶＳＳ、ここではグランドＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ３３１のドレインがＰＭＯＳトランジスタＰＴ３３１のドレインに接続され、その接続点によりノードＮＤ３３１が形成されている。また、ＮＭＯＳトランジスタＮＴ３３１のドレインとゲートが接続され、その接続点がＮＭＯＳトランジスタＮＴ３３２のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ３３２のドレインがＰＭＯＳトランジスタＰＴ３３２のドレインに接続され、その接続点により差動増幅部３３０の出力ノードＮＤ３３２が形成されている。
ＰＭＯＳトランジスタＰＴ３３１とＰＭＯＳトランジスタＰＴ３３２のソース同士が接続され、その接続点が電流源Ｉ３３１に接続されている。

負極側バッファアンプＡＭＰ−は、ＰＭＯＳトランジスタＰＴ３３１のゲートにより反転入力端子（−）が形成され、ＰＭＯＳトランジスタＰＴ３３２のゲートにより非反転入力端子（＋）が形成されている。
したがって、ＰＭＯＳトランジスタＰＴ３３２のゲートに負極側セレクタＳＥＬ−（ＤＡＣ）の出力信号ＤＡＣ ＯＵＴ Ｎが供給される。ＰＭＯＳトランジスタＰＴ３３１のゲートが出力バッファ部３４０の出力端子が接続されている。

このような構成を有する差動増幅部３３０は、ＰＭＯＳトランジスタＰＴ３３１、ＰＴ３３２により構成される差動増幅器（差動対）により前段の負極側セレクタＳＥＬ−（ＤＡＣ）の出力信号と出力バッファ部３４０の出力とを差動増幅する。
差動増幅部３３０は、差動増幅したデータ信号を、出力バッファ部３４０に出力する。

出力バッファ部３４０は、ＰＭＯＳトランジスタＰＴ３４１，ＰＴ３４２、ＮＭＯＳトランジスタＮＴ３４１，ＮＴ３４２、電流源Ｉ３４１、Ｉ３４２、およびノードＮＤ３４１，ＮＤ３４２，ＮＤ３４３を有する。

ＰＭＯＳトランジスタＰＴ３４１のソースとＮＭＯＳトランジスタＮＴ３４１のドレインが電源電位側に接続された電流源Ｉ３４１が接続され、その接続点によりノードＮＤ３４１が形成されている。
ＰＭＯＳトランジスタＰＴ３４１のドレインとＮＭＯＳトランジスタＮＴ３４１のソースが基準位側に接続された電流源Ｉ３４２が接続され、その接続点によりノードＮＤ３４２が形成されている。このノードＮＤ３４２が差動増幅部３３０の出力ノードＮＤ３３２に接続されている。
ＰＭＯＳトランジスタＰＴ３４１のゲートがバイアス信号ＢＩＡＳ３の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３４１のゲートがバイアス信号ＢＩＡＳ４の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３４２のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ３４２のドレインに接続され、その接続点により出力バッファ部３４０の出力ノードＮＤ３４３が形成されている。ＮＭＯＳトランジスタＮＴ３４２のソースが基準電位ＶＳＳ、ここではグランドＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ３４２のゲートがノードＮＤ３４１に接続され、ＮＭＯＳトランジスタＮＴ３４２のゲートがノードＮＤ３４２に接続され、出力ノードＮＤ３４３が差動増幅部３３０のＮＭＯＳトランジスタＮＴ３３１のゲートに接続されている。
また、ノードＮＤ３４３が出力セレクタＰｏｌＳｅｌの第２入力端子に接続されている。

出力バッファ部３４０は、差動増幅部３３０で増幅されたデータ信号を受けて、その信号に応じた信号線を駆動するための負極信号として出力セレクタＰｏｌＳｅｌに出力する。

出力セレクタＰｏｌＳｅｌは、第１のスイッチ群３５１および第２のスイッチ群３５２を有している。

第１のスイッチ群３５１は、信号ＳＴＲでオン、オフが制御されるスイッチＳＷ１１、および信号ＣＲＳでオン、オフが制御されるスイッチＳＷ１２を有する。スイッチＳＷ１１とスイッチＳＷ１２とは相補的にオン、オフされる。
スイッチＳＷ１１の端子ａが正極側ＡＭ＋の出力バッファ部３２０の出力に接続され、端子ｂがチャネルＹｎの信号線ＳＧＬｎに接続されている。
スイッチＳＷ１２の端子ａが正極側ＡＭ＋の出力バッファ部３２０の出力に接続され、端子ｂがチャネルＹｎ＋１の信号線ＳＧＬｎ＋１に接続されている。

第２のスイッチ群３５２は、信号ＳＴＲでオン、オフが制御されるスイッチＳＷ２１、および信号ＣＲＳでオン、オフが制御されるスイッチＳＷ２２を有する。スイッチＳＷ２１とスイッチＳＷ２２とは相補的にオン、オフされる。
スイッチＳＷ２１の端子ａが負極側ＡＭＰ−の出力バッファ部３４０の出力に接続され、端子ｂがチャネルＹｎ＋１の信号線ＳＧＬｎ＋１に接続されている。
スイッチＳＷ２２の端子ａが負極側ＡＭＰ−の出力バッファ部３４０の出力に接続され、端子ｂがチャネルＹｎの信号線ＳＧＬｎに接続されている。

このような構成において、出力セレクタＰｏｌＳｅｌのスイッチＳＷ１１とスイッチＳＷ２１がオン状態、スイッチＳＷ１２とスイッチＳＷ２２がオフ状態に制御される。
これにより、正極側Ａ，Ｐ＋による正極性の信号電圧が信号線ＳＧＬｎに供給され、負極側ＡＭＰ−により負極性の信号電圧が信号線ＳＧＬｎ＋１に供給される。
一方、出力セレクタＰｏｌＳｅｌのスイッチＳＷ１２とスイッチＳＷ２２がオン状態、スイッチＳＷ１１とスイッチＳＷ２１がオフ状態に制御される。
これにより、正極側ＡＭＰ＋による正極性の信号電圧が信号線ＳＧＬｎ＋１に供給され、負極側ＡＭＰ−による負極性の信号電圧が信号線ＳＧＬｎに供給される。

以上説明したように、本第１の実施形態においては、信号線駆動回路の４チャネルユニット２００を形成するために、各構成要素が次のように配置されている。
ラインバッファ２１１〜２１４を中心に上部に正極側のデジタル信号を低電圧から高電圧信号に変換するレベルシフタ２２１，２２２が配置され、正極側のレベルシフタ２２１，２２２の出力で制御される正極側セレクタ２３１，２３１をその外側に配置される。
さらに、その外側に正極側セレクタ２３１，２３２の出力を入力とする正極側バッファアンプ２４１，２４２が配置される。
反対側にはラインバッファ２１１〜２１４を中心にして正極側と対称に負極側のデジタル信号を低電圧から高電圧信号に変換するレベルシフタ２６１，２６２が配置される。
その外側に負極側のレベルシフタ２６１，２６２の出力で制御される負極側セレクタ２７１，２７２が配置され、その外側に負極側セレクタ２７１，２７２の出力を入力とする正極側バッファアンプ２８１，２８２が配置される。
さらに、図中左２チャネルの正負のバッファ出力を選択する正負切り換えのための出力セレクタ２５１が正極側配置領域の最外部に配置されている。
右２チャネルの正負のバッファ出力を選択する正負切り換えのための出力セレクタ２９１が負極側配置領域の最外部に配置される。
もちろん通常技術の同じ面積で各ブロックをレイアウトするため、正負レベルシフタＬＳ＋，ＬＳ−、正負セレクタＳＥＬ＋、ＳＥＬ−、正負出力切り換えセレクタ２５１，２５２はＹ方向が２倍にできる分Ｘ方向を半分にレイアウトされることが前提となる。

ここで、本実施形態に係る４チャネルユニット２００の動作の説明をする。
正極側のデジタルデータがラッチされているラインバッファ２１１より、図８中のＸ方向でプラス方向の正極側のデジタル信号が正極側のレベルシフタ２２１に入力され、低電圧のデジタル信号から高電圧のデジタル信号に変換される。
レベルシフタ２２１の出力は、正極側セレクタ２３１に入力され、レジスタストリングの抵抗で分圧された複数の電圧値Ｖｐ１〜Ｖｐｍのうちから選択され出力される。
負極側のデジタルデータがラッチされているラインバッファ２１２より、Ｘ方向でマイナス方向の負極側のデジタル信号が負極側のレベルシフタ２６１に入力され、低電圧のデジタル信号から高電圧のデジタル信号に変換される。
レベルシフタ２６１の出力は、負極側セレクタ２７１に入力され、レジスタストリングの抵抗で分圧された複数の電圧値Ｖｎ１〜Ｖｎｍのうちから選択されて出力される。
デジタル-アナログ変換の処理が上位bitと下位bitで別れている場合、下位bitはセレクタの出力から演算増幅器までの間、もしくは下位bitを補間できる演算増幅器などで処理される。

正極側セレクタ２３１からの出力電圧が正極側バッファアンプ（演算増幅器）２４１によりバッファリングされ、同様に負極側セレクタ２７１からの出力電圧が負極側バッファアンプ（演算増幅器）２８１によりバッファリングされる。
左２チャネルの正極側バッファアンプ２４１の出力は出力セレクタ２５１に直接入力される。
また、負極側バッファアンプ２８１の出力は負極側セレクタ２７１、負極側レベルシフタ２６１、ラインバッファ２１２、正極側レベルシフタ２２１、正極側セレクタ２３１、正極側バッファアンプ２４１を通過して、出力セレクタ２５１に入力される。
出力セレクタ２５１では、正極信号、負極信号の切り換えが選択されて、Ｘ方向でプラス方向（上側）にそれぞれ出力される。
右２チャネルの正極側バッファアンプ２４２の出力は、正極側セレクタ２３１、正極側レベルシフタ２２２、ラインバッファ２１３、負極側レベルシフタ２６２、負極側セレクタ２７２、負極側バッファアンプ２８０の側部を通過し出力セレクタ２９１に入力される。
出力セレクタ２９１では、正極信号、負極信号の切り換えが選択されて、Ｘ方向でマイナス（下側）にそれぞれ出力される。

図１３は、図８のブロック図のレイアウト配置を示す図である。
図１３において、正負セレクタの並びに注目すると、ラインバッファＬＢを中心に図中上側には正極側セレクタＳＥＬ＋のみが配置されている。
下側も同様に負極側セレクタＳＥＬ−のみが配置できる。
このため、従来技術のようなセレクタによるウェル（well）の分離部分ＳＰＣがなくなったレイアウトが可能となる。
また、レジスタストリングからの出力電圧配線ＬＶＰ、ＬＶＮは反対の極性のセレクタの上を通らない配置になっている。
図８の実施例でのセレクタは、シリーズゲート方式を採用したが、これに限定せず他の方式においても正極セレクタＳＥＬ＋がＰＭＯＳで構成され、負極セレクタＳＥＬ−がＮＯＭＳで構成されていれば、同様の効果がえられる。

図１４は、図１３のように配置された４チャネルＴユニット２００を複数並べて駆動ドライバチップにしたイメージを示す図である。

図１４に示すように、本実施形態によれば、図４に示す従来の４チャネルユニットで構成された１段構成のチップと同じ高さのユニットでありながら上下に出力できるのが特徴である。

＜３．信号線駆動回路の第２の構成例＞
図１５は、本実施形態に係る信号線駆動回路のレイアウト配置を含む第２の構成例を示すブロック図である。

図１５の信号線駆動回路の４チャネルユニット２００Ａは、図８の構成の正極側セレクタＳＥＬ＋の出力側に正負切り替えが内蔵されているバッファ部２５２が配置されている。
そして、ラインバッファＬＢの配置領域を中心として対称に負極側セレクタＳＥＬ−の出力側に正負切り替えが内蔵されているバッファ部２９２が配置されている。
バッファ部２５２および２９２は、図１２の出力セレクタのスイッチ群３５１，２５２が差動増幅部ＯＴＡ１，２の出力と出力バッファＢＦ１，２の入力との間に配置されている。

＜４．信号線駆動回路の第３の構成例＞
図１６は、本実施形態に係る信号線駆動回路のレイアウト配置を含む第３の構成例を示すブロック図である。

図１６の信号線駆動回路の４チャネルユニット２００Ｂは、正極側セレクタＳＥＬ＋の出力側に正負切り替え用セレクタ２５１Ｂが配置され、その出力側に正負両方出力可能なバッファアンプ２４１Ｂ，２４２Ｂが配置されている。
そして、ラインバッファＬＢの配置領域を中心として対称に負極側セレクタＳＥＬ−の出力側に正負切り替え用セレクタ２９１Ｂが配置され、その出力側に正負両方出力可能なバッファアンプ２８１Ｂ，２８２Ｂが配置されている。

図１５の４チャネルユニット２００Ａは、出力切り換えアンプが搭載されている。
図１６の４チャネルユニット２００Ｂは、正負共通入出力アンプが搭載されている。
どちらにも共通しているのは、セレクタ部分の極性が揃うように配置できる利点がある。これらのセレクタ出力を上下に接続させる。

以上説明した本実施形態による効果を、上記図１３、並びに、より具体的な構造図および比較例を示す図に関連付けて説明する。

図１７は、本実施形態に係る正極側セレクタのレイアウト構成を具体的に示す図である。
図１８は、本実施形態に係る正極側セレクタの縦断面構造を簡略化して示す図である。
図１９は、本実施形態に係る負極側セレクタのレイアウト構成を具体的に示す図である。
図２０は、本実施形態に係る負極側セレクタの縦断面構造を簡略化して示す図である。
図２１は、比較例のレイアウト構成を具体的に示す図である。
図２２は、比較例の縦断面構造を簡略化して示す図である。

［繰り返し配置に用いるユニットについての効果］
図１３、図１７〜図２０に示すように、本実施形態に係るレイアウト配置において、正極側セレクタＳＥＬ＋と負極セレクタＳＥＬ−の並びに注目すると、セレクタが同じ極性に繰り返し配置されている。
したがって、正極側セレクタＳＥＬ＋は、図１８に示すように、Ｐウェル４１０中のＮウェル４２０中に形成されるＰＭＯＳトランジスタのみにより形成される。
負極側セレクタＳＥＬ−は、図２０に示すように、Ｐウェル４１０中に形成されるＮＭＯＳトランジスタのみにより形成される。
すなわち、本実施形態によれば、ＮＭＯＳとＰＭＯＳの分離する領域がなくなる。
つまり、比較例のレイアウト配置よりも１チャネルあたりの幅をウェル分離の距離部を削減できる。
また、正極側セレクタＳＥＬ＋の上部には同じ極性のみの正極のレジスタストリングの出力電圧配線ＬＶＰが通過し、負極側セレクタＳＥＬ−の上部においても負極のレジスタストリングのからの出力電圧配線ＬＶＮのみが通過する配置になっている。
したがって、トランジスタがシュリンクされもレジスタストリングからの出力電圧配線ＬＶＰ，ＬＶＮを容易に通すことが可能であり、配線のみの領域部分が比較例に比べ少なく構成できる。
比較例と同じユニットの高さに配置でき、上下に出力配線を出すことが可能である。

［チップ全体配置での効果］
比較例の技術の１段構成と同じ高さのユニットで上下に出力配線が出ているため、出力パッドをチップ上下に配置することで、従来技術の問題点であった図４の出力の引き回し配線４２を削減できる。
また、長方形型を維持できるため、パッド配置できる周囲長を確保できる。チップ全体の面積を削減することができる。

なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではない。たとえば本発明は、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。

＜４．電子機器の構成例＞
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、様々な電子機器に適用可能である。
すなわち、アクティブマトリクス型表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
なお、電子機器としては、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置(モバイル機器)、デスクトップ型パーソナルコンピュータ、ビデオカメラなどが例示される。
以下に、本実施形態が適用される電子機器の一例について説明する。

図２３は、本実施形態が適用されるテレビジョンを示す斜視図である。
本適用例に係るテレビジョン５００は、フロントパネル５２０やフィルターガラス５３０等から構成される映像表示画面部５１０を含み、その映像表示画面部５１０として本実施形態に係る表示装置を用いることにより作製される。

図２４は、本実施形態が適用されるデジタルカメラを示す斜視図であり、図２４（Ａ）は表側から見た斜視図、図２４（Ｂ）は裏側から見た斜視図である。
本適用例に係るデジタルカメラ５００Ａは、フラッシュ用の発光部５１１、表示部５１２、メニュースイッチ５１３、シャッターボタン５１４等を含み、その表示部５１２として本実施形態に係る表示装置を用いることにより作製される。

図２５は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
本適用例に係るノート型パーソナルコンピュータ５００Ｂは、本体５２１に、文字等を入力するとき操作されるキーボード５２２、画像を表示する表示部５２３等を含み、その表示部５２３として本実施形態に係る表示装置を用いることにより作製される。

図２６は、本実施形態が適用されるビデオカメラを示す斜視図である。
本適用例に係るビデオカメラ５００Ｃは、本体部５３１、前方を向いた側面に被写体撮影用のレンズ５３２、撮影時のスタート／ストップスイッチ５３３、表示部５３４等を含み、その表示部５３４として本実施形態に係る表示装置を用いることにより作製される。

図２７は、本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。図２７（Ａ）は開いた状態での正面図、図２７（Ｂ）はその側面図、図２７（Ｃ）は閉じた状態での正面図、図２７（Ｄ）は左側面図、図２７（Ｅ）は右側面図、図２７（Ｆ）は上面図、図２７（Ｇ）は下面図である。
本適用例に係る携帯電話機５００Ｄは、上側筐体５４１、下側筐体５４２、連結部（ここではヒンジ部）５４３、ディスプレイ５４４、サブディスプレイ５４５、ピクチャーライト５４６、カメラ５４７等を含む。
そのディスプレイ５４４やサブディスプレイ５４５として本実施形態に係る表示装置を用いることにより作製される。

１００・・・液晶表示装置、１１０・・・有効表示部、１２０・・・信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）、１３０・・・ゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）、１４０・・・データ処理回路（ＤＡＴＡＰＲＣ）、２００，２００Ａ，２００Ｂ・・・４チャネルユニット、２１１，２１３，ＬＢ＋・・・正極側ラインバッファ、２２１，２２２，ＬＳ＋・・・正極側レベルシフタ、２３１，２３２、ＳＥＬ＋・・・正極側セレクタ、２４１，２４２、ＡＭＰ＋・・・正極側バッファアンプ、２５１・・・正負切り換え出力セレクタ、２１２，２１４，ＬＢ−・・・負極側ラインバッファ、２６１，２６２，ＬＳ−・・・負極側レベルシフタ、２７１，２７２、ＳＥＬ−・・・負極側セレクタ、２８１，２８２、ＡＭＰ−・・・負極側バッファアンプ、２９１・・・正負切り換え出力セレクタ。

Claims (15)

1. 正極側の複数の電圧を供給する正極側電圧供給部と、
   負極側の複数の電圧を供給する負極側電圧供給部と、
   入力デジタル信号を正極側および負極側に配分するためにラインバッファと、
   上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、
   上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、
   上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、
   上記ラインバッファの配置領域を中心に対称となるように、
   一方側に、上記正極側セレクタが配置され、
   他方側に、上記負極側セレクタが配置され、
   上記正極側電圧供給部が上記一方側に配置され、
   上記負極側電圧供給部が上記他方側に配置されている
   信号線駆動回路。
2. 上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記正極側セレクタに供給する正極側レベルシフタと、
   上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記負極側セレクタに供給する負極側レベルシフタと、を含み、
   上記正極側レベルシフタは、
   上記一方側において、上記ラインバッファの配置領域と上記正極側セレクタの配置領域との間に配置され、
   上記負極側レベルシフタは、
   上記他方側において、上記ラインバッファの配置領域と上記負極側セレクタの配置領域との間に配置されている
   請求項１記載の信号線駆動回路。
3. 上記正極側セレクタの出力信号を増幅する正極側バッファアンプ部と、
   上記負極側セレクタの出力信号を増幅する負極側バッファアンプ部と、を含み、
   上記正極側バッファアンプは、
   上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
   上記負極側バッファアンプは、
   上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
   上記出力セレクタは、
   上記正極側バッファアンプの上記正極側セレクタと対向する側と反対側、または上記負極側バッファアンプの上記負極側セレクタと対向する側と反対側に配置され、
   上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
   請求項１または２記載の信号線駆動回路。
4. 上記出力セレクタは、
   出力切り替えアンプを含んで形成され、
   上記出力セレクタは、
   上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
   上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
   請求項１または２記載の信号線駆動回路。
5. 上記出力セレクタは、
   上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
   入力に上記正極側セレクタの出力および上記負極側セレクタの出力が接続され、
   上記出力セレクタの上記正極側セレクタと対向する側と反対側または上記負極側セレクタと対向する側と反対側に、正極信号および負極信号に対応するバッファアンプが配置されている
   請求項１または２記載の信号線駆動回路
6. 上記信号線駆動回路が複数並列に配列されており、
   隣接する複数列の信号線駆動回路が複数チャネルユニットとして形成されている
   請求項１から５のいずれか一に記載の信号線駆動回路。
7. 上記複数のチャネルユニットが複数並列に配列されている
   請求項６記載の信号線駆動回路。
8. 極性反転駆動される表示セルがマトリクス状に配置される表示部と、
   上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
   上記信号線駆動回路は、
   正極側の複数の電圧を供給する正極側電圧供給部と、
   負極側の複数の電圧を供給する負極側電圧供給部と、
   入力デジタル信号を正極側および負極側に配分するためにラインバッファと、
   上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、
   上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、
   上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、
   上記ラインバッファの配置領域を中心に対称となるように、
   一方側に、上記正極側セレクタが配置され、
   他方側に、上記負極側セレクタが配置され、
   上記正極側電圧供給部が上記一方側に配置され、
   上記負極側電圧供給部が上記他方側に配置されている
   表示装置。
9. 上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記正極側セレクタに供給する正極側レベルシフタと、
   上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記負極側セレクタに供給する負極側レベルシフタと、を含み、
   上記正極側レベルシフタは、
   上記一方側において、上記ラインバッファの配置領域と上記正極側セレクタの配置領域との間に配置され、
   上記負極側レベルシフタは、
   上記他方側において、上記ラインバッファの配置領域と上記負極側セレクタの配置領域との間に配置されている
   請求項８記載の表示装置。
10. 上記正極側セレクタの出力信号を増幅する正極側バッファアンプ部と、
    上記負極側セレクタの出力信号を増幅する負極側バッファアンプ部と、を含み、
    上記正極側バッファアンプは、
    上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
    上記負極側バッファアンプは、
    上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
    上記出力セレクタは、
    上記正極側バッファアンプの上記正極側セレクタと対向する側と反対側、または上記負極側バッファアンプの上記負極側セレクタと対向する側と反対側に配置され、
    上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
    請求項８または９記載の表示装置。
11. 上記出力セレクタは、
    出力切り替えアンプを含んで形成され、
    上記出力セレクタは、
    上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
    上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
    請求項８または９記載の表示装置。
12. 上記出力セレクタは、
    上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
    入力に上記正極側セレクタの出力および上記負極側セレクタの出力が接続され、
    上記出力セレクタの上記正極側セレクタと対向する側と反対側または上記負極側セレクタと対向する側と反対側に、正極信号および負極信号に対応するバッファアンプが配置されている
    請求項８または９記載の表示装置
13. 上記信号線駆動回路が複数並列に配列されており、
    隣接する複数列の信号線駆動回路が複数チャネルユニットとして形成されている
    請求項８から１２のいずれか一に記載の表示装置。
14. 上記複数のチャネルユニットが複数並列に配列されている
    請求項１３記載の表示装置。
15. 表示装置を有し、
    上記表示装置は、
    極性反転駆動される表示セルがマトリクス状に配置される表示部と、
    上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
    上記信号線駆動回路は、
    正極側の複数の電圧を供給する正極側電圧供給部と、
    負極側の複数の電圧を供給する負極側電圧供給部と、
    入力デジタル信号を正極側および負極側に配分するためにラインバッファと、
    上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、
    上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、
    上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、
    上記ラインバッファの配置領域を中心に対称となるように、
    一方側に、上記正極側セレクタが配置され、
    他方側に、上記負極側セレクタが配置され、
    上記正極側電圧供給部が上記一方側に配置され、
    上記負極側電圧供給部が上記他方側に配置されている
    電子機器。

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