JP5233972B2 - 信号線駆動回路および表示装置、並びに電子機器 - Google Patents
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Description
近年、液晶表示装置の開発、性能の発展はめざましく、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
電子機器としては、テレビジョンや、携帯電話機やPDA(Personal Digital Assistants)などの携帯端末、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラなどが例示される。
液晶表示装置1は、信号線を駆動するための信号線駆動回路(水平駆動回路、ソースドライバ:HDRV)3、およびゲート線駆動回路(垂直駆動回路、ゲートドライバ:VDRV)4を有する。
また、有効表示部2には、信号線駆動回路3、並びにゲート線駆動回路4により駆動される信号線およびゲート線(垂直走査線)がマトリクス状に配線されている。
この場合、対向電極の電圧が高レベルのときに画素電極にはこの高レベルを基準として負の極性を有する電圧が印加され、対向電極の電圧が低レベルのときに画素電極にはこの低レベルの基準として正の極性を有する電圧が印加されることになる。
信号線駆動回路3において、多チャネルの駆動ドライバは一般的にある(特許文献1参照)。
また、信号線駆動回路3では、極性反転動作を行わせるため、出力バッファ部にレイルトゥレイル(Rail to Rail)の出力アナログバッファ回路を用いたり(非特許文献1参照)、スイッチを有する出力セレクタを用いた構成が採用されてきた(特許文献2参照)。
信号線駆動回路3は、レジスタストリング抵抗を用いた正極用電圧供給部36Pと負極用電圧供給部36Nを有する。
信号線駆動回路3は、正極および負極階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ(DAC)を複数含むセレクタ部33を有する。セレクタ部33は、正極側セレクタ33Pおよび負極側セレクタ33Nを有する。
信号線駆動回路3は、セレクタ部33から出力された駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成するバッファアンプ部34を有する。バッファアンプ部34は、正極側バッファアンプ34Pおよび負極側バッファアンプ34Nを有する。
信号線駆動回路3は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に切り換えて供給する出力セレクタ35を有する。
その次に、図3のように左から正極側セレクタ33P−1、負極側セレクタ33N−1、負極側セレクタ33N−2、正極側のセレクタ33P−2が配置される。
次に、正極側バッファアンプ34Pと負極側バッファアンプ33Nを混合した混合回路34PNがレイアウトされ、最後に正負極性を切り換える出力セレクタ35が配置され、各チャネルの出力パッドへ出力配線を引き伸ばしている。
正極側セレクタはPMOSで構成されており、負極側セレクタはNMOSで構成されている。
PMOSとNMOSの間のウェル(Well)の境界付近ではトランジスタTrを作製できないため、正極側セレクタ33Pと負極側セレクタ33Nの間にスペースSPCが発生する。
正極側と負極側にそれぞれ電圧供給部36からの配線が各正極側セレクタ33P、負極側セレクタ33Nの上を通っている。
そのため、本来正極側セレクタ33P−1,33P−2では、負極側の電圧供給部36Nからの出力電圧VNは使用しないにもかかわらず正極側セレクタ33P−1,33P−2の上を通過する配置になっている。
セレクタ部分のトランジスタTrのシュリンクが進むと使用していない配線がトランジスタTrの面積よりも大きくなり、配線部分のみの領域が発生する。
1チップあたり駆動ドライバの出力チャネルはパネルモジュールの部品点数を削減するために増加傾向にある。たとえば960チャネルに増加している。
しかしながら、ユニットの出力は上部にあるためチップ下に配置している出力パッドまで配線を引き伸ばすことになる。
そのため、図4のようにチップ両端などに出力配線のみの部分42が発生しチップ面積の増大が課題となっている。
仮に1段構成と2段構成において中のユニット40が同じものを使用しているとするとチップ面積はほぼ同等となる。
そうすると2段構成より1段構成の方がより長方形型になっているため、1段構成の方が、周囲長が長くなるレイアウト配置になる。
そのため、周囲長が短くなる2段構成では、図5中、符号43で示すように、出力パッドの配置が周囲長に収まらなくなってしまう。
なお、説明は以下の順序で行う。
1.表示装置の構成例
2.信号線駆動回路の第1の構成例
3.信号線駆動回路の第2の構成例
4.信号線駆動回路の第3の構成例
5.電子機器の構成例
図6は、本発明の実施形態に係る表示装置の構成例を示す図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
液晶表示装置100は、信号線を駆動するための信号線駆動回路(水平駆動回路、ソースドライバ:HDRV)120を有する。
液晶表示装置100は、液晶セルを走査し選択するためのゲート線(走査線)を駆動するゲート線駆動回路(垂直駆動回路、ゲートドライバ:VDRV)130、およびデータ処理回路(DATAPRC)140を有する。
そして、表示部110は、信号線駆動回路120、並びにゲート線駆動回路130により駆動される信号線(データ線)およびゲート線(垂直走査線)がマトリクス状(格子状)に配線されている。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
ここで、液晶セルLCは、薄膜トランジスタTFTで形成される画素電極(一方の電極)とこれに対向して形成される対向電極(他方の電極)との間で発生する容量を意味する。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通線114に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通線114との間に接続されている。
共通線114には、コモン電圧供給回路(VCOM回路)150により所定の交流電圧がコモン電圧Vcomとして与えられる。
ゲート線駆動回路130は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生してゲート線(垂直走査線)…,111n−1,111n,111n+1,…に与えることにより垂直走査を行う。
さらに、信号線駆動回路120は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する機能を有している。
データ処理回路140は、レベルシフトされたデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレルコンバータを含み、パラレルデータを信号線駆動回路120に出力する。
図8は、本実施形態に係る信号線駆動回路のレイアウト配置を含む第1の構成例を示すブロック図である。
各4チャネルユニット200は、そのユニット形成領域の図中のX方向の中央部にラインバッファ配置部210がレイアウトされている。
ラインバッファ配置部210のX方向のプラス側(一方側)に隣接して正極側レベルシフタ配置部220Pがレイアウトされている。
正極側レベルシフタ配置部220のX方向のさらにプラス側に正極側セレクタ配置部230がレイアウトされている。
正極側セレクタ配置部230のX方向のさらにプラス側に正極側バッファアンプ配置部240がレイアウトされている。
正極側バッファアンプ配置部240のX方向のさらにプラス側に正負切り替え用の第1の出力セレクタ配置部250がレイアウトされている。
一方、ラインバッファ配置部210のX方向のマイナス側(他方側)に隣接して負極側レベルシフタ配置部260がレイアウトされている。
負極側レベルシフタ配置部260のX方向のさらにマイナス側に負極側セレクタ配置部270がレイアウトされている。
負極側セレクタ配置部270のX方向のさらにマイナス側に負極側バッファアンプ配置部280がレイアウトされている。
負極側バッファアンプ配置部280のX方向のさらにマイナス側に正負切り替え用の第2の出力セレクタ配置部290がレイアウトされている。
負極側電圧供給部としてのレジスタストリングREG−がセレクタ配置部260に並列に配置されている。
そして、信号線駆動回路120は、ラインバッファLBを中心にして対称に、負極側レベルシフタLS−、続いて負極側セレクタSEL−、続いて負極側バッファアンプAMP−が配置されている。
基本的に、ラインバッファLBには、図示しないインタフェース部により入力されたデータを各Ch(チャネル)の階調コードに変換された変換データが駆動デジタルデータとして供給される。
ラインバッファ211〜214は、各Chの階調コードに変換された信号線を駆動するための駆動デジタルデータを順次にシフトして格納する。
正極側レベルシフタ221は、正極側ラインバッファ(LB+)211および負極側ラインバッファ(LB−)212のY方向における配置位置に略対応するように配置されている。
正極側レベルシフタ222は、正極側ラインバッファ(LB+)213および負極側ラインバッファ(LB−)214のY方向における配置位置に略対応するように配置されている
正極側レベルシフタ221の入力端子は正極側ラインバッファ211の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側レベルシフタ222は、正極側ラインバッファ213のデータのレベルを駆動レベルに応じたレベルに変換する。
正極側レベルシフタ222の入力端子は正極側ラインバッファ213の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
PMOSトランジスタPT1のドレインとNMOSトランジスタNT1のドレインが接続され、その接続点によりノードND1が形成されている。ノードND1はPMOSトランジスタPT2のゲートおよび出力端子TOXに接続されている。
PMOSトランジスタPT2のドレインとNMOSトランジスタNT2のドレインが接続され、その接続点によりノードND2が形成されている。ノードND2はPMOSトランジスタPT1のゲートおよび出力端子TOに接続されている。
そして、NMOSトランジスタNT1のゲートがデジタル信号dnの入力端子TIに接続され、NMOSトランジスタNT2のゲートがデジタル信号dnx(xは反転を示す)の入力端子TIXに接続されている。
これに伴い、ノードND1の電位が接地レベルまで下がり、その結果PMOSトランジスタPT2がオンし、ノードND2の電位は電源電圧VDDレベルに向かって上昇する。これにより、PMOSトランジスタPT1がオフ状態に保持され、ノードND1の電位が接地電位に安定に保持される。
これにより、出力端子TOからハイレベルの高電圧信号Dnが出力され、出力端子TOXからローレベルの信号XDnが出力される。
ラインバッファLBから、低電圧のデータ信号dnがローレベル、dnxがハイレベルで供給されると、NMOSトランジスタNT1がオフし、NMOSトランジスタNTがオンする。
これに伴い、ノードND2の電位が接地レベルまで下がり、その結果PMOSトランジスタPT1がオンし、ノードND1の電位は電源電圧VDDレベルに向かって上昇する。これにより、PMOSトランジスタPT2がオフ状態に保持され、ノードND2の電位が接地電位に安定に保持される。
これにより、出力端子TOからローレベルの高電圧信号Dnが出力され、出力端子TOXからハイレベルの信号XDnが出力される。
正極側セレクタ231は、正極側レベルシフタ221のY方向における配置位置に略対応するように配置されている。
正極側セレクタ232は、正極側レベルシフタ222のY方向における配置位置に略対応するように配置されている
正極側セレクタ231の入力端子は正極側レベルシフタ221の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側セレクタ232は、正極側レジスタストリングREG+で生成される正極階調電圧値Vp1〜Vpmを、正極側レベルシフタ222の出力データに応じて選択して出力する。
正極側セレクタ232の入力端子は正極側レベルシフタ222の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側セレクタ231,232は、階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ(DAC)の機能を有する。
正極側セレクタSEL+は、PMOSトランジスタPT10〜PT1n、PT20〜PT2n、PT30〜PT3n、PT40〜PT4n、PT50〜PT5n、・・・、PT(m−1)0〜PT(m−1)n、PTm0〜PTnがマトリクス状に配列されている。
正極側セレクタSEL+において、PMOSトランジスタPT10〜PT1nが直列に接続され、PMOSトランジスタPT20〜PT2nが直列に接続され、PMOSトランジスタPT30〜PT3nが直列に接続されている。
正極側セレクタSEL+は、PMOSトランジスタPT40〜PT4nが直列に接続され、PMOSトランジスタPT50〜PT5nが直列に接続されている。
正極側セレクタSEL+は、PMOSトランジスタPT(m−1)0〜PT(m−1)nが直列に接続され、PMOSトランジスタPTm0〜PTnが直列に接続されている。
3行目のPMOSトランジスタPT31のドレインに正極側階調電圧Vp3が入力され、4行目のPMOSトランジスタPT41のドレインに正極側階調電圧Vp4が入力される。5行目のPMOSトランジスタPT51のドレインに正極側階調電圧Vp5が入力されている。
(m−1)行目のPMOSトランジスタPT(m−1)1のドレインに正極側階調電圧Vp(m−1)が入力され、m行目のPMOSトランジスタPTm1のドレインに正極側階調電圧Vpmが入力される。
n行目のPMOSトランジスタPT1n〜PTmnのソースが共通に正極側セレクタSEL+の出力端子TSELPに接続されている。
0列目のPMOSトランジスタPT10〜PTm0のゲートは、レベルシフタLS+による差動の信号D0,XD0が選択的に接続されている。
1列目のPMOSトランジスタPT11〜PTm1のゲートは、レベルシフタLS+による差動の信号D1,XD1が選択的に接続されている。
2列目のPMOSトランジスタPT12〜PTm2のゲートは、レベルシフタLS+による差動の信号D2,XD2が選択的に接続されている。
n列目のPMOSトランジスタPT1n〜PTmnのゲートは、レベルシフタLS+による差動の信号Dn,XDnが選択的に接続されている。
正極側セレクタSEL+(231,232)の出力データDAC OUT Pはデジタル信号からアナログ信号に変換されて出力される。
正極側バッファアンプ241は、正極側セレクタ231のY方向における配置位置に略対応するように配置されている。
正極側バッファアンプ242は、正極側セレクタ242のY方向における配置位置に略対応するように配置されている
正極側バッファアンプ241の入力端子は正極側セレクタ231の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側バッファアンプ242は、正極側セレクタ232の出力駆動データを増幅する。
正極側バッファアンプ242の入力端子は正極側セレクタ232の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
正極側出力セレクタ251は、正極側バッファアンプ241の出力駆動データと、負極側バッファアンプ281の出力駆動データを選択して出力する。
正極側出力セレクタ251は、液晶パネル160に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。
負極側レベルシフタ261は、正極側ラインバッファ(LB+)211および負極側ラインバッファ(LB−)212のY方向における配置位置に略対応するように配置されている。
負極側レベルシフタ262は、正極側ラインバッファ(LB+)213および負極側ラインバッファ(LB−)214のY方向における配置位置に略対応するように配置されている
負極側レベルシフタ261の入力端子は負極側ラインバッファ212の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側レベルシフタ262は、負極側ラインバッファ214のデータのレベルを駆動レベルに応じたレベルに変換する。
負極側レベルシフタ262の入力端子は負極側ラインバッファ214の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側セレクタ271は、負極側レベルシフタ261のY方向における配置位置に略対応するように配置されている。
負極側セレクタ272は、負極側レベルシフタ262のY方向における配置位置に略対応するように配置されている
負極側セレクタ271の入力端子は負極側レベルシフタ261の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側セレクタ272は、負極側レジスタストリングREG−で生成される負極階調電圧値Vn1〜Vnmを、負極側レベルシフタ262の出力データに応じて選択して出力する。
負極側セレクタ272の入力端子は負極側レベルシフタ262の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側セレクタ271,272は、階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するDACの機能を有する。
負極側セレクタSEL−は、NMOSトランジスタNT10〜NT1n、NT20〜NT2n、NT30〜NT3n、NT40〜NT4n、NT50〜NT5n、・・・、NT(m−1)0〜NT(m−1)n、NTm0〜NTnがマトリクス状に配列されている。
負極側セレクタSEL−において、NMOSトランジスタNT10〜NT1nが直列に接続され、NMOSトランジスタNT20〜NT2nが直列に接続され、NMOSトランジスタNT30〜NT3nが直列に接続されている。
負極側セレクタSEL−は、NMOSトランジスタNT40〜NT4nが直列に接続され、NMOSトランジスタNT50〜NT5nが直列に接続されている。
負極側セレクタSEL−は、NMOSトランジスタNT(m−1)0〜NT(m−1)nが直列に接続され、NMOSトランジスタNTm0〜NTnが直列に接続されている。
3行目のNMOSトランジスタNT31のドレインに負極側階調電圧Vn3が入力され、4行目のNMOSトランジスタNT41のドレインに負極側階調電圧Vn4が入力される。5行目のNMOSトランジスタNT51のドレインに負極側階調電圧Vn5が入力されている。
(m−1)行目のNMOSトランジスタNT(m−1)1のドレインに負極側階調電圧Vn(m−1)が入力され、m行目のNMOSトランジスタNTm1のドレインに負極側階調電圧Vnmが入力される。
n行目のNMOSトランジスタNT1n〜NTmnのソースが共通に負極側セレクタSEL−の出力端子TSELNに接続されている。
0列目のNMOSトランジスタNT10〜NTm0のゲートは、レベルシフタLS−による差動の信号D0,XD0が選択的に接続されている。
1列目のNMOSトランジスタNT11〜NTm1のゲートは、レベルシフタLS−による差動の信号D1,XD1が選択的に接続されている。
2列目のNMOSトランジスタNT12〜NTm2のゲートは、レベルシフタLS−による差動の信号D2,XD2が選択的に接続されている。
n列目のNMOSトランジスタNT1n〜NTmnのゲートは、レベルシフタLS−による差動の信号Dn,XDnが選択的に接続されている。
負極側セレクタSEL−(271,272)の出力データDAC OUT Nはデジタル信号からアナログ信号に変換されて出力される。
負極側バッファアンプ281は、負極側セレクタ271のY方向における配置位置に略対応するように配置されている。
負極側バッファアンプ282は、負極側セレクタ282のY方向における配置位置に略対応するように配置されている
負極側バッファアンプ281の入力端子は負極側セレクタ271の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側バッファアンプ282は、負極側セレクタ272の出力駆動データを増幅する。
負極側バッファアンプ282の入力端子は負極側セレクタ272の出力端子と対向する位置に配置され、最短距離をもって配線可能となっている。
負極側出力セレクタ291は、負極側バッファアンプ282の出力駆動データと、正極側バッファアンプ242の出力駆動データを選択して出力する。
負極側出力セレクタ291は、液晶パネル160に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。
負極側バッファアンプ281の側部、負極側セレクタ271上、負極側レベルシフタ261上、負極側ラインバッファ212の側部、正極側レベルシフタ221上、正極側セレクタ231上、および正極側バッファアンプ241の側部を通して配線される。
正極側バッファアンプ242の負極側出力セレクタ291への配線は次の経路は次のとおりである。
正極側バッファアンプ242の側部、正極側セレクタ242上、正極側レベルシフタ222上、正極側ラインバッファ213上、負極側レベルシフタ262上、負極側セレクタ272上、および負極側バッファアンプ282の側部を通して配線される。
図12は、本実施形態に係る正極側バッファアンプ、負極側バッファアンプ、および出力セレクタの具体的な構成例を示す回路図である。
差動増幅部310は、PMOSトランジスタPT311,PT312、NMOSトランジスタNT311,NT312、電流源I311、およびノードND311,ND312を有する。
PMOSトランジスタPT311のドレインがNMOSトランジスタNT311のドレインに接続され、その接続点によりノードND311が形成されている。また、PMOSトランジスタPT311のドレインとゲートが接続され、その接続点がPMOSトランジスタPT312のゲートに接続されている。
PMOSトランジスタPT312のドレインがNMOSトランジスタNT312のドレインに接続され、その接続点により差動増幅部210の出力ノードND312が形成されている。
NMOSトランジスタNT311とNMOSトランジスタNT312のソース同士が接続され、その接続点が電流源I311に接続されている。
したがって、NMOSトランジスタNT312のゲートに正極側セレクタSEL+(DAC)の出力信号DAC OUT Pが供給される。NMOSトランジスタNT311のゲートが出力バッファ部320の出力端子が接続されている。
差動増幅部310は、差動増幅したデータ信号を、出力バッファ部320に出力する。
PMOSトランジスタPT321のドレインとNMOSトランジスタNT321のソースが基準位側に接続された電流源I322が接続され、その接続点によりノードND322が形成されている。
PMOSトランジスタPT321のゲートがバイアス信号BIAS1の供給ラインに接続され、NMOSトランジスタNT321のゲートがバイアス信号BIAS2の供給ラインに接続されている。
PMOSトランジスタPT322のソースが電源電位VDDに接続され、ドレインがNMOSトランジスタNT322のドレインに接続され、その接続点により出力バッファ部320の出力ノードND323が形成されている。NMOSトランジスタNT322のソースが基準電位VSS、ここではグランドGNDに接続されている。
PMOSトランジスタPT322のゲートがノードND321に接続され、NMOSトランジスタNT322のゲートがノードND322に接続され、出力ノードND323が差動増幅部310のNMOSトランジスタNT311のゲートに接続されている。
また、ノードND323が出力セレクタPolSelの第1入力端子に接続されている。
差動増幅部330は、PMOSトランジスタPT331,PT332、NMOSトランジスタNT331,NT332、電流源I331、およびノードND331,ND332を有する。
NMOSトランジスタNT331のドレインがPMOSトランジスタPT331のドレインに接続され、その接続点によりノードND331が形成されている。また、NMOSトランジスタNT331のドレインとゲートが接続され、その接続点がNMOSトランジスタNT332のゲートに接続されている。
NMOSトランジスタNT332のドレインがPMOSトランジスタPT332のドレインに接続され、その接続点により差動増幅部330の出力ノードND332が形成されている。
PMOSトランジスタPT331とPMOSトランジスタPT332のソース同士が接続され、その接続点が電流源I331に接続されている。
したがって、PMOSトランジスタPT332のゲートに負極側セレクタSEL−(DAC)の出力信号DAC OUT Nが供給される。PMOSトランジスタPT331のゲートが出力バッファ部340の出力端子が接続されている。
差動増幅部330は、差動増幅したデータ信号を、出力バッファ部340に出力する。
PMOSトランジスタPT341のドレインとNMOSトランジスタNT341のソースが基準位側に接続された電流源I342が接続され、その接続点によりノードND342が形成されている。このノードND342が差動増幅部330の出力ノードND332に接続されている。
PMOSトランジスタPT341のゲートがバイアス信号BIAS3の供給ラインに接続され、NMOSトランジスタNT341のゲートがバイアス信号BIAS4の供給ラインに接続されている。
PMOSトランジスタPT342のソースが電源電位VDDに接続され、ドレインがNMOSトランジスタNT342のドレインに接続され、その接続点により出力バッファ部340の出力ノードND343が形成されている。NMOSトランジスタNT342のソースが基準電位VSS、ここではグランドGNDに接続されている。
PMOSトランジスタPT342のゲートがノードND341に接続され、NMOSトランジスタNT342のゲートがノードND342に接続され、出力ノードND343が差動増幅部330のNMOSトランジスタNT331のゲートに接続されている。
また、ノードND343が出力セレクタPolSelの第2入力端子に接続されている。
スイッチSW11の端子aが正極側AM+の出力バッファ部320の出力に接続され、端子bがチャネルYnの信号線SGLnに接続されている。
スイッチSW12の端子aが正極側AM+の出力バッファ部320の出力に接続され、端子bがチャネルYn+1の信号線SGLn+1に接続されている。
スイッチSW21の端子aが負極側AMP−の出力バッファ部340の出力に接続され、端子bがチャネルYn+1の信号線SGLn+1に接続されている。
スイッチSW22の端子aが負極側AMP−の出力バッファ部340の出力に接続され、端子bがチャネルYnの信号線SGLnに接続されている。
これにより、正極側A,P+による正極性の信号電圧が信号線SGLnに供給され、負極側AMP−により負極性の信号電圧が信号線SGLn+1に供給される。
一方、出力セレクタPolSelのスイッチSW12とスイッチSW22がオン状態、スイッチSW11とスイッチSW21がオフ状態に制御される。
これにより、正極側AMP+による正極性の信号電圧が信号線SGLn+1に供給され、負極側AMP−による負極性の信号電圧が信号線SGLnに供給される。
ラインバッファ211〜214を中心に上部に正極側のデジタル信号を低電圧から高電圧信号に変換するレベルシフタ221,222が配置され、正極側のレベルシフタ221,222の出力で制御される正極側セレクタ231,231をその外側に配置される。
さらに、その外側に正極側セレクタ231,232の出力を入力とする正極側バッファアンプ241,242が配置される。
反対側にはラインバッファ211〜214を中心にして正極側と対称に負極側のデジタル信号を低電圧から高電圧信号に変換するレベルシフタ261,262が配置される。
その外側に負極側のレベルシフタ261,262の出力で制御される負極側セレクタ271,272が配置され、その外側に負極側セレクタ271,272の出力を入力とする正極側バッファアンプ281,282が配置される。
さらに、図中左2チャネルの正負のバッファ出力を選択する正負切り換えのための出力セレクタ251が正極側配置領域の最外部に配置されている。
右2チャネルの正負のバッファ出力を選択する正負切り換えのための出力セレクタ291が負極側配置領域の最外部に配置される。
もちろん通常技術の同じ面積で各ブロックをレイアウトするため、正負レベルシフタLS+,LS−、正負セレクタSEL+、SEL−、正負出力切り換えセレクタ251,252はY方向が2倍にできる分X方向を半分にレイアウトされることが前提となる。
正極側のデジタルデータがラッチされているラインバッファ211より、図8中のX方向でプラス方向の正極側のデジタル信号が正極側のレベルシフタ221に入力され、低電圧のデジタル信号から高電圧のデジタル信号に変換される。
レベルシフタ221の出力は、正極側セレクタ231に入力され、レジスタストリングの抵抗で分圧された複数の電圧値Vp1〜Vpmのうちから選択され出力される。
負極側のデジタルデータがラッチされているラインバッファ212より、X方向でマイナス方向の負極側のデジタル信号が負極側のレベルシフタ261に入力され、低電圧のデジタル信号から高電圧のデジタル信号に変換される。
レベルシフタ261の出力は、負極側セレクタ271に入力され、レジスタストリングの抵抗で分圧された複数の電圧値Vn1〜Vnmのうちから選択されて出力される。
デジタル-アナログ変換の処理が上位bitと下位bitで別れている場合、下位bitはセレクタの出力から演算増幅器までの間、もしくは下位bitを補間できる演算増幅器などで処理される。
左2チャネルの正極側バッファアンプ241の出力は出力セレクタ251に直接入力される。
また、負極側バッファアンプ281の出力は負極側セレクタ271、負極側レベルシフタ261、ラインバッファ212、正極側レベルシフタ221、正極側セレクタ231、正極側バッファアンプ241を通過して、出力セレクタ251に入力される。
出力セレクタ251では、正極信号、負極信号の切り換えが選択されて、X方向でプラス方向(上側)にそれぞれ出力される。
右2チャネルの正極側バッファアンプ242の出力は、正極側セレクタ231、正極側レベルシフタ222、ラインバッファ213、負極側レベルシフタ262、負極側セレクタ272、負極側バッファアンプ280の側部を通過し出力セレクタ291に入力される。
出力セレクタ291では、正極信号、負極信号の切り換えが選択されて、X方向でマイナス(下側)にそれぞれ出力される。
図13において、正負セレクタの並びに注目すると、ラインバッファLBを中心に図中上側には正極側セレクタSEL+のみが配置されている。
下側も同様に負極側セレクタSEL−のみが配置できる。
このため、従来技術のようなセレクタによるウェル(well)の分離部分SPCがなくなったレイアウトが可能となる。
また、レジスタストリングからの出力電圧配線LVP、LVNは反対の極性のセレクタの上を通らない配置になっている。
図8の実施例でのセレクタは、シリーズゲート方式を採用したが、これに限定せず他の方式においても正極セレクタSEL+がPMOSで構成され、負極セレクタSEL−がNOMSで構成されていれば、同様の効果がえられる。
図15は、本実施形態に係る信号線駆動回路のレイアウト配置を含む第2の構成例を示すブロック図である。
そして、ラインバッファLBの配置領域を中心として対称に負極側セレクタSEL−の出力側に正負切り替えが内蔵されているバッファ部292が配置されている。
バッファ部252および292は、図12の出力セレクタのスイッチ群351,252が差動増幅部OTA1,2の出力と出力バッファBF1,2の入力との間に配置されている。
図16は、本実施形態に係る信号線駆動回路のレイアウト配置を含む第3の構成例を示すブロック図である。
そして、ラインバッファLBの配置領域を中心として対称に負極側セレクタSEL−の出力側に正負切り替え用セレクタ291Bが配置され、その出力側に正負両方出力可能なバッファアンプ281B,282Bが配置されている。
図16の4チャネルユニット200Bは、正負共通入出力アンプが搭載されている。
どちらにも共通しているのは、セレクタ部分の極性が揃うように配置できる利点がある。これらのセレクタ出力を上下に接続させる。
図18は、本実施形態に係る正極側セレクタの縦断面構造を簡略化して示す図である。
図19は、本実施形態に係る負極側セレクタのレイアウト構成を具体的に示す図である。
図20は、本実施形態に係る負極側セレクタの縦断面構造を簡略化して示す図である。
図21は、比較例のレイアウト構成を具体的に示す図である。
図22は、比較例の縦断面構造を簡略化して示す図である。
図13、図17〜図20に示すように、本実施形態に係るレイアウト配置において、正極側セレクタSEL+と負極セレクタSEL−の並びに注目すると、セレクタが同じ極性に繰り返し配置されている。
したがって、正極側セレクタSEL+は、図18に示すように、Pウェル410中のNウェル420中に形成されるPMOSトランジスタのみにより形成される。
負極側セレクタSEL−は、図20に示すように、Pウェル410中に形成されるNMOSトランジスタのみにより形成される。
すなわち、本実施形態によれば、NMOSとPMOSの分離する領域がなくなる。
つまり、比較例のレイアウト配置よりも1チャネルあたりの幅をウェル分離の距離部を削減できる。
また、正極側セレクタSEL+の上部には同じ極性のみの正極のレジスタストリングの出力電圧配線LVPが通過し、負極側セレクタSEL−の上部においても負極のレジスタストリングのからの出力電圧配線LVNのみが通過する配置になっている。
したがって、トランジスタがシュリンクされもレジスタストリングからの出力電圧配線LVP,LVNを容易に通すことが可能であり、配線のみの領域部分が比較例に比べ少なく構成できる。
比較例と同じユニットの高さに配置でき、上下に出力配線を出すことが可能である。
比較例の技術の1段構成と同じ高さのユニットで上下に出力配線が出ているため、出力パッドをチップ上下に配置することで、従来技術の問題点であった図4の出力の引き回し配線42を削減できる。
また、長方形型を維持できるため、パッド配置できる周囲長を確保できる。チップ全体の面積を削減することができる。
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、様々な電子機器に適用可能である。
すなわち、アクティブマトリクス型表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
なお、電子機器としては、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置(モバイル機器)、デスクトップ型パーソナルコンピュータ、ビデオカメラなどが例示される。
以下に、本実施形態が適用される電子機器の一例について説明する。
本適用例に係るテレビジョン500は、フロントパネル520やフィルターガラス530等から構成される映像表示画面部510を含み、その映像表示画面部510として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係るデジタルカメラ500Aは、フラッシュ用の発光部511、表示部512、メニュースイッチ513、シャッターボタン514等を含み、その表示部512として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係るノート型パーソナルコンピュータ500Bは、本体521に、文字等を入力するとき操作されるキーボード522、画像を表示する表示部523等を含み、その表示部523として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係るビデオカメラ500Cは、本体部531、前方を向いた側面に被写体撮影用のレンズ532、撮影時のスタート/ストップスイッチ533、表示部534等を含み、その表示部534として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係る携帯電話機500Dは、上側筐体541、下側筐体542、連結部(ここではヒンジ部)543、ディスプレイ544、サブディスプレイ545、ピクチャーライト546、カメラ547等を含む。
そのディスプレイ544やサブディスプレイ545として本実施形態に係る表示装置を用いることにより作製される。
Claims (15)
- 正極側の複数の電圧を供給する正極側電圧供給部と、
負極側の複数の電圧を供給する負極側電圧供給部と、
入力デジタル信号を正極側および負極側に配分するためにラインバッファと、
上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、
上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、
上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、
上記ラインバッファの配置領域を中心に対称となるように、
一方側に、上記正極側セレクタが配置され、
他方側に、上記負極側セレクタが配置され、
上記正極側電圧供給部が上記一方側に配置され、
上記負極側電圧供給部が上記他方側に配置されている
信号線駆動回路。 - 上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記正極側セレクタに供給する正極側レベルシフタと、
上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記負極側セレクタに供給する負極側レベルシフタと、を含み、
上記正極側レベルシフタは、
上記一方側において、上記ラインバッファの配置領域と上記正極側セレクタの配置領域との間に配置され、
上記負極側レベルシフタは、
上記他方側において、上記ラインバッファの配置領域と上記負極側セレクタの配置領域との間に配置されている
請求項1記載の信号線駆動回路。 - 上記正極側セレクタの出力信号を増幅する正極側バッファアンプ部と、
上記負極側セレクタの出力信号を増幅する負極側バッファアンプ部と、を含み、
上記正極側バッファアンプは、
上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
上記負極側バッファアンプは、
上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
上記出力セレクタは、
上記正極側バッファアンプの上記正極側セレクタと対向する側と反対側、または上記負極側バッファアンプの上記負極側セレクタと対向する側と反対側に配置され、
上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
請求項1または2記載の信号線駆動回路。 - 上記出力セレクタは、
出力切り替えアンプを含んで形成され、
上記出力セレクタは、
上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
請求項1または2記載の信号線駆動回路。 - 上記出力セレクタは、
上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
入力に上記正極側セレクタの出力および上記負極側セレクタの出力が接続され、
上記出力セレクタの上記正極側セレクタと対向する側と反対側または上記負極側セレクタと対向する側と反対側に、正極信号および負極信号に対応するバッファアンプが配置されている
請求項1または2記載の信号線駆動回路 - 上記信号線駆動回路が複数並列に配列されており、
隣接する複数列の信号線駆動回路が複数チャネルユニットとして形成されている
請求項1から5のいずれか一に記載の信号線駆動回路。 - 上記複数のチャネルユニットが複数並列に配列されている
請求項6記載の信号線駆動回路。 - 極性反転駆動される表示セルがマトリクス状に配置される表示部と、
上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
上記信号線駆動回路は、
正極側の複数の電圧を供給する正極側電圧供給部と、
負極側の複数の電圧を供給する負極側電圧供給部と、
入力デジタル信号を正極側および負極側に配分するためにラインバッファと、
上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、
上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、
上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、
上記ラインバッファの配置領域を中心に対称となるように、
一方側に、上記正極側セレクタが配置され、
他方側に、上記負極側セレクタが配置され、
上記正極側電圧供給部が上記一方側に配置され、
上記負極側電圧供給部が上記他方側に配置されている
表示装置。 - 上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記正極側セレクタに供給する正極側レベルシフタと、
上記ラインバッファによるデジタル信号のレベルをレベルシフトして上記負極側セレクタに供給する負極側レベルシフタと、を含み、
上記正極側レベルシフタは、
上記一方側において、上記ラインバッファの配置領域と上記正極側セレクタの配置領域との間に配置され、
上記負極側レベルシフタは、
上記他方側において、上記ラインバッファの配置領域と上記負極側セレクタの配置領域との間に配置されている
請求項8記載の表示装置。 - 上記正極側セレクタの出力信号を増幅する正極側バッファアンプ部と、
上記負極側セレクタの出力信号を増幅する負極側バッファアンプ部と、を含み、
上記正極側バッファアンプは、
上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
上記負極側バッファアンプは、
上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
上記出力セレクタは、
上記正極側バッファアンプの上記正極側セレクタと対向する側と反対側、または上記負極側バッファアンプの上記負極側セレクタと対向する側と反対側に配置され、
上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
請求項8または9記載の表示装置。 - 上記出力セレクタは、
出力切り替えアンプを含んで形成され、
上記出力セレクタは、
上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
上記正極側バッファアンプの出力および上記負極側バッファアンプの出力が上記出力セレクタの入力に接続されている
請求項8または9記載の表示装置。 - 上記出力セレクタは、
上記一方側において、上記正極側セレクタの上記ラインバッファと対向する側と反対側、または上記他方側において、上記負極側セレクタの上記ラインバッファと対向する側と反対側に配置され、
入力に上記正極側セレクタの出力および上記負極側セレクタの出力が接続され、
上記出力セレクタの上記正極側セレクタと対向する側と反対側または上記負極側セレクタと対向する側と反対側に、正極信号および負極信号に対応するバッファアンプが配置されている
請求項8または9記載の表示装置 - 上記信号線駆動回路が複数並列に配列されており、
隣接する複数列の信号線駆動回路が複数チャネルユニットとして形成されている
請求項8から12のいずれか一に記載の表示装置。 - 上記複数のチャネルユニットが複数並列に配列されている
請求項13記載の表示装置。 - 表示装置を有し、
上記表示装置は、
極性反転駆動される表示セルがマトリクス状に配置される表示部と、
上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
上記信号線駆動回路は、
正極側の複数の電圧を供給する正極側電圧供給部と、
負極側の複数の電圧を供給する負極側電圧供給部と、
入力デジタル信号を正極側および負極側に配分するためにラインバッファと、
上記ラインバッファによるデジタル信号に応じて上記正極側電圧供給部から供給される複数の電圧値を選択する正極側セレクタと、
上記ラインバッファによるデジタル信号に応じて上記負極側電圧供給部から供給される複数の電圧値を選択する負極側セレクタと、
上記正極側セレクタおよび上記負極側セレクタで選択され電圧値と正極と負極とで切り換えて信号線に出力可能な出力セレクタと、を有し、
上記ラインバッファの配置領域を中心に対称となるように、
一方側に、上記正極側セレクタが配置され、
他方側に、上記負極側セレクタが配置され、
上記正極側電圧供給部が上記一方側に配置され、
上記負極側電圧供給部が上記他方側に配置されている
電子機器。
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