KR101192790B1 - 표시장치의 구동회로 - Google Patents

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Abstract

본 발명은 화소셀들간의 휘도편차를 줄일 수 있는 표시장치의 구동회로에 관한 것으로, 화상에 대한 정보를 갖는 아날로그 데이터 신호가 공급되는 적어도 하나의 데이터 전송라인; 상기 데이터 전송라인으로부터의 아날로그 데이터 신호를 순차적으로 샘플링하고, 상기 샘플링된 아날로그 데이터 신호를 차례로 저장하는 제 1 래치부; 및, 상기 제 1 래치부로부터 샘플링된 아날로그 데이터 신호를 공급받고, 상기 샘플링된 아날로그 데이터 신호들을 표시부에 동시에 공급하는 제 2 래치부를 포함하여 구성되는 것이다.
액정표시장치, 버퍼, 아날로그 데이터 신호, 샘플링(sampling)

Description

표시장치의 구동회로{A driving circuit of display device}
도 1은 종래의 액정표시장치의 구동회로를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터로부터 출력된 샘플링 스캔펄스의 타이밍도
도 3은 본 발명의 제 1 실시예에 따른 표시장치의 구동회로를 나타낸 도면
도 4는 도 3의 샘플링부, 제 1 버퍼부, 출력 제어부, 및 제 2 버퍼부의 구체적인 구성을 나타낸 도면
도 5는 도 4의 샘플링부 및 출력 제어부에 공급되는 각종 제어신호의 타이밍도
도 6은 본 발명의 제 2 실시예에 따른 표시장치의 구동회로를 나타낸 도면
도 7은 도 6의 정극성 데이터 처리부의 상세구성도
도 8은 도 6의 부극성 데이터 처리부의 상세구성도
도 9는 도 7 및 도 8의 정극성 및 부극성 샘플링부, 제 1 정극성 및 제 1 부극성 버퍼부, 정극성 및 부극성 출력 제어부, 및 제 2 정극성 및 제 2 부극성 버퍼부의 상세 구성도
도 10은 도 9의 각 구성요소에 공급되는 각종 제어신호의 타이밍도
도 11a 및 도 11b는 본 발명의 제 2 실시예에 따른 표시장치의 구동회로의 구동방법을 설명하기 위한 도면
도 12a는 기수번째 프레임 기간에 표시장치의 극성패턴을 나타낸 도면
도 12b는 우수번째 프레임 기간에 표시장치의 극성패턴을 나타낸 도면
＊도면의 주요부에 대한 부호 설명
301 : 제 1 래치부 301a : 샘플링부
301b : 제 1 버퍼부 302 : 제 2 래치
302a : 출력 제어부 302b : 제 2 버퍼부
DT1 내지 DT3 : 제 1 내지 제 3 데이터 전송라인
DL1 내지 DLm : 제 1 내지 제 m 데이터 라인
본 발명은 표시장치의 구동회로에 관한 것으로, 특히 화소셀들간의 휘도차를 방지할 수 있는 표시장치의 구동회로에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 대두되고 있다. 이러한 평판 표시장치로는 액정표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다.
평판 표시장치 중 액정표시장치는 다수의 데이터 라인과 다수의 게이트 라인 에 의해 정의되는 영역에 다수의 액정셀이 배치되며 각 액정셀에 스위치(Switch) 소자인 박막트랜지스터(Thin Film Transistor)가 형성된 박막트랜지스터 기판과, 컬러필터(Color Filter)가 형성된 컬러필터 기판이 일정한 간격으로 유지되고 그 사이에 형성된 액정층을 포함한다. 이러한 액정표시장치는 데이터 신호에 따라 액정층에 전계를 형성하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 표시한다.
이하, 첨부된 도면을 참조하여 종래의 액정표시장치를 상세히 설명하면 다음과 같다.
이하, 첨부된 도면을 참조하여 종래의 액정표시장치를 상세히 설명하면 다음과 같다.
도 1은 종래의 액정표시장치의 구동회로를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터로부터 출력된 샘플링 스캔펄스의 타이밍도이다.
종래의 표시장치의 구동회로는, 도 1에 도시된 바와 같이, 순차적으로 샘플링 스캔펄스(SP1 내지 SPm)를 출력하는 쉬프트 레지스터(SR)와, 화상에 대한 정보를 갖는 아날로그 데이터 신호(Data)를 전송하는 데이터 전송라인(DT)과, 상기 쉬프트 레지스터(SR)로부터의 샘플링 스캔펄스에 따라 상기 데이터 전송라인(DT)으로부터의 아날로그 데이터 신호(Data)를 샘플링하여 출력하는 스위치부(10)를 포함한다.
상기 스위치부(10)는 다수의 스위치들(SW1 내지 SWm)을 포함한다. 각 스위치(SW1 내지 SWm)는 3단자 소자로서, 각 스위치(SW1 내지 SWm)의 제 1 단자는 쉬프 트 레지스터(SR)에 접속되며, 제 2 단자는 상기 데이터 전송라인(DT)에 접속되며, 그리고 제 3 단자는 표시부의 해당 데이터 라인에 접속된다.
상기 스위치들(SW1 내지 SWm)은 상기 쉬프트 레지스터(SR)로부터 차례로 공급되는 제 1 내지 제 m 샘플링 스캔펄스(SP1 내지 SPm)에 따라 순차적으로 턴-온된다. 즉, 상기 제 1 내지 제 m 샘플링 스캔펄스(SP1 내지 SPm)는 제 1 스위치(SW1)부터 제 m 스위치까지(SWm) 차례로 공급되며, 이에 따라 상기 제 1 스위치(SW1)부터 제 m 스위치(SWm)까지 순차적으로 턴-온된다. 한편, 임의의 스위치가 턴-온상태일 때 나머지 스위치들은 턴-오프 상태를 유지한다.
이때, 턴-온된 스위치(SW1 내지 SWm)는 상기 데이터 전송라인(DT)에 충전된 아날로그 데이터 신호(Data)를 샘플링하여 표시부의 해당 데이터 라인에 공급한다. 이에 따라, 상기 표시부의 데이터 라인들(DL1 내지 DLm)에는 순차적으로 샘플링된 아날로그 데이터 신호들이 공급된다. 즉, 상기 데이터 라인들(DL1 내지 DLm)에는 한 수평기간(1H)동안 한 수평라인분의 아날로그 데이터 신호가 차례로 공급된다.
또한, 이 데이터 라인들(DL1 내지 DLm)에 공급된 샘플링된 아날로그 데이터 신호들은 임의의 하나의 게이트 라인에 공통으로 접속된 다수의 화소셀들에 순차적으로 공급된다. 이때, 상기 게이트 라인에는 한 수평기간동안 하이상태를 유지하는 게이트 신호(GS)가 공급된다.
도면에 도시하지 않았지만, 이 각 화소셀은 상기 게이트 라인과 해당 데이터 라인간에 접속된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소전극을 포함한다.
각 박막트랜지스터는 상기 게이트 라인으로부터의 하이상태의 게이트 신호(GS)에 응답하여 턴-온되어 해당 데이터 라인으로부터의 샘플링된 아날로그 데이터 신호를 화소전극에 공급한다.
이때, 제 1 스위치(SW1)가 가장 먼저 턴-온되므로, 제 1 데이터 라인(DL1)에 가장 먼저 샘플링된 아날로그 데이터 신호가 공급된다. 이에 따라, 상기 제 1 데이터 라인(DL1)에 접속된 제 1 화소셀이 가장 오랜 시간동안 샘플링된 아날로그 데이터 신호를 유지한다. 즉, 상기 제 1 화소셀의 박막트랜지스터는 샘플링된 아날로그 데이터 신호가 들어온 순간부터 거의 한 수평기간동안 턴-온상태를 유지하므로, 상기 제 1 화소셀의 데이터 유지시간이 가장 길다.
반면, 제 m 스위치(SWm)가 가장 나중에 턴-온되므로, 제 m 데이터 라인(DLm)에 가장 나중에 샘플링된 아날로그 데이터 신호가 공급된다. 이에 따라, 상기 제 m 데이터 라인(DLm)에 접속된 제 m 화소셀이 가장 짧은 시간동안 샘플링된 아날로그 데이터 신호를 유지한다. 즉, 상기 제 m 화소셀의 박막트랜지스터는 샘플링된 아날로그 데이터 신호가 들어온 순간으로부터 매우 짧은 시간동안 턴-온상태를 유지하고 바로 턴-오프되므로, 상기 제 m 화소셀의 데이터 유지시간이 가장 짧다.
이 유지시간의 차에 의해 각 화소셀들간에는 휘도차가 발생하여 화상의 품질이 떨어지는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 표시부의 데이터 라인들에 샘플링된 아날로그 데이터 신호를 동시에 공급하여 각 화소셀들간의 휘도차를 줄일 수 있는 표시장치의 구동회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시장치의 구동회로는, 화상에 대한 정보를 갖는 아날로그 데이터 신호가 공급되는 적어도 하나의 데이터 전송라인; 상기 데이터 전송라인으로부터의 정극성 및 부극성의 아날로그 데이터 신호를 순차적으로 샘플링하고, 상기 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하는 제 1 정극성 래치부; 상기 제 1 정극성 래치부로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 제 2 정극성 래치부; 상기 데이터 전송라인으로부터의 정극성 및 부극성의 아날로그 데이터 신호를 순차적으로 샘플링하고, 상기 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하는 제 1 부극성 래치부; 상기 제 1 부극성 래치부로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 제 2 부극성 래치부; 및, 상기 제 2 정극성 래치부로부터의 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들 중 정극성의 아날로그 데이터 신호들을 선택하고, 상기 제 2 부극성 래치로부터의 샘플링된 정극성 및 부극성 아날로그 데이터 신호들 중 부극성의 아날로그 데이터 신호들을 선택하여 표시부에 동시에 공급하는 선택부를 포함하여 구성됨을 그 특징으로 한다.
삭제
이하, 본 발명의 실시예에 따른 표시장치를 상세히 설명하면 다음과 같다.
삭제
도 3은 본 발명의 제 1 실시예에 따른 표시장치의 구동회로를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 표시장치의 구동회로는, 도 3에 도시된 바와 같이, 화상에 대한 정보를 갖는 아날로그 데이터 신호들(Data_R, Data_G, Data_B)을 전송하는 제 1 내지 제 3 데이터 전송라인(DT1 내지 DT3)과; 상기 데이터 전송라인들(DT1 내지 DT3)로부터의 아날로그 데이터 신호들(Data_R, Data_G, Data_B)을 차례로 샘플링하고, 상기 샘플링된 아날로그 데이터 신호들을 차례로 저장하는 제 1 래치부(301)와; 상기 제 1 래치부(301)로부터 샘플링된 아날로그 데이터 신호들을 공급받고, 상기 샘플링된 아날로그 데이터 신호들을 표시부(도시되지 않음)에 동시에 공급하는 제 2 래치부(302)를 포함한다.
상기 표시부는 일방향으로 배열된 다수의 게이트 라인들과, 상기 게이트 라인들에 수직하도록 배열된 다수의 데이터 라인들(DL1 내지 DLm)과, 상기 게이트 라인들과 데이터 라인들(DL1 내지 DLm)에 의해 정의된 각 화소영역마다 형성된 화소셀을 포함한다. 각 화소셀은 해당 게이트 라인 및 해당 데이터 라인에 접속되며, 상기 해당 데이터 라인에 공급된 아날로그 데이터 신호에 따라 단위 화상을 표시한다.
상기 화소셀은 해당 게이트 라인으로부터의 게이트 신호에 따라 턴-온되어 해당 데이터 라인으로부터의 아날로그 데이터 신호를 스위칭하는 박막트랜지스터와, 상기 박막트랜지스터로부터 스위칭된 아날로그 데이터 신호를 공급받는 화소전극과, 상기 화소전극과 대향하도록 위치하며 공통전압이 공급되는 공통전극과, 상기 공통전극과 상기 화소전극 사이에 형성된 액정층을 포함한다. 상기 액정층은 상기 공통전극과 화소전극간의 전압차에 의해 발생되는 전계의 크기에 따라 다른 광 투과율을 나타낸다.
상기 제 1 내지 제 3 데이터 전송라인(DT1 내지 DT3)은 타이밍 콘트롤러(도시되지 않음)로부터 공급되는 아날로그 데이터 신호들(Data_R, Data_G, Data_B)을 상기 제 1 래치부(301)에 전송하기 위한 라인으로서, 이 제 1 데이터 전송라인(DT1)에는 적색에 대한 정보를 나타내는 제 1 아날로그 데이터 신호(Data_R)가 공급되고, 상기 제 2 데이터 전송라인(DT2)에는 녹색에 대한 정보를 나타내는 제 2 아날로그 데이터 신호(Data_G)가 공급되며, 그리고 상기 제 3 데이터 전송라 인(DT3)에는 청색에 대한 정보를 나타내는 제 3 아날로그 데이터 신호(Data_B)가 공급된다.
본 발명의 제 1 실시예에서는 한 개 이상의 데이터 전송라인을 사용할 수 있다. 상기 데이터 전송라인이 한 개일 경우, 제 1 내지 제 3 아날로그 데이터 신호(Data_R, Data_G, Data_B)는 상기 데이터 전송라인에 순차적으로 공급된다.
상기 제 1 래치부(301)는 상기 제 1 내지 제 3 데이터 전송라인(DT1 내지 DT3)으로부터의 제 1 내지 제 3 아날로그 데이터 신호(Data_R, Data_G, Data_B)를 공급받아 이들을 차례로 샘플링하는 샘플링부(301a)와, 그리고 상기 샘플링부(301a)로부터의 샘플링된 아날로그 데이터 신호들을 차례로 저장하고, 버퍼링하여 출력하는 제 1 버퍼부(301b)를 포함한다.
상기 제 2 래치부(302)는 상기 제 1 버퍼부(301b)에 저장된 샘플링된 아날로그 데이터 신호들을 동시에 출력시키는 출력 제어부(302a)와, 그리고 상기 출력 제어부(302a)로부터 출력되는 샘플링된 아날로그 데이터 신호들을 버퍼링하여 상기 표시부에 공급하는 제 2 버퍼부(302b)를 포함한다.
여기서, 상기 샘플링부(301a), 제 1 버퍼부(301b), 출력 제어부(302a), 및 제 2 버퍼부(302b)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 도 3의 샘플링부, 제 1 버퍼부, 출력 제어부, 및 제 2 버퍼부의 구체적인 구성을 나타낸 도면이고, 도 5는 도 4의 샘플링부 및 출력 제어부에 공급되는 각종 제어신호의 타이밍도이다.
도 4에 도시된 바와 같이, 샘플링부(301a)는 다수의 샘플링 스위치들(SS1 내 지 SSm)을 포함하며, 제 1 버퍼부(301b)는 다수의 버퍼들(B1 내지 Bm)을 포함하며, 출력 제어부(302a)는 다수의 출력 스위치들(OS1 내지 OSm)을 포함하며, 그리고 제 2 버퍼부(302b)는 다수의 버퍼들(B1` 내지 Bm`)을 포함한다.
상기 샘플링부(301a)에 구비된 각 샘플링 스위치(SS1 내지 SSm)는 쉬프트 레지스터(도시되지 않음)로부터 차례로 공급되는 제 1 내지 제 m 샘플링 스캔펄스(SP1 내지 SPm)에 응답하여 차례로 턴-온된다. 즉, 제 1 샘플링 스캔펄스(SP1)에 따라 제 1 샘플링 스위치(SS1)가 한 수평기간(1H : Horizontal time)내에서 가장 먼저 턴-온되고, 다음으로 제 2 샘플링 스캔펄스(SP2)에 따라 제 2 샘플링 스위치(SS2)가 한 수평기간내에서 두 번째로 턴-온되고, 다음으로, 제 3 샘플링 스캔펄스(SP3)에 따라 제 3 샘플링 스위치(SS3)가 한 수평기간내에서 세 번째로 턴-온되고, ..., 마지막으로 제 m 샘플링 스캔펄스(SPm)에 따라 제 m 스위치가 한 수평기간내에서 m번째로 턴-온된다. 한편, 어느 하나의 샘플링 스위치가 턴-온될 때 나머지 샘플링 스위치들(SS1 내지 SSm)은 턴-오프상태를 유지한다.
각 샘플링 스위치(SS1 내지 SSm)의 게이트단자는 쉬프트 레지스터에 접속되며, 소스단자는 제 1 내지 제 3 데이터 전송라인(DT1 내지 DT3)들 중 하나에 접속되며, 그리고 드레인단자는 제 1 버퍼부(301b)에 구비된 해당 버퍼의 입력단자에 접속된다.
상기 샘플링 스위치들(SS1 내지 SSm) 중 3k+1 번째 스위치들(SS1, SS4, SS7, ..., SSm-2)은 제 1 아날로그 데이터 신호(Data_R)를 샘플링하기 위한 스위치들이고, 3k+2 번째 스위치들(SS2, SS5, SS8, ..., SSm-1)을 제 2 아날로그 데이터 신호(Data_G)를 샘플링하기 위한 스위치들이고, 그리고 3k+3 번째 스위치들(SS3, SS6, SS9, ..., SSm)을 제 3 아날로그 데이터 신호(Data_B)를 샘플링하기 위한 스위치들이다.
따라서, 상기 3k+1 번째 스위치들(SS1, SS4, SS7, ..., SSm-2)의 각 소스단자는 상기 제 1 아날로그 데이터 신호(Data_R)를 전송하는 제 1 데이터 전송라인(DT1)에 공통으로 접속되며, 상기 3k+2 번째 스위치들(SS2, SS5, SS8, ..., SSm-1)의 각 소스단자는 상기 제 2 아날로그 데이터 신호(Data_G)를 전송하는 제 2 데이터 전송라인(DT2)에 공통으로 접속되며, 그리고 상기 3k+3 번째 스위치들(SS3, SS6, SS9, ..., SSm)의 각 소스단자는 상기 제 3 아날로그 데이터 신호(Data_B)를 전송하는 제 3 데이터 전송라인(DT3)에 공통으로 접속된다.
한편, 표시부에 구비된 액정층의 열화를 방지하기 위해, 각 화소셀에는 정극성의 아날로그 데이터 신호 및 부극성의 아날로그 데이터 신호가 교번하여 공급된다. 이러한 반전구동 방식으로는 라인 반전, 컬럼 반전, 프레임 반전, 및 도트 반전 구동방식이 있다.
라인 반전 구동방법은, X축 방향으로 배열된 화소셀들에는 동일한 극성의 아날로그 데이터 신호를 공급하고, Y축 방향으로 인접하여 배열된 화소셀에는 서로 반전된 극성의 아날로그 데이터 신호를 공급하는 방식이다.
컬럼 반전 구동방법은, Y축 방향으로 배열된 화소셀들에는 동일한 극성의 아날로그 데이터 신호를 공급하고, X축 방향으로 인접하여 배열된 화소셀들에는 서로 반전된 극성의 아날로그 데이터 신호를 공급하는 방식이다.
프레임 반전 구동방법은, 프레임 기간을 단위로 모든 화소셀들에 정극성의 아날로그 데이터 신호와 부극성의 아날로그 데이터 신호를 교번하여 공급하는 방식이다.
도트 반전 구동방법은, X축 및 Y축 방향으로 인접하여 배열된 화소셀들에 서로 반전된 극성의 아날로그 데이터 신호를 공급하는 방식이다.
본 발명의 제 1 실시예에 따른 표시장치의 구동회로는, 상기 열거한 반전구동 방법 중 하나의 방법으로 표시장치를 구동한다.
이를 위해, 상기 제 1 내지 제 3 아날로그 데이터 신호(Data_R, Data_G, Data_B)는 일정 주기마다 정극성 및 부극성을 나타낸다. 정극성의 아날로그 데이터 신호는 공통전압에 대하여 더 높은 전압을 갖는 신호를 의미하며, 부극성의 아날로그 데이터 신호는 상기 공통전압에 대하여 더 낮은 전압을 갖는 신호를 의미한다.
여기서, 서로 인접한 데이터 전송라인간은 서로 다른 극성의 아날로그 데이터 신호를 전송한다. 이에 따라, 서로 인접한 샘플링 스위치는 서로 다른 극성의 아날로그 데이터 신호를 전송한다.
한편, 상기 데이터 전송라인이 하나일 경우, 상기 데이터 전송라인에는 제 1 내지 제 3 아날로그 데이터 신호(Data_R, Data_G, Data_B)가 순차적으로 공급된다. 이때, 서로 인접한 기간에 공급되는 아날로그 데이터 신호는 서로 반전된 극성을 나타낸다.
출력 제어부(302a)에 구비된 출력 스위치들(OS1 내지 OSm)은 외부로부터의 라인 패스 신호(LPS)에 따라 동시에 턴-온되어 제 1 버퍼부(301b)의 버퍼들(B1 내 지 Bm)에 저장된 샘플링된 아날로그 데이터 신호들을 동시에 출력하고, 이들을 각 제 2 버퍼부(302b)의 버퍼들(B1` 내지 Bm`)에 동시에 공급한다.
이를 위해, 상기 각 출력 스위치(OS1 내지 OSm)의 게이트단자는 상기 라인 패스 신호(LPS)를 전송하는 전송라인에 공통으로 접속되며, 소스단자는 제 1 버퍼부(301b)에 구비된 해당 버퍼의 출력단자에 접속되며, 그리고 드레인단자는 제 2 버퍼부(302b)에 구비된 해당 버퍼의 입력단자에 접속된다.
상기 제 2 버퍼부(302b)에 구비된 각 버퍼(B1` 내지 Bm`)는 각 출력 스위치(OS1 내지 OSm)를 통해 공급된 샘플링된 아날로그 데이터 신호들을 버퍼링하여 표시부의 각 데이터 라인에 동시에 공급한다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 표시장치의 구동회로의 구동방법을 상세히 설명하면 다음과 같다.
타이밍 콘트롤러로는 제 1 내지 제 3 아날로그 데이터 신호(Data_R, Data_G, Data_B)를 타이밍에 맞추어 제 1 내지 제 3 데이터 전송라인(DT1 내지 DT3)에 공급한다. 즉, 상기 타이밍 콘트롤러는 제 1 아날로그 데이터 신호(Data_R)를 제 1 데이터 전송라인(DT1)에 공급하며, 제 2 아날로그 데이터 신호(Data_G)를 제 2 데이터 전송라인(DT2)에 공급하며, 그리고 제 3 아날로그 데이터 신호(Data_B)를 제 3 데이터 전송라인(DT3)에 공급한다.
그리고, 쉬프트 레지스터는 상기 타이밍에 맞추어 각 샘플링 스위치(SS1 내지 SSm)에 순차적으로 샘플링 스캔펄스(SP1 내지 SPm)를 공급한다.
즉, 상기 쉬프트 레지스터는 매 수평기간마다 제 1 내지 제 m 샘플링 스캔펄 스(SP1 내지 SPm)를 순차적으로 출력한다. 그리고, 이들을 제 1 내지 제 m 샘플링 스위치(SS1 내지 SSm)에 차례로 공급함으로써 상기 제 1 내지 제 m 샘플링 스위치(SS1 내지 SSm)를 한 수평기간내에에 차례로 턴-온시킨다.
여기서, 턴-온된 샘플링 스위치는 자신이 접속된 해당 데이터 전송라인으로부터의 아날로그 데이터 신호를 샘플링한다.
구체적으로, 상기 제 1 데이터 전송라인(DT1)에 접속된 제 1 샘플링 스위치(SS1), 제 4 샘플링 스위치(SS4), 제 7 샘플링 스위치(SS7), ... 및 제 m-2 샘플링 스위치(SSm-2)는 제 1 데이터 전송라인(DT1)으로부터의 제 1 아날로그 데이터 신호(Data_R)를 샘플링한다. 즉, 3k+1 번째 샘플링 스위치들(SS1, SS4, SS7, ..., SSm-2)은 상기 제 1 아날로그 데이터 신호(Data_R)를 샘플링한다.
이때, 상기 표시장치의 구동회로가 컬럼 반전 구동을 한다고 가정한다면, 상기 제 1 아날로그 데이터 신호(Data_R)는 정극성과 부극성을 교번하여 나타내게 된다.
여기서, 상기 3k+1 번째 샘플링 스위치들(SS1, SS4, SS7, ..., SSm-2) 중 6k+1 번째 샘플링 스위치들(SS1, SS7, SS13, ..., SSm-5)이 턴-온되는 각 타이밍에 상기 제 1 데이터 전송라인(DT1)에 정극성의 제 1 아날로그 데이터 신호(Data_R)가 공급된다. 그리고, 6k+4 번째 샘플링 스위치들(SS4, SS10, SS16, ..., SSm-2)이 턴-온되는 각 타이밍에 상기 제 1 데이터 전송라인(DT1)에는 부극성의 제 1 아날로그 데이터 신호(Data_R)가 공급된다.
제 2 데이터 전송라인(DT2)에 접속된 제 2 샘플링 스위치(SS2), 제 5 샘플링 스위치(SS5), 제 8 샘플링 스위치(SS8), ..., 및 제 m-1 샘플링 스위치(SSm-1)는 제 2 데이터 전송라인(DT2)으로부터의 제 2 아날로그 데이터 신호(Data_G)를 샘플링한다. 즉, 3k+2 번째 샘플링 스위치들(SS2, SS5, SS8, ..., SSm-1)은 상기 제 2 아날로그 데이터 신호(Data_G)를 샘플링한다.
이때, 상기 제 2 아날로그 데이터 신호(Data_G)도 정극성 및 부극성을 교번하여 나타낸다.
여기서, 상기 3k+2 번째 샘플링 스위치들(SS2, SS5, SS8, ..., SSm-1) 중 6k+2 번째 샘플링 스위치들(SS2, SS8, SS14, ..., SSm-4)이 턴-온되는 각 타이밍에 상기 제 2 데이터 전송라인(DT2)에 부극성의 제 2 아날로그 데이터 신호(Data_G)가 공급된다. 그리고, 6k+5 번째 샘플링 스위치들(SS5, SS11, SS17, ..., SSm-1)이 턴-온되는 각 타이밍에 상기 제 2 데이터 전송라인(DT2)에는 정극성의 제 2 아날로그 데이터 신호(Data_G)가 공급된다.
그리고, 제 3 데이터 전송라인(DT3)에 접속된 제 3 샘플링 스위치(SS3), 제 6 샘플링 스위치(SS6), 제 9 샘플링 스위치(SS9), ..., 및 제 m 샘플링 스위치(SSm)는 제 2 데이터 전송라인(DT2)으로부터의 제 2 아날로그 데이터 신호(Data_G)를 샘플링한다. 즉, 3k+3 번째 샘플링 스위치들(SS3, SS6, SS9, ..., SSm)은 상기 제 3 아날로그 데이터 신호(Data_B)를 샘플링한다.
이때, 상기 제 3 아날로그 데이터 신호(Data_B)도 정극성 및 부극성을 교번하여 나타낸다.
여기서, 상기 3k+3 번째 샘플링 스위치들(SS3, SS6, SS9, ..., SSm) 중 6k+3 번째 샘플링 스위치들(SS3, SS9, SS15, ..., SSm-3)이 턴-온되는 각 타이밍에 상기 제 3 데이터 전송라인(DT3)에 정극성의 제 3 아날로그 데이터 신호(Data_B)가 공급된다. 그리고, 6k+6 번째 샘플링 스위치들(SS6, SS12, SS18, ..., SSm)이 턴-온되는 각 타이밍에 상기 제 3 데이터 전송라인(DT3)에는 부극성의 제 3 아날로그 데이터 신호(Data_B)가 공급된다.
이에 따라, 서로 인접한 샘플링 스위치는 서로 다른 극성의 아날로그 데이터 신호를 샘플링한다.
즉, 기수번째 샘플링 스위치들(SS1, SS3, ..., SSm-1)은 정극성의 아날로그 데이터 신호를 샘플링하고, 우수번째 샘플링 스위치들(SS2, SS4, ..., SSm)을 부극성의 아날로그 데이터 신호를 샘플링한다.
이와 같이 샘플링 스위치들(SS1 내지 SSm)에 의해 순차적으로 샘플링된 아날로그 데이터 신호들은 제 1 버퍼부(301b)에 구비된 버퍼들(B1 내지 Bm)들에 순차적으로 공급되어 저장된다.
즉, 먼저 제 1 샘플링 스위치(SS1)에 의해 샘플링된 제 1 아날로그 데이터 신호가 제 1 버퍼(B1)에 저장되며, 이후 제 2 샘플링 스위치(SS2)에 의해 샘플링된 제 2 아날로그 데이터 신호가 제 2 버퍼(B2)에 저장되며, 이후 제 3 샘플링 스위치(SS3)에 의해 샘플링된 제 3 아날로그 데이터 신호가 제 3 버퍼(B3)에 저장되며, ..., 마지막으로 제 m 샘플링 스위치(SSm)에 의해 샘플링된 제 3 아날로그 데이터 신호가 제 m 버퍼(Bm)에 저장된다.
이어서, 출력 제어부(302a)가 동작한다. 즉, 상기 출력 제어부(302a)에 구비 된 출력 스위치들(OS1 내지 OSm)이 외부로부터의 라인 패스 신호(LPS)에 의해 동시에 턴-온된다.
상기 라인 패스 신호(LPS)는 한 수평기간 이후, 즉 마지막 샘플링 스위치(제 m 샘플링 스위치(SSm))가 턴-온된 이후에 상기 출력 스위치들(OS1 내지 OSm)에 동시에 제공된다.
즉, 상기 라인 패스 신호(LPS)는 제 m 샘플링 스캔펄스(SPm)의 출력시점 이후에 출력되어 상기 출력 스위치들(OS1 내지 OSm)의 게이트단자에 동시에 공급된다. 각 수평기간 사이에는 마진 기간이 존재하는데, 상기 라인 패스 신호(LPS)는 각 마진 기간에 출력된다.
상기 턴-온된 출력 스위치들(OS1 내지 OSm)은 상기 제 1 버퍼부(301b)의 버퍼들(B1 내지 Bm)에 저장된 샘플링된 아날로그 데이터 신호들을 동시에 출력시킨다. 이 출력 스위치들(OS1 내지 OSm)을 통해 출력된 각 샘플링된 아날로그 데이터 신호는 제 2 버퍼부(302b)에 구비된 각 버퍼(B1` 내지 Bm`)에 각각 공급된다. 그리고, 이 제 2 버퍼부(302b)의 버퍼들(B1` 내지 Bm`)은 상기 샘플링된 아날로그 데이터 신호들을 버퍼링하여 표시부의 데이터 라인들(DL1 내지 DLm)에 동시에 공급한다.
즉, 제 1 버퍼(B1`)는 샘플링된 제 1 아날로그 데이터 신호를 버퍼링하여 제 1 데이터 라인(DL1)에 공급하며, 제 2 버퍼(B2`)는 샘플링된 제 2 아날로그 데이터 신호를 버퍼링하여 제 2 데이터 라인(DL2)에 공급하며, 제 3 버퍼(B3`)는 제 3 아날로그 데이터 신호를 버퍼링하여 제 3 데이터 라인(DL3`)에 공급하며, ..., 제 m 버퍼(Bm`)는 제 3 아날로그 데이터 신호(Data_B)를 버퍼링하여 제 m 데이터 라인(DLm)에 공급한다.
여기서, 제 1 내지 제 m 데이터 라인(DL1 내지 DLm)에는 각 샘플링된 아날로그 데이터 신호가 동시에 공급되므로, 각 데이터 라인간의 충전시점 및 충전기간이 모두 동일하게 된다. 이때, 상기 기수번째 데이터 라인(DL1, DL3, DL5, ..., DLm-1)에는 샘플링된 정극성의 아날로그 데이터 신호가 충전되고, 우수번째 데이터 라인(DL2, DL4, DL6, ..., DLm)에는 샘플링된 부극성의 아날로그 데이터 신호가 충전된다.
그러면, 표시부의 화소셀은 해당 데이터 라인으로부터의 샘플링된 아날로그 데이터 신호에 따른 단위 화상을 표시한다. 이때, 수평방향으로 인접한 화소셀들은 반전된 극성을 나타낸다.
이와 같은 방식으로 표시부의 한 수평라인분의 화소셀들이 한 수평기간동안 동시에 샘플링된 아날로그 데이터 신호들을 공급받아 화상을 표시한다. 이 다수의 수평기간동안의 동작을 통해 한 프레임 기간이 완료되면, 다음번째 프레임 기간이 시작된다.
다음번째 프레임 기간에는 상기 제 1 내지 제 3 데이터 전송라인(DT1 내지 DT3)에 공급되는 제 1 내지 제 3 아날로그 데이터 신호(Data_R, Data_G, Data_B)의 극성이 반전되므로, 다음 프레임 기간동안에 6k+1 번째 샘플링 스위치들(SS1, SS7, SS13, ..., SSm-5)은 부극성의 제 1 아날로그 데이터 신호(Data_R)를 샘플링하고, 6k+4 번째 샘플링 스위치들(SS4, SS10, SS16, ..., SSm-2)은 정극성의 제 2 아날로 그 데이터 신호(Data_G)를 샘플링한다.
그리고, 6k+2 번째 샘플링 스위치들(SS2, SS8, SS14, ..., SSm-4)은 정극성의 제 2 아날로그 데이터 신호(Data_G)를 샘플링하고, 6k+5 번째 샘플링 스위치들(SS5, SS11, SS17, ..., SSm-1)은 부극성의 제 2 아날로그 데이터 신호(Data_G)를 샘플링한다.
그리고, 6k+3 번째 샘플링 스위치들(SS3, SS9, SS15, ..., SSm-3)을 부극성의 제 3 아날로그 데이터 신호(Data_B)를 샘플링하고, 6k+6 번째 샘플링 스위치들(SS6, SS12, SS18, ..., SSm)은 정극성의 제 3 아날로그 데이터 신호(Data_B)를 샘플링한다.
이에 따라 다음번째 프레임 기간동안 기수번째 데이터 라인(DL1, DL3, DL5, ..., DLm-1)에는 샘플링된 부극성의 아날로그 데이터 신호가 공급되고, 우수번째 데이터 라인(DL2, DL4, DL6, ..., DLm)에는 샘플링된 정극성의 아날로그 데이터 신호가 공급된다.
한편, 상기 라인 패스 신호(LPS)는 상기 제 m 샘플링 스캔펄스(SPm)에 동기되어 출력될 수 도 있다. 즉, 상기 제 m 샘플링 스캔펄스(SPm)와 상기 라인 패스 신호(LPS)가 동시에 출력될 수 도 있다. 이와 같은 경우, 제 m 샘플링 스위치(SSm)에 의해 제 3 아날로그 데이터 신호(Data_B)가 샘플링되어 제 m 버퍼(Bm)에 저장되는 시점에 제 1 내지 제 m 버퍼(B1 내지 Bm)에 저장된 모든 샘플링된 아날로그 데이터 신호들이 동시에 출력된다. 이 라인 패스 신호(LPS)는 상기 타이밍 콘트롤러부터 생성될 수 있다.
한편, 상술한 제 1 버퍼부(301b)의 버퍼들(B1 내지 Bm) 및 제 2 버퍼부(302b)의 버퍼들(B1` 내지 Bm`)은 아날로그 버퍼(Analog buffer)로서, 모두 동일한 동작범위를 갖는다. 즉, 상기 버퍼들(B1 내지 Bm, B1` 내지 Bm`)은 샘플링된 정극성의 아날로그 데이터 신호 및 샘플링된 부극성의 아날로그 데이터 신호를 버퍼링하여야 하기 때문에 부극성의 아날로그 데이터 신호의 최대 계조전압으로부터 정극성의 아날로그 데이터 신호의 최대 계조전압까지 스윙하는 전원을 공급받는다.
예를들어, 부극성의 아날로그 데이터 신호의 최소 계조전압이 -1[V]이고 최대 계조전압이 -5[V]라고 가정하고, 정극성의 아날로그 데이터 신호의 최소 계조전압이 +1[V]이고 최대 계조전압이 +5[V]라고 가정하면, 상기 전원은 -5[V]에서 +5[V]까지 스윙하여야 한다. 이로 같이 상기 전원의 스윙폭이 커짐에 따라 각 버퍼들(B1 내지 Bm, B1` 내지 Bm`)의 소비전력이 다소 증가하게 된다.
이하 본 발명의 제 2 실시예를 통해 상기 버퍼들의 소비전력을 줄일 수 있는 표시장치의 구동회로를 설명하면 다음과 같다.
도 6은 본 발명의 제 2 실시예에 따른 표시장치의 구동회로를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 표시장치의 구동회로는, 도 6에 도시된 바와 같이, 화상에 대한 정보를 갖는 아날로그 데이터 신호들(Data_RO, Data_GO, Data_BO, Data_RE, Data_GE, Data_BE)을 전송하는 제 1 내지 제 6 데이터 전송라인(DT1 내지 DT6)과, 상기 데이터 전송라인들(DT1 내지 DT6)로부터의 아날로그 데이터 신호들 중 정극성의 아날로그 데이터 신호들을 처리하는 정극성 데이터 처리 부(601)와, 상기 데이터 전송라인들(DT1 내지 DT6)로부터의 아날로그 데이터 신호들 중 부극성의 아날로그 데이터 신호들을 처리하는 부극성 데이터 처리부(602)와, 상기 정극성 데이터 처리부(601)로부터의 샘플링된 정극성의 아날로그 데이터 신호들의 일부를 선택하고, 상기 부극성의 데이터 처리부로부터의 샘플링된 부극성의 아날로그 데이터 신호들의 일부를 선택하여 표시부에 동시에 공급하는 선택부(603)를 포함한다.
상기 제 1 내지 제 6 데이터 전송라인(DT1 내지 DT6)들 중 제 1 내지 제 3 데이터 전송라인들(DT1 내지 DT3)에는 제 1 내지 제 3 기수 아날로그 데이터 신호들(Data_RO, Data_GO, Data_BO)이 공급되며, 상기 제 4 내지 제 6 데이터 전송라인(DT4 내지 DT6)에는 제 1 내지 제 3 우수 아날로그 데이터 신호들(Data_RE, Data_GE, Data_BE)이 공급된다.
즉, 제 1 기수 및 제 1 우수 아날로그 데이터 신호들(Data_RO, Data_RE)은 적색에 대한 정보를 갖는 신호들이고, 제 2 기수 및 제 2 우수 아날로그 데이터 신호들(Data_GO, Data_GE)은 녹색에 대한 정보를 갖는 신호들이고, 그리고 제 3 기수 및 제 3 우수 아날로그 데이터 신호들(Data_BO, Data_BE)을 청색에 대한 정보를 갖는 신호들이다.
본 발명의 제 2 실시예에서는 상기 아날로그 데이터 신호들을 우수와 기수로 나누어 6개의 데이터 전송라인을 통해 전송시킴으로써 EMI(electromagnetic interference)를 감소시킬 수 있다.
물론, 본 발명의 제 2 실시예에 따른 표시장치의 구동회로는, 적어도 한 개 이상의 데이터 전송라인 또는 상술한 바와 같이 세 개의 데이터 전송라인을 가질 수 있다.
상기 정극성 데이터 처리부(601)는 상기 데이터 전송라인들(DT1 내지 DT6)로부터 정극성의 아날로그 데이터 신호 및 부극성의 아날로그 데이터 신호를 샘플링하고, 이 샘플링된 정극성의 아날로그 데이터 신호들 및 부극성의 아날로그 데이터 신호들을 선택부(603)에 공급한다.
그리고, 부극성 데이터 처리부(602)는 상기 데이터 전송라인들(DT1 내지 DT6)로부터 정극성의 아날로그 데이터 신호 및 부극성의 아날로그 데이터 신호를 샘플링하고, 이 샘플링된 정극성의 아날로그 데이터 신호들 및 부극성의 아날로그 데이터 신호들을 선택부(603)에 공급한다.
상기 정극성 데이터 처리부(601)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 7은 도 6의 정극성 데이터 처리부의 상세구성도이다.
정극성 데이터 처리부(601)는, 도 7에 도시된 바와 같이, 상기 데이터 전송라인들(DT1 내지 DT6)로부터의 정극성 및 부극성의 아날로그 데이터 신호를 순차적으로 샘플링하고, 상기 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하는 제 1 정극성 래치부(PL1)와, 상기 제 1 정극성 래치부(PL1)로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 제 2 정극성 래치부(PL2)를 포함한다.
상기 제 1 정극성 래치부(PL1)는, 도 7에 도시된 바와 같이, 정극성 샘플링 부(701), 제 1 정극성 버퍼부(702)를 포함한다. 상기 정극성 샘플링부(701) 및 제 1 정극성 버퍼부(702)는 상술한 제 1 실시예의 제 1 래치부(301)에 구비된 샘플링부(301a) 및 제 1 버퍼부(301b)와 동일하다.
상기 제 2 정극성 래치부(PL2)는 정극성 출력 제어부(703), 및 제 2 정극성 버퍼부(704)를 포함한다. 상기 정극성 출력 제어부(703) 및 제 2 정극성 버퍼부(704)는 상술한 제 1 실시예의 제 2 래치부(302)에 구비된 출력 제어부(302a) 및 제 2 버퍼부(302b)와 동일하다.
단, 제 2 정극성 버퍼부(704)로부터 출력된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들은 선택부(603)로 공급된다.
상기 정극성 샘플링부(701)는 제 1 내지 제 6 데이터 전송라인(DT1 내지 DT6)으로부터의 정극성 및 부극성의 아날로그 데이터 신호들를 공급받아 이들을 차례로 샘플링한다.
상기 제 1 정극성 버퍼부(702)는 정극성 샘플링부(701)로부터의 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하고 버퍼링하여 출력한다.
상기 정극성 출력 제어부(703)는 상기 제 1 정극성 버퍼부(702)에 저장된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력시킨다.
상기 제 2 정극성 버퍼부(704)는 정극성 출력 제어부(703)로부터 출력되는 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급한다.
상기 부극성 데이터 처리부(602)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 8은 도 6의 부극성 데이터 처리부의 상세구성도이다.
부극성 데이터 처리부(602)는, 도 8에 도시된 바와 같이, 상기 데이터 전송라인들(DT1 내지 DT6)로부터의 정극성 및 부극성의 아날로그 데이터 신호들을 순차적으로 샘플링하고, 상기 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하는 제 1 부극성 래치부(NL1)와, 상기 제 1 부극성 래치부(NL1)로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 제 2 부극성 래치부(NL2)를 포함한다.
상기 제 1 부극성 래치부(NL1)는 부극성 샘플링부(801) 및 제 1 부극성 버퍼부(802)를 포함한다. 상기 부극성 샘플링부(801) 및 제 1 부극성 버퍼부(802)는 상술한 제 1 실시예의 제 1 래치(301)에 구비된 샘플링부(301a) 및 제 1 버퍼부(301b)와 동일하다.
상기 제 2 부극성 래치부(NL2)는 부극성 출력 제어부(803) 및 제 2 부극성 버퍼부(804)를 포함한다. 상기 부극성 출력 제어부(803) 및 제 2 부극성 버퍼부(804)는 상술한 제 1 실시예의 제 2 래치(302)에 구비된 출력 제어부(302a) 및 제 2 버퍼부(302b)와 동일하다.
단, 제 2 부극성 버퍼부(804)로부터 출력된 샘플링된 부극성의 아날로그 데이터 신호들은 선택부(603)에 공급된다.
상기 부극성 샘플링부(801)는 제 1 내지 제 6 데이터 전송라인(DT1 내지 DT6)으로부터의 아날로그 데이터 신호들을 공급받아 이들을 차례로 샘플링한다.
상기 제 1 부극성 버퍼부(802)는 부극성 샘플링부(801)로부터의 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하고 버퍼링하여 출력한다.
상기 부극성 출력 제어부(803)는 상기 제 1 부극성 버퍼부(802)에 저장된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력시킨다.
상기 제 2 부극성 버퍼부(804)는 부극성 출력 제어부(803)로부터 출력되는 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급한다.
여기서, 상기 정극성 및 부극성 샘플링부(701, 801), 제 1 정극성 및 제 1 부극성 버퍼부(702, 802), 정극성 및 부극성 출력 제어부(803), 및 제 2 정극성 및 제 2 부극성 버퍼부(704, 804)를 좀 더 구체적으로 설명하면 다음과 같다.
도 9는 도 7 및 도 8의 정극성 및 부극성 샘플링부, 제 1 정극성 및 제 1 부극성 버퍼부, 정극성 및 부극성 출력 제어부, 및 제 2 정극성 및 제 2 부극성 버퍼부의 상세 구성도이고, 도 10은 도 9의 각 구성요소에 공급되는 각종 제어신호의 타이밍도이다.
도 9에 도시된 바와 같이, 정극성 샘플링부(701)는 다수의 정극성 샘플링 스위치들(SS1 내지 SSm)을 포함하며, 제 1 정극성 버퍼부(702)는 다수의 정극성 버퍼들(H1 내지 Hm)을 포함하며, 정극성 출력 제어부(703)는 다수의 정극성 출력 스위치들(OS1 내지 OSm)을 포함하며, 그리고 제 2 정극성 버퍼부(704)는 다수의 정극성 버퍼들(H1` 내지 Hm`)을 포함한다.
상기 정극성 샘플링부(701)에 구비된 각 정극성 샘플링 스위치(SS1 내지 SSm)는, 도 10에 도시된 바와 같이, 쉬프트 레지스터로부터 차례로 공급되는 제 1 내지 제 m 샘플링 스캔펄스(SP1 내지 SPm)에 응답하여 차례로 턴-온된다.
즉, 제 1 샘플링 스캔펄스(SP1)에 따라 제 1 정극성 샘플링 스위치(SS1)가 한 수평기간내에서 가장 먼저 턴-온되고, 다음으로 제 2 샘플링 스캔펄스(SP2)에 따라 제 2 정극성 샘플링 스위치(SS2)가 한 수평기간내에서 두 번째로 턴-온되고, 다음으로, 제 3 샘플링 스캔펄스(SP3)에 따라 제 3 정극성 샘플링 스위치(SS3)가 한 수평기간내에서 세 번째로 턴-온되고, ..., 마지막으로 제 m 샘플링 스캔펄스(SPm)에 따라 제 m 정극성 스위치(SSm)가 한 수평기간내에서 m번째로 턴-온된다.
한편, 어느 하나의 정극성 샘플링 스위치가 턴-온될 때 나머지 정극성 샘플링 스위치들은 턴-오프상태를 유지한다.
각 정극성 샘플링 스위치(SS1 내지 SSm)의 게이트단자는 쉬프트 레지스터에 접속되며, 소스단자는 제 1 내지 제 6 데이터 전송라인(DT1 내지 DT6)들 중 하나에 접속되며, 그리고 드레인단자는 해당 정극성 버퍼(제 1 정극성 버퍼부(702)의 정극성 버퍼)의 입력단자에 접속된다.
상기 정극성 샘플링 스위치들(SS1 내지 SSm) 중 6k+1 번째 정극성 샘플링 스위치들(SS1, SS7, SS13, ..., SSm-5)은 제 1 기수 아날로그 데이터 신호(Data_RO)를 샘플링하기 위한 스위치들이고, 6k+2 번째 정극성 샘플링 스위치들(SS2, SS8, SS14, ..., SSm-4)은 제 2 기수 아날로그 데이터 신호(Data_GO)를 샘플링하기 위한 스위치들이고, 6k+3 번째 정극성 샘플링 스위치들(SS3, SS9, SS15, ..., SSm-3)은 제 3 기수 아날로그 데이터 신호(Data_BO)를 샘플링하기 위한 스위치들이고, 6k+4 번째 정극성 샘플링 스위치들(SS4, SS10, SS16, ..., SSm-2)은 제 1 우수 아날로그 데이터 신호(Data_RE)를 샘플링하기 위한 스위치들이고, 6k+5 번째 정극성 샘플링 스위치들(SS5, SS11, SS17, ..., SSm-1)은 제 2 우수 아날로그 데이터 신호(Data_GE)를 샘플링하기 위한 스위치들이고, 그리고 6k+6 번째 정극성 샘플링 스위치들(SS6, SS12, SS18, ..., SSm)은 제 3 우수 아날로그 데이터 신호(Data_BE)를 샘플링하기 위한 스위치들이다(k는 0을 포함한 자연수).
따라서, 상기 6k+1 번째 정극성 샘플링 스위치들(SS1, SS7, SS13, ..., SSm-5)의 각 소스단자는 상기 제 1 기수 아날로그 데이터 신호(Data_RO)를 전송하는 제 1 데이터 전송라인(DT1)에 공통으로 접속되며, 상기 6k+2 번째 정극성 샘플링 스위치들(SS2, SS8, SS14, ..., SSm-4)의 각 소스단자는 상기 제 2 기수 아날로그 데이터 신호(Data_GO)를 전송하는 제 2 데이터 전송라인(DT2)에 공통으로 접속되며, 상기 6k+3 번째 정극성 샘플링 스위치들(SS3, SS9, SS15, ..., SSm-3)의 각 소스단자는 상기 제 3 기수 아날로그 데이터 신호(Data_BO)를 전송하는 제 3 데이터 전송라인(DT3)에 공통으로 접속되며, 상기 6k+4 번째 정극성 샘플링 스위치들(SS4, SS10, SS16, ..., SSm-2)의 각 소스단자는 상기 제 1 우수 아날로그 데이터 신호(Data_RE)를 전송하는 제 4 데이터 전송라인(DT4)에 공통으로 접속되며, 상기 6k+5 번째 정극성 샘플링 스위치들(SS5, SS11, SS17, ..., SSm-1)의 각 소스단자는 상기 제 2 우수 아날로그 데이터 신호(Data_GE)를 전송하는 제 5 데이터 전송라 인(DT5)에 공통으로 접속되며, 그리고 상기 6k+6 번째 정극성 샘플링 스위치들(SS6, SS12, SS18, ..., SSm)의 각 소스단자는 상기 제 3 우수 아날로그 데이터 신호(Data_BE)를 전송하는 제 6 데이터 전송라인(DT6)에 공통으로 접속된다.
정극성 출력 제어부(703)에 구비된 정극성 출력 스위치들(OS1 내지 OSm)은 외부로부터의 라인 패스 신호(LPS)에 따라 동시에 턴-온되어 제 1 정극성 버퍼부(702)의 정극성 버퍼들(H1 내지 Hm)에 저장된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하고, 이들을 제 2 정극성 버퍼부(704)의 정극성 버퍼들(H1` 내지 Hm`)에 동시에 공급한다.
이를 위해, 상기 각 정극성 출력 스위치(OS1 내지 OSm)의 게이트단자는 상기 라인 패스 신호(LPS)를 전송하는 전송라인에 공통으로 접속되며, 소스단자는 해당 정극성 버퍼(제 1 정극성 버퍼부(702)의 정극성 버퍼)의 출력단자에 접속되며, 그리고 드레인단자는 해당 정극성 버퍼(제 2 정극성 버퍼부(704)의 정극성 버퍼)의 입력단자에 접속된다.
상기 각 정극성 버퍼(H1` 내지 Hm`)(제 2 정극성 버퍼부(704)의 정극성 버퍼들(H1` 내지 Hm`))는 각 정극성 출력 스위치(OS1 내지 OSm)를 통해 공급된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급한다.
또한, 도 9에 도시된 바와 같이, 부극성 샘플링부(801)는 다수의 부극성 샘플링 스위치들(SS1` 내지 SSm`)을 포함하며, 제 1 부극성 버퍼부(802)는 다수의 부극성 버퍼들(L1 내지 Lm)을 포함하며, 부극성 출력 제어부(803)는 다수의 부극성 출력 스위치들(OS1` 내지 OSm`)을 포함하며, 그리고 제 2 부극성 버퍼부(804)는 다수의 부극성 버퍼들(L1` 내지 Lm`)을 포함한다.
상기 부극성 샘플링부(801)에 구비된 각 부극성 샘플링 스위치(SS1` 내지 SSm`)는 쉬프트 레지스터로부터 차례로 공급되는 제 1 내지 제 m 샘플링 스캔펄스(SP1 내지 SPm)에 응답하여 차례로 턴-온된다.
즉, 제 1 샘플링 스캔펄스(SP1)에 따라 제 1 부극성 샘플링 스위치(SS1`)가 한 수평기간내에서 가장 먼저 턴-온되고, 다음으로 제 2 샘플링 스캔펄스(SP2)에 따라 제 2 부극성 샘플링 스위치(SS2`)가 한 수평기간내에서 두 번째로 턴-온되고, 다음으로, 제 3 샘플링 스캔펄스(SP3)에 따라 제 3 부극성 샘플링 스위치(SS3`)가 한 수평기간내에서 세 번째로 턴-온되고, ..., 마지막으로 제 m 샘플링 스캔펄스(SPm)에 따라 제 m 부극성 스위치가 한 수평기간내에서 m번째로 턴-온된다. 한편, 어느 하나의 부극성 샘플링 스위치가 턴-온될 때 나머지 부극성 샘플링 스위치들은 턴-오프상태를 유지한다.
이때, 서로 대응되는 정극성 샘플링 스위치와 부극성 샘플링 스위치는 서로 동시에 턴-온된다.
각 부극성 샘플링 스위치(SS1` 내지 SSm`)의 게이트단자는 쉬프트 레지스터에 접속되며, 소스단자는 제 1 내지 제 6 데이터 전송라인들(DT1 내지 DT6) 중 하나에 접속되며, 그리고 드레인단자는 해당 부극성 버퍼(제 1 부극성 버퍼부(802)의 부극성 버퍼)의 입력단자에 접속된다.
상기 부극성 샘플링 스위치들(SS1` 내지 SSm`) 중 6k+1 번째 부극성 샘플링 스위치들(SS1`, SS7`, SS13`, ..., SSm-5`)은 제 1 기수 아날로그 데이터 신호(Data_RO)를 샘플링하기 위한 부극성 스위치들이고, 6k+2 번째 부극성 샘플링 스위치들(SS2`, SS8`, SS14`, ..., SSm-4`)은 제 2 기수 아날로그 데이터 신호(Data_GO)를 샘플링하기 위한 스위치들이고, 6k+3 번째 부극성 샘플링 스위치들(SS3`, SS9`, SS15`, ..., SSm-3`)은 제 3 기수 아날로그 데이터 신호(Data_BO)를 샘플링하기 위한 스위치들이고, 6k+4 번째 부극성 샘플링 스위치들(SS4`, SS10`, SS16`, ..., SSm-2`)은 제 1 우수 아날로그 데이터 신호(Data_RE)를 샘플링하기 위한 스위치들이고, 6k+5 번째 부극성 샘플링 스위치들(SS5`, SS11`, SS17`, ..., SSm-1`)은 제 2 우수 아날로그 데이터 신호(Data_GE)를 샘플링하기 위한 스위치들이고, 그리고 6k+6 번째 부극성 샘플링 스위치들(SS6`, SS12`, SS18`, ..., SSm`)은 제 3 우수 아날로그 데이터 신호(Data_BE)를 샘플링하기 위한 스위치들이다.
따라서, 상기 6k+1 번째 부극성 샘플링 스위치들(SS1`, SS7`, SS13`, ..., SSm-5`)의 각 소스단자는 상기 제 1 기수 아날로그 데이터 신호(Data_RO)를 전송하는 제 1 데이터 전송라인(DT1)에 공통으로 접속되며, 상기 6k+2 번째 부극성 샘플링 스위치들(SS2`, SS8`, SS14`, ..., SSm-4`)의 각 소스단자는 상기 제 2 기수 아날로그 데이터 신호(Data_GO)를 전송하는 제 2 데이터 전송라인(DT2)에 공통으로 접속되며, 상기 6k+3 번째 부극성 샘플링 스위치들(SS3`, SS9`, SS15`, ..., SSm-3`)의 각 소스단자는 상기 제 3 기수 아날로그 데이터 신호(Data_BO)를 전송하는 제 3 데이터 전송라인(DT3)에 공통으로 접속되며, 상기 6k+4 번째 부극성 샘플링 스위치들(SS4`, SS10`, SS16`, ..., SSm-2`)의 각 소스단자는 상기 제 1 우수 아날로그 데이터 신호(Data_RE)를 전송하는 제 4 데이터 전송라인(DT4)에 공통으로 접속되며, 상기 6k+5 번째 부극성 샘플링 스위치들(SS5`, SS11`, SS17`, ..., SSm-1`)의 각 소스단자는 상기 제 2 우수 아날로그 데이터 신호(Data_GE)를 전송하는 제 5 데이터 전송라인(DT5)에 공통으로 접속되며, 그리고 상기 6k+6 번째 부극성 샘플링 스위치들(SS6`, SS12`, SS18`, ..., SSm`)의 각 소스단자는 상기 제 3 우수 아날로그 데이터 신호(Data_BE)를 전송하는 제 6 데이터 전송라인(DT6)에 공통으로 접속된다.
부극성 출력 제어부(803)에 구비된 부극성 출력 스위치들(OS1` 내지 OSm`)은 외부로부터의 라인 패스 신호(LPS)에 따라 동시에 턴-온되어 제 1 부극성 버퍼부(802)의 부극성 버퍼들(L1 내지 Lm)에 저장된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하고, 이들을 제 2 부극성 버퍼부(804)의 부극성 버퍼들(L1 내지 Lm)에 동시에 공급한다.
이를 위해, 상기 각 부극성 출력 스위치(OS1` 내지 OSm`)의 게이트단자는 상기 라인 패스 신호(LPS)를 전송하는 전송라인에 공통으로 접속되며, 소스단자는 해당 부극성 버퍼(제 1 부극성 버퍼부(802)의 부극성 버퍼)의 출력단자에 접속되며, 그리고 드레인단자는 해당 부극성 버퍼(제 2 부극성 버퍼부(804)의 부극성 버퍼)의 입력단자에 접속된다.
상기 각 부극성 버퍼(L1` 내지 Lm`)(제 2 부극성 버퍼부(804)의 부극성 버퍼들(L1` 내지 Lm`))는 각 부극성 출력 스위치(OS1` 내지 OSm`)를 통해 공급된 샘플 링된 정극성 및 부극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급한다.
한편, 제 1 및 제 2 정극성 버퍼부(704)에 구비된 정극성 버퍼들(H1 내지 Hm, H1` 내지 Hm`)과, 제 1 및 제 2 부극성 버퍼부(804)에 구비된 부극성 버퍼들(L1 내지 Lm, L1` 내지 Lm`)은 아날로그 버퍼로서, 서로 다른 구동범위를 갖는다.
즉, 각 정극성 버퍼(H1 내지 Hm, H1` 내지 Hm`)에 공급되는 전원은 정극성의 아날로그 데이터 신호의 최소 계조전압과 최대 계조전압 사이의 전압 범위를 갖는다. 그리고, 각 부극성 버퍼(L1 내지 Lm, L1` 내지 Lm`)에 공급되는 전원은 부극성의 아날로그 데이터 신호의 최소 계조전압과 최대 계조전압 사이의 전압 범위를 갖는다.
이에 따라, 본 발명의 제 2 실시예에 따른 정극성 버퍼들(H1 내지 Hm, H1` 내지 Hm`) 및 부극성 버퍼들(L1 내지 Lm, L1` 내지 Lm`)의 소비전력은 제 1 실시예의 버퍼들의 소비전력보다 약 4배정도 작다.
한편, 제 1 정극성 버퍼부(702)에 구비된 기수번째 정극성 버퍼들(H1 내지 Hm)과 우수번째 정극성 버퍼들(H1 내지 Hm)은 일정 기간 단위로 교번하여 동작한다. 즉, 기수번째 프레임 기간에 기수번째 정극성 버퍼들(H1 내지 Hm)이 동작하고, 우수번째 프레임 기간에는 우수번째 정극성 버퍼들(H1 내지 Hm)이 동작한다.
이를 위해, 상기 정극성 버퍼들(H1 내지 Hm)에는 제 1 제어신호(CS1)가 공급된다. 이 제 1 제어신호(CS1)는 프레임 단위로 교번하여 하이논리전압과 로우논리 전압을 갖는다. 상기 정극성의 버퍼들 중 기수번째 정극성 버퍼들(H1, H3, H5, ..., Hm-1)은 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 오프된다.
반대로, 상기 우수번째 정극성 버퍼들(H2, H4, H6, ..., Hm)은 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 오프된다.
또한, 제 2 정극성 버퍼부(704)에 구비된 기수번째 정극성 버퍼들(H1`, H3`, H5`, ..., Hm-1`)과 우수번째 정극성 버퍼들(H2`, H4`, H6`, ..., Hm`)도 일정 기간 단위로 교번하여 동작한다. 즉, 기수번째 프레임 기간에 기수번째 정극성 버퍼들(H1`, H3`, H5`, ..., Hm-1`)이 동작하고, 우수번째 프레임 기간에는 우수번째 정극성 버퍼들(H2`, H4`, H6`, ..., Hm`)이 동작한다.
이를 위해, 상기 정극성 버퍼들(H1` 내지 Hm`)에도 상기 제 1 제어신호(CS1)가 공급된다. 상기 정극성의 버퍼들(H1` 내지 Hm`) 중 기수번째 정극성 버퍼들(H1`, H3`, H5`, ..., Hm-1`)은 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 오프된다.
반대로, 상기 우수번째 정극성 버퍼들(H2`, H4`, H6`, ..., Hm`)을 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 오프된다.
여기서, 각 프레임 기간에 제 1 제어신호에 따라 오프된 정극성 버퍼들로부 터는 샘플링된 부극성의 아날로그 데이터 신호들이 별도의 신호처리 없이 출력된다. 즉, 상기 제 1 제어신호에 의해 오프된 정극성 버퍼들은 상기 샘플링된 부극성의 아날로그 데이터 신호들을 버퍼링하기 위한 특정 동작을 수행하지 않는다. 이에 따라, 상기 오프된 정극성 버퍼들은 전력을 소비하지 않는다.
다시말하면, 기수번째 프레임 기간에는 기수번째 정극성 버퍼들만이 전력을 소비하고, 나머지 우수번째 정극성 버퍼들은 전력을 소비하지 않는다. 그리고, 우수번째 프레임 기간에는 우수번째 정극성 버퍼들만이 전력을 소비하고, 나머지 기수번째 정극성 버퍼들은 전력을 소비하지 않는다.
이와 같이 매 프레임 기간마다 상기 정극성 버퍼들로부터는 m/2개의 샘플링된 정극성의 아날로그 데이터 신호들과, m/2개의 샘플링된 부극성의 아날로그 데이터 신호들이 출력된다. 이때, 상기 오프된 정극성 버퍼들은 버퍼링을 하기 위한 동작을 수행하지 않으므로, 상기 오프된 정극성 버퍼로들로부터 출력된 m/2개의 부극성의 아날로그 데이터 신호들은 원래 의도한 계조값을 갖지 않는 비정상적인 부극성의 신호들이다.
또한, 제 1 부극성 버퍼부(802)에 구비된 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)과 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm)은 일정 기간 단위로 교번하여 동작한다. 즉, 기수번째 프레임 기간에 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm)이 동작하고, 우수번째 프레임 기간에는 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)이 동작한다.
이를 위해, 상기 부극성 버퍼들(L1 내지 Lm)에는 상기 제 1 제어신호(CS1)가 공급된다. 상기 부극성의 버퍼들 중 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm)은 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 오프된다.
반대로, 상기 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)을 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 오프된다.
또한, 제 2 부극성 버퍼부(804)에 구비된 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)과 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm)도 일정 기간 단위로 교번하여 동작한다. 즉, 기수번째 프레임 기간에 우수번째 부극성 버퍼들(L1 내지 Lm)이 동작하고, 우수번째 프레임 기간에는 기수번째 부극성 버퍼들(L1 내지 Lm)이 동작한다.
이를 위해, 상기 부극성 버퍼들(L1 내지 Lm)에도 상기 제 1 제어신호(CS1)가 공급된다. 즉, 상기 부극성 버퍼들(L1 내지 Lm) 중 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm)은 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 오프된다.
반대로, 상기 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)을 상기 제 1 제어신호(CS1)의 로우논리전압에 응답하여 동작상태로 유지되고, 상기 제 1 제어신호(CS1)의 하이논리전압에 응답하여 오프된다.
여기서, 각 프레임 기간에 제 1 제어신호에 따라 오프된 부극성 버퍼들로부터는 샘플링된 정극성의 아날로그 데이터 신호들이 별도의 신호처리 없이 출력된 다. 즉, 상기 제 1 제어신호에 의해 오프된 부극성 버퍼들은 상기 샘플링된 정극성의 아날로그 데이터 신호들을 버퍼링하기 위한 특정 동작을 수행하지 않는다. 이에 따라, 상기 오프된 부극성 버퍼들은 전력을 소비하지 않는다.
다시말하면, 기수번째 프레임 기간에는 우수번째 정극성 버퍼들만이 전력을 소비하고, 나머지 기수번째 부극성 버퍼들은 전력을 소비하지 않는다. 그리고, 우수번째 프레임 기간에는 기수번째 부극성 버퍼들만이 전력을 소비하고, 나머지 우수번째 부극성 버퍼들은 전력을 소비하지 않는다.
이와 같이 매 프레임 기간마다 상기 부극성 버퍼들로부터는 m/2개의 샘플링된 부극성의 아날로그 데이터 신호들과, m/2개의 샘플링된 정극성의 아날로그 데이터 신호들이 출력된다. 이때, 상기 오프된 부극성 버퍼들은 버퍼링을 하기 위한 동작을 수행하지 않으므로, 상기 오프된 부극성 버퍼로들로부터 출력된 m/2개의 정극성의 아날로그 데이터 신호들은 원래 의도한 계조값을 갖지 않는 비정상적인 정극성의 신호들이다.
선택부(603)는 상기 m/2개의 샘플링된 정극성의 아날로그 데이터 신호들, m/2개의 비정상 부극성 신호들, 상기 m/2개의 샘플링된 부극성의 아날로그 데이터 신호들, 및 상기 m/2개의 비정상 정극성 신호들을 공급받고, 상기 m/2개의 샘플링된 정극성의 아날로그 데이터 신호들과 상기 m/2개의 샘플링된 부극성의 아날로그 데이터 신호들을 선택하여 m개의 데이터 라인들에 동시에 공급한다.
선택부(603)는 상기 정극성 버퍼들로부터의 m/2개의 샘플링된 정극성의 아날로그 데이터 신호들 및 비정상적인 부극성의 데이터 신호들을 공급받아 m/2개의 샘 플링된 정극성의 아날로그 데이터 신호들을 선택한 후, 이 선택된 m/2개의 샘플링된 정극성의 아날로그 데이터 신호들을 m/2개의 데이터 라인들에 공급한다.
이를 위해 상기 선택부(130)는, 도 9에 도시된 바와 같이, 다수의 PMOS 스위치들(P1 내지 Pm)과 다수의 NMOS 스위치들(N1 내지 Nm)을 포함한다.
서로 인접한 한쌍의 PMOS 스위치와 NMOS 스위치는 인버터 방식으로 결합되며, 각 한쌍의 스위치들은 각 데이터 라인에 접속된다.
상기 NMOS 스위치들(N1 내지 Nm) 중 기수번째 NMOS 스위치들(N1, N3, N5, ..., Nm-1)의 소스단자는 각각 정극성 데이터 처리부(601)에 접속된다.
즉, 상기 기수번째 NMOS 스위치들(N1, N3, N5, ..., Nm-1)의 각 소스단자는 제 2 정극성 버퍼부(704)에 구비된 기수번째 정극성 버퍼들(H1`, H3`, H5`, ..., Hm-1`)과 각각 접속되며, 그리고 각 드레인단자는 기수번째 데이터 라인들(DL1, DL3, DL5, ..., DLm-1)과 각각 접속된다.
상기 NMOS 스위치들(N1 내지 Nm) 중 우수번째 NMOS 스위치들(N2, N4, N6, ..., Nm)의 소스단자는 각각 부극성 데이터 처리부(602)에 접속된다.
즉, 상기 우수번째 NMOS 스위치들(N2, N4, N6, ..., Nm)의 각 소스단자는 제 2 부극성 버퍼부(804)에 구비된 우수번째 부극성 버퍼들(L2`, L4`, L6`, ..., Lm`)과 각각 접속되며, 그리고 각 드레인단자는 우수번째 데이터 라인들(DL2, DL4, DL6, ..., DLm)과 각각 접속된다.
한편, 상기 PMOS 스위치들(P1 내지 Pm) 중 기수번째 PMOS 스위치들(P1, P3, P5, ..., Pm-1)의 소스단자는 각각 부극성 데이터 처리부(602)에 접속된다.
즉, 상기 기수번째 PMOS 스위치들(P1, P3, P5, ..., Pm-1)의 각 소스단자는 제 2 부극성 버퍼부(804)에 구비된 기수번째 부극성 버퍼들(L1`, L3`, L5`, ..., Lm-1`)과 각각 접속되며, 그리고 각 드레인단자는 기수번째 데이터 라인들(DL1, DL3, DL5, ..., DLm-1)과 각각 접속된다.
상기 PMOS 스위치들(P1 내지 Pm) 중 우수번째 PMOS 스위치들(P2, P4, P6, ..., Pm)의 소스단자는 각각 정극성 데이터 처리부(601)에 접속된다.
즉, 상기 우수번째 PMOS 스위치들(P2, P4, P6, ..., Pm)의 각 소스단자는 제 2 정극성 버퍼부(704)에 구비된 우수번째 정극성 버퍼들(H2`, H4`, H6`, ..., Hm`)과 각각 접속되며, 그리고 각 드레인단자는 우수번째 데이터 라인들(DL2, DL4, DL6, ..., DLm)과 각각 접속된다.
그리고, 상기 NMOS 스위치들(N1 내지 Nm)과 PMOS 스위치들(P1 내지 Pm)은 프레임 기간을 단위로 하여 교번하여 동작한다.
즉, 기수번째 프레임 기간에는 상기 NMOS 스위치들(N1 내지 Nm)이 턴-온되고, 우수번째 프레임 기간에는 상기 PMOS 스위치들(P1 내지 Pm)이 턴-온된다.
이를 위해 상기 NMOS 스위치들(N1 내지 Nm)과 PMOS 스위치들(P1 내지 Pm)에는 제 2 제어신호(CS2)가 공급된다. 이 제 2 제어신호(CS2)는 프레임 단위로 교번하여 하이논리전압과 로우논리전압을 갖는다.
상기 NMOS 스위치들(N1 내지 Nm)은 상기 제 2 제어신호(CS2)의 하이논리전압에 응답하여 턴-온되고, 상기 제 2 제어신호(CS2)의 로우논리전압에 응답하여 턴-오프된다.
그리고, 상기 PMOS 스위치들(P1 내지 Pm)은 상기 제 2 제어신호(CS2)의 로우논리전압에 응답하여 턴-온되고, 상기 제 2 제어신호(CS2)의 하이논리전압에 응답하여 턴-오프된다.
기수번째 프레임 기간에는 기수번째 NMOS 스위치들(N1, N3, N5, ..., Nm-1) 및 우수번째 PMOS 스위치들(P2, P4, P6, ..., Pm)이 턴-온되고, 우수번째 프레임 기간에는 우수번째 NMOS 스위치들(N2, N4, N6, ..., Nm) 및 기수번째 PMOS 스위치들(P1, P3, P5, ..., Pm-1)이 턴-온된다.
이와 같이 인버터 방식으로 접속된 한쌍의 NMOS 및 PMOS 스위치는 프레임 기간을 주기로 하여 서로 교번적으로 턴-온됨으로써, 한 프레임 기간에는 NMOS 스위치들이 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 출력하고, 다른 한 프레임 기간에는 PMOS 스위치들이 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 출력한다.
실제로 상기 제 1 및 제 2 제어신호(CS1, CS2)는 서로 동일한 신호로서, 이 제 1 및 제 2 제어신호(CS1, CS2)들 중 어느 하나의 제어신호만을 사용하여 상기 제 1 정극성 버퍼부(702), 제 2 정극성 버퍼부(704), 제 1 부극성 버퍼부(802), 제 2 부극성 버퍼부(804), 및 선택부(603)를 함께 제어할 수 도 있다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 표시장치의 구동회로의 구동방법을 설명하면 다음과 같다.
도 11a 및 도 11b는 본 발명의 제 2 실시예에 따른 표시장치의 구동회로의 구동방법을 설명하기 위한 도면이다.
타이밍 콘트롤러로는 각 기수 아날로그 데이터 신호 및 각 우수 아날로그 데이터 신호를 타이밍에 맞추어 제 1 내지 제 6 데이터 전송라인(DT1 내지 DT6)에 공급한다.
즉, 상기 타이밍 콘트롤러는 제 1 기수 아날로그 데이터 신호(Data_RO)를 제 1 데이터 전송라인(DT1)에 공급하며, 제 2 기수 아날로그 데이터 신호(Data_GO)를 제 2 데이터 전송라인(DT2)에 공급하며, 제 3 기수 아날로그 데이터 신호(Data_BO)를 제 3 데이터 전송라인(DT3)에 공급하며, 제 1 우수 아날로그 데이터 신호(Data_RE)를 제 4 데이터 전송라인(DT4)에 공급하며, 제 2 우수 아날로그 데이터 신호(Data_GE)를 제 5 데이터 전송라인(DT5)에 공급하며, 그리고 제 3 우수 아날로그 데이터 신호(Data_BE)를 제 6 데이터 전송라인(DT6)에 공급한다.
여기서, 기수번째 프레임 기간에 상기 제 1 기수 아날로그 데이터 신호(Data_RO), 제 3 기수 아날로그 데이터 신호(Data_BO), 및 제 2 우수 아날로그 데이터 신호(Data_GE)가 정극성으로 유지되고, 그리고 제 2 기수 아날로그 데이터 신호(Data_GO), 제 1 우수 아날로그 데이터 신호(Data_RE), 및 제 3 우수 아날로그 데이터 신호(Data_BE)가 부극성으로 유지된다고 가정하자.
또한, 우수번째 프레임 기간에 상기 제 1 기수 아날로그 데이터 신호(Data_RO), 제 3 기수 아날로그 데이터 신호(Data_BO), 및 제 2 우수 아날로그 데이터 신호(Data_GE)가 부극성으로 유지되고, 그리고 제 2 기수 아날로그 데이터 신호(Data_GO), 제 1 우수 아날로그 데이터 신호(Data_RE), 및 제 3 우수 아날로그 데이터 신호(Data_BE)가 정극성으로 유지된다고 가정하자.
또한, 기수번째 프레임 기간에 제 1 및 제 2 제어신호(CS1, CS2)가 하이논리전압을 가지며, 반대로 우수번째 프레임 기간에 상기 제 1 및 제 2 제어신호(CS1, CS2)가 로우논리전압을 갖는다고 가정하자.
먼저, 제 1 프레임 기간동안의 동작을 설명하면 다음과 같다.
쉬프트 레지스터는 상기 타이밍에 맞추어 각 정극성 및 부극성 샘플링 스위치에 순차적으로 샘플링 스캔펄스를 공급한다. 즉, 상기 쉬프트 레지스터는 한 수평기간동안 제 1 내지 제 m 샘플링 스캔펄스(SP1 내지 SPm)를 순차적으로 출력하고, 이들을 제 1 내지 제 m 정극성 및 부극성 샘플링 스위치(SS1 내지 SSm, SS1` 내지 SSm`)에 차례로 공급함으로써 상기 제 1 내지 제 m 정극성 및 부극성 샘플링 스위치(SS1 내지 SSm, SS1` 내지 SSm`)를 한 수평기간내에 차례로 턴-온시킨다.
이때, 턴-온된 정극성 및 부극성 샘플링 스위치는 자신이 접속된 해당 데이터 전송라인으로부터의 아날로그 데이터 신호를 샘플링한다.
구체적으로, 상기 제 1 데이터 전송라인(DT1)에 접속된 제 1 정극성 및 제 1 부극성 샘플링 스위치(SS1, SS1`), 제 7 정극성 및 제 7 부극성 샘플링 스위치(SS7, SS7`), ..., 그리고 제 m-5 정극성 및 제 m-5 부극성 샘플링 스위치(SSm-5, SSm-5`)는 제 1 데이터 전송라인(DT1)으로부터의 제 1 기수 아날로그 데이터 신호(Data_RO)를 샘플링한다.
즉, 6k+1 번째 정극성 및 6k+1 번째 부극성 샘플링 스위치들(SS1, SS7, SS13, ..., SSm-5 및 SS1`, SS7`, SS13`, ..., SSm-5`)은 상기 제 1 기수 아날로그 데이터 신호(Data_RO)를 샘플링한다. 이때, 상기 6k+1 번째 정극성 및 6k+1 번째 부극성 샘플링 스위치들(SS1, SS7, SS13, ..., SSm-5 및 SS1`, SS7`, SS13`, ..., SSm-5`)은 모두 정극성의 제 1 기수 아날로그 데이터 신호(Data_RO)를 샘플링한다.
그리고, 상기 제 2 데이터 전송라인(DT2)에 접속된 제 2 정극성 및 제 2 부극성 샘플링 스위치(SS2`), 제 8 정극성 및 제 8 부극성 샘플링 스위치(SS8, SS8`), ..., 그리고 제 m-4 정극성 및 제 m-4 부극성 샘플링 스위치(SSm-4, SSm-4`)는 제 2 데이터 전송라인(DT2)으로부터의 제 2 기수 아날로그 데이터 신호(Data_GO)를 샘플링한다.
즉, 6k+2 번째 정극성 및 6k+2 번째 부극성 샘플링 스위치들(SS2, SS8, SS14, ..., SSm-4 및 SS2`, SS8`, SS14`, ..., SSm-4`)은 상기 제 1 기수 아날로그 데이터 신호(Data_RO)를 샘플링한다. 이때, 상기 6k+2 번째 정극성 및 6k+2 번째 부극성 샘플링 스위치들(SS2, SS8, SS14, ..., SSm-4 및 SS2`, SS8`, SS14`, ..., SSm-4`)은 모두 부극성의 제 2 기수 아날로그 데이터 신호(Data_GO)를 샘플링한다.
그리고, 상기 제 3 데이터 전송라인(DT3)에 접속된 제 3 정극성 및 제 3 부극성 샘플링 스위치(SS3, SS3`), 제 9 정극성 및 제 9 부극성 샘플링 스위치(SS9, SS9`), ..., 그리고 제 m-3 정극성 및 제 m-3 부극성 샘플링 스위치(SSm-3, SSm-3`)는 제 3 데이터 전송라인(DT3)으로부터의 제 3 기수 아날로그 데이터 신호(Data_BO)를 샘플링한다.
즉, 6k+3 번째 정극성 및 6k+3 번째 부극성 샘플링 스위치들(SS3, SS9, SS15, ..., SSm-3 및 SS3`, SS9`, SS15`, ..., SSm-3`)은 상기 제 3 기수 아날로그 데이터 신호(Data_BO)를 샘플링한다. 이때, 상기 6k+3 번째 정극성 및 6k+3 번째 부극성 샘플링 스위치들(SS3, SS9, SS15, ..., SSm-3 및 SS3`, SS9`, SS15`, ..., SSm-3`)은 모두 정극성의 제 3 기수 아날로그 데이터 신호(Data_BO)를 샘플링한다.
그리고, 상기 제 4 데이터 전송라인(DT4)에 접속된 제 4 정극성 및 제 4 부극성 샘플링 스위치(SS4, SS4`), 제 10 정극성 및 제 10 부극성 샘플링 스위치(SS10, SS10`), ..., 그리고 제 m-2 정극성 및 제 m-2 부극성 샘플링 스위치(SSm-2, SSm-2`)는 제 4 데이터 전송라인(DT4)으로부터의 제 1 우수 아날로그 데이터 신호(Data_RE)를 샘플링한다.
즉, 6k+4 번째 정극성 및 6k+4 번째 부극성 샘플링 스위치들(SS4, SS10, SS16, ..., SSm-2 및 SS4`, SS10`, SS16`, ..., SSm-2`)은 상기 제 1 우수 아날로그 데이터 신호(Data_RE)를 샘플링한다. 이때, 상기 6k+4 번째 정극성 및 6k+4 번째 부극성 샘플링 스위치들(SS4, SS10, SS16, ..., SSm-2 및 SS4`, SS10`, SS16`, ..., SSm-2`)은 모두 부극성의 제 1 우수 아날로그 데이터 신호(Data_RE)를 샘플링한다.
그리고, 상기 제 5 데이터 전송라인(DT5)에 접속된 제 5 정극성 및 제 5 부극성 샘플링 스위치(SS5, SS5`), 제 11 정극성 및 제 11 부극성 샘플링 스위치(SS11, SS11`), ..., 그리고 제 m-1 정극성 및 제 m-1 부극성 샘플링 스위치(SSm-1, SSm-1`)는 제 5 데이터 전송라인(DT5)으로부터의 제 2 우수 아날로그 데이터 신호(Data_GE)를 샘플링한다.
즉, 6k+5 번째 정극성 및 6k+5 번째 부극성 샘플링 스위치들(SS5, SS11, SS17, ..., SSm-1 및 SS5`, SS11`, SS17`, ..., SSm-1`)은 상기 제 2 우수 아날로 그 데이터 신호(Data_GE)를 샘플링한다. 이때, 상기 6k+5 번째 정극성 및 6k+5 번째 부극성 샘플링 스위치들(SS5, SS11, SS17, ..., SSm-1 및 SS5`, SS11`, SS17`, ..., SSm-1`)은 모두 정극성의 제 2 우수 아날로그 데이터 신호(Data_GE)를 샘플링한다.
그리고, 상기 제 6 데이터 전송라인(DT6)에 접속된 제 6 정극성 및 제 6 부극성 샘플링 스위치(SS6, SS6`), 제 12 정극성 및 제 12 부극성 샘플링 스위치(SS12, SS12`), ..., 그리고 제 m 정극성 및 제 m 부극성 샘플링 스위치(SSm, SSm`)는 제 6 데이터 전송라인(DT6)으로부터의 제 3 우수 아날로그 데이터 신호(Data_BE)를 샘플링한다.
즉, 6k+6 번째 정극성 및 6k+6 번째 부극성 샘플링 스위치들(SS6, SS12, SS18, ..., SSm 및 SS6`, SS12`, SS18`, ..., SSm`)은 상기 제 3 우수 아날로그 데이터 신호(Data_BE)를 샘플링한다. 이때, 상기 6k+6 번째 정극성 및 6k+6 번째 부극성 샘플링 스위치들(SS6, SS12, SS18, ..., SSm 및 SS6`, SS12`, SS18`, ..., SSm`)은 모두 부극성의 제 3 우수 아날로그 데이터 신호(Data_BE)를 샘플링한다.
한편, 제 1 프레임 기간동안 제 1 제어신호(CS1)가 하이논리전압으로 유지되기 때문에, 제 1 정극성 및 제 2 정극성 버퍼부(702, 704)의 기수번째 정극성 버퍼들(H1, H3, H5, ..., Hm-1 및 H1`, H3`, H5`, ..., Hm-1`)이 동작상태로 유지되고, 우수번째 정극성 버퍼들(H2, H4, H6, ..., Hm 및 H2`, H4`, H6`, ..., Hm`)이 동작하지 않는다.
반대로, 상기 제 1 프레임 기간동안 제 1 부극성 버퍼부(802) 및 제 2 부극 성 버퍼부(804)의 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm 및 L2`, L4`, L6`, ..., Lm`)이 동작상태로 유지되고, 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1 및 L1`, L3`, L5`, ..., Lm-1`)이 동작하지 않는다.
이는 결국, 도 11a에 도시된 바와 같이, 제 1 프레임 기간에 정극성 데이터 처리부(601)는 기수번째 정극성 버퍼들(빗금친 부분)(H1, H3, H5, ..., Hm-1 및 H1`, H3`, H5`, ..., Hm-1`)을 사용하여 정극성의 아날로그 데이터 신호들을 처리하고, 상기 제 1 프레임 기간에 부극성 데이터 처리부(602)는 우수번째 부극성 버퍼들(빗금친 부분)(L2, L4, L6, ..., Lm 및 L2`, L4`, L6`, ..., Lm`)을 사용하여 부극성의 아날로그 데이터 신호들을 처리한다는 것을 의미한다.
반대로, 도 11b에 도시된 바와 같이, 제 2 프레임 기간에 상기 정극성 데이터 처리부(601)는 우수번째 정극성 버퍼들(빗금친 부분)(H2, H4, H6, ..., Hm 및 H2`, H4`, H6`, ..., Hm`)을 사용하여 정극성의 아날로그 데이터 신호들을 처리하고, 상기 제 2 프레임 기간에 부극성 데이터 처리부(602)는 기수번째 부극성 버퍼들(빗금친 부분)(L1, L3, L5, ..., Lm-1 및 L1`, L3`, L5`, ..., Lm-1`)을 사용하여 부극성의 아날로그 데이터 신호들을 처리한다는 것을 의미한다.
이에 따라, 기수번째 정극성 샘플링 스위치들(SS1, SS3, SS5, ..., SSm-1)에 의해 샘플링된 정극성의 아날로그 데이터 신호들은 기수번째 정극성 버퍼들(H1, H3, H5, ..., Hm-1)에 각각 공급된다.
그리고, 우수번째 정극성 샘플링 스위치들(SS2, SS4, SS6, ..., SSm)에 의해 샘플링된 부극성의 아날로그 데이터 신호들은 우수번째 정극성 버퍼들(H2, H4, H6, ..., Hm)에 공급된다.
이 샘플링된 정극성의 아날로그 데이터 신호들은 다음과 같은 데이터 신호들을 포함한다. 즉, 상기 샘플링된 정극성의 아날로그 데이터 신호들은, 6k+1 번째 정극성 샘플링 스위치들(SS1, SS7, SS13, ..., SSm-5)로부터 샘플링된 제 1 기수 아날로그 데이터 신호들(Data_RO), 6k+3 번째 정극성 샘플링 스위치들(SS3, SS9, SS15, ..., SSm-3)로부터 샘플링된 제 3 기수 아날로그 데이터 신호들(Data_BO), 6k+5 번째 정극성 샘플링 스위치들(SS5, SS11, SS17, ..., SSm-1)로부터 샘플링된 제 2 우수 아날로그 데이터 신호들(Data_GE)을 포함한다.
이 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들은 제 1 정극성 버퍼부(702)에 구비된 정극성 버퍼들(H1 내지 Hm)을 통해 버퍼링되어 정극성 출력 제어부(703)에 공급된다.
즉, 상기 샘플링된 정극성의 아날로그 데이터 신호들은 기수번째 정극성 버퍼들(H1, H3, H5, ..., Hm-1)을 통해 상기 정극성 출력 제어부(703)에 공급되며, 상기 샘플링된 부극성의 아날로그 데이터 신호들은 우수번째 정극성 버퍼들(H2, H4, H6, ..., Hm)을 통해 상기 출력 제어부(703)에 공급된다.
이때, 상술한 바와 같이, 상기 우수번째 정극성 버퍼들(H2, H4, H6, ... Hm)은 오프된 상태이므로, 상기 우수번째 정극성 버퍼들(H2, H4, H6, ... Hm)에 공급된 샘플링된 부극성의 데이터 신호들은 비정상적인 부극성의 데이터 신호로서 출력된다.
상기 정극성 출력 제어부(703)에 구비된 정극성 출력 스위치들(OS1 내지 OSm)은 외부로부터의 라인 패스 신호(LPS)에 응답하여 모두 동시에 턴-온된다.
이에 따라, 상기 정극성 버퍼들(H1 내지 Hm)에 저장되었던 샘플링된 정극성의 아날로그 데이터 신호들 및 비정상적인 부극성의 신호들이 상기 출력 스위치들(OS1 내지 OSm)을 통해 동시에 제 2 정극성 버퍼부(704)에 공급된다.
즉, 상기 샘플링된 정극성의 아날로그 데이터 신호들은 기수번째 정극성 출력 스위치들(OS1, OS3, OS5, ..., OSm-1)을 통해 상기 제 2 정극성 버퍼부(704)에 공급되며, 상기 비정상적인 부극성의 신호들은 우수번째 정극성 출력 스위치들(OS2, OS4, OS6, ..., OSm)을 통해 상기 제 2 정극성 버퍼부(704)에 공급된다.
상기 제 2 정극성 버퍼부(704)에 구비된 정극성 버퍼들(H1` 내지 Hm`) 중 기수번째 정극성 버퍼들(H1`, H3`, H5`, ..., Hm-1`)은 상기 샘플링된 정극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급하고, 우수번째 정극성 버퍼들(H2`, H4`, H6`, ..., Hm`)은 상기 비정상적인 부극성의 신호들을 별도의 신호처리 없이 상기 선택부(603)에 공급한다.
이와 같이, 정극성 데이터 처리부(601)는 m/2개의 샘플링된 정극성의 아날로그 데이터 신호들과, m/2개의 비정상적인 부극성의 신호들을 상기 선택부(603)에 공급한다.
이어서, 상기 제 1 프레임 기간동안 부극성 데이터 처리부(602)의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 상기 제 1 프레임 기간동안 제 1 부극성 버퍼부(802) 및 제 2 부극성 버퍼부(804)의 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm 및 L2`, L4`, L6`, ..., Lm`)이 동작상태로 유지되고, 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1 및 L1`, L3`, L5`, ..., Lm-1`)은 동작하지 않는다.
우수번째 부극성 샘플링 스위치들(SS2`, SS4`, SS6`, ..., SSm`)에 의해 샘플링된 부극성의 아날로그 데이터 신호들은 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm)에 각각 공급된다.
그리고, 기수번째 부극성 샘플링 스위치들(SS1`, SS3`, SS5`, ..., SSm-1`)에 의해 샘플링된 정극성의 아날로그 데이터 신호들은 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)에 공급된다.
상기 샘플링된 부극성의 아날로그 데이터 신호들은 다음과 같은 데이터 신호들을 포함한다. 즉, 상기 샘플링된 부극성의 아날로그 데이터 신호들은, 6k+2 번째 부극성 샘플링 스위치들(SS2`, SS8`, SS14`, ..., SSm-4`)로부터 샘플링된 제 2 기수 아날로그 데이터 신호(Data_GO)들, 6k+4 번째 부극성 샘플링 스위치들(SS4`, SS10`, SS16`, ..., SSm-2`)로부터 샘플링된 제 1 우수 아날로그 데이터 신호(Data_RE)들, 그리고 6k+6 번째 부극성 샘플링 스위치들(SS6`, SS12`, SS18`, ..., SSm`)로부터 샘플링된 제 3 우수 아날로그 데이터 신호(Data_BE)들을 포함한다.
이 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들은 제 1 부극성 버퍼부(802)에 구비된 부극성 버퍼들(L1 내지 Lm)을 통해 버퍼링되어 부극성 출력 제어부(803)에 공급된다.
즉, 상기 샘플링된 부극성의 아날로그 데이터 신호들은 우수번째 부극성 버 퍼들(L2, L4, L6, ..., Lm)을 통해 상기 부극성 출력 제어부(803)에 공급되며, 상기 샘플링된 정극성의 아날로그 데이터 신호들은 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)을 통해 상기 출력 제어부(803)에 공급된다.
이때, 상술한 바와 같이, 상기 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)은 오프된 상태이므로, 상기 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1)에 공급된 샘플링된 정극성의 데이터 신호들은 비정상적인 정극성의 데이터 신호로서 출력된다.
상기 부극성 출력 제어부(803)에 구비된 부극성 출력 스위치들(OS1` 내지 OSm`)은 외부로부터의 라인 패스 신호(LPS)에 응답하여 모두 동시에 턴-온된다.
이에 따라, 상기 부극성 버퍼들(L1 내지 Lm)에 저장되었던 샘플링된 부극성의 아날로그 데이터 신호들 및 비정상적인 정극성의 신호들이 상기 부극성 출력 스위치들(OS1` 내지 OSm`)을 통해 동시에 제 2 부극성 버퍼부(804)에 공급된다.
즉, 상기 샘플링된 부극성의 아날로그 데이터 신호들은 우수번째 부극성 출력 스위치들(OS2`, OS4`, OS6`, ..., OSm`)을 통해 상기 제 2 부극성 버퍼부(804)에 공급되며, 상기 비정상적인 정극성의 신호들은 기수번째 부극성 출력 스위치들(OS1`, OS3`, OS5`, ..., OSm-1`)을 통해 상기 제 2 부극성 버퍼부(804)에 공급된다.
상기 제 2 부극성 버퍼부(804)에 구비된 부극성 버퍼들(L1` 내지 Lm`) 중 우수번째 부극성 버퍼들(L2`, L4`, L6`, ..., Lm`)은 상기 샘플링된 부극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급하고, 기수번째 부극성 버퍼 들(L1`, L3`, L5`, ..., Lm-1`)은 상기 비정상적인 정극성의 신호들을 별도의 신호처리 없이 상기 선택부(603)에 공급한다.
이와 같이, 부극성 데이터 처리부(602)는 m/2개의 샘플링된 부극성의 아날로그 데이터 신호들과, m/2개의 비정상적인 부극성의 신호들을 상기 선택부(603)에 공급한다.
상기 샘플링된 정극성의 아날로그 데이터 신호들 각각은 기수번째 NMOS 스위치들(N1, N3, N5, ..., Nm-1)에 공급되며, 상기 샘플링된 부극성의 아날로그 데이터 신호들 각각은 우수번째 NMOS 스위치들(N2, N4, N6, ..., Nm)에 공급되며, 상기 비정상적인 정극성의 신호들은 기수번째 PMOS 스위치들(P1, P3, P5, ..., Pm-1)에 공급되며, 그리고 상기 비정상적인 부극성의 신호들은 우수번째 PMOS 스위치들(P2, P4, P6, ..., Pm)에 공급된다.
이때, 제 1 프레임 기간에 제 1 제어신호(CS1)가 하이논리전압을 가지므로, 상기 선택부(603)의 NMOS 스위치들(N1 내지 Nm)이 턴-온되고 PMOS 스위치들(P1 내지 Pm)은 턴-오프된다.
따라서, 상기 샘플링된 정극성의 아날로그 데이터 신호들이 상기 턴-온된 기수번째 NMOS 스위치들(N1, N3, N5, ..., Nm-1)을 통해 기수번째 데이터 라인들(DL1, DL3, DL5, ..., DLm-1)에 공급되고, 그리고 상기 샘플링된 부극성의 아날로그 데이터 신호들이 상기 턴-온된 우수번째 NMOS 스위치들(N2, N4, N6, ..., Nm)을 통해 우수번째 데이터 라인들(DL2, DL4, DL6, ..., DLm)에 공급된다.
요약하면, 제 1 프레임 기간동안에 정극성 데이터 처리부(601)는 기수번째 정극성 샘플링 스위치들(SS1, SS3, SS5, ..., SSm-1) 및 기수번째 정극성 버퍼들(H1, H3, H5, ..., Hm-1 및 H1`, H3`, H5`, ..., Hm-1`)을 사용하여 정극성의 아날로그 데이터 신호들을 처리하고, 부극성 데이터 처리부(602)는 우수번째 부극성 샘플링 스위치들(SS2`, SS4`, SS6`, ..., SSm`) 및 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm 및 L2`, L4`, L6`, ..., Lm`)을 사용하여 부극성의 아날로그 데이터 신호들을 처리한다.
이때, 상기 제 1 내지 제 m 샘플링 스캔펄스(SP1 내지 SPm)가 순차적으로 출력되므로, 제 1 정극성 버퍼부(702)의 정극성 버퍼들(H1 내지 Hm)과 제 1 부극성 버퍼부(802)의 부극성 버퍼들(L1 내지 Lm)에는 순차적으로 샘플링된 아날로그 데이터 신호를 저장된다.
즉, 먼저 샘플링된 정극성의 아날로그 데이터 신호가 제 1 정극성 및 제 1 부극성 버퍼(H1, L1)에 저장되고, 이후 샘플링된 부극성의 아날로그 데이터 신호가 제 2 부극성 및 제 2 정극성 버퍼(L2, H2)에 저장되고, 이후 샘플링된 정극성의 아날로그 데이터 신호가 제 3 정극성 및 제 3 부극성 버퍼(H3, L3)에 저장되고, 이후 샘플링된 부극성의 아날로그 데이터 신호가 제 4 부극성 및 제 4 정극성 버퍼(L4, H4)에 저장되고, ..., 이후 샘플링된 정극성의 아날로그 데이터 신호가 제 m-1 정극성 및 제 m-1 부극성 버퍼(Hm-1, Lm-1)에 저장되고, 마지막으로 샘플링된 부극성의 아날로그 데이터 신호가 제 m 부극성 및 제 m 정극성 버퍼(Lm, Hm)에 저장된다.
이후, 라인 패스 신호(LPS)에 의해 상기 정극성 버퍼들(H1 내지 Hm)과 부극성 버퍼들(L1 내지 Lm)에 저장된 아날로그 데이터 신호들이 동시에 출력되어 선택 부(603)에 공급된다.
이와 같은 방식으로 표시부의 한 수평라인분의 화소셀들이 한 수평기간동안 동시에 샘플링된 아날로그 데이터 신호들을 공급받아 화상을 표시한다. 이 다수의 수평기간동안의 동작을 통해 제 1 프레임 기간이 완료되면, 제 2 프레임 기간이 시작된다.
제 2 프레임 기간에는, 상기 제 1 기수 아날로그 데이터 신호(Data_RO), 제 3 기수 아날로그 데이터 신호(Data_BO), 및 제 2 우수 아날로그 데이터 신호(Data_GE)가 부극성으로 유지되고, 그리고 제 2 기수 아날로그 데이터 신호(Data_GO), 제 1 우수 아날로그 데이터 신호(Data_RE), 및 제 3 우수 아날로그 데이터 신호(Data_BE)가 정극성으로 유지된다.
또한, 상기 제 2 프레임 기간에는 상기 제 1 제어신호(CS1)가 로우논리전압을 갖는다.
따라서, 도 11b에 도시된 바와 같이, 기수번째 부극성 샘플링 스위치들(SS1`, SS3`, SS5`, ..., SSm-1`)이 부극성의 아날로그 데이터 신호를 샘플링하고, 우수번째 정극성 샘플링 스위치들(SS2, SS4, SS6, ..., SSm)이 정극성의 아날로그 데이터 신호를 샘플링한다.
또한, 제 1 정극성 버퍼부(702)의 우수번째 정극성 버퍼들(H2, H4, H6, ..., Hm) 및 제 2 정극성 버퍼부(704)의 우수번째 정극성 버퍼들(H2`, H4`, H6`, ..., Hm`)이 동작하고, 반대로 제 1 정극성 버퍼부(702)의 기수번째 정극성 버퍼들(H1, H3, H5, ..., Hm-1) 및 제 2 정극성 버퍼부(704)의 기수번째 정극성 버퍼들(H1`, H3`, H5`, ..., Hm-1`)이 동작하지 않는다.
또한, 제 1 부극성 버퍼부(802)의 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1) 및 제 2 부극성 버퍼부(804)의 기수번째 부극성 버퍼들(L1`, L3`, L5`, ..., Lm-1`)이 동작하고, 반대로 제 1 부극성 버퍼부(802)의 우수번째 부극성 버퍼들(L2, L4, L6, ..., Lm) 및 제 2 부극성 버퍼부(804)의 우수번째 버퍼들(L2`, L4`, L6`, ..., Lm`)이 동작하지 않는다.
즉, 제 2 프레임 기간동안에 정극성 데이터 처리부(601)는 우수번째 정극성 샘플링 스위치들(SS2, SS4, SS6, ..., SSm) 및 우수번째 정극성 버퍼들(H2, H4, H6, ..., Hm 및 H2`, H4`, H6`, ..., Hm`)을 사용하여 정극성의 아날로그 데이터 신호들을 처리한다.
그리고, 상기 제 2 프레임 기간에 상기 부극성 데이터 처리부(602)는 기수번째 부극성 샘플링 스위치들(SS1`, SS3`, SS5`, ..., SSm-1`) 및 기수번째 부극성 버퍼들(L1, L3, L5, ..., Lm-1 및 L1`, L3`, L5`, ..., Lm-1`)을 사용하여 부극성의 아날로그 데이터 신호들을 처리한다.
이에 따라, 상기 제 2 정극성 버퍼부(704)에 구비된 정극성 버퍼들(H1` 내지 Hm`) 중 우수번째 정극성 버퍼들(H2`, H4`, H6`, ..., Hm`)은 상기 샘플링된 정극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급하고, 기수번째 정극성 버퍼들(H1`, H3`, H5`, ..., Hm-1`)은 상기 비정상적인 부극성의 신호들을 별도의 신호처리 없이 상기 선택부(603)에 공급한다.
즉, 상기 정극성 데이터 처리부(601)는 m/2개의 샘플링된 정극성의 아날로그 데이터 신호들과, m/2개의 비정상적인 부극성의 신호들을 상기 선택부(603)에 공급한다.
상기 제 2 부극성 버퍼부(804)에 구비된 부극성 버퍼들(L1` 내지 Lm`) 중 기수번째 부극성 버퍼들(L1`, L3`, L5`, ..., Lm-1`)은 상기 샘플링된 부극성의 아날로그 데이터 신호들을 버퍼링하여 선택부(603)에 공급하고, 우수번째 부극성 버퍼들(L2`, L4`, L6`, ..., Lm`)은 상기 비정상적인 정극성의 신호들을 별도의 신호처리 없이 상기 선택부(603)에 공급한다.
이와 같이, 부극성 데이터 처리부(602)는 m/2개의 샘플링된 부극성의 아날로그 데이터 신호들과, m/2개의 비정상적인 부극성의 신호들을 상기 선택부(603)에 공급한다.
상기 샘플링된 정극성의 아날로그 데이터 신호들 각각은 우수번째 PMOS 스위치들(P2, P4, P6, ..., Pm)에 공급되며, 상기 샘플링된 부극성의 아날로그 데이터 신호들 각각은 기수번째 PMOS 스위치들(P1, P3, P5, ..., Pm-1)에 공급되며, 상기 비정상적인 정극성의 신호들은 우수번째 NMOS 스위치들(N2, N4, N6, ..., Nm)에 공급되며, 그리고 상기 비정상적인 부극성의 신호들은 기수번째 NMOS 스위치들(N1, N3, N5, ..., Nm-1)에 공급된다.
이때, 제 1 프레임 기간에 제 1 제어신호(CS1)가 로우논리전압을 가지므로, 상기 선택부(603)의 PMOS 스위치들(P1 내지 Pm)이 턴-온되고 NMOS 스위치들(N1 내지 Nm)은 턴-오프된다.
따라서, 상기 샘플링된 정극성의 아날로그 데이터 신호들이 상기 턴-온된 우 수번째 PMOS 스위치들(P2, P4, P6, ..., Pm)을 통해 우수번째 데이터 라인들(DL2, DL4, DL6, ..., DLm)에 공급되고, 그리고 상기 샘플링된 부극성의 아날로그 데이터 신호들이 상기 턴-온된 기수번째 PMOS 스위치들(P1, P3, P5, ..., Pm-1)을 통해 기수번째 데이터 라인들(DL1, DL3, DL5, ..., DLm-1)에 공급된다.
이에 따라, 모든 데이터 라인들(DL1 내지 DLm)간의 충전시점 및 충전기간이 동일해진다. 또한, 서로 다른 동작범위를 갖는 버퍼들을 사용함으로써 버퍼들의 소비전력을 감소시킬 수 있다.
도 12a는 기수번째 프레임 기간에 표시장치의 극성패턴을 나타낸 도면으로서, 상술한 제 1 프레임 기간에는 표시부의 화소셀들이 도 12a에 바와 같은 극성패턴을 갖는다(라인 반전구동 방법).
도 12b는 우수번째 프레임 기간에 표시장치의 극성패턴을 나타낸 도면으로서, 상술한 제 2 프레임 기간에는 표시부의 화소셀들이 도 12b에 바와 같은 극성패턴을 갖는다(라인 반전구동 방법).
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 표시장치의 구동회로는 다음과 같은 효과가 있다.
본 발명에 따른 표시장치의 구동회로는 표시부의 데이터 라인들에 동시에 아날로그 데이터 신호를 공급함으로써, 한 수평라인을 따라 배열된 화소셀들간의 휘도차를 방지할 수 있다.

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  15. 화상에 대한 정보를 갖는 아날로그 데이터 신호가 공급되는 적어도 하나의 데이터 전송라인;
    상기 데이터 전송라인으로부터의 정극성 및 부극성의 아날로그 데이터 신호를 순차적으로 샘플링하고, 상기 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하는 제 1 정극성 래치부;
    상기 제 1 정극성 래치부로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 제 2 정극성 래치부;
    상기 데이터 전송라인으로부터의 정극성 및 부극성의 아날로그 데이터 신호를 순차적으로 샘플링하고, 상기 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 저장하는 제 1 부극성 래치부;
    상기 제 1 부극성 래치부로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 제 2 부극성 래치부; 및,
    상기 제 2 정극성 래치부로부터의 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들 중 정극성의 아날로그 데이터 신호들을 선택하고, 상기 제 2 부극성 래치로부터의 샘플링된 정극성 및 부극성 아날로그 데이터 신호들 중 부극성의 아날로그 데이터 신호들을 선택하여 표시부에 동시에 공급하는 선택부를 포함하여 구성됨을 특징으로 하는 표시장치의 구동회로.
  16. 제 15 항에 있어서,
    상기 제 1 정극성 래치부는, 상기 데이터 전송라인으로부터의 정극성 및 부극성 아날로그 데이터 신호를 순차적으로 샘플링하는 정극성 샘플링부 및, 상기 정극성 샘플링부로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호를 저장 및 버퍼링하여 출력하는 정극성 버퍼부를 포함하며; 그리고,
    상기 제 1 부극성 래치부는, 상기 데이터 전송라인으로부터의 정극성 및 부극성 아날로그 데이터 신호를 순차적으로 샘플링하는 부극성 샘플링부 및, 상기 부극성 샘플링부로부터 샘플링된 정극성 및 부극성의 아날로그 데이터 신호를 저장 및 버퍼링하여 출력하는 부극성 버퍼부를 포함함을 특징으로 하는 표시장치의 구동회로.
  17. 제 16 항에 있어서,
    상기 정극성 샘플링부는, 상기 데이터 전송라인과 상기 정극성 버퍼부간에 접속되어, 상기 데이터 전송라인으로부터의 정극성 및 부극성의 아날로그 데이터 신호를 차례로 샘플링하는 다수의 정극성 샘플링 스위치들을 포함하며; 그리고,
    상기 부극성 샘플링부는, 상기 데이터 전송라인과 상기 부극성 버퍼부간에 접속되어, 상기 데이터 전송라인으로부터의 정극성 및 부극성의 아날로그 데이터 신호를 차례로 샘플링하는 다수의 부극성 샘플링 스위치들을 포함함을 특징으로 하는 표시장치의 구동회로.
  18. 제 17 항에 있어서,
    상기 정극성 샘플링 스위치들에 샘플링 스캔펄스를 차례로 공급하여 상기 정극성 샘플링 스위치들을 차례로 턴-온시킴과 아울러, 상기 부극성 샘플링 스위치들에 상기 샘플링 스캔펄스를 차례로 공급하여 상기 부극성 샘플링 스위치들을 차례로 턴-온시키는 쉬프트 레지스터를 더 포함함을 특징으로 하는 표시장치의 구동회로.
  19. 제 18 항에 있어서,
    서로 대응되는 정극성 샘플링 스위치와 부극성 샘플링 스위치는 동일한 샘플링 스캔펄스를 공급받아 동시에 턴-온되는 것을 특징으로 하는 표시장치의 구동회로.
  20. 제 16 항에 있어서,
    상기 정극성 버퍼부는, 상기 정극성 샘플링부로부터 공급되는 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 각각 저장하고 버퍼링하는 다수의 정극성 버퍼들을 포함하며; 그리고,
    상기 부극성 버퍼부는, 상기 부극성 샘플링부로부터 공급되는 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 차례로 각각 저장하고 버퍼링하는 다수의 부극성 버퍼들을 포함하는 것을 특징으로 하는 표시장치의 구동회로.
  21. 제 20 항에 있어서,
    기수번째 정극성 버퍼들과 우수번째 정극성 버퍼들이 프레임 기간을 단위로 하여 서로 교번하여 동작하며; 그리고,
    기수번째 부극성 버퍼들과 우수번째 부극성 버퍼들이 프레임 기간을 단위로 하여 서로 교번하여 동작하는 것을 특징으로 하는 표시장치의 구동회로.
  22. 제 21 항에 있어서,
    상기 기수번째 정극성 버퍼들은 기수번째 프레임 기간에 동작하며;
    상기 우수번째 정극성 버퍼들은 우수번째 프레임 기간에 동작하며;
    상기 기수번째 부극성 버퍼들은 우수번째 프레임 기간에 동작하며; 그리고,
    상기 우수번째 부극성 버퍼들은 기수번째 프레임 기간에 동작하는 것을 특징으로 표시장치의 구동회로.
  23. 제 20 항에 있어서,
    상기 정극성 버퍼와 부극성 버퍼는 서로 다른 전압 범위에서 동작하는 것을 특징으로 하는 표시장치의 구동회로.
  24. 제 23 항에 있어서,
    상기 정극성 버퍼들은 정극성의 아날로그 데이터 신호의 최소 계조전압과 최대 계조전압 사이의 전압 범위에서 동작하며; 그리고,
    상기 부극성 버퍼들은 부극성의 아날로그 데이터 신호의 최소 계조전압과 최대 계조전압 사이의 전압 범위에서 동작하는 것을 특징으로 하는 표시장치의 구동회로.
  25. 제 15 항에 있어서,
    상기 제 2 정극성 래치부는, 상기 제 1 정극성 래치부에 저장된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력시키는 정극성 출력 제어부와, 상기 정극성 출력 제어부로부터 출력되는 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 버퍼링하여 상기 표시부에 공급하는 정극성 버퍼부를 포함하며; 그리고,
    상기 제 2 부극성 래치부는, 상기 제 1 부극성 래치부에 저장된 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력시키는 부극성 출력 제어부와, 상기 부극성 출력 제어부로부터 출력되는 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 버퍼링하여 상기 표시부에 공급하는 부극성 버퍼부를 포함함을 특징으로 하는 표시장치의 구동회로.
  26. 제 25 항에 있어서,
    상기 정극성 출력 제어부는, 외부로부터의 제어신호에 따라 동시에 턴-온되어 상기 제 1 정극성 래치부로부터의 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 다수의 정극성 출력 스위치들을 포함하며; 그리고,
    상기 부극성 출력 제어부는, 상기 제어신호에 따라 동시에 턴-온되어 상기 제 1 부극성 래치부로부터의 샘플링된 정극성 및 부극성의 아날로그 데이터 신호들을 동시에 출력하는 다수의 부극성 출력 스위치들을 포함함을 특징으로 하는 표시장치의 구동회로.
  27. 제 25 항에 있어서,
    상기 표시부는 서로 교차하는 다수의 게이트 라인들 및 다수의 데이터 라인들을 포함하며;
    상기 정극성 버퍼부는 상기 각 데이터 라인과 상기 출력 제어부간에 접속된 다수의 정극성 버퍼들을 포함하며; 그리고,
    상기 부극성 버퍼부는 상기 각 데이터 라인과 상기 출력 제어부간에 접속된 다수의 부극성 버퍼들을 포함함을 특징으로 하는 표시장치의 구동회로.
  28. 제 27 항에 있어서,
    기수번째 정극성 버퍼들과 우수번째 정극성 버퍼들이 프레임 기간을 단위로 하여 서로 교번하여 동작하며; 그리고,
    기수번째 부극성 버퍼들과 우수번째 부극성 버퍼들이 프레임 기간을 단위로 하여 서로 교번하여 동작하는 것을 특징으로 하는 표시장치의 구동회로.
  29. 제 28 항에 있어서,
    상기 기수번째 정극성 버퍼들은 기수번째 프레임 기간에 동작하며;
    상기 우수번째 정극성 버퍼들은 우수번째 프레임 기간에 동작하며;
    상기 기수번째 부극성 버퍼들은 우수번째 프레임 기간에 동작하며; 그리고,
    상기 우수번째 부극성 버퍼들은 기수번째 프레임 기간에 동작하는 것을 특징으로 표시장치의 구동회로.
  30. 제 27 항에 있어서,
    상기 정극성 버퍼와 부극성 버퍼는 서로 다른 전압 범위에서 동작하는 것을 특징으로 하는 표시장치의 구동회로.
  31. 제 30 항에 있어서,
    상기 정극성 버퍼들은 정극성의 아날로그 데이터 신호의 최소 계조전압과 최대 계조전압 사이의 전압 범위에서 동작하며; 그리고,
    상기 부극성 버퍼들은 부극성의 아날로그 데이터 신호의 최소 계조전압과 최대 계조전압 사이의 전압 범위에서 동작하는 것을 특징으로 하는 표시장치의 구동회로.
  32. 제 15 항에 있어서,
    상기 선택부는,
    상기 제 2 정극성 래치부로부터의 샘플링된 정극성의 아날로그 데이터 신호들을 출력시키고, 상기 제 2 정극성 래치로부터의 샘플링된 부극성의 아날로그 데이터 신호들을 차단시키는 다수의 제 1 스위치; 및,
    상기 제 2 부극성 래치부로부터의 샘플링된 부극성의 아날로그 데이터 신호들을 출력시키고, 상기 제 2 부극성 래치부로부터의 샘플링된 정극성의 아날로그 데이터 신호들을 차단시키는 제 2 스위치를 포함함을 특징으로 하는 표시장치의 구동회로.
  33. 제 15 항에 있어서,
    상기 데이터 전송라인은 제 1 내지 제 6 데이터 전송라인을 포함하며,
    상기 제 1 데이터 전송라인에는 적색에 대한 화상정보를 갖는 제 1 기수 아날로그 데이터 신호가 공급되며;
    상기 제 2 데이터 전송라인에는 녹색에 대한 화상정보를 갖는 제 2 기수 아날로그 데이터 신호가 공급되며;
    상기 제 3 데이터 전송라인에는 청색에 대한 화상정보를 갖는 제 3 기수 아날로그 데이터 신호가 공급되며;
    상기 제 4 데이터 전송라인에는 적색에 대한 화상정보를 갖는 제 1 우수 아 날로그 데이터 신호가 공급되며;
    상기 제 5 데이터 전송라인에는 녹색에 대한 화상정보를 갖는 제 2 우수 아날로그 데이터 신호가 공급되며; 그리고,
    상기 제 6 데이터 전송라인에는 청색에 대한 화상정보를 갖는 제 3 우수 아날로그 데이터 신호가 공급되는 것을 특징으로 하는 표시장치의 구동회로.
  34. 제 33 항에 있어서,
    상기 제 1 내지 제 6 아날로그 데이터 신호는 각각 정극성의 아날로그 데이터 신호 및 부극성의 아날로그 데이터 신호를 포함하는 것을 특징으로 하는 표시장치의 구동회로.
  35. 제 34 항에 있어서,
    서로 인접한 데이터 전송라인에 공급되는 아날로그 데이터 신호는 서로 다른 극성을 갖는 것을 특징으로 하는 표시장치의 구동회로.
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