JP2018013575A - 表示制御デバイス及び表示パネルモジュール - Google Patents

Abstract

【課題】表示パネルに対するインタレース駆動による電力消費を低減する。【解決手段】インタレース駆動における奇数フィールドの駆動と偶数フィールドの駆動との間に駆動停止期間を挿入する。また、ソース駆動部から出力する画素信号をサブ画素の種別毎に時分割で表示パネルに供給するとき、サブ画素毎の画素信号を対応するソース線に振り分けるソース線スイッチのスイッチング回数を減らすようにそのスイッチ制御信号を変化させる。【選択図】図７

Description

本発明は、表示パネルをインタレース駆動可能な表示制御デバイスに関し、例えば表示パネルに表示制御デバイスが搭載された表示パネルモジュールに適用して有効な技術に関する。

表示パネルのゲート線制御とソース線駆動を行う表示制御デバイスによる表示駆動にはインタレース駆動方式がある。これは、ゲート線の奇数フィールドと偶数フィールドを交互に表示動作させ、奇数フィールドと偶数フィールドの２個のフィールドで１フレームを構成する。このインタレース駆動方式はゲート線を順番に選択して画像を表示するノンインタレース駆動方式に比べて画像データ伝送においてデータ量（伝送レートまたは帯域幅）を増やさずに描画回数を増やす技術とされる。特許文献１には液晶表示パネルに対するそのようなインタレース駆動方式について記載がある。

特開２０１５−１１１４００

インタレース駆動方式は画像データの伝送レート又は帯域幅を増やさずに済むが、描画回数を増やさなければならないからこの点で電力消費が増す傾向にある。近年のＦＨＤ（Full High Definition）以上での高精細な表示パネルでは、システムトータルでの消費電力の増加が課題となっており、表示制御デバイスにおいても低消費電力化が急務であり、特に本発明者はインタレース駆動方式において電力消費を低減する技術について鋭意検討を行ってきた。

本発明の目的は、表示パネルに対するインタレース駆動による電力消費を低減することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。

すなわち、インタレース駆動における奇数フィールドの駆動と偶数フィールドの駆動との間に駆動停止期間を挿入する。また、画素信号をサブ画素の種別毎に時分割で表示パネルに供給するとき、サブ画素毎の画素信号を対応するソース線に振り分けるソース線スイッチのスイッチング回数を減らすようにそのスイッチ制御信号を変化させる。この観点による更に具体的な手段は以下の通りである。

〔１〕＜インターバルインタレースモード＞
表示制御デバイス（１）は、表示タイミングに同期して表示パネル（３）のゲート線（Ｇ１〜Ｇｎ）を選択制御するためのゲート線制御部（１０）と、表示パネルの前記ゲート線に交差的に配置されたソース線（Ｓ１＿Ｒ〜Ｓｘ＿Ｂ）に駆動信号を与えるためのソース駆動部（９）と、前記ゲート線制御部及びソース駆動部を制御する制御部（６）と、を有する。前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号（ＧＳ１）と偶数番目のゲート線のための偶数用ゲート線制御信号（ＧＳ２）とを別々に出力する。前記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号を非活性とする奇数フィールド期間（ＡＣＴｏｄｄ）と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号を非活性とする偶数フィールド期間（ＡＣＴｅｖｎ）とを交互に生成する制御を行い、インターバルインタレースモードの指定に応答して交互に生成する奇数フィールド期間と偶数フィールド期間との間に双方のゲート制御信号を非活性化とするゲート休止期間（ＳＴＰ）を設ける制御を行う。

これにより、インターバルインタレースモードでは交互に生成される奇数フィールド期間と偶数フィールド期間との間に配置されるゲート休止期間（ＳＴＰ）に双方のゲート制御信号が非活性になるので、表示制御デバイスの単位時間当たりの電力消費を減らすことができる。

〔２〕＜ゲート休止期間にソース駆動部への動作電源の供給を遮断＞
項１において、前記制御部は前記ゲート休止期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う。

これにより、インターバルインタレースモードにおいて単位時間当たりの電力消費を更に減らすことができる。

〔３〕＜インタレースモード又はインターバルインタレースモードにおいてゲート線制御信号の非活性期間にソース駆動部への動作電源の供給を遮断＞
項１において、前記制御部は、前記インタレースモード又はインターバルインタレースモードの何れかが指定されても、奇数フィールド期間において偶数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断し、偶数フィールド期間において奇数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う。

これにより、インターバルインタレースモードにおいて単位時間当たりの電力消費を更に減らすことができる。

〔４〕＜休止期間可変＞
項１において、ゲート休止期間データ（ＳＴＰＰ）が書換え可能に指定される休止期間設定レジスタ（５）を更に有し、前記制御部は休止期間設定レジスタの設定データにしたがって前記休止期間の長さを制御する。

これによれば、必要に応じて休止期間を可変に設定することができる。

〔５〕＜ゲート制御信号＞
項１において、前記奇数用ゲート線制御信号は奇数番目のゲート線を選択するための奇数用シフトデータを順次後段にシフト制御するための複数相の奇数用シフトクロック信号（ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２）であり、前記偶数用ゲート線制御信号は偶数番目のゲート線を選択するための偶数用シフトデータを順次後段にシフト制御するための複数相の偶数用シフトクロック信号（ＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２）であり、前記ゲート制御信号の非活性化とは前記シフトクロック信号のクロック変化停止である。

これによれば、シフトクロック信号によるシフトデータのシフト制御によってゲート線の選択制御を行うことができ、シフトクロック信号のクロック変化の停止によって簡単にゲート制御信号を非活性化することができる。

〔６〕＜ゲート線毎の表示期間を跨いでイネーブルにされる出力同期信号＞
項１において、前記ソース駆動部は、１本のゲート線の表示期間（Ｈｏｄｄ，Ｈｅｖｎ）毎にその複数画素の画素信号をサブ画素の種別毎に駆動端子（Ｓ１〜Ｓｘ）から時分割で出力する。前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号（ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３、）を出力する。前記制御部は、前記ノンインタレースモード、インタレースモード又はインターバルインタレースモードの何れが指定されても、１本のゲート線の表示期間（Ｈｏｄｄ，Ｈｅｖｎ）毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として前記ゲート線制御部に維持させる制御を行う。

これによれば、画素信号をサブ画素の種別毎に時分割で表示パネルに供給するとき、サブ画素毎の画素信号を対応するソース線に振り分けるソース線スイッチのスイッチング回数を減らすことができる。即ち、１本のゲート線の表示期間毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として維持させることによって、ソース線スイッチのスイッチ制御信号の充放電回数を減らすことができる。

〔７〕＜インタレースモード又はインターバルインタレースモードが指定された場合の出力同期信号＞
項６において、前記制御部は、インタレースモード又はインターバルインタレースモードの何れかの指定に応答して、前記奇数フィールド期間では奇数番目の各ゲート線の表示期間（Ｈｏｏｄ）に対応して最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持させ、前記偶数フィールド期間では偶数番目の各ゲート線の表示期間（Ｈｅｖｎ）に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う。

これによれば、インタレースモード又はインターバルインタレースモードの何れの場合でも項６と同様の作用効果を奏する。

〔８〕＜インターバルインタレースモード＞
表示パネルモジュールは、表示パネル（３）と、前記表示パネルのゲート線（Ｇ１〜Ｇｎ）のゲート線制御を行うと共に前記表示パネルのソース線（Ｓ１＿Ｒ〜Ｓｘ＿Ｂ）に並列的に駆動信号を与える表示制御デバイス（１）とを有する。前記表示制御デバイスは、表示タイミングに同期して表示パネルのゲート線を選択制御するゲート線制御部（１０）と、表示パネルの前記ゲート線に交差的に配置されたソース線に並列的に駆動信号を与えるソース駆動部（９）と、前記ゲート線制御部及びソース駆動部を制御する制御部（６）と、を有する。前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号（ＧＳ１）と偶数番目のゲート線のための偶数用ゲート線制御信号（ＧＳ２）とを別々に出力する。前記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号を非活性とする奇数フィールド期間（ＡＣＴｏｄｄ）と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号を非活性とする偶数フィールド期間（ＡＣＴｅｖｎ）とを交互に生成する制御を行い、インターバルインタレースモードの指定に応答して交互に生成する奇数フィールド期間と偶数フィールド期間との間に双方のゲート制御信号を非活性化とするゲート休止期間（ＳＴＰ）を設ける制御を行う。

これによれば、項１と同様の作用効果を奏する。

〔９〕＜ゲート休止期間にソース駆動部への動作電源の供給を遮断＞
項８において、前記制御部は前記ゲート休止期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う。

これによれば、項２と同様の作用効果を奏する。

〔１０〕＜インタレースモード又はインターバルインタレースモードにおいてゲート線制御信号の非活性期間にソース駆動部への動作電源の供給を遮断＞
項８において、前記制御部は、前記インタレースモード又はインターバルインタレースモードの何れかが指定されても、奇数フィールド期間において偶数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断し、偶数フィールド期間において奇数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う。

これによれば、項３と同様の作用効果を奏する。

〔１１〕＜休止期間可変＞
項８において、前記ゲート休止期間（ＳＴＰ＿Ｐ）が書換え可能に指定される休止期間設定レジスタ（５）を更に有し、前記制御部は休止期間設定レジスタの設定値にしたがって前記休止期間の長さを制御する。

これによれば、項４と同様の作用効果を奏する。

〔１２〕＜ゲート制御信号＞
項８において、前記表示パネルは奇数用シフトレジスタにおけるシフトデータのシフト位置に応じて奇数番目のゲート線を選択する奇数用ゲートドライバ（２１）と、偶数用シフトレジスタにおけるシフトデータのシフト位置に応じて偶数番目のゲート線を選択する偶数用ゲートドライバ（２２）とを有する。前記奇数用ゲート制御信号は前記奇数用シフトレジスタの奇数用シフトデータを順次後段にシフト制御するための複数相の奇数用シフトクロック信号（ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２）であり、前記偶数用ゲート制御信号は前記偶数用シフトレジスタの偶数用シフトデータを順次後段にシフト制御するための複数相の偶数用シフトクロック信号（ＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２）であり、前記ゲート制御信号の非活性化とはシフトクロックのクロック変化停止である。

これによれば、項５と同様の作用効果を奏する。

〔１３〕＜ゲート線毎の表示期間を跨いでイネーブルにされる出力同期信号＞
項８において、前記ソース駆動部は、１本のゲート線の表示期間毎にその複数画素の画素データをサブ画素の種別毎に駆動端子（Ｓ１〜Ｓｘ）から時分割で出力する。前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号（ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３、）を出力する。前記表示パネルは、前記駆動端子から時分割で出力される画素信号をサブ画素のソース線（Ｓ１＿Ｒ，Ｓ１＿Ｇ，Ｓ１＿Ｂ〜Ｓｘ＿Ｒ，Ｓｘ＿Ｇ，Ｓｘ＿Ｂ）に振り分けるソース線スイッチ回路（２３）を有し、ソース線スイッチ回路は出力同期信号をサブ画素の種別毎のスイッチ制御信号として用いる。前記制御部は、前記ノンインタレースモード、インタレースモード又はインターバルインタレースモードの何れが指定されても、１本のゲート線の表示期間（Ｈｏｄｄ，Ｈｅｖｎ）毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として維持させる制御を行う。

これによれば、項６と同様の作用効果を奏する。

〔１４〕＜インタレースモード又はインターバルインタレースモードが指定された場合の出力同期信号＞
項１３において、前記制御部は、インタレースモード又はインターバルインタレースモードの何れかの指定に応答して、前記奇数フィールド期間では奇数番目の各ゲート線の表示期間（Ｈｏｏｄ）に対応して最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持し、前記偶数フィールド期間では偶数番目の各ゲート線の表示期間（Ｈｅｖｎ）に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う。

これによれば、項７と同様の作用効果を奏する。

〔１５〕＜時分割供給されるサブ画素データに対するソース線への振り分け制御＞
表示制御デバイスは（１）、表示タイミングに同期して表示パネル（３）のゲート線（Ｇ１〜Ｇｎ）を選択制御するためのゲート線制御部（１０）と、表示パネルの前記ゲート線に交差的に配置されたソース線（Ｓ１＿Ｒ〜Ｓｘ＿Ｂ）に駆動信号を与えるソース駆動部（９）と、前記ゲート線制御部及びソース駆動部を制御する制御部（６）と、を有する。前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号（ＧＳ１）と偶数番目のゲート線のための偶数用ゲート線制御信号（ＧＳ２）とを別々に出力する。記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号の活性化をマスクする奇数フィールド期間（ＡＣＴｏｄｄ）と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号の活性化をマスクする偶数フィールド期間（ＡＣＴｅｖｎ）とを交互に生成する制御を行う。前記ソース駆動部は、１本のゲート線の表示期間（Ｈｏｄｄ，Ｈｅｖｎ）毎にその複数画素の画素信号をサブ画素の種別毎に駆動端子（Ｓ１〜Ｓｘ）から時分割で出力する。前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号（ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３、）を出力する。前記制御部は、ノンインタレースモード又はインタレースモードの指定に応答して、前記奇数フィールド期間では奇数番目の各ゲート線の表示期間（Ｈｏｏｄ）に対応して応じて最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持させ、前記偶数フィールド期間では偶数番目の各ゲート線の表示期間（Ｈｅｖｎ）に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う。

これによれば、ノンインタレースモードとインタレースモードの何れにおいても、画素信号をサブ画素の種別毎に時分割で表示パネルに供給するとき、サブ画素毎の画素信号を対応するソース線に振り分けるソース線スイッチのスイッチング回数を減らすことができる。即ち、１本のゲート線の表示期間毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として維持させることによって、ソース線スイッチのスイッチ制御信号の充放電回数を減らすことができる。

〔１６〕＜時分割供給されるサブ画素データに対するソース線への振り分け制御＞
表示パネルモジュールは、表示パネル（３）と、前記表示パネルのゲート線制御を行うと共に前記表示パネルのソース線（Ｓ１＿Ｒ〜Ｓｘ＿Ｂ）に駆動信号を与える表示制御デバイス（１）とを有する。前記表示制御デバイスは、表示タイミングに同期して表示パネルのゲート線（Ｇ１〜Ｇｎ）を選択制御するゲート線制御部（１０）と、表示パネルの前記ゲート線に交差的に配置されたソース線に並列的に駆動信号を与えるソース駆動部（９）と、前記ゲート線制御部及びソース駆動部を制御する制御部（６）と、を有する。前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号（ＧＳ１）と偶数番目のゲート線のための偶数用ゲート線制御信号（ＧＳ２）とを別々に出力する。前記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号の活性化をマスクする奇数フィールド期間（ＡＣＴｏｄｄ）と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号の活性化をマスクする偶数フィールド期間（ＡＣＴｅｖｎ）とを交互に生成する制御を行う。前記ソース駆動部は、１本のゲート線の表示期間（Ｈｏｄｄ，Ｈｅｖｎ）毎にその複数画素の画素信号をサブ画素の種別毎に駆動端子（Ｓ１〜Ｓｘ）から時分割で出力する。前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号を（ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３、）出力する。前記表示パネルは、前記駆動端子から時分割で出力される画素データをサブ画素のソース線（Ｓ１＿Ｒ，Ｓ１＿Ｇ，Ｓ１＿Ｂ〜Ｓｘ＿Ｒ，Ｓｘ＿Ｇ，Ｓｘ＿Ｂ）に振り分けるソース線スイッチ回路（２３）を有し、ソース線スイッチ回路は出力同期信号をサブ画素の種別毎のスイッチ制御信号として用いる。前記制御部は、前記奇数フィールド期間では奇数番目の各ゲート線の表示期間（Ｈｏｏｄ）に対応して最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持させ、前記偶数フィールド期間では偶数番目の各ゲート線の表示期間（Ｈｅｖｎ）に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う。

これによれば項１５と同様の作用効果を奏することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、表示パネルに対するインタレース駆動による電力消費を低減することができる。

図１は表示制御デバイスの一例を示すブロック図である。 図２は表示パネルの一例を示すブロック図である。 図３は表示制御デバイスにおけるゲート制御信号及び出力同期信号の生成論理を例示するブロック図である。 図４は表示パネルにおけるスイッチ回路の一例を示すブロック図である。 図５は表示制御デバイスにおけるソース駆動部の一例を示すブロック図である。 図６はインタレースモードにおける動作説明図である。 図７はインターバルインタレースモードにおける動作説明図である。 図８は図７に比べて休止期間を長く設定したときのインターバルインタレースモードにおける動作説明図である。 図９はノンインタレースモードにおける動作説明図である。 図１０はノンインタレースモードにおいて時分割で表示パネルに供給される駆動信号を対応するソース線に振り分けるスイッチ回路のスイッチ制御信号波形を例示するタイミングチャートである。 図１１はインタレースモード又はインターバルインタレースモードの奇数フィールドにおいて時分割で表示パネルに供給される駆動信号を対応するソース線に振り分けるスイッチ回路のスイッチ制御信号波形を例示するタイミングチャートである。 図１２はインタレースモード又はインターバルインタレースモードの偶数フィールドにおいて時分割で表示パネルに供給される駆動信号を対応するソース線に振り分けるスイッチ回路のスイッチ制御信号波形を例示するタイミングチャートである。 図１３は図１０に対してスイッチ回路のスイッチング動作回数を減らす考慮をしない場合の比較例に係るタイミングチャートである。 図１４は図１２に対してスイッチ回路のスイッチング動作回数を減らす考慮をしない場合の比較例に係るタイミングチャートである。

図１には本発明の一実施の形態に係る表示制御デバイスが例示される。表示制御デバイス１は液晶表示パネルに代表される表示パネル（ＤＰＭＬ）３のガラス基板に実装されて表示パネルモジュールＭＤＬを構成する。表示パネルモジュールＭＤＬはタブレット端末やスマートフォンなどの電子機器に搭載される。表示制御デバイス１はアプリケーションプロセッサなどのホスト装置２に接続され、アプリケーションプログラムを実行するホスト装置２から表示データや表示コマンドを受け取って表示パネル３に画像を表示するための表示駆動制御を行う。表示パネル３は例えば図２に例示されるように表示部２０とゲートドライバ２１，２２を有し、表示部２０には選択トランジスタＴｒと並列容量素子Ｃ１，Ｃ２が直列された液晶表示素子に代表される複数個の表示素子（サブ画素）ＰＸＬがＸ，Ｙ方向にマトリクス配置され（図では代表的に１個を図示する）、Ｘ方向単位で表示素子ＰＸＬ中の選択トランジスタＴｒの選択端子（ゲート）には対応するゲート線Ｇ１〜Ｇｎ（ｎは任意の偶数）が接続され、表示素子中の選択トランジスタＴｒのデータ入力端子にはＹ方向単位で対応するソース線Ｓ１＿Ｒ〜Ｓｘ＿Ｂ（ｘは２以上の整数）が接続され、表示素子ＰＸＬの並列容量表示素子Ｃ１，Ｃ２の基準端子には共通電位Ｖｃｏｍが与えられる。並列容量素子Ｃ１，Ｃ２は液晶素子の容量成分Ｃ１とこれに並列配置された電荷蓄積容量Ｃ２を意味する。表示素子ＰＸＬはサブ画素単位に設けられ、例えば１個のカラー画素はＲ（レッド），Ｇ（グリーン），Ｂ（ブルー）の３個のサブ画素ＰＸＬからなる。従ってソース線Ｓ１＿Ｒ〜Ｓｘ＿Ｂはサブ画素単位に設けられている。ソース線の参照符号に付随するサフィックスＲ，Ｇ，Ｂはサブ画素の種別を意味する。

図２の例ではゲートドライバ２１，２２は表示素子ＰＸＬのインタレース駆動を考慮して、奇数番目のゲート線Ｇ１，Ｇ３〜Ｇｎ−１を駆動するための奇数用ゲートドライバ（ＧＤＲＶ１）２１と、偶数番目のゲート線（Ｇ２，Ｇ４〜Ｇｎ）を駆動するための偶数用ゲートドライバ（ＧＤＲＶ２）２２とに左右に分割配置され、ゲートドライバの実装スペースが左右何れかに偏倚しないようになっている。奇数用ゲートドライバ２１と偶数用ゲートドライバ２２は夫々がマスタ・スレーブラッチ段を複数段有するシフトレジスタによって構成され、例えば２相のシフトクロックで選択データを表示タイミングに同期して順次シフトすることにより、ゲート線を順次選択できるようになっている。奇数用ゲートドライバ２１に夫々供給されるシフトクロックと偶数用ゲートドライバ２２に夫々供給されるシフトクロックは１８０度の位相差を有し、奇数番目のゲート線と偶数番目のゲート線が一緒に選択されないようになっている。尚、ゲート線を共通に並列された表示素子の並列ラインを表示ラインと称する。

表示制御デバイス１は、図１に例示されるように、システムインタフェース回路（ＳＹＳＩＦ）４、レジスタ回路（ＲＥＧＣ）５、制御部（ＴＭＧＧ）６、ＦＩＦＩ（First-In First-Out）形式のバッファメモリ（ＢＵＦＭＲＹ）７、階調電圧生成回路（ＧＬＹＳＣＬ）８、ソース駆動部（ＳＲＣＤＲＶ）９、ゲート線制御部１０、内部クロック信号を発生する発振回路（ＯＳＣ）１１、及び電源回路（ＰＳＣ）１２を有する。

システムインタフェース回路４はホスト装置２から表示コマンドやその他の制御データを受け、また、制御部６がホスト装置２に返す応答やステータス情報を出力する。更にシステムインタフェース回路４はホスト装置２から供給される画像データを所定のバスインタフェース仕様又は高速シリアルインタフェース仕様に従って入力する。

システムインタフェース回路４は外部からの入力電源電圧を動作電源電圧する。電源回路１２は、外部からのロジック用電源電圧及びアナログ用電源電圧を入力してディジタル回路とアナログ回路の内部電源電圧を生成する。アナログ回路用の内部アナログ電源電圧は階調電圧生成回路８、ソース駆動部９、ゲート線制御部１０の動作電源とされる。ロジック回路用の内部電源電圧は制御部６などのロジック回路に供給される。

ホスト装置２から供給された画像データは制御部６が一時的にバッファメモリ７に保持させる。バッファメモリ７に保持された画像データ、又はホスト装置２から画像データストリームとして供給された画像データは、表示ライン単位でソース線駆動部９のラインラッチ回路４３（図５参照）にラッチされる。特に制限されないが、ラインラッチ回路４３は１本のゲート線のサブ画素の種別毎に時分割に入力データＰ１〜Ｐｘをラッチする。１本にゲート線に関し例えば最初にレッドの入力データＰ１〜Ｐｘをラッチし、次にグレーンの入力データＰ１〜Ｐｘをラッチし、最後にブルーの入力データＰ１〜Ｐｘをラッチする。入力データＰ１〜Ｐｘはｘ個のサブ画素の画像データであり、特に制限されないが、１個のサブ画素に対してＮビット例えば８ビットとされる。

階調電圧生成回路８はガンマ補正された階調電圧として例えば２５６階調の階調電圧ＶＰ０〜ＶＰ２５５を生成する。

ソース駆動部９は入力データＰ１〜Ｐｘの各サブ画素の値に応じて階調電圧ＶＰ０〜ＶＰ２５５を選択することでサブ画素の種別毎に複数ビットの駆動電圧信号（単に駆動信号とも記す）Ｖ１〜Ｖｘを生成する。例えば図５に例示されるように、ソース駆動部９は、ラインラッチ４３にラッチされたデータＰ１〜ＰｘをＮビットのサブ画素単位のレベルシフタ４０＿１〜４０＿ｘでロジック電圧スケールからアナログ電圧スケールにレベルシフトし、レベルシフトしたデータに対応する階調電圧を階調電圧選択回路４１＿１〜４１＿ｘで選択し、選択した階調電圧をバッファアンプであるソースアンプ４２＿１〜４２＿ｘから駆動電圧信号Ｖ１〜Ｖｘとして端子Ｓ１〜Ｓｘから出力する。レベルシフタ４０＿１〜４０＿ｘ、階調電圧選択回路４１＿１〜４１＿ｘ、及びソースアンプ４２＿１〜４２＿ｘの動作電源はロジック回路用電源（例えば３．３Ｖ）に比べて高圧のアナログ電源（１２Ｖ）とされ、アナログ電源制御信号４４によってそれら回路へのアナログ電源の供給／遮断が制御可能になっている。アナログ電源制御信号４４は制御部６内のアンプ制御ロジック６Ｂで生成する。

駆動電圧信号Ｖ１〜Ｖｘは駆動端子Ｓ１〜Ｓｘから表示パネル３に供給される。入力データＰ１〜Ｐｘを例えば１サブ画素が２５６階調の８ビットの画像データとすると、１表示ラインのサブ画素の個数が５１２×３＝１５３６個なら入力データＰ１〜Ｐｘは５１２バイトのデータとされ、１表示ラインを駆動するには５１２バイトずつＲＧＢの種別毎に時分割で１５３６バイト入力されることになる。

図４に例示されるように、駆動端子Ｓ１〜Ｓｘから出力された駆動電圧信号Ｖ１〜Ｖｘは表示パネル３のソース線スイッチ回路２３に供給される。ソース線スイッチ回路２３は、サブ画素のＲ，Ｇ，Ｂの種別毎に前記駆動端子Ｓ１〜Ｓｘから時分割で供給された駆動信号Ｖ１〜Ｖｘをサブ画素の種別毎にサブ画素のソース線Ｓ１＿Ｒ，Ｓ１＿Ｇ，Ｓ１＿Ｂ〜Ｓｘ＿Ｒ，Ｓｘ＿Ｇ，Ｓｘ＿Ｂに振り分ける。ソース線スイッチ回路２３は駆動信号Ｖ１〜Ｖｘの夫々１個に対して３個のソース線スイッチＳＷ１、ＳＷ２，ＳＷ３を有し、時分割で供給されるＲ，Ｇ，Ｂの各駆動電圧信号Ｖ１〜ＶｘをＲ，Ｇ，Ｂに対応するソース線に振り分け可能にされる。ソース線スイッチＳＷ１は出力同期信号ＤＤＤ＿ＳＷ１とＥＶＮ＿ＳＷ１のワイヤードオア又は論理和でスイッチ御され、ソース線スイッチＳＷ２は出力同期信号ＯＤＤ＿ＳＷ２とＥＶＮ＿ＳＷ２のワイヤードオア又は論理和でスイッチ御され、ソース線スイッチＳＷ３は出力同期信号ＯＤＤ＿ＳＷ３とＥＶＮ＿ＳＷ３のワイヤードオア又は論理和でスイッチ御される。

ゲート線制御部１０は、図１及び図２に例示されるように、表示パネル３の奇数番目のゲート線Ｇ１，Ｇ３，…Ｇｎ−１を選択するための２相のシフトクロックとしての奇数用ゲート線制御信号ＧＳ１（ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫ２）と、偶数番目のゲート線Ｇ２，Ｇ４，…Ｇｎを選択するための２相のシフトクロックとしての偶数用ゲート線制御信号ＧＳ２（ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２）を別々に生成してゲートドライバ２１、２２に供給する。奇数用ゲートドライバ２１に夫々供給されるシフトクロックとしての奇数用ゲート線制御信号ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫ２と、偶数用ゲートドライバ２２に夫々供給されるシフトクロックとしての偶数用ゲート線制御信号ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２は１８０度の位相差を有し、奇数番目のゲート線と偶数番目のゲート線が一緒に選択されないようになっている。即ち、奇数用ゲート線制御信号ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫと偶数用ゲート線制御信号ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２は順次交互に活性化される。図３に示されるように奇数用ゲート線制御信号ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫはゲートバッファ（ＧＢＵＦ１）１０Ａから出力され、偶数用ゲート線制御信号ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２はゲートバッファ（ＧＢＵＦ２）１０Ｂから出力される。

また、ゲート線制御部１０は、前記出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３（ＳＳ１）と（ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３（ＳＳ２）を生成してスイッチ回路２３に供給する。出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３とＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３によるソース線スイッチＳＷ１、ＳＷ２，ＳＷ３のオン期間は重ならないようになっており、異なるサブ画素のソース線に同じ駆動信号が供給されないようになる。即ち、スイッチ制御信号として用いられる出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３とＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３は、１本のゲート線の表示期間毎にその複数画素の画素信号がＲ，Ｇ，Ｂのサブ画素の種別毎に駆動端子Ｓ１〜Ｓｘから時分割で出力されるとき、その時分割で出力されるサブ画素の種別毎にその出力期間に応じて出力される出力同期信号としての意義を有している。図４に示されるように、出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３はゲートバッファ１０Ａから出力され、出力同期信号ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３はゲートバッファ１０Ｂから出力される。

制御部６はホスト装置２から供給されるコマンドを解読し、レジスタ回路５に設定された制御データなどを参照して、表示パネル３に対する表示制御のための表示制御デバイス１全体の内部動作制御を行う。

ここで、表示制御デバイスによる表示モードは、ノンインタレースモード、インタレースモード及びインターバルインタレースモードとされる。

ノンインタレースモードが指定されると、制御部６はゲート線単位で前記奇数用ゲート線制御信号ＧＳ１と偶数用ゲート線制御信号ＧＳ２を順次交互に活性化する制御を行う。

インタレースモードが指定されると、制御部６は、図６に例示されるように、前記奇数用ゲート線制御信号ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫ２を順次活性化し偶数用ゲート線制御信号ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２を非活性とする奇数フィールド期間ＡＣＴｏｄｄと、偶数用ゲート線制御信号ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２を順次活性化し前記奇数用ゲート線制御信号ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫ２を非活性とする偶数フィールド期間ＡＣＴｅｖｎとを交互に生成する制御を行う。

インターバルインタレースモードが指定されると、制御部６は、図７及び図８に例示されるように交互に生成する奇数フィールド期間ＡＣＴｏｄｄと偶数フィールド期間ＡＣＴｅｖｎとの間に双方のゲート制御信号を非活性化とするゲート休止期間ＳＴＰを設ける制御を行う。

図３には上記動作モードの指定に応じて、奇数用ゲート線制御信号ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫ２、偶数用ゲート線制御信号ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２、奇数用ゲート線の選択に応じて順次活性化される同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、及び偶数用ゲート線の選択に応じて順次活性化される同期信号ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３を生成するための制御論理６Ａが例示される。

制御論理６Ａは制御回路６に含まれ、信号生成論理（ＧＳＧＮＲ）３０、マスク制御論理（ＭＳＫＣＮＴ）３１及び複数のアンドゲート３２を有する。レジスタ回路５はインタレースモードデータＩＭＤ、インターバルインタレースモードデータＩＶＬＩＭＤ、休止期間データＳＴＰＰ、水平同期期間データ、及び垂直同期期間データ等の設定領域を有し、それら領域はシステムリセット時に図示を省略する不揮発性記憶装置から初期値がロードされ、また、ホスト装置２によって書換え可能にされ、或いはプルアップ／プルダウンによって所望の値に固定できるようにしてもよい。

信号生成論理３０及びマスク制御論理３１はレジスタ回路５の設定データを受け取って、内部動作基準クロック（図示を省略）に同期して、奇数用ゲート線制御信号ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫ２のためのシフトクロックＯＣＬＫ１，ＯＣＬＫ２とマスク信号ＯＭＳＫ１，ＯＭＳＫ２を生成し、偶数用ゲート線制御信号ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２のためのシフトクロックＥＣＬＫ１，ＥＣＬＫ２とマスク信号ＥＭＳＫ１，ＥＭＳＫ２を生成し、更に、出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３のためのノンオーバーラップ３相クロックＯＮＣＫ１〜ＯＮＣＫ３を生成し、出力同期信号ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３のためのノンオーバーラップ３相クロックＥＮＣＫ１〜ＥＮＣＫ３を生成する。

クロック信号ＯＣＬＫ１はマスク信号ＯＭＳＫ１が非活性のとき対応するアンドゲート３２を通過してゲートバッファ１０Ａから奇数用ゲート制御信号ＯＤＤ＿ＣＬＫ１として出力され、クロック信号ＯＣＬＫ２はマスク信号ＯＭＳＫ２が非活性のとき対応するアンドゲート３２を通過してゲートバッファ１０Ａから奇数用ゲート制御信号ＯＤＤ＿ＣＬＫ２として出力される。同様に、クロック信号ＥＣＬＫ１はマスク信号ＥＭＳＫ１が非活性のとき対応するアンドゲート３２を通過してゲートバッファ１０Ｂから偶数用ゲート制御信号ＥＶＮ＿ＣＬＫ１として出力され、クロック信号ＥＣＬＫ２はマスク信号ＥＭＳＫ２が非活性のとき対応するアンドゲート３２を通過してゲートバッファ１０Ｂから偶数用ゲート制御信号ＥＶＮ＿ＣＬＫ２として出力される。

ノンインタレースモードが設定された場合は、図９に例示されるように、シフトクロックＯＣＬＫ１，ＯＣＬＫ２とシフトクロックＥＣＬＫ１，ＥＣＬＫ２とが活性化（Ａｃｔｉｖｅ）されて、１８０度位相をずらしてクロック変化されたとき、マスク信号ＯＭＳＫ１，ＯＭＳＫ２とマスク信号ＥＭＳＫ１，ＥＭＳＫ２は共に非活性化される。その結果、奇数用ゲート制御信号ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２と偶数用ゲート制御信号ＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２とが相互に１８０度位相をずらしてクロック変化されることにより、１フレーム期間ＡＣＴｆｌｍ毎にゲートドライバ２１、２２が順次交互にゲート線を選択していく。即ち、１フレーム期間ＡＣＴｆｌｍ毎にゲートドライバ２１（ＧＤＲＶ１）がゲート線Ｇ１、Ｇ２、…Ｇｎ−１の順に選択し、ゲートドライバ２２（ＧＤＲＶ２）がゲート線Ｇ２、Ｇ４、…Ｇｎの順に選択していく。１フレーム期間ＡＣＴｆｌｍにおいてソース線駆動部９は１フレーム分の画像データに応ずる駆動電圧信号をゲート線の選択タイミングに同期してソース線Ｓ１＿Ｒ〜Ｓｘ＿Ｂに出力していく。

インタレースモードが設定された場合は、図６に例示されるように、シフトクロックＯＣＬＫ１，ＯＣＬＫ２とシフトクロックＥＣＬＫ１，ＥＣＬＫ２とが活性化（Ａｃｔｉｖｅ）されて、１８０度位相をずらしてクロック変化されたとき、マスク信号ＯＭＳＫ１，ＯＭＳＫ２は奇数フィールド期間ＡＣＴｏｄｄで非活性、偶数フィールドで活性化（Ｍａｓｋ）され、マスク信号ＥＭＳＫ１，ＥＭＳＫ２は偶数フィールド期間ＡＣＴｅｖｎで非活性、奇数フィールドで活性化（Ｍａｓｋ）される。その結果、奇数フィールド期間ＡＣＴｏｄｄでは奇数用ゲート制御信号ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２がクロック変化され、偶数用ゲート制御信号ＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２はクロック変化が停止されることにより、ゲートドライバ２１（ＧＤＲＶ１）がゲート線Ｇ１、Ｇ２、…Ｇｎ−１の順に選択し、ゲートドライバ２２（ＧＤＲＶ２）はゲート線Ｇ２、Ｇ４、…Ｇｎの選択を行わない。偶数フィールド期間ＡＣＴｅｖｎでは偶数用ゲート制御信号ＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２がクロック変化され、奇数用ゲート制御信号ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２はクロック変化が停止されることにより、ゲートドライバ２２（ＧＤＲＶ２）がゲート線Ｇ２、Ｇ４、…Ｇｎの順に選択し、ゲートドライバ２１（ＧＤＲＶ１）はゲート線Ｇ１、Ｇ２、…Ｇｎ−１の選択を行わない。奇数フィールド期間ＡＣＴｏｄｄにおいてソース線駆動部９は１フレームの内の奇数フィールド分の画像データに応ずる駆動電圧信号をゲート線の選択タイミングに同期してソース線Ｓ１＿Ｒ〜Ｓｘ＿Ｂに出力し、偶数フィールド期間ＡＣＴｅｖｎにおいてソース線駆動部９は１フレームの内の偶数フィールド分の画像データに応ずる駆動電圧信号をゲート線の選択タイミングに同期してソース線Ｓ１＿Ｒ〜Ｓｘ＿Ｂに出力していく。

インターバルインタレースモードが設定された場合は、図７に例示されるように、交互に生成される奇数フィールド期間ＡＣＴｏｄｄと偶数フィールド期間ＡＣＴｅｖｎとの間に奇数用ゲート制御信号ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２と偶数用ゲート制御信号ＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２の双方のクロック変化を停止させるゲート休止期間ＳＴＰを挿入する点がインタレースモードの場合と相違される。即ち、奇数フィールド期間ＡＣＴｏｄｄの次に、マスク信号ＯＭＳＫ１，ＯＭＳＫ２とマスク信号ＥＭＳＫ１，ＥＭＳＫ２の双方を活性化（Ｍａｓｋ）する期間を挿入して、奇数用ゲート制御信号ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２と偶数用ゲート制御信号ＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２の双方のクロック変化を停止させることによって、一時的に表示駆動の動作を停止する。ゲート休止期間ＳＴＰの長さはレジスタ回路５に設定されたゲート休止期間データＳＴＰＰに従ってマスク制御論理３１で制御する。ゲート休止期間ＳＴＰにおいてアンプ制御ロジック６Ｂは、そのとき動作を要しないレベルシフタ４０＿１〜４０＿ｎ、階調電圧選択回路４１＿１〜４１＿ｎ、及びソースアンプ４２＿１〜４２＿ｎへの動作原電の供給を遮断する。

インターバルインタレースモードでは交互に生成される奇数フィールド期間ＡＣＴｏｄｄと偶数フィールド期間ＡＣＴｅｖｎとの間に配置されるゲート休止期間ＳＴＰに双方のゲート制御信号ＯＤＤ＿ＣＬＫ１、ＯＤＤ＿ＣＬＫ２とＥＶＮ＿ＣＬＫ１、ＥＶＮ＿ＣＬＫ２が非活性になるので、この点において表示制御デバイス１の単位時間当たりの電力消費を減らすことができる。更にゲート休止期間ＳＴＰにおいてアンプ制御ロジック６Ｂがソース駆動部９のソースアンプ４２＿１〜４２＿ｎ等への動作電源の供給を遮断するので電力消費を更に低減することができる。

インターバルインタレースモードにおいて休止期間ＳＴＰはレジスタ回路５に書き込んだゲート休止期間データＳＴＰＰに応じてプログラマブルに設定することができる。図８に例示されるようにゲート休止期間ＳＴＰの時間ｘｘｍｓは可変である。同様に、レジスタ回路５に書き込む垂直同期期間データに応じて奇数フィールド期間ＡＣＴｏｄｄ及び偶数フィールド期間ＡＣＴｅｖｎは可変になる。図８に例示されるように奇数フィールド期間ＡＣＴｏｄｄ及び偶数フィールド期間ＡＣＴｅｖｎの時間ｙｙｍｓは可変である。

信号生成論理３０は、奇数フィールド用のノンオーバーラップ３相クロックＯＮＣＫ１〜ＯＮＣＫ３を水平期間毎に所定の順番でスイッチオン期間としてのハイレベルに制御し、また、インタレースモード又はインターバルインタレースモードに応じてノンオーバーラップ３相クロックＯＮＣＫ１〜ＯＮＣＫ３にはクロック変化を待たせる１水平期間分のウェート期間を挿入する。同様に信号生成論理３０は偶数フィールド用のノンオーバーラップ３相クロックＥＮＣＫ１〜ＥＮＣＫ３を水平期間毎に所定の順番でスイッチオン期間としてのハイレベルに制御し、また、インタレースモード又はインターバルインタレースモードに応じてノンオーバーラップ３相クロックＥＮＣＫ１〜ＥＮＣＫ３にはクロック変化を待たせる１水平期間分のウェート期間を挿入する。ここではノンオーバーラップ３相クロックＥＮＣＫ１〜ＥＮＣＫ３とノンオーバーラップ３相クロックＯＮＣＫ１〜ＯＮＣＫ３は同相で変化される信号とされる。そのように波形制御されたノンオーバーラップ３相クロックＯＮＣＫ１〜ＯＮＣＫ３はゲートバッファ１０Ａから出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３として出力され、同様に波形制御されたノンオーバーラップ３相クロックＥＮＣＫ１〜ＥＮＣＫ３はゲートバッファ１０Ｂから出力同期信号ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３として出力される。

ノンインタレースモードが設定されているとき出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３は図１０のクロック波形で変化される。Ｈｏｄｄ奇数番目のゲート線に係る水平表示期間であり、Ｈｅｖｎは偶数番目のゲート線に係る水平表示期間である。特に、１本のゲート線の表示期間（Ｈｏｄｄ，Ｈｅｖｎ）毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として維持されるように波形制御されている。波形が維持されている部分は図のＥＸで示される部分である。このような考慮を行わない場合には出力同期信号の波形は図１３のようにされる。図１３に比べて図１０の場合には、サブ画素毎の駆動電圧信号を対応するソース線に振り分けるソース線スイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチング回数を減らすことができる。即ち、１本のゲート線の表示期間毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として維持させることによって、ソース線スイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチ制御信号の充放電回数を減らすことができる。この点においてゲート線制御部１０で消費される電力を減らすことができる。

インタレースモード又はインターバルインタレースモードが設定されているとき出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３は図１１及び図１２に示されるクロック波形で変化される。奇数フィールドの表示時に対応した図１１においてＨｏｄｄは奇数番目のゲート線に係る水平表示期間であり、Ｈｅｖｎ＿ＭＳＫは偶数番目のゲート線に係る非表示期間であって、クロック波形の維持期間でもある。偶数フィールドの表示時に対応した図１２においてＨｅｖｎは偶数番目のゲート線に係る水平表示期間であり、Ｈｏｄｄ＿ＭＳＫは奇数番目のゲート線に係る非表示期間であって、クロック波形の維持期間である。維持期間（Ｈｅｖｎ＿ＭＳＫ，Ｈｏｄｄ＿ＭＳＫ）は上記同様に、１本のゲート線の表示期間（Ｈｏｄｄ，Ｈｅｖｎ）毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として維持する期間である。図１１、図１２において、波形が維持されている部分は図のＥＸで示される部分である。このような考慮を行わない場合には出力同期信号の波形は図１４のようにされる。図１４に比べて図１１、図１２の場合には、サブ画素毎の駆動電圧信号を対応するソース線に振り分けるソース線スイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチング回数を減らすことができるので、ソース線スイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチ制御信号の充放電回数を減らすことができる。この点においてゲート線制御部１０で消費される電力を減らすことができる。

以上説明した実施の形態によれば、インタレース駆動における奇数フィールドの駆動と偶数フィールドの駆動との間に駆動停止期間を挿入するから、奇数フィールドの駆動と偶数フィールドの双方のゲート制御信号が非活性になり、表示制御デバイス１の単位時間当たりの電力消費を減らすことができる。駆動停止期間にソース線駆動部９のソースアンプなどへの動作電源の供給も併せて停止するので更に低消費電力化することができる。また、画素信号をサブ画素の種別毎に時分割で表示パネル３に供給するとき、サブ画素毎の画素信号を対応するソース線に振り分けるソース線スイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチング回数を減らすようにそのスイッチ制御信号を変化させるから、ソース線スイッチＳＷ１，ＳＷ２，ＳＷ３のスイッチ制御信号の充放電回数が減り、この点においてゲート線制御部１０で消費される電力を減らすことができる。

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、上記実施の形態では出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３とＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３の双方でソース線スイッチを両側から駆動する図４の構成を採用しているから、出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３とＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３は同相信号としているが、本発明はこれに限定されず、片側駆動でもよいし、その場合には出力同期信号ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３とＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３を奇数フィールド表示と偶数フィールド表示でクロック位相をずらすように形成してもよい。

また、ゲート制御信号はシフトレジスタに対する２相のシフトクロックに限定されず、３相以上であってもよりし、また、シフトレジスタに対するシフトクロックに限定されず、デコーダに対する制御データなど、適宜変更可能である。

表示制御デバイスには表示制御機能だけでなく、表示パネルと一体化されたタッチパネルのタッチ検出制御を行うタッチパネルコントローラ、更にはローカルプロセッサなどの、その他の回路モジュールをオンチップしてもよい。表示制御デバイスは１チップに限定されず、モジュール基板にマルチチップを搭載してパッケージしたマルチチップモジュールであってもよい。

表示制御デバイスの制御対象は液晶表示パネルに限定されず、エレクトロルミネッセンスパネル又はプラズマディスプレイパネル等の他の表示パネルであってもよいことは言うまでもない。

１ 表示制御デバイス
２ ホスト装置
３ 表示パネル（ＤＰＭＬ）
４ システムインタフェース回路（ＳＹＳＩＦ）
５ レジスタ回路（ＲＥＧＣ）
６ 制御部（ＴＭＧＧ）
６Ｂ アンプ制御ロジック
６Ａ 制御論理
７ バッファメモリ（ＢＵＦＭＲＹ）
８ 階調電圧生成回路（ＧＬＹＳＣＬ）
９ ソース駆動部（ＳＲＣＤＲＶ）
１０ ゲート線制御部
１０Ａ，１０Ｂ ゲートバッファ
１１ 発振回路（ＯＳＣ）
１２ 電源回路（ＰＳＣ）
２０ 表示部
２１ 奇数用ゲートドライバ（ＧＤＲＶ１）
２２ 偶数用ゲートドライバ（ＧＤＲＶ２）
２３ ソース線スイッチ回路
３０ 信号生成論理（ＧＳＧＮＲ）
３１ マスク制御論理（ＭＳＫＣＮＴ）
３２ アンドゲート
４０＿１〜４０＿ｘ レベルシフタ
４１＿１〜４１＿ｘ 階調電圧選択回路
４２＿１〜４２＿ｘ ソースアンプ
４３ ラインラッチ回路
Ｐ１〜Ｐｘ 入力データ
ＶＰ０〜ＶＰ２５５ 階調電圧
Ｖ１〜Ｖｘ 駆動電圧信号
ＰＸＬ 表示素子（サブ画素）
Ｇ１〜Ｇｎ ゲート線
Ｓ１＿Ｒ〜Ｓｘ＿Ｂ ソース線
Ｓ１〜Ｓｘ 駆動端子
Ｖ１〜Ｖｘ 駆動電圧信号
ＳＷ１、ＳＷ２，ＳＷ３ ソース線スイッチ
ＧＳ１（ＯＤＤ＿ＣＬＫ１，ＯＤＤ＿ＣＬＫ２） 奇数用ゲート線制御信号
ＧＳ２（ＥＶＮ＿ＣＬＫ１，ＥＶＮ＿ＣＬＫ２） 偶数用ゲート線制御信号
ＯＤＤ＿ＳＷ１〜ＯＤＤ＿ＳＷ３、ＥＶＮ＿ＳＷ１〜ＥＶＮ＿ＳＷ３ 出力同期信号
ＡＣＴｏｄｄ 奇数フィールド期間
ＡＣＴｅｖｎ 偶数フィールド期間
ＳＴＰ ゲート休止期間
ＩＭＤ インタレースモードデータ
ＩＶＬＩＭＤ インターバルインタレースモードデータ
ＳＴＰＰ 休止期間データ
ＯＣＬＫ１，ＯＣＬＫ２ シフトクロック
ＯＭＳＫ１，ＯＭＳＫ２ マスク信号
ＥＣＬＫ１，ＥＣＬＫ２ シフトクロック
ＥＭＳＫ１，ＥＭＳＫ２ マスク信号
Ｈｏｄｄ 奇数番目のゲート線に係る水平表示期間
Ｈｅｖｎ 偶数番目のゲート線に係る水平表示期間
Ｈｅｖｎ＿ＭＳＫ 偶数番目のゲート線に係る非表示期間
Ｈｏｄｄ＿ＭＳＫ 奇数番目のゲート線に係る非表示期間
ＥＸ 波形維持部分

Claims (16)

1. 表示タイミングに同期して表示パネルのゲート線を選択制御するためのゲート線制御部と、
   表示パネルの前記ゲート線に交差的に配置されたソース線に駆動信号を与えるためのソース駆動部と、
   前記ゲート線制御部及びソース駆動部を制御する制御部と、を有する表示制御デバイスであって、
   前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号と偶数番目のゲート線のための偶数用ゲート線制御信号とを別々に出力し、
   前記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号を非活性とする奇数フィールド期間と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号を非活性とする偶数フィールド期間とを交互に生成する制御を行い、インターバルインタレースモードの指定に応答して交互に生成する奇数フィールド期間と偶数フィールド期間との間に双方のゲート制御信号を非活性化とするゲート休止期間を設ける制御を行う、表示制御デバイス。
2. 請求項１において、前記制御部は前記ゲート休止期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う、表示制御デバイス。
3. 請求項１において、前記制御部は、前記インタレースモード又はインターバルインタレースモードの何れかが指定されても、奇数フィールド期間において偶数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断し、偶数フィールド期間において奇数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う、表示制御デバイス。
4. 請求項１において、前記ゲート休止期間データが書換え可能に指定される休止期間設定レジスタを更に有し、前記制御部は休止期間設定レジスタの設定データにしたがって前記休止期間の長さを制御する、表示制御デバイス。
5. 請求項１において、前記奇数用ゲート制御信号は奇数番目のゲート線を選択するための奇数用シフトデータを順次後段にシフト制御するための複数相の奇数用シフトクロック信号であり、前記偶数用ゲート制御信号は偶数番目のゲート線を選択するための偶数用シフトデータを順次後段にシフト制御するための複数相の偶数用シフトクロック信号であり、
   前記ゲート制御信号の非活性化とは前記シフトクロック信号のクロック変化停止である、表示制御デバイス。
6. 請求項１において、前記ソース駆動部は、１本のゲート線の表示期間毎にその複数画素の画素信号をサブ画素の種別毎に駆動端子から時分割で出力し、
   前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号を出力し、
   前記制御部は、前記ノンインタレースモード、インタレースモード又はインターバルインタレースモードの何れが指定されても、１本のゲート線の表示期間毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として前記ゲート線制御部に維持させる制御を行う、表示制御デバイス。
7. 請求項６において、前記制御部は、インタレースモード又はインターバルインタレースモードの何れかの指定に応答して、前記奇数フィールド期間では奇数番目の各ゲート線に対応して最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持させ、前記偶数フィールド期間では偶数番目の各ゲート線に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う、表示制御デバイス。
8. 表示パネルと、前記表示パネルのゲート線制御を行うと共に前記表示パネルのソース線に駆動信号を与える表示制御デバイスとを有する表示パネルモジュールであって、
   前記表示制御デバイスは、表示タイミングに同期して表示パネルのゲート線を選択制御するゲート線制御部と、
   表示パネルの前記ゲート線に交差的に配置されたソース線に並列的に駆動信号を与えるソース駆動部と、
   前記ゲート線制御部及びソース駆動部を制御する制御部と、を有し、
   前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号と偶数番目のゲート線のための偶数用ゲート線制御信号とを別々に出力し、
   前記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号を非活性とする奇数フィールド期間と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号を非活性とする偶数フィールド期間とを交互に生成する制御を行い、インターバルインタレースモードの指定に応答して交互に生成する奇数フィールド期間と偶数フィールド期間との間に双方のゲート制御信号を非活性化とするゲート休止期間を設ける制御を行う、表示パネルモジュール。
9. 請求項８において、前記制御部は前記ゲート休止期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う、表示パネルモジュール。
10. 請求項８において、前記制御部は、前記インタレースモード又はインターバルインタレースモードの何れかが指定されても、奇数フィールド期間において偶数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断し、偶数フィールド期間において奇数用ゲート線制御信号を非活性とする期間に対応してソース駆動部への動作電源の供給を遮断する制御を行う、表示パネルモジュール。
11. 請求項８において、前記ゲート休止期間データが書換え可能に指定される休止期間設定レジスタを更に有し、前記制御部は休止期間設定レジスタの設定データにしたがって前記休止期間の長さを制御する、表示パネルモジュール。
12. 請求項８において、前記表示パネルは奇数用シフトレジスタにおけるシフトデータのシフト位置に応じて奇数番目のゲート線を選択する奇数用ゲートドライバと、偶数用シフトレジスタにおけるシフトデータのシフト位置に応じて偶数番目のゲート線を選択する偶数用ゲートドライバとを有し、
    前記奇数用ゲート制御信号は前記奇数用シフトレジスタの奇数用シフトデータを順次後段にシフト制御するための複数相の奇数用シフトクロック信号であり、前記偶数用ゲート制御信号は前記偶数用シフトレジスタの偶数用シフトデータを順次後段にシフト制御するための複数相の偶数用シフトクロック信号であり、
    前記ゲート制御信号の非活性化とは前記シフトクロック信号のクロック変化停止である、表示パネルモジュール。
13. 請求項８において、前記ソース駆動部は、１本のゲート線の表示期間毎にその複数画素の画素データをサブ画素の種別毎に駆動端子から時分割で出力し、
    前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号を出力し、
    前記表示パネルは、前記駆動端子から時分割で出力される画素信号をサブ画素のソース線に振り分けるソース線スイッチ回路を有し、ソース線スイッチ回路は出力同期信号をサブ画素の種別毎のスイッチ制御信号として用い、
    前記制御部は、前記ノンインタレースモード、インタレースモード又はインターバルインタレースモードの何れが指定されても、１本のゲート線の表示期間毎に最後に出力される出力同期信号を次のゲート線の表示期間の最初の出力同期信号として前記ゲート線制御部に維持させる制御を行う、表示パネルモジュール。
14. 請求項１３において、前記制御部は、インタレースモード又はインターバルインタレースモードの何れかの指定に応答して、前記奇数フィールド期間では奇数番目の各ゲート線に対応して最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持し、前記偶数フィールド期間では偶数番目の各ゲート線に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う、表示パネルモジュール。
15. 表示タイミングに同期して表示パネルのゲート線を選択制御するためのゲート線制御部と、
    表示パネルの前記ゲート線に交差的に配置されたソース線に駆動信号を与えるソース駆動部と、
    前記ゲート線制御部及びソース駆動部を制御する制御部と、を有する表示制御デバイスであって、
    前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号と偶数番目のゲート線のための偶数用ゲート線制御信号とを別々に出力し、
    前記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号の活性化をマスクする奇数フィールド期間と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号の活性化をマスクする偶数フィールド期間とを交互に生成する制御を行い
    前記ソース駆動部は、１本のゲート線の表示期間毎にその複数画素の画素信号をサブ画素の種別毎に駆動端子から時分割で出力し、
    前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号を出力し、
    前記制御部は、ノンインタレースモード又はインタレースモードの指定に応答して、前記奇数フィールド期間では奇数番目の各ゲート線に対応して応じて最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持させ、前記偶数フィールド期間では偶数番目の各ゲート線に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う、表示制御デバイス。
16. 表示パネルと、前記表示パネルのゲート線制御を行うと共に前記表示パネルのソース線に駆動信号を与える表示制御デバイスとを有する表示パネルモジュールであって、
    前記表示制御デバイスは、表示タイミングに同期して表示パネルのゲート線を選択制御するゲート線制御部と、
    表示パネルの前記ゲート線に交差的に配置されたソース線に駆動信号を与えるソース駆動部と、
    前記ゲート線制御部及びソース駆動部を制御する制御部と、を有し、
    前記ゲート線制御部は、前記表示パネルの奇数番目のゲート線のための奇数用ゲート線制御信号と偶数番目のゲート線のための偶数用ゲート線制御信号とを別々に出力」し、
    前記制御部は、ノンインタレースモードの指定に応答してゲート線単位で前記奇数用ゲート線制御信号と偶数用ゲート線制御信号を順次交互に活性化する制御を行い、インタレースモードの指定に応答して前記奇数用ゲート線制御信号を順次活性化し偶数用ゲート線制御信号の活性化をマスクする奇数フィールド期間と、偶数用ゲート線制御信号を順次活性化し前記奇数用ゲート線制御信号の活性化をマスクする偶数フィールド期間とを交互に生成する制御を行い、
    前記ソース駆動部は、１本のゲート線の表示期間毎にその複数画素の画素信号をサブ画素の種別毎に駆動端子から時分割で出力し、
    前記ゲート線制御部は、駆動端子から時分割で出力するサブ画素の種別毎にその出力期間に応ずる出力同期信号を出力し、
    前記表示パネルは、前記駆動端子から時分割で出力される画素データをサブ画素のソース線に振り分けるソース線スイッチ回路を有し、ソース線スイッチ回路は出力同期信号をサブ画素の種別毎のスイッチ制御信号として用い、
    前記制御部は、前記奇数フィールド期間では奇数番目の各ゲート線に対応して最後に出力される出力同期信号を次の奇数番目のゲート線のための最初の出力同期信号として維持させ、前記偶数フィールド期間では偶数番目の各ゲート線に対応して最後に出力される出力同期信号を次の偶数番目のゲート線のための最初の出力同期信号として維持させる制御を行う、表示パネルモジュール。

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