JP5631391B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、特に、各画素に対応するようにメモリ機能が設けられている表示装置に関する。

近年、液晶表示装置に関し、消費電力の低減を図るために各画素に対応するようにメモリ機能が設けられているものがある。このような装置は「メモリ液晶ディスプレイ」あるいは単に「メモリ液晶」などと呼ばれている。一般に、メモリ液晶ディスプレイにおいては、各画素につき１ビットのデータの保持が可能となっており、同じ内容の画像や変化の少ない画像が長時間表示される際に、メモリに保持されたデータを用いた画像表示が行われる。メモリ液晶ディスプレイでは、メモリへのデータの書き込みが一旦行われると、当該メモリに書き込まれたデータの内容は次に書き換えられるまで保持される。このため、画像の内容が変化する前後の期間以外の期間には、ほとんど電力は消費されない。その結果、メモリ機能を有さない液晶表示装置と比較して消費電力が低減されている。

図２３は、従来のメモリ液晶ディスプレイの概略構成を示すブロック図である。このメモリ液晶ディスプレイは、画素メモリ部９０と、画素メモリ部９０を駆動するためのゲートドライバ９２およびソースドライバ９３と、外部から各種信号等を受け取るための端子部９１とによって構成されている。画素メモリ部９０，端子部９１，ゲートドライバ９２，およびソースドライバ９３はパネル基板９００上に形成されている。画素メモリ部９０においては、上述したように、各画素につき１ビットのデータの保持が可能となっている。このような構成において、ゲートドライバ９２およびソースドライバ９３が動作することによって、画素メモリ部９０内の各画素に対応するメモリに表示画像に応じたデータが格納される。そして、メモリに格納されたデータに基づいて画像が表示される。

なお、本件発明に関連して、日本の特開２００７−２８６２３７号公報には、図２４に示す構成の画素メモリ回路を備えた表示装置の発明が開示されている。この表示装置においては、ＲＧＢのサブ画素毎ではなく、ＲＧＢの３つのサブ画素からなる画素ユニット毎に画素メモリ回路が設けられている。これにより、回路面積の増大を抑制しつつ、メモリを用いた駆動による低消費電力化が実現されている。

日本の特開２００７−２８６２３７号公報

従来のメモリ液晶ディスプレイは、メモリ機能を有さない一般的な液晶表示装置と同様、ゲートドライバやソースドライバを備えている。ゲートドライバ９２やソースドライバ９３は、図２３に示したように、画素メモリ部９０の周辺領域に形成されている。このため、装置の小型化を図ったとき、パネル全体のサイズに対する表示領域（画素メモリ部９０が形成されている領域に相当する）の占める割合が比較的小さくなり、製品のデザイン性が損なわれてしまう。

そこで、本発明は、パネル基板上の回路面積を低減しつつ、メモリを用いた駆動による低消費電力化を実現することのできる表示装置を提供することを目的とする。

本発明の第１の局面は、ｍ個（ｍは正の整数）の画素の各々の画素領域内に設けられクロック信号に基づき入力データが順次に転送されるように直列に接続されたｍ個のフリップフロップからなるシフトレジスタと、
前記ｍ個のフリップフロップと１対１で対応するように設けられ、第１電圧および第２電圧の２つだけの電圧から、各フリップフロップからの出力信号の論理値に応じて前記第１電圧または前記第２電圧のいずれかを選択するｍ個の電圧選択部と、
前記ｍ個のフリップフロップと１対１で対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるためのｍ個の表示素子部と
を備え、
前記ｍ個の画素および前記ｍ個のフリップフロップはｉ行×ｊ列のマトリクス状に構成され、
各行において隣接するフリップフロップは互いに接続され、
連続する任意の２行に着目したとき、１行目のｊ列目のフリップフロップと２行目の１列目のフリップフロップとが接続されていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
各フリップフロップは、
入力信号を取り込んで転送用データとして保持する第１ラッチ部と、
前記転送用データを取り込んで出力用データとして保持するとともに前記出力用データに基づいて前記出力信号を出力する第２ラッチ部と
を含むこと特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記第１ラッチ部は、
入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第１クロックドインバータと、
入力端子が前記第１クロックドインバータの出力端子に接続された第１インバータと、
入力端子が前記第１インバータの出力端子に接続され、出力端子が前記第１インバータの入力端子に接続された、前記クロック信号に基づいて動作する第２クロックドインバータと
からなり、
前記第２ラッチ部は、
入力端子が前記第１インバータの出力端子に接続された、前記クロック信号に基づいて動作する第３クロックドインバータと、
入力端子が前記第３クロックドインバータの出力端子に接続された第２インバータと、
入力端子が前記第２インバータの出力端子に接続され、出力端子が前記第２インバータの入力端子に接続された、前記クロック信号に基づいて動作する第４クロックドインバータと
からなり、
前記第２インバータの出力端子から前記出力信号が出力されることを特徴とする。

本発明の第４の局面は、本発明の第２の局面において、
前記第１ラッチ部は、
入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第１クロックドインバータと、
一端が前記第１クロックドインバータの出力端子に接続され、他端に所定電位が与えられる容量と
からなり、
前記第２ラッチ部は、
入力端子が前記第１クロックドインバータの出力端子に接続された、前記クロック信号に基づいて動作する第３クロックドインバータと、
入力端子が前記第３クロックドインバータの出力端子に接続された第２インバータと、
入力端子が前記第２インバータの出力端子に接続され、出力端子が前記第２インバータの入力端子に接続された、前記クロック信号に基づいて動作する第４クロックドインバータと
からなり、
前記第２インバータの出力端子から前記出力信号が出力されることを特徴とする。

本発明の第５の局面は、本発明の第２の局面において、
前記ｍ個のフリップフロップに対応するｍ個のデータが前記入力データとして前記シフトレジスタに与えられ、
前記ｍ個のデータがそれぞれ対応するフリップフロップに含まれる前記第１ラッチ部に前記転送用データとして保持された後、前記クロック信号の動作が停止すること特徴とする。

本発明の第６の局面は、本発明の第２の局面において、
各フリップフロップに対応するように設けられた白色表示機能部を更に備え、
前記ｍ個のフリップフロップに対応するｍ個のデータが前記入力データとして前記シフトレジスタに与えられ、
前記白色表示機能部は、前記ｍ個のデータがそれぞれ対応するフリップフロップに含まれる前記第１ラッチ部に前記転送用データとして保持されるまでの期間、各画素の表示状態を白色表示で維持すること特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
前記ｍ個のフリップフロップのうちの１段目のフリップフロップに入力される表示用データは、前記クロック信号に基づいて、後段のフリップフロップに順次に転送されることを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
制御信号に基づいて入力電圧の大きさを制御する電圧制御部を更に備え、
前記表示素子部において、画素の表示状態は、前記電圧選択部によって選択された電圧と所定の第３電圧との差に基づいて変化し、
前記電圧制御部は、前記入力電圧として前記第１電圧および前記第２電圧を受け取り、前記制御信号が予め定められたレベルになっている時に、前記第１電圧および前記第２電圧を前記第３電圧と同じ大きさにすることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
各画素は、ｎ個（ｎは２以上の整数）の副画素によって構成され、
前記フリップフロップは、各画素に含まれるｎ個の副画素にそれぞれ対応するように設けられ、
各画素に対応するｎ個のフリップフロップが互いに異なるシフトレジスタを構成するように、前記シフトレジスタはｎ個設けられ、
前記ｎ個のシフトレジスタには、前記入力データとして互いに異なるデータが与えられることを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
各画素に含まれるｎ個の副画素を形成するｎ個の画素電極の面積が互いに異なることを特徴とする。

本発明の第１１の局面は、本発明の第９の局面において、
各画素は、赤色，緑色，および青色にそれぞれ対応する３個の副画素によって構成され、
前記３個の副画素にそれぞれ対応する３個のシフトレジスタには、前記入力データとして赤色用のデータ，緑色用のデータ，および青色用のデータがそれぞれ与えられることを特徴とする。
本発明の第１２の局面は、本発明の第１の局面において、
前記ｍ個のフリップフロップのうちの任意のフリップフロップは、前記ｍ個のフリップフロップのうちの少なくとも１個の他のフリップフロップと直列に接続されていることを特徴とする。

本発明の第１の局面によれば、表示装置（画素およびフリップフロップがマトリクス状に配置されている表示装置）には、各画素の画素領域内に設けられたフリップフロップが直列に接続されることによって構成されたシフトレジスタと、各フリップフロップからの出力信号に応じて２つの電圧のいずれかを選択する電圧選択部と、電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とが設けられている。フリップフロップは１ビットのデータの保持が可能であるので、各フリップフロップにおいて、入力データを次段のフリップフロップに転送しつつ、当該入力データを電圧選択部に与えることにより対応する画素の表示状態を当該入力データに基づく表示状態にすることが可能となる。すなわち、従来の一般的な表示装置に設けられている駆動回路（走査信号線駆動回路，映像信号線駆動回路）を備えることなく、表示画像用のデータをシフトレジスタに与えることによって、シフトレジスタを構成する全てのフリップフロップ（すなわち各画素に対応するメモリ）に表示画像に対応するデータを与えることができる。ここで、各フリップフリップにおいてラッチされたデータの内容は次に書き換えられるまで保持されるので、不必要に電力が消費されることなく同じ内容の画像を表示し続けることが可能となる。以上より、従来と比較して回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な表示装置が実現される。
また、シフトレジスタに与えられたデータは全ての行で同じ方向に転送される。このため、各フリップフロップに保持されるべき表示画像用のデータの生成が容易となる。

本発明の第２の局面によれば、本発明の第１の局面と同様、従来と比較して回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な表示装置が実現される。

本発明の第３の局面によれば、本発明の第１の局面と同様、従来と比較して回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な表示装置が実現される。

本発明の第４の局面によれば、各フリップフロップの第１ラッチ部は、１個のクロックドインバータと１個の容量とによって構成されている。このため、比較的少ない数のトランジスタでフリップフロップが実現されるので、パネル基板上の回路面積を効果的に低減することが可能となる。

本発明の第５の局面によれば、シフトレジスタを構成する全てのフリップフロップに表示画像に対応するデータが保持された後、クロック信号の動作は停止する。このため、同じ内容の画像の表示が継続している期間中、クロック信号に起因する電力消費が無くなり、消費電力が効果的に低減される。

本発明の第６の局面によれば、シフトレジスタを構成するフリップフロップの全てに表示画像に基づくデータが保持されるまでの期間、全ての画素の表示状態は白色表示となる。このため、画像が表示される際あるいは画像の内容が変化する際には、全画面白色表示が行われた後、表示すべき画像が表示される。これにより、ノイズが視認されにくくなる。

本発明の第７の局面によれば、本発明の第１の局面と同様の効果が得られる。

本発明の第８の局面によれば、シフトレジスタを構成するフリップフロップの全てに表示画像に基づくデータが保持されるまでの期間、制御信号を予め定められたレベルにしておくことによって、全ての画素の表示状態を白色表示（ノーマリーホワイト方式の場合）または黒色表示（ノーマリーブラック方式の場合）にすることができる。このため、画像が表示される際あるいは画像の内容が変化する際、全画面白色表示または全画面黒色表示が行われた後に表示すべき画像を表示することが可能となる。これにより、ノイズが視認されにくくなる。

本発明の第９の局面によれば、１つの画素は複数個の副画素によって構成され、副画素毎に表示状態を白色表示または黒色表示にすることができる。これにより、メモリを用いた駆動による低消費電力化が可能な表示装置において、中間調表示が可能となる。

本発明の第１０の局面によれば、ｎ個の画素電極についての面積比を調整することによって、中間調の明るさを調整することができる。また、ｎ個の画素電極の面積を同じにする場合と比較して、表示可能な階調の数が大きくなる。

本発明の第１１の局面によれば、３個の副画素にそれぞれ対応するようカラーフィルタや色表示機能を備えることによって、カラー表示が可能となる。これにより、メモリを用いた駆動による低消費電力化が可能なカラー表示装置が実現される。
本発明の第１２局面によれば、本発明の第１の局面と同様の効果が得られる。

本発明の一実施形態に係る液晶表示装置における画素メモリユニットの構成を示すブロック図である。 上記実施形態において、液晶表示装置の概略構成を示すブロック図である。 上記実施形態において、画素メモリ部の構成を示すブロック図である。 上記実施形態において、フリップフロップによって構成されるシフトレジスタについて説明するための図である。 上記実施形態において、フリップフロップの具体的な構成例を示す回路図である。 上記実施形態において、電圧選択部の具体的な構成例を示す回路図である。 上記実施形態において、画素メモリ部の駆動方法について説明するための信号波形図である。 上記実施形態において、画素メモリ部の駆動方法について説明するための信号波形図である。 上記実施形態において、液晶印加電圧と透過率との関係を示す図である。 上記実施形態における表示画像例を示す図である。 上記実施形態において、画素メモリ部の駆動方法について説明するための信号波形図である。 上記実施形態における表示画像例を示す図である。 上記実施形態の第１の変形例における画素メモリ部の構成を示すブロック図である。 上記実施形態の第２の変形例における画素メモリ部の構成を示すブロック図である。 上記実施形態の第３の変形例における画素メモリ部の構成を示すブロック図である。 ＡおよびＢは、上記実施形態の第３の変形例において、２個の副画素の画素電極の面積を互いに異ならせる例を示す図である。 ＡおよびＢは、上記実施形態の第３の変形例において、２個の副画素の画素電極の面積を互いに異ならせる例を示す図である。 上記実施形態の第４の変形例において、白色表示回路の具体的な構成例を示す回路図である。 上記実施形態の第５の変形例における画素メモリ部および電圧制御回路のの構成を示すブロック図である。 上記実施形態の第５の変形例において、電圧制御回路の具体的な構成例を示す回路図である。 上記実施形態の第５の変形例において、電圧制御回路の動作について説明するための信号波形図である。 上記実施形態の第６の変形例において、フリップフロップの具体的な構成例を示す回路図である。 従来のメモリ液晶ディスプレイの概略構成を示すブロック図である。 日本の特開２００７−２８６２３７号公報に開示された表示装置における画素メモリ回路の構成を示す回路図である。

以下、添付図面を参照しつつ、本発明の一実施形態について説明する。

＜１．液晶表示装置の概略構成＞
図２は、本発明の一実施形態に係る液晶表示装置の概略構成を示すブロック図である。図２に示すように、この液晶表示装置は、画素メモリ部１０と端子部１９とが形成されるパネル基板１００と、パネル基板１００の外部（例えばフレキシブル回路基板）に設けられる画素メモリ駆動部２００とによって構成されている。画素メモリ部１０には、ｉ行×ｊ列で構成された画素メモリユニットＰＭＵが含まれている。なお、１つの画素メモリユニットＰＭＵが１画素分の構成要素となっている。画素メモリユニットＰＭＵは１ビットのデータの保持が可能となっており、各画素メモリユニットＰＭＵに保持されたデータの値に応じて画像が表示される。端子部１９には、画素メモリ駆動部２００からパネル基板１００へと延びる信号配線とパネル基板１００内に配設された信号配線とを接続するための端子が設けられている。画素メモリ駆動部２００は、画素メモリユニットＰＭＵを動作させるための信号等を画素メモリ部１０に供給する。なお、以下においては、画素メモリ部１０は９個（３行×３列）の画素メモリユニットＰＭＵからなるものと仮定する。

図３は、画素メモリ部１０の構成を示すブロック図である。図３に示すように、画素メモリ部１０には９個の画素メモリユニットＰＭＵ（１）〜ＰＭＵ（９）が含まれている。それら全ての画素メモリユニットＰＭＵ（１）〜ＰＭＵ（９）には、共通的に、２相のクロック信号ＣＫ，ＣＫＢと、画素の表示状態を白色表示にするための白色表示用電圧ＶＷと、画素の表示状態を黒色表示にするための黒色表示用電圧ＶＢＬとが与えられる。また、画素メモリユニットＰＭＵ（１）には、画素の表示状態を指定するための表示用データＤＡＴＡが与えられる。

ところで、各画素メモリユニットＰＭＵには、１ビットのデータを保持することができるフリップフロップが含まれている。そして、画素メモリユニットＰＭＵ（１）〜ＰＭＵ（９）のそれぞれに含まれるフリップフロップ１１（１）〜１１（９）が図４に示すように直列に接続されることによって、シフトレジスタ１１０が構成されている。従って、画素メモリユニットＰＭＵ（１）に与えられた表示用データＤＡＴＡは、クロック信号ＣＫ，ＣＫＢに基づいて、画素メモリユニットＰＭＵ（２）〜ＰＭＵ（９）に順次に転送される。

また、本実施形態においては、図３に示すように、１行目の３列目の画素メモリユニットＰＭＵ（３）内のフリップフロップと２行目の３列目の画素メモリユニットＰＭＵ（４）内のフリップフロップとが接続され、２行目の１列目の画素メモリユニットＰＭＵ（６）内のフリップフロップと３行目の１列目の画素メモリユニットＰＭＵ（７）内のフリップフロップとが接続されている。

＜２．画素メモリユニットの構成および動作概要＞
図１は、画素メモリユニットＰＭＵの構成を示すブロック図である。図１に示すように、画素メモリユニットＰＭＵは、フリップフロップ１１と電圧選択部１２と液晶容量１３とを備えている。フリップフロップ１１は、信号Ｑｎ（前段のフリップフロップ１１からの出力信号）を入力信号として受け取り、クロック信号ＣＫ，ＣＫＢに基づき「信号Ｑｎ＋１」と「信号Ｑｎ＋１の論理反転信号」とを出力信号として出力する。なお、以下においては、「信号Ｑｎ＋１の論理反転信号」のことを「信号Ｑｎ＋１Ｂ」と表す。電圧選択部１２は、信号Ｑｎ＋１と信号Ｑｎ＋１Ｂとに基づいて白色表示用電圧ＶＷまたは黒色表示用電圧ＶＢＬのいずれかを選択し、その選択した電圧を画素電極電圧ＶＬＣとして出力する。液晶容量１３は画素電極と共通電極とによって形成されており、画素電極電圧ＶＬＣと共通電極電圧ＶＣＯＭとの差に応じて画素の表示状態が変化する。

図５は、フリップフロップ１１の具体的な構成例を示す回路図である。このフリップフロップ１１は、信号Ｑｎを取り込んで転送用データとして保持するための第１ラッチ部１１１と、転送用データを取り込んで出力用データとして保持するとともに出力用データに基づいて信号Ｑｎ＋１と信号Ｑｎ＋１Ｂとを出力するための第２ラッチ部１１２とによって構成されている。

第１ラッチ部１１１は、入力端子に信号Ｑｎが与えられるクロックドインバータ（以下、「第１クロックドインバータ」という。）１４１と、入力端子が第１クロックドインバータ１４１の出力端子に接続されたインバータ（以下、「第１インバータ」という。）１４２と、入力端子が第１インバータ１４２の出力端子に接続されるとともに出力端子が第１インバータ１４２の入力端子に接続されたクロックドインバータ（以下、「第２クロックドインバータ」という。）１４３とによって構成されている。なお、第１インバータ１４２の出力端子は、後述する第３クロックドインバータ１４６の入力端子にも接続されている。

第２ラッチ部１１２は、入力端子が第１インバータ１４２の出力端子に接続されたクロックドインバータ（以下、「第３クロックドインバータ」という。）１４６と、入力端子が第３クロックドインバータ１４６の出力端子に接続されたインバータ（以下、「第２インバータ」という。）１４７と、入力端子が第２インバータ１４７の出力端子に接続されるとともに出力端子が第２インバータ１４７の入力端子に接続されたクロックドインバータ（以下、「第４クロックドインバータ」という。）１４８とによって構成されている。なお、信号Ｑｎ＋１は第２インバータ１４７の出力端子から出力され、信号Ｑｎ＋１Ｂは第４クロックドインバータ１４８の出力端子から出力される。

なお、第１クロックドインバータ１４１および第４クロックドインバータ１４８については、クロック信号ＣＫがハイレベルかつクロック信号ＣＫＢがローレベルの時にはインバータとして機能し、クロック信号ＣＫがローレベルかつクロック信号ＣＫＢがハイレベルの時には入力端子−出力端子間が電気的に切り離される。また、第２クロックドインバータ１４３および第３クロックドインバータ１４６については、クロック信号ＣＫがハイレベルかつクロック信号ＣＫＢがローレベルの時には入力端子−出力端子間が電気的に切り離され、クロック信号ＣＫがローレベルかつクロック信号ＣＫＢがハイレベルの時にはインバータとして機能する。

以上のような構成により、このフリップフロップ１１では、クロック信号ＣＫがハイレベルかつクロック信号ＣＫＢがローレベルとなっている期間中に与えられる信号Ｑｎの値が転送用データとして第１ラッチ部１１１に保持される。そして、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化するタイミングで、転送用データとして第１ラッチ部１１１に保持されている信号Ｑｎの値が信号Ｑｎ＋１の波形として現れる。また、転送用データは第２ラッチ部１１２に保持されるため、信号Ｑｎ＋１の波形は、次に、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化する時点まで維持される。

図６は、電圧選択部１２の具体的な構成例を示す回路図である。この電圧選択部１２には、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチ１２１，１２２が含まれている。ＣＭＯＳスイッチ１２１については、入力端子には白色表示用電圧ＶＷが与えられ、出力端子は画素電極に接続されている。ＣＭＯＳスイッチ１２１のＮ型ＴＦＴのゲート端子には信号Ｑｎ＋１が与えられ、ＣＭＯＳスイッチ１２１のＰ型ＴＦＴのゲート端子には信号Ｑｎ＋１Ｂが与えられる。ＣＭＯＳスイッチ１２２については、入力端子には黒色表示用電圧ＶＢＬが与えられ、出力端子は画素電極に接続されている。ＣＭＯＳスイッチ１２２のＮ型ＴＦＴのゲート端子には信号Ｑｎ＋１Ｂが与えられ、ＣＭＯＳスイッチ１２２のＰ型ＴＦＴのゲート端子には信号Ｑｎ＋１が与えられる。以上のような構成により、信号Ｑｎ＋１がハイレベルかつ信号Ｑｎ＋１Ｂがローレベルの時には、ＣＭＯＳスイッチ１２１がオン状態かつＣＭＯＳスイッチ１２２がオフ状態となり、白色表示用電圧ＶＷが画素電極に与えられる。一方、信号Ｑｎ＋１がローレベルかつ信号Ｑｎ＋１Ｂがハイレベルの時には、ＣＭＯＳスイッチ１２１がオフ状態かつＣＭＯＳスイッチ１２２がオン状態となり、黒色表示用電圧ＶＢＬが画素電極に与えられる。

＜３．駆動方法＞

次に、図４および図７を参照しつつ、本実施形態における画素メモリ部１０の駆動方法について説明する。なお、図７に示す信号波形図の先頭の波形に付した符号は、各時点に表示用データＤＡＴＡによってフリップフロップ１１（１）に入力されている１ビットのデータを本説明において識別するための符号である。図７では、例えば、時点ｔ５から時点ｔ６までの期間には表示用データＤＡＴＡによって「データＤ５」がフリップフロップ１１（１）に入力されることが示されている。

時点ｔ１においては、表示用データＤＡＴＡとしてデータＤ１がフリップフロップ１１（１）に入力されている。時点ｔ１には、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化する。このため、データＤ１の値に基づいて、フリップフロップ１１（１）の出力信号Ｑ１がハイレベルとなる。なお、出力信号Ｑ１は、電圧選択部１２（図６参照）に与えられるとともに、フリップフロップ１１（２）にも与えられる。

時点ｔ２においては、表示用データＤＡＴＡとしてデータＤ２がフリップフロップ１１（１）に入力されている。フリップフロップ１１（１）からの出力信号Ｑ１はフリップフロップ１１（２）に与えられているので、この時、データＤ１がフリップフロップ１１（２）に入力されている。また、時点ｔ２には、時点ｔ１と同様、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化する。これにより、データＤ２の値に基づいて、フリップフロップ１１（１）の出力信号Ｑ１はハイレベルで維持され、データＤ１の値に基づいて、フリップフロップ１１（２）の出力信号Ｑ２はハイレベルとなる。

以上のようにして、時点ｔ３以降においても、表示用データＤＡＴＡとしてフリップフロップ１１（１）に入力されたデータが順次にフリップフロップ１１（２）〜１１（９）へと転送されていく。これにより、表示用データＤＡＴＡとしてのデータＤ１〜Ｄ９のフリップフロップ１１（１）への入力の終了後には、フリップフロップ１１（１）の出力信号Ｑ１のレベルはデータＤ９に基づくレベルとなり、フリップフロップ１１（２）の出力信号Ｑ２のレベルはデータＤ８に基づくレベルとなり、・・・、フリップフロップ１１（９）の出力信号Ｑ９のレベルはデータＤ１に基づくレベルとなる。なお、表示用データＤＡＴＡとしてのデータＤ１〜Ｄ９の全てが、対応するフリップフロップ内の第１ラッチ部１１１に保持された後、クロック信号ＣＫ，ＣＫＢの動作は停止する。

フリップフロップ１１（１）〜１１（９）からは上記出力信号Ｑ１〜Ｑ９およびそれらの論理反転信号が出力される。それらの信号は、各フリップフロップ１１に対応する電圧選択部１２に与えられる。ここで、図８を参照しつつ、電圧選択部１２に与えられる白色表示用電圧ＶＷおよび黒色表示用電圧ＶＢＬの波形について説明する。共通電極電圧ＶＣＯＭについては所定期間毎にハイレベルとローレベルとが交互に繰り返されている。白色表示用電圧ＶＷと共通電極電圧ＶＣＯＭとは位相が同じにされている。黒色表示用電圧ＶＢＬと共通電極電圧ＶＣＯＭとは位相が１８０度ずらされている。白色表示用電圧ＶＷおよび黒色表示用電圧ＶＢＬのハイレベル側の電位は共通電極電圧ＶＣＯＭのハイレベル側の電位とほぼ等しくされている。白色表示用電圧ＶＷおよび黒色表示用電圧ＶＢＬのローレベル側の電位は共通電極電圧ＶＣＯＭのローレベル側の電位とほぼ等しくされている。以上より、白色表示用電圧ＶＷの電位と共通電極電圧ＶＣＯＭの電位との差はほぼ０で維持される。一方、黒色表示用電圧ＶＢＬの電位と共通電極電圧ＶＣＯＭの電位との差は黒色表示用電圧ＶＢＬの振幅にほぼ相当する大きさで維持される。

図９は、液晶印加電圧と透過率との関係を示す図である。なお、図９に示す関係は、ノーマリーホワイト方式が採用されている液晶表示装置におけるものである。図９より、液晶印加電圧が小さいほど透過率は大きくなって液晶印加電圧が大きいほど透過率が小さくなることが把握される。図９において、電圧Ｖａは白色表示用電圧ＶＷの電位と共通電極電圧ＶＣＯＭの電位との差に相当し、電圧Ｖｂは黒色表示用電圧ＶＢＬの電位と共通電極電圧ＶＣＯＭの電位との差に相当する。また、上述したように、信号Ｑｎ＋１がハイレベルかつ信号Ｑｎ＋１Ｂがローレベルの時には白色表示用電圧ＶＷが画素電極に与えられ、信号Ｑｎ＋１がローレベルかつ信号Ｑｎ＋１Ｂがハイレベルの時には黒色表示用電圧ＶＢＬが画素電極に与えられる（図６参照）。画素電極に白色表示用電圧ＶＷが与えられた画素メモリユニットＰＭＵにおいては画素の表示状態が白色表示とされる。画素電極に黒色表示用電圧ＶＢＬが与えられた画素メモリユニットＰＭＵにおいては画素の表示状態が黒色表示とされる。

以上より、図７に示したような波形の表示用データＤＡＴＡが画素メモリ駆動部２００から画素メモリ部１０に与えられたときには、フリップフロップ１１（１），１１（４），１１（５），１１（７），１１（８），および１１（９）の出力信号Ｑ１，Ｑ４，Ｑ５，Ｑ７，Ｑ８，およびＱ９はハイレベルとなり、フリップフロップ１１（２），１１（３），および１１（６）の出力信号Ｑ２，Ｑ３，およびＱ６はローレベルとなる。その結果、図１０に示すように、画素メモリユニットＰＭＵ（１），ＰＭＵ（４），ＰＭＵ（５），ＰＭＵ（７），ＰＭＵ（８），およびＰＭＵ（９）に対応する画素の表示状態は白色表示となり、画素メモリユニットＰＭＵ（２），ＰＭＵ（３），およびＰＭＵ（６）に対応する画素の表示状態は黒色表示となる。

また、図１１に示すような波形の表示用データＤＡＴＡが画素メモリ駆動部２００から画素メモリ部１０に与えられたときには、フリップフロップ１１（２），１１（４），１１（６），および１１（８）の出力信号Ｑ２，Ｑ４，Ｑ６，およびＱ８はハイレベルとなり、フリップフロップ１１（１），１１（３），１１（５），１１（７），および１１（９）の出力信号Ｑ１，Ｑ３，Ｑ５，Ｑ７，およびＱ９はローレベルとなる。その結果、図１２に示すように、画素メモリユニットＰＭＵ（２），ＰＭＵ（４），ＰＭＵ（６），およびＰＭＵ（８）に対応する画素の表示状態は白色表示となり、画素メモリユニットＰＭＵ（１），ＰＭＵ（３），ＰＭＵ（５），ＰＭＵ（７），およびＰＭＵ（９）に対応する画素の表示状態は黒色表示となる。

＜４．効果＞
本実施形態によれば、各画素メモリユニットＰＭＵに対応するように、画素メモリユニットＰＭＵ内のフリップフロップ１１からの出力信号に応じて白色表示用電圧ＶＷまたは黒色表示用電圧ＶＢＬのいずれかを選択する電圧選択部１２と、電圧選択部１２によって選択された電圧を各フリップフロップ１１に対応する画素の表示状態に反映させるための液晶容量１３とが設けられている。また、画素メモリ部１０内の複数の画素メモリユニットＰＭＵのそれぞれに含まれるフリップフロップ１１が直列に接続されることによって、シフトレジスタ１１０が構成されている。フリップフロップ１１は１ビットのデータの保持が可能であるので、各フリップフロップ１１において、入力データを次段のフリップフロップ１１に転送しつつ、対応する画素の表示状態を入力データに基づく表示状態にすることが可能となる。すなわち、ゲートドライバやソースドライバを備えることなく、シフトレジスタ１１０に表示用データＤＡＴＡを与えることによって全ての画素メモリユニットＰＭＵ内のフリップフロップ１１に表示画像に対応するデータを与えることができる。各フリップフリップ１１においてラッチされたデータの内容は次に書き換えられるまで保持されるので、不必要に電力が消費されることなく同じ内容の画像を表示し続けることが可能となる。以上のように、従来と比較してパネル基板上の回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な液晶表示装置が実現される。

また、本実施形態によれば、全ての画素メモリユニットＰＭＵ内のフリップフロップ１１に表示画像に対応するデータが保持された後、クロック信号ＣＫ，ＣＫＢの動作は停止する。このため、同じ内容の画像の表示が継続している期間中、クロック信号ＣＫ，ＣＫＢに起因する電力消費が無くなり、消費電力が効果的に低減される。

＜５．変形例＞
以下、上記実施形態の変形例について説明する。

＜５．１ 第１の変形例＞
図１３は、上記実施形態の第１の変形例における画素メモリ部１０の構成を示すブロック図である。本変形例においては、１行目の３列目の画素メモリユニットＰＭＵ（１３）内のフリップフロップ１１と２行目の１列目の画素メモリユニットＰＭＵ（１４）内のフリップフロップ１１とが接続され、２行目の３列目の画素メモリユニットＰＭＵ（１６）内のフリップフロップ１１と３行目の１列目の画素メモリユニットＰＭＵ（１７）内のフリップフロップ１１とが接続されている。従って、表示用データＤＡＴＡは全ての行で同じ方向に転送される。このため、奇数行目と偶数行目とで表示用データＤＡＴＡの転送方向が異なる上記実施形態と比較して、表示用データＤＡＴＡの生成が容易となる。

＜５．２ 第２の変形例＞
図１４は、上記実施形態の第２の変形例における画素メモリ部１０の構成を示すブロック図である。本変形例においては、画素メモリ部１０に含まれる全ての画素メモリユニットＰＭＵ内のフリップフロップ１１によって１つのシフトレジスタが構成されるのではなく、各行の全ての画素メモリユニットＰＭＵ内のフリップフロップ１１によって１つのシフトレジスタが構成されている。従って、本変形例においては、画素メモリ部１０には３つのシフトレジスタが含まれている。また、本変形例においては、表示用データＤＡＴＡをサンプリングするためのサンプリング回路１５が画素メモリ部１０内に設けられている。このサンプリング回路１５は、画素メモリユニットＰＭＵ（２１）〜ＰＭＵ（２３）内のフリップフロップ１１に保持されるべきデータが表示用データＤＡＴＡとして与えられている時には当該表示用データＤＡＴＡを画素メモリユニットＰＭＵ（２１）に与え、画素メモリユニットＰＭＵ（２４）〜ＰＭＵ（２６）内のフリップフロップ１１に保持されるべきデータが表示用データＤＡＴＡとして与えられている時には当該表示用データＤＡＴＡを画素メモリユニットＰＭＵ（２４）に与え、画素メモリユニットＰＭＵ（２７）〜ＰＭＵ（２９）内のフリップフロップ１１に保持されるべきデータが表示用データＤＡＴＡとして与えられている時には当該表示用データＤＡＴＡを画素メモリユニットＰＭＵ（２７）に与える。このようにして、本変形例によっても、表示画像に対応するデータを画素メモリ部１０に含まれる全ての画素メモリユニットＰＭＵ内のフリップフロップ１１に格納することができる。

＜５．３ 第３の変形例＞
図１５は、上記実施形態の第３の変形例における画素メモリ部１０の構成を示すブロック図である。本変形例においては、１つの画素は２つの副画素によって構成されている。なお、ここでは、一方の副画素に対応して設けられている画素メモリユニットのことを「第１画素メモリユニット」といい、他方の副画素に対応して設けられている画素メモリユニットのことを「第２画素メモリユニット」という。

図１５に示すように、画素メモリ部１０には９個の第１画素メモリユニットＰＭＵ１（１）〜ＰＭＵ１（９）と９個の第２画素メモリユニットＰＭＵ２（１）〜ＰＭＵ２（９）とが含まれている。クロック信号ＣＫ，ＣＫＢ，白色表示用電圧ＶＷ，および黒色表示用電圧ＶＢＬについては、第１画素メモリユニットＰＭＵ１（１）〜ＰＭＵ１（９）および第２画素メモリユニットＰＭＵ２（１）〜ＰＭＵ２（９）に共通的に与えられる。表示用データについては、第１画素メモリユニットＰＭＵ１（１）と第２画素メモリユニットＰＭＵ２（１）とに異なるデータが与えられる。図１５においては、第１画素メモリユニットＰＭＵ１（１）に与えられる表示用データには符号ＤＡＴＡ１を付し、第２画素メモリユニットＰＭＵ２（１）に与えられる表示用データには符号ＤＡＴＡ２を付している。また、第１画素メモリユニットＰＭＵ１（１）〜ＰＭＵ１（９）に含まれるフリップフロップによって１つのシフトレジスタが構成され、第２画素メモリユニットＰＭＵ２（１）〜ＰＭＵ２（９）に含まれるフリップフロップによって別の１つのシフトレジスタが構成されている。すなわち、本変形例においては、２系統のシフトレジスタが設けられている。

このような構成において、第１画素メモリユニットＰＭＵ１（１）〜ＰＭＵ１（９）内のフリップフロップおよび第２画素メモリユニットＰＭＵ２（１）〜ＰＭＵ２（９）内のフリップフロップに上記実施形態と同様にして１ビットのデータを保持させることによって、各画素について、第１画素メモリユニットＰＭＵ１に対応する副画素（以下、「第１副画素」という。）の表示状態と第２画素メモリユニットＰＭＵ２に対応する副画素（以下、「第２副画素」という。）の表示状態とを独立して制御することが可能となる。このため、本変形例によると、中間調表示が可能となる。

ところで、第１副画素を形成する画素電極と第２副画素を形成する画素電極との面積比を様々な値にすることによって、面積階調による様々な中間調表示が可能となる。例えば、第１副画素を形成する画素電極Ｅ１と第２副画素を形成する画素電極Ｅ２とを図１６Ａに示すようにパネル基板上に形成することができる。このとき、画素電極Ｅ１については、第１画素メモリユニットＰＭＵ１内のフリップフロップに保持されたデータに基づく電圧が印加され、画素電極Ｅ２については、第２画素メモリユニットＰＭＵ２内のフリップフロップに保持されたデータに基づく電圧が印加される。画素電極Ｅ１に白色表示用電圧ＶＷが印加され、画素電極Ｅ２に黒色表示用電圧ＶＢＬが印加された場合、画素の表示状態は図１６Ｂに示すようなものとなる。ここで、画素電極Ｅ１および画素電極Ｅ２の双方に白色表示用電圧ＶＷを印加することもできる。また、画素電極Ｅ１および画素電極Ｅ２の双方に黒色表示用電圧ＶＢＬを印加することもできる。さらに、画素電極Ｅ１に黒色表示用電圧ＶＢＬを印加して画素電極Ｅ２に白色表示用電圧ＶＷを印加することもできる。このように、画素電極Ｅ１の面積と画素電極Ｅ２の面積とを異ならせることによって、４階調の階調表示が可能となる。

また、例えば、図１７Ａに示すように、第２副画素を形成する画素電極Ｅ４が第１副画素を形成する画素電極Ｅ３に取り囲まれるよう、画素電極Ｅ３と画素電極Ｅ４とをパネル基板上に形成することもできる。ここで、画素電極Ｅ３に白色表示用電圧ＶＷが印加され、画素電極Ｅ４に黒色表示用電圧ＶＢＬが印加された場合、画素の表示状態は図１７Ｂに示すようなものとなる。

なお、１つの画素内の副画素の構成については上述した例には限定されない。例えば、１つの画素が３個以上の副画素によって構成されていても良い。また、複数個の副画素を形成する複数個の画素電極について、面積比や位置関係をさまざまなものにすることができる。

さらに、カラーフィルタが形成されている表示装置や色表示機能を有する表示装置（例えば有機ＥＬ表示装置）において、１つの画素を３個の副画素によって構成し、それら３個の副画素に対応する３系統のシフトレジスタにＲ（赤色），Ｇ（緑色），およびＢ（青色）のデータをそれぞれ与えるようにしても良い。これにより、カラー表示が可能となる。

＜５．４ 第４の変形例＞
上記実施形態においては、表示用データＤＡＴＡとして１ビットのデータがフリップフロップ１１（１）に入力される毎に、９個の画素によって表示される画像が変化する。このような画像の変化はノイズとして視認される。そこで、本変形例においては、全てのフリップフロップ内の第１ラッチ部１１１にそれぞれ対応するデータが保持されるまでの期間、全ての画素の表示状態を白色表示とする回路（以下、「白色表示回路」という。）が設けられている。なお、本変形例においては、この白色表示回路によって白色表示機能部が実現されている。

図１８は、白色表示回路１６の具体的な構成例を示す回路図である。この白色表示回路１６は、Ｐ型ＴＦＴとＮ型ＴＦＴとからなる２個のＣＭＯＳスイッチ１６１，１６２と、１個のインバータ１６３とによって構成されている。ＣＭＯＳスイッチ１６１については、入力端子には白色表示用電圧ＶＷが与えられ、出力端子は画素電極に接続されている。ＣＭＯＳスイッチ１６１のＮ型ＴＦＴのゲート端子には指示信号Ｓが与えられ、ＣＭＯＳスイッチ１６１のＰ型ＴＦＴのゲート端子はインバータ１６３の出力端子に接続されている。ＣＭＯＳスイッチ１６２については、入力端子には信号Ｑｎ＋１が与えられ、出力端子は画素電極に接続されている。ＣＭＯＳスイッチ１６２のＮ型ＴＦＴのゲート端子はインバータ１６３の出力端子に接続され、ＣＭＯＳスイッチ１６２のＰ型ＴＦＴのゲート端子には指示信号Ｓが与えられている。インバータ１６３については、入力端子には指示信号Ｓが与えられ、出力端子はＣＭＯＳスイッチ１６１のＰ型ＴＦＴのゲート端子およびＣＭＯＳスイッチ１６２のＮ型ＴＦＴのゲート端子に接続されている。

以上のような構成において、指示信号Ｓがハイレベルであれば、ＣＭＯＳスイッチ１６１はオン状態となり、ＣＭＯＳスイッチ１６２はオフ状態となる。これにより、白色表示用電圧ＶＷが画素電極に与えられる。一方、指示信号Ｓがローレベルであれば、ＣＭＯＳスイッチ１６１はオフ状態となり、ＣＭＯＳスイッチ１６２はオン状態となる。これにより、信号Ｑｎ＋１（各フリップフロップからの出力信号Ｑ１〜Ｑ９）が画素電極に与えられる。

ここで、全てのフリップフロップ内の第１ラッチ部１１１にそれぞれ対応するデータが保持されるまでの期間（図７および図１１の時点ｔ１から時点ｔ９までの期間）には指示信号はハイレベルとされ、それ以降の期間（図７および図１１の時点ｔ９以降の期間）には指示信号はローレベルとされる。このため、画像が表示される際あるいは画像の内容が変化する際には、全画面白色表示が行われた後、表示すべき画像が表示される。これにより、ノイズが視認されにくくなる。

＜５．５ 第５の変形例＞
上記第４の変形例においては、各画素に対応するように画素メモリ部１０内に白色表示回路１６が設けられていた。これに対して、本変形例においては、図１９に示すように、全ての画素の表示状態を白色表示にするための構成要素として、画素メモリ部１０の外部に電圧制御回路１７が設けられている。電圧制御回路１７には、白色表示用電圧ＶＷｉｎ，黒色表示用電圧ＶＢＬｉｎ，共通電極電圧ＶＣＯＭｉｎ，および制御信号Ｓが入力される。そして、電圧制御回路１７は、制御信号Ｓに基づき、白色表示用電圧ＶＷ，黒色表示用電圧ＶＢＬ，および共通電極電圧ＶＣＯＭを出力する。

図２０は、電圧制御回路１７の具体的な構成例を示す回路図である。この電圧制御回路１７は、１個のインバータ１７１と、Ｐ型ＴＦＴとＮ型ＴＦＴとからなる４個のＣＭＯＳスイッチ１７２〜１７５とによって構成されている。インバータ１７１については、入力端子には制御信号Ｓが与えられ、出力端子は、ＣＭＯＳスイッチ１７２のＮ型ＴＦＴのゲート端子，ＣＭＯＳスイッチ１７３のＰ型ＴＦＴのゲート端子，ＣＭＯＳスイッチ１７４のＮ型ＴＦＴのゲート端子，およびＣＭＯＳスイッチ１７５のＰ型ＴＦＴのゲート端子に接続されている。ＣＭＯＳスイッチ１７２については、入力端子には白色表示用電圧ＶＷｉｎが与えられ、出力端子は白色表示用電圧ＶＷを伝達するための配線に接続されている。ＣＭＯＳスイッチ１７２のＮ型ＴＦＴのゲート端子はインバータ１７１の出力端子に接続され、ＣＭＯＳスイッチ１７２のＰ型ＴＦＴのゲート端子には制御信号Ｓが与えられている。ＣＭＯＳスイッチ１７３については、入力端子には共通電極電圧ＶＣＯＭｉｎが与えられ、出力端子は白色表示用電圧ＶＷを伝達するための配線に接続されている。ＣＭＯＳスイッチ１７３のＰ型ＴＦＴのゲート端子はインバータ１７１の出力端子に接続され、ＣＭＯＳスイッチ１７３のＮ型ＴＦＴのゲート端子には制御信号Ｓが与えられている。ＣＭＯＳスイッチ１７４については、入力端子には黒色表示用電圧ＶＢＬｉｎが与えられ、出力端子は黒色表示用電圧ＶＢＬを伝達するための配線に接続されている。ＣＭＯＳスイッチ１７４のＮ型ＴＦＴのゲート端子はインバータ１７１の出力端子に接続され、ＣＭＯＳスイッチ１７４のＰ型ＴＦＴのゲート端子には制御信号Ｓが与えられている。ＣＭＯＳスイッチ１７５については、入力端子には共通電極電圧ＶＣＯＭｉｎが与えられ、出力端子は黒色表示用電圧ＶＢＬを伝達するための配線に接続されている。ＣＭＯＳスイッチ１７５のＰ型ＴＦＴのゲート端子はインバータ１７１の出力端子に接続され、ＣＭＯＳスイッチ１７５のＮ型ＴＦＴのゲート端子には制御信号Ｓが与えられている。

以上のような構成において、制御信号Ｓがハイレベルであれば、ＣＭＯＳスイッチ１７３，１７５はオン状態となり、ＣＭＯＳスイッチ１７２，１７４はオフ状態となる。これにより、共通電極電圧ＶＣＯＭｉｎが白色表示用電圧ＶＷとして画素メモリ部１０に与えられるとともに、共通電極電圧ＶＣＯＭｉｎが黒色表示用電圧ＶＢＬとして画素メモリ部１０に与えられる。このとき、白色表示用電圧ＶＷ，黒色表示用電圧ＶＢＬ，および共通電極電圧ＶＣＯＭの大きさ（電位）が同じになるので、ノーマリーホワイト方式が採用されている液晶表示装置においては、全ての画素の表示状態は白色表示となる。一方、制御信号Ｓがローレベルであれば、ＣＭＯＳスイッチ１７２，１７４はオン状態となり、ＣＭＯＳスイッチ１７３，１７５はオフ状態となる。これにより、白色表示用電圧ＶＷｉｎが白色表示用電圧ＶＷとして画素メモリ部１０に与えられるとともに、黒色表示用電圧ＶＢＬｉｎが黒色表示用電圧ＶＢＬとして画素メモリ部１０に与えられる。このとき、画素の表示状態は、フリップフロップに保持されたデータに基づくものとなる。なお、ノーマリーブラック方式が採用されている液晶表示装置においては、制御信号Ｓがハイレベルとなっている時、全ての画素の表示状態は黒色表示となる。

ここで、図２１に示すように、全てのフリップフロップ内の第１ラッチ部１１１（図５参照）にそれぞれ対応するデータが保持されるまでの期間については制御信号Ｓをハイレベルとし、それ以降の期間については制御信号Ｓをローレベルとすれば良い。これにより、上記第４の変形例と同様、画像が表示される際あるいは画像の内容が変化する際には、全画面白色表示が行われた後、表示すべき画像が表示される。これにより、ノイズが視認されにくくなる。さらに、本変形例においては、画素の表示状態を白色表示にするための回路を画素毎に備える必要はないので、比較的簡易な構成で画素の表示状態を制御することが可能となる。

＜５．６ 第６の変形例＞
図２２は、上記実施形態の第６の変形例におけるフリップフロップの具体的な構成例を示す回路図である。このフリップフロップは、上記実施形態と同様、信号Ｑｎを取り込んで転送用データとして保持するための第１ラッチ部１１３と、転送用データを取り込んで出力用データとして保持するとともに出力用データに基づいて信号Ｑｎ＋１と信号Ｑｎ＋１Ｂとを出力するための第２ラッチ部１１４とによって構成されている。

第１ラッチ部１１３は、入力端子に信号Ｑｎが与えられる第１クロックドインバータ１４１と、一端が第１クロックドインバータ１４１の出力端子に接続され他端が接地された容量１４４とによって構成されている。なお、第１クロックドインバータ１４１の出力端子は、後述する第３クロックドインバータ１４６の入力端子にも接続されている。

第２ラッチ部１１４は、入力端子が第１クロックドインバータ１４１の出力端子に接続された第３クロックドインバータ１４６と、入力端子が第３クロックドインバータ１４６の出力端子に接続された第２インバータ１４７と、入力端子が第２インバータ１４７の出力端子に接続されるとともに出力端子が第２インバータ１４７の入力端子に接続された第４クロックドインバータ１４８とによって構成されている。なお、信号Ｑｎ＋１は第３クロックドインバータ１４６の出力端子から出力され、信号Ｑｎ＋１Ｂは第２インバータ１４７の出力端子から出力される。

以上のような構成により、このフリップフロップでは、クロック信号ＣＫがハイレベルかつクロック信号ＣＫＢがローレベルとなっている期間中に与えられる信号Ｑｎの値に応じて容量１４４に電荷が蓄積される。本変形例においては、電荷の蓄積によって容量１４４の両端間に生じる電位差が転送用データとしての役割を果たす。そして、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化するタイミングで、転送用データとして第１ラッチ部１１３に保持されている信号Ｑｎの値が信号Ｑｎ＋１の波形として現れる。また、転送用データは第２ラッチ部１１４に保持されるため、信号Ｑｎ＋１の波形は、次に、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化する時点まで維持される。

本変形例によれば、第１ラッチ部１１３に含まれるトランジスタの数が上記実施形態と比較して６個少ない。このため、パネル基板上の回路面積を更に低減しつつ、メモリを用いた駆動による低消費電力化を実現することのできる表示装置を安価に提供することが可能となる。

＜６．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

１０…画素メモリ部
１１，１１（１）〜１１（９）…フリップフロップ
１２…電圧選択部
１３…液晶容量
１６…白色表示回路
１７…電圧制御回路
１９…端子部
１００…パネル基板
１１１，１１３…第１ラッチ部
１１２，１１４…第２ラッチ部
２００…画素メモリ駆動部
ＰＭＵ，ＰＭＵ（１）〜ＰＭＵ（９）…画素メモリユニット
ＣＫ，ＣＫＢ…クロック信号
ＶＢＬ…黒色表示用電圧
ＶＷ…白色表示用電圧
ＶＣＯＭ…共通電極電圧
ＶＬＣ…画素電極電圧

Claims (12)

1. ｍ個（ｍは正の整数）の画素の各々の画素領域内に設けられクロック信号に基づき入力データが順次に転送されるように直列に接続されたｍ個のフリップフロップからなるシフトレジスタと、
   前記ｍ個のフリップフロップと１対１で対応するように設けられ、第１電圧および第２電圧の２つだけの電圧から、各フリップフロップからの出力信号の論理値に応じて前記第１電圧または前記第２電圧のいずれかを選択するｍ個の電圧選択部と、
   前記ｍ個のフリップフロップと１対１で対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるためのｍ個の表示素子部と
   を備え、
   前記ｍ個の画素および前記ｍ個のフリップフロップはｉ行×ｊ列のマトリクス状に構成され、
   各行において隣接するフリップフロップは互いに接続され、
   連続する任意の２行に着目したとき、１行目のｊ列目のフリップフロップと２行目の１列目のフリップフロップとが接続されていることを特徴とする、表示装置。
2. 各フリップフロップは、
   入力信号を取り込んで転送用データとして保持する第１ラッチ部と、
   前記転送用データを取り込んで出力用データとして保持するとともに前記出力用データに基づいて前記出力信号を出力する第２ラッチ部と
   を含むこと特徴とする、請求項１に記載の表示装置。
3. 前記第１ラッチ部は、
   入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第１クロックドインバータと、
   入力端子が前記第１クロックドインバータの出力端子に接続された第１インバータと、
   入力端子が前記第１インバータの出力端子に接続され、出力端子が前記第１インバータの入力端子に接続された、前記クロック信号に基づいて動作する第２クロックドインバータと
   からなり、
   前記第２ラッチ部は、
   入力端子が前記第１インバータの出力端子に接続された、前記クロック信号に基づいて動作する第３クロックドインバータと、
   入力端子が前記第３クロックドインバータの出力端子に接続された第２インバータと、
   入力端子が前記第２インバータの出力端子に接続され、出力端子が前記第２インバータの入力端子に接続された、前記クロック信号に基づいて動作する第４クロックドインバータと
   からなり、
   前記第２インバータの出力端子から前記出力信号が出力されることを特徴とする、請求項２に記載の表示装置。
4. 前記第１ラッチ部は、
   入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第１クロックドインバータと、
   一端が前記第１クロックドインバータの出力端子に接続され、他端に所定電位が与えられる容量と
   からなり、
   前記第２ラッチ部は、
   入力端子が前記第１クロックドインバータの出力端子に接続された、前記クロック信号に基づいて動作する第３クロックドインバータと、
   入力端子が前記第３クロックドインバータの出力端子に接続された第２インバータと、
   入力端子が前記第２インバータの出力端子に接続され、出力端子が前記第２インバータの入力端子に接続された、前記クロック信号に基づいて動作する第４クロックドインバータと
   からなり、
   前記第２インバータの出力端子から前記出力信号が出力されることを特徴とする、請求項２に記載の表示装置。
5. 前記ｍ個のフリップフロップに対応するｍ個のデータが前記入力データとして前記シフトレジスタに与えられ、
   前記ｍ個のデータがそれぞれ対応するフリップフロップに含まれる前記第１ラッチ部に前記転送用データとして保持された後、前記クロック信号の動作が停止すること特徴とする、請求項２に記載の表示装置。
6. 各フリップフロップに対応するように設けられた白色表示機能部を更に備え、
   前記ｍ個のフリップフロップに対応するｍ個のデータが前記入力データとして前記シフトレジスタに与えられ、
   前記白色表示機能部は、前記ｍ個のデータがそれぞれ対応するフリップフロップに含まれる前記第１ラッチ部に前記転送用データとして保持されるまでの期間、各画素の表示状態を白色表示で維持すること特徴とする、請求項２に記載の表示装置。
7. 前記ｍ個のフリップフロップのうちの１段目のフリップフロップに入力される表示用データは、前記クロック信号に基づいて、後段のフリップフロップに順次に転送されることを特徴とする、請求項１に記載の表示装置。
8. 制御信号に基づいて入力電圧の大きさを制御する電圧制御部を更に備え、
   前記表示素子部において、画素の表示状態は、前記電圧選択部によって選択された電圧と所定の第３電圧との差に基づいて変化し、
   前記電圧制御部は、前記入力電圧として前記第１電圧および前記第２電圧を受け取り、前記制御信号が予め定められたレベルになっている時に、前記第１電圧および前記第２電圧を前記第３電圧と同じ大きさにすることを特徴とする、請求項１に記載の表示装置。
9. 各画素は、ｎ個（ｎは２以上の整数）の副画素によって構成され、
   前記フリップフロップは、各画素に含まれるｎ個の副画素にそれぞれ対応するように設けられ、
   各画素に対応するｎ個のフリップフロップが互いに異なるシフトレジスタを構成するように、前記シフトレジスタはｎ個設けられ、
   前記ｎ個のシフトレジスタには、前記入力データとして互いに異なるデータが与えられることを特徴とする、請求項１に記載の表示装置。
10. 各画素に含まれるｎ個の副画素を形成するｎ個の画素電極の面積が互いに異なることを特徴とする、請求項９に記載の表示装置。
11. 各画素は、赤色，緑色，および青色にそれぞれ対応する３個の副画素によって構成され、
    前記３個の副画素にそれぞれ対応する３個のシフトレジスタには、前記入力データとして赤色用のデータ，緑色用のデータ，および青色用のデータがそれぞれ与えられることを特徴とする、請求項９に記載の表示装置。
12. 前記ｍ個のフリップフロップのうちの任意のフリップフロップは、前記ｍ個のフリップフロップのうちの少なくとも１個の他のフリップフロップと直列に接続されていることを特徴とする、請求項１に記載の表示装置。

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