JP2008241832A - 液晶装置、画素回路、アクティブマトリクス基板、および電子機器 - Google Patents

Abstract

【課題】印加電圧の高精度な反転を実現すると共に、線順次駆動や面順次駆動にも対応可能とすること。
【解決手段】メモリ回路（１０）は電圧供給源としてのみ機能し、液晶に印加される電圧の極性反転は、印加電圧反転回路（２０）によって実現される。印加電圧反転回路（２０）には、互いに逆相の相補クロック（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）が入力され、印加電圧反転回路および液晶と接続された保持コンデンサ（３２）が設けられる。メモリ回路（１０）への面データや線データの書込み期間では、印加電圧反転回路（２０）に入力される切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜Ｓｎ）を全てローレベルとし、その間、保持コンデンサ（３２）に保持された直前の表示データの電圧を液晶素子（３０）に供給する。
【選択図】図１

Description

本発明は、液晶装置、画素回路、アクティブマトリクス基板、および電子機器に関する。

反射型液晶装置は、例えば、携帯電話端末、ノート型パーソナルコンピュータ、反射型プロジェクタ等の電子機器に搭載されている。反射型液晶装置は、例えば、データ線、走査線、トランジスタ等のスイッチ素子、電荷蓄積容量、およびアルミニウム等の反射型の画素電極を備えたガラスまたはシリコン等の基板と、透明導電膜からなる対向電極等を備えたガラス等の基板との間に液晶層を挟持した構成をもつ。画素電極が反射型であるため、画素電極の下側にトランジスタ等のスイッチ素子を設けることができ、解像度を高めた場合でもパネルの開口率が低下せず、高解像度と高輝度を両立することが比較的容易である。

但し、保持コンデンサによって画素電圧を保持するアナログ方式の画素回路を用いた場合には、時間の経過と共に保持容量の電圧値が低下することから、表示画像の明度やコントラストの変動が生じ得る。

この問題を解決するために、各画素の反射型画素電極の下側に１ビットのメモリセルを配設した液晶装置が提案されている（例えば、特許文献１参照）。このようなメモリセルを各画素に備えた液晶装置においては、メモリセルによりデータ線からの画像信号がラッチされ、その信号が各画素の液晶層に印加される。メモリセルは、新たな信号が書き込まれるまで前の信号を保持している。したがって、例えば、静止画像をメモリに退避した後に別の静止画像を表示し、その後、退避してあった静止画像を再び表示する、というような表示切換えを、簡単かつ効率的に行うことができる。また、画素電圧をデジタル化することにより、クロストーク等による表示品質の劣化が起きにくいといった効果も得ることができる。

また、液晶に直流電圧が印加されることによって、いわゆる焼き付き（液晶分子の配向が特定方向に揃うことによる表示画像の劣化現象）が生じるのを防止するためには、液晶に印加する電圧の極性を、周期的に反転することが有効である（例えば、特許文献２参照）。

また、各画素にメモリセルを備えた液晶装置における、液晶に印加する電圧を反転させるための回路構成は、例えば、特許文献３および特許文献４に記載されている。これらの文献に記載される技術は、液晶の一方の電極に与える電圧と、対向電極（共通電極）に与える電圧の極性を周期的に反転させる点で共通している。なお、特許文献３の技術では、ＳＲＡＭから得られる相補信号のいずれを液晶に供給するかを、トランジスタのオン／オフによって切換えている。また、特許文献４に記載される技術では、液晶に印加される電圧を反転させたときにオフセットが生じると焼き付きの原因となることから、光センサから得られる応答波形がフィールド毎に等しくなるように対向電極（共通電極）に与える電圧のオフセット電圧を微調整している。

また、液晶装置の一形態として、液晶層に基板面方向の電界を印加して液晶分子の配向制御を行う方式（以下、横電界方式と称する。）のものが知られており、液晶に電界を印加する電極の形態によりＩＰＳ（In-Plane Switching）方式、ＦＦＳ（Fringe-Field Switching）方式等と呼ばれる（例えば、特許文献５参照）。横電界方式の液晶は、水平な液晶分子を横方向に回転させることによって光の透過状態を制御する。液晶分子の垂直方向の傾きが発生しないため、視野角による輝度変化／色変化が少ない。したがって、横電界方式の液晶は、高視野角特性と高品質な発色性が必要なときに利用される。
特開平８−２８６１７０号公報 特開平５−３０３０７７号公報 特開２００５−１４８４５３号公報 特開２００５−２５０４８号公報 特開２００１−３３７３３９号公報

液晶の焼き付きを防止するためには、直流電圧が液晶に長時間にわたって印加されることを防止する必要がある。図１８は、液晶装置における焼き付き防止のために必要な動作を示す図であり、（Ａ）は液晶に電圧を印加する場合の動作を示す図であり、（Ｂ）は液晶に電圧を印加しない場合の動作を示す図である。図１８では、液晶層に基板面に垂直に電界が印加されるタイプの液晶（例えば、ＴＮ液晶）が用いられる。

図１８（Ａ）に示すように、液晶４００に電圧が印加される場合には、焼き付き防止のために、例えば周期的に、液晶に印加する電圧の極性を反転させる。すなわち、図中のＸ１，Ｘ２の各端子に印加する電圧の極性が周期的に切り換えられる。なお、液晶４００は、下部電極Ｌｐと、上部電極（共通電極）ＬＣｃｏｍと、を有する。

また、図１８（Ｂ）に示すように、液晶４００に電圧が印加されない場合の焼き付き防止には、下部電極Ｌｐと、上部電極（共通電極）ＬＣｃｏｍとをショートして等電位とし、直流オフセットを生じさせないようにすることが重要である。なお、図１８（Ｂ）では、便宜上、スイッチＳＷ１を用いて液晶の両電極をショートさせているが、実際には、各電極に同じ電圧を印加することによって、液晶４００の両極のショート状態を実現する。

しかし、各画素にメモリ回路を備える液晶装置において、図１８（Ａ），（Ｂ）に模式的に記載されるような理想的な動作（焼き付き防止のための極性反転動作や両極のショート動作）を実現することは、現実には困難である。

図１９（Ａ）〜（Ｃ）は、各画素回路にメモリ回路を備える液晶装置における、液晶の両極の電圧を反転させる際の問題点を説明するための図である。

液晶の両極の電圧を反転させる態様としては、図１９（Ａ）に示すように、対向電極（共通電極）ＬＣｃｏｍの電圧（Ｖｃｏｍ）を固定し、下部電極Ｌｐの電圧（Ｖｐ）の極性を反転する方法と、図１９（Ｂ）に示すように、下部電極Ｌｐと共通電極ＬＣｃｏｍの各電圧（ＶｐおよびＶｃｏｍ）を同時に入れ替える方法とがある。なお、図１９（Ａ）〜（Ｃ）では、液晶に印加する電圧は“５Ｖ”と“０Ｖ”としている。

図１９（Ａ）に示す方法をとれば、対向電極（共通電極）ＬＣｃｏｍの電位（Ｖｃｏｍ＝０Ｖ）を変化させる必要がないため便利であるが、下部電極Ｌｐの電圧（Ｖｐ）をＶｃｏｍに対して相対的に変化させる必要があるため、結果的に負電源を使用する必要が生じる。各画素に備わる各メモリ回路を負電源で動作させることは現実的ではないため、メモリ回路を用いる液晶装置では、図１９（Ａ）の方式は採用できない。

そこで、図１９（Ｂ）のように、下部電極Ｌｐと共通電極ＬＣｃｏｍの各電圧（ＶｐおよびＶｃｏｍ）を同時に入れ替える方法を採用せざるを得ない。この場合、問題となるのは、対向電極（共通電極）ＬＣｃｏｍは、液晶装置の全画素に共通する電極であるため、基板間に挟持される液晶層の全体が負荷容量として機能し、したがって、電圧の変化が遅いということである。

つまり、図１９（Ｃ）に示すように、下部電極Ｌｐについては、１画素単位の電極であるため負荷が軽い。したがって、液晶の両極の電圧の反転時（時刻ｔ１）には、下部電極Ｌｐの電圧（Ｖｐ）は速やかに変化する。これに対し、対向電極（共通電極）ＬＣｃｏｍの電圧（Ｖｃｏｍ）の変化は、負荷が重いために遅くなり、図１９（Ｃ）に示すように、遷移期間Ｔ１（時刻ｔ１〜ｔ２）を経て電圧が切り換わる。したがって、結果的に、遷移期間Ｔ１においては、液晶に印加される電圧は時間経過と共に徐々に変化することになり、これに伴う液晶の透過率の変化は、その変化が遅いために人の目につきやすく、よってフリッカ（視覚的なちらつき）が生じやすい。

また、図１９（Ｂ）のような電圧反転制御を行うためには、ＶｐとＶｃｏｍの各々を、別々の制御回路によって個別に制御する必要があり、回路構成が複雑化するのは否めない。

図２０（Ａ），図２０（Ｂ）は、各画素回路にメモリ回路を備える液晶装置における、液晶の両極をショート状態（同電位状態）とする場合の問題点を説明するための図である。図２０（Ａ）に示すように、液晶４００の両電極（Ｌｐ，ＬＣｃｏｍ）には、別々の回路（配線）から接地電位（ＧＮＤ１，ＧＮＤ２）が与えられる。しかし、別々の回路（配線）経由で各電極に与えられる各接地電位（ＧＮＤ１，ＧＮＤ２）は、電圧レベルの変動が各々独立に生じるために、相対的に差が生じる場合がある。

また、液晶の各電極（Ｌｐ，ＬＣｃｏｍ）は２次元の広がりをもつため、その電圧（Ｖｐ，Ｖｃｏｍ）は面内でばらつき、これによって、各画素の両極に、直流オフセットが生じる場合もある。

したがって、結果的に、図２０（Ｂ）に示すように、液晶４００の各画素の両極に直流オフセット電圧（ΔＶ）が生じる場合がある。なお、図中のＶｇｎｄ１，Ｖｇｎｄ２は、面内ばらつきを考慮した各画素の両極の電圧を示す。このような直流オフセット電圧ΔＶは、焼き付きの原因となる。

このように、各画素にメモリ回路を備えた液晶装置において、フリッカを発生させることなく、焼き付き防止のための印加電圧の反転を行うこと、ならびに直流オフセットを発生しない、完全なショート状態を実現することは困難である。また、液晶の各電極（Ｌｐ，ＬＣｃｏｍ）の電圧を個別に制御する必要があるため、制御のための回路構成が複雑化する。

また、画像データの書き込み方法には、１本の走査線と接続された各画素回路に対して順に画像データの書き込みを行い、全ての画素回路に対する書き込みが終了した時点で、各画素回路に対して書き込んだ画像データを液晶で表示する線順次方式と、１本の走査線と接続された各画素回路に対して順に画像データの書き込みを行う動作を走査線の本数分順に行い、全ての画素回路に対する書き込みが終了した時点で、各画素回路に対して書き込んだ画像データを液晶で表示する面順次方式がある。しかし、いずれの方式においても、各画素回路に対して画像データを書き込んでいるのが、表示画面に反映されてしまい、フリッカなどの原因になる。

本発明は、このような考察に基づいてなされたものであり、その目的は、簡単な回路構成ならびに簡単な制御によって、フリッカを抑制しつつ印加電圧の高精度の反転を実現して焼き付きを防止し、また、液晶に電圧を印加しないときに、直流オフセットを生じさせることなく両極のショートを実現し、さらに、画素回路における表示データの更新時に１本の走査線ごとのデータの書き換え動作、もしくは１画面ごとのデータの書き換え動作による影響を画面上に及ぼさないようにして線順次駆動や面順次駆動を可能とすることにある。

（１）本発明の液晶表示装置の一態様では、液晶層に基板面方向の電界を印加して液晶分子の配向制御を行う、第１の画素電極および第２の画素電極を備える横電界方式の液晶素子と、各画素回路に設けられ、第１の電圧および第２の電圧の供給源として機能するメモリ回路と、各画素回路に設けられ、前記メモリ回路から供給される前記第１および第２の電圧の各々を、前記液晶素子の前記第１の画素電極および前記第２の画素電極のいずれに供給するかを切り換えることにより、前記液晶素子に印加する電圧を反転させる印加電圧反転回路と、前記液晶素子に印加する電圧を保持する保持コンデンサと、を有し、前記印加電圧反転回路は、前記メモリ回路の前記第１および第２の電圧の供給端と、基準電源電位との間に直列に接続された、第１および第２のスイッチ素子と、前記メモリ回路の前記第１および第２の電圧の供給端と、前記基準電源電位との間に直列に接続された、第３および第４のスイッチ素子と、を有し、前記第１および第２のスイッチ素子の共通接続点および前記第３および第４のスイッチ素子の共通接続点の少なくとも１つに前記保持コンデンサの一端が接続され、さらに前記第１および第２のスイッチ素子の共通接続点と前記第３および第４のスイッチ素子の共通接続点の各々に、前記液晶素子の前記第１の画素電極および第２の画素電極の各々が接続されると共に、前記第１および第４のスイッチ素子を選択的にオンさせるか、前記第２および第３のスイッチ素子を選択的にオンさせるか、あるいは前記第１〜第４のスイッチ素子をすべてオフさせるかを、切換制御信号によって制御する。

横電界方式の液晶は、液晶を挟む２つの基板のうちの一方の基板側に、１画素に対応した２つの電極が配置される構造をもち、ＴＮ液晶のように、全画素に共通した共通電極（ＬＣｃｏｍ）を用いる場合に比べて負荷容量が小さい（すなわち、横電界方式の液晶の各画素の負荷容量は一画素に相当する容量のみである）。したがって、液晶に印加する電圧を反転する場合において、各電極の電圧は共に、速やかに変化する。本発明では、横電界方式の液晶のこのような特性に着目して、横電界方式の液晶を積極的に採用する。また、メモリ回路を電圧供給源としてのみ機能させ、液晶に印加される電圧の反転は、専用の印加電圧反転回路により実現するという、電圧供給と電圧反転の各機能を完全に分離した新規な画素回路構成を採用する。印加電圧反転回路は、メモリ回路から供給される第１または第２の電圧（例えば、“１”または“０”に対応した“５Ｖ（ＶＤＤ）”または“０Ｖ（ＧＮＤ）”の電圧）を電源電圧として動作する。すなわち、印加電圧反転回路は、メモリ回路から供給される電源電圧（第１または第２の電圧）と、基準電源電位（グランド）との間で動作し、そして、メモリ回路から供給される電圧（第１または第２の電圧）ならびに基準電源電圧（グランド）の各々を、横電界方式の液晶の第１および第２の画素電極のいずれに供給するかを（つまり、各電圧の供給経路を）切り換える。つまり、電圧の供給経路が切り換えるだけであり、電圧源自体は共通のため、電圧の反転前と反転後の電圧値自体には何も変動がなく、正確な電圧の極性反転が実現する。また、液晶の面内ばらつきによって、各画素における電圧レベルが若干変動したとしても、上述のとおり各画素における電圧源自体は共通であり、その画素内では、電圧の反転前と反転後の電圧値自体には何も変動がなく、したがって、各画素において直流オフセットは発生しない。また、電圧の供給経路を切り換えるだけであるため、第１および第２の画素電極の各々に供給する電圧レベルの切り替えを、簡単な回路により同時に実現することができる。従来のように、共通Ｖｃｏｍと下部電極の電圧Ｖｐを別個の回路で制御し、各電圧を高精度に調整し、かつ、各電圧の切り換えタイミングの同期をとる必要はなくなる。横電界方式の液晶は、上述のとおり各電極の電圧変化が速やかに行われ、高速応答が可能であるため、従来のような電圧の遷移期間において液晶の透過率が徐々に変化していくというような現象が生じにくく、フリッカが抑制される。また、仮に、液晶の透過率が時間的に変化したとしても、その変化が速いために、人間の目には認識されにくく、この点でもフリッカが抑制される。また、印加電圧反転回路の基準電源電圧が、例えばグランドレベルであるとき、メモリ回路から供給する電圧を０Ｖとすれば、液晶の両電極に印加される電圧は、共に正確に０Ｖとなり、液晶への電圧印加がない場合のショート状態が実現され、この際、直流オフセットは生じない。

また、さらに、本発明の液晶装置は、液晶素子に印加する電圧を保持する保持コンデンサを備えているから、画素回路におけるメモリ回路への新規な表示データの書き込み期間において、切換制御信号によって印加電圧反転回路のトランジスタをすべてオフし、この期間においては、保持コンデンサにおいて保持している表示データの電圧を液晶素子に印加することによって、１つ前の表示データを継続的に液晶素子に表示させて、メモリ回路へ表示データを書き込んでいることによる画面上への影響を及ぼさないようにしている。よって、フリッカなどを生じることなく、線順次駆動や面順次駆動が可能となる。

（２）本発明の液晶装置の他の態様では、前記保持コンデンサは、前記第１および第２のスイッチ素子の共通接続点と、前記第３および第４のスイッチ素子の共通接続点との間に接続されている。

保持コンデンサの接続形態の一例を明らかとしたものである。この構成によれば、画素回路におけるメモリ回路への新規な表示データの書き込み期間に、印加電圧反転回路の入力をフローティングとして印加電圧反転回路を構成するスイッチ素子をすべてオフし、保持コンデンサにおいて保持している表示データの電圧を液晶素子に印加することで、１つ前の表示データを継続的に液晶素子に表示させることができる。

（３）本発明の液晶装置の他の態様では、前記保持コンデンサは、その一端が前記第１および第２のスイッチ素子の共通接続点または前記第３および第４のスイッチ素子の共通接続点と接続され、他端は所定の直流電位と接続されている。

保持コンデンサの接続形態の他の例を明らかとしたものである。この構成によれば、画素回路におけるメモリ回路への新規な表示データの書き込み期間に、印加電圧反転回路の入力をフローティングとして印加電圧反転回路を構成するスイッチ素子をすべてオフし、保持コンデンサにおいて保持している表示データの電圧を液晶素子に印加することで、１つ前の表示データを継続的に液晶素子に表示させることができる。

（４）本発明の液晶装置の他の態様では、前記第１、第２、第３および第４のスイッチ素子の各々は、同一導電型のトランジスタによって構成され、前記液晶素子に印加される電圧の更新期間には、前記第１および第３のスイッチ素子と、第２および第４のスイッチ素子とは、互いに逆相の前記切換制御信号によって相補的に駆動され、前記液晶素子に印加される電圧を前記保持コンデンサにて保持する期間中には、前記第１および第３のスイッチ素子と、第２と第４のスイッチ素子は前記切り換え制御信号によってすべてオフ状態とする。

各スイッチ素子が同一導電型のトランジスタ（ＭＯＳトランジスタ、バイポーラトランジスタを含む）からなり、第１〜第４のトランジスタのオンは、相補的な切換制御信号によって制御され、第１〜第４のトランジスタのゲートに入力される切換制御信号をともに例えばローレベルとすることで、液晶素子に印加される電圧の更新期間に第１〜第４のトランジスタを全てオフするものである。これによって、メモリ回路と液晶素子とを接続する経路が遮断される。よって、この間に、メモリ回路の面データあるいは線データを書き換えることができ、面順次駆動や線順次駆動が可能となる。メモリ回路から供給される電圧は、第１〜第４の各ＭＯＳトランジスタのソースまたはドレインに直接に印加されるが、各ＭＯＳトランジスタのソース／ドレイン間の耐圧はかなり高いため、耐圧の問題は生じない。また、メモリ回路と印加電圧反転回路は直結されている（例えば、上述の特許文献４に開示されるように、液晶への電圧供給パスに、ＭＯＳトラジスタのゲート／ソース経路が存在しない）ため、メモリ回路および印加電圧反転回路の高レベル側の電源電圧の値は同じでよく、（印加電圧反転回路を構成する４つのトランジスタのゲート電位は画素アレイ外部からの切換制御信号（Ｓ０〜Ｓｎ、/Ｓｏ〜／Ｓｎ）によって供給されるため、任意の電圧（ＳＲＡＭから供給されるＶＤＤの電圧がＶｔｈドロップしないＶＤＤ＋Ｖｔｈといった電圧）を供給することができる。特許文献４に開示されている技術では、ＳＲＡＭからの供給電圧をＶＤＤ＋Ｖｔｈとする必要があるため、ＳＲＡＭを構成する各トランジスタを高耐圧トランジスタで構成する必要があるのに対して、本発明では、ＳＲＡＭを構成するトランジスタとして、高耐圧トランジスタを使用せずとも、ＶＤＤ電圧を、印加電圧反転回路を構成するトランジスタを介して液晶に印加できる点で優位である。なお、本発明の場合、印加電圧反転回路を構成するトランジスタのゲートには、Ｓ０〜Ｓｎ、/Ｓｏ〜／Ｓｎとして（ＶＤＤ＋Ｖｔｈ）といった高電圧が印加されるが、一般にトランジスタのＳ／Ｄ(ソース／ドレイン)耐圧よりもゲート耐圧の方が、耐圧性が優れており、特に問題はない。また、トランジスタのＳ／Ｄ耐圧を高耐圧化しようとした場合には、トランジスタの構造自体を高耐圧に適した構造にする必要があり、なおかつトランジスタのＳ／Ｄサイズが大きくなってしまうという問題が生じやすいが、ゲート耐圧を高耐圧化する場合には、ゲート酸化膜厚を厚くするだけで高耐圧化が可能であり、実現が容易である。また、印加電圧反転回路に用いている４つのトランジスタは、ＶＤＤまたはＧＮＤ電位を液晶へ印加することを目的としているため、トランジスタのサイズ（Ｗ／Ｌ）は任意のサイズで良い。但し、液晶への充電時間、放電時間を等しくする場合には、４つのトランジスタサイズを等しくしておくことが望ましい。このように、本発明では、メモリ回路を構成するトランジスタや印加電圧反転回路を構成するトランジスタを高耐圧トランジスタとする必要がなく、コンパクトな画素回路を形成することができ、デバイスの製造プロセスが複雑化することもない。また、相補的、あるいはともにローレベルの切換制御信号は、デジタル回路では汎用的に用いられるものであり、生成が容易である。

また、このような構成によれば、液晶素子に印加される電圧の更新期間には、印加電圧反転回路における第１および第４のスイッチ素子と、第２および第３のスイッチ素子を相補的に駆動することにより、液晶素子および保持コンデンサに表示データの電圧を印加し、一方、画素回路におけるメモリ回路へ新規な表示データを書き込んでいる期間には、印加電圧反転回路の入力をフローティングとして、印加電圧反転回路を構成するスイッチ素子をすべてオフして保持コンデンサにおいて保持している表示データの電圧を液晶素子に印加することで、１つ前の表示データを継続的に液晶素子に表示させることができる。

よって、保持コンデンサにおいて保持している１つ前の表示データの電圧を液晶素子に印加することができ、新規な表示データの書き込みを行っている期間に新規なデータは画面上表示されず、走査線単位の書き込みであれば、１本の走査線と接続された全ての画素回路、面単位の書き込みであれば、全ての走査線と接続された全ての画素回路への書き込みが終わった段階で一括してデータが更新されるため、フリッカなどを防止して面順次駆動あるいは線順次駆動による高精細な画像を実現することができる。

（５）本発明の液晶装置の他の態様では、前記１本の走査線に接続され、前記各画素回路に設けられた前記メモリ回路の各々に対して表示データを書き込んでいる期間において、前記１走査線に接続された画素回路に設けられた前記印加電圧反転回路を構成する前記第１と第３のスイッチ素子と、前記第２と第４のスイッチ素子はすべてオフ状態となり、前記１走査線に接続され、前記各画素回路に設けられた前記メモリ回路の各々への前記表示データの書き込みが終了すると、前記第１と第２のスイッチ素子と、前記第３と第４のスイッチ素子がオン状態となって、前記更新された表示データの電圧が前記液晶素子に印加される。

線順次駆動を行う場合の動作を明らかとしたものである。１走査線と接続された画素回路におけるメモリ回路に対する新規な表示データへの書き込み期間には、印加電圧反転回路における第１〜第４のスイッチ素子を全てオフ状態にして、前記保持コンデンサにおいて保持されている表示データの電圧を液晶素子に印加し、１つ前の表示データを液晶素子にて表示し、書き込みが終了した段階で、切換制御信号の一方をハイレベル、他方をローレベルとすることで、印加電圧反転回路を駆動させ、新規な表示データを一括して液晶素子および保持コンデンサに対して更新することが可能となる。この場合、表示データの書き込み動作を線順次駆動で行っているため、１本の走査線と接続された各画素回路に対する表示データの書き込み過程を画面表示することがないため、フリッカを防止して、液晶装置の表示品質を高精細にすることができる。

（６）本発明の液晶装置の他の態様では、前記全ての走査線に接続され、前記各画素回路に設けられた前記メモリ回路の各々に対して表示データを書き込んでいる期間において、前記全ての走査線に接続された画素回路に保持された前記印加電圧反転回路を構成する前記第１と第３のスイッチ素子と、前記第２と第４のスイッチ素子はすべてオフ状態となり、前記全ての走査線に接続され、前記各画素回路に設けられた前記メモリ回路の各々に対して前記表示データの書き込みが終了すると、前記第１と第２のスイッチ素子と、前記第３と第４のスイッチ素子がオン状態となって、前記更新された表示データの電圧が液晶に印加される。

面順次駆動を行う場合の動作を明らかとしたものである。１画面を構成する全ての走査線と接続された画素回路におけるメモリ回路に対する新規な表示データへの書き込み期間には、印加電圧反転回路における第１〜第４のスイッチ素子を全てオフ状態にして、前記保持コンデンサにおいて保持されている表示データの電圧を液晶素子に印加して、１つ前の表示データを液晶素子に表示し、１画面への書き込みが終了した段階で、切換制御信号の一方をハイレベル、他方をローレベルとすることで、印加電圧反転回路を駆動させ、新規な表示データを一括で液晶素子および保持コンデンサに対して更新する事が可能となる。この場合、表示データの書き込み動作を面順次駆動で行っているため、全ての走査線と接続された各画素回路に対する表示データの書き込み過程を画面表示することがないため、フリッカを防止して、液晶装置の表示品質を高精細にすることができる。

（７）本発明の液晶装置の他の態様では、前記メモリ回路は、１ビットデータを保持するＳＲＡＭ型のメモリセルである。

ＳＲＡＭセルとしては、フリップフロップの負荷を高抵抗（例えばイオン打ち込みで形成される抵抗）で形成する高抵抗型ＳＲＡＭセル、負荷も含めてＭＯＳトランジスタで構成するフルＣＭＯＳ型セルが含まれ、さらに、複数のインバータを用いてフリップフロップを形成するラッチ型セルも含まれる。

（８）本発明の液晶装置の他の態様では、前記横電界方式の液晶素子は、ＩＰＳ（In-Plane Switching）方式の液晶素子である。

横電界方式の液晶として、ＩＰＳ液晶を使用するものである。

（９）本発明の液晶装置の他の態様では、前記液晶装置は反射型の液晶装置であり、前記メモリ回路および前記印加電圧反転回路は、光を反射する材料からなる前記第１および第２の画素電極の下側の素子形成領域に配設される。

反射型液晶の場合、画素電極の下部に素子形成領域を設けることができる。本発明の印加電圧反転回路は簡素化された構成となっているため、画素電極の下部の空スペースに、メモリ回路および印加電圧反転回路を配置することは、むずかしいことではない。したがって、画素回路の占有面積を大きくすることなく、本発明にかかる画素回路を形成することが可能である。

（１０）本発明の画素回路は、第１の電圧および第２の電圧の供給源として機能するメモリ回路と、前記メモリ回路から供給される前記第１および第２の電圧の各々を、液晶素子の前記第１の画素電極および前記第２の画素電極のいずれに供給するかを切り換えることにより、前記液晶素子に印加される電圧を反転させる印加電圧反転回路と、前記メモリ回路へのデータの書き込みが終了した時点で、前記液晶素子に印加する電圧を保持する保持コンデンサとを含む。

液晶層が接続される前の、画素回路自体の構成を明らかとしたものである。

（１１）本発明のアクティブマトリクス基板は、横電界方式の液晶素子の液晶層に電界を与えるための第１の画素電極および第２の画素電極と、各画素回路に設けられた、第１の電圧および第２の電圧の供給源として機能するメモリ回路と、各画素回路に設けられた、前記メモリ回路から供給される前記第１および第２の電圧の各々を、前記液晶素子の前記第１の画素電極および前記第２の画素電極のいずれに供給するかを切り換えることにより、前記液晶素子に印加する電圧を反転させる印加電圧反転回路と、前記液晶素子に印加する電圧を保持する保持コンデンサと、を有する。

アクティブマトリクス基板自体の構成を明らかとしたものである。

（１２）本発明の電子機器は、本発明の液晶装置を搭載する。

本発明の液晶装置は、例えば、携帯電話のサブパネル、低消費電力のノート型パーソナルコンピュータ、反射型プロジェクタ等の電子機器に搭載することが可能である。電圧反転に伴う静止画のフリッカが抑制されるため、高画質の画像を表示できる。また、直流オフセットの発生が低減されて焼き付きが生じにくいことから、表示画像の画質の経時的な劣化も生じにくい。

このように、本発明によれば、簡単な回路構成ならびに簡単な制御によって、フリッカを抑制しつつ印加電圧の高精度の反転を実現することができ、また、液晶に電圧を印加しないときは、直流オフセットを生じさせないショート状態を実現することができるだけでなく、新規な表示データの書き込み期間であっても、保持コンデンサにおいて保持している１つ前の表示データの電圧を液晶素子に印加することができ、新規な表示データの書き込みを行っている期間に新規なデータは画面上表示されず、走査線単位の書き込みであれば、１本の走査線と接続された全ての画素回路、面単位の書き込みであれば、全ての走査線と接続された全ての画素回路への書き込みが終わった段階で一括してデータが更新されるため、フリッカなどを防止して、線順次駆動あるいは面順次駆動による、高精細な画像表示を実現することができる。

このように、本発明によれば、簡単な回路構成ならびに簡単な制御によって、フリッカを抑制しつつ印加電圧の高精度の反転を実現して焼き付きを防止することができる。また、液晶に電圧を印加しないときに、直流オフセットを生じさせることなく両極のショートを実現することができる。さらに、画素回路における表示データの更新時に１本の走査線ごとのデータの書き換え動作、もしくは１画面ごとのデータの書き換え動作による影響を画面上に及ぼさないようにすることができ、よって、線順次駆動や面順次駆動も可能となる。

次に、本発明の実施形態について説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

次に、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
まず、１画素の基本構成について説明する。

（１画素の基本構成）
図１は、本発明の液晶装置における１画素の構成を示す図である。図１に示すとおり、１画素は、画素回路５０と、横電界方式の液晶（ここではＩＰＳ液晶とする。但し、これに限定されるものではない）３０と、を含んで構成される。

横電界方式の液晶は、液晶層に基板面方向の電界を印加して液晶分子の配向制御を行う方式の液晶であり、液晶に電界を印加する電極の形態によりＩＰＳ（In-Plane Switching）方式、ＦＦＳ（Fringe-Field Switching）方式等と呼ばれるものが知られている。横電界方式の液晶は、液晶を挟む２つの基板のうちの一方の基板側に、１画素に対応した２つの電極が配置される構造をもち、ＴＮ液晶のように、全画素に共通した共通電極（ＬＣｃｏｍ）を用いる場合に比べて負荷容量が小さい（すなわち、横電界方式の液晶の各画素の負荷容量は一画素に相当する容量のみである）。したがって、液晶に印加する電圧を反転する場合において、各電極の電圧は共に、速やかに変化する。本発明では、横電界方式の液晶のこのような特性に着目し、負荷を軽減して両電極の電圧変化を速めるために、横電界方式の液晶を積極的に採用する。

なお、ＩＰＳ液晶装置の構造については、図１２および図１３を用いて後述する。図１２から明らかなように、ＩＰＳ液晶装置は、第１および第２の画素電極（光反射性の材料からなる）２１８ａ，２１８ｂが、同一の基板側に近接して配置されており、かつ、電界Ｅは、基板の面方向に水平に印加される。

また、画素回路５０は、ゲートが走査線（ＷＬ）に接続され、一端（ソースまたはドレイン）がデータ線（ＤＬ）に接続された画素選択トランジスタ（ＮＭＯＳトランジスタ）Ｍ１と、電圧供給源として機能するメモリ回路１０と、液晶の両極に印加する電圧を反転するための印加電圧反転回路（経路切換回部）２０と、液晶の両極に印加する電圧と同じ電圧を保持する保持コンデンサ３２とを有する。

メモリ回路１０は、第１の電源配線（Ｌ１ａ）を介して与えられる高レベル側電源電圧（ＶＤＤ：５Ｖ）と、第２の電源配線（Ｌ２ａ）を介して与えられる接地電位（ＧＮＤ）との間で動作する。このメモリ回路１０には、データ線（ＤＬ）を経由して、黒／白に対応する２値電圧（例えば、第１の電圧：ＶＤＤ（５Ｖ），第２の電圧：ＧＮＤ（０Ｖ））が書き込まれる。このメモリ回路１０は、書き込まれた電圧（ＶＤＤまたはＧＮＤ）を、印加電圧反転回路２０に電源電圧として供給する働きをし、液晶に印加する電圧の反転には関与しない。

印加電圧反転回路（経路切換部）２０は、メモリ回路１０の電圧供給端（Ｑ）と、基準電源電位（ＧＮＤ）との間に接続されている。印加電圧反転回路２０は、メモリ回路１０から供給されるＶＤＤ（５Ｖ）を、高レベル側電源電圧として動作する。低レベル側電源電圧（ＧＮＤ）は、第２の電源配線（Ｌ２ａ）を経由して与えられる。この印加電圧反転回路２０には、互いに逆相の、経路切換のための切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎが入力され、この切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎの電圧レベルが反転するタイミングで、液晶への電圧供給経路が切り換えられる。このとき、保持コンデンサ３２に対しても、このタイミングで保持コンデンサ３２への電圧供給経路が切り換えられることになる。また、メモリ回路１０に新規な表示データを書き込む期間には、切換制御信号Ｓ０〜Ｓｎが逆相にならないように制御して、印加電圧反転回路の入力をフローティングにして、保持コンデンサ３２に保持された表示データの電圧を液晶の両極に印加する。そして、メモリ回路１０への新規な表示データの書き込みが終了した段階で、印加電圧反転回路２０に再び互いに逆相の、経路切換のための切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜Ｓｎが入力されるようにする。

図１において、Ｌ１ｂは、第１の電源配線（Ｌ１ａ）の電源電位ＶＤＤを、メモリ回路１０に供給するための配線である。また、Ｌ２ｂは、第２の電源配線（Ｌ２ａ）の電源電位ＧＮＤを、印加電圧反転回路２０に供給するための配線である。また、Ｌ２ｃは、第２の電源配線（Ｌ２ａ）の電源電位ＧＮＤを、メモリ回路１０に供給するための配線である。また、Ｌ３は、メモリ回路１０の電圧供給端（Ｑ）から出力される２値電圧（ＶＤＤ，ＧＮＤ）を、印加電圧反転回路２０に供給するための配線である。

メモリ回路１０に接地電位を供給する接地配線と、印加電圧反転回路２０に接地電位を供給する接地配線は、画素回路５０内において共通である。つまり、接地配線（Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ）は共通の接地配線であり（つまり、別系統の接地配線ではなく）、したがって、メモリ回路１０から供給される接地電位（０Ｖ）と、印加電圧反転回路２０の基準電源電位（ＧＮＤ）としての接地電位（０Ｖ）とは常に一致し、相対的な電位差が生じない（すなわち、一方が変動すれば他方も同様に変動するため相対的な電位差は常に生じない）ということである。このことは、印加電圧反転回路２０から液晶３０の両極に０Ｖを与えて、液晶３０をショート状態とするときに、直流オフセットが発生しないことを意味している。

（メモリセルの構成例）
図２（Ａ）〜（Ｃ）は、図１に示されるメモリ回路（メモリセル）１０の回路構成例を示す図である。いずれもＳＲＡＭ（スタティク・ランダムアクセスメモリ）型のメモリセルである。

図２（Ａ）のメモリセル（ラッチ型メモリセル）では、駆動能力が大きいインバータＩＮＶ１と、駆動能力が小さいインバータＩＮＶ２と、によって、１ビットのデータを保持するためのフリップフロップが構成される。

図２（Ｂ）のメモリセル（高抵抗型メモリセル）は、２つのトランスファートランジスタ（画素選択トランジスタとして機能するＮＭＯＳトランジスタ）Ｍ１，Ｍ２と、フリップフロップを構成するＮＭＯＳトランジスタＭ４，Ｍ６と、負荷抵抗Ｒ１，Ｒ２と、で構成される。データ線としては、相補信号を供給する２本のデータ線（ＤＬ，／ＤＬ）が設けられる。

図２（Ｃ）のメモリセルは、フルＣＭＯＳ構成のメモリセルである。図２（Ｂ）のメモリセルと基本的な構成は同じである。但し、フリップフロップの負荷は、ＰＭＯＳトランジスタＭ３，Ｍ５により構成される。データ線としては、相補信号を供給する２本のデータ線（ＤＬ，／ＤＬ）が設けられる。

（画素回路の構成）
図３は、画素回路５０の具体的な回路構成の一例を示す回路図である。図３では、メモリ回路１０として、図２（Ｃ）に示される、フルＣＭＯＳ構成のメモリセルが使用されている。

また、印加電圧反転回路２０は、メモリ回路１０の電圧供給端（Ｑ）と基準電源電位（ＧＮＤ）との間に直列に接続された、第１および第２のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ８）と、同じく、メモリ回路１０の電圧供給端（Ｑ）と基準電源電位（ＧＮＤ）との間に直列に接続された、第３および第４のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ９，Ｍ１０）と、により構成される。

第１および第２のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ８）の共通接続点（ｃ）と、第３および第４のスイッチ素子としてのＮＭＯＳトランジスタ（ｄ）の共通接続点（ｄ）の各々に、横電界方式の液晶（ＩＰＳ液晶素子）３０の第１および第２の電極（図１３の参照符号２１８ａ，２１８ｂ）および保持コンデンサ３２が接続される。

そして、第１および第４のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）のゲートには、切換制御信号（Ｓ０〜Ｓｎ）が入力され、この切換制御信号（Ｓ０〜Ｓｎ））によって、ＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）が同期してオンするか、あるいはオフするかが制御される。

同様に、第２および第３のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ８，Ｍ９）のゲートには、切換制御信号としての、Ｓ０〜Ｓｎとは逆相の切換制御信号（／Ｓ０〜／Ｓｎ）が入力され、この切換制御信号（／Ｓ０〜／Ｓｎ）によって、ＮＭＯＳトランジスタ（Ｍ８，Ｍ９）が同期してオンするか、あるいはオフするかが制御される。

すなわち、ＮＭＯＳトランジスタ（Ｍ７，Ｍ８）は、メモリ回路１０の電圧供給端（Ｑ）と基準電源電位（ＧＮＤ）との間に直列に接続された一組のトランジスタである。同様に、第３および第４のトランジスタ（Ｍ９，Ｍ１０）も、メモリ回路１０の電圧供給端（Ｑ）と基準電源電位（ＧＮＤ）との間に直列に接続された一組のトランジスタである。そして、各組のトランジスタ（Ｍ７およびＭ８，Ｍ９とＭ１０）は、メモリ回路１０の電圧供給端（Ｑ）と基準電源電位（ＧＮＤ）との間に並列に接続されているという関係にある。各組の２つのＮＭＯＳトランジスタの共通接続点（ｃ，ｄ）が、液晶素子３０の第１および第２の画素電極（図１３の参照符号２１８ａ，２１８ｂ）および保持コンデンサ３２に電気的に接続される。

そして、一方の組の一方のトランジスタ（ここでは、第１のＮＭＯＳトランジスタ（Ｍ７）とする）がオンして、メモリ回路１０からの電圧を液晶素子３０の一方の電極（図１３の２１８ａ）および保持コンデンサ３２に供給するときは、他方の組の一方のＮＭＯＳトランジスタ（ここでは、第４のトランジスタＭ１０）がオンして、基準電源電位（グランド）を液晶素子３０の他方の電極（図１３の２１８ｂ）および保持コンデンサ３２に供給する。

同様に、他方の組の他方のトランジスタ（すなわち、第３のＮＭＯＳトランジスタ（Ｍ９））がオンして、メモリ回路１０からの電圧を液晶素子３０の一方の電極（図１３の２１８ａ）に供給するときは、一方の組の他方のＮＭＯＳトランジスタ（すなわち、第２のトランジスタＭ８）がオンして、基準電源電位（グランド）を液晶素子３０の他方の電極（図１３の２１８ｂ）および保持コンデンサ３２に供給する。

また、メモリ回路１０に新規なデータの書き込みを行う期間には、第１および第４のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）のゲート、および、第２および第３のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ８，Ｍ９）のゲートに入力される切換制御信号（Ｓ０〜Ｓｎ、／Ｓ０〜／Ｓｎ）が制御されて、これら全てのＮＭＯＳトランジスタ（Ｍ７，Ｍ８，Ｍ９，Ｍ１０）がオフされ、保持コンデンサ３２に保持されていた表示データの電圧が、液晶素子３０の両電極に印加され、１つ前の表示データが液晶素子３０に表示される。そして、メモリ回路１０への新規なデータの書き込み期間終了時に、印加電圧反転回路を駆動させるために、上述したように、切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）は逆相の信号とされて、第１および第４のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）のゲート、および、第２および第３のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ８，Ｍ９）のゲートに供給される。

また、先に説明したように、メモリ回路１０の接地電位および印加電圧反転回路２０の接地電位は、共通の接地配線（Ｌ２（具体的にはＬ２ａ，Ｌ２ｂ，Ｌ２ｃ））を介して供給される。これによって、液晶素子３０の両電極（２１８ａ，２１８ｂ）および保持コンデンサ３２の各々に接地電位が供給されるときには、その電圧レベルに相対的な差がなく、直流オフセットが発生せず、焼き付き現象が生じる心配がない。

また、図３の回路では、メモリ回路１０から供給される電圧は、印加電圧反転回路２０を構成する上側のＮＭＯＳトランジスタ（Ｍ７，Ｍ９）の一端（ソースまたはドレイン）に直接に印加される。一般に、ＭＯＳトランジスタのソース／ドレイン間の耐圧は、ゲート・ソース間の耐圧に比べて高いため、耐圧の問題は特に生じない。

また、図３の画素回路の場合、メモリ回路１０と印加電圧反転回路２０は直結されており、例えば、上述の特許文献４に開示されるように、液晶への電圧供給パスに、ＭＯＳトラジスタのゲート／ソース経路が存在するような接続形態となっていない。よって、メモリ回路１０および印加電圧反転回路２０の高レベル側の電源電圧（ＶＤＤ）の値は同じでよく（すなわちＶＤＤは共に５Ｖ）、よって、各回路（１０，２０）を構成するＭＯＳトランジスタ（Ｍ１〜Ｍ１０）のサイズを同じにすることができる。例えば、メモリ回路１０を構成するトランジスタ（Ｍ１〜Ｍ５）を高耐圧トランジスタとする必要もない。

また、印加電圧反転回路を駆動させるのに用いられる相補的な切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）は、デジタル回路では汎用的に用いられるものであり、生成が容易である。特に、ＰＷＭを用いたデジタル階調駆動で使用されるタイミングパルスに基づいて、相補クロック的な切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）を得ることは容易である。

また、図３の画素回路では、メモリ回路１０から供給されるＶＤＤ（５Ｖ）は、そのまま印加電圧反転回路２０の高レベル側の電源電圧となり、そして、そのＶＤＤ（５Ｖ）はそのまま液晶素子３０の一方の電極（図１３の２１８ａ）および保持コンデンサ３２に供給されるのが、電圧の利用効率からみて望ましい。これを実現するためには、ＮＭＯＳトランジスタ（Ｍ７，Ｍ９）のソース・ドレイン間で電圧ドロップが発生しないことが条件となり、このためには、第１および第３のＮＭＯＳトランジスタ（Ｍ７，Ｍ９）が十分にオンすることができるゲート電圧を供給すればよい。

具体的には、第１および第３のＮＭＯＳトランジスタ（Ｍ７，Ｍ９）のゲートを、（５Ｖ（ＶＤＤ）＋閾値電圧（Ｖｔｈ））以上の電圧レベルの切換制御信号（Ｓ０〜Ｓｎあるいは／Ｓ０〜／Ｓｎ）によって駆動すればよい。切換制御信号Ｓ０〜Ｓｎあるいは／Ｓ０〜／Ｓｎ）を、ＶＤＤを超える電圧に昇圧することはそれほどむずかしいことではない。例えば、ブートストラップ回路を用いて電源電圧（ＶＤＤ）を昇圧することによって簡単に得ることができるため、上述のようなＮＭＯＳトランジスタのゲート駆動方法の実現に際し、特に問題はない。

ここで、保持コンデンサ３２は、第１および第２のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ８）の共通接続点（ｃ）と、前記第３および第４のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ９，Ｍ１０）の共通接続点（ｄ）との間に接続してもよいし、保持コンデンサ３２は、その一端が前記第１および第２のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ８）の共通接続点（ｃ）または前記第３および第４のスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ９，Ｍ１０）の共通接続点（ｄ）のいずれかと接続して、他端は所定の直流電位と接続してもよい（図３では、このような接続形態の保持コンデンサ３２’を点線で示している）。保持コンデンサ３２は、いずれの接続方法においても、画素回路５０におけるメモリ回路１０への新規な表示データの書き込み期間に、印加電圧反転回路２０の入力をフローティングとして印加電圧反転回路２０を構成するスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ８，Ｍ９，Ｍ１０）をすべてオフし、保持コンデンサ３２において保持している表示データの電圧を液晶素子３０に印加することで、１つ前の表示データを継続的に液晶素子３０に表示させることができる。

（印加電圧反転回路の基本的な動作）
図４（Ａ）〜（Ｃ）は、印加電圧反転回路による、液晶に印加する電圧の極性反転動作を説明するための図である。

図４（Ａ）は、印加電圧反転回路２０に、液晶素子３０および液晶素子３０と並列接続された保持コンデンサ３２を接続した状態を示している。図４（Ｂ）では、第１および第４のＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）がオンし、太線で示されるような経路で、液晶素子３０の両電極および保持コンデンサ３２に電圧が印加される。図４（Ｃ）では、第２および第３のＮＭＯＳトランジスタ（Ｍ８，Ｍ９）がオンし、太線で示されるような経路で、液晶素子３０および保持コンデンサ３２の両電極に電圧が印加される。

図４（Ｂ）の状態では、メモリ回路１０から供給される電圧は、液晶素子３０の上側の電極および保持コンデンサ３２の上側の電極に印加され、基準電源電位（ＧＮＤ）は、液晶素子３０の下側の電極および保持コンデンサの下側の電極に印加されている。これに対し、図４（Ｃ）の状態では、メモリ回路１０から供給される電圧は、液晶素子３０の下側の電極および保持コンデンサ３２の下側の電極に印加され、基準電源電位（ＧＮＤ）は、液晶素子３０の上側の電極および保持コンデンサ３２の上側の電極に印加されている。このように、電圧印加経路を切換えることによって、液晶素子３０および保持コンデンサ３２に印加される電圧を高速に切換えることができる。

また、図４（Ｂ），（Ｃ）から明らかなように、電圧印加経路が切り換わっているだけであり、液晶素子３０および保持コンデンサ３２に印加される電圧の電圧源（ソース）には何ら変化がない。すなわち、液晶素子３０および保持コンデンサ３２に印加される電圧は、メモリ回路１０から供給される電圧と、印加電圧反転回路２０の基準電源電位（ＧＮＤ）であり、このことは、図４（Ａ），（Ｂ）の各状態において共通している。したがって、極性反転の前後で電圧値がばらつくことがなく、正確な極性反転が担保され、かつ、そのような電圧反転を簡単に行うことができる。

従来のように、下部電極と対向電極（共通電極）の電圧（Ｖｐ，Ｖｃｏｍ）を個別に制御し、両電圧のレベルを高精度に調整し、かつ、各電圧の印加タイミングを合わせるといった面倒な制御は本実施形態の回路では、一切必要ない。

（メモリ回路および印加電圧反転回路の具体的な動作）
図５は、図３の画素回路の動作タイミングを示すタイミング図であり、（Ａ）はメモリ回路の動作を示すタイミング図であり、（Ｂ）は、印加電圧反転回路の動作を示すタイミング図である。

まず、図５（Ａ）を参照してメモリ回路１０の動作を説明する。時刻ｔ１において走査線ＷＬがローレベルからハイレベルに変化し、時刻ｔ２において、データ線ＤＬの電位がハイレベルからローレベルに変化する。これに対応して、図３のａ点（ＳＲＡＭの出力点）の電圧はハイレベルからローレベルに変化し、ｂ点（ＳＲＡＭの他の出力点：メモリ回路の電圧供給端Ｑとして機能する）の電圧はローレベルからハイレベルに変化する。

時刻ｔ３において、走査線ＷＬはローレベルとなり、その後、時刻ｔ４に再びハイレベルに変化し、時刻ｔ５において、データ線（／ＤＬ）の電位がハイレベルからローレベルに変化する。これに対応して、図３のａ点（ＳＲＡＭの出力点）の電圧はローレベルからハイレベルに変化し、ｂ点（ＳＲＡＭの他の出力点：メモリ回路の電圧供給点Ｑとして機能する）の電圧はハイレベルからローレベルに変化する。

次に、印加電圧反転回路２０の動作について説明する。図５（Ｂ）に示すように、相補切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）の電圧レベルは周期的に電圧レベルが反転する。切換制御信号Ｓ０〜Ｓｎがハイレベルの期間（ｔ１１〜ｔ１２，ｔ１３〜ｔ１４，ｔ１６〜ｔ１７，ｔ１８〜ｔ１９，ｔ２１〜ｔ２２）においては、図４（Ｂ）に太線で示される経路で液晶素子３０および保持コンデンサ３２に電圧が印加される。このとき、ｃ点の電位は、ｂ点（すなわち、メモリ回路１０の電圧供給端Ｑ）の電位となり、ｄ点の電位は基準電源電位（接地電位：ＧＮＤ）となる。

一方、切換制御信号（／Ｓ０〜／Ｓｎ）がハイレベルの期間（ｔ１２〜ｔ１３，ｔ１４〜ｔ１６，ｔ１７〜ｔ１８，ｔ１９〜ｔ２１）においては、図４（Ｃ）に太線で示される経路で液晶素子３０および保持コンデンサ３２に電圧が印加される。このとき、ｄ点の電位は、ｂ点（すなわち、メモリ回路１０の電圧供給端Ｑ）の電位となり、ｃ点の電位は基準電源電位（接地電位：ＧＮＤ）となる。

そして、ｂ点（すなわち、メモリ回路１０の電圧供給端Ｑ）の電位は、図５（Ｂ）に示されるように、時刻ｔ１５においてハイレベルからローレベルに変化し、時刻ｔ２０においてローレベルからハイレベルに変化する。つまり、この期間は、表示データを更新するために、メモリ回路１０に対して新規な表示データを書き込む期間である。よって、保持コンデンサ３２を備えていない場合には、この期間、各画素回路５０に接続された液晶素子３０はこのメモリ回路１０への新規な表示データの書き込みによる影響を受け、安定した画像表示が不可能になり、画面上にフリッカが発生してしまう。しかしながら、本発明の液晶装置には保持コンデンサ３２が設けられているため、時刻ｔ１５まで１つ前の表示データの電圧が保持コンデンサ３２に印加されていたため、液晶素子３０においてはメモリ回路への新規表示データの書き込みとは無関係に、液晶素子３０において継続的に１つ前のデータを表示する。すなわち、図１に示すように、新規な表示データをメモリ回路に書き込む期間に、それ以外の期間には相補的に生成されていた切換制御信Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎを制御することで、印加電圧反転回路２０におけるスイッチ素子としてのＮＭＯＳトランジスタ（Ｍ７，Ｍ８，Ｍ９，Ｍ１０）をオフし、保持コンデンサ３２において保持していた表示データの電圧が液晶素子３０の両端の電極に印加されるから、メモリ回路１０において新規な表示データを書き込んでいる間でも、１走査線に接続された全メモリ回路への表示データの書き込みが終了するまで、液晶素子において１つ前の表示データを継続的に表示するため、表示データの書き換えが画面上に現れることなく、フリッカなどを防止することができる。

（液晶装置の全体構成）
図６は、本発明の液晶装置の全体構成の一例を示すブロック図である。図６の液晶装置では、デジタル階調駆動方式として、等間隔サブフィールド駆動（１フィールド期間を等間隔のサブフィールドに分割し、各サブフィールドにおける液晶素子３０のオン／オフを制御する方式）が採用される（但し、これに限定されるものではない）。

図６の液晶装置は、ＰＷＭを用いた駆動によって２５６階調の階調表示を行うもので、画素数が１０２４×７６８、１度にデータを送ることができる１ライン当たりの画素数が１２８であり、等間隔サブフィールドによって表示パネルが駆動される。

図示されるように、液晶装置は、タイミングパルス発生回路１と、走査線駆動回路２と、データ線駆動回路３と、表示メモリ４と、複数の画素回路（５０ａ，５０ｂ・・・）が含まれる画像表示領域５と、階調メモリ６と、を有している。

タイミングパルス発生回路１は、基本クロックパルスＣＬＫ１に基づいて水平同期信号、垂直同期信号、サブフィールドタイミングパルス、走査線駆動回路開始信号、データ線駆動回路開始信号ＹＳＰ、Ｙクロック信号ＹＣＬＫ、Ｘクロック信号、クロックタイミングパルス（ＣＬＫ２，ＣＬＫ３）などを生成し、走査線駆動回路２およびデータ線駆動回路３へ出力する。

走査線駆動回路２は、上述した走査線駆動パルスのタイミングにおいて各走査線（ＷＬ）に順次”Ｈ（ハイ）”レベルの信号を出力する。また、この走査線駆動回路２は、各画素回路（５０ａ、５０ｂ・・・）に含まれる印加電圧反転回路２０に供給するための切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）も出力する。

表示メモリ４は、外部から供給される表示データが一時記憶されるメモリであり、画像表示領域５の画素数と同数の記憶スロットを有し、１フィールド分の表示データが一時記憶される。表示データは、例えば、表示輝度の階調を示す８ビットの階調データであり、「０」〜「２５５」の値をとる。例えば、「０」は黒色を表し、「２５５」は白色を表す。表示メモリ４から読み出された表示データＶＤは、データ線駆動回路３に供給される。

また、階調メモリ６は、表示データに対応するサブフィールド番号が予め記憶されたメモリであり、各表示データに対応したサブフィールド番号が記憶されている。階調メモリ６から読み出されるデータＶＳは、データ線駆動回路３に供給される。

データ線駆動回路３は、走査線毎に表示メモリ４から表示データＶＤを読み出し、読み出した表示データＶＤを上述した階調メモリ６の内容によってサブフィールド番号に変換する。そして、走査線駆動系の信号、サブフィールドタイミングパルスおよび上述したサブフィールド番号に基づいて各画素を駆動する。

各画素回路（５０ａ，５０ｂ・・・）に含まれる印加電圧反転回路２０に供給される相補切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）は、タイミングパルス生成回路１から出力される各種のタイミングパルス（ＣＬＫ３）に基づいて制御信号Ｓ，／Ｓが生成されこれに基づいて切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎが生成されている。よって、図６の液晶装置では、制御信号（Ｓ，／Ｓ，Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）を生成するためには簡単な回路が必要であり、したがって、回路構成（システム構成）を簡素化することができる。

（表示データ書き込みの面順次駆動）
図７に、本発明の、表示データ書き込みにおいて面順次駆動を行う液晶装置の動作を説明するためのブロック図を示す。図示されるように、液晶装置は、走査線駆動回路２と、データ線駆動回路３と、複数の画素回路（５０ａ、５０ｂ、・・・）が含まれる画像表示領域５と、を有している。なお、図６において説明した液晶装置の構成については説明を省略する。走査線駆動回路２は、第１の走査線駆動回路２Ａと、第２の走査線駆動回路２Ｂから構成され、第１の走査線駆動回路２Ａは、走査線駆動開始信号ＹＳＰのタイミングにおいて各走査線（ＷＬ）に順次“Ｈ（ハイ）”レベルの信号を出力する。また、第２の走査線駆動回路２Ｂは、各画素回路（５０ａ、５０ｂ、・・・）に含まれる印加電圧反転回路２０に供給するための相補切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎを出力する。すなわち、第２の走査線駆動回路２Ｂにおいては、順序論理回路、たとえばシフトレジスタのようなカウンタ回路５２を有し、カウンタ回路５２には図６に示すようなタイミング回路からＹクロック信号ＹＣＬＫが入力され、カウンタ回路５２からの出力信号Ｓ，／Ｓが信号線Ｓ１、Ｓ２に出力され、各信号線Ｓ１，Ｓ２とそれぞれ接続されるとともに各走査線ＷＬに設けられた駆動回路５４を含む。駆動回路５４は、カウンタ回路５２からの出力信号Ｓ，／Ｓに基づいて、１走査線と接続される画素回路（５００〜５０ｍ）における印加電圧反転回路２０に供給される相補的な切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）を出力する。本発明の液晶装置においては、表示データ書き込みにおいて面順次駆動を行うため、全ての走査線ＷＬ０〜ＷＬｎを順に選択し、走査線ごとに、選択された走査線に接続される画素回路を、データ線選択スイッチ５６によりデータ線を順に選択することで選択して、1走査線と接続される画素回路に順に表示データを書き込み、１画面を構成する全ての画素回路に対して表示データの書き込みが終了した段階で、全表示データを液晶素子において表示することで、1画面分の表示データを表示するものである。

次に、本発明の、表示データ書き込みにおいて面順次駆動を行う液晶装置における表示データの書き込みについて、図８を用いて説明する。図８は、本発明の表示データ書き込みにおいて面順次駆動を行う液晶装置の動作タイミング図である。

タイミングパルス発生回路は、外部入力されるクロック信号ＣＬＫ１に基づいて、走査線駆動回路開始信号ＹＳＰ、Ｙクロック信号ＹＣＬＫを生成する。走査線駆動回路開始信号ＹＳＰにより走査線駆動回路２Ａ，２Ｂが起動され、Ｙクロック信号ＹＣＬＫに基づいて、走査線駆動回路２Ａは走査線ＷＬ０を選択する。走査線ＷＬ０が選択されている期間に走査線ＷＬ０と接続された全てのデータ線ＤＬ０〜ＤＬｍが順に選択されることで、これらと接続された画素回路５００〜５０ｍにデータ線駆動回路から表示データＶｉｄ．ＤＡＴＡ１が送信される。このようにして、１本の走査線ＷＬ０と接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ１の書き込みが行われ、ついで、走査線ＷＬ１と接続された全ての画素回路５００〜５０ｍに対して表示データＶｉｄ．ＤＡＴＡ１の書き込みが行われ、同様にして走査線ＷＬｎと接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ１の書き込みが行われる。ここで、走査線駆動回路２Ｂにも、タイミングパルス発生回路から走査線駆動開始信号ＹＳＰおよびＹクロック信号ＹＣＬＫが入力され、カウンタ回路５２において信号線Ｓ１，Ｓ２に、ともにローレベルのカウンタ出力信号Ｓ，／Ｓが出力される。そして、ローレベルのカウンタ出力信号Ｓ，／Ｓを受けて、駆動回路５４では、全てがローレベルの切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎを出力し、全ての画素回路５０に供給する。

この表示期間（０）においては、印加電圧反転回路２０と接続された液晶素子３０には、表示期間（０）の前に書き込まれた表示データＶｉｄ．ＤＡＴＡ０の電圧が保持コンデンサ３２から供給されて液晶素子３０において継続的に表示されている。

表示期間（０）でデータ線ＤＬｎが選択されることで、データ更新期間（１）に入る。データ更新期間（１）は短く、カウンタ出力信号Ｓがハイレベルに変化することで、切換制御信号Ｓ０〜Ｓｎがハイレベルとなる。よって、図３におけるＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）のゲートにハイレベルの信号が入力されて、ＮＭＯＳトランジスタ（Ｍ７．Ｍ１０）がオンし、表示期間（０）でメモリ回路１０に書き込まれた表示データＶｉｄ．ＤＡＴＡ１が液晶素子３０に表示されるとともに、保持コンデンサ３２に表示データＶｉｄ．ＤＡＴＡ１の電圧が印加されることで、表示データが更新される。そして、表示データが更新されるとカウンタ出力信号Ｓはローレベルになり、それに伴って、切換制御信号Ｓ０〜Ｓｎもローレベルになりデータ更新期間（１）が終了する。

次に、Ｙクロック信号ＹＣＬＫに基づいて、走査線駆動回路Ａは走査線ＷＬ０を選択する。走査線ＷＬ０が選択されると、走査線ＷＬ０と接続された全てのデータ線ＤＬ０〜ＤＬｍが順に選択されることで、これらと接続された画素回路５０にデータ線駆動回路から表示データＶｉｄ．ＤＡＴＡ２が送信される。このようにして、１本の走査線ＷＬ０と接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ２の書き込みが行われ、ついで、走査線ＷＬ１と接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ２の書き込みが行われ、同様にして走査線ＷＬｎと接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ２の書き込みが行われる。ここで、走査線駆動回路２Ｂにも、タイミングパルス発生回路からＹクロック信号ＹＣＬＫが入力され、カウンタ回路５２において信号線Ｓ１，Ｓ２に、ともにローレベルのカウンタ出力信号Ｓ，／Ｓが出力される。そして、ローレベルのカウンタ出力信号Ｓ，／Ｓを受けて、駆動回路５４では、全てがローレベルの切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎを出力し、全ての画素回路５０に供給する。

この表示期間（１）においては、印加電圧反転回路２０と接続された液晶素子３０には、表示期間（１）の前の表示期間（０）において画像回路に書き込まれた表示データＶｉｄ．ＤＡＴＡ１の電圧が保持コンデンサ３２から供給されて液晶素子３０において継続的に表示されている。

表示期間（１）でデータ線ＤＬｎが選択されることで、データ更新期間（２）に入る。データ更新期間（２）においては、印加電圧反転回路２０における経路が切換られたために、カウンタ出力信号／Ｓがハイレベルに変化することで、切換制御信号／Ｓ０〜／Ｓｎがハイレベルとなる。よって、図３におけるＮＭＯＳトランジスタ（Ｍ８，Ｍ９）のゲートにハイレベルの信号が入力されて、ＮＭＯＳトランジスタ（Ｍ８，Ｍ９）がオンし、画面表示期間（２）でメモリ回路１０に書き込まれた表示データＶｉｄ．ＤＡＴＡ２が液晶素子３０に表示されるとともに、保持コンデンサ３２に表示データＶｉｄ．ＤＡＴＡ２の電圧が印加されることで、表示データが更新される。そして、表示データが更新されるとカウンタ出力信号／Ｓはローレベルになり、それに伴って、切換制御信号／Ｓ０〜／Ｓｎもローレベルになりデータ更新期間（２）が終了する。

このように、データ更新期間に書き換えられる表示データの電圧を液晶素子３０に供給するだけでなく、液晶素子３０と接続された保持コンデンサ３２に供給することにより、画素回路５０におけるメモリ回路１０に新規な表示データを書き込んでいる期間に、印加電圧反転回路２０の入力をフローティングにして保持コンデンサ３２において保持されている表示データの電圧を液晶素子３０に印加することで、1つ前の表示データを液晶素子３０に表示させることで、メモリ回路１０において表示データの書き換えを行っている間に、表示データの書き換えの過程が画面上に現れることなく、フリッカなどを防止することができる。

（表示データ書き込みの線順次駆動の第１の実施の形態）
図９に、本発明の、表示データ書き込みにおいて線順次駆動を行う液晶装置の動作について説明するためのブロック図を示す。図示されるように、液晶装置は、走査線駆動回路２と、データ線駆動回路３と、複数の画素回路（５００〜５０ｍ）が含まれる画像表示領域５と、を有している。なお、図６において説明した液晶装置の構成については説明を省略する。走査線駆動回路２は、走査線駆動回路開始信号ＹＳＰにより駆動され、Ｙクロック信号ＹＣＬＫのタイミングにおいて各走査線（ＷＬ）に順次“Ｈ（ハイ）”レベルの信号を出力する。また、走査線駆動回路２は各画素回路（５００〜５００ｍ）に含まれる印加電圧反転回路２０に供給するための切換制御信号Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎを出力する。すなわち、走査線駆動回路２においては、シフトレジスタなどの順序論理回路、たとえばシフトレジスタのようなカウンタ回路５２を有し、カウンタ回路５２には図６に示すようなタイミングパルス発生回路１からＹクロック信号ＹＣＬＫが入力され、カウンタ回路５２からの出力信号Ｓ，／Ｓが信号線Ｓ１、Ｓ２に出力され、各信号線Ｓ１，Ｓ２とそれぞれ接続されるとともに各走査線に設けられ、所定のタイミング（データ更新期間）で走査線駆動回路の出力部において供給されるリセット信号ｒｓｔ０〜ｒｓｔｎを入力する駆動回路５４を含む。駆動回路５４は、カウンタ回路５２からの出力信号Ｓ，／Ｓ、およびリセット信号ｒｓｔ０〜ｒｓｔｎを入力とする論理回路、たとえば、ＡＮＤ回路ＡＮＤ１〜ＡＮＤｎ、ＡＮＤ２〜ＡＮＤ２ｎであって、１走査線と接続される画素回路（５００〜５０ｍ）における印加電圧反転回路２０に供給される切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）を出力する。本発明の液晶装置においては、表示データ書き込みについて線順次駆動を行うため、１本の走査線を選択し、その走査線に接続された画素回路に対してデータ線選択スイッチ５６を切り換えることで順に表示データを書き込み、その走査線に接続された全ての画素回路への新規な表示データの書き込みが終わった段階で、１本の走査線に相当する新規な表示データを液晶素子において表示し、同様にして、走査線ＷＬ２〜ＷＬｎを順に選択し、１本の走査線と接続される画素回路５０に対して順に新規な表示データを書き込み、書き込みが終わった段階で新規に書き込んだ表示データを液晶素子において表示することで、１画面を構成する全ての画素回路に対して表示データを液晶素子において表示するものである。

次に、本発明の、表示データ書き込みにおいて線順次駆動を行う液晶装置の動作について、図１０を用いて説明する。図１０は、本発明の表示データ書き込みにおいて線順次駆動を行う液晶装置の動作タイミング図である。

タイミングパルス発生回路１は、外部入力されるクロック信号ＣＬＫ１に基づいて、走査線駆動回路開始信号ＹＳＰ、Ｙクロック信号ＹＣＬＫを生成する。走査線駆動回路開始信号ＹＳＰにより走査線駆動回路２が起動され、Ｙクロック信号ＹＣＬＫに基づいて、走査線駆動回路２は走査線ＷＬ０を選択する。走査線ＷＬ０が選択されると、走査線ＷＬ０と接続された全てのデータ線ＤＬ０〜ＤＬｍが順に選択されることで、これらと接続された画素回路５０にデータ線駆動回路から表示データＶｉｄ．ＤＡＴＡ１が送信される。このようにして、１本の走査線ＷＬ０と接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ１の書き込みが行われる。

一方、このとき、タイミングパルス発生回路１からＹクロック信号ＹＣＬＫが入力され、カウンタ回路５２において信号線Ｓ１にはローレベルのカウンタ出力信号Ｓ、信号線Ｓ２にはハイレベルのカウンタ出力信号／Ｓが出力されるとともに、走査線駆動回路２において、データ更新期間（１）にローレベルのリセット信号ｒｓｔ０が出力される。よって、ＡＮＤ回路ＡＮＤ１を介してローレベルの切換制御信号Ｓ０が出力されるとともに、ＡＮＤ回路ＡＮＤ２を介してローレベルの切換制御信号／Ｓ０が出力される。したがって、図３に示す画素回路５０における印加電圧反転回路２０の入力はフローティング状態となるから、このデータ更新期間（１）においては、印加電圧反転回路２０と接続された液晶素子３０には、表示期間（１）の前の表示期間（０）において書き込まれた表示データＶｉｄ．ＤＡＴＡ０の電圧が保持コンデンサ３２から供給されて液晶素子３０において継続的に表示される。そして、リセット信号ｒｓｔ０がハイレベルにされることで、ＡＮＤ回路ＡＮＤ１の出力であるＳ０はローレベル、ＡＮＤ２の出力である／Ｓ０はハイレベルとなり、図３におけるＮＭＯＳトランジスタ（Ｍ８，Ｍ９）のゲートにハイレベルの信号／Ｓ０が供給され、ＮＭＯＳトランジスタ（Ｍ８，Ｍ９）がオンし、液晶素子３０に表示データＶｉｎＤＡＴＡ１が表示されるとともに、保持コンデンサ３２に表示データＶｉｎＤＡＴＡ１の電圧が保持される。

同様にして、走査線ＷＬ１〜ＷＬｎに接続された画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ１の書き込みが行われる。走査線ＷＬｎが選択されているデータ更新期間（１）に、ローレベルのリセット信号ｒｓｔｎが供給されるとともに、選択している走査線と対応する切換制御信号Ｓｎと／Ｓｎがともにローレベルとされる。したがって、図３に示す画素回路５０における印加電圧反転回路２０の入力はフローティング状態となるから、このデータ更新期間（１）においては、印加電圧反転回路２０と接続された液晶素子３０には、表示期間（１）の１つ前の表示期間（０）において書き込まれた表示データＶｉｄ．ＤＡＴＡ０の電圧が保持コンデンサ３２から供給されて液晶素子３０において継続的に表示される。そして、リセット信号ｒｓｔｎがハイレベルにされることで、ＡＮＤ回路ＡＮＤ１の出力であるＳｎはローレベル、ＡＮＤ２の出力である／Ｓｎはハイレベルとなり、図３におけるＮＭＯＳトランジスタ（Ｍ８，Ｍ９）のゲートにハイレベルの信号／Ｓｎが供給され、ＮＭＯＳトランジスタ（Ｍ８，Ｍ９）がオンし、液晶素子３０に表示データＶｉｎＤＡＴＡ１が表示されるとともに、保持コンデンサ３２に表示データＶｉｎＤＡＴＡ１の電圧が保持される。
このようにして、走査線ＷＬ１〜ＷＬｎと接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ１の書き込みが行われ、１画面の表示データの書き込みが終了する。

２画面目の表示データの書き込みに関しても同様で、タイミングパルス発生回路１は、外部入力されるクロック信号ＣＬＫ１に基づいて、走査線駆動回路開始信号ＹＳＰ、Ｙクロック信号ＹＣＬＫを生成する。走査線駆動回路開始信号ＹＳＰにより走査線駆動回路２が起動され、Ｙクロック信号ＹＣＬＫに基づいて、走査線駆動回路２は走査線ＷＬ０を選択する。走査線ＷＬ０が選択されると、走査線ＷＬ０と接続された全てのデータ線ＤＬ０〜ＤＬｍが順に選択されることで、これらと接続された画素回路５０にデータ線駆動回路から表示データＶｉｄ．ＤＡＴＡ２が送信される。このようにして、１本の走査線ＷＬ０と接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ２の書き込みが行われる。

一方、このとき、タイミングパルス発生回路１からＹクロック信号ＹＣＬＫが入力され、カウンタ回路５２において信号線Ｓ１にはハイレベルのカウンタ出力信号線Ｓ１、信号線Ｓ２にはローレベルのカウンタ出力信号／Ｓが出力されるとともに、走査線駆動回路２から、データ更新期間（２）においてローレベルのリセット信号ｒｓｔ０が出力される。よって、ＡＮＤ回路ＡＮＤ１を介してローレベルの切換制御信号Ｓ０が出力されるとともに、ＡＮＤ回路ＡＮＤ２を介してローレベルの切換制御信号／Ｓ０が出力される。したがって、図３に示す画素回路５０における印加電圧反転回路２０の入力はフローティング状態となるから、このデータ更新期間（２）においては、印加電圧反転回路２０と接続された液晶素子３０には、表示期間（２）の１つ前の表示期間（１）において書き込まれた表示データＶｉｄ．ＤＡＴＡ１の電圧が保持コンデンサ３２から供給されて液晶素子３０において継続的に表示される。そして、リセット信号ｒｓｔ０がハイレベルにされてデータ更新期間（２）が終了することで、ＡＮＤ回路ＡＮＤ１の出力であるＳ０はハイレベル、ＡＮＤ２の出力である／Ｓ０はローレベルとなり、図３におけるＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）のゲートにハイレベルの信号Ｓ０が供給され、ＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）がオンし、液晶素子３０に表示データＶｉｎＤＡＴＡ２が表示されるとともに、保持コンデンサ３２に表示データＶｉｎＤＡＴＡ２の電圧が保持される。

同様にして、走査線ＷＬ１〜ＷＬｎに接続された画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ２の書き込みが行われる。走査線ＷＬｎが選択されているデータ更新期間（２）Ｂ中に、ローレベルのリセット信号ｒｓｔｎが供給されるとともに、選択している走査線と対応する切換制御信号Ｓｎと／Ｓｎがともにローレベルとされる。したがって、図３に示す画素回路５０における印加電圧反転回路２０の入力はフローティング状態となるから、このデータ更新期間（２）においては、印加電圧反転回路２０と接続された液晶素子３０には、表示期間（２）の１つ前の表示期間（１）において書き込まれた表示データＶｉｄ．ＤＡＴＡ１の電圧が保持コンデンサ３２から供給されて液晶素子３０において継続的に表示される。そして、リセット信号ｒｓｔｎがハイレベルにされることで、ＡＮＤ回路ＡＮＤ１の出力であるＳｎはハイレベル、ＡＮＤ２の出力である／Ｓｎはローレベルとなり、図３におけるＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）のゲートにハイレベルの信号Ｓｎが供給され、ＮＭＯＳトランジスタ（Ｍ７，Ｍ１０）がオンし、液晶素子３０に表示データＶｉｎＤＡＴＡ２が表示されるとともに、保持コンデンサ３２に表示データＶｉｎＤＡＴＡ２の電圧が保持される。

このようにして、走査線ＷＬ１〜ＷＬｎと接続された全ての画素回路５０に対して表示データＶｉｄ．ＤＡＴＡ２の書き込みが行われ、２画面目の表示データの書き込みが終了する。

このように、１走査線と接続された画素回路へのデータの書き込みを行っている期間には、表示データの電圧を液晶素子に供給するだけでなく、液晶素子と接続された保持コンデンサに供給することにより、画素回路におけるメモリ回路に次の表示データを書き込んでいる期間に、印加電圧反転回路の入力をフローティングにして保持コンデンサにおいて保持されている１つ前の表示データを液晶素子に継続的に表示させることで、メモリ回路において表示データの書き換えを行っている間には、メモリ回路と液晶素子および保持コンデンサを電気的に切り離すことで、画面上にデータ書き換え動作の影響を与えないようにしているため、フリッカなどを防止することができる。

（表示データの書き込みの線順次駆動の第２の実施の形態）
図１１に、本発明の、表示データ書き込みにおいて線順次駆動を行う液晶装置における表示データの書き込み動作および表示データの更新について別のタイミング図を示す。本実施の形態においては、切換制御信号Ｓ０、／Ｓ０の波形が、図１０とは異なる。

すなわち、本発明の表示データの書き込みの線順次駆動を行う液晶装置においては、１つの走査線ＷＬ０〜ＷＬｎと接続された画素回路に順次データを書き込んでいる期間に、リセット信号ｒｓｔ０〜ｒｓｔｎが供給されれば、画素回路におけるメモリ回路に次の表示データを書き込んでいる期間に、リセット信号ｒｓｔ０〜ｒｓｔｎを用いて制御することにより印加電圧反転回路の入力をフローティングにして、保持コンデンサにおいて保持されている１つ前の表示データを液晶素子に継続的に表示させることができるから、他の期間は切換制御信号Ｓ０、／Ｓ０の電位レベルを問わず、表示データの書き込みの線順次駆動の第１の実施の形態と同等の効果を得ることもできる。

（横電界方式の液晶素子のデバイス構造）
図１２は、本発明のアクティブマトリクス基板の要部の断面構造を示す図である。図１２では、主として、アレイ基板２００上に集積された印加電圧反転回路２０を構成する４つのトランジスタ（Ｍ８〜Ｍ１０）の断面構造を記載している。但し、メモリ回路（ＳＲＡＭ）１０も同様にアレイ基板２００上に形成される。なお、図１２では、遮光膜や配向膜は省略されている。

図１２に示されるように、アレイ基板２００上に、パターニングされた多結晶シリコン層２０４が形成され、その多結晶シリコン層２０４に選択的に不純物を導入することによって、ソース／ドレイン（２０２，２０６）が形成されている。多結晶シリコン層２０４を埋め込むようにゲート絶縁膜２１０が形成され、そのゲート絶縁膜２１０上に、多結晶シリコンからなるゲート電極（２０８ａ〜２０８ｄ）が形成されている。

ゲート電極（２０８ｂ，２０８ｄ）には、切換制御信号（Ｓ０〜Ｓｎ）が供給され、ゲート電極（２０８ａ，２０８ｃ）には、切換制御信号（／Ｓ０〜／Ｓｎ）が供給される。

ゲート電極（２０８ａ〜２０８ｄ）上には第１の層間絶縁膜（２１２）が形成され、この第１の層間絶縁膜（２１２）には選択的にコンタクトホールが形成される。光を反射する導電性材料（アルミニュウム等の金属材料）からなる電極（２１４ａ〜２１４ｅ）は、コンタクトホールを介してソース／ドレイン（２０２，２０６）に接続される。

電極（２１４ａ，２１４ｅ）には基準電源電位（基準電源電位）としての接地電位（ＧＮＤ）が与えられる。また、電極２１４ｃにはメモリ回路（ＳＲＡＭ）１０が接続される。メモリ回路（ＳＲＡＭ）１０からは、配線Ｎ５を経由して、２値電圧（第１および第２の電圧：ＶＤＤとＧＮＤ）が供給される。

電極（２１４ａ〜２１４ｅ）上には第２の層間絶縁膜２１６が形成され、この第２の層間絶縁膜２１６には選択的にコンタクトホールが設けられる。第１および第２の画素電極（２１８ａ，２１８ｂ）は各々、そのコンタクトホールを経由して下側に位置する電極（２１４ｂ，２１４ｄ）に接続される。この第１および第２の画素電極（２１８ａ，２１８ｂ）は、図３のｃ点、ｄ点に相当し、この第１および第２の電極（２１８ａ，２１８ｂ）によって、液晶素子３０および保持コンデンサ３２に電圧が印加される。

図１３は、図１２に示されるアクティブマトリクス基板を用いた液晶装置（横電界方式の液晶装置）の断面構造を示す断面図である。図示されるように、図１２のアクティブマトリクス基板と対向基板２２４によって液晶層２２０が挟持される。参照符号２２２は、カラーフィルタ層であり、参照符号２２６は偏光板である。

液晶層２２０には、図中の矢印のように、基板面に水平に電界Ｅが印加され、液晶分子は、基板面と平行な状態を保ったまま回転し、これによって、液晶層２２０の光透過率が変化する。図１３に示される横電界方式の液晶装置（ＩＰＳ液晶装置）は、２つの画素電極（２１８ａ，２１８ｂ）がアレイ基板２００側に近接して設けられ、したがって電極の引き出しが容易であり、また、共通電極（ＬＣｃｏｍ）を使用しないために負荷容量が小さく（１画素相当の液晶容量のみが負荷となる）、画素電極（２１８ａ，２１８ｂ）の双方の電圧は速やかに変化する。したがって、焼き付き防止のための、液晶の印加電圧の反転動作を高速に行うことができ、このことがフリッカの低減に寄与する。

（第３の実施形態）
本実施形態では、印加電圧反転回路２０における貫通電流（Ｉｐｅａｋ）を抑制する回路構成について説明する。

図１４は、貫通電流（Ｉｐｅａｋ）を抑制する手段をもつ印加電圧反転回路の回路構成と動作を説明するための図であり、（Ａ）は回路構成を示す回路図であり、（Ｂ）は（Ａ）の回路の動作を示すタイミング図であり、（Ｃ）は貫通電流を抑制する手段を持たない比較例の回路における動作を示すタイミング図である。図１４において、前掲の図と共通する部分には同じ参照符号を付してある。

図３に示される印加電圧反転回路２０は、メモリ回路２０の電圧供給端（Ｑ）と基準電源電位との間に、２つのＭＯＳトランジスタ（Ｍ７とＭ８，Ｍ９とＭ１０）が直列接続された構成をもち、各ＭＯＳトランジスタは相補的にオン／オフする。各ＭＯＳトランジスタのオン／オフが切り換わる途中には各トランジスタが同時オンする状態が生じ、このときに貫通電流が流れるのは否めない。この貫通電流は、基準電源電位（ＧＮＤ）を揺らし、このことが回路動作に悪影響を与える可能性がないとは言えない。

すなわち、図１４（Ｃ）のように、相補切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）の電圧レベルが変化するタイミング（時刻ｔ２０，ｔ２１，ｔ２２）において、２つのＭＯＳトランジスタ（Ｍ７とＭ８，Ｍ９とＭ１０）が同時オン状態となり、貫通電流（Ｉｐｅａｋ）が生じる。

そこで、図１４（Ａ）の回路では、メモリ回路１０と、直列接続されたＭＯＳトランジスタ（Ｍ７とＭ８，Ｍ９とＭ１０）との間に貫通電流防止トランジスタ（スイッチ素子：ＭＡ）を設け、この貫通電流防止トランジスタ（ＭＡ）のオン／オフを、タイミング信号（ＳＥＬ）によって制御するようにした。図１４の回路では、貫通電流防止トランジスタ（ＭＡ）はＮＭＯＳトランジスタである。

貫通電流防止トランジスタ（ＭＡ）を、貫通電流が生じ得るタイミング（つまり、相補切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）の電圧レベルが変化するタイミング）にてオフさせることによって、メモリ回路１０からの電圧（電流）の供給が停止し、したがって、貫通電流（Ｉｐｅａｋ）が流れることが確実に防止される。

すなわち、図１４（Ｂ）に示すように、貫通電流防止トランジスタ（ＭＡ）をオフするためのタイミング信号（ＳＥＬ）は、相補切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）の電圧レベルが変化するタイミング（時刻ｔ２１，ｔ２２，ｔ２３）においてローレベルとなる。したがって、貫通電流防止トランジスタ（ＭＡ）はオフし、メモリ回路１０から４つのトランジスタ（Ｍ７〜Ｍ１０）への電圧（電流）供給が遮断される。よって、貫通電流（Ｉｐｅａｋ）が流れることが確実に防止される。

（第４の実施形態）
次に、本発明の液晶装置（横電界方式の液晶を用いた、ＳＲＡＭ付きの反射型液晶装置）を搭載した電子機器について説明する。

（サブパネルを備える携帯端末）
図１５は、サブパネルを備える携帯端末（携帯電話端末、ＰＤＡ端末、持ち運び可能なパーソナルコンピュータを含む）の斜視図である。図１５の携帯端末１３００は携帯電話端末であり、図示されるように、上部筐体１３０４と、この上部筐体１３０４の内面に設けられたサブパネル１００と、下部筐体１３０６と、操作キー１３０２と、を備える。なお、下部筐体１３０６の外面にはメインパネルが設けられているが、図１５ではメインパネルは図示されない。

サブパネル１００は、本発明の液晶装置（横電界方式の液晶を用いた、ＳＲＡＭ付きの反射型液晶装置）を用いて構成される。ＳＲＡＭに画像を保持できるため、例えば、サブパネル１０の画像表示を一旦、終了し、メインパネル（不図示）の表示に移行し、その後、サブパネル１の表示を復活させるような場合に、保持されているデータを読み出すだけで画像の再表示が可能である。

また、横電界方式の液晶（ＩＰＳ液晶）を使用するため、発色性かつ高視野角の高画質の画像表示が可能である。また、液晶に印加される電圧の理想的な反転と、電圧が印加されない時の液晶の両極の理想的なショートとによって直流オフセットが発生しないことから、表示画像の経時的な劣化も低減される。また、液晶に印加する電圧の極性反転が常に対称的に、かつ高速に行われることから、フリッカが発生せず、画質の低下が生じない、という効果も得られる。また、サブパネルとしてバックライトが不要な反射型液晶を使用するため、電池寿命を延ばすことができる。また、１走査線と接続された画素回路へのデータの書き込みを行っている期間には、表示データの電圧を液晶素子に供給するだけでなく、液晶素子と接続された保持コンデンサに供給することにより、画素回路におけるメモリ回路に次の表示データを書き込んでいる期間に、印加電圧反転回路の入力をフローティングにして保持コンデンサにおいて保持されている１つ前の表示データを液晶素子に継続的に表示させることで、メモリ回路において表示データの書き換えを行っている間には、メモリ回路と液晶素子および保持コンデンサを電気的に切り離すことで、画面上にデータ書き換え動作の影響を与えないようにしているため、線順次駆動や面順次駆動による画面表示を行う場合に、フリッカが生じることを防止することができる。

（低消費電力の携帯情報端末）
図１６は、本発明の液晶装置を用いた携帯情報端末（ＰＤＡ，パーソナルコンピュータ，ワードプロセッサ等）の斜視図である。携帯情報端末１２００は、上部筐体１２０６および下部筐体１２０４と、キーボード等の入力部１２０２と、本発明の反射型液晶装置を用いた表示パネル１００と、を有する。この携帯情報端末においても、上述の携帯端末と同様の効果が得られる。

（反射型プロジェクタ）
図１７は、本発明の反射型液晶装置を光変調器として用いたプロジェクタ（投射型表示装置）の要部の概略構成を示す図である。図示されるように、プロジェクタ１１００は、偏光照明装置１１１０と、投射光学系１１６０と、偏光ビームスプリッタ１１４０（偏光光束反射面１１４１を含む）と、ダイクロイックミラー１１５１，１１５２と、ＲＧＢの各色に対応した、光変調器としての本発明の反射型液晶装置（１００Ｒ，１００Ｇ，１００Ｂ）と、を有する。

図示されるように、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向が略々揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。

偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の液晶装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液晶装置１００Ｒによって変調される。

一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の液晶装置１００Ｇによって変調される。

このようにして、液晶装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投射光学系１１６０によって、スクリーン１１７０に投射される。この携帯情報端末においても、上述の効果が得られる。

以上、本発明を実施形態に基づいて説明したが、本発明は実施形態に限定されるものではなく、種々、変形や応用が可能である。例えば、印加電圧反転回路を構成するトランジスタ（スイッチ素子）としては、バイポーラトランジスタを使用することもできる。メモリ回路としては、ＳＲＡＭ以外のメモリを使用することもできる。また、本明細書における「横電界方式の液晶」は、液晶層に加わる電界が基板面と水平である、種々の駆動方式の液晶を広く含む。

以上説明したように、本発明の各実施形態によれば、例えば、以下の主要な効果を得ることができる。但し、本発明の液晶装置が、以下に記載のすべての効果を同時に生じさせる必要はなく、下記の効果の列挙が、本発明の不当な限定の根拠とされることはない。
（１）横電界方式の液晶を積極的に採用して駆動負荷を軽減し、これによって、液晶の両電極の速やかな電圧変化を可能とし、また、電圧供給と電圧反転の各機能を完全に分離した新規な画素回路構成を採用することによって、例えば、相補的な切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）によって、高速かつ高精度の印加電圧の反転を実現することができる。また、さらに、画素回路におけるメモリ回路への新規な表示データの書き込み期間に、切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）の電位を制御することによって、保持コンデンサにおいて保持している表示データの電圧を液晶素子に供給することで、1つ前の表示データを液晶素子において表示して、前記書き込み期間終了時に新規の表示データの電圧を液晶素子および保持コンデンサに印加しているから、画面表示に影響をもたらすことなく表示データの書き換えをすることができるので、フリッカを生じさせることなく線順次駆動ならびに面順次駆動によって、高画質の画像表示が可能である。
（２）印加電圧反転回路は、メモリ回路からの電源電圧（ＶＤＤ，ＧＮＤ）および印加電圧反転回路自体の基準電源電圧（ＧＮＤ）の、液晶への供給経路を切り換えるだけである。したがって、液晶に印加する電圧の電圧源自体は常に共通であり、電圧の反転前と反転後の電圧値自体には何も変動がなく、したがて、正確な電圧の極性反転が実現する。また、液晶の面内ばらつきによって、各画素における電圧レベルが若干変動したとしても、その画素内では、電圧の反転前と反転後の電圧値自体には何も変動がなく、したがって、各画素において直流オフセットは発生しない。したがって、焼き付きが生じず、経時的な画像劣化が生じない。
（３）また、電圧の供給経路を切り換えるだけであるため、第１および第２の画素電極の各々に供給する電圧レベルの切り替えを、簡単な回路により同時に実現することができる。従来のように、共通Ｖｃｏｍと下部電極の電圧Ｖｐを別個の回路で制御し、各電圧を高精度に調整し、かつ、各電圧の切り換えタイミングの同期をとる必要はなくなり、制御方式が簡素化される。
（４）また、印加電圧反転回路の基準電源電圧が、例えばグランドレベルであるとき、メモリ回路から供給する電圧を０Ｖとすれば、液晶の両電極に印加される電圧は、共に正確に０Ｖとなり、液晶への電圧印加がない場合のショート状態が実現され、この際、直流オフセットは生じない。したがって、焼き付きが生じず、経時的な画像劣化が生じない。
（５）また、印加電圧反転回路は、例えば、メモリ回路の電圧供給端と基準電源電位との間に設けられる４個のスイッチ素子（第１〜第４のトランジスタ）によって構成することができ、各スイッチ素子の同期的な切換制御は、例えば、相補的な切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）を用いて簡単に実現することができる。そして、切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）をともにローレベルとすることによって、液晶装置のデータ更新期間とすることができ、画素回路におけるメモリ回路に対して新規な表示データを書き込んでいる期間に、保持コンデンサに保持された１つ前の表示データの電圧を液晶素子に印加することで、画面上に表示データの書き換えによるフリッカが出現するのを防止することができる。また、印加電圧反転回路は、最小限の素子にて構成されるため、これ以上簡単化することができないコンパクトな回路が実現される。
（６）また、メモリ回路および印加電圧反転回路の高レベル側の電源電圧の値は同じでよく、よって、各回路を構成するＭＯＳトランジスタのサイズを同じにすることができ、例えば、メモリ回路を構成するトランジスタを高耐圧トランジスタとする必要もない。
（７）また、印加電圧反転回路を駆動する切換制御信号（Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ）は、デジタル回路では汎用的に用いられるものであり、特に、デジタル階調駆動（ＰＷＭ駆動）におけるタイミングパルスを援用等することによって、簡単に得ることができる。したがって、回路構成（システム構成）を簡素化することができる。
（８）また、メモリ回路からの電圧を液晶に供給する働きをする第１および第３のＭＯＳトランジスタ（Ｍ７，Ｍ９）のゲートに、（ＶＤＤ＋閾値電圧（Ｖｔｈ））以上の制御電圧を与えて十分にオンさせることによって、メモリ回路からの電圧（５Ｖ＝ＶＤＤ）はそのまま液晶に供給されることになり、電圧ドロップが生じない。
（９）印加電圧反転回路における貫通電流を防止するためのスイッチ素子を設け、貫通電流が生じるタイミングでスイッチ素子をオフすることによって、貫通電流の発生を確実に防止することができる。
（１０）また、メモリ回路の接地配線および印加電圧反転回路の接地配線が画素回路内で共通とすることによって、仮に、液晶の面内ばらつき等によって電圧レベル（０Ｖ）に変動が生じたとしても、双方の電位が同様に変動するため、結果的に、液晶の両電極に印加される電圧レベルの相対的な電位差は生じず、液晶に電圧を印加しないときには、高精度のショート状態が実現され、直流オフセットが生じず、焼き付きが生じる心配がない。
（１１）また、反射型液晶の場合、画素電極の下部に素子形成領域を設けることができる。本発明の印加電圧反転回路は簡素化された構成となっているため、画素電極の下部の空スペースに、メモリ回路および印加電圧反転回路を配置することは、むずかしいことではない。したがって、画素回路の占有面積を大きくすることなく、本発明にかかる画素回路を形成することが可能である。
（１２）本発明の液晶装置は、例えば、携帯電話のサブパネル、低消費電力のノート型パーソナルコンピュータ、反射型プロジェクタ等の電子機器に搭載することが可能であり、この場合、電圧反転に伴う静止画のフリッカが抑制されるとともに、表示データの書き換え期間に画面に影響を与えることがないためフリッカが抑制され、高画質の画像を表示できる。また、直流オフセットの発生が低減されて焼き付きが生じにくいことから、表示画像の画質の経時的な劣化も生じにくい。また、本発明は、簡単な回路構成ならびに簡単な制御によって、フリッカを抑制しつつ印加電圧の高精度の反転を実現することができ、また、液晶に電圧を印加しないときは、直流オフセットを生じさせないショート状態を実現することができるという効果を奏し、したがって、経時変化が少ない高機能な液晶装置（特に、反射型の液晶装置）として有用である。また、本発明の液晶装置は、例えば、携帯電話のサブパネル、低消費電力の携帯情報機器（パーソナルコンピュータ等）、反射型プロジェクタ等の電子機器に搭載することができ、これによって、電子機器の高機能化が達成される。

このように本発明によって、メモリと電圧反転回路を各画素に備え、線順次駆動ならびに面順次駆動も可能な新規な液晶装置や画素回路が実現される。よって、高精細な画像表示が可能で、かつ利便性の高い電子機器が得られる。

本発明の液晶装置における１画素の構成を示す図 図２（Ａ）、図２（Ｂ）、図２（Ｃ）は各々、図１に示されるメモリ回路（メモリセル）の回路構成例を示す図 画素回路の具体的な回路構成の一例を示す回路図 図４（Ａ）、図４（Ｂ）、図４（Ｃ）は各々、印加電圧反転回路による、液晶に印加する電圧の極性反転動作を説明するための図 図５（Ａ）はメモリ回路の動作を示すタイミング図であり、図５（Ｂ）は、印加電圧反転回路の動作を示すタイミング図 本発明の液晶装置の全体構成の一例を示すブロック図 本発明の、表示データ書き込みにおいて面順次駆動を行う液晶装置における動作を説明するためのブロック図 本発明の表示データ書き込みにおいて面順次駆動を行う液晶装置の動作タイミング図 本発明の、表示データ書き込みにおいて線順次駆動を行う液晶装置における動作を説明するためのブロック図 本発明の表示データ書き込みにおいて線順次駆動を行う液晶装置の動作タイミング図 本発明の表示データ書き込みにおいて線順次駆動を行う液晶装置の別の動作タイミング図 本発明のアクティブマトリクス基板の要部の断面構造を示す図 図１２に示されるアクティブマトリクス基板を用いた液晶装置（横電界方式の液晶装置）の断面構造を示す断面図 図１４（Ａ）、図１４（Ｂ）、図１４（Ｃ）は各々、印加電圧反転回路の変形例の回路構成と動作を説明するための図 サブパネルを備える携帯端末（携帯電話端末、ＰＤＡ端末、持ち運び可能なパーソナルコンピュータを含む）の斜視図 本発明の液晶装置を用いた携帯情報端末（ＰＤＡ，パーソナルコンピュータ，ワードプロセッサ等）の斜視図 本発明の反射型液晶装置を光変調器として用いたプロジェクタ（投射型表示装置）の要部の概略構成を示す図 図１８（Ａ）、図１８（Ｂ）は、液晶装置における焼き付き防止のために必要な動作を示す図 図１９（Ａ）〜（Ｃ）は、各画素回路にメモリ回路を備える液晶装置における、液晶の両極の電圧を反転させる際の問題点を説明するための図 図２０（Ａ）、図２０（Ｂ）は、各画素回路にメモリ回路を備える液晶装置における、液晶の両極をショート状態（同電位状態）とする場合の問題点を説明するための図

符号の説明

１ タイミングパルス発生回路、２ 走査線駆動回路、３ データ線駆動回路、
４ 表示メモリ、５ 複数の画素回路を含む画像表示領域、６ 階調メモリ、
１０ メモリ回路（２値電圧の電圧供給源，例えばＳＲＡＭ）、
２０ 印加電圧反転回路（経路切換部）、
３０ 横電界方式の液晶素子（ＩＰＳ液晶素子）、３２ 保持コンデンサ、
５０、５０ａ、５０ｂ、５００、５０ｍ 画素回路、
５２ カウンタ回路、５４ 駆動回路、５６ データ線選択スイッチ、
２Ａ 第１の走査線駆動回路、２Ｂ 第２の走査線駆動回路、
ＶＤＤ 高レベル電源電位（高レベル電源電圧）、
Ｍ１，Ｍ２ トランスファーゲート、ＧＮＤ 基準電源電位（基準電源電圧）、
ＷＬ 走査線、ＤＬ，／ＤＬ データ線、
Ｍ３〜Ｍ６ フリップフロップを構成するトランジスタ、
Ｍ７〜Ｍ１０ 印加電圧反転回路を構成するトランジスタ、
Ｑ メモリ回路の電圧供給端、ＹＳＰ 走査線駆動開始信号、
ＹＣＬＫ Ｙクロック信号、Ｓ０〜Ｓｎ，／Ｓ０〜／Ｓｎ 切換制御信号、
Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ 共通の基準電源電位（ＧＮＤ）配線、
Ｓ，／Ｓ カウンタ出力信号 ｒｓｔ０〜ｒｓｔｎ リセット信号、
Ｖｉｄ．ＤＡＴＡ０〜Ｖｉｄ．ＤＡＴＡ 表示データ、Ｓ１，Ｓ２ 信号線

Claims (12)

1. 液晶層に基板面方向の電界を印加して液晶分子の配向制御を行う、第１の画素電極および第２の画素電極を備える横電界方式の液晶素子と、
   各画素回路に設けられ、第１の電圧および第２の電圧の供給源として機能するメモリ回路と、
   各画素回路に設けられ、前記メモリ回路から供給される前記第１および第２の電圧の各々を、前記液晶素子の前記第１の画素電極および前記第２の画素電極のいずれに供給するかを切り換えることにより、前記液晶素子に印加する電圧を反転させる印加電圧反転回路と、
   前記液晶素子に印加する電圧を保持する保持コンデンサと、
   を有し、
   前記印加電圧反転回路は、前記メモリ回路の前記第１および第２の電圧の供給端と、基準電源電位との間に直列に接続された、第１および第２のスイッチ素子と、
   前記メモリ回路の前記第１および第２の電圧の供給端と、前記基準電源電位との間に直列に接続された、第３および第４のスイッチ素子と、を有し、
   前記第１および第２のスイッチ素子の共通接続点および前記第３および第４のスイッチ素子の共通接続点の少なくとも１つに前記保持コンデンサの一端が接続され、さらに前記第１および第２のスイッチ素子の共通接続点と前記第３および第４のスイッチ素子の共通接続点の各々に、前記液晶素子の前記第１の画素電極および第２の画素電極の各々が接続されると共に、
   前記第１および第４のスイッチ素子を選択的にオンさせるか、前記第２および第３のスイッチ素子を選択的にオンさせるか、あるいは前記第１〜第４のスイッチ素子をすべてオフさせるかを、切換制御信号によって制御することを特徴とする液晶装置。
2. 請求項１記載の液晶装置であって、
   前記保持コンデンサは、前記第１および第２のスイッチ素子の共通接続点と、前記第３および第４のスイッチ素子の共通接続点との間に接続されていることを特徴とする液晶装置。
3. 請求項１記載の液晶装置であって、
   前記保持コンデンサは、その一端が前記第１および第２のスイッチ素子の共通接続点または前記第３および第４のスイッチ素子の共通接続点と接続され、他端は所定の直流電位と接続されることを特徴とする液晶装置。
4. 請求項２記載の液晶装置であって、
   前記第１、第２、第３および第４のスイッチ素子の各々は、同一導電型のトランジスタによって構成され、
   前記液晶素子に印加される電圧の更新期間には、前記第１および第３のスイッチ素子と、第２および第４のスイッチ素子とは、互いに逆相の前記切換制御信号によって相補的に駆動され、前記液晶素子に印加される電圧を前記保持コンデンサにて保持する期間中には、前記第１および第３のスイッチ素子ならびに前記第２および第４のスイッチ素子は前記切換制御信号によってすべてオフ状態となることを特徴とする液晶装置。
5. 請求項４記載の液晶装置であって、
   前記１本の走査線に接続され、前記各画素回路に設けられた前記メモリ回路の各々に対して表示データを書き込んでいる期間において、前記１走査線に接続された画素回路に設けられた前記印加電圧反転回路を構成する前記第１および第３のスイッチ素子ならびに前記第２および第４のスイッチ素子はすべてオフ状態となり、
   前記１走査線に接続され、前記各画素回路に設けられた前記メモリ回路の各々への前記表示データの書き込みが終了すると、前記第１および第２のスイッチ素子あるいは前記第３および第４のスイッチ素子がオン状態となって、前記更新された表示データの電圧が前記液晶素子に印加されることを特徴とする液晶装置。
6. 請求項４記載の液晶装置であって、
   前記全ての走査線に接続され、前記各画素回路に設けられた前記メモリ回路の各々に対して表示データを書き込んでいる期間において、前記全ての走査線に接続された画素回路に保持された前記印加電圧反転回路を構成する前記第１および第３のスイッチ素子ならびに前記第２および第４のスイッチ素子はすべてオフ状態となり、
   前記全ての走査線（ＷＬ）に接続され、前記各画素回路に設けられた前記メモリ回路の各々に対して前記表示データの書き込みが終了すると、前記第１および第２のスイッチ素子、あるいは前記第３および第４のスイッチ素子がオン状態となって、前記更新された表示データの電圧が液晶に印加されることを特徴とする液晶装置。
7. 請求項１〜請求項６のいずれか記載の液晶装置であって、
   前記メモリ回路は、１ビットデータを保持するＳＲＡＭ型のメモリセルであることを特徴とする液晶装置。
8. 請求項１〜請求項７のいずれか記載の液晶装置であって、
   前記横電界方式の液晶素子は、ＩＰＳ（In-Plane Switching）方式の液晶素子であることを特徴とする液晶装置。
9. 請求項１〜請求項８のいずれか記載の液晶装置であって、
   前記液晶装置は反射型の液晶装置であり、
   前記メモリ回路および前記印加電圧反転回路と前記保持コンデンサは、光を反射する材料からなる前記第１および第２の画素電極の下側の素子形成領域に配設されることを特徴とする液晶装置。
10. 第１の電圧および第２の電圧の供給源として機能するメモリ回路と、
    前記メモリ回路から供給される前記第１および第２の電圧の各々を、液晶素子の前記第１の画素電極および前記第２の画素電極のいずれに供給するかを切り換えることにより、前記液晶素子に印加される電圧を反転させる印加電圧反転回路と、前記メモリ回路へのデータの書き込みが終了した時点で、前記液晶素子に印加する電圧を保持する保持コンデンサとを含むことを特徴とする画素回路。
11. 横電界方式の液晶素子の液晶層に電界を与えるための第１の画素電極および第２の画素電極と、
    各画素回路に設けられた、第１の電圧および第２の電圧の供給源として機能するメモリ回路と、
    各画素回路に設けられた、前記メモリ回路から供給される前記第１および第２の電圧の各々を、前記液晶素子の前記第１の画素電極および前記第２の画素電極のいずれに供給するかを切り換えることにより、前記液晶素子に印加する電圧を反転させる印加電圧反転回路と、
    前記液晶素子に印加する電圧を保持する保持コンデンサと、
    を有することを特徴とするアクティブマトリクス基板。
12. 請求項１〜請求項９のいずれか記載の液晶装置を搭載した電子機器。

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