JP2015145919A - 液晶表示装置 - Google Patents

Abstract

【課題】各画素の液晶印加電圧の時間的分解能を向上する。【解決手段】画素１２は、第１の信号保持手段（ＳＭ）１２１から第２の信号保持手段（ＤＭ）１２２へ互いに逆論理値の関係にある２つのサブフレームデータ(sigＡ、sigＢ）を伝達する経路上に２つのスイッチ（ＳＷ１２、ＳＷ１３）を設け、それら２つのスイッチの各々が常に逆論理値の関係にある２つのサブフレームデータ(sigＡ、sigＢ）を別々に独立して出力する構成である。２つのスイッチ（ＳＷ１２、ＳＷ１３）のオンタイミングを制御することで、列データ線ｄを介してＳＭ１２１に対して反転サブフレームデータを供給することなく、画素１２で自己的に反転駆動することが可能となる。【選択図】図２

Description

本発明は液晶表示装置に係り、複数のサブフレームによって階調表示を行う液晶表示装置に関する。

サブフレーム駆動方式の液晶表示装置において、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られている（例えば、特許文献１参照）。

サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一又は異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて表示を行い、最小階調表示時は全てのサブフレームにおいて非表示とし、それ以外の階調の場合は表示する階調に応じて表示するサブフレームを選択する。この液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式でもある。

しかしながら、上記の液晶表示装置では、各画素内の２つのラッチはそれぞれ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成されるため、トランジスタ数が多くなり、画素小型化が困難である。

そこで、各画素を、１つのＳＲＡＭと１つのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とを有する構成とすることで、画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にした液晶表示装置を開示した（特許文献２参照）。

特表２００１−５２３８４７号公報 特開２０１３−０９２７１４号公報

特許文献２記載の液晶表示装置では、或るサブフレーム期間において正転サブフレームデータで液晶表示素子を駆動した後、続くサブフレーム期間において前記正転サブフレームデータと逆論理値の関係にある反転サブフレームデータで液晶表示素子を駆動することを交互に繰り返すことで液晶素子を高周波数で交流駆動する構成とされている。

しかしながら、特許文献２記載の液晶表示装置では、２サブフレーム期間単位で同じ階調を表示するようにしているため、１フレーム期間全体における液晶印加電圧の時間的分解能が低下し、階調性能を上げることが困難である。また、特定の液晶印加電圧を生成するためには、１サブフレーム期間毎に正転サブフレームデータと反転サブフレームデータとを交互に転送する必要があるため、転送レートが高くなり、消費電力が増大するという問題もある。

本発明は以上の点に鑑みなされたもので、各画素の液晶印加電圧の時間的分解能を向上し得る液晶表示装置を提供することを目的とする。

本発明は上記の目的を達成するため、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする第１のスイッチング手段と、第１のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、第１のスイッチング手段によりサンプリングされたサブフレームデータが供給され、供給されたサブフレームデータと同一極性の正転サブフレームデータと供給されたサブフレームデータと反対極性の反転サブフレームデータとしてそれぞれ記憶する第１の信号保持手段と、オンに制御された期間、第１の信号保持手段に記憶された反転サブフレームデータを出力させる第２のスイッチング手段と、オンに制御された期間、第１の信号保持手段に記憶された正転サブフレームデータを出力させる第３のスイッチング手段と、第２及び第３のスイッチング手段と共にダイナミック・ランダム・アクセス・メモリを構成しており、第２のスイッチング手段を通して供給される反転サブフレームデータ及び第３のスイッチング手段を通して供給される正転サブフレームデータで記憶内容が交互に書き換えられ、かつ、記憶した反転サブフレームデータ又は正転サブフレームデータを画素電極に印加する第２の信号保持手段と、を備え、
第２の信号保持手段から画素電極に同じビットの反転サブフレームデータが印加される第１の期間と正転サブフレームデータが印加される第２の期間とで、論理値が異なる所定値の共通電圧を共通電極に印加する共通電圧印加手段と、画像表示部を構成する複数の画素のうち、列データ線を介して供給されるサブフレームデータを第１のスイッチング手段によりサンプリングして第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、第２及び第３のスイッチング手段の一方をサブフレーム表示期間の前半期間においてオンに制御し、第２及び第３のスイッチング手段の他方をサブフレーム表示期間の後半期間においてオンに制御して、第１の信号保持手段から反転サブフレームデータと正転サブフレームデータとを交互に読み出して画素電極に印加する動作をサブフレーム毎に行う画素制御手段とを有することを特徴とする。

本発明によれば、各画素の液晶印加電圧の時間的分解能を向上できる。

本発明の液晶表示装置の一実施の形態のブロック図である。 本発明の液晶表示装置における画素の一実施の形態の回路図である。 本発明の液晶表示装置の画素の基本的動作の一例を示すタイミングチャートである。 本発明の液晶表示装置の画素の第１の実施形態の動作説明用タイミングチャートである。 液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。 本発明の液晶表示装置の画素の第２の実施形態の動作説明用タイミングチャートである。

最初に、液晶表示装置における中間調表示方式の１つであるサブフレーム駆動方式について説明する。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。詳細は後述するが、列データ線を介して供給されるサブフレームデータを各画素内のＳＲＡＭがサンプリングして記憶することを行単位の画素毎に行うことを繰り返して全画素にサブフレームデータを書き込んだ後、全画素のＳＲＡＭに記憶されているサブフレームデータを同時に読み出して、各画素内のＤＲＡＭの記憶内容を書き換える動作をサブフレーム毎に行う。

図１は、液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置１０は、複数の画素１２が規則的に配置された画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６とから構成される。更に、水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３とから構成される。

画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ1〜ｇmと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1〜ｄnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でｍ×ｎ個の画素１２を有する。本発明は画素１２の回路構成に特徴があり、その各実施の形態については後述する。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線trigに共通接続されている。

また、図１では図示の便宜上、トリガ線trigは１本で示したが、実際は後述するように、２本の正転トリガパルス用トリガ線trig1及びtrig2と２本の反転トリガパルス用トリガ線trig1b及びtrig2bの計４本のトリガ線からなる。なお、正転トリガパルス用トリガ線が伝送する正転トリガパルスと、反転トリガパルス用トリガ線が伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。

タイミングジェネレータ１３は、上位装置２０から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックＣＬＫといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴ、トリガパルスＴＲＩなどの各種の内部信号を生成する。

上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖcomとして供給される。スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。スタートパルスＨＳＴは、水平シフトレジスタ１６１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、例えば３２ビット幅でデータをシフトしていくための信号である。

ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスＴＲＩは、トリガ線trigを通して画像表示部１１内の全画素１２に供給されるパルス信号である。このトリガパルスＴＲＩは、サブフレーム期間内で画像表示部１１内の全ての画素１２の第１の信号保持手段にデータを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全画素１２の第１の信号保持手段のデータを同じ画素内の第２の信号保持手段に一度に転送する。

垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送し、行走査線ｇ1〜ｇmに対して行走査信号を１サブフレーム単位で順次排他的に供給する。これにより、画像表示部１１おいて最も上にある行走査線ｇ1から最も下にある行走査線ｇmに向って、行走査線が１本ずつ順次選択されていく。

データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２０からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１６１へ出力する。ここで、映像信号の各フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける例えば３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。

水平シフトレジスタ１６１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１３から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期して並直列変換しつつシフトする。ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分（３２ビットの複数倍）のデータをシフトし終わった時点でタイミングジェネレータ１３から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。ラッチ回路１６２へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスＨＳＴが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。

レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnに並列に出力する。

水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２及びレベルシフタ／画素ドライバ１６３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。１サブフレーム期間内において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本のデータ線ｄ1〜ｄnに並列に、かつ、一斉に出力される。

画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnを介してサンプリングして各画素１２内の後述する第１の信号保持手段に書き込む。また、後述するように第１の信号保持手段は、書き込んだサブフレームデータと同一極性の正転サブフレームデータと逆極性の反転サブフレームデータとを、１サブフレーム期間毎に交互に出力して第２の信号保持手段に書き込む。

次に、本発明の液晶表示装置の要部を構成する画素１２の一実施の形態について詳細に説明する。

図２は、本発明の液晶表示装置における画素の一実施の形態の回路図を示す。同図において、本実施の形態の画素１２は、図１中の任意の１本の列データ線ｄと任意の１本の行走査線ｇとの交差部に設けられた一つの画素で、第１のスイッチング手段を構成するスイッチＳＷ１１と第１の信号保持手段（ＳＭ）１２１とから構成されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２０１と、第２のスイッチング手段を構成するスイッチＳＷ１２及び第３のスイッチング手段を構成するスイッチＳＷ１３と第２の信号保持手段（ＤＭ）１２２とから構成されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）２０２と、液晶表示素子ＬＣとより構成されている。液晶表示素子ＬＣは、離間対向配置された反射電極（画素電極）ＰＥと共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。

スイッチＳＷ１１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２１の入力端子に接続されているＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びＩＮＶ１２からなる自己保持型メモリである。インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とＳＷ１１を構成するＮＭＯＳトランジスタのソースとスイッチＳＷ１３とに接続されている。インバータＩＮＶ１２は、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続されている。

スイッチＳＷ１２及びスイッチＳＷ１３は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタＴr11、Ｔr21と、ＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔr12、Ｔr22とからなる公知のトランスミッションゲートの構成とされている。スイッチＳＷ１２のＮＭＯＳトランジスタＴr11のゲートは正転トリガパルス用トリガ線trig1に、スイッチＳＷ１３のＮＭＯＳトランジスタＴr21のゲートは正転トリガパルス用トリガ線trig2にそれぞれ接続され、スイッチＳＷ１２のＰＭＯＳトランジスタＴr12のゲートは反転トリガパルス用トリガ線trig1bに、スイッチＳＷ１３のＰＭＯＳトランジスタＴr22のゲートは反転トリガパルス用トリガ線trig2bにそれぞれ接続されている。

また、スイッチＳＷ１２は一方の端子（すなわち、Ｔr11及びＴr12の共通ドレイン接続端子又は共通ソース接続端子）がＳＭ１２１のインバータＩＮＶ１１の出力端子に接続され、他方の端子（すなわち、Ｔr11及びＴr12の共通ソース接続端子又は共通ドレイン接続端子）がＤＭ１２２と液晶表示素子ＬＣの反射電極ＰＥとにそれぞれ接続されている。更に、スイッチＳＷ１３は一方の端子（すなわち、Ｔr21及びＴr22の共通ドレイン接続端子又は共通ソース接続端子）がＳＭ１２１のインバータＩＮＶ１２の出力端子に接続され、他方の端子（すなわち、Ｔr21及びＴr22の共通ソース接続端子又は共通ドレイン接続端子）がＤＭ１２２と液晶表示素子ＬＣの反射電極ＰＥとにそれぞれ接続されている。

スイッチＳＷ１２はトリガ線trig1を介して供給される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線trig1bを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオンとされ、ＳＭ１２１の記憶データsigＡを読み出してＤＭ１２２及び反射電極ＰＥへ転送する。また、スイッチＳＷ１２はトリガ線trig1を介して供給される正転トリガパルスが“Ｌ”レベル（このときは、トリガ線trig1bを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフとされ、ＳＭ１２１の記憶データの読み出しは行わない。

一方、スイッチＳＷ１３はトリガ線trig2を介して供給される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線trig2bを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオンとされ、ＳＭ１２１の記憶データsigＢを読み出してＤＭ１２２及び反射電極ＰＥへ転送する。また、スイッチＳＷ１３はトリガ線trig2を介して供給される正転トリガパルスが“Ｌ”レベル（このときは、トリガ線trig2bを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフとされ、ＳＭ１２１の記憶データの読み出しは行わない。

なお、ＳＭ１２１の記憶データsigＡ及びsigＢは、ＳＭ１２１が各々の出力を反転させた状態を保持する構成であることから、例えばsigＡが“Ｌ”レベルのときはsigＢが“Ｈ”レベル、sigＡが“Ｈ”レベルのときはsigＢが“Ｌ”レベルというように、互いに逆論理値の関係にある。

図２に示した本実施形態の画素１２は、第１の信号保持手段（ＳＭ）１２１から第２の信号保持手段（ＤＭ）１２２へ互いに逆論理値の関係にある２つのサブフレームデータ(sigＡ、sigＢ）を伝達する経路上に２つのスイッチ（ＳＷ１２、ＳＷ１３）を設け、それら２つのスイッチの各々が常に逆論理値の関係にある２つのサブフレームデータ(sigＡ、sigＢ）を別々に独立して出力する構成である。本実施形態によれば、２つのスイッチ（ＳＷ１２、ＳＷ１３）のオンタイミングを制御することで、列データ線ｄを介して第１の信号保持手段（ＳＭ）１２１に対して反転サブフレームデータを供給することなく、画素１２で自己的に反転駆動することが可能となる。

次に、本発明の液晶表示装置の画素の基本的動作について説明する。図３は、本発明の液晶表示装置の画素１２の基本的動作の一例を示すタイミングチャートである。このタイミングチャートは、図３（Ａ）に示すサブフレームデータｓｄが、図２の列データ線ｄに与えられたときに、図２の行走査線ｇからの行走査信号によって画素１２に取り込まれたときの画素１２の要部の信号状態を示している。

図３（Ａ）に示すサブフレームデータｓｄは、列データ線ｄを介して入力されて行走査信号が“Ｈ”レベルの期間サンプリングされて、第１の信号保持手段（ＳＭ）１２１に記憶される。図３（Ｂ）は、トリガ線trig1を介して供給される図３（Ｄ）に示す正転トリガパルスが“Ｈ”レベルのとき（時刻Ｔ１、Ｔ３、Ｔ５）にオンとされるスイッチＳＷ１２を通してＳＭ１２１から読み出されて第２の信号保持手段（ＤＭ）１２２へ転送される記憶データsigＡを示す。また、図３（Ｃ）は、トリガ線trig2を介して供給される図３（Ｅ）に示す反転トリガパルスが“Ｈ”レベルのとき（時刻Ｔ２、Ｔ４）にオンとされるスイッチＳＷ１３を通してＳＭ１２１から読み出されて第２の信号保持手段（ＤＭ）１２２へ転送される記憶データsigＢを示す。

ここで、図３（Ｂ）に示す読み出しデータsigＡは、書き込まれたサブフレームデータｓｄがＳＭ１２１内のインバータＩＮＶ１１から極性反転されて出力されたサブフレームデータであるため、同図（Ａ）に示した入力サブフレームデータｓｄと逆論理値のサブフレームデータ（以下、このデータを反転サブフレームデータという）である。一方、図３（Ｃ）に示す読み出しデータsigＢは、書き込まれたサブフレームデータｓｄがＳＭ１２１内で２回極性反転されてインバータＩＮＶ１２から出力されたサブフレームデータであるため、同図（Ａ）に示した入力サブフレームデータｓｄと同一論理値のサブフレームデータ（以下、このデータを正転サブフレームデータという）である。また、図３（Ｄ）に示す正転トリガパルスと図３（Ｅ）に示す反転トリガパルスとは、１／２サブフレーム期間ＳＦ１／２毎に交互に入力される。

図３（Ｆ）は、第２の信号保持手段（ＤＭ）１２２を構成する容量Ｃ１に保持された読み出しデータを示す。図３（Ｇ）は、図２に示した液晶表示素子ＬＣの共通電極ＣＥに印加される共通電圧Ｖcomを示す。この共通電圧Ｖcomは、正転トリガパルス及び反転トリガパルスが入力される毎に同期して、１／２サブフレーム期間ＳＦ１／２毎に反転する矩形波である。また、共通電圧Ｖcomは、反転サブフレームデータが容量Ｃ１に保持され、かつ、液晶表示素子ＬＣの反射電極ＰＥに印加される１／２サブフレーム期間（Ｔ１−Ｔ２、Ｔ３−Ｔ４）では“Ｈ”レベルとされ、正転サブフレームデータが容量Ｃ１に保持され、かつ、液晶表示素子ＬＣの反射電極ＰＥに印加される１／２サブフレーム期間（Ｔ２−Ｔ３、Ｔ４−Ｔ５）では“Ｌ”レベルとされる。図３（Ｈ）は、液晶表示素子ＬＣの反射電極ＰＥに印加されたサブフレームデータと共通電極ＣＥに印加された共通電圧Ｖcomとの電位差である液晶ＬＣＭの印加電圧Ｖ_LCを示す。

次に、本発明の液晶表示装置の画素の動作の各実施形態について説明する。

まず、画素の第１の実施の形態の動作について説明する。図４は、本発明の液晶表示装置の画素１２の第１の実施形態の動作説明用タイミングチャートを示す。図４（Ａ）は、水平ドライバ１６から列データ線ｄ（ｄ１〜ｄｎ）に出力される１ビットのサブフレームデータの書き込み期間及び読み出し期間を模式的に示す。すなわち、図４（Ａ）において、右下がりの斜線の水平期間が各々１ビットであるビットＢ０、Ｂ１、Ｂ２、Ｂ３のサブフレームデータの書き込み期間を模式的に示しており、前述したようにこの書き込み期間では１ビットのサブフレームデータが画像表示部１１を構成する全画素１２に１行の画素群単位で順次に書き込まれて、各画素の図２のＳＭ１２１に記憶される。

ビットＢ０のサブフレームデータが画像表示部１１を構成する全画素に書き込まれた直後の時刻Ｔ１で図４（Ｂ）に示すようにトリガ線trig1を介して全画素１２に供給される正転トリガパルスが短期間“Ｈ”レベルとなる。これにより、前述したように各画素１２のスイッチＳＷ１２がオンとなり、各画素のＳＭ１２１に記憶されていたビットＢ０のサブフレームデータの反転サブフレームデータＢ０ｂがＳＭ１２１から読み出されてスイッチＳＷ１２を通して容量Ｃ１に一斉に転送されて保持される。また、これと同時に反転サブフレームデータＢ０ｂは反射電極ＰＥに印加される。

続いて、時刻Ｔ１の１／２サブフレーム期間後の時刻Ｔ２で図４（Ｃ）に示すようにトリガ線trig2を介して全画素１２に供給される正転トリガパルスが短期間“Ｈ”レベルとなる。これにより、前述したように各画素１２のスイッチＳＷ１３がオンとなり、各画素のＳＭ１２１に記憶されていたビットＢ０のサブフレームデータの正転サブフレームデータＢ０ａがＳＭ１２１から読み出されてスイッチＳＷ１３を通して容量Ｃ１に一斉に転送されて容量Ｃ１に上書き保持される。また、これと同時に正転サブフレームデータＢ０ａは反射電極ＰＥに印加される。図４（Ｄ）は、反射電極ＰＥに印加されるサブフレームデータを模式的に示す。

ここで、図４（Ｄ）に模式的に示すサブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥには電源電圧（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥには０Ｖが印加される。一方、液晶表示素子ＬＣの共通電極ＣＥには、上記時刻Ｔ１、Ｔ２などの“Ｈ”レベルの正転トリガパルス及び反転トリガパルスの入力時刻に同期して１／２サブフレーム毎に値が規定値に切り替わる矩形波の共通電圧Ｖcomが印加される。ここでは、共通電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥに印加される１／２サブフレーム期間は、図４（Ｅ）に示すように３.３Ｖよりも液晶ＬＣＭの閾値電圧Ｖttだけ高い電圧に設定され、正転サブフレームデータが反射電極ＰＥに印加される１／２サブフレーム期間は、同図（Ｅ）に示すように０Ｖよりも液晶ＬＣＭの閾値電圧Ｖttだけ低い電圧に設定される。

液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電圧Ｖcomとの差電圧である液晶ＬＣＭの印加電圧に応じた階調表示を行う。従って、ビットＢ０の反転サブフレームデータＢ０ｂが反射電極ＰＥに印加される時刻Ｔ１〜Ｔ２の１／２サブフレーム期間では、液晶ＬＣＭの印加電圧は、反転サブフレームデータＢ０ｂのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、ビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。

一方、ビットＢ０の正転サブフレームデータＢ０ａが反射電極ＰＥに印加される時刻Ｔ２〜Ｔ３の１／２サブフレーム期間では、液晶ＬＣＭの印加電圧は、正転サブフレームデータＢ０ａのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、ビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。なお、上記時刻Ｔ３は図４（Ｂ）に示すように正転トリガパルスが時刻Ｔ２の１／２サブフレーム期間後に“Ｈ”レベルとなる時刻を示す。

図５は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図５に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖsat（＝３.３Ｖ+Ｖtt)のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは液晶ＬＣＭの印加電圧の絶対値が｜３.３Ｖ＋Ｖtt｜のときは白を表示し、＋Ｖttのときは黒を表示する。

ここで、ビットＢ０のサブフレームデータのビット値が「１」であるときは、反転サブフレームデータＢ０ｂのビット値が「０」であり、続いて１／２サブフレーム後に入力される正転サブフレームデータＢ０ａのビット値が「１」であるため、液晶ＬＣＭの印加電圧は、「０」の反転サブフレームデータＢ０ｂ読み出しの１／２サブフレーム期間は（−３.３Ｖ−Ｖtt）で、続く「１」の正転サブフレームデータＢ０ａの読み出しの１／２サブフレーム期間では（３.３Ｖ＋Ｖtt）となる。従って、液晶ＬＣＭの印加電圧の電位方向は１／２サブフレーム期間毎に反転するが、両サブフレーム期間において液晶に印加される電圧値の絶対値は｜３.３Ｖ＋Ｖtt｜で同一であるので、画素１２はビットＢ０のサブフレームデータのビット値が「１」であるときの白を１サブフレーム期間継続して表示する。

一方、ビットＢ０のサブフレームデータのビット値が「０」であるときは、反転サブフレームデータＢ０ｂのビット値が「１」であり、続いて１／２サブフレーム後に入力される正転サブフレームデータＢ０ａのビット値が「０」であるため、液晶ＬＣＭの印加電圧は、１／２サブフレーム期間は−Ｖttで、続く１／２サブフレーム期間では＋Ｖttとなる。従って、この場合も液晶ＬＣＭの印加電圧の電位方向は１／２サブフレーム期間毎に反転するが、両サブフレーム期間において液晶に印加される電圧値の絶対値は｜Ｖtt｜で同一であるので画素１２はビットＢ０のサブフレームデータのビット値が「０」であるときの黒を１サブフレーム期間継続して表示する。

従って、画素１２は図４（Ｆ）に模式的に示すように、時刻Ｔ１〜Ｔ３までのビットＢ０のサブフレームデータに割り当てられた１サブフレーム期間で、反転サブフレームデータＢ０ｂ及び正転サブフレームデータＢ０ａにより同じ階調を表示すると共に、液晶ＬＣＭの印加電圧の電位方向が１／２サブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。

続いて、上記のビットＢ０のサブフレームデータを正転サブフレームデータＢ０ａにより表示しているサブフレーム期間内において、図４（Ａ）にＢ１の右下がりの斜線で模式的に示すように、ビットＢ１のサブフレームデータの各画素１２のＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全部の画素１２のＳＭ１２１のビットＢ１のサブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で図４（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２に同時に供給される。時刻Ｔ３は時刻Ｔ１の１サブフレーム後の時刻である。

これにより、全ての画素１２のスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の反転サブフレームデータＢ１ｂが図４（Ｄ）に模式的に示すようにスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて上書き保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ１の反転サブフレームデータＢ１ｂの保持期間は、時刻Ｔ３から次に図４（Ｃ）に示すように“Ｈ”レベルの反転トリガパルスが画素１２に入力される時刻Ｔ４までの１／２サブフレーム期間である。

一方、共通電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥに印加される１／２サブフレーム期間は、図４（Ｅ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータＢ１ｂが反射電極ＰＥに印加される時刻Ｔ３〜Ｔ４の１／２サブフレーム期間では、液晶ＬＣＭの印加電圧は反転サブフレームデータＢ１ｂのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、ビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。

続いて、時刻Ｔ３の１／２サブフレーム後の時刻Ｔ４に図４（Ｄ）に示すように“Ｈ”レベルの反転トリガパルスが画素１２に入力され、画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、全ての画素１２のスイッチＳＷ１３がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の正転サブフレームデータＢ１ａが図４（Ｄ）に模式的に示すようにスイッチＳＷ１３を通してＤＭ１２２を構成する容量Ｃ１に転送されて上書き保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ１の正転サブフレームデータＢ１ａの保持期間は、時刻Ｔ４から次に図４（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画素１２に入力される時刻Ｔ５までの１／２サブフレーム期間である。

一方、共通電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥに印加される１／２サブフレーム期間は、図４（Ｅ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータＢ１ａが反射電極ＰＥに印加される時刻Ｔ４〜Ｔ５の１／２サブフレーム期間では、液晶ＬＣＭの印加電圧はビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、ビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。

これにより、画素１２は図４（Ｆ）に模式的に示すように、時刻Ｔ３〜時刻Ｔ５のビットＢ１のサブフレームデータに割り当てられた１サブフレーム期間では反転サブフレームデータＢ１ｂと正転サブフレームデータＢ１ａとでビットＢ１のサブフレームデータと同じ階調を表示する。また、このときは液晶ＬＣＭの印加電圧の電位方向が１／２サブフレーム期間毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施形態の画素１２を有する液晶表示装置１０により、複数のサブフレームの組み合わせによって階調表示を行うことができる。

このように、本実施形態によれば、列データ線ｄを介して供給されるサブフレームデータは１サブフレーム表示期間中は次に表示されるサブフレームのサブフレームデータを書き込めない転送レートに設定されており、サブフレームデータを画素１２のＳＭ１２１に書き込んだ後、次のビットのサブフレームデータをＳＭ１２１に書き込むまではＳＭ１２１から反転サブフレームデータと正転サブフレームデータとを交互に読み出す構成にできる。このため、本実施形態によれば、特許文献２記載の液晶表示装置のように反転サブフレームデータを画素１２へ転送してＳＭ１２１へ書き込む動作を不要にできる。よって、本実施形態の液晶表示装置１０によれば、列データ線ｄにおけるサブフレームデータの転送帯域を特許文献２記載の液晶表示装置に比べて低くすることができ、消費電力を低減することができる。

なお、図４に示した実施形態では、入力サブフレームデータの同じビットの正転サブフレームデータ表示期間と反転サブフレームデータ表示期間とは同一であるが、入力サブフレームデータの異なるビットではそのサブフレーム表示期間が異なるように設定されている例を示している。すなわち、図４の例ではビットＢ０、Ｂ１、Ｂ２、Ｂ３の順でサブフレーム表示期間が長くなるように設定されている。

次に、本発明の液晶表示装置の画素の第２の実施の形態の動作について説明する。図６は、本発明の液晶表示装置の画素１２の第２の実施形態の動作説明用タイミングチャートを示す。本実施形態は、図６（Ａ）に模式的に示すように、列データ線ｄを介して画素１２に供給されるサブフレームデータｓｄが、図４（Ａ）に模式的に示した第１の実施形態において画素１２に供給されるサブフレームデータｓｄの転送レートの約２倍の転送レートで画素１２に供給される点に特徴がある。また、第２の特許文献記載の液晶表示装置と比較すると、第２の特許文献記載の液晶表示装置ではサブフレームデータが正転サブフレームデータと反転サブフレームデータとが交互に画素に供給されていたのに対し、本実施形態の画素１２に供給されるサブフレームデータｓｄは、反転サブフレームデータの供給期間の代わりに正転サブフレームデータを供給するものである。

図６（Ａ）は、水平ドライバ１６から列データ線ｄ（ｄ１〜ｄｎ）に出力される１ビットのサブフレームデータの書き込み期間及び読み出し期間を模式的に示す。すなわち、図６（Ａ）において、右下がりの斜線の水平期間が各々１ビットであるビットＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６のサブフレームデータの書き込み期間を模式的に示している。前述したように、サブフレームデータの１サブフレーム表示期間の前半期間の直前である書き込み期間では、１ビットのサブフレームデータが画像表示部１１を構成する全画素１２に１行の画素群単位で順次に書き込まれて、各画素の図２のＳＭ１２１に記憶される。

ビットＢ０のサブフレームデータが画像表示部１１を構成する全ての画素１２のＳＭ１２１に書き込まれた直後の図６（Ａ）に示す時刻Ｔ11で図６（Ｂ）に示すようにトリガ線trig1を介して全画素１２に同時に供給される正転トリガパルスが短期間“Ｈ”レベルとなる。これにより、前述したように各画素１２のスイッチＳＷ１２がオンとなり、各画素のＳＭ１２１に記憶されていたビットＢ０のサブフレームデータの反転サブフレームデータＢ０ｂがＳＭ１２１から読み出されてスイッチＳＷ１２を通して各画素の容量Ｃ１に一斉に転送されて保持される。また、これと同時に反転サブフレームデータＢ０ｂは反射電極ＰＥに印加される。

続いて、時刻Ｔ11の１／２サブフレーム期間後の時刻Ｔ12で図６（Ｃ）に示すようにトリガ線trig2を介して全画素１２に供給される正転トリガパルスが短期間“Ｈ”レベルとなる。これにより、前述したように各画素１２のスイッチＳＷ１３がオンとなり、各画素のＳＭ１２１に記憶されていたビットＢ０のサブフレームデータの正転サブフレームデータＢ０ａがＳＭ１２１から読み出されてスイッチＳＷ１３を通して各画素の容量Ｃ１に一斉に転送されて容量Ｃ１に上書き保持される。また、これと同時に正転サブフレームデータＢ０ａは反射電極ＰＥに印加される。図６（Ｄ）は、反射電極ＰＥに印加されるサブフレームデータを模式的に示す。

以上の動作は第１の実施形態と同様であるが、本実施形態では、第１の実施形態と異なり、ビットＢ０のサブフレームデータの１サブフレーム表示期間の後半部分（時刻Ｔ13の前）で、次のビットＢ１のサブフレームデータが第１のスイッチング手段ＳＷ１でサンプリングされてＳＭ１２１に供給されて書き込まれる。すなわち、ＳＭ１２１から正転サブフレームデータＢ０ａを読み出した直後（Ｔ12の直後）から図６（Ａ）にＢ１の右下がりの斜線で模式的に示すように、列データ線ｄを介してビットＢ１のサブフレームデータが供給され、そのビットＢ１のサブフレームデータの各画素１２のＳＭ１２１への書き込みが順番に開始される。

そして、画像表示部１１の全ての画素１２のＳＭ１２１のビットＢ１のサブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ13で図６（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２に同時に供給される。時刻Ｔ13は時刻Ｔ11の１サブフレーム後の時刻である。

これにより、全ての画素１２のスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の反転サブフレームデータＢ１ｂが図６（Ｄ）に模式的に示すようにスイッチＳＷ１２を通してＤＭ１２２を構成する各画素の容量Ｃ１に一斉に転送されて上書き保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ１の反転サブフレームデータＢ１ｂの保持期間は、時刻Ｔ13から次に図６（Ｃ）に示すように“Ｈ”レベルの正転（11ページでtrig1、trig2を正転トリガパルス、trig1b、trig2bを反転トリガパルスと定義しているので、これは正転では？）トリガパルスが画素１２に入力される時刻Ｔ14までの１／２サブフレーム期間である。以下、上記と同様の動作が繰り返される。また、共通電圧Ｖcomは、図６（Ｅ）に示すように、反転サブフレームデータが反射電極ＰＥに印加される１／２サブフレーム期間は３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定され、正転サブフレームデータが反射電極ＰＥに印加される１／２サブフレーム期間は０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。

これにより、画素１２は図６（Ｆ）に模式的に示すように、１／２サブフレーム期間毎に反射電極ＰＥに交互に印加される反転サブフレームデータと正転サブフレームデータとで、そのビットに割り当てられた１サブフレーム表示期間において入力されたサブフレームデータの階調を表示する。また、このときは液晶ＬＣＭの印加電圧の電位方向が１／２サブフレーム期間毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。

本実施形態によれば、図６（Ａ）に模式的に示した列データ線ｄを介して画素１２に供給されるサブフレームデータｓｄの転送レートが、第１の実施形態の約２倍の転送レートであるため、図６に示す各サブフレーム表示期間は第１の実施形態の対応するサブフレームビットのサブフレーム表示期間の約１／２である。例えば、図６に示す時刻Ｔ11〜時刻Ｔ13の１サブフレーム期間は図４に示した時刻Ｔ１〜時刻Ｔ３の１サブフレーム期間の約１／２の期間である。

従って、本実施形態によれば、１フレーム期間を第１の実施形態や特許文献２記載の液晶表示装置の約２倍のサブフレーム数に分割して、各サブフレームの表示を行えるため、第１の実施形態や特許文献２記載の液晶表示装置に比べて液晶表示素子ＬＣに対する電圧印加を細かく制御可能となり、液晶の安定性や信頼性を向上できるとともに、より一層の高階調を実現することができる。すなわち、本実施形態によれば、１つのＳＲＡＭ２０１と１つのＤＲＡＭ２０２とを有する各画素１２の液晶印加電圧の時間的分解能を向上することができる。

なお、図６に示した実施形態においても、入力サブフレームデータの同じビットの正転サブフレームデータ表示期間と反転サブフレームデータ表示期間とは同一であるが、入力サブフレームデータの異なるビットではそのサブフレーム表示期間は異なっている。すなわち、図６の例ではビットＢ０、Ｂ１、Ｂ２、Ｂ３の順でサブフレーム表示期間が長くなるように設定されている。ただし、本発明はこのような設定に限定されるものではない。

なお、本発明は以上の実施形態に限定されるものではなく、例えば画素電極は反射電極ＰＥとして説明したが、透過電極であってもよい。また、ＳＭ１２１からは正転サブフレームデータに続いて反転サブフレームデータを読み出すように構成してもよいことは勿論である。

１０ 液晶表示装置
１１ 画像表示部
１２ 画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
１２１ 第１の信号保持手段（ＳＭ）
１２２ 第２の信号保持手段（ＤＭ）
２０１ スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２０２ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
ＳＷ１１、ＳＷ１２、ＳＷ１３ スイッチ
Ｃ１ 容量
ＬＣ 液晶表示素子
ＰＥ 反射電極
ＣＥ 共通電極
ＬＣＭ 液晶
ＩＮＶ１１、ＩＮＶ１２ インバータ
ｄ、ｄ１〜ｄｎ 列データ線
ｇ、ｇ１〜ｇｍ 行走査線
Trig1、Trig2 正転トリガパルス用トリガ線
Trig1b、Trig2b 反転トリガパルス用トリガ線

Claims (4)

1. 複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
   対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
   映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする第１のスイッチング手段と、
   前記第１のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータが供給され、供給された前記サブフレームデータと同一極性の正転サブフレームデータと供給された前記サブフレームデータと反対極性の反転サブフレームデータとしてそれぞれ記憶する第１の信号保持手段と、
   オンに制御された期間、前記第１の信号保持手段に記憶された前記反転サブフレームデータを出力させる第２のスイッチング手段と、
   オンに制御された期間、前記第１の信号保持手段に記憶された前記正転サブフレームデータを出力させる第３のスイッチング手段と、
   前記第２及び第３のスイッチング手段と共にダイナミック・ランダム・アクセス・メモリを構成しており、前記第２のスイッチング手段を通して供給される前記反転サブフレームデータ及び前記第３のスイッチング手段を通して供給される前記正転サブフレームデータで記憶内容が交互に書き換えられ、かつ、記憶した前記反転サブフレームデータ又は前記正転サブフレームデータを前記画素電極に印加する第２の信号保持手段と、
   を備え、
   前記第２の信号保持手段から前記画素電極に同じビットの前記反転サブフレームデータが印加される第１の期間と前記正転サブフレームデータが印加される第２の期間とで、電圧値がそれぞれの規定値に切り替わる共通電圧を前記共通電極に印加する共通電圧印加手段と、
   画像表示部を構成する前記複数の画素のうち、前記列データ線を介して供給される前記サブフレームデータを前記第１のスイッチング手段によりサンプリングして前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、前記第２及び第３のスイッチング手段の一方をサブフレーム表示期間の前半期間においてオンに制御し、前記第２及び第３のスイッチング手段の他方を前記サブフレーム表示期間の後半期間においてオンに制御して、前記第１の信号保持手段から前記反転サブフレームデータと前記正転サブフレームデータとを交互に読み出して前記画素電極に印加する動作をサブフレーム毎に行う画素制御手段と
   を有することを特徴とする液晶表示装置。
2. 前記列データ線を介して第１のビットのサブフレームデータに続いて第２のビットのサブフレームデータが供給されるとき、前記第１のビットのサブフレームデータが前記第１のビットのサブフレームデータの１サブフレーム表示期間の前半期間の前に前記第１のスイッチング手段でサンプリングされて前記第１の信号保持手段に供給され、前記第２のビットのサブフレームデータが前記第２のビットのサブフレームデータの１サブフレーム表示期間の前半期間の前に前記第１のスイッチング手段でサンプリングされて前記第１の信号保持手段に供給され、
   前記第１の信号保持手段は、前記第１のスイッチング手段によりサンプリングされて供給された前記第１及び第２のビットのサブフレームデータをそれぞれ１サブフレーム表示期間ずつ記憶することを特徴とする請求項１記載の液晶表示装置。
3. 前記共通電圧印加手段は、前記第１の期間において第１の電圧値に設定され、前記第２の期間において第２の電圧値に設定された前記共通電圧を前記画素電極に印加する手段であり、前記第１及び第２の電圧値は、前記反転サブフレームデータの電圧値と前記第１の電圧値との第１の差電圧と、前記正転サブフレームデータの電圧値と前記第２の電圧値との第２の差電圧とが、互いに逆極性で、かつ、絶対値が同一である値に設定されていることを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記第１の信号保持手段は、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、前記第１のインバータの出力端子が前記第２のスイッチング手段を介して前記第２の信号保持手段に接続され、前記第２のインバータの出力端子が前記第３のスイッチング手段を介して前記第２の信号保持手段に接続されていることを特徴とする請求項１記載の液晶表示装置。

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