JP2010049768A - シフトレジスタ及び表示装置 - Google Patents

Abstract

【課題】シフトパルスのスキャン方向を切替可能なシフトレジスタ及び表示装置を提供する。
【解決手段】ＲＳ−ＦＦ３４は、２つのインバータ３７，３８よりなるラッチ回路と、ラッチ回路の入出力ノードＮ１，Ｎ２にそれぞれ接続されたセット・リセット用のトランジスタＴｒ１〜Ｔｒ４と、トランジスタＴｒ１〜Ｔｒ４とそれぞれ直列に接続されたスキャン方向切り替え用のトランジスタＴｒ５〜Ｔｒ８とを備える。ここで、Ｔｒ１及びＴｒ２のゲート電極にはセット信号Ｓが印加され、Ｔｒ３及びＴｒ４のゲート電極にはリセット信号Ｒが印加され、Ｔｒ５及びＴｒ６のゲート電極にはスキャン方向切替信号ＸＵＤが印加され、Ｔｒ７及びＴｒ８のゲート電極にはスキャン方向切替信号ＵＤが印加される。
【選択図】図４

Description

本発明は、リセット・セット型のフリップフロップ（ＲＳ−ＦＦ）を備えるシフトレジスタ、及びこのシフトレジスタを用いた表示装置に関する。

従来、シフトレジスタを構成するフリップフロップとして、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）が広く用いられている。
リセット・セット型フリップフロップは、セット端子に入力されるセット信号がアクティブになることでセットされ、出力端子から出力される出力信号がＨレベルとなる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号がアクティブになることでリセットされて、出力信号がＬレベルとなる。その後、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続ける（例えば、特許文献１参照）。
特許第３５８８０２０号明細書

しかしながら、上記特許文献１に記載のシフトレジスタにあっては、シフトパルスのシフト方向が固定であり、このシフトレジスタを表示装置に適用した場合、一定方向でのスキャンしか行うことができず、特定の表示パターンでの表示不良を改善することができない場合がある。
そこで、本発明は、シフトパルスのシフト方向を切替可能なシフトレジスタ及び表示装置を提供することを課題としている。

上記課題を解決するために、本発明に係るシフトレジスタは、Ｎ段（Ｎは２以上の整数）のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、前記フリップフロップは、互いの入力端と出力端とがそれぞれ入出力ノードで接続された２つのインバータ回路よりなるラッチ回路と、該ラッチ回路の一方の入出力ノードと電圧供給源との間に接続され、ゲート電極に前記フリップフロップのセット端子に入力されるセット信号が印加される第１のトランジスタと、前記ラッチ回路の他方の入出力ノードと前記電圧供給源との間に接続され、ゲート電極に前記セット信号が印加される第２のトランジスタと、前記ラッチ回路の前記一方の入出力ノードと前記電圧供給源との間に接続され、ゲート電極に前記フリップフロップのリセット端子に入力されるリセット信号が印加される第３のトランジスタと、前記ラッチ回路の前記他方の入出力ノードと前記電圧供給源との間に接続され、ゲート電極に前記リセット信号が印加される第４のトランジスタと、前記ラッチ回路の前記一方の入出力ノードと前記電圧供給源との間に前記第３のトランジスタと直列に接続され、ゲート電極に第１のシフト方向切替信号が入力される第５のトランジスタと、前記ラッチ回路の前記他方の入出力ノードと前記電圧供給源との間に前記第２のトランジスタと直列に接続され、ゲート電極に前記第１のシフト方向切替信号が入力される第６のトランジスタと、前記ラッチ回路の前記一方の入出力ノードと前記電圧供給源との間に前記第１のトランジスタと直列に接続され、ゲート電極に前記第１のシフト方向切替信号の論理レベルを反転した第２のシフト方向切替信号が入力される第７のトランジスタと、前記ラッチ回路の前記他方の入出力ノードと前記電圧供給源との間に前記第４のトランジスタと直列に接続され、ゲート電極に前記第２のシフト方向切替信号が入力される第８のトランジスタと、を備えることを特徴としている。

これにより、セット信号がＨレベルとなって第１及び第２のトランジスタが共に導通状態となっても、第１のシフト方向切替信号がＨレベルで第２のシフト方向切替信号がＬレベルであるときには、第６のトランジスタが導通状態で第７のトランジスタが非導通状態となるので、ラッチ回路には、第２のトランジスタを介して上記他方の入出力ノードに電圧供給源からの電圧が供給されることになる。一方、セット信号がＨレベルとなって第１及び第２のトランジスタが共に導通状態となっても、第１のシフト方向切替信号がＬレベルで第２のシフト方向切替信号がＨレベルであるときには、第６のトランジスタが非導通状態で第７のトランジスタが導通状態となるので、ラッチ回路には、第１のトランジスタを介して上記一方の入出力ノードに電圧供給源からの電圧が供給されることになる。すなわち、第１及び第２のシフト方向切替信号の論理レベルを切り替えることで、ラッチ回路へのセット入力の向きを切り替えることができる。同様に、ラッチ回路へのリセット入力の向きも切り替えることができる。

したがって、第１のシフト方向切替信号がＨレベルでセット信号がＨレベルであるときと、第１のシフト方向切替信号がＬレベルでリセット信号がＨレベルであるときとで、ＲＳ−ＦＦ回路の動作を同じにすることができ、ＲＳ−ＦＦ型シフトレジスタ回路でシフトパルスの転送方向の切替制御が可能となる。
また、本発明に係るシフトレジスタは、上記において、２段目からＮ段目までのフリップフロップのセット端子に、自段の１段前の前記出力パルスを入力し、１段目から（Ｎ−１）段目までのフリップフロップのリセット端子に、自段の１段後ろの前記出力パルスを入力し、１段目のフリップフロップのセット端子、及びＮ段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴としている。

これにより、ｉ段目のフリップフロップにおいて、シフト方向が正方向であるときには、（ｉ−１）段目の出力パルスがセット信号、（ｉ＋１）段目の出力パルスがリセット信号となり、シフト方向が逆方向であるときには、（ｉ−１）段目の出力パルスがリセット信号、（ｉ＋１）段目の出力パルスがセット信号となる。このように、シフト方向が正方向であるときと逆方向であるときとで、フリップフロップのセットタイミング及びリセットタイミングを同じとした双方向シフトレジスタを実現することができる。

さらにまた、本発明に係る表示装置は、上記において、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、上記に記載のシフトレジスタを備えることを特徴としている。

これにより、所定周期毎にシフトパルスの転送方向を切り替え、スキャン方向を切り替えることができるので、例えば、データ線毎に白黒データを表示する場合や、類似するパターンで各データ線の電圧変化方向が同一になる場合など、特定パターンでの表示不良を無くし良好な表示装置を実現することができる。

以下、本発明の実施の形態を図面に基づいて説明する。
図１は本実施形態における表示装置１０の構成を示すブロック図である。
表示装置１０は、例えば、アクティブマトリクス方式の薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルを備える液晶表示装置であって、図１に示すように、表示装置１０は、表示領域１００を有しており、この表示領域１００の周囲に、制御回路２０、走査線駆動回路３０、データ線駆動回路４０が配置されている。

液晶パネルは、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。液晶パネルの素子基板には、後述する画素のスイッチング素子が共通プロセスによって形成されるとともに、走査線駆動回路３０とデータ線駆動回路４０とが、素子基板上にＳＯＧ（System On Glass）の技術により形成されている。そして、走査線駆動回路３０やデータ線駆動回路４０には、各種の制御信号が素子基板上にＣＯＧ技術等により実装されている制御回路２０から供給される。

液晶パネルが有する表示領域１００には、複数（Ｎ本）の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、複数（Ｍ本）のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。

次に、画素１１０の詳細な構成について説明する。
図２は、画素１１０の構成を示す図である。ここでは、ｎ行及びこれに隣接する（ｎ＋１）行と、ｍ列との交差に対応する計２画素分の構成を示している。
なお、ｎは、画素１１０が配列する行を一般的に示す場合の記号であり、ｍは、画素１１０が配列する列を一般的に示す場合の記号である。

この図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（以下、ＴＦＴと称す）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｎ行ｍ列に位置するもので代表して説明すると、当該ｎ行ｍ列の画素１１０において、ＴＦＴ１１６のゲート電極はｎ行目の走査線１１２に接続される一方、そのソース電極はｍ列目のデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端である画素電極に接続されている。

また、画素容量１２０の他端はコモン電極１０８に接続されている。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、制御回路２０からコモン信号Ｖｃｏｍが供給される。
画素容量１２０は、画素電極とコモン電極１０８とで誘電体の一種である液晶を挟持しており、画素電極とコモン電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。

説明を再び図１に戻すと、制御回路２０は、上記制御信号として、走査線駆動回路３０に垂直スタート信号ＳＴＶ、垂直クロック信号ＣＫＶ１，ＣＫＶ２を出力すると共に、データ線駆動回路４０に水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ１，ＣＫＨ２を出力する。なお、垂直スタート信号ＳＴＶは、走査線駆動回路３０を駆動させるための信号であり、水平スタート信号ＳＴＨは、データ線駆動回路４０を駆動させるための信号である。

ここで、垂直クロック信号ＣＫＶ１とＣＫＶ２とは正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。なお、水平クロック信号ＣＫＨ１，ＣＫＨ２についても同様である。
走査線駆動回路３０は、双方向の垂直シフトレジスタと、走査線１１２毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスタからの駆動信号に応じて駆動されることで、対応する走査線１１２に駆動電圧を印加するように構成されている。

また、データ線駆動回路４０は、双方向の水平シフトレジスタと、データ線１１４毎に設けられた複数のサンプルホールド回路とを備えて構成されている。データ線駆動回路４０は、制御回路２０から入力された映像信号Ｄａから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。
以上のように構成された表示装置１０の基本動作は次のようになる。

走査線駆動回路３０の垂直シフトレジスタは、制御回路２０から入力される垂直スタート信号ＳＴＶに応じ、表示領域１００における最上段の走査線１１２（逆スキャン時には最下段の走査線１１２）に対応するスイッチング回路に駆動信号を出力する。
また、垂直シフトレジスタは、同じく制御回路２０から入力される垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて（逆スキャン時には、表示領域１００の最下段の走査線１１２から最上段の走査線１１２に向けて）、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線１１２に駆動電圧を印加する。

これに対して、データ線駆動回路４０の水平シフトレジスタは、制御回路２０から入力される水平スタート信号ＳＴＨに応じ、表示領域１００における最左列のデータ線１１４（逆スキャン時には最右列のデータ線１１４）に対応するサンプルホールド回路に駆動信号を出力する。
また水平シフトレジスタは、同じく制御回路２０から入力される水平クロック信号ＣＫＨ１，ＣＫＨ２の立ち上げ／立ち下げに同期して、表示領域１００の最左列のデータ線１１４から最右列のデータ線１１４に向けて（逆スキャン時には、表示領域１００の最右列のデータ線１１４から最左列のデータ線１１４に向けて）、駆動信号を出力するサンプルホールド回路を順次移行する。水平シフトレジスタから駆動信号の入力されたサンプルホールド回路は、映像信号から画素に表示する画像データをサンプリングするとともに、適宜な期間、その画像データを保持する。このサンプルホールド回路に保持された画像データは、適宜なタイミングで対応するデータ線１１４に供給される。

次に、走査線駆動回路３０の垂直シフトレジスタの構成について説明する。
図３は、垂直シフトレジスタの構成を概略的に示す回路図である。
この図３に示すように、垂直シフトレジスタは、走査線１１２の本数に対応するＮ段からなり、互いに位相の異なる２種類の垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段に交互に入力される。ここでは、奇数段には垂直クロック信号ＣＫＶ１が入力され、偶数段には垂直クロック信号ＣＫＶ２が入力されるようになっている。

各段のシフトレジスタは、それぞれスイッチ３１と、ｎ型トランジスタ３２と、フリップフロップ部３３とを備えている。フリップフロップ部３３は、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）３４と、インバータ３５，３６とから構成されている。
ＲＳ−ＦＦ３４は、前段のシフトレジスタの出力パルス（１段目は垂直スタート信号ＳＴＶ）がセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑおよび／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。

これら出力信号Ｑおよび／Ｑは、各ＲＳ−ＦＦ３４に対応して設けられたスイッチ３１に入力される。また、出力信号／Ｑはｎ型トランジスタ３２にも入力される。
さらに、ＲＳ−ＦＦ３４には、後段のシフトレジスタの出力パルス（Ｎ段目は垂直スタート信号ＳＴＶ）がリセット信号Ｒとして入力されるようになっており、このリセット信号Ｒが入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。

また、本実施形態におけるＲＳ−ＦＦ３４には、シフトパルスのシフト方向（スキャン方向）を指示するためのスキャン方向切替信号ＵＤ，ＸＵＤが入力されるようになっている。
図４は、ＲＳ−ＦＦ３４の回路構成を示す図である。
このＲＳ−ＦＦ３４は、図４に示すように、セット・リセット用のｎ型トランジスタＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８、出力ノード安定化用のｎ型トランジスタＴｒ９、及びインバータ３７，３８を備えた構成となっている。

ここで、インバータ３７及び３８でラッチ回路を構成している。インバータ３７とインバータ３８とは、互いが逆向きに接続されており（インバータ３７の入力端とインバータ３８の出力端とが接続されると共に、インバータ３７の出力端とインバータ３８の入力端とが接続されており）、各ノードＮ１，Ｎ２を相補的なレベルに保持するようになっている。

そして、ＲＳ−ＦＦ３４のラッチ回路のノードＮ１にトランジスタＴｒ１およびＴｒ３のドレインをそれぞれ接続すると共に、ラッチ回路のノードＮ２にトランジスタＴｒ２およびＴｒ４のドレインをそれぞれ接続し、これらトランジスタＴｒ１〜Ｔｒ４に直列にスキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８をそれぞれ接続する。
トランジスタＴｒ５〜Ｔｒ８のソースはそれぞれ負の電源電位（電圧供給源）に接続されており、これにより、トランジスタＴｒ１〜Ｔｒ４のソースがそれぞれスキャン方向切り替え用トランジスタを介して負の電源電位に接続された構成となっている。

トランジスタＴｒ１及びＴｒ２のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ３及びＴｒ４のゲートはリセット端子に接続され、リセット信号Ｒが印加される。また、トランジスタＴｒ５及びＴｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスタＴｒ７及びＴｒ８のゲートにはスキャン方向切替信号ＸＵＤが印加され、トランジスタＴｒ９のゲートには初期化信号ＲＳＴが印加される。

ここで、スキャン方向切替信号ＵＤ，ＸＵＤは、シフトパルスのスキャン方向を正スキャン（図３の左→右）とする場合にＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとなり、シフトパルスのスキャン方向を逆スキャン（図３の右→左）とする場合にＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとなる信号である。
ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルであるとき、スキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオン状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオフ状態となる。したがって、この状態でセット信号ＳがＨレベルとなると、トランジスタＴｒ１およびＴｒ２が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ２のみとなり、ラッチ回路のノードＮ２の電位がＬレベルとなることから、ＲＳ−ＦＦ３４からはＨレベルとなる出力信号Ｑが出力される。その後、リセット信号ＲがＨレベルとなると、トランジスタＴｒ３およびＴｒ４が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ３のみとなり、ラッチ回路のノードＮ１の電位がＬレベルとなることから、ＲＳ−ＦＦ３４からはＬレベルとなる出力信号Ｑが出力される。

一方、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルであるときには、スキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオフ状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオン状態となる。したがって、この状態でセット信号ＳがＨレベルとなると、トランジスタＴｒ１およびＴｒ２が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ１のみとなり、ＲＳ−ＦＦ３４からはＬレベルとなる出力信号Ｑが出力される。つまり、このときＲＳ−ＦＦ３４は、上述したＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルでリセット信号Ｒ＝Ｈレベルの場合と同様の動作を行うことになる。

その後、リセット信号ＲがＨレベルとなると、トランジスタＴｒ３およびＴｒ４が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ４のみとなり、ＲＳ−ＦＦ３４からはＨレベルとなる出力信号Ｑが出力される。つまり、このときＲＳ−ＦＦ３４は、上述したＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルでセット信号Ｓ＝Ｈレベルの場合と同様の動作を行うことになる。

このように、スキャン方向切替信号ＵＤ，ＸＵＤの電位を制御することで、ラッチ回路への入力の向きを切り替えることができ、シフトパルスのスキャン方向の制御が可能となる。なお、シフトパルスのスキャン方向が逆スキャンの場合は、図４のセット端子がリセット端子となり、リセット端子がセット端子として機能することになる。すなわち、トランジスタＴｒ３及びＴｒ４のゲートに入力されるリセット信号Ｒがセット信号Ｓとして機能し、トランジスタＴｒ１及びＴｒ２のゲートに入力されるセット信号Ｓがリセット信号Ｒとして機能することになる。

また、このＲＳ−ＦＦ３４は、例えば、電源投入直後にＲＳＴ＝Ｈレベルとすることで、トランジスタＴｒ９を導通状態とし、ラッチ回路のノードＮ１をＬレベルに固定することが可能な構成となっている。
このような構成により、ＲＳ−ＦＦ３４は、正スキャン時には、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。

一方、逆スキャン時には、リセット端子に入力されるリセット信号Ｒがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、リセット信号Ｒが非アクティブになっても、その出力状態を保持し続け、セット端子に入力されるセット信号Ｓがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、セット信号Ｓが非アクティブになっても、次にリセット信号Ｒがアクティブになるまでその状態を保持し続ける。

なお、図４において、セット・リセット用のトランジスタＴｒ１〜Ｔｒ４がそれぞれ第１〜第４のトランジスタに対応し、スキャン方向切り替え用のトランジスタＴｒ５〜Ｔｒ８がそれぞれ第５〜第８のトランジスタに対応し、ノードＮ１がラッチ回路の一方の入出力ノードに対応し、ノードＮ２がラッチ回路の他方の入出力ノードに対応している。
スイッチ３１は、出力信号Ｑおよび／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１もしくはＣＫＶ２が、インバータ３５，３６を介して出力パルスＧａｔｅとして出力される。即ち、スイッチ３１のオン期間に、クロック信号ＣＫＶ１もしくはＣＫＶ２と同期して、当該クロック信号ＣＫＶ１もしくはＣＫＶ２と同じパルス幅の出力パルスＧａｔｅが出力されることになる。

一方、出力信号Ｑおよび／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となってスイッチ３１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスタ３２が導通状態となるため、Ｌレベルとなる出力パルスＧａｔｅが出力されることになる。

次に、走査線駆動回路３０の垂直シフトレジスタの動作について説明する。
図５は、垂直シフトレジスタの動作を示すタイミングチャートである。ここでは、先ず、正スキャン時の動作について説明する。
正スキャン時には、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとなるスキャン方向切替信号ＵＤ，ＸＵＤが各ＲＳ−ＦＦ３４に入力される。これにより、各ＲＳ−ＦＦ３４のスキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオン状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオフ状態となる。

したがって、図５に示すように、時刻ｔ１で垂直スタート信号ＳＴＶがＨレベルとなると、１段目のＲＳ−ＦＦ３４のセット信号Ｓがアクティブとなり、１段目のＲＳ−ＦＦ３４がセットされるので、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目のスイッチ３１がオン状態となる。なお、このときＮ段目（最終段）のＲＳ−ＦＦ３４のリセット信号Ｒがアクティブとなるので、最終段のＲＳ−ＦＦ３４はリセットされる。

そして、時刻ｔ２で垂直クロック信号ＣＫＶ１がＨレベルとなると、この垂直クロック信号ＣＫＶ１に同期して出力パルスＧａｔｅ１＝Ｈレベルが出力される。また、このとき、１段目のシフトレジスタの出力パルスＧａｔｅ１が２段目のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、時刻ｔ２で２段目のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２＝Ｈレベルが出力される。これにより、２段目のスイッチ３１がオン状態となる。

その後、時刻ｔ３で垂直クロック信号ＣＫＶ２がＨレベルとなると、この垂直クロック信号ＣＫＶ２に同期して出力パルスＧａｔｅ２＝Ｈレベルが出力される。また、このとき、２段目の出力パルスＧａｔｅ２が１段目のＲＳ−ＦＦ３４のリセット端子にリセット信号Ｒとして入力されることから、時刻ｔ３で１段目のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１がＬレベルとなる。これにより、１段目のスイッチ３１はオフ状態となる。

同様に、２段目のＲＳ−ＦＦ３４は、垂直クロック信号ＣＫＶ１＝Ｈレベルとなる時刻ｔ４でリセット状態となり、この時刻ｔ４で出力信号Ｑ２＝Ｌレベルに変化する。
この動作を、（Ｎ−１）段目のシフトレジスタまで繰り返す。すなわち、（Ｎ−１）段目では、前段の（Ｎ−２）段目のシフトレジスタの出力パルスＧａｔｅＮ−２がＨレベルとなる時刻ｔ５でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ−１＝Ｈレベルが出力される。そして、時刻ｔ６で垂直クロック信号ＣＫＶ１＝Ｈレベルとなると、出力パルスＧａｔｅＮ−１＝Ｈレベルが出力される。その後、時刻ｔ７で、後段のＮ段目（最終段）のシフトレジスタからの出力パルスＱＮがＨレベルとなると、（Ｎ−１）段目のＲＳ−ＦＦ３４がリセット状態となって、出力信号ＱＮ−１がＬレベルとなる。

最終段では、前段の（Ｎ−１）段目のシフトレジスタの出力パルスＧａｔｅＮ−１がＨレベルとなる時刻ｔ６でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ＝Ｈレベルが出力される。そして、時刻ｔ７で垂直クロック信号ＣＫＶ２＝Ｈレベルとなると、出力パルスＧａｔｅＮ＝Ｈレベルが出力される。その後は、リセット信号Ｒ（垂直スタート信号ＳＴＶ）が入力される時刻ｔ８まで出力信号ＱＮ＝Ｈレベルを維持する。

なお、時刻ｔ７で出力パルスＧａｔｅＮを出力した後、次の垂直スタート信号ＳＴＶがＨレベルとなるまでの期間（垂直ブランキング期間）では、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定するものとする。これにより、不要なパルス出力を無くすことができる。
このように、正スキャン時には、ｉ（１＜ｉ＜Ｎ）段目の出力パルスＧａｔｅｉが、（ｉ＋１）段目のセット入力、且つ（ｉ−１）段目のリセット入力となって、Ｇａｔｅ１→Ｇａｔｅ２→…→ＧａｔｅＮ−１→ＧａｔｅＮの順にシフトパルスが出力される。

次に、逆スキャン時の動作について説明する。
図６は、垂直シフトレジスタの逆スキャン時の動作を示すタイミングチャートである。
逆スキャン時には、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとなるスキャン方向切替信号ＵＤ，ＸＵＤが各ＲＳ−ＦＦ３４に入力される。これにより、各ＲＳ−ＦＦ３４のスキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオフ状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオン状態となる。

したがって、図６に示すように、時刻ｔ１１で垂直スタート信号ＳＴＶがＨレベルとなると、Ｎ段目のＲＳ−ＦＦ３４のリセット信号Ｒがアクティブとなり、Ｎ段目のＲＳ−ＦＦ３４がセットされるので、このＲＳ−ＦＦ３４から出力信号ＱＮ＝Ｈレベルが出力される。これにより、Ｎ段目のスイッチ３１がオン状態となる。なお、このとき、１段目のＲＳ−ＦＦ３４のセット信号Ｓがアクティブとなるので、１段目のＲＳ−ＦＦ３４はリセットされる。

そして、時刻ｔ１２で垂直クロック信号ＣＫＶ２がＨレベルとなると、この垂直クロック信号ＣＫＶ２に同期して出力パルスＧａｔｅＮ＝Ｈレベルが出力される。また、このとき、Ｎ段目のシフトレジスタの出力パルスＧａｔｅＮが（Ｎ−１）段目のＲＳ−ＦＦ３４のリセット端子にセット信号Ｓとして入力されることから、時刻ｔ１２で（Ｎ−１）段目のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ−１＝Ｈレベルが出力される。これにより、（Ｎ−１）段目のスイッチ３１がオン状態となる。

その後、時刻ｔ１３で垂直クロック信号ＣＫＶ１がＨレベルとなると、この垂直クロック信号ＣＫＶ１に同期して出力パルスＧａｔｅＮ−１＝Ｈレベルが出力される。また、このとき、（Ｎ−１）段目の出力パルスＧａｔｅＮ−１がＮ段目のＲＳ−ＦＦ３４のセット端子にリセット信号Ｒとして入力されることから、時刻ｔ１３でＮ段目のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号ＱＮがＬレベルとなる。これにより、Ｎ段目のスイッチ３１はオフ状態となる。

同様に、（Ｎ−１）段目のＲＳ−ＦＦ３４は、垂直クロック信号ＣＫＶ２＝Ｈレベルとなる時刻ｔ１４でリセット状態となり、この時刻ｔ１４で出力信号ＱＮ−１＝Ｌレベルに変化する。
この動作を、２段目のシフトレジスタまで繰り返す。すなわち、２段目では、３段目のシフトレジスタの出力パルスＧａｔｅ３がＨレベルとなる時刻ｔ１５でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２＝Ｈレベルが出力される。そして、時刻ｔ１６で垂直クロック信号ＣＫＶ２＝Ｈレベルとなると、出力パルスＧａｔｅ２＝Ｈレベルが出力される。その後、時刻ｔ１７で、１段目のシフトレジスタからの出力パルスＱ１がＨレベルとなると、２段目のＲＳ−ＦＦ３４がリセット状態となって、出力信号Ｑ２がＬレベルとなる。

１段目では、２段目のシフトレジスタの出力パルスＧａｔｅ２がＨレベルとなる時刻ｔ１６でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。そして、時刻ｔ１７で垂直クロック信号ＣＫＶ１＝Ｈレベルとなると、出力パルスＧａｔｅ１＝Ｈレベルが出力される。その後は、セット信号Ｓ（垂直スタート信号ＳＴＶ）が入力される時刻ｔ１８まで出力信号Ｑ１＝Ｈレベルを維持する。

このように、逆スキャン時には、ｉ（１＜ｉ＜Ｎ）段目の出力パルスＧａｔｅｉが、（ｉ−１）段目のセット入力、且つ（ｉ＋１）段目のリセット入力となって、ＧａｔｅＮ→ＧａｔｅＮ−１→…→Ｇａｔｅ２→Ｇａｔｅ１の順にシフトパルスが出力される。
また、垂直スタート信号ＳＴＶは、１段目のセット端子とＮ段目のリセット端子とに入力されることで、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルの正スキャン時には１段目のセット入力となり、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルの逆スキャン時にはＮ段目のセット入力となる。

次に、図１におけるデータ線駆動回路４０の水平シフトレジスタの構成について説明する。
水平シフトレジスタは、図３に示す垂直シフトレジスタと同様の構成を有する。ただし、水平シフトレジスタでは、垂直クロック信号ＣＫＶ１，ＣＫＶ２に代えて、互いに位相の異なる２種類の水平クロック信号ＣＫＨ１，ＣＫＨ２が各段に交互に入力されることになる。また、１段目のＲＳ−ＦＦ回路のセット端子、およびＮ段目のＲＳ−ＦＦ回路のリセット端子には、それぞれ垂直スタート信号ＳＴＶに代えて水平スタート信号ＳＴＨが入力される。

また、水平ブランキング期間には、水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定するものとする。
このような構成により、水平シフトレジスタは、水平スタート信号ＳＴＨが入力されることで、水平クロック信号ＣＫＨ１，ＣＫＨ２に同期して、サンプルホールド回路に対して順次出力パルスを出力することができる。

また、このとき、スキャン方向切替信号ＵＤ，ＸＵＤの電位を切り替えることで、スキャン方向を正スキャン方向と逆スキャン方向とに切り替えることができる。
このように、上記第１の実施形態では、ＲＳ−ＦＦ３４を、２つのインバータ３７，３８よりなるラッチ回路と、ラッチ回路の入出力ノードＮ１，Ｎ２にそれぞれ接続されたセット・リセット用のトランジスタＴｒ１〜Ｔｒ４と、トランジスタＴｒ１〜Ｔｒ４とそれぞれ直列に接続されたスキャン方向切り替え用のトランジスタＴｒ５〜Ｔｒ８とで構成し、Ｔｒ１及びＴｒ２のゲート電極にセット信号Ｓを印加し、Ｔｒ３及びＴｒ４のゲート電極にリセット信号Ｒを印加し、Ｔｒ５及びＴｒ６のゲート電極にスキャン方向切替信号ＸＵＤを印加し、Ｔｒ７及びＴｒ８のゲート電極にスキャン方向切替信号ＵＤを印加する。

これにより、スキャン方向切替信号ＵＤ＝Ｈレベル（正スキャン）でセット信号Ｓ＝ＨレベルであるときのＲＳ−ＦＦ回路の動作と、スキャン方向切替信号ＵＤ＝Ｌレベル（逆スキャン）でリセット信号Ｒ＝ＨレベルであるときのＲＳ−ＦＦ回路の動作とを同じにすると共に、スキャン方向切替信号ＵＤ＝Ｈレベル（正スキャン）でリセット信号Ｒ＝ＨレベルであるときのＲＳ−ＦＦ回路の動作と、スキャン方向切替信号ＵＤ＝Ｌレベル（逆スキャン）でセット信号Ｓ＝ＨレベルであるときのＲＳ−ＦＦ回路の動作とを同じにすることができる。

その結果、スキャン方向切替信号ＵＤ，ＸＵＤの電位を切り替えることで、シフト方向の切替制御（スキャン方向の切替制御）が可能となる。
また、２段目からＮ段目までのＲＳ−ＦＦ回路のセット端子に、自段の１段前の出力パルスを入力し、１段目から（Ｎ−１）段目までのＲＳ−ＦＦ回路のリセット端子に、自段の１段後ろの出力パルスを入力し、１段目のＲＳ−ＦＦ回路のセット端子、及びＮ段目のＲＳ−ＦＦ回路のリセット端子にそれぞれスタート信号を共通して入力するので、シフト方向が正方向であるときと逆方向であるときとで、フリップフロップのセットタイミング及びリセットタイミングを同じとした双方向シフトレジスタを実現することができる。

次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、クロック信号を負論理で構成したものである。
すなわち、垂直クロック信号ＣＫＶ１とＣＫＶ２とは負論理の信号であり、互いのＬレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＬレベルの期間がＨレベルの期間より短く設定されている。

図７は、第２の実施形態における垂直シフトレジスタの構成を概略的に示す回路図である。
図７に示すように、フリップフロップ部３３は、図３のフリップフロップ部３３におけるインバータ３６が削除された構成となっている。このような構成により、各段のシフトレジスタは、スイッチ３１がオン状態となっているとき、クロック信号ＣＫＶ１もしくはＣＫＶ２をインバータ３５で反転させて出力パルスＧａｔｅとして出力する。

また、本実施形態では、ｎ型トランジスタ３２に代えてｐ型トランジスタ３２´が設けられており、ｐ型トランジスタ３２´のゲートには出力信号Ｑが入力されるようになっている。これにより、Ｑ＝Ｌレベルのとき、ｐ型トランジスタ３２´が導通状態となって、インバータ３５を介してＬレベルとなる出力パルスＧａｔｅが出力される。
図８は、第２の実施形態における垂直シフトレジスタの動作を示すタイミングチャートである。

この図８に示すように、垂直クロック信号ＣＫＶ１，ＣＫＶ２は負論理で構成されているため、垂直ブランキング期間では、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＨレベルに固定する。
これにより、前述した第１の実施形態と同様の効果が得られる。
なお、上記各実施多形態においては、スキャン方向切り替え用のトランジスタＴｒ５〜Ｔｒ８をそれぞれトランジスタＴｒ１〜Ｔｒ４と負の電源電位との間に接続する場合について説明したが、スキャン方向切り替え用トランジスタＴｒ５〜Ｔｒ８は、それぞれラッチ回路の入出力ノードと負の電源電位との間にセット・リセット用のトランジスタＴｒ１〜Ｔｒ４と直列に設けられていればよい。すなわち、セット・リセット用のトランジスタのソースを負の電源電位に接続すると共に、そのドレインをスキャン方向切り替え用のトランジスタのソースに接続し、スキャン方向切り替え用のトランジスタのドレインをラッチ回路の入出力ノードに接続する構成とすることもできる。

また、上記各実施形態においては、２種類のクロック信号をシフトレジスタに入力する場合について説明したが、３種類以上のクロック信号を入力することもできる。
さらに、上記各実施形態においては、本発明を、液晶を用いた表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ＥＬやプラズマ放電を用いた表示装置に適用することもできる。

本実施形態における表示装置の構成を示すブロック図ある。 画素の構成を示す図である。 シフトレジスタの構成を概略的に示す回路図である。 ＲＳ−ＦＦの回路構成を示す図である。 第１の実施形態におけるシフトレジスタの正スキャン時の動作を示すタイミングチャートである。 第１の実施形態におけるシフトレジスタの逆スキャン時の動作を示すタイミングチャートである。 第２の実施形態におけるシフトレジスタの構成を概略的に示す回路図である。 第２の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。

符号の説明

１０…表示装置、２０…制御回路、３０…走査線駆動回路、３１…スイッチ、３２，３２´…ｎ型トランジスタ、３３…フリップフロップ部、３４…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、３５，３６…インバータ、３７，３８…インバータ、４０…データ線駆動回路、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…画素容量、１３０…蓄積容量

Claims (3)

1. Ｎ段（Ｎは２以上の整数）のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、
   前記フリップフロップは、
   互いの入力端と出力端とがそれぞれ入出力ノードで接続された２つのインバータ回路よりなるラッチ回路と、
   該ラッチ回路の一方の入出力ノードと電圧供給源との間に接続され、ゲート電極に前記フリップフロップのセット端子に入力されるセット信号が印加される第１のトランジスタと、
   前記ラッチ回路の他方の入出力ノードと前記電圧供給源との間に接続され、ゲート電極に前記セット信号が印加される第２のトランジスタと、
   前記ラッチ回路の前記一方の入出力ノードと前記電圧供給源との間に接続され、ゲート電極に前記フリップフロップのリセット端子に入力されるリセット信号が印加される第３のトランジスタと、
   前記ラッチ回路の前記他方の入出力ノードと前記電圧供給源との間に接続され、ゲート電極に前記リセット信号が印加される第４のトランジスタと、
   前記ラッチ回路の前記一方の入出力ノードと前記電圧供給源との間に前記第３のトランジスタと直列に接続され、ゲート電極に第１のシフト方向切替信号が入力される第５のトランジスタと、
   前記ラッチ回路の前記他方の入出力ノードと前記電圧供給源との間に前記第２のトランジスタと直列に接続され、ゲート電極に前記第１のシフト方向切替信号が入力される第６のトランジスタと、
   前記ラッチ回路の前記一方の入出力ノードと前記電圧供給源との間に前記第１のトランジスタと直列に接続され、ゲート電極に前記第１のシフト方向切替信号の論理レベルを反転した第２のシフト方向切替信号が入力される第７のトランジスタと、
   前記ラッチ回路の前記他方の入出力ノードと前記電圧供給源との間に前記第４のトランジスタと直列に接続され、ゲート電極に前記第２のシフト方向切替信号が入力される第８のトランジスタと、を備えることを特徴とするシフトレジスタ。
2. ２段目からＮ段目までのフリップフロップのセット端子に、自段の１段前の前記出力パルスを入力し、１段目から（Ｎ−１）段目までのフリップフロップのリセット端子に、自段の１段後ろの前記出力パルスを入力し、１段目のフリップフロップのセット端子、及びＮ段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴とする請求項１に記載のシフトレジスタ。
3. 複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、
   前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、
   選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、
   前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、前記請求項１又は２に記載のシフトレジスタを備えることを特徴とする表示装置。

Images