WO2009084267A1 - シフトレジスタおよび表示装置 - Google Patents

Abstract

　本発明は、シフトレジスタにおいて、全オン動作時に外部からノイズが入っても、単位回路内に貫通電流が流れず、また全オン制御信号線の負荷が大きくならないことを目的とする。 　シフトレジスタ１０の単位回路１１に、ハイレベルの全オン制御信号ＡＯＮが与えられると、トランジスタＴ３がオフ状態になるので、トランジスタＴ２は第１の出力端子ＯＵＴ１にオン電圧を出力できなくなる。しかし、トランジスタＴ２４がオン状態になり、オン電圧が第１の出力端子ＯＵＴ１から外部に出力される。一方、トランジスタＴ３２はオン状態になるので、第２の出力端子ＯＵＴ２からオフ電圧が次段の単位回路１１に出力される。このとき、トランジスタＴ３はオフ状態に保たれているので、貫通電流がトランジスタＴ２４、Ｔ３に流れない。 　本発明は、表示装置や撮像装置の駆動回路などに適する。

Description

シフトレジスタおよび表示装置

　本発明は、シフトレジスタおよび表示装置に関し、特に、表示装置や撮像装置の駆動回路などに好適に使用されるシフトレジスタおよびそのシフトレジスタを用いた表示装置や撮像装置に関する。

　アクティブマトリクス型の表示装置は、２次元状に配置された表示素子を行単位で選択し、選択した表示素子に表示データに応じた電圧を書き込むことにより、映像を表示する。表示素子を行単位で選択するためには、走査信号線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ信号線駆動回路の内部に同様のシフトレジスタが設けられる。

　液晶表示装置では、表示素子内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、表示素子の駆動回路を表示素子と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路をＴＦＴと同じ導電型のトランジスタで形成することが好ましい。また、シフトレジスタに与えるクロック信号の本数を多くすると、クロック配線用のレイアウト面積や消費電力などが増加する。このような背景から、同一導電型のトランジスタを用いて、２相のクロック信号に基づき動作するシフトレジスタが必要とされている。このようなシフトレジスタを液晶表示装置に用いる場合、液晶表示装置の電源回路をオンまたはオフしたときに発生する映像の乱れが人間の目に見えるため、視聴者が不快感を覚える場合がある。

　そこで、電源回路をオンしたときに、シフトレジスタのすべての出力端子からハイレベルの出力信号を出力させる全オン動作をさせることができれば、画面に表示される映像の乱れを緩和することができる。このような全オン動作をさせることができるシフトレジスタとして、日本特開２００２－１９７８８５号公報に記載されたシフトレジスタが知られている。

　図２１は、日本特開２００２－１９７８８５号公報に記載されたシフトレジスタに含まれる信号保持ブロックの回路図である。図２１に示す信号保持ブロックの動作を説明する。この信号保持ブロックに含まれるトランジスタはすべてＮチャネル型トランジスタである。シフトレジスタが全オン動作をするとき、トランジスタＴ１１、Ｔ１２、Ｔ１３はオフ状態になる。また、ダイオード接続したトランジスタＴ１６のドレイン端子に電源電圧ＶＤＤが与えられるので、節点ＮＢの電位はハイレベルになり、トランジスタ１４はオン状態になる。このため、外部からレベルがＶａ（ハイレベル）の出力制御信号ＳＥＴが制御端子ＣＴＬに与えられると、節点Ｎｏｕｔの電位は（Ｖａ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ１４の閾値電圧）になる。このため、出力端子ＯＵＴからは電位が（Ｖａ－Ｖｔｈ）の出力信号ＯＴｋが出力される。他の信号保持ブロックでも同様に、ハイレベルの出力信号が同時に出力される。したがって、このような信号保持ブロックによって構成されたシフトレジスタは、全オン動作をすることができる。
日本特開２００２－１９７８８５号公報

　しかしながら、上記従来の回路では、通常動作時に外部からノイズが入ると、トランジスタＴ１３がオン状態になる場合がある。このとき、トランジスタＴ１３、Ｔ１４に貫通電流が流れるので、シフトレジスタを駆動する電源の消費電力が増大するという問題がある。また、制御端子ＣＴＬは、トランジスタＴ１４を介して、出力端子ＯＵＴから液晶表示パネルの走査信号線に接続されているので、出力制御信号線の負荷が大きくなるという問題もある。

　それ故に、本発明は、単位回路内に貫通電流が流れず、また全オン制御信号線の負荷が大きくならないシフトレジスタを提供することを目的とする。

　本発明の第１の局面は、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、第１および第２のクロック信号からなる２相のクロック信号に基づいて動作するシフトレジスタであって、
　前記単位回路は、
　　外部に第１の出力信号を出力するための第１の出力端子と、
　　後段の単位回路の入力端子に第２の出力信号を出力するための第２の出力端子と、
　　前記第１の出力端子にオン電圧およびオフ電圧のいずれか一方を前記第１の出力信号として出力する第１の出力信号生成回路と、
　　前記第２の出力端子にオン電圧およびオフ電圧のいずれか一方を前記第２の出力信号として出力する第２の出力信号生成回路と、
　　前記第１の出力端子にオン電圧を前記第１の出力信号として出力する全オン出力信号生成回路とを備え、
　　アクティブな全オン制御信号が前記単位回路に与えられると、前記第１の出力信号生成回路が前記オン電圧の第１の出力信号の出力を停止すると同時に前記全オン出力信号生成回路が前記オン電圧の第１の出力信号を前記第１の出力端子に出力するとともに、前記第２の出力信号生成回路が前記オフ電圧の第２の出力信号を前記第２の出力端子に出力することを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記第１の出力信号生成回路は、
　　一方の導通端子に前記第１のクロック信号が与えられ、他方の導通端子が前記第１の出力端子に接続された第１の出力制御トランジスタと、
　　一方の導通端子が前記第１の出力制御トランジスタの前記他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられる第１の出力リセットトランジスタとを備え、
　前記第２の出力信号生成回路は、
　　一方の導通端子に前記第１のクロック信号が与えられ、他方の導通端子が前記第２の出力端子に接続された第２の出力制御トランジスタと、
　　一方の導通端子が前記第２の出力制御トランジスタの前記他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第２の出力リセットトランジスタとを備え、
　前記全オン出力信号生成回路は、
　　一方の導通端子にオン電圧が与えられ、他方の導通端子に前記第１の出力端子が接続された第３の出力制御トランジスタを備え、
　前記アクティブな全オン制御信号が前記単位回路に与えられると、前記第１および第２の出力制御トランジスタならびに前記第１の出力リセットトランジスタはその制御端子にオフ電圧を与えられてオフ状態になるとともに、前記第２の出力リセットトランジスタおよび前記第３の出力制御トランジスタは、その制御端子にオン電圧を与えられてオン状態になることを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　一方の導通端子にオン電圧が与えられ、制御端子に前記全オン制御信号が与えられ、他方の導通端子の電圧をリセット信号として前記第２の出力リセットトランジスタの制御端子に与えるリセット信号出力トランジスタと、
　前記リセット信号がオン電圧である間、前記第１および前記第２の出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路と
をさらに備えることを特徴とする。

　本発明の第４の局面は、本発明の第２の局面において、
　前段の単位回路の第２の出力信号がオフ電圧のときにはオン電圧に、前記前段の単位回路の第２の出力信号がオン電圧になるとオフ電圧に変化するリセット信号を生成するリセット信号生成回路と、
　前記リセット信号がオン電圧である間、前記第１および前記第２の出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路と、
　制御端子に前記全オン制御信号の反転信号が与えられ、一方の導通端子が前記リセット信号生成回路に接続され、他方の導通端子が前記第１の出力リセットトランジスタの制御端子に接続されたリセット信号遮断トランジスタと、
　制御端子に前記全オン制御信号が与えられ、一方の導通端子にオフ電圧が与えられ、他方の導通端子が前記第１の出力リセットトランジスタの前記制御端子に接続されたオフ電圧供給トランジスタとをさらに備えることを特徴とする。

　本発明の第５の局面は、本発明の第２の局面において、
　前記単位回路は、前記アクティブな全オン制御信号が与えられると、前段の単位回路から与えられる入力信号を遮断し、当該入力信号を受け取るための入力端子にオフ電圧を与える入力信号制御回路をさらに備えることを特徴とする。

　本発明の第６の局面は、本発明の第２の局面において、
　前段の単位回路の第２の出力信号がオフ電圧のときにはオン電圧に、前記前段の単位回路の第２の出力信号がオン電圧になるとオフ電圧に変化するリセット信号を生成するリセット信号生成回路と、
　前記リセット信号がオン電圧である間、前記第１および第２の出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とをさらに備え、
　前記リセット信号生成回路は、
　　　一方の端子にオン電圧が与えられた抵抗素子と、
　　　制御端子に前記第２のクロック信号が与えられ、一方の導通端子が前記抵抗素子の他方の端子に接続された第１のトランジスタと、
　　　制御端子に前記前段の単位回路からの入力信号が与えられ、一方の導通端子が前記第１のトランジスタの前記他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第２のトランジスタとを含み、
　　　前記第１のトランジスタと前記第２のトランジスタとの接続点の電圧を前記リセット信号として出力することを特徴とする。

　本発明の第７の局面は、２次元状に配置された複数の表示素子と、本発明の第１から第６のいずれかの局面に係るシフトレジスタを含む駆動回路とを備え、前記複数の表示素子と前記シフトレジスタとが同一導電型のトランジスタで構成されていることを特徴とする。

　本発明の第８の局面は、表示すべき映像を表示するアクティブマトリックス型の表示装置であって、
　複数の走査信号線と、前記走査信号線と交差する複数のデータ信号線と、前記走査信号線および前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の表示素子とを含む表示部と、
　本発明の第１から第６のいずれかの局面に係るシフトレジスタを含み、前記走査信号線を選択的に活性化する走査信号線駆動回路と、
　前記表示部に表示すべき映像を表す映像信号を伝達する映像信号線と、
　前記映像信号線によって伝達された映像信号に基づき前記データ信号線にデータ信号を出力するデータ信号線駆動回路と、
　前記走査信号線駆動回路および前記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
　前記電源回路をオンしたとき、アクティブな全オン制御信号を前記走査信号線駆動回路に与えてすべての前記走査信号線をアクティブにすることを特徴とする。

　本発明の第９の局面は、本発明の第８の局面において、
　前記データ信号線駆動回路は、本発明の第１から第６のいずれかの局面に係るシフトレジスタを含み、
　前記電源回路をオンしたとき、前記アクティブな全オン制御信号を前記データ信号線駆動回路に与えてすべての前記複数のデータ信号線に同一の電圧を与えることを特徴とする。

　本発明の第１０の局面は、本発明の第８の局面において、
　前記データ信号線駆動回路は、本発明の第１から第６のいずれかの局面に係るシフトレジスタと、前記映像信号線と前記複数のデータ信号線の各々とを接続する複数のスイッチング素子とをさらに含み、
　前記電源回路をオフしたとき、前記アクティブな全オン制御信号を前記データ信号線駆動回路に与えて前記複数のスイッチング素子をすべてオフすることを特徴とする。

　本発明の第１１の局面は、本発明の第８の局面において、
　前記データ信号線駆動回路は、本発明の第１から第６のいずれかの局面に係るシフトレジスタと、前記映像信号線と前記複数のデータ信号線の各々とを接続する複数のスイッチング素子とをさらに含み、
　前記電源回路をオフしたとき、前記アクティブな全オン制御信号を前記データ信号線駆動回路に与えて前記複数のスイッチング素子をすべてオンすることを特徴とする。

　本発明の第１２の局面は、本発明の第８の局面において、
　前記電源回路の出力端子と接地端子との間に容量素子が接続されていることを特徴とする。

　本発明の第１の局面によれば、アクティブな全オン制御信号が単位回路に与えられると、第１の出力信号生成回路はオン電圧の第１の出力信号の出力を停止し、同時に全オン出力信号生成回路はオン電圧の第１の出力信号を第１の出力端子に出力する。また、第２の出力信号生成回路はオフ電圧の第２の出力信号を第２の出力端子に出力する。このようにして、シフトレジスタは、全オン動作時に、オン電圧の第１の出力信号およびオフ電圧の第２の出力信号を、第１の出力端子および第２の出力端子にそれぞれ出力することができる。

　本発明の第２の局面によれば、アクティブな全オン制御信号が単位回路に与えられると、第１出力制御トランジスタ、第２の出力制御トランジスタおよび第１の出力リセットトランジスタはオフ状態になる。一方、第２の出力リセットトランジスタおよび第３の出力制御トランジスタはオン状態になる。このため、シフトレジスタが全オン動作をしているときに、第３の出力制御トランジスタから第１の出力リセットトランジスタに貫通電流が流れることはない。また、クロック信号のレベルにかかわらず、第３の出力制御トランジスタから第１の出力制御トランジスタに貫通電流が流れることもない。さらに、全オン制御信号は、第３の出力制御トランジスタの制御端子に与えられているので、全オン制御端子が外部回路に直接接続されることはない。このため、全オン制御信号線の負荷を小さくすることができる。また、通常動作時に、第１の出力リセットトランジスタがオン状態になるとき、第１の出力制御トランジスタの他方の導通端子とその制御端子には同じオフ電圧が与えられる。このとき、電源回路がノイズの影響を受けてオフ電圧の電圧値に変動が生じても、第１の出力制御トランジスタの他方の導通端子と制御端子との間に電位差は生じないので、第１の出力制御トランジスタがオン状態になることはない。したがって、第１の出力制御トランジスタから第１の出力リセットトランジスタに貫通電流が流れることはない。

　本発明の第３の局面によれば、リセット信号出力トランジスタは、その制御端子に全オン制御信号が与えられると、オン電圧のリセット信号を第２の出力リセットトランジスタの制御端子に与える。一方、ディスチャージ回路は、リセット信号がオン電圧である間、第１および第２の出力制御トランジスタの制御端子にオフ電圧を与える。このため、全オン制御信号が単位回路に与えられると、第２の出力リセットトランジスタがオン状態になって、第２の出力端子にオフ電圧の第２の出力信号を出力し、第１および第２の出力制御トランジスタはオフ状態になって第１の出力信号の出力を停止する。また、全オン制御信号は、リセット信号出力トランジスタの制御端子に与えられているので、全オン制御端子が外部回路に直接つながることはない。このため、全オン制御信号線の負荷を小さくすることができる。

　本発明の第４の局面によれば、リセット信号生成回路から出力されるオン電圧のリセット信号が第１の出力リセットトランジスタの制御端子に与えられないように、リセット信号遮断トランジスタは、リセット信号生成回路と第１の出力リセットトランジスタの制御端子とを遮断する。オフ電圧供給トランジスタは、第１の出力リセットトランジスタの制御端子にオフ電圧を与える。また、リセット信号がオン電圧の間、ディスチャージ回路は、第１および第２の出力制御トランジスタの制御端子にオフ電圧を与える。このため、全オン動作の間、第１の出力制御トランジスタ、第２の出力制御トランジスタおよび第１の出力リセットトランジスタが、第１または第２の出力信号を出力することを停止させることができる。また、全オン動作から通常動作に復帰するとき、リセット信号遮断トランジスタの制御端子にオン電圧が与えられるとともに、オフ電圧供給トランジスタの制御端子にオフ電圧が与えられる。このため、第１の出力リセットトランジスタはオン状態となり、オフ電圧の第１の出力信号が第１の出力端子に出力される。したがって、全オン動作から通常動作に復帰するときに、シフトレジスタは、初期化動作を行う必要がない分だけ通常動作に早く復帰することができる。

　本発明の第５の局面によれば、入力信号制御回路は、アクティブな全オン制御信号が与えられているとき、前段の単位回路からの入力信号を遮断し、入力信号を受け取るための入力端子にオフ電圧を与える。このため、シフトレジスタは、前段の単位回路からの入力信号のレベルにかかわらず、全オン動作をすることができる。

　本発明の第６の局面によれば、第２のクロック信号がその制御端子に与えられることによって第１のトランジスタがオン状態になったとき、リセット信号生成回路は、リセット信号をオフ電圧からオン電圧に急速に立ち上げることができる。

　本発明の第７の局面によれば、全オン動作時および通常動作時に貫通電流が流れず、また全オン制御信号線の負荷が小さなシフトレジスタを含む駆動回路を用いることによって、全オン動作時および通常動作時に貫通電流が流れず、また全オン制御信号線の負荷が小さな表示装置を得ることができる。

　本発明の第８の局面によれば、電源回路をオンしたとき、複数の走査信号線がアクティブになるので、導通したスイッチング素子から表示素子に蓄積された電荷を瞬時に抜くことができる。このため、電源回路をオンしたときに表示部に表示される映像の乱れを、人間の目に感じられなくなるまで低減することができる。

　本発明の第９の局面によれば、電源回路をオンしたとき、複数のデータ信号線に同一の電圧が与えられる。このため、電源回路をオンしたときに表示部に表示される映像の乱れを防止することができる。

　本発明の第１０の局面によれば、電源回路をオフしたとき、複数のスイッチング素子がすべてオフされるので、同一のデータ信号線に接続された表示素子が互いに導通する。この結果、各表示素子の電荷状態がほぼ揃うので、電源回路をオフしたときに表示部に表示される映像の乱れを防止することができる。

　本発明の第１１の局面によれば、電源回路をオフしたとき、複数のスイッチング素子がすべてオンされるので、すべての表示素子が互いに導通し、各表示素子に蓄積された電荷の状態が揃う。このため、さらに表示部に表示される映像の乱れを防止することができる。

　本発明の第１２の局面によれば、電源回路が強制的にオフされた場合でも、全オン動作をさせて、表示部に表示される映像の乱れを防止することができる。

本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１に示すシフトレジスタに含まれる単位回路の回路図である。 図２に示す単位回路の真理値表である。 図１に示すシフトレジスタの通常動作時のタイミングチャートである。 図１に示すシフトレジスタの全オン動作時のタイミングチャートである。 本発明の第２の実施形態に係るシフトレジスタに含まれる単位回路の回路図である。 図６に示す単位回路の真理値表である。 本発明の第３の実施形態に係るシフトレジスタに含まれる単位回路の回路図である。 図８に示す単位回路に含まれる抵抗素子の他の形態を示す回路図である。 図８に示す単位回路を多段接続したシフトレジスタの通常動作時のタイミングチャートである。 本発明の第４の実施形態に係るシフトレジスタに含まれる単位回路の回路図である。 図１０に示す単位回路を多段接続したシフトレジスタの通常動作時のタイミングチャートである。 図１０に示す単位回路を多段接続したシフトレジスタの全オン動作時のタイミングチャートである。 図１に示すシフトレジスタを備えた液晶表示装置の構成を示すブロック図である。 図１に示すシフトレジスタを備えた他の液晶表示装置の構成を示すブロック図である。 図１５に示す液晶表示装置のタイミングチャートである。 図１に示すシフトレジスタを備えたさらに他の液晶表示装置の構成を示すブロック図である。 図１６に示す液晶表示装置の電源投入時のタイミングチャートである。 図１６に示す液晶表示装置の電源遮断時のタイミングチャートである。 図１６に示す液晶表示装置の電源強制遮断時のタイミングチャートである。 従来のシフトレジスタの構成を示す回路図である。

符号の説明

　１０…シフトレジスタ
　１１、２１、３１、４１…単位回路
　１２…全オン出力信号生成回路
　２２…入力信号制御回路
　３２…リセット生成回路
　１１０、１２０、１３０…液晶表示装置
　１１１、１２１、１３１…表示部
　１１３、１２３、１３３…走査信号線駆動回路
　１１４、１２４、１３４…データ信号線駆動回路
　１３６…電源回路
　１３７…容量素子

＜１．　第１の実施形態＞
　図１は、本発明の第１の実施形態に係るシフトレジスタ１０の構成を示すブロック図である。図１に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮ、第１の出力端子ＯＵＴ１、第２の出力端子ＯＵＴ２および全オン制御端子ＡＯＮ、ＡＯＮＢを有する。以下、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。

　シフトレジスタ１０には外部から、スタートパルスＳＴ、２相のクロック信号ＣＫ１、ＣＫ２および全オン制御信号ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）が供給される。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫと偶数段目（偶数にはゼロも含まれる、以下同じ）の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路１１のクロック端子ＣＫＢと偶数段目の単位回路１１のクロック端子ＣＫに与えられる。全オン制御信号ＡＯＮ、ＡＯＮＢは、単位回路１１の全オン制御端子ＡＯＮ、ＡＯＮＢにそれぞれ与えられる。単位回路１１の第１の出力信号ＯＵＴ１は、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力され、第２の出力信号ＯＵＴ２は、後段の単位回路１１の入力端子ＩＮに与えられる。

　図２は、シフトレジスタ１０に含まれる単位回路１１の回路図である。図２に示すように、単位回路１１は、同一導電型のトランジスタで構成され、１３個のＮチャネル型トランジスタＴ１～Ｔ７、Ｔ２１～Ｔ２４、Ｔ３１、Ｔ３２と３個の容量Ｃ１～Ｃ３を含んでいる。以下、ゲート端子に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。

　トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、ゲート端子は入力端子ＩＮに接続される。トランジスタＴ１のソース端子は、トランジスタＴ２のゲート端子とトランジスタＴ４のドレイン端子に接続される。以下、この接続点を節点Ｎ１という。トランジスタＴ２のドレイン端子はクロック端子ＣＫに接続され、ソース端子は第１の出力端子ＯＵＴ１とトランジスタＴ３のドレイン端子に接続される。トランジスタＴ３、Ｔ４のソース端子は接地される。

　トランジスタＴ２３のドレイン端子はトランジスタＴ３のゲート端子に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。トランジスタＴ２１のドレイン端子には電源電圧ＶＤＤが与えられ、ゲート端子は全オン制御端子ＡＯＮに接続される。トランジスタ２１のソース端子は、トランジスタＴ２２のドレイン端子に接続され、トランジスタＴ２２のソース端子はトランジスタＴ２３のドレイン端子とトランジスタＴ３のゲート端子とに接続される。トランジスタＴ２４のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子は第１の出力端子ＯＵＴ１に接続され、ゲート端子は全オン制御端子ＡＯＮに接続される。

　トランジスタＴ３１のゲート端子は節点Ｎ１に接続され、ドレイン端子はクロック端子ＣＫに接続され、ソース端子はトランジスタＴ３２のドレイン端子に接続される。トランジスタＴ３２のゲート端子は節点Ｎ２に接続され、ソース端子は接地される。また、トランジスタＴ３１のソース端子とトランジスタＴ３２のドレイン端子との接続点は、第２の出力端子ＯＵＴ２に接続される。

　トランジスタＴ５のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ５のソース端子はトランジスタＴ６のドレイン端子に接続される。トランジスタＴ６のソース端子はトランジスタＴ７のドレイン端子に接続され、トランジスタＴ７のソース端子は接地される。トランジスタＴ５～Ｔ７のゲート端子は、それぞれ、クロック端子ＣＫ、ＣＫＢおよび入力端子ＩＮに接続される。トランジスタＴ６、Ｔ７の接続点は、トランジスタＴ４、Ｔ３２のゲート端子にも接続される。以下、この接続点を節点Ｎ２といい、トランジスタＴ５、Ｔ６の接続点を節点Ｎ３という。

　容量Ｃ１～Ｃ３は、容量素子で構成される。容量Ｃ１はトランジスタＴ２のゲート端子とソース端子の間に設けられ、容量Ｃ２は節点Ｎ３と接地端子との間に設けられ、容量Ｃ３は節点Ｎ２と接地端子との間に設けられる。容量Ｃ１はブートストラップ容量として機能し、容量Ｃ２、Ｃ３はチャージポンプ容量として機能する。以下、容量Ｃ２、Ｃ３の容量値は等しいとする。

　トランジスタＴ２１は、全オン制御信号ＡＯＮがハイレベルのとき、（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ２１の閾値電圧）をトランジスタＴ３２のゲート端子に与えてトランジスタＴ３２をオン状態にするリセット信号を出力する。全オン制御信号ＡＯＮがハイレベルのとき、全オン制御信号ＡＯＮＢがローレベルになるので、トランジスタＴ２２はオフ状態になり、トランジスタＴ３のゲート端子に与えられるべきリセット信号を遮断する。トランジスタＴ２３は、そのゲート端子に全オン制御信号ＡＯＮが与えられるので、トランジスタＴ３のゲート端子にオフ電圧を与えて、トランジスタＴ３を強制的にオフ状態にする。一方、トランジスタＴ２４は、全オン制御信号ＡＯＮがハイレベルであるとき、第１の出力端子ＯＵＴ１にハイレベルの第１の出力信号ＯＵＴ１を出力する。

　単位回路１１では、トランジスタＴ５～Ｔ７と容量Ｃ２、Ｃ３はリセット信号生成回路を形成し、トランジスタＴ２１～Ｔ２４はそれぞれ、リセット信号出力トランジスタ、リセット信号遮断トランジスタ、オフ電圧供給トランジスタ、全オン出力信号生成回路１２として機能し、トランジスタＴ４はディスチャージ回路として機能する。また、トランジスタＴ２、Ｔ３１、２４はそれぞれ第１、第２および第３の出力制御トランジスタとして機能し、トランジスタＴ３、Ｔ３２はそれぞれ第１および第２の出力リセットトランジスタとして機能する。トランジスタＴ２とトランジスタＴ３とは第１の出力信号生成回路として機能し、トランジスタＴ３１とトランジスタＴ３２とは第２の出力信号生成回路として機能する。

　図３は、シフトレジスタ１０の動作を示す真理値表である。この真理値表でＨはハイレベルを、Ｌはローレベルをそれぞれ表している。なお、この真理値表は簡易的なものであるため、真理値表のＨには、電源電圧ＶＤＤよりもトランジスタの閾値電圧だけ小さくなる場合も含まれている。図３に示すように、シフトレジスタ１０は、ハイレベルの出力信号を１つずつ順に出力する通常動作の他に、すべての第１の出力端子ＯＵＴ１にハイレベルの第１の出力信号ＯＵＴ１を同時に出力し、すべての第２の出力端子ＯＵＴ２にローレベルの第２の出力信号ＯＵＴ２を同時に出力する全オン動作をする。以下、クロック信号ＣＫ１、ＣＫ２を含め、シフトレジスタ１０の内部の信号と入出力信号の電位は、特に断らない限り、ハイレベルのときにはＶＤＤ、ローレベルのときにはＶＳＳ（ゼロ）であるとする。

　全オン動作時には、入力端子ＩＮにローレベルの入力信号ＩＮが、全オン制御端子ＡＯＮにハイレベルの全オン制御信号ＡＯＮが、全オン制御端子ＡＯＮＢにローレベルの全オン制御信号ＡＯＮＢがそれぞれ入力されると、クロック信号ＣＫ、ＣＫＢのレベルにかかわらず、節点Ｎ１の電位はローレベルになり、節点Ｎ２の電位はハイレベルになる。その結果、単位回路１１の第１の出力端子ＯＵＴ１にはハイレベルの第１の出力信号ＯＵＴ１が出力されるとともに、第２の出力端子ＯＵＴ２にはローレベルの第２の出力信号ＯＵＴ２が出力される。

　一方、入力端子ＩＮにハイレベルの入力信号ＩＮが入力されるとともに、全オン制御端子ＡＯＮにハイレベルの全オン制御信号ＡＯＮが、全オン制御端子ＡＯＮＢにローレベルの全オン制御信号ＡＯＮＢがそれぞれ入力された場合には、トランジスタＴ２１、Ｔ７はオン状態となる。この場合、トランジスタＴ２１、Ｔ７に貫通電流が流れるので、禁止モードにされている。なお、入力端子ＩＮには、シフトレジスタ１０が誤動作しない限り、ローレベルである前段の第２の出力信号ＯＵＴ２が入力される。したがって、ハイレベルの入力信号ＩＮが入力されるのは、初段の単位回路１１に外部からハイレベルのスタートパルスＳＴが入力される場合である。

　次に、通常動作時の場合について説明する。通常動作時には、全オン動作時とは逆に、全オン制御端子ＡＯＮにローレベルの全オン制御信号ＡＯＮが、全オン制御端子ＡＯＮＢにハイレベルの全オン制御信号ＡＯＮＢがそれぞれ入力される。入力信号ＩＮがハイレベルのときには、第１の出力信号ＯＵＴ１および第２の出力信号ＯＵＴ２としてクロック信号ＣＫと同じレベルの信号が出力される。なお、入力信号ＩＮ、クロック信号ＣＫ、ＣＫＢがすべてハイレベルのときには、トランジスタＴ５、Ｔ６、Ｔ７はすべてオン状態になるので、トランジスタＴ５、Ｔ６、Ｔ７に貫通電流が流れる。このため、入力信号ＩＮ、クロック信号ＣＫ、ＣＫＢがすべてハイレベルのモードは禁止モードにされている。

　また、入力信号ＩＮがローレベルのときに、クロック信号ＣＫがローレベルであれば、節点Ｎ１、Ｎ２の電位とは関係なく、第１および第２の出力信号ＯＵＴ１、ＯＵＴ２はローレベルになる。入力信号ＩＮがローレベルのときに、節点Ｎ２の電位をＶＤＤに、節点Ｎ１の電位をＶＳＳにすれば、第１の出力信号ＯＵＴ１および第２の出力信号ＯＵＴ２はいずれもローベルになる。逆に、節点Ｎ２の電位をＶＳＳに、節点Ｎ１の電位をＶＤＤにすれば、第１の出力信号ＯＵＴ１および第２の出力信号ＯＵＴ２としてクロック信号ＣＫが出力される。なお、入力信号がローレベルで、クロック信号ＣＫ、ＣＫＢがいずれもハイレベルの場合、第１の出力信号ＯＵＴ１および第２の出力信号ＯＵＴ２はともにローレベルになる。このモードは、クロック信号を停止させる場合に使用される。

　タイミングチャートを用いて通常動作を説明する。図４は、期間ｔ０～ｔｎ＋１におけるシフトレジスタ１０の通常動作時のタイミングチャートである。図４において、期間ｔ０～ｔｎ＋１はそれぞれ前半と後半に分けられ、また通常動作の期間中、全オン制御信号ＡＯＮはローレベル、全オン制御信号ＡＯＮＢはハイレベルである。

　スタートパルスＳＴは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ１は期間ｔｏｄ（ｏｄは奇数；以下、奇数期間という）の前半でハイレベルになり、クロック信号ＣＫ２は期間ｔｅｖ（ｅｖは偶数；以下、偶数期間という）の前半でハイレベルになる。それ以外のときには、これら３つの信号はローレベルになる。このようにクロック信号ＣＫ１、ＣＫ２は、ハイレベル期間が重複しないという性質を有する。

　図４に示すように、入力信号ＩＮとしてスタートパルスＳＴが与えられたとき、１段目の単位回路１１（以下、単位回路ＳＲ１という）は、以下のように動作する。単位回路ＳＲ１では、入力信号ＩＮは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫは奇数期間の前半でハイレベルになり、クロック信号ＣＫＢは偶数期間の前半でハイレベルになる。

　期間ｔ０より前では、スタートパルスＳＴはローレベルであるので、トランジスタＴ１、Ｔ７はオフ状態である。このとき、節点Ｎ２、Ｎ３の電位はＶＤＤであるので（理由は後述）、トランジスタＴ３、Ｔ４はオン状態である。したがって、節点Ｎ１と第１の出力端子ＯＵＴ１の電位はＶＳＳであり、トランジスタＴ２はオフ状態である。この時点では、容量Ｃ１には電荷が蓄積されておらず、容量Ｃ２、Ｃ３には電源電圧ＶＤＤに応じた電荷が蓄積されている。

　期間ｔ０の前半では、スタートパルスＳＴとクロック信号ＣＫＢがハイレベルになるので、トランジスタＴ１、Ｔ６、Ｔ７はオン状態になる。このため、容量Ｃ２、Ｃ３に蓄積されていた電荷は放電され、節点Ｎ２、Ｎ３の電位はＶＳＳになり、トランジスタＴ３、Ｔ４、Ｔ３２はオフ状態になる。また、トランジスタＴ１がオン状態になると、節点Ｎ１の電位は（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になり、トランジスタＴ２、Ｔ３１はオン状態になる。このとき、クロック信号ＣＫはローレベルであるので、第１の出力信号ＯＵＴ１および第２の出力信号ＯＵＴ２はいずれもローレベルのままである。このため、容量Ｃ１には、トランジスタＴ２のゲート－ソース間の電位差（ＶＤＤ－Ｖｔｈ）に応じた電荷が蓄積される。

　期間ｔ０の後半では、スタートパルスＳＴとクロック信号ＣＫＢがローレベルになるので、トランジスタＴ１、Ｔ６、Ｔ７はオフ状態になる。トランジスタＴ１がオフ状態になると、節点Ｎ１はフローティング状態になるが、節点Ｎ１の電位は容量Ｃ１によって（ＶＤＤ－Ｖｔｈ）に保持される。

　期間ｔ１の前半では、クロック信号ＣＫがハイレベルになる。このとき、トランジスタＴ２、Ｔ３１はオン状態であるので、第１の出力信号ＯＵＴ１、第２の出力信号ＯＵＴ２はいずれもハイレベルになる。節点Ｎ１はフローティング状態であり、節点Ｎ１とトランジスタＴ２のソース端子は電位差（ＶＤＤ－Ｖｔｈ）を保持した容量Ｃ１を介して接続されている。トランジスタＴ２のソース端子の電位がＶＳＳからＶＤＤに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。このため、最大電圧がＶＤＤであるクロック信号ＣＫはトランジスタＴ２を電圧降下なく通過し、第１の出力端子ＯＵＴ１からはクロック信号ＣＫがそのままの電圧レベルで出力される。また、第２の出力端子ＯＵＴ２からは、トランジスタＴ３１のソース端子の電位（ＶＤＤ－Ｖｔｈ）が出力される。

　クロック信号ＣＫがハイレベルになると、トランジスタＴ５はオン状態になる。このとき、トランジスタＴ６はオフ状態であるので、節点Ｎ３の電位はＶＤＤになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。

　期間ｔ１の後半では、クロック信号ＣＫがローレベルになる。このときトランジスタＴ２、Ｔ３１はオン状態であるので、第１の出力信号ＯＵＴ１および第２の出力信号ＯＵＴ２もローレベルになり、節点Ｎ１の電位は（ＶＤＤ－Ｖｔｈ）に戻る。また、トランジスタＴ５はオフ状態になる。期間ｔ１の終端では、節点Ｎ２の電位はＶＳＳであり、節点Ｎ３の電位はＶＤＤである。

　期間ｔ２の前半では、クロック信号ＣＫＢがハイレベルになるので、トランジスタＴ６はオン状態になる。このとき、容量Ｃ２に蓄積されていた電荷の一部が容量Ｃ３に移動し、節点Ｎ２の電位は上昇する。容量Ｃ２、Ｃ３の容量値が等しい場合、節点Ｎ２、Ｎ３は等電位になり、節点Ｎ２の電位はＶＤＤ／２まで上昇する。容量Ｃ２、Ｃ３の容量値を決定するときには、この時点での節点Ｎ２の電位がトランジスタＴ３、Ｔ４の閾値電圧よりも高くなるように決定される。このため、期間ｔ２の前半で、トランジスタＴ３、Ｔ４、Ｔ３２はオン状態になり、節点Ｎ１、第１の出力端子ＯＵＴ１および第２の出力端子ＯＵＴ２の電位はＶＳＳになる。

　これ以降、単位回路ＳＲ１内のリセット信号生成回路は、以下のように動作する。奇数期間の前半では、クロック信号ＣＫはハイレベル、クロック信号ＣＫＢはローレベルになるので、トランジスタＴ５はオン状態、トランジスタＴ６はオフ状態になる。このとき、節点Ｎ３の電位はＶＤＤになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。一方、偶数期間の前半では、クロック信号ＣＫはローレベル、クロック信号ＣＫＢはハイレベルになるので、トランジスタＴ５はオフ状態、トランジスタＴ６はオン状態になる。このとき、容量Ｃ２に蓄積されていた電荷の一部が容量Ｃ３に移動し、節点Ｎ２の電位は上昇する。容量Ｃ２、Ｃ３の容量値が等しい場合、節点Ｎ２の電位は、段階的に上昇して最終的にはＶＤＤに到達する。

　この結果、図４に示すように、単位回路ＳＲ１内の節点Ｎ１の電位（ＳＲ１＿Ｎ１と記載；以下同じ）は、期間ｔ０と、期間ｔ１の後半では（ＶＤＤ－Ｖｔｈ）になり、期間ｔ１の前半ではＶＤＤよりも高いレベルになり、それ以外ではＶＳＳになる。単位回路ＳＲ１内の節点Ｎ２の電位は、期間ｔ０と期間ｔ１ではＶＳＳになり、期間ｔ２以降では段階的に上昇して最終的にはＶＤＤになる。単位回路ＳＲ１の第１の出力信号ＯＵＴ１（シフトレジスタ１０の出力信号ＳＲＯＵＴ１）、および第２の出力信号ＯＵＴ２は、期間ｔ１の前半ではハイレベル、それ以外ではローレベルになる。

　同様に、ｉ段目（ｉは１以上ｎ以下の整数）の単位回路１１の第１の出力信号ＯＵＴ１ｉ（シフトレジスタ１０の出力信号ＳＲＯＵＴｉ）、および第２の出力信号ＯＵＴ２ｉは、期間ｔｉの前半ではハイレベル、それ以外ではローレベルになる。このようにシフトレジスタ１０は、２相のクロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にハイレベルにする。なお、通常動作の場合、上述のように、ｉ段目の単位回路１１の第１の出力信号ＳＲＯＵＴｉと第２の出力信号ＯＵＴ２ｉとは、同じ期間に同じレベルで出力される信号である。このため、図４には、ｉ段目の単位回路１１の第１の出力信号ＳＲＯＵＴ１ｉと第２の出力信号ＯＵＴ２ｉとをまとめてＳＲＯＵＴｉと表している。

　次に、タイミングチャートを用いて全オン動作を説明する。図５は、全オン動作時のシフトレジスタ１０のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。この場合、トランジスタＴ１、Ｔ７のゲート端子に入力される入力信号ＩＮがローレベルであるため、トランジスタＴ１、Ｔ７はオフ状態を保持している。また、全オン制御端子ＡＯＮによってトランジスタＴ２１がオン状態になるので、節点Ｎ２の電位は（ＶＤＤ－Ｖｔｈ）になる。

　また、節点Ｎ２の電位（ＶＤＤ－Ｖｔｈ）は、トランジスタＴ４のゲート端子に与えられるので、トランジスタＴ４はオン状態になり、節点Ｎ１の電位はＶＳＳになる。つまり、クロック信号ＣＫ、ＣＫＢのレベルにかかわらず、節点Ｎ１の電位はＶＳＳ、節点Ｎ２の電位は（ＶＤＤ－Ｖｔｈ）になる。そこで、図５では、期間ｔ０～ｔｎ＋１に渡ってクロック信号ＣＫ、ＣＫＢのレベルをローレベルにする。

　節点Ｎ２の電位が（ＶＤＤ－Ｖｔｈ）になると、トランジスタＴ３２はオン状態になる。このため、第２の出力端子ＯＵＴ２から、レベルがＶＳＳの第２の出力信号ＯＵＴ２が出力される。一方、節点Ｎ１の電位がＶＳＳになると、トランジスタＴ２、Ｔ３１がオフ状態になる。このとき、トランジスタ２４のゲート端子にハイレベルの全オン制御信号ＡＯＮが与えられているので、トランジスタＴ２４はオン状態になる。したがって、第１の出力端子ＯＵＴ１から、レベルが（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ２４の閾値電圧）の第１の出力信号ＯＵＴ１が出力される。

　また、ローレベルの全オン制御信号ＡＯＮＢがトランジスタＴ２２のゲート端子に与えられるので、トランジスタＴ２２はオフ状態になる。したがって、節点Ｎ２の電位（ＶＤＤ－ｖｔｈ）は、トランジスタＴ３のゲート端子に与えられない。一方、ハイレベルの全オン制御信号ＡＯＮがトランジスタＴ２３のゲート端子に与えられるので、トランジスタＴ２３はオン状態になる。その結果、トランジスタＴ３のゲート端子に電位ＶＳＳが与えられ、トランジスタＴ３はオフ状態になる。

　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、第１の出力端子ＯＵＴ１からはハイレベル（ＶＤＤ－Ｖｔｈ）の第１の出力信号ＯＵＴ１が出力され、第２の出力端子ＯＵＴ２からはローレベルＶＳＳの第２の出力信号ＯＵＴ２が出力される。

　つまり、１段目の単位回路ＳＲ１の第１の出力端子ＯＵＴ１からは常にハイレベルの出力信号ＳＲＯＵＴ１が出力され、第２の出力端子ＯＵＴ２からは常にローレベルの出力信号ＯＵＴ２１が出力される。また、２段目の単位回路ＳＲ２の第１の出力端子ＯＵＴ１からは常にハイレベルの出力信号ＳＲＯＵＴ２が出力され、第２の出力端子ＯＵＴ２からは常にローレベルの出力信号ＯＵＴ２２が出力される。同様に、ｉ段目の単位回路ＳＲｉの第１の出力端子ＯＵＴ１からは常にハイレベルの出力信号ＳＲＯＵＴｉが出力され、第２の出力端子ＯＵＴ２からは常にローレベルの出力信号ＯＵＴ２ｉが出力される。

　次に、本実施形態に係るシフトレジスタ１０の効果について説明する。シフトレジスタ１０が全オン動作するときに、トランジスタＴ３はオフ状態なので、トランジスタＴ２４、Ｔ３に貫通電流が流れることはない。また、クロック端子ＣＫに与えられるクロック信号ＣＫがローレベルになっても、トランジスタＴ２はオフ状態なので、トランジスタＴ２４、Ｔ２に貫通電流が流れることはない。このため、シフトレジスタ１０の消費電力を抑えることができる。

　全オン制御端子ＡＯＮ、ＡＯＮＢは、トランジスタＴ２１～２４のゲート端子に接続されているだけで、第１の出力端子ＯＵＴ１を介して外部の機器には接続されていない。したがって、全オン動作時に全オン制御信号線の負荷を小さくすることができる。

　単位回路１１から外部への第１の出力信号ＯＵＴ１と、後段の単位回路１１の入力信号となる第２の出力信号ＯＵＴ２を分離して出力することができるので、全オン動作時に、第１の出力信号ＯＵＴ１と第２の出力信号ＯＵＴ２のレベルを変えることができる。またシフトレジスタ１０は、クロック信号ＣＫ、ＣＫＢに影響されることなく全オン動作をすることができる。

　また、通常動作時に、トランジスタＴ３がオン状態になると、トランジスタＴ２のソース端子とゲート端子に同じオフ電圧が与えられる。このとき、電源回路がノイズの影響を受けてオフ電圧の電圧値が変動しても、トランジスタＴ２のソース端子とゲート端子との間に電位差が生じないので、トランジスタＴ２がオン状態になることはない。したがって、トランジスタＴ２、Ｔ３に貫通電流が流れることはない。

　次に、シフトレジスタ１０の単位回路１１とは異なる単位回路を備えたシフトレジスタの第２の実施形態～第４の実施形態について説明する。

＜２．　第２の実施形態＞
　本発明の第２の実施形態に係るシフトレジスタの構成は、シフトレジスタ１０と同じであるため、そのブロック図および説明を省略する。

　図６は、シフトレジスタに含まれる単位回路２１の回路図である。単位回路２１の構成要素のうち、図２に示す単位回路１１の構成要素に対応する構成要素には同じ参照符号を付して、その説明を省略する。単位回路２１は、単位回路１１に設けられた２つの入力回路となるトランジスタＴ１、Ｔ７のゲート端子に、入力信号制御回路２２の出力端子が接続される。

　入力信号制御回路２２は、２つのＮチャネル型トランジスタＴ４１、Ｔ４２を含み、トランジスタＴ４１のドレイン端子は入力端子ＩＮに、ゲート端子は全オン制御端子ＡＯＮＢ端子にそれぞれ接続される。また、トランジスタＴ４２のゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。入力信号制御回路２２の出力端子であるトランジスタＴ４１のソース端子およびトランジスタＴ４２のドレイン端子はいずれも、トランジスタＴ１、Ｔ７のゲート端子に接続される。

　入力信号制御回路２２の動作について説明する。通常動作時には、全オン制御信号ＡＯＮはローレベルであり、全オン制御信号ＡＯＮＢはハイレベルになるので、トランジスタＴ４１はオン状態になり、トランジスタＴ４２はオフ状態になる。このため、トランジスタＴ４１のドレイン端子に接続された入力端子ＩＮに、前段の単位回路２１の第２の出力端子ＯＵＴ２から第２の出力信号ＯＵＴ２が入力信号ＩＮとして入力されると、トランジスタＴ７のゲート端子に、前段の単位回路２１の第２の出力信号ＯＵＴ２が与えられる。その結果、トランジスタＴ１、Ｔ７は、入力端子ＩＮに与えられる入力信号ＩＮのレベルによって、オン状態またはオフ状態になる。

　一方、全オン動作時には、全オン制御信号ＡＯＮはハイレベルになり、全オン制御信号ＡＯＮＢはローレベルになる。したがって、入力信号制御回路２２では、通常動作時とは逆に、トランジスタＴ４１はオフ状態になり、トランジスタＴ４２はオン状態になる。したがって、トランジスタＴ１、Ｔ７のゲート端子には常にＶＳＳが与えられるので、入力信号ＩＮのレベルにかかわらず、トランジスタＴ１、Ｔ７はオフ状態を保つ。

　図７は、シフトレジスタの動作を示す真理値表である。上述の説明からわかるように、全オン動作時には、入力端子ＩＮに与えられる入力信号ＩＮのレベルにかかわらず、トランジスタＴ１、Ｔ７はオフ状態を保つので、節点Ｎ１の電位はＶＳＳ、節点Ｎ２の電位はＶＤＤになる。このとき、トランジスタＴ２４はオン状態になるので、第１の出力端子ＯＵＴ１からレベルが（ＶＤＤ－Ｖｔｈ）の第１の出力信号ＯＵＴ１が出力される。また、トランジスタＴ３２もオン状態になるので、第２の出力端子ＯＵＴ２からレベルがＶＳＳの出力信号ＯＵＴ２が出力される。このように、単位回路１１とは異なり、入力信号ＩＮがハイレベルの場合にもトランジスタＴ２１、Ｔ７に貫通電流が流れないので、入力信号ＩＮがハイレベルのモードを禁止モードにする必要はない。

　なお、通常動作時の真理値表は、図３の通常動作時の真理値表と同一であるので、その説明を省略する。また、通常動作時および全オン動作時のシフトレジスタのタイミングチャートも、第１の実施形態の場合と同一であるため、タイミングチャートおよびその説明を省略する。

　本実施形態に係るシフトレジスタは、トランジスタＴ１、Ｔ７のゲート端子ＩＮに入力信号制御回路２２が接続されることによって、入力信号ＩＮのレベルにかかわらず全オン動作をすることができる。

＜３．　第３の実施形態＞
　本発明の第３の実施形態に係るシフトレジスタの構成は、シフトレジスタ１０と同じであるため、そのブロック図および説明を省略する。

　図８は、シフトレジスタに含まれる単位回路３１の回路図である。単位回路３１の構成要素のうち、図２に示す単位回路１１の構成要素に対応する構成要素には同じ参照符号を付して、その説明を省略する。単位回路３１は、単位回路１１に設けられたリセット信号生成回路の構成が一部異なるリセット信号生成回路３２を備える。

　リセット信号生成回路３２には、図１のリセット生成回路と異なり、トランジスタＴ５の代わりに抵抗素子Ｒ１が設けられ、また容量素子Ｃ２が取りはずされている。このため、リセット信号生成回路３２では、クロック信号ＣＫＢがハイレベルになると、トランジスタＴ６はオン状態になり、電源電圧ＶＤＤに応じた電荷が容量Ｃ３に蓄積される。したがって、節点Ｎ２の電位は（ＶＤＤ－Ｖｔｈ）になる。

　つまり、図１のリセット信号生成回路では、クロック信号ＣＫ、ＣＫＢのレベルを交互に変えることによって、容量Ｃ２に蓄積された電荷を容量Ｃ３に移動させ、節点Ｎ２の電位をＶＤＤにまで段階的に上昇させていた。これに対して、リセット信号生成回路３２は、ハイレベルのクロック信号ＣＫＢがトランジスタＴ６のゲート端子に与えられたとき、トランジスタＴ６がオン状態になり、節点Ｎ２の電位は急速に（ＶＤＤ－Ｖｔｈ）まで上昇する。なお、抵抗素子Ｒ１の代わりに、図９に示すような、ドレイン端子とゲート端子を接続したトランジスタを用いてもよい。

　この場合のシフトレジスタの動作を示す真理値表は図３と同じであり、全オン動作時のタイミングチャートは図５と同じであるので、それらの記載および説明を省略する。

　図１０は、単位回路３１を多段接続したシフトレジスタの通常動作時のタイミングチャートである。図４のタイミングチャートと異なり、単位回路ＳＲ１、ＳＲ２…のそれぞれの節点Ｎ２の電位ＳＲ１＿Ｎ２、ＳＲ２＿Ｎ２…が、期間ｔ１、ｔ２…のそれぞれの終端でＶＳＳから（ＶＤＤ－Ｖｔｈ）に急速に立ち上がっている。なお、タイミングチャートの他の部分は、図４と同一であるため、その説明を省略する。

　本実施形態に係るシフトレジスタでは、単位回路３１のリセット信号生成回路３２に含まれるトランジスタの１つを抵抗素子Ｒ１に置き換えることによって、節点Ｎ２の電位がＶＳＳから（ＶＤＤ－Ｖｔｈ）まで急速に立ち上がる。

　＜４．　第４の実施形態＞
　本発明の第４の実施形態に係るシフトレジスタの構成は、シフトレジスタ１０と同じであるため、そのブロック図および説明を省略する。

　図１１は、シフトレジスタに含まれる単位回路４１の回路図である。図１１に示すように、単位回路４１は、単位回路１１に含まれるすべてのＮチャネル型トランジスタをＰチャネル型トランジスタに置き換えた構成になっている。また、図１２は単位回路４１を多段接続したシフトレジスタの通常動作時のタイミングチャートであり、図１３は単位回路４１を多段接続したシフトレジスタの全オン動作時のタイミングチャートである。単位回路４１の構成の詳細および動作は単位回路１１の場合と同様であるので、その説明を省略する。また、本実施形態に係るシフトレジスタの効果は、第１の実施形態に係るシフトレジスタ１０の効果と同一であるため、その記載を省略する。

　なお、この実施形態では、単位回路１１のすべてのＮチャネル型トランジスタをＰチャネル型トランジスタに置き換えた単位回路４１について説明した。しかし、単位回路２１、３１についても同様に、すべてのＮチャネル型トランジスタをＰチャネル型トランジスタに置き換えた単位回路にしてもよい。

＜５．　シフトレジスタを備えた液晶表示装置＞
　上述のシフトレジスタはいずれも、例えば、表示装置や撮像装置の駆動回路などに使用される。図１４は、シフトレジスタ１０を備えた液晶表示装置の構成を示すブロック図である。図１４に示す液晶表示装置１１０は、表示部１１１、表示制御回路１１２、走査信号線駆動回路１１３、およびデータ信号線駆動回路１１４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１１０では、シフトレジスタ１０は走査信号線駆動回路１１３として使用される。

　図１４に示す表示部１１１は、ｎ本の走査信号線Ｇ１～Ｇｎ、ｍ本のデータ信号線Ｓ１～Ｓｍ、および、（ｍ×ｎ）個の表示素子Ｐｉｊを含んでいる（ただし、ｍは２以上の整数、ｊは１以上ｍ以下の整数）。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｍは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、表示素子Ｐｉｊが配置される。このように（ｍ×ｎ）個の表示素子Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された表示素子Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された表示素子Ｐｉｊに共通して接続される。

　液晶表示装置１１０の外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と表示データＤＴが供給される。表示制御回路１１２は、これらの信号に基づき、走査信号線駆動回路１１３に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴおよび全オン制御信号ＧＡＯＮ、ＧＡＯＮＢを出力し、データ信号線駆動回路１１４に対して制御信号ＳＣと表示データＤＴを出力する。

　走査信号線駆動回路１１３は、ｎ段のシフトレジスタ１０によって構成されている。このシフトレジスタ１０に、ローレベルの全オン制御信号ＧＡＯＮとハイレベルの全オン制御信号ＧＡＯＮＢが与えられると、シフトレジスタ１０は通常動作をする。つまり、シフトレジスタ１０は、クロック信号ＣＫ１、ＣＫ２に基づき、順にハイレベルになる出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを出力し、それぞれ走査信号線Ｇ１～Ｇｎに与える。これにより、走査信号線Ｇ１～Ｇｎが１本ずつ順に選択され、１行分の表示素子Ｐｉｊが一括して選択される。

　データ信号線駆動回路１１４は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１～Ｓｍに表示データＤＴに応じた電圧をそれぞれ与える。これにより、表示データＤＴに応じた電圧が選択された１行分の表示素子Ｐｉｊに書き込まれる。このようにして、液晶表示装置１１０は映像を表示する。

　一方、ハイレベルの全ＯＮ制御信号ＧＡＯＮとローレベルの全オン制御信号ＧＡＯＮＢが走査信号線駆動回路１１３に与えられたときには、シフトレジスタ１０は全オン動作をする。このため、走査信号線駆動回路１１３から走査信号線Ｇ１～Ｇｎに、それぞれハイレベルの出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎが同時に与えられ、すべての表示素子Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。

　図１５は、シフトレジスタ１０を備えた他の液晶表示装置１２０の構成を示すブロック図である。図１５に示す液晶表示装置１２０は、表示部１２１、表示制御回路１２２、走査信号線駆動回路１２３、および、データ信号線駆動回路１２４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１２０では、シフトレジスタ１０は、点順次駆動を行うデータ信号線駆動回路１２４に内蔵されて使用される。

　図１５に示す表示部１２１は、図１４に示す表示部１１１と同様の構成を有する。ただし、表示部１２１では、走査信号線の本数がｍ本、データ信号線の本数がｎ本であり、（ｍ×ｎ）個の表示素子Ｐｉｊは行方向にｎ個ずつ、列方向にｍ個ずつ２次元状に配置される。

　表示制御回路１２２は、外部から供給された制御信号と表示データＤＴに基づき、走査信号線駆動回路１２３に対して制御信号ＧＣを出力し、データ信号線駆動回路１２４に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴ、アナログ映像データＡＤＴおよび全オン制御信号ＳＡＯＮ、ＳＡＯＮＢを出力する。走査信号線駆動回路１２３は、制御信号ＧＣに基づき、走査信号線Ｇ１～Ｇｍを１本ずつ順に選択する。

　データ信号線駆動回路１２４は、ｎ段のシフトレジスタ１０とＮチャネル型トランジスタからなるｎ個のサンプリングスイッチＳＷ１～ＳＷｎを含んでいる。サンプリングスイッチＳＷ１～ＳＷｎの一端はデータ信号線Ｓ１～Ｓｎにそれぞれ接続され、他端はアナログ映像データＡＤＴを伝達する映像信号線ＶＳＩＧに接続される。サンプリングスイッチＳＷ１～ＳＷｎであるＮチャネル型トランジスタのゲート端子には、それぞれ、シフトレジスタ１０の出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎが与えられる。

　ローレベルの全オン制御信号ＳＡＯＮとハイレベルの全オン制御信号ＳＡＯＮＢがデータ信号線駆動回路１２４に与えられると、シフトレジスタ１０は通常動作をする。この場合、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎは１つずつ順にハイレベルになるので、サンプリングスイッチＳＷ１～ＳＷｎは１つずつ順にオンされ、アナログ映像データＡＤＴはオンされたサンプリングスイッチに接続されたデータ信号線に与えられる。この結果、走査信号線駆動回路１２３によって選択された１行分の表示素子Ｐｉｊに、アナログ映像データＡＤＴに応じた電圧が１つずつ順に書き込まれる。このようにして、液晶表示装置１２０は映像を表示する。

　一方、ハイレベルの全ＯＮ制御信号ＳＡＯＮとローレベルの全オン制御信号ＳＡＯＮＢがデータ信号線駆動回路１２４に与えられたときには、シフトレジスタ１０は全オン動作をする。このとき、シフトレジスタ１０からハイレベルの出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎがサンプリングスイッチＳＷ１～ＳＷｎのゲート端子のそれぞれに同時に与えられる。この結果、サンプリングスイッチＳＷ１～ＳＷｎは同時にオンし、アナログ映像データＡＤＴがすべてのデータ信号線Ｓ１～Ｓｎに同時に与えられる。これにより、走査信号線駆動回路１２３によって選択された１行分の表示素子Ｐｉｊに、アナログ映像データＡＤＴに応じた電圧が同時に書き込まれる。

　図１６は、液晶表示装置１２０のタイミングチャートである。図１６に示すように、データ信号線駆動回路１２４に含まれるシフトレジスタ１０は、期間ｔ０～ｔｎでは通常動作している。このとき、データ信号線Ｓ１～Ｓｎにハイレベルの出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎがそれぞれ１つずつ順に出力される。期間ｔ（ｎ＋２）では、全オン制御信号ＳＡＯＮがハイレベルになり、シフトレジスタ１０は全オン動作をする。このとき、データ信号線Ｓ１～Ｓｎに、ハイレベルの出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎが同時に出力される。

　シフトレジスタ１０を内蔵する走査信号線駆動回路またはデータ信号線駆動回路を備えた液晶表示装置では、電源回路をオンしたとき、オフしたとき、および強制的にオフしたときにそれぞれ映像の乱れが生じる場合がある。しかし、走査信号線駆動回路またはデータ信号線駆動回路に含まれるシフトレジスタを全オン動作させることによって、映像の乱れを人間の目にわからなくなる程度まで抑えることができる。以下、それぞれの場合について説明する。

　＜６．　電源回路をオンしたときの液晶表示装置の動作＞
　図１７は、さらに他の液晶表示装置１３０の構成を示すブロック図である。図１７に示す液晶表示装置１３０は、表示部１３１、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４を備えたアクティブマトリクス型の表示装置である。走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、シフトレジスタ１０を内蔵し、液晶表示装置１３０は点順次駆動によって駆動される。また、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、電源電圧ＶＨ、ＶＬを供給する電源回路１３６に接続されており、電源回路１３６の端子と接地端子との間には、容量素子１３７が設けられている。

　表示部１３１は、ｎ本の走査信号線Ｇ１～Ｇｎ、ｎ本のデータ信号線Ｓ１～Ｓｎ、および、（ｎ×ｎ）個の表示素子Ｐｉｊを含んでいる。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｎは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、表示素子Ｐｉｊが配置される。このように（ｎ×ｎ）個の表示素子Ｐｉｊは、行方向、列方向ともにｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された表示素子Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された表示素子Ｐｉｊに共通して接続される。

　表示素子Ｐｉｊにはスイッチング素子としてのＴＦＴ１３５が設けられている。ＴＦＴ１３５のゲート電極は走査信号線Ｇ１～Ｇｎに接続され、ドレイン電極は画素電極Ｅｐに接続される。画素電極Ｅｐと対向して共通電極Ｅｃが設けられ、画素電極Ｅｐと共通電極Ｅｃとによって液晶容量が形成される。また、画素電極Ｅｐが設けられた基板上には補助電極Ｅｓも設けられており、画素電極Ｅｐと補助電極Ｅｓとによって補助容量が形成される。補助電極Ｅｓは補助電極駆動信号線Ｃｓに接続され、補助電極駆動信号線Ｃｓは走査信号線駆動回路１３３または外部回路に接続される。

　走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、いずれもｎ段のシフトレジスタ１０で構成される。走査信号線駆動回路１３３には、クロック信号ＧＣＫ１、ＧＣＫ２、スタートパルスＧＳＴおよび全オン制御信号ＧＡＯＮが与えられ、データ信号線駆動回路１３４には、クロック信号ＳＣＫ１、ＳＣＫ２、スタートパルスＳＳＴおよび全オン制御信号ＳＡＯＮが与えられる。走査信号線駆動回路１３３およびデータ信号線駆動回路１３４の動作は、それぞれ液晶表示装置１１０の走査信号線駆動回路１１３、液晶表示装置１２０のデータ信号線駆動回路１２４の動作と同じであるため、その説明を省略する。

　このような構成の液晶表示装置１３０の電源回路１３６をオンしたとき、オンした直後に表示部１３１に表示される映像が乱れることがある。これは、以下の理由によるものと考えられる。電源回路１３６をオンした直後には、電源電圧ＶＨ、ＶＬが十分なレベルまで立ち上がっていない。その結果、液晶表示装置１３０のロジック制御が正常に行われず、映像信号線ＶＳＩＧから不要な電荷が表示素子Ｐｉｊに流入したり、対向電極Ｅｃの電位ＣＯＭや、補助電極Ｅｓの電位Ｃｓが不安定化して、対向電極Ｅｃと画素電極Ｅｐとの間に電荷が蓄積されたりすることがその原因であると考えられる。

　そこで、蓄積された電荷を瞬時に抜くことができれば、人間の目には映像の乱れが見えなくなることを利用する。すなわち、電源回路１３６をオンしたときに、すべての表示素子ＰｉｊのＴＦＴ１３５をオン状態にして、蓄積された電荷を瞬時に抜く。このため、電源電圧ＶＨ、ＶＬが十分なレベルまで立ち上がると、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４にそれぞれハイレベル（アクティブ）の全オン制御信号ＧＡＯＮ、ＳＡＯＮを与えて、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４を全オン動作させる。

　図１８は、液晶表示装置１３０の動作を示すタイミングチャートである。図１８に示すように、期間ｔ０の始端で電源回路１３６をオンすると、電源電圧ＶＨ、ＶＬは、期間ｔ０の間に十分なレベルまで立ち上がる。次に、期間ｔ１の始端で全オン制御信号ＧＡＯＮ、ＳＡＯＮをハイレベルにする。このとき、走査信号線駆動回路１３３が全オン動作を開始して、走査信号線Ｇ１～Ｇｎにそれぞれハイレベルの出力信号ＧＯＵＴ１１（１段目の単位回路ＳＲ１の第１の出力信号）～ＧＯＵＴ１ｎ（ｎ段目の単位回路ＳＲｎの第１の出力信号）を与える。このとき、データ信号線駆動回路１３４も全オン動作をして、ハイレベルの出力信号をサンプリングスイッチＳＷ１～ＳＷｎに同時に与える。

　その結果、すべての走査信号線Ｇ１～Ｇｎにハイレベルの出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎがそれぞれ与えられるので、ＴＦＴ１３５はすべてオン状態になる。また、サンプリングスイッチＳＷ１～ＳＷｎもすべてオンし、データ信号線Ｓ１～Ｓｎは映像信号線ＶＳＩＧに接続される。また期間ｔ１の始端で、映像信号線ＶＳＩＧの電位、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをそれぞれローレベルにすることによって、表示素子Ｐｉｊに蓄積された電荷を映像信号線ＶＳＩＧに抜く。

　そして、期間ｔ３の始端で、映像信号線ＶＳＩＧの電位、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをそれぞれ初期電位レベルにして、映像信号線ＶＳＩＧから表示素子Ｐｉｊに初期値の電荷を充電する。初期値の電荷を充電するのは、画素電極Ｅｐがフローティング状態のときに、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓを変化させると、映像が乱れる場合があるからである。期間ｔ３の終端で全オン制御信号ＧＡＯＮ、ＳＡＯＮをローレベルにした後、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４が、期間ｔ５の始端から通常動作を開始し、期間ｔ６の始端からアナログ映像データＡＤＴが映像信号線ＶＳＩＧに伝達されるようにする。

　なお、上述の動作タイミングの説明では、期間ｔ０の始端で電源回路１３６をオンにし、期間ｔ１の始端から全オン動作を開始させたが、期間ｔ０の始端で電源回路１３６をオンにするだけでなく、同時に全オン動作を開始させてもよい。また、図１８には、通常動作時に、対向電極Ｅｃおよび補助電極Ｅｓを交流駆動する場合を示したが、直流駆動してもよい。

　また、電源回路１３６をオンしたときに、シフトレジスタ１０を全オン動作させれば、節点Ｎ２の電位は（ＶＤＤ－Ｖｔｈ）になるので、トランジスタＴ３２はオン状態になる。一方、接点Ｎ１の電位はローレベルになるので、トランジスタＴ２、Ｔ３１はオフ状態になる。また、トランジスタＴ２３のゲート端子にハイレベルの全オン制御信号ＡＯＮが与えられるので、トランジスタＴ２３はオン状態になる。このため、トランジスタＴ３もオフ状態になる。

　次に、全オン動作から通常動作に復帰するとき、全オン制御信号ＡＯＮはローレベルになるので、トランジスタＴ２１、Ｔ２３はオフ状態になる。一方、全オン制御信号ＡＯＮＢはハイレベルになるので、トランジスタＴ２２はオン状態になる。このため、トランジスタＴ３はオン状態となり、第１の出力端子ＯＵＴ１にローレベルの第１の出力信号ＯＵＴ１が出力される。したがって、全オン動作から通常動作に復帰するときに、シフトレジスタ１０の初期化動作を行う必要がない。この結果、シフトレジスタ１０は、初期化動作が不要な分だけ通常動作に早く復帰することができる。また、シフトレジスタ１０の単位回路１１内に初期化回路を設ける必要がないので、シフトレジスタ１０のレイアウト面積を小さくすることができる。なお、図１８の出力信号ＧＯＵＴ２１（１段目の単位回路ＳＲ１の第２の出力信号）～ＧＯＵＴ２ｎ（ｎ段目の単位回路ＳＲｎの第２の出力信号）は、出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎがそれぞれハイレベルになるときにハイレベルになり、それぞれローレベルになるときにローレベルになる。しかし、全オン動作によって出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎがすべてハイレベルになっても、出力信号ＧＯＵＴ２１～ＧＯＵＴ２ｎはいずれもローレベルのままである。

＜７．　電源回路をオフしたときの液晶表示装置の動作＞
　次に、外部からの指示または内部で発生する指示に基づいて、液晶表示装置１３０の電源回路１３６をオフしたときに発生する映像の乱れを抑制する方法について説明する。

　図１９は、液晶表示装置１３０の電源回路１３６をオフする場合のタイミングチャートである。図１９に示すように、期間ｔ０～ｔ２では、全オン制御信号ＧＡＯＮはローレベル（非アクティブ）であるため、走査信号線駆動回路１３３は通常動作をし、それぞれハイレベルの走査信号ＧＯＵＴ１１～ＧＯＵＴ１２を走査信号線Ｇ１～Ｇ２に１つずつ順に与えている。同様に、データ信号線駆動回路１３４も、ハイレベルの出力信号をサンプリングスイッチＳＷ１～ＳＷｎに１つずつ順に与えて、サンプリングスイッチＳＷ１～ＳＷｎを順にオンする。

　期間ｔ３の始端で、液晶表示装置１３０の電源回路１３６をオフする指示が与えられると、ハイレベル（アクティブ）の全オン制御信号ＧＡＯＮが走査信号線駆動回路１３３に与えられる。このため、走査信号線駆動回路１３３は全オン動作を開始し、ハイレベルの出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎをそれぞれ走査信号線Ｇ１～Ｇｎに同時に与える。また、サンプリングスイッチＳＷ１～ＳＷｎはすべてオフしているので、同一のデータ信号線に接続された表示素子Ｐｉｊは互いに導通する。この結果、液晶表示装置１３０がドット反転駆動または走査信号線反転駆動されていれば、同一のデータ信号線に接続された、隣接または近傍の表示素子Ｐｉｊに蓄積された正電荷と負電荷が互いに打消しあう。そして、対向電極Ｅｃの電位ＣＯＭが無電圧状態に向かって移行するとき、すべての表示素子Ｐｉｊ間でほぼ揃った表示状態に移行する。さらに、期間ｔ３の終端で、それまで映像信号線ＶＳＩＧの電位、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをローレベルにして、表示素子Ｐｉｊに蓄積された電荷を映像信号線ＶＳＩＧに抜く。その後、期間ｔ４の終端で全オン動作を終了し、さらに期間ｔ５の終端で電源回路１３６をオフ状態にする。このようにして、電源回路１３６をオフ状態にしたときに表示部１３１に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動を行う液晶表示装置に適用することができる。

　また、期間ｔ３の始端で走査信号線Ｇ１～Ｇｎを同時にハイレベルにするだけでなく、さらに全オン制御信号ＳＡＯＮをハイレベルにすることによって、データ信号線Ｓ１～Ｓｎも同時にハイレベルにしてもよい。この場合には、表示部１３１上のすべての表示素子Ｐｉｊの電荷状態が揃うように放電させることができるので、液晶表示装置１３０の電源回路１３６をオフしたときに表示部１３１に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動だけでなく、データ信号線反転駆動などの交流駆動を行う液晶表示装置に適用することができる。

＜８．　電源回路が強制的にオフされた液晶表示装置の動作＞
　液晶表示装置１３０の表示部１３１に映像が表示されているときに、液晶表示装置１３０の電源回路１３６が強制的にオフ（視聴者が意図しないオフ）された場合について説明する。図２０は、通常動作している液晶表示装置１３０の電源回路１３６が強制的にオフされた場合のタイミングチャートである。この場合、容量素子１３７の一端は電源回路１３６の出力端子に接続され、他端は接地される。

　図２０に示すように、期間ｔ０～ｔ３では、走査信号線駆動回路１３３は通常動作をしている。このとき、全オン制御信号ＧＡＯＮ、ＳＡＯＮはいずれもハイレベル（非アクティブ）である。

　期間ｔ４の始端で電源回路１３６が強制的にオフされると、全オン制御信号ＧＡＯＮ、ＳＡＯＮを同時にローレベル（アクティブ）にする。この結果、走査信号線駆動回路１３３は全オン動作を開始し、走査信号線Ｇ１～Ｇｎにそれぞれハイレベルの出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎを出力する。同様に、データ信号線駆動回路１３４も全オン動作を開始し、データ信号線Ｓ１～Ｓｎにハイレベルの出力信号（図示しない）を出力する。

　しかし、電源回路１３６の出力端子に接続された容量素子１３７のために、電源電圧ＶＨ、ＶＬは瞬時にローレベルにはならず、容量素子１３７によって決まる時定数にしたがって徐々に低下し、期間ｔ４の終端でローレベルになる。したがって、走査信号線駆動回路１３３の出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎ、およびデータ信号線駆動回路１３４の出力信号も電源電圧ＶＨと同様に、ハイレベルから徐々に低下して期間ｔ４の終端でローレベルになる。この場合も、前述の電源回路１３６をオフしたときと同一の効果を生じる。なお、図示しないが、出力信号ＧＯＵＴ２１～ＧＯＵＴ２ｎは、通常動作時にはそれぞれ出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎと同様に変化し、全オン動作時にはすべてローレベルになる。

　本発明は、同一導電型のトランジスタを用いて、２相のクロック信号に基づき動作するシフトレジスタに適用されるものであって、特に、表示装置や撮像装置の駆動回路などに適している。

Claims (12)

1. 　同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、第１および第２のクロック信号からなる２相のクロック信号に基づいて動作するシフトレジスタであって、
   　前記単位回路は、
   　　外部に第１の出力信号を出力するための第１の出力端子と、
   　　後段の単位回路の入力端子に第２の出力信号を出力するための第２の出力端子と、
   　　前記第１の出力端子にオン電圧およびオフ電圧のいずれか一方を前記第１の出力信号として出力する第１の出力信号生成回路と、
   　　前記第２の出力端子にオン電圧およびオフ電圧のいずれか一方を前記第２の出力信号として出力する第２の出力信号生成回路と、
   　　前記第１の出力端子にオン電圧を前記第１の出力信号として出力する全オン出力信号生成回路とを備え、
   　　アクティブな全オン制御信号が前記単位回路に与えられると、前記第１の出力信号生成回路が前記オン電圧の第１の出力信号の出力を停止すると同時に前記全オン出力信号生成回路が前記オン電圧の第１の出力信号を前記第１の出力端子に出力するとともに、前記第２の出力信号生成回路が前記オフ電圧の第２の出力信号を前記第２の出力端子に出力することを特徴とする、シフトレジスタ。
2. 　前記第１の出力信号生成回路は、
   　　一方の導通端子に前記第１のクロック信号が与えられ、他方の導通端子が前記第１の出力端子に接続された第１の出力制御トランジスタと、
   　　一方の導通端子が前記第１の出力制御トランジスタの前記他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられる第１の出力リセットトランジスタとを備え、
   　前記第２の出力信号生成回路は、
   　　一方の導通端子に前記第１のクロック信号が与えられ、他方の導通端子が前記第２の出力端子に接続された第２の出力制御トランジスタと、
   　　一方の導通端子が前記第２の出力制御トランジスタの前記他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第２の出力リセットトランジスタとを備え、
   　前記全オン出力信号生成回路は、
   　　一方の導通端子にオン電圧が与えられ、他方の導通端子に前記第１の出力端子が接続された第３の出力制御トランジスタを備え、
   　前記アクティブな全オン制御信号が前記単位回路に与えられると、前記第１および第２の出力制御トランジスタならびに前記第１の出力リセットトランジスタはその制御端子にオフ電圧を与えられてオフ状態になるとともに、前記第２の出力リセットトランジスタおよび前記第３の出力制御トランジスタは、その制御端子にオン電圧を与えられてオン状態になることを特徴とする、請求項１に記載のシフトレジスタ。
3. 　一方の導通端子にオン電圧が与えられ、制御端子に前記全オン制御信号が与えられ、他方の導通端子の電圧をリセット信号として前記第２の出力リセットトランジスタの制御端子に与えるリセット信号出力トランジスタと、
   　前記リセット信号がオン電圧である間、前記第１および前記第２の出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路と
   をさらに備えることを特徴とする、請求項２に記載のシフトレジスタ。
4. 　前段の単位回路の第２の出力信号がオフ電圧のときにはオン電圧に、前記前段の単位回路の第２の出力信号がオン電圧になるとオフ電圧に変化するリセット信号を生成するリセット信号生成回路と、
   　前記リセット信号がオン電圧である間、前記第１および前記第２の出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路と、
   　制御端子に前記全オン制御信号の反転信号が与えられ、一方の導通端子が前記リセット信号生成回路に接続され、他方の導通端子が前記第１の出力リセットトランジスタの制御端子に接続されたリセット信号遮断トランジスタと、
   　制御端子に前記全オン制御信号が与えられ、一方の導通端子にオフ電圧が与えられ、他方の導通端子が前記第１の出力リセットトランジスタの前記制御端子に接続されたオフ電圧供給トランジスタとをさらに備えることを特徴とする、請求項２に記載のシフトレジスタ。
5. 　前記単位回路は、前記アクティブな全オン制御信号が与えられると、前段の単位回路から与えられる入力信号を遮断し、当該入力信号を受け取るための入力端子にオフ電圧を与える入力信号制御回路をさらに備えることを特徴とする、請求項２に記載のシフトレジスタ。
6. 　前段の単位回路の第２の出力信号がオフ電圧のときにはオン電圧に、前記前段の単位回路の第２の出力信号がオン電圧になるとオフ電圧に変化するリセット信号を生成するリセット信号生成回路と、
   　前記リセット信号がオン電圧である間、前記第１および第２の出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とをさらに備え、
   　前記リセット信号生成回路は、
   　　　一方の端子にオン電圧が与えられた抵抗素子と、
   　　　制御端子に前記第２のクロック信号が与えられ、一方の導通端子が前記抵抗素子の他方の端子に接続された第１のトランジスタと、
   　　　制御端子に前記前段の単位回路からの入力信号が与えられ、一方の導通端子が前記第１のトランジスタの前記他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第２のトランジスタとを含み、
   　　　前記第１のトランジスタと前記第２のトランジスタとの接続点の電圧を前記リセット信号として出力することを特徴とする、請求項２に記載のシフトレジスタ。
7. 　２次元状に配置された複数の表示素子と、請求項１～６のいずれかに記載のシフトレジスタを含む駆動回路とを備え、前記複数の表示素子と前記シフトレジスタとが同一導電型のトランジスタで構成されていることを特徴とする、表示装置。
8. 　表示すべき映像を表示するアクティブマトリックス型の表示装置であって、
   　複数の走査信号線と、前記走査信号線と交差する複数のデータ信号線と、前記走査信号線および前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の表示素子とを含む表示部と、
   　請求項１～６のいずれかに記載のシフトレジスタを含み、前記走査信号線を選択的に活性化する走査信号線駆動回路と、
   　前記表示部に表示すべき映像を表す映像信号を伝達する映像信号線と、
   　前記映像信号線によって伝達された映像信号に基づき前記データ信号線にデータ信号を出力するデータ信号線駆動回路と、
   　前記走査信号線駆動回路および前記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
   　前記電源回路をオンしたとき、アクティブな全オン制御信号を前記走査信号線駆動回路に与えてすべての前記走査信号線をアクティブにすることを特徴とする、表示装置。
9. 　前記データ信号線駆動回路は、請求項１～６のいずれかに記載のシフトレジスタを含み、
   　前記電源回路をオンしたとき、前記アクティブな全オン制御信号を前記データ信号線駆動回路に与えてすべての前記複数のデータ信号線に同一の電圧を与えることを特徴とする、請求項８に記載の表示装置。
10. 　前記データ信号線駆動回路は、請求項１～６のいずれかに記載のシフトレジスタと、前記映像信号線と前記複数のデータ信号線の各々とを接続する複数のスイッチング素子とをさらに含み、
    　前記電源回路をオフしたとき、前記アクティブな全オン制御信号を前記データ信号線駆動回路に与えて前記複数のスイッチング素子をすべてオフすることを特徴とする、請求項８に記載の表示装置。
11. 　前記データ信号線駆動回路は、請求項１～６のいずれかに記載のシフトレジスタと、前記映像信号線と前記複数のデータ信号線の各々とを接続する複数のスイッチング素子とをさらに含み、
    　前記電源回路をオフしたとき、前記アクティブな全オン制御信号を前記データ信号線駆動回路に与えて前記複数のスイッチング素子をすべてオンすることを特徴とする、請求項８に記載の表示装置。
12. 　前記電源回路の出力端子と接地端子との間に容量素子が接続されていることを特徴とする、請求項８に記載の表示装置。

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