CN107507599B - 移位寄存单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供了一种移位寄存单元，包括：输入模块，第一、二输出模块，触发信号输入端，第一、二信号输出端，第一、二时钟端，上拉节点；输入模块，控制端与所述触发信号输入端电连接，输出端与所述上拉节点电连接，用于在所述输入模块的控制端接收到有效信号时，向所述上拉节点提供有效信号。本发明提供的移位寄存单元中配置了第一、第二输出模块，第一、第二输出模块共享同一输入模块的电路，与现有的为每个输出模块单独配置一个输入模块相比，大大减少了电路器件的数量，大大简化了级联的移位寄存单元的电路结构，可以缩小总体电路的面积；解决了以移位寄存单元为基本组成单位的电路占用基板的面积较大，边框较宽放的技术问题。

Description

移位寄存单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，具体而言，本发明涉及一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
TFT(Thin Film Transistor，薄膜晶体管)式显示屏是各类笔记本电脑和台式机上的主流显示设备，该类显示屏上的每个液晶像素点都是由集成在像素点后面的薄膜晶体管来驱动，因此TFT式显示屏也是一类有源矩阵液晶显示设备。
随着液晶显示面板的分辨率越来越高，PPI(Pixels Per Inch，每英寸的像素数目)也越来越高。通常，栅极电路由多个移位寄存单元组成，电路连接复杂，整体栅极驱动电路面积较大，占用显示设备的基板的面积较大，因此不利于显示设备向小型化和低成本的方向发展。随着平板显示技术的发展，窄边框、薄型化和低成本已成为平板显示发展趋势，尤其是对于小尺寸和高分辨率产品，研发栅极驱动电路的简化结构，缩小栅极驱动电路面积已成为亟待解决的技术难题。
发明内容
本发明针对现有技术存在的问题和缺陷，提出一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置，用以解决现有驱动方式造成的边框过大问题、即解决简化栅极驱动电路结构的技术问题。
本发明的实施例根据第一个方面，提供了一种移位寄存单元，包括：输入模块，第一、二输出模块，触发信号输入端，第一、二信号输出端，第一、二时钟端，上拉节点；
所述输入模块，控制端与所述触发信号输入端电连接，输出端与所述上拉节点电连接，用于在所述输入模块的控制端接收到有效信号时，向所述上拉节点提供有效信号；
第一输出模块，控制端、输入端、输出端分别与所述上拉节点、第一时钟端、第一信号输出端电连接，用于在所述上拉节点的有效信号控制下，将第一时钟端与第一信号输出端导通；
第二输出模块，控制端、输入端、输出端分别与所述上拉节点、第二时钟端、第二信号输出端电连接，用于在所述上拉节点的有效信号控制下，将第二时钟端与第二信号输出端导通。
进一步地，所述移位寄存单元，还包括：第一下拉控制模块，第一、二输出下拉模块和第一下拉节点；
第一下拉控制模块，第一控制端、第一输入端、第二输入端、输出端分别与所述上拉节点、第一电平信号端、第二电平信号端、第一下拉节点电连接，用于根据第二电平信号端的有效信号向第一下拉节点提供有效信号；
第一输出下拉模块，第一控制端、输入端、输出端分别与第一下拉节点、第三电平信号端、第一信号输出端电连接，用于在第一下拉节点的有效信号的控制下，将第三电平信号端与第一信号输出端导通；
第二输出下拉模块，第一控制端、输入端、输出端分别与第一下拉节点、第三电平信号端、第二信号输出端电连接，用于在第一下拉节点的有效信号的控制下，将第三电平信号端与第二信号输出端导通。
进一步地，所述移位寄存单元，还包括：
第一下拉控制模块，第二控制端与所述触发信号输入端电连接，还用于在通过第二控制端接收到有效信号时，将第一电平信号端与第一下拉节点导通。
进一步地，所述的移位寄存单元，还包括：
第一上拉节点下拉模块；
第一上拉节点下拉模块，控制端、输入端、输出端分别与第一下拉节点、第一电平信号端、所述上拉节点电连接，用于在所述下拉阶段将第一电平信号端与所述上拉节点导通。
进一步地，所述的移位寄存单元，还包括：第二下拉控制模块和第二下拉节点；
第二下拉控制模块的控制端、第一输入端、第二输入端、输出端分别与所述上拉节点、第一电平信号端、第四电平信号端、第二下拉节点电连接，用于根据第四电平信号端的有效信号向第二下拉节点提供有效信号。
进一步地，所述的移位寄存单元，还包括：第一复位模块和第一复位端。
第一复位模块，控制端、输入端、输出端分别与第一复位端、第一电平信号端、所述上拉节点电连接，用于在第一复位端的有效信号控制下，将第一电平信号端与所述上拉节点导通。
进一步地，所述的移位寄存单元，还包括：输出寄存模块、移位时钟端和移位输出端；
所述输出寄存模块，控制端、输入端、输出端分别与所述上拉节点、移位时钟端和移位输出端电连接，用于在所述上拉节点的有效信号控制下，将所述移位时钟端与移位输出端导通。
进一步地，所述的移位寄存单元，还包括：寄存下拉模块；
所述寄存下拉模块，第一控制端、第二控制端、输入端、输出端分别与第一下拉节点、第二下拉节点、第一电平信号端、所述移位输出端电连接，用于在第一下拉节点或第二下拉节点的有效信号的控制下，将第一电平信号端与所述移位输出端导通。
进一步地，所述的移位寄存单元，还包括：第三至K输出模块、第三至K时钟端、第三至K信号输出端和第三至K输出下拉模块；K为大于等于3的自然数；
第三至K输出模块都与所述上拉节点电连接；
第三至K输出下拉模块都与第一下拉节点和第二下拉节点电连接。
较佳地，本发明实施例的移位寄存单元中的第一下拉控制模块，包括：第四、第五、第六、第七以及第九晶体管；
第六晶体管的栅极与所述上拉节点电连接；第七晶体管的栅极与所述触发信号输入端电连接；第六晶体管和第七晶体管的第一极都与第一电平信号端电连接，第六晶体管和第七晶体管的第二极都与第一下拉节点电连接；
第四晶体管的第二极、第五晶体管的栅极和第九晶体管的第一极电连接；
第五晶体管的第二极和第九晶体管的第二极电连接；第五晶体管的第一极与下拉节点电连接；第四晶体管的栅极和第一极分别与所述上拉节点、第一电平信号端电连接。
较佳地，所述的移位寄存单元，包括输出下拉模块，具体包括：第十三至十四晶体管；
第十三晶体管的栅极、第一极、第二极分别与第一下拉节点、第三电平信号端、信号输出端电连接；
第十四晶体管的栅极、第一极、第二极分别与第二下拉节点、第三电平信号端、信号输出端电连接。
本发明的实施例根据第二个方面，提供了一种栅极驱动电路，包括本发明实施例第一个方面提供的上述任意一项所述的移位寄存单元。
具体地，所述的栅极驱动电路，第n个移位寄存单元的输入端与第n-1个移位寄存单元的移位输出端相连；第n个移位寄存单元的第一复位端与第n+2个移位寄存单元的移位输出端相连；n为大于1的自然数。
本发明的实施例根据第三个方面，提供一种显示装置，该显示装置包括本发明实施例上述第一方面中任一项所述的移位寄存单元。
本发明的实施例根据第四个方面，提供一种移位寄存单元的驱动方法，包括：
所述移位寄存单元中的输入模块通过所述输入模块的控制端接收到源自所述移位寄存单元的触发信号输入端的有效信号时，向所述上拉节点提供有效信号；
所述移位寄存单元中的第一输出模块，通过第一输出模块的控制端接收到所述上拉节点的有效信号时，将所述移位寄存单元中分别与第一输出模块电连接的第一时钟端与第一信号输出端导通；
所述移位寄存单元中的第二输出模块，通过第二输出模块的控制端接收到所述上拉节点的有效信号时，将所述移位寄存单元中分别与第二输出模块电连接的第二时钟端与第二信号输出端导通。
较佳地，所述的驱动方法，其特征在于，还包括：
所述移位寄存单元中的第一下拉控制模块、第二下拉控制模块分别在第二电平信号端和第四电平信号端交替输出有效信号时，向所述移位寄存单元中的第一下拉节点、第二下拉节点提供有效信号，使得所述移位寄存单元的第一输出下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将所述移位寄存单元的第三电平信号端与第一信号输出端导通，并使得所述移位寄存单元的第二输出下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将第三电平信号端与第二信号输出端导通。
较佳地，所述的驱动方法，还包括：
在所述移位寄存单元中的第一输出模块和第二输出模块的控制端都接收到有效信号时，所述移位寄存单元中的第一时钟端、第二时钟端分别向第一输出模块的输入端、第二输出模块的输入端提供上升沿同步的有效信号。
本发明的技术效果：
1.本发明提供的移位寄存单元中配置了第一、第二输出模块，第一、第二输出模块共享同一输入模块的电路，与现有的为每个输出模块单独配置一个输入模块相比，大大减少了电路器件的数量，大大简化了级联的移位寄存单元的电路结构，可以缩小总体电路的面积；解决了以移位寄存单元为基本组成单位的电路占用基板的面积较大，边框较宽放的技术问题，为显示面板向小型化和低成本方向发展提供了明确的技术支持。
2.本发明提供的输出下拉模块在第一下拉控制模块的下拉阶段第一时间序列输出的有效信号控制下，将第三电平信号端与所述信号输出端导通。第一、第二输出模块共享相同的第一下拉控制模块的电路，与现有的为每个输出模块单独配置第一下拉控制模块相比，减少了电路器件的数量，简化了级联的移位寄存单元的电路结构，实现了缩小总体电路的面积的技术改进创新。
3.本发明提供的第二下拉控制模块在下拉阶段的第二时间序列控制第一、第二输出下拉模块将第一、第二信号输出端钳制在第三电平上。与第一下拉控制模块一起形成交替控制第一、第二输出下拉模块将第一、第二信号输出端钳制在第三电平上。分担第一下拉控制模块的控制负荷，延长第一、第二下拉控制模块的使用寿命。解决了因长时间驱动而造成的各输出模块中的TFT器件之间的特性差异越来越大，最终导致R、G、B三种像素亮度差异越来越大的技术缺陷问题。
4.本发明提供的移位寄存单元的驱动方法、栅极驱动电路和显示装置，将第一、第二时钟端的时钟信号限定为上升沿同步的有效信号，使得第一、第二输出模块中的器件同时导通，使得各器件各自的电压上升时间tr之间的差距大大缩小的技术效果，可以避免因长时间驱动而造成的各输出模块中的TFT器件之间的特性差异越来越大，最终导致R、G、B三种像素亮度差异越来越大的技术缺陷，保证各输出模块中的器件的电特性几乎同步衰减，将各像素之间的亮度差控制在允许范围内。
本发明附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为一个数据集成电路驱动不同数量的子像素TFT的示例图；
图2-A为本发明实施例的移位寄存单元的第一种构建方式模块结构示意图；
图2-B为本发明实施例的移位寄存单元的第二种构建方式模块结构示意图；
图3为本发明实施例的移位寄存单元的电路结构示意图；
图4为本发明实施例在常规时钟信号驱动下的时序图；
图5为本发明实施例在常规时钟信号和D-CLK驱动下的输出端的载荷状态示意图；
图6为本发明实施例在D-CLK时钟信号驱动下的时序图；
图7为本发明实施例的上拉节点、各信号输出端在常规时钟信号驱动下的波形图；
图8为本发明实施例的上拉节点、各信号输出端在D-CLK时钟信号驱动下的波形图；
图9为移位寄存单元的级联电路示意图；图10为本发明实施例在D-CLK时钟信号驱动下的输出端时序图。
附图标记：
INPUT-触发信号输入端，Output1-第一信号输出端，Output2-第二信号输出端，INPUT-触发信号输入端，CLK1-第一时钟端，CLK2-第二时钟端，PU-上拉节点，LVGL-第一电平信号端，VDD-A表示第二电平信号端；
PD-A表示第一下拉节点，PD-B表示第一下拉节点，VGL表示第三电平信号端，VDD-B表示第四电平信号端。
具体实施方式
在平板显示装置中，各像素点逐行打开、依次根据输入的图像显示数据进行显示，实现帧图像显示。其中的像素点打开通常由栅极驱动电路实现，栅极驱动电路包括多个级联的移位寄存单元，移位寄存单元在时钟信号的控制下，打开对应的像素点(例如同一行的所有像素点)，打开的像素点按序接收包括RGB信息的图像信号，并进行图像显示。RGB色彩就是常说的三原色，R代表Red(红色)，G代表Green(绿色)，B代表Blue(蓝色)。
发明人发现，随着显示技术的进步，栅极驱动电路演化为GOA(Gate Driver OnArray，阵列基板行驱动)技术。即将栅极驱动电路集成在阵列基板上的技术形式。该技术的应用进一步节省了显示装置的边框宽度，也降低了生产成本。多个GOA单元的时钟信号线通常依次循环布线。
发明人发现，目前在高分辨率下想要降低成本，有效的解决办法就是减少数据集成电路(即data IC)的数量，这样就会使用2G1D或者3G1D的方式进行驱动，但是这样带来的是GOA的Layout(层输出)比较困难，Border边框要比1条数据线对应1行像素(即1G1D)的占用面积增大3倍以上。
图1为一个数据集成电路驱动不同数量的子像素TFT的示例图。如图1所示，图1靠左部分是常见的1G1D(1Gate 1Date)的排布方式——Normal Driver，即1条数据线对应1列子像素的TFT。图1中间部分是2G1D(2Gate 1Date)的排布方式——Dualgate driver，即1条数据线对应2列子像素的TFT。图1靠右部分是3G1D(3Gate 1Date)的排布方式——Triplegatedriver，(RGB)3行子像素的TFT都连接在1条数据线上。
为了降低显示装置的成本，发明人尝试设计了Dual-gate和Triple-gate的驱动方式，但随着高分辨率的要求，发明人发现，传统的triple-gate需要增加更多的移位寄存单元，占用更多面积，需要较宽的边框才能实现，本方案提供了一种能够缩短边框的移位寄存单元。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
为了解决现有muti-gate(复合栅)的驱动方式造成的边框过大问题，本发明的实施例根据一个方面，提供了一种移位寄存单元。该移位寄存单元中两个以上的输出模块共享使用PU(上拉)节点、和/或PD(下拉)节点所涉及的电路来降低边框，实现窄边设计。
本发明的实施例根据一个方面，提供了一种移位寄存单元。图2-A和图2-B分别为本发明实施例的移位寄存单元的第一种和第二种构建方式的模块结构示意图。参见图2-A和图2-B，移位寄存单元包括：输入模块，第一输出模块、第二输出模块、触发信号输入端(INPUT)，第一信号输出端(Output1，又记为OUT1)、第二信号输出端(Output2，又记为OUT2)，第一时钟端(CLK中的CLK1)、第二时钟端(CLK中的CLK2)。移位寄存单元还包括上拉节点(PU)。
输入模块的控制端与触发信号输入端电连接，输入模块的输出端与上拉节点电连接，用于在输入模块的控制端接收到有效信号时，向上拉节点提供有效信号。
第一输出模块的控制端、输入端、输出端分别与上拉节点、第一时钟端、第一信号输出端电连接，用于在上拉节点的有效信号控制下，将第一时钟端与第一信号输出端导通。
第二输出模块的控制端、输入端、输出端分别与上拉节点、第二时钟端、第二信号输出端电连接，用于在上拉节点的有效信号控制下，将第二时钟端与第二信号输出端导通。
本发明实施例提供的移位寄存单元中配置了第一输出模块、第二输出模块，第一输出模块、第二输出模块共享同一输入模块的电路和PU节点，与现有的为每个输出模块单独配置一个输入模块相比，大大减少了电路器件的数量，大大简化了级联的移位寄存单元的电路结构，可以缩小总体电路的面积；解决了以移位寄存单元为基本组成单位的电路占用基板的面积较大，边框较宽的技术问题，为显示面板向小型化和低成本方向发展提供了明确的技术支持。
如图2-B所示，本发明实施例的移位寄存单元还包括：第一下拉控制模块，第一输出下拉模块、第二输出下拉模块和第一下拉节点PD_A。
其中，第一下拉控制模块中的第一控制端、第一输入端、第二输入端、输出端分别与上拉节点、第一电平信号端(LVGL)、第二电平信号端(VDD-A)、第一下拉节点(PD_A)电连接，用于根据第二电平信号端的有效信号向第一下拉节点(PD_A)提供有效信号。
第一输出下拉模块中的第一控制端、输入端、输出端分别与第一下拉节点、第三电平信号端(VGL)、第一信号输出端电连接，用于在第一下拉节点的有效信号的控制下，将第三电平信号端与第一信号输出端导通。
第二输出下拉模块中的第一控制端、输入端、输出端分别与第一下拉节点、第三电平信号端(VGL)、第二信号输出端电连接，用于在第一下拉节点的有效信号的控制下，将第三电平信号端与第二信号输出端导通。
本实施例提供移位寄存单元的第一下拉控制模块，根据第二电平信号端的有效信号向第一下拉节点提供有效信号，使得各输出下拉模块将第三电平信号端与各信号输出端导通，使得各信号输出端被钳制在第三电平信号，当第三电平信号为无效电平(例如低电平)信号时各信号输出端被钳制在无效电平，可以防止本移位寄存单元的各信号输出端在下拉阶段输出噪声信号，防止对其它移位寄存单元等其它电路产生干扰。而且，第一输出模块、第二输出模块共享相同的第一下拉控制模块的电路，与现有的为每个输出模块单独配置第一下拉控制模块相比，减少了电路器件的数量，简化了级联的移位寄存单元的电路结构，可以缩小总体电路的面积。
进一步地，第一下拉控制模块的第二控制端与触发信号输入端电连接，还用于在通过第二控制端接收到有效信号时，将第一电平信号端(LVGL)与第一下拉节点导通。将触发信号输入端与第一下拉控制模块的第二控制端相连，使得第一下拉控制模块在输入阶段，在第二控制端的控制下，将第一下拉节点PD_A的电平拉低，避免现有技术仅通过PU点的作用将PD_A拉低，导致降低了PU电平信号，从而影响输出，相当于第二控制端分担了PU的控制负载，防止PU电平的下降。本发明实施例的第一下拉控制模块根据第一电平信号端的第一电平信号钳制上拉节点的电平，防止第一、第二输出模块在下拉阶段输出噪声信号。
如图2所示，移位寄存单元，还包括：第一上拉节点下拉模块。其中，第一上拉节点下拉模块的控制端、输入端、输出端分别与第一下拉节点、第一电平信号端、上拉节点电连接，用于在下拉阶段将第一电平信号端与上拉节点导通。第一上拉节点下拉模块用于在下拉阶段将上拉节点拉到第一电平信号端输出的第一电平(当第一电平为无效电平时，将上拉节点下拉到无效电平)，使得各输出模块在各自控制端接收到无效电平时，从导通变为截断，使得各输出模块各自输出的信号变为无效电平，防止各输出模块输出噪声信号，防止对其它电路产生干扰。
如图2所示，移位寄存单元还包括：第二下拉控制模块和第二下拉节点。
第二下拉控制模块的控制端、第一输入端、第二输入端、输出端分别与上拉节点、第一电平信号端(LVGL)、第四电平信号端(VDD-B)、第二下拉节点电连接，用于在根据第四电平信号端的有效信号向第二下拉节点提供有效信号。
本发明实施例提供的第二下拉控制模块根据第四电平信号端的有效信号向第二下拉节点提供有效信号，控制第一、第二输出下拉模块将第一、第二信号输出端钳制在第三电平上。与第一下拉控制模块一起形成交替控制第一、第二输出下拉模块将第一、第二信号输出端钳制在第三电平上。分担第一下拉控制模块的控制负荷，延长第一、第二下拉控制模块的使用寿命。
如图2所示，移位寄存单元还包括：第一复位模块和第一复位端(RST)；
第一复位模块的控制端、输入端、输出端分别与第一复位端、第一电平信号端、上拉节点电连接，用于在复位端的有效信号控制下，将第一电平信号端与上拉节点导通。本发明实施例的第一、第二输出模块共享同一第一复位模块，与现有的为每个输出模块单独配置复位模块相比，减少了电路器件的数量，简化了级联的移位寄存单元的电路结构，可以缩小总体电路的面积。
进一步，本发明移位寄存器还包括：第二复位端(TGOA_RST)和第二复位模块。
第二复位模块(M15)的控制端与第二复位端电连接，用于在第二复位端的有效信号控制下，将第一电平信号端与上拉节点导通。在一帧画面结束整个栅极驱动电路中的各GOA单元一次性再次复位时，本发明实施例的第二复位模块用于根据第二复位端的整体的复位信号，对所属GOA的各信号输出端进行信号清零。
如图2所示，移位寄存单元，还包括：输出寄存模块、移位时钟端(CLK中的CLKC)和移位输出端(Carry1，又记为OUT_C)；
输出寄存模块中的控制端、输入端、输出端分别与上拉节点、移位时钟端和移位输出端电连接，用于在上拉节点的有效信号控制下，将移位时钟端与移位输出端导通。当移位时钟端和某一输出模块的时钟端的波形相位一致时，输出寄存模块输出的移位信号、与该输出模块输出的输出信号具有相同的波形相位，本发明实施例中的移位信号作为指定的另一个移位寄存器的触发输入信号、而输出信号可以作为驱动TFT的驱动信号，实现了触发信号与驱动信号相分离，与传统的由输出信号兼任触发信号相比，降低了输出模块的输出负载并减少了触发信号电路对驱动信号的干扰，提升了驱动信号稳定性的同时延长了输出模块的寿命。
如图2所示，移位寄存单元，还包括：寄存下拉模块。
寄存下拉模块中的第一控制端、第二控制端、输入端、输出端分别与第一下拉节点、第二下拉节点、第一电平信号端(LVGL)、移位输出端电连接，用于在第一下拉节点或第二下拉节点的有效信号的控制下，将第一电平信号端与移位输出端导通。本发明实施例的寄存下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将移动输出端输出的信号钳制在第一电平上，减少对移动输出端的后端电路的干扰。
较佳地，本发明实施例的移位寄存单元，还包括：第三至K输出模块、第三至K时钟端、第三至K信号输出端和第三至K输出下拉模块；K为大于等于3的自然数。
第三至K输出模块都与上拉节点电连接。
第三至K输出下拉模块都与第一下拉节点和第二下拉节点电连接。
图3是本发明实施例的移位寄存单元的电路结构示意图。结合图2和如图3所示，发明人将各器件与功能模块做出如下关系归属：
输入模块：M1，第一复位模块：M2和第二复位模块M15，第一下拉模块：M4A、M5A、M6A、M7A和M9A，第二下拉模块：M4B、M5B、M6B、M7B和M9B，输出寄存模块：M11，寄存下拉模块：M12A和M12B，输出模块1(即第一输出模块)：M3A，输出模块2(即第二输出模块)：M3B，输出模块3(即第三输出模块)：M3C，输出下拉模块1(即第一输出下拉模块)：M13A、M14A，输出下拉模块2(即第二输出下拉模块)：M13B、M14B，输出下拉模块3(即第三输出下模块)：M13、M14C，第一上拉节点下拉模块：M8A，第二上拉节点下拉模块：M8B。
输入模块包括第一晶体管(M1)，第一输出模块(M3A)、第二输出模块(M3B)，触发信号输入端(INPUT)，第一信号输出端(OUT1)、第二信号输出端(OUT2)，第一时钟端(CLK1)、第二时钟端(CLK2)。移位寄存单元还包括上拉节点(PU)。
第一晶体管(M1)的第一极(栅极)与触发信号输入端电连接，第一晶体管(M1)第二极的(源极)与上拉节点PU电连接，用于在第一晶体管(M1)的控制端接收到有效信号时，向上拉节点提供有效信号。
第一输出模块中的晶体管(M3A)的栅极与上拉节点PU电连接，第一输出模块中的晶体管(M3A)的漏极与第一时钟端(CLK1)电连接，第一输出模块中的晶体管(M3A)的源极与第一信号输出端(OUT1)电连接，用于在上拉节点的有效信号控制下，将第一时钟端与第一信号输出端导通。
第二输出模块中的晶体管(M3B)的栅极与上拉节点电连接，第二输出模块中的晶体管(M3B)的第一极与第二时钟端(CLK2)电连接，第二输出模块中的晶体管(M3B)的第二极与第二信号输出端(OUT2)电连接，用于在上拉节点的有效信号控制下，将第二时钟端与第二信号输出端导通。
移位寄存单元还包括：第一下拉控制模块，第一输出下拉模块、二输出下拉模块和第一下拉节点。
第一下拉控制模块，第六晶体管的栅极(M6A的栅极)与上拉节点电连接，第六晶体管的第一极(M6A的源极)与第一电平信号端(LVGL)电连接。第五晶体管的第二极(M5A的漏极)与第二电平信号端(VDD-A)电连接。第六晶体管的第二极与第一下拉节点电连接，用于根据第二电平信号端(VDD-A)的有效信号向第一下拉节点提供有效信号。这里的第一下拉控制模块在下拉阶段根据第一电平信号端的第一电平信号钳制上拉节点的电平，防止第一、第二输出模块在下拉阶段输出噪声信号。本实施例中的第一下拉控制模块在下拉阶段根据第一电平信号端的第一电平信号钳制上拉节点的电平，防止第一、第二输出模块在下拉阶段输出噪声信号。
第一输出下拉模块(M13A、M14A)中的第十三晶体管的栅极与第一下拉节点电连接。第十三晶体管的源极与第三电平信号端(VGL)电连接。第十三晶体管的漏极与第一信号输出端(OUT1)电连接。第一输出下拉模块用于在第一下拉节点的有效信号的控制下，将第三电平信号端与第一信号输出端导通。
第二输出下拉模块(M13B、M14B)，第十三晶体管的栅极与第一下拉节点电连接，第十三晶体管的第一极与第三电平信号端(VGL)电连接，第十三晶体管的输出端与第二信号输出端(OUT2)电连接第二输出下拉模块用于在第一下拉节点的有效信号的控制下，将第三电平信号端(VGL)与第二信号输出端(OUT2)导通。
移位寄存单元还包括：第二下拉控制模块和第二下拉节点。
第二下拉控制模块的第六晶体管的栅极与上拉节点电连接。第六晶体管的的源极与第一电平信号端(LVGL)电连接。第五晶体管的的漏极与第四电平信号端(VDD-B)电连接。第六晶体管的的漏极与第二下拉节点电连接，用于在根据第四电平信号端的有效信号向第二下拉节点提供有效信号。
本实施例中的第二下拉控制模块在下拉阶段的第二时间序列控制第一输出下拉模块、第二输出下拉模块，将第一、第二信号输出端钳制在第三电平上。与第一下拉控制模块一起形成交替控制第一输出下拉模块、第二输出下拉模块将第一信号输出端、第二信号输出端钳制在第三电平上。分担第一下拉控制模块的控制负荷，延长第一下拉控制模块、第二下拉控制模块的使用寿命。
本实施例的寄存单元，还包括：寄存下拉模块。
寄存下拉模块的第十二晶体管的栅极(M12A的栅极)与第一下拉节点电连接。第十二晶体管的栅极与第二下拉节点电连接。(第十二晶体管的源极(即M12A的源极)与第一电平信号端(LVGL)电连接。第十二晶体管的第二极(M12A的漏极)与移位输出端(Carry1，又记为OUT_C)电连接。寄存下拉模块用于在第一下拉节点或第二下拉节点的有效信号的控制下，将第一电平信号端与所述移位输出端导通。
本实施例的寄存下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将移动输出端输出的信号钳制在第一电平上，减少对移动输出端的后端电路的干扰。
图3中示出的图2中涉及的复位模块。复位模块(包含M2，M15)的第二晶体管的栅极与第一复位端(RST)电连接，、第二晶体管的源极与第一电平信号端LVGL电连接，第二晶体管的漏极与上拉节点电连接。复位模块用于在第一复位端的有效信号控制下，将第一电平信号端与所述上拉节点导通。
如图3所示，下拉控制模块，包括：第四晶体管至第九晶体管。
第六晶体管的栅极与上拉节点电连接；第七晶体管的栅极与触发信号输入端电连接；第六晶体管和第七晶体管的第一极都与第一电平信号端电连接，第六晶体管和第七晶体管的第二极都与下拉节点电连接。
第八晶体管，栅极、第一极、第二极分别与下拉节点、第一电平信号端、上拉节点电连接。
第四晶体管的第二极、第五晶体管的栅极和第九晶体管的第一极电连接；第五晶体管的第二极和第九晶体管的第二极电连接；第五晶体管的第一极与下拉节点电连接；第四晶体管的栅极和第一极分别与上拉节点、第一电平信号端电连接。
如图3所示，输出下拉模块，包括：第十三晶体管至十四晶体管。
第十三晶体管的栅极、第一极、第二极分别与下拉节点、第三电平信号端、信号输出端电连接。
第十四晶体管的栅极、第一极、第二极分别与下拉节点、第三电平信号端、信号输出端电连接。
上述所展示的移位寄存单元，成功地解决了以移位寄存单元为基本组成单位的电路占用基板的面积较大，边框较宽放的技术问题，在缩窄边框方面收到良好的技术效果。
本发明实施例的移位寄存单元可以容纳更多的输出模块，能够使得更多的输出模块共享输入模块、第一下拉控制模块、第二下拉控制模块和复位模块等，进一步减少总体电路的器件，进一步缩减电路所占面积。
然而，发明人发现，Normal-CLK驱动过程中CLK时序虽然为相同周期，且高低电平脉冲宽度相同，但是不同CLK(例如CLK1-3)高电平的上升沿之间存在时间间隔。这会导致因长时间驱动而造成的各输出模块中的TFT器件之间的特性差异越来越大，最终导致R、G、B三种像素亮度差异越来越大的技术缺陷。为了克服这一缺陷，发明人将第一、第二时钟端的时钟信号限定为上升沿同步的有效信号，使得第一、第二输出模块中的器件同时导通，使得各器件各自的电压上升时间tr之间的差距大大缩小的技术效果，可以避免因长时间驱动而造成的各输出模块中的TFT器件之间的特性差异越来越大，最终导致R、G、B三种像素亮度差异越来越大的技术缺陷，保证各输出模块中的器件的电特性几乎同步衰减，将各像素之间的亮度差控制在允许范围内。
图4为本发明实施例在常规时钟信号驱动下的时序图。
图5为本发明实施例在常规时钟信号驱动下的输出端的载荷状态示意图。
结合图4和图5，可见Normal-CLK驱动过程中CLK时序为相同周期，且高低电平脉冲宽度相同。CLK1～CLK9代表不同时刻的多组脉冲信号，此种方案(例如其中的CLK1-3)驱动会出现代表输出端OUT1、OUT2、OUT3的各自电压的上升时间tr不同，对TFT的载荷也不同。在整个驱动时序过程中，对三个输出端的载荷Stress最大影响的就是在电压上升阶段，tr阶段，形成高电压及大电流时间。长时间驱动会造成M3A、M3B、M3C TFT特性差异越来越大，最终导致R、G、B三种像素亮度差异越来越大。
图5示出了此阶段为M3 Output阶段，图5中横轴代表时间，纵轴代表电流。谷底位于下方的类似抛物线的实曲线代表Normal CLK驱动下的移位寄存单元的电流载荷曲线。谷底位于上方的类似抛物线的虚曲线代表D-CLK驱动下的移位寄存单元的电流载荷曲线。当向移位寄存单元施加CLK时序为相同周期，且高低电平脉冲宽度相同的驱动信号(但是不同CLK高电平的上升沿之间存在时间间隔)时，此时CLK上升，电流较大，栅极电压为较高电压，TFT Stress最大，如图5所示，Normal CLK要比D-CLK驱动的电流大，且持续时间长。
为了解决降低不同行的TFT Stress差异问题，本发明实施例提供一种基于述寄存单元的一种移位寄存单元的驱动方法。该方法如下：
一种移位寄存单元的驱动方法，包括：
所述移位寄存单元中的输入模块通过输入模块的控制端接收到源自所述移位寄存单元的触发信号输入端的有效信号时，向上拉节点提供有效信号；
移位寄存单元中的第一输出模块，通过第一输出模块的控制端接收到所述上拉节点的有效信号时，将移位寄存单元中分别与第一输出模块电连接的第一时钟端与第一信号输出端导通；
移位寄存单元中的第二输出模块，通过第二输出模块的控制端接收到上拉节点的有效信号时，将移位寄存单元中分别与第二输出模块电连接的第二时钟端与第二信号输出端导通。
进一步地，本实施例提供的移位寄存单元的驱动方法，包括：
移位寄存单元中的第一下拉控制模块、第二下拉控制模块分别在第二电平信号端和第四电平信号端交替输出有效信号时，向移位寄存单元中的第一下拉节点、第二下拉节点提供有效信号，使得移位寄存单元的第一输出下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将移位寄存单元的第三电平信号端与第一信号输出端导通，并使得移位寄存单元的第二输出下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将第三电平信号端与第二信号输出端导通。
本发明实施例提供的移位寄存单元的驱动方法，还包括：
在移位寄存单元中的第一输出模块和第二输出模块的控制端都接收到有效信号时，移位寄存单元中的第一时钟端、第二时钟端分别向第一输出模块的输入端、第二输出模块的输入端提供上升沿同步的有效信号。
图6为本发明实施例在D-CLK时钟信号驱动下的时序图。图6示出了D-CLK驱动过程中CLK时序为相同周期，但高低电平脉冲宽度不相同的驱动信号。CLK1～CLK9代表不同时刻的多个脉冲信号，此种方案驱动会出现代表输出端Out1、OUT2、OUT3的各自电压的上升时间tr接近相同，对TFT的载荷减小差别。在整个驱动时序过程中，减少对三个输出端的形成高电压及大电流时间。
将第一、第二时钟端的时钟信号限定为上升沿同步的有效信号，使得第一、第二输出模块中的器件同时导通，使得各器件各自的电压上升时间tr之间的差距大大缩小的技术效果，可以避免因长时间驱动而造成的各输出模块中的TFT器件之间的特性差异越来越大，最终导致R、G、B三种像素亮度差异越来越大的技术缺陷，保证各输出模块中的器件的电特性几乎同步衰减，将各像素之间的亮度差控制在允许范围内。
图7为本发明实施例的上拉节点、输出端在常规时钟信号驱动下的波形图。图7中横轴代表时间，纵轴代表上拉节点处的电压(电平)。
图8为本发明实施例的上拉节点、输出端在D-CLK时钟信号驱动下的波形图。图8中横轴代表时间，纵轴代表上拉节点处的电压(电平)。
图7中常规CLK的CLK1-3的有效信号的上升沿不是同步发生，而是各自相差指定的相位，导致上拉节点PU处的电平是逐级升高，第一输出模块中M3A、第二输出模块中的M3B和第三输出模块中的M3C在逐级升高的电平的控制下，逐个从截止变为导通，导致M3A-C中tr时间不一致，其中M3A的tr时间最长，电力负载最大，最容易失效，使用寿命最短，从而总体上缩短了整个移位寄存单元的使用寿命。例如，下述表示1所示的特例中，Out1-3各自对应的M3A-C的Tr时间分别为2508ns、843ns、496ns，M3A的Tr时间远远长于M3B和M3C，导致M3A容易失效。
而图8中，采用本发明实施例提供的D-CLK，CLK1-3以同步的上升沿提供有效信号，使得上拉节点PU处的电平一步升高至工作电平(有效电平)，使得第一输出模块中M3A、第二输出模块中的M3B和第三输出模块中的M3C在一步升高的有效电平的控制下，同步不从截止变为导通，使得M3A、M3B和M3C的Tr时间趋于一致且大大缩短了M3A和M3B的Tr时间，可以防止M3A和M3B因Tr时间过长导致的失效，有利于延长M3A和M3B的使用寿命。例如，如下表2中，在本发明实施例的D-CLK的控制下，Out1-3各自对应的M3A-C的Tr时间分别为559ns、559ns、559ns。
表1为本发明实施例在两种不同驱动时序下的上升时间、下降时间示例。
Figure GDA0002302425290000191
表1
表2为本发明实施例的GOA区域宽度示例。
GOA区域宽度
Triple gate常规CLK 5
Triple gate D-CLK 2.5
表2
本发明的实施例根据另一个方面，提供了一种栅极驱动电路，其特征在于，包括上述任意一项移位寄存单元。
较佳地，本发明实施例的栅极驱动电路包括多个移位寄存单元。本发明实施例的栅极驱动电路中，第n个移位寄存单元的输入端与第n-1个移位寄存单元的移位输出端相连；第n个移位寄存单元的第一复位端与第n+2个移位寄存单元的移位输出端相连；n为大于1的自然数。
图9为移位寄存单元的级联电路的一个特例的示意图。
具体地，图9中每个GOA unit接收VDD(包括VDD-A和VDD-B)、VGL、LVGL和TRST相关的电信号；第一至第三行的GOA unit分别接收移位时钟信号CLKC1、4、7；第一至第三行的GOA unit分别接收时钟信号组CLK1-3、CLK4-6、CLK7-9；第一行GOA unit通过其G1-3(即Out1-3)输出驱动信号，并通过OutC1输出移位信号作为下一行GOA unit的触发输入信号，实现触发信号与驱动信号的分离，减轻G3(即Out3)相关电路和器件的负载，延长电路和器件的寿命，减少对驱动信号的干扰。此外，第n+2行的GOA unit的移位输出端与第n行的GOAunit的复位端电连接，第n+2行的GOA unit通过其OUTC输出的移位信号，还作为第n行的GOAunit的复位信号。
本发明的实施例根据另一个方面，提供了一种显示装置，该显示装置包括上述任一移位寄存单元。
下面介绍本发明实施例的移位寄存单元的工作原理：
图10为本发明实施例在D-CLK时钟信号驱动下的输出端时序图。
具体地，参考图10，
1.表示的第一阶段(即充电阶段)，(N-1单元OutC输出)N行Input输入高电平至晶体管M1的栅极，经由M1的源极输出，使得PU点升高至有效电平。PU点电位升高一方面使得M3A、M3B和M3C的源漏都导通，使得CLK1、CLK2、CLK3分别与OUT1、OUT2、OUT3导通。此时，由于CLK1-3都输出低电平，因此M3A、M3B和M3C的源极也都输出低电平(无效信号)。进一步，还使得M11的源极与漏极导通，使得CLKC与OUT_C导通。
另一方面使得M6A和M6B的源漏都导通，使得与M6A的漏极电连接的PD_A的电平，被与M6A的源极点连接的第一电平信号端LVGL拉低，使得受PD_A控制的M12A、M13A、M13B和M13C都保持截止。并且，使得与M6B的漏极电连接的PD_B的电平，被与M6B的源极点连接的第一电平信号端LVGL拉低，使得受PD_B控制的M12B、M14A、M14B和M14C都保持截止。
进一步，INPUT还向M7A和M7B的栅极输入高电平，使得M7A和M7B的都从源漏截止转变为源漏导通，根据LVGL分别拉低PD_A和PD_B至低电平。
当PD_A为低电平时，M8A在PD_A的低电平控制保持截止状态；当PD_B为低电平时，M8B在PD_B的低电平控制保持截止状态。
2.表示的第二阶段，时钟信号CLK1-3输入上跳沿同步和下降沿按相位依次时延的高电平，Input关闭，通过电容耦合进一步提高PU点，M3A-C分别根据CLK1-3的上跳沿同步的高电平，从各自的源极同步输出高电平；并根据CLK1-3的高电平按照相位依次时延的下降沿，M3A-C逐个从导通转变为截止，PU点电平对应逐步减低(但仍属于高电平)。
M11在PU点为高电平时导通，根据与漏极电连接的CLKC的高电平，从与源极电连接的OUT_C输出高电平(有效信号)。
3.表示的第三阶段，时钟信号CLK1-3都已翻转为低电平，PU电平降低(但仍属高电平)，由于M3A、M3B和M3C仍处于导通状态，M3A、M3B和M3C的源极电平OUT1-3随CLK1-3降低至低电平。
4表示的第四阶段(即下拉阶段)，(N+2单元OutC输出)N行Rst信号打开，复位模块中的M2的栅极接收到源自Rst的高电平后使得M2导通，由于M2的源极与第一电平信号端LVGL电连接，因此上拉节点PU点的电压被拉低至低电平。M3A、M3B、M3C和M11在PU的低电平的控制下从导通转变为截止，使得OUT1-3和OUT_C与CLK1-3和CLKC脱离关联。
当PU点转变为低电平时，M6A转变为截止，PD_A的电平不再受到LVGL的钳制；M6B转变为截止，PD_B的电平不再受到LVGL的钳制。
当PU点转变为低电平时，M4A和M4B转变为截止，分别与M4A和M4B的漏极电连接的M5A和M5B的栅极电平不再受到LVGL的钳制。M5A的源极与第一下拉节点PD-A相电连接，M5B的源极与第二下拉节点PD-B相电连接，M5A和M5B分别在VDD_A和VDD_B转变为高电平时导通，分别将PD_A和PD_B拉高至高电平。当VDD_A和VDD_B交替输出高电平时，PD_A和PD_B交替被拉高至高电平。
当PD_A为高电平时，由于M12A、M13A、M13B和M13C的源极都与第三电平信号端VGL相电连接，M12A、M13A、M13B和M13C都受控导通，分别将OUT_C、OUT1、OUT2、OUT3钳制在VGL的低电平上
使得各输出模块各自输出的信号变为无效电平，防止各输出模块输出噪声信号，进而实现了给PU，Output去噪、防止对其它电路产生干扰的目的。进一步，M8A在PD_A的高电平控制下，转变为导通，将PU点钳制在LVGL的低电平上。
当PD_B为高电平时，由于M12B、M14A、M14B和M14C的源极都与第三电平信号端VGL相电连接，M12B、M14A、M14B和M14C都受控导通，分别将OUT_C、OUT1、OUT2、OUT3钳制在VGL的低电平上。进一步，M8B在PD_B的高电平控制下，转变为导通，将PU点钳制在LVGL的低电平上。
上述的1-4共四个阶段依次执行一遍，表示移位寄存单元的一组工作完成。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，可以用计算机程序指令来实现这些结构图和/或框图和/或流图中的每个框以及这些结构图和/或框图和/或流图中的框的组合。本技术领域技术人员可以理解，可以将这些计算机程序指令提供给通用计算机、专业计算机或其他可编程数据处理方法的处理器来实现，从而通过计算机或其他可编程数据处理方法的处理器来执行本发明公开的结构图和/或框图和/或流图的框或多个框中指定的方案。
本技术领域技术人员可以理解，本发明中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本发明中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本发明中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种移位寄存单元，其特征在于，包括：输入模块，第一输出模块、第二输出模块，一个输出寄存模块，触发信号输入端，第一信号输出端、第二信号输出端，第一时钟端、第二时钟端，上拉节点，移位时钟端和移位输出端；
所述输入模块，控制端与所述触发信号输入端电连接，输出端与所述上拉节点电连接，用于在所述输入模块的控制端接收到有效信号时，向所述上拉节点提供有效信号；
所述第一输出模块，控制端、输入端、输出端分别与所述上拉节点、第一时钟端、第一信号输出端电连接，用于在所述上拉节点的有效信号控制下，将第一时钟端与第一信号输出端导通，所述第一输出模块包括一晶体管，所述第一输出模块中的晶体管的栅极、漏极和源极分别作为所述第一输出模块的控制端、输入端和输出端；
所述第二输出模块，控制端、输入端、输出端分别与所述上拉节点、第二时钟端、第二信号输出端电连接，用于在所述上拉节点的有效信号控制下，将第二时钟端与第二信号输出端导通，所述第二输出模块包括一晶体管，所述第二输出模块中的晶体管的栅极、漏极和源极分别作为所述第一输出模块的控制端、输入端和输出端；
所述输出寄存模块，控制端、输入端、输出端分别与所述上拉节点、移位时钟端和移位输出端电连接，用于在所述上拉节点的有效信号控制下，将所述移位时钟端与移位输出端导通；
当所述移位时钟端和所述第一时钟端的波形相位一致时，所述移位输出端输出的移位信号与所述第一信号输出端输出的输出信号具有相同的波形相位，当所述移位时钟端和所述第二时钟端的波形相位一致时，所述移位输出端输出的移位信号与所述第二信号输出端输出的输出信号具有相同的波形相位。
2.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第一下拉控制模块，第一输出下拉模块、第二输出下拉模块、第三电平信号端，第一电平信号端、第二电平信号端和第一下拉节点；
所述第一下拉控制模块，第一控制端、第一输入端、第二输入端、输出端分别与所述上拉节点、所述第一电平信号端、所述第二电平信号端、所述第一下拉节点电连接，用于根据所述第二电平信号端的有效信号向所述第一下拉节点提供有效信号；
所述第一输出下拉模块，第一控制端、输入端、输出端分别与所述第一下拉节点、所述第三电平信号端、所述第一信号输出端电连接，用于在所述第一下拉节点的有效信号的控制下，将所述第三电平信号端与所述第一信号输出端导通；
所述第二输出下拉模块，第一控制端、输入端、输出端分别与所述第一下拉节点、所述第三电平信号端、所述第二信号输出端电连接，用于在所述第一下拉节点的有效信号的控制下，将所述第三电平信号端与第二信号输出端导通。
3.根据权利要求2所述的移位寄存单元，其特征在于，还包括：
第一下拉控制模块，第二控制端与所述触发信号输入端电连接，还用于在通过所述第二控制端接收到有效信号时，将所述第一电平信号端与第一下拉节点导通。
4.根据权利要求3所述的移位寄存单元，其特征在于，还包括：
第一上拉节点下拉模块；
所述第一上拉节点下拉模块，控制端、输入端、输出端分别与所述第一下拉节点、所述第一电平信号端、所述上拉节点电连接，用于在所述下拉阶段将所述第一电平信号端与所述上拉节点导通。
5.根据权利要求4所述的移位寄存单元，其特征在于，还包括：第二下拉控制模块、第四电平信号端和第二下拉节点；
所述第二下拉控制模块的控制端、第一输入端、第二输入端、输出端分别与所述上拉节点、所述第一电平信号端、所述第四电平信号端、所述第二下拉节点电连接，用于根据所述第四电平信号端的有效信号向所述第二下拉节点提供有效信号。
6.根据权利要求2所述的移位寄存单元，其特征在于，还包括：第一复位模块和第一复位端；
所述第一复位模块，控制端、输入端、输出端分别与所述第一复位端、所述第一电平信号端、所述上拉节点电连接，用于在所述第一复位端的有效信号控制下，将所述第一电平信号端与所述上拉节点导通。
7.根据权利要求5所述的移位寄存单元，其特征在于，还包括：寄存下拉模块；
所述寄存下拉模块，第一控制端、第二控制端、输入端、输出端分别与所述第一下拉节点、所述第二下拉节点、所述第一电平信号端、所述移位输出端电连接，用于在所述第一下拉节点或所述第二下拉节点的有效信号的控制下，将所述第一电平信号端与所述移位输出端导通。
8.根据权利要求7所述的移位寄存单元，其特征在于，还包括：第三至K输出模块、第三至K时钟端、第三至K信号输出端和第三至K输出下拉模块；K为大于等于3的自然数；
第三至K输出模块都与所述上拉节点电连接；
第三至K输出下拉模块都与第一下拉节点和第二下拉节点电连接。
9.根据权利要求2所述的移位寄存单元，其特征在于，第一下拉控制模块，包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第九晶体管；
所述第六晶体管的栅极与所述上拉节点电连接；所述第七晶体管的栅极与所述触发信号输入端电连接；所述第六晶体管和所述第七晶体管的第一极都与第一电平信号端电连接，所述第六晶体管和所述第七晶体管的第二极都与第一下拉节点电连接；
所述第四晶体管的第二极、所述第五晶体管的栅极和所述第九晶体管的第一极电连接；所述第五晶体管的第二极和所述第九晶体管的第二极电连接；所述第五晶体管的第一极与下拉节点电连接；所述第四晶体管的栅极和第一极分别与所述上拉节点、第一电平信号端电连接。
10.根据权利要求5所述的移位寄存单元，其特征在于，所述第一输出下拉模块和所述第二输出下拉模块均包括：第十三晶体管至第十四晶体管；
所述第十三晶体管的栅极、第一极分别与所述第一下拉节点、所述第三电平信号端电连接，所述第一输出下拉模块中的第十三晶体管的第二极与所述第一信号输出端电连接，所述第二输出下拉模块中的第十三晶体管的第二极与所述第二信号输出端电连接；
所述第十四晶体管的栅极、第一极分别与所述第二下拉节点、所述第三电平信号端电连接，所述第一输出下拉模块中的第十四晶体管的第二极与所述第一信号输出端电连接，所述第二输出下拉模块中的第十四晶体管的第二极与所述第二信号输出端电连接。
11.一种栅极驱动电路，其特征在于，包括多组如权利要求1-10中任意一项所述的移位寄存单元。
12.根据权利要求11所述的栅极驱动电路，其特征在于，第n个移位寄存单元的输入端与第n-1个移位寄存单元的移位输出端相连；第n个移位寄存单元的第一复位端与第n+2个移位寄存单元的移位输出端相连；n为大于1的自然数。
13.一种显示装置，其特征在于，该显示装置包括如权利要求1-10中任一项所述的移位寄存单元。
14.一种基于如上述权利要求1-9中任一所述的移位寄存单元的驱动方法，特征在于，包括：
所述移位寄存单元中的输入模块通过所述输入模块的控制端接收到源自所述移位寄存单元的触发信号输入端的有效信号时，向所述上拉节点提供有效信号；
所述移位寄存单元中的第一输出模块，通过第一输出模块的控制端接收到所述上拉节点的有效信号时，将所述移位寄存单元中分别与第一输出模块电连接的第一时钟端与第一信号输出端导通；
所述移位寄存单元中的第二输出模块，通过第二输出模块的控制端接收到所述上拉节点的有效信号时，将所述移位寄存单元中分别与第二输出模块电连接的第二时钟端与第二信号输出端导通；
所述移位寄存单元中的输出寄存模块，通过所述输出寄存模块的控制端接收所述上拉节点的有效信号时，将所述移位寄存单元中分别与所述输出寄存模块电连接的所述移位时钟端与移位输出端导通；
当所述移位时钟端和所述第一时钟端的波形相位一致时，所述移位输出端输出的移位信号与所述第一信号输出端输出的输出信号具有相同的波形相位，当所述移位时钟端和所述第二时钟端的波形相位一致时，所述移位输出端输出的移位信号与所述第二信号输出端输出的输出信号具有相同的波形相位；
在所述移位寄存单元中的第一输出模块和第二输出模块的控制端都接收到有效信号时，所述移位寄存单元中的第一时钟端、第二时钟端分别向第一输出模块的输入端、第二输出模块的输入端提供上升沿同步但下降沿不同的有效信号。
15.根据权利要求14所述的驱动方法，其特征在于，还包括：
所述移位寄存单元中的第一下拉控制模块、第二下拉控制模块分别在第二电平信号端和第四电平信号端交替输出有效信号时，向所述移位寄存单元中的第一下拉节点、第二下拉节点提供有效信号，使得所述移位寄存单元的第一输出下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将所述移位寄存单元的第三电平信号端与第一信号输出端导通，并使得所述移位寄存单元的第二输出下拉模块在第一下拉节点或第二下拉节点的有效信号控制下，将第三电平信号端与第二信号输出端导通。
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