CN111415695B - 移位寄存器、栅极驱动电路及显示控制方法 - Google Patents

Abstract

本申请提供了一种移位寄存器、栅极驱动电路及显示控制方法。移位寄存器，包括：第一输入模块、锁存器模块和第一输出控制模块；第一输入模块的控制端、第一端、第二端分别与第一栅压信号端、第一锁存信号端、上拉节点电连接；锁存器模块的第一控制端、第二控制端、第一端、第二端，分别与上拉节点、下拉节点、第一调节信号端、第二调节信号端电连接；第一输出控制模块的控制端、第一端、第二端分别与上拉节点、时钟信号端、输出端电连接；本申请的技术方案更容易实现显示阶段上拉节点的电位的稳定，从而保证第一输出控制模块输出的栅压信号的稳定，减少LHB横纹不良以分屏不良的现象。

Description

移位寄存器、栅极驱动电路及显示控制方法

技术领域

本申请涉及液晶显示技术领域，具体而言，本申请涉及一种移位寄存器、栅极驱动电路及显示控制方法。

背景技术

目前TDDI(Touch and Display Driver Integration，触控与显示驱动整合)产品中的GOA(Gate Driver On Array，阵列基板栅极驱动)驱动电路采用的主要是10T2C的电路模型，即10个TFT(Thin Film Transistor-Liquid，薄膜晶体管)和2个电容形成的电路模型。该电路模型中上拉节点的电位主要依靠电容来保持，在某些TFT漏电较大时，显示阶段上拉节点的电位不易保持，输出的信号不稳定，容易出现LHB(Long Horizon Blanking，长的横向空白区)横纹不良，在漏电情况较为严重时，还会出现分屏不良的现象，严重影响画面效果。

发明内容

本申请针对现有方式的缺点，提出一种移位寄存器、栅极驱动电路及显示控制方法，用以解决现有技术存在的由于上拉节点PU的电位不易保持而容易出现LHB横纹不良的技术问题。

第一方面，本申请实施例提供了一种移位寄存器，包括：第一输入模块、锁存器模块和第一输出控制模块；

第一输入模块的控制端、第一端、第二端分别与第一栅压信号端、第一锁存信号端、上拉节点电连接；第一输入模块用于在第一栅压信号端的信号的控制下，将第一锁存信号端的信号输出至上拉节点，使上拉节点的电位变为第一电位；

锁存器模块的第一控制端、第二控制端、第一端、第二端，分别与上拉节点、下拉节点、第一调节信号端、第二调节信号端电连接；锁存器模块用于将上拉节点的电位维持于第一电位，将下拉节点的电位变为第二电位并维持于第二电位；

第一输出控制模块的控制端、第一端、第二端分别与上拉节点、时钟信号端、输出端电连接；第一输出控制模块用于在上拉节点的第一电位的控制下，将时钟信号端的信号经输出端输出。

第二方面，本申请实施例提供了一种栅极驱动电路，包括：M个级联的本申请实施例第一方面提供的移位寄存器，M为大于1的整数；

第1级移位寄存器中的第一输入模块的控制端与帧触发信号端STV电连接；

第N级移位寄存器中的第一输入模块的控制端与第N-1极移位寄存器的输出端电连接；

第N级移位寄存器中的输出端与第N+1级移位寄存器中的第一输入模块的控制端电连接；

N为大于1小于M的整数。

第三方面，本申请实施例提供了一种显示控制方法，应用于本申请实施例第一方面提供的移位寄存器；显示控制方法包括：

在第一时刻，移位寄存器中的第一输入模块在第一栅压信号端的信号的控制下，将第一锁存信号端的信号输出至上拉节点，使上拉节点的电位变为第一电位；

移位寄存器中的锁存器模块在上拉节点的第一电位的控制下，将第二调节信号端的信号输出至下拉节点，使下拉节点的电位变为第二电位；

在第一时刻之后的第一锁存阶段，移位寄存器中的锁存器模块将上拉节点的电位维持于第一电位，将下拉节点的电位维持于第二电位；

在第一时刻及第一显示阶段，移位寄存器中的第一输出控制模块在第一电位的控制下将时钟信号端的信号经输出端输出。

本申请实施例提供的技术方案，至少具有如下有益效果：

本申请实施例采用第一输入模块根据接入的第一锁存信号来调节上拉节点的电位，采用锁存器模块将上拉节点的电位维持在调节后的电位，以实现对上拉节点的电位的锁存，相比于现有技术中10T2C的电路模型，本申请实施例的技术方案更容易实现显示阶段上拉节点的电位的稳定，从而保证第一输出控制模块输出的栅压信号的稳定，减少LHB横纹不良以分屏不良的现象。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种移位寄存器的结构框架示意图；

图2为本申请实施例提供的另一种移位寄存器的电路原理示意图；

图3为本申请实施例提供的一种栅极驱动电路的级联方式示意图；

图4为本申请实施例提供的一种显示控制方法的流程示意图；

图5为本申请实施例提供的另一种显示控制方法的流程示意图；

图6为本申请实施例提供的一种移位寄存器和栅级驱动电路的各端的信号时序示意图。

图中：

101为第一输入模块，102为锁存器模块，103为第一输出控制模块，104为第二输入模块，105为第二输出控制模块，106为第三输出控制模块，107为复位模块；

CN为第一锁存信号端，CNB为第二锁存信号端，VGH_G为第一调节信号端，VGL_G为第二调节信号端，CK为第一时钟信号端，CKB为第二时钟信号端，EN_Touch为触控信号端，Reset为复位信号端；

Gate N-1为第N-1级移位寄存器输出的栅压信号，Gate N为第N级移位寄存器输出的栅压信号，Gate N+1为第N+1级移位寄存器输出的栅压信号；

PU为上拉节点，PD为下拉节点，PU N为第N级移位寄存器的PU信号，PD N为第N级移位寄存器的PD信号，PU N+1为第N+1级移位寄存器的PU信号，PD N+1为第N+1级移位寄存器的PD信号。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供一种栅极驱动电路，包括M个级联的移位寄存器，M为大于1的整数，每一级移位寄存器的结构以及M个移位寄存器的级联方式将在后面的实施例中详述，此处不作赘述。

本申请实施例提供了一种移位寄存器(即GOA单元)，可应用于本申请实施例提供的栅极驱动电路中，作为每一级的移位寄存器。如图1所示，该移位寄存器包括：第一输入模块101、锁存器模块102和第一输出控制模块103。

第一输入模块101的控制端、第一端、第二端分别与第一栅压信号端、第一锁存信号端(CN端)、上拉节点PU电连接；第一输入模块101用于在第一栅压信号端的信号的控制下，将CN端的信号输出至上拉节点PU，使上拉节点PU的电位变为第一电位。

锁存器模块102的第一控制端、第二控制端、第一端、第二端，分别与上拉节点PU、下拉节点PD(图1中未示出该点)、第一调节信号端(VGH_G端)、第二调节信号端(VGL_G端)电连接；锁存器模块102用于将上拉节点PU的电位维持于第一电位，将下拉节点PD的电位变为第二电位并维持于第二电位。

第一输出控制模块103的控制端、第一端、第二端分别与上拉节点PU、时钟信号端(CK端或CKB端)、输出端电连接；第一输出控制模块103用于在上拉节点PU的第一电位的控制下，将时钟信号端的信号经输出端输出。

对于级联的M个移位寄存器中的第1级移位寄存器，本申请实施例中的第一栅压信号端可以是帧触发信号端(STV端，图1中未示出)，输出的第一栅压信号可以是帧触发信号STV；对于级联的M个移位寄存器中的第N极移位寄存器，第一栅压信号端可以是第N-1级移位寄存器的输出端，输出的第一栅压信号可以是第N-1级移位寄存器输出的栅压信号GateN-1，N为大于1小于M的整数。

本申请实施例采用第一输入模块根据接入的第一锁存信号来调节上拉节点PU的电位，采用锁存器模块将上拉节点PU的电位维持在调节后的电位，以实现对上拉节点PU的电位的锁存，相比于现有技术中10T2C的电路模型，本申请实施例的技术方案更容易实现显示阶段上拉节点PU的电位的稳定，从而保证第一输出控制模块输出的栅压信号的稳定，减少LHB横纹不良以分屏不良的现象。

可选的，如图2所示，本申请实施例提供的移位寄存器还包括第二输入模块104；第二输入模块104的控制端、第一端、第二端分别与第二栅压信号端、第二锁存信号端(CNB端)、上拉节点PU电连接；第二输入模块104用于在第二栅压信号端的信号的控制下，将CNB端的信号输出至上拉节点PU，使上拉节点PU的电位变为第二电位。

可选的，锁存器模块102还用于将上拉节点PU的电位维持于第二电位，将下拉节点PD的电位变为第一电位并维持于第一电位。

对于级联的M个移位寄存器中的第N级移位寄存器，本申请实施例中的第二栅压信号端可以是第N+1级移位寄存器的输出端，输出的第二栅压信号可以是第N+1级移位寄存器的输出端输出的栅压信号Gate N+1；对于级联的M个移位寄存器中的第M极移位寄存器，第二栅压信号端可以是帧触信号端。

本申请实施例采用第一输入模块来接收上一极移位寄存器的输出信号，第二输入模块来接收下一级移位寄存器的输出信号，根据两个相邻级的输出信号调节本级移位寄存器的PU点的电位，可实现不同移位寄存器的输出配合，进而实现整个栅极驱动电路的逐级扫描。

可选的，如图2所示，本申请实施例提供的移位寄存器还包括第二输出控制模块105；第二输出控制模块105的控制端、第一端、第二端分别与下拉节点PD、VGL_G端、输出端电连接；第二输出控制模块105用于在下拉节点PD的第一电位的控制下，将VGL_G端的信号经输出端输出。

本申请实施例采用第二输出控制模块来对第二输入模块接入的信号进行响应，实现对输出信号的调节。

可选的，如图2所示，本申请实施例提供的移位寄存器还包括：第三输出控制模块106；第三输出控制模块106的控制端、第一端、第二端分别与触控信号端(EN_Touch端)、VGL_G端、输出端电连接；第三输出控制模块106用于在EN_Touch端的信号的控制下，将VGL_G端的信号经输出端输出。

本申请实施例采用第三输出控制模块来接收触控信号，在接收到触控信号时调节移位寄存器的输出。

可选的，如图2所示，本申请实施例提供的移位寄存器还包括：复位模块107；复位模块107的控制端、第一端、第二端分别与复位信号端(Reset端)、VGL_G端、上拉节点PU电连接；复位模块107用于在Reset端的信号的控制下，将VGL_G端的信号输出至上拉节点PU。

下面参照图2所示的移位寄存器的一种可选实施方式的电路原理示意图，对本申请实施例的一种移位寄存器的具体结构进行如下介绍：

可选的，第一输入模块101包括第一晶体管T1，T1的控制极、第一极、第二极分别作为第一输入模块101的控制端、第一端、第二端，分别与第一栅压信号端、第一锁存信号端(CN端)、上拉节点PU电连接。

可选的，锁存器模块102包括第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8；T5的第一极和T6的第一极均作为锁存器模块102的第一端，与VGH_G端电连接；T7的第一极和T8的第一极均作为锁存器模块102的第二端，与VGL_G端电连接；T6的控制极、T8的控制极、T5的第二极和T7的第二极均作为锁存器模块102的第一控制端，与上拉节点PU电连接；T5的控制极、第T7的控制极、T6的第二极和T8的第二极均作为锁存器模块102的第二控制端，与下拉节点PD电连接。

在一个可选的实施方式中，T5和T6均为P型晶体管，T7和T8均为N型晶体管；T5的控制极、第一极、第二极分别为P型晶体管的栅极、源极、漏极；T6的控制极、第一极、第二极分别为P型晶体管的栅极、源极、漏极；T7的控制极、第一极、第二极分别为N型晶体管的栅极、源极、漏极；T8的控制极、第一极、第二极分别为N型晶体管的栅极、源极、漏极。

本申请实施例采用两个P型晶体管和两个N型晶体管形成锁存器模块，每个P型晶体管和一个N型晶体管相连，可实现反相器的功能，并降低功耗；其中一组P型晶体管和N型晶体管可对PU点的电位进行响应以调节PD点的电位，另一组P型晶体管和N型晶体管对调节后的PD点的电位进行响应，以维持PU点的电位，具体调节过程将在后续的显示控制方法的实施中详述，此处不作赘述。

可选的，第一输出控制模块103包括第三晶体管T3，T3的控制极、第一极、第二极分别作为第一输出控制模块103的控制端、第一端、第二端分别与上拉节点PU、CK端(或CKB端)、输出端电连接。

可选的，第二输入模块104包括第二晶体管T2，T2的控制极、第一极、第二极分别作为第二输入模块104的控制端、第一端、第二端分别与第二栅压信号端Gate N+1、CNB端、上拉节点PU电连接。

可选的，第二输出控制模块105包括第四晶体管T4，T4的控制极、第一极、第二极分别作为第二输出控制模块105的控制端、第一端、第二端分别与下拉节点PD、VGL_G端、输出端电连接。

可选的，第三输出控制模块106包括第九晶体管T9，T9的控制极、第一极、第二极分别作为第三输出控制模块106的控制端、第一端、第二端分别与EN_Touch端、VGL_G端、输出端电连接。

可选的，复位模块107包括第十晶体管T10，T10的控制极、第一极、第二极分别作为复位模块107的控制端、第一端、第二端分别与复位信号端(Reset端)、VGL_G端、上拉节点PU电连接。

可选的，本申请实施例中的晶体管T1至T4以及晶体管T9至T10均可以是N型晶体管，各晶体管的控制极为N型晶体管栅极，各晶体管的第一极和第二极分别为N型晶体管的源极和漏极、或N型晶体管的漏极和源极，本领域技术人员可以理解各N型晶体管和P型晶体管的具体连接方法，本申请实施例中不作赘述。

可选的，本申请实施例中的各晶体管均可以是MOS(Metal Oxid Semiconductor，金属-氧化物-半导体)管。

本申请实施提供的移位寄存器的具体工作原理将在后续的方法实施例中详述，此处不作赘述。

基于同一发明构思，本申请实施例提供一种栅极驱动电路，如前所述，包括M个级联的移位寄存器，如图3所示，该M个移位寄存器的级联方式如下：

第1级移位寄存器中的第一输入模块101的控制端与STV端(图3中未示出)电连接；第N级移位寄存器中的第一输入模块101的控制端与第N-1极移位寄存器的输出端电连接；第N级移位寄存器中的输出端与第N+1级移位寄存器中的第一输入模块101的控制端电连接；N为大于1小于M的整数。

可选的，第M级移位寄存器中的第二输入模块104的控制端与帧触发信号端电连接；第M级移位寄存器的输出端与第M-1级移位寄存器中的第二输入模块104的控制端电连接；第N级移位寄存器中的第二输入模块104的控制端与第N+1级移位寄存器中的输出端电连接；第N级移位寄存器中的输出端与第N-1级移位寄存器中的第二输入模块104的控制端电连接。

可选的，级联的最后一级(即第M级)移位寄存器可以采用非显示的虚拟移位寄存器(Dummy GOA)，即在用于显示的最后一级(即第M-1级)移位寄存器显示完成之后，该虚拟移位寄存器中的第二输入模块104的控制端接入与第1级移位寄存器中第一输入模块101相同的帧触发信号时，该虚拟移位寄存器输出的信号为低电平信号，与第1级移位寄存器输出的信号不冲突，Gate显示不发生冲突。

在上述连接方式下，通过CNB端和CN端的电压转换，可实现Gate显示的正反扫的切换。

可选的，级联的最后两级(即第M级和第M-1级)移位寄存器均可以采用非显示的虚拟移位寄存器。

可选的，对于任意一级移位寄存器，当第一输出控制模块103所连接的时钟信号端为第一时钟信号端(CK端)时，相邻级的移位寄存器的第一输出控制模块103所连接的时钟信号端为第二时钟信号端(CKB端)；当第一输出控制模块103所连接的时钟信号端为CKB端时，相邻级的移位寄存器的第一输出控制模块103所连接的时钟信号端为CK端。

可选的，CK端的信号和CKB端的信号均为脉冲信号；在同一时刻，CK端的信号为第一电平信号，CKB的信号为第二电平信号，或，第一时钟信号端的信号为第二电平信号，第二时钟信号为第一电平信号。

在一个示例中，第一电平信号可以是+8V的高电平信号，第二电平信号可以是-8V的低电平信号。

由图3可知，第N级移位寄存器的第一栅压信号端接入栅压信号Gate N-1，第二栅压信号端接入第N+1级移位寄存器输出的栅压信号Gate N+1，输出端输出栅压信号Gate N；第N+1级移位寄存器的第一栅压信号端接入第N级移位寄存器输出的栅压信号Gate N，第二栅压信号端接入栅压信号Gate N+2，输出端输出栅压信号Gate N+1。

由图3可知，第N级移位寄存器的时钟信号端(即第一时钟信号端)接入CK信号，第N+1级移位寄存器的时钟信号端(即第二时钟信号端)接入CKB信号，通过施加合适的CK信号和CKB信号，栅级驱动电路可以实现逐级扫描，依次输出相应的Gate信号。

基于同一发明构思，本申请实施例提供了一种显示控制方法，可应用于本申请实施例提供的任意一种移位寄存器，如图4所示，该显示控制方法包括：

S401，在第一时刻，移位寄存器中的第一输入模块101在第一栅压信号端的信号的控制下，将CN端的信号输出至上拉节点PU，使上拉节点PU的电位变为第一电位；移位寄存器中的锁存器模块102在上拉节点PU的第一电位的控制下，将VGL_G端的信号输出至下拉节点PD，使下拉节点PD的电位变为第二电位。

在一个可选的实施方式中，CN端的信号可以是高电平信号，例如+8V的电平信号；VGL_G端的信号可以是低电平信号，例如-8V的电平信号；对应地，第一电位可以是高电位，第二电位可以是低电位。

S402，在第一时刻之后的第一显示阶段，移位寄存器中的锁存器模块102将上拉节点PU的电位维持于第一电位，将下拉节点PD的电位维持于第二电位。

S403，在第一时刻及第一显示阶段，移位寄存器中的第一输出控制模块103在第一电位的控制下将时钟信号端的信号经输出端输出。

在一个可选的实施方式中，时钟信号端的信号为脉冲信号。

可选地，如图5所示，在上述步骤S201至S203的基础上，本申请实施例提供的显示控制方法，还包括如下步骤S204-S205：

S404，在第一显示阶段之后的第二时刻，移位寄存器中的第二输入模块104在第二栅压信号端的信号的控制下，将CNB端的信号输出至上拉节点PU，使上拉节点PU的电位变为第二电位；锁存器模块102在上拉节点PU的第二电位的控制下，将VGH_G端的信号输出至下拉节点PD，使下拉节点PD的电位变为第一电位。

S405，在第二时刻之后的第二显示阶段，锁存器模块102将上拉节点PU的电位维持于第二电位，将下拉节点PD的电位维持于第一电位。

可选地，本申请实施例提供的显示控制方法还包括：在第二时刻以及第二显示阶段，第二输出控制模块105在下拉节点PD的第一电位的控制下，将VGL_G端的信号经输出端输出。

可选地，本申请实施例提供的显示控制方法还包括：在第一显示阶段和/或第二显示阶段，移位寄存器中的第三输出控制模块106在EN_Touch端的信号的控制下，将VGL_G端的信号经输出端输出。

可选地，本申请实施例提供的显示控制方法还包括：在复位阶段，复位模块107在Reset端的信号的控制下，将VGL_G端的信号输出至PU点，使PU点变为第二电位，PD点变为第一电位。

图6示出了本申请提供的栅级驱动电路中第N级和第N+1级移位寄存器各端在一帧画面显示过程中的一种信号时序图，下面参照图3和图6对第N级和第N+1级移位寄存器的显示控制原理进行详细介绍。

图6中的D1时刻为第N级移位寄存器的第一时刻，D3时刻为第N级移位寄存器的第二时刻，D1时刻与D3时刻之间的时段为第N级移位寄存器的第一显示阶段，D3时刻之后的时段为第N级移位寄存器的第二显示阶段，D2时刻为第N+1级移位寄存器的第一时刻，D2时刻之后的一个时段为第N+1级移位寄存器的第一显示阶段。

对于第N级移位寄存器：

在D1时刻，Gate N-1为高电平，T1打开，将CN端的高电平信号(+8V)输出至PU点，将PU点的电位拉高；在PU点的高电位的控制下，T3和T8打开，T3将CK端的低电平信号经输出端输出，输出的Gate N信号为低电平信号，T8将VGL_G端的低电平信号输出至PD点，将PD点的电位拉低，T5打开，将VGH_G端的高电平信号输出至PU点，以维持PU点的高电位。

D1时刻是锁存器模块第一次锁存的触发时刻，该时刻之后的第一显示阶段，锁存器模块可将PU点和PD点分别维持在高电位和低电位，从而实现对PU点和PD点的第一次信号锁存。

在第一显示阶段的D2时刻，锁存的PU点仍为高电位，T8打开，将CK端的高电平信号作为Gate N信号经输出端输出。

对于第N级移位寄存器：

在D2时刻，第N级移位寄存器输出的Gate N信号作为开启电压信号输入T1，使PU点的电位拉高并锁存在高电位，使PD点的电位拉低并锁存在低电位，电位的跳变和锁存的原理与第N级移位寄存器相似，此处不作赘述。

在第一显示阶段的D3时刻，锁存的PU点仍为高电位，T8打开，将CKB端的高电平信号作为Gate N+1信号经输出端输出，该Gate N+1信号信号作为下一级移位寄存器的开启电压，后续级联的移位寄存器依次类推。

对于第N级移位寄存器：

在D3时刻，第N级移位寄存器输出的Gate N+1信号返回本级移位寄存器，T2打开，将CNB端的低电平信号输出至PU点，将PU点的电位拉低，T3和T8关闭，T6打开，将VGH_G端的信号输出至PD点，将PD点的电位拉高，T4和T7打开，T4将VGL_G端的低电平信号作为Gate N信号经输出端输出，T7将VGL_G端的低电平信号输出至PU点，以维持PU点的低电位。

D3时刻是锁存器模块第二次锁存的触发时刻，该时刻之后的第二显示阶段，锁存器模块可将PU点和PD点分别维持在低电位和高电位，从而实现对PU点和PD点的第二次信号锁存。

D3时刻之后，若无新的Gate N-1信号触发，则锁存器模块始终保持第二次锁存后的状态，即PU点始终保持低电位，PD始终保持高电位，输出的Gate N信号始终为VGL_G端的低电平信号。

在实际的显示过程中，在第一显示阶段和第二显示阶段中，可能会因接收到EN_Touch端的高电平信号而进入Touch(触控)阶段，EN_Touch端停止输出高电平信号时，Touch阶段结束，一般情况下，一帧画面显示过程中会插入多个Touch阶段。

对于每一级移位寄存器：

在接收到EN_Touch端的高电平信号时，T9打开，将VGL_G端的低电平信号作为Gate信号输出，使本级移位寄存器停止对相应的像素行的驱动，从而停止整个栅极驱动电路对像素行的驱动，从而暂停显示。

在Touch阶段，EN_Touch端的信号不影响T1或T2的开关状态，从而也不影响PU点和PD点的电位，即PU点和PD点仍被锁存在第一显示阶段或第二显示阶段的原有电位。

对于每一级移位寄存器：

在复位阶段，Reset端输入高电平信号(图6中未示出)，T10打开，将VGL_G端的低电平信号作为Gate信号输出，使本级移位寄存器停止对相应的像素行的驱动，从而停止整个栅极驱动电路对像素行的驱动，从而实现复位。

应用本申请实施例，至少能够实现如下有益效果：

1)本申请实施例采用第一输入模块根据接入的第一锁存信号来调节上拉节点PU的电位，采用锁存器模块将上拉节点PU的电位维持在调节后的电位，以实现对上拉节点PU的电位的锁存，相比于现有技术中10T2C的电路模型，本申请实施例的技术方案更容易实现显示阶段上拉节点PU的电位的稳定，从而保证第一输出控制模块输出的栅压信号的稳定，减少LHB横纹不良以分屏不良的现象。

2)本申请实施例采用第一输入模块来接收上一极移位寄存器的输出信号，第二输入模块来接收下一级移位寄存器的输出信号，根据两个相邻级的输出信号调节本级移位寄存器的PU点的电位，可实现不同移位寄存器的输出配合，进而实现整个栅极驱动电路的逐级扫描。

3)本申请实施例采用第三输出控制模块来接收触控信号，在接收到触控信号时调节移位寄存器的输出，在接收到触信号并进入Touch阶段后，仍然可以保持PU点的电位稳定，保持经第三输出控制模块调节后的输出信号的稳定。

4)本申请实施例通过对相邻级的移位寄存器分别施加不同的信号(如CK信号和CKB信号)，可以实现栅极驱动电路不同级移位寄存器依次输出相应的Gate信号，实现逐级扫描。

5)本申请实施例采用10个或更少的TFT即可实现稳定的输出和驱动，相比于现有技术中的10T2C的电路模型，本申请实施例中的电路器件数量较少，可节省硬件成本且更有利于实现窄边框。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (15)

1.一种移位寄存器，其特征在于，包括：第一输入模块、锁存器模块和第一输出控制模块；

所述第一输入模块的控制端、第一端、第二端分别与第一栅压信号端、第一锁存信号端、上拉节点电连接；所述第一输入模块用于在所述第一栅压信号端的信号的控制下，将所述第一锁存信号端的信号输出至所述上拉节点，使所述上拉节点的电位变为第一电位；所述第一锁存信号端的信号为高电平信号；

所述锁存器模块的第一控制端、第二控制端、第一端、第二端，分别与所述上拉节点、下拉节点、第一调节信号端、第二调节信号端电连接；所述锁存器模块用于将所述上拉节点的电位维持于所述第一电位，将所述下拉节点的电位变为第二电位并维持于所述第二电位；

所述第一输出控制模块的控制端、第一端、第二端分别与所述上拉节点、时钟信号端、输出端电连接；所述第一输出控制模块用于在所述上拉节点的所述第一电位的控制下，将所述时钟信号端的信号经所述输出端输出。

2.根据权利要求1所述的移位寄存器，其特征在于，所述锁存器模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第五晶体管的第一极和所述第六晶体管的第一极均作为所述锁存器模块的第一端，与所述第一调节信号端电连接；

所述第七晶体管的第一极和所述第八晶体管的第一极均作为所述锁存器模块的第二端，与所述第二调节信号端电连接；

所述第六晶体管的控制极、所述第八晶体管的控制极、所述第五晶体管的第二极和所述第七晶体管的第二极均作为所述锁存器模块的第一控制端，与所述上拉节点电连接；

所述第五晶体管的控制极、所述第七晶体管的控制极、所述第六晶体管的第二极和所述第八晶体管的第二极均作为所述锁存器模块的第二控制端，与所述下拉节点电连接。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第五晶体管和所述第六晶体管均为P型晶体管，所述第七晶体管和所述第八晶体管均为N型晶体管；

所述第五晶体管的控制极、第一极、第二极分别为P型晶体管的栅极、源极、漏极；所述第六晶体管的控制极、第一极、第二极分别为P型晶体管的栅极、源极、漏极；

所述第七晶体管的控制极、第一极、第二极分别为N型晶体管的栅极、源极、漏极；所述第八晶体管的控制极、第一极、第二极分别为N型晶体管的栅极、源极、漏极。

4.根据权利要求1所述的移位寄存器，其特征在于，还包括：第二输入模块；

所述第二输入模块的控制端、第一端、第二端分别与第二栅压信号端、第二锁存信号端、所述上拉节点电连接；

所述第二输入模块用于在所述第二栅压信号端的信号的控制下，将所述第二锁存信号端的信号输出至所述上拉节点，使所述上拉节点的电位变为所述第二电位；

所述锁存器模块还用于将所述上拉节点的电位维持于所述第二电位，将所述下拉节点的电位变为所述第一电位并维持于所述第一电位。

5.根据权利要求4所述的移位寄存器，其特征在于，还包括：第二输出控制模块；

所述第二输出控制模块的控制端、第一端、第二端分别与所述下拉节点、所述第二调节信号端、所述输出端电连接；

所述第二输出控制模块用于在所述下拉节点的所述第一电位的控制下，将所述第二调节信号端的信号经所述输出端输出。

6.根据权利要求1或4所述的移位寄存器，其特征在于，还包括：第三输出控制模块；

所述第三输出控制模块的控制端、第一端、第二端分别与触控信号端、所述第二调节信号端、所述输出端电连接；

所述第三输出控制模块用于在所述触控信号端的信号的控制下，将所述第二调节信号端的信号经所述输出端输出。

7.根据权利要求1所述的移位寄存器，其特征在于，还包括：复位模块；

所述复位模块的控制端、第一端、第二端分别与复位信号端、所述第二调节信号端、所述上拉节点电连接；

所述复位模块用于在所述复位信号端的信号的控制下，将所述第二调节信号端的信号输出至所述上拉节点。

8.一种栅极驱动电路，其特征在于，包括：M个级联的如权利要求1-7中任一项所述的移位寄存器，M为大于1的整数；

第1级所述移位寄存器中的第一输入模块的控制端与帧触发信号端电连接；

第N级所述移位寄存器中的所述第一输入模块的控制端与第N-1极所述移位寄存器的输出端电连接；

第N级所述移位寄存器中的输出端与第N+1级所述移位寄存器中的所述第一输入模块的控制端电连接；

N为大于1小于M的整数。

9.根据权利要求8所述的栅极驱动电路，其特征在于，

第M级所述移位寄存器中的第二输入模块的控制端与所述帧触发信号端电连接；

第M级所述移位寄存器的输出端与第M-1级所述移位寄存器中的所述第二输入模块的控制端电连接；

第N级所述移位寄存器中的所述第二输入模块的控制端与第N+1级所述移位寄存器中的输出端电连接；

第N级所述移位寄存器中的输出端与第N-1级所述移位寄存器中的所述第二输入模块的控制端电连接。

10.根据权利要求8所述的栅极驱动电路，其特征在于，对于任意一级所述移位寄存器，

当第一输出控制模块所连接的时钟信号端为第一时钟信号端时，相邻级的所述移位寄存器的所述第一输出控制模块所连接的时钟信号端为第二时钟信号端；

当所述第一输出控制模块所连接的时钟信号端为第二时钟信号端时，相邻级的所述移位寄存器的所述第一输出控制模块所连接的时钟信号端为第一时钟信号端。

11.根据权利要求10所述的栅极驱动电路，其特征在于，所述第一时钟信号端的信号和所述第二时钟信号端的信号均为脉冲信号；

在同一时刻，所述第一时钟信号端的信号为第一电平信号，所述第二时钟信号端的信号为第二电平信号；或，所述第一时钟信号端的信号为第二电平信号，所述第二时钟信号端的信号为第一电平信号。

12.一种显示控制方法，其特征在于，应用于如权利要求1-7中任一项所述的移位寄存器；所述显示控制方法包括：

在第一时刻，所述移位寄存器中的第一输入模块在第一栅压信号端的信号的控制下，将第一锁存信号端的信号输出至上拉节点，使所述上拉节点的电位变为第一电位；所述第一锁存信号端的信号为高电平信号；

所述移位寄存器中的锁存器模块在所述上拉节点的第一电位的控制下，将第二调节信号端的信号输出至下拉节点，使所述下拉节点的电位变为第二电位；

在第一时刻之后的第一显示阶段，所述移位寄存器中的锁存器模块将所述上拉节点的电位维持于所述第一电位，将所述下拉节点的电位维持于所述第二电位；

在所述第一时刻及所述第一显示阶段，所述移位寄存器中的第一输出控制模块在所述第一电位的控制下将时钟信号端的信号经输出端输出。

13.根据权利要求12所述的显示控制方法，其特征在于，还包括：

在所述第一显示阶段之后的第二时刻，所述移位寄存器中的第二输入模块在第二栅压信号端的信号的控制下，将第二锁存信号端的信号输出至上拉节点，使所述上拉节点的电位变为所述第二电位；

所述锁存器模块在所述上拉节点的第二电位的控制下，将第一调节信号端的信号输出至下拉节点，使所述下拉节点的电位变为所述第一电位；

在所述第二时刻之后的第二显示阶段，所述锁存器模块将所述上拉节点的电位维持于所述第二电位，将所述下拉节点的电位维持于所述第一电位。

14.根据权利要求13所述的显示控制方法，其特征在于，还包括：

在所述第二时刻以及所述第二显示阶段，第二输出控制模块在所述下拉节点的所述第一电位的控制下，将所述第二调节信号端的信号经所述输出端输出。

15.根据权利要求12或13所述的显示控制方法，其特征在于，还包括：

在所述第一显示阶段和/或第二显示阶段，所述移位寄存器中的第三输出控制模块在触控信号端的信号的控制下，将所述第二调节信号端的信号经所述输出端输出。

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