CN103985363B - 栅极驱动电路、tft阵列基板、显示面板及显示装置 - Google Patents

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CN103985363B CN201310654923.4A CN201310654923A CN103985363B CN 103985363 B CN103985363 B CN 103985363B CN 201310654923 A CN201310654923 A CN 201310654923A CN 103985363 B CN103985363 B CN 103985363B
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Abstract

本发明提供了一种栅极驱动电路、基板、显示面板及显示装置，所述栅极驱动电路包括多个级联的移位寄存单元，所述移位寄存单元包括相邻的第一移位寄存器和第二移位寄存器；所述第一移位寄存器与所述第二移位寄存器结构相同；所述第一移位寄存器与所述第二移位寄存器共用第一晶体管、第二晶体管以及第八晶体管；所述第一晶体管的漏极、所述第二晶体管的源极以及所述第八晶体管的漏极交汇于自举P点。通过共用晶体管，栅极驱动电路中每两个移位寄存器可以减少三个晶体管的使用，最终减少自举P点所占的面积，达到减小边框宽度的目的，实现显示装置的窄边框；同时，减少晶体管的使用，降低了生产成本。

Description

栅极驱动电路、TFT阵列基板、显示面板及显示装置
技术领域
本发明涉及液晶显示技术领域，特别涉及一种栅极驱动电路、基板、显示面板及显示装置。
背景技术
非晶硅栅极驱动(Amorphous Silicon Gate Driver，ASG)技术是指利用A-Si TFT(Amorphous Silicon Thin Film Transistor，非晶硅薄膜晶体管)构成移位寄存器电路，输出栅极(Gate)信号从而驱动薄膜晶体管液晶显示器(TFT-LCD)的技术，其中，所述移位寄存器电路包括N+1个移位寄存器单元(Shift Register,可简称SR)，每一个移位寄存器单元即为一ASG电路，所述N为正整数。由于各ASG电路均可由显示面板中的A-Si TFT所形成，因此，可减少源驱动芯片的使用需求及外接零组件的接点数从而能够提高产品的可靠度、降低生产成本。
目前，常见的ASG电路如图1所示，包括多个非晶硅薄膜晶体管(如图1所示的第一～第九非晶硅薄膜晶体管M0～M8)以及多个电容(如图1所示的C1和C2)，如中国专利CN103187037A中公开，其中：
所示第一非晶硅薄膜晶体管M0的栅极连接至上一移位寄存单元的输出端SET，漏极连接至高电位或低电位D1R1，源极与所述第二非晶硅薄膜晶体管M1的漏极、所述第三非晶硅薄膜晶体管M2的漏极、所述第八非晶硅薄膜晶体管M7的漏极、所述第四非晶硅薄膜晶体管的栅极以及所述第五非晶硅薄膜晶体管的栅极交汇，形成自举Pull up点(P点)；所述第二非晶硅薄膜晶体管M1的栅极连接至该移位寄存单元的输入端Gn+1，源极连接至低电位或者高电位(D1R2)；所述第三非晶硅薄膜晶体管M2的栅极与所述第四非晶硅薄膜晶体管M3的漏极以及所述第六非晶硅薄膜晶体管的栅极交汇，形成Q点；所述第三非晶硅薄膜晶体管M2的源极与所述第四非晶硅薄膜晶体管M3的源极、所述第六非晶硅薄膜晶体管M5的源极以及所述第七非晶硅薄膜晶体管M6的源极连接至 外部电路提供的低电压电平信号VGL；所述第七非晶硅薄膜晶体管M6的栅极连接至外部电路提供的第一时钟信号CK；所述第五非晶硅薄膜晶体管M4的漏极连接至外部电路提供的第二时钟信号CKB，所述第一时钟信号CK与所述第二时钟信号CKB的相位相差180°；所述第五非晶硅薄膜晶体管M4的源极、所述第六非晶硅薄膜晶体管M5的漏极、所述第七非晶硅薄膜晶体管M6的漏极以及所述第九非晶硅薄膜晶体管M8的漏极连接至该移位寄存单元的输出端GOUT；所述第八非晶硅薄膜晶体管M7的栅极、所述第九非晶硅薄膜晶体管M8的栅极连接至复位信号Reset。
申请人发现，在现有技术中每一级ASG电路都有一个自举P点，就需要有相应的P点走线、P点下拉用非晶硅薄膜晶体管，如图1中所示的第八非晶硅薄膜晶体管M7、第一非晶硅薄膜晶体管M0以及第二非晶硅薄膜晶体管M1，导致占用薄膜晶体管液晶显示器边框面积，造成显示边框面积的浪费。
发明内容
本发明的目的在于提供一种栅极驱动电路，减少非晶硅薄膜晶体管的数量，从而减小薄膜晶体管液晶显示器边框的宽度。
为解决上述技术问题，本发明提供一种栅极驱动电路，包括多个级联的移位寄存单元：
所述移位寄存单元包括相邻的第一移位寄存器、第二移位寄存器；所述第一移位寄存器与所述第二移位寄存器结构相同；
所述第一移位寄存器与所述第二移位寄存器共用第一晶体管、第二晶体管以及第八晶体管；
所述第一晶体管的漏极、所述第二晶体管的源极以及所述第八晶体管的漏极交汇于自举P点。
本发明提供另一种栅极驱动电路，包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元包括相邻的第一移位寄存器、第二移位寄存器；所述第一移位寄存器与所述第二移位寄存器结构相同；
第一移位寄存器包括第一时钟信号端与第二时钟信号端，第二移位寄存器包括第三时钟信号端与第四时钟信号端，其中，所述第一时钟信号端输入的信 号与所述第二时钟信号端输入的信号的相位相差180°，所述第三时钟信号端输入的信号与所述第四时钟信号端输入的信号的相位相差180°；
所述移位寄存单元具有第一输入端、第二输入端以及第一输出端、第二输出端，所述移位寄存单元的第一输入端连接至上一移位寄存单元的第一输出端，所述移位寄存单元的第二输入端连接至下一移位寄存单元的第二输出端；
所述第一移位寄存器、所述第二移位寄存器均包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容及第二电容；
所述第一晶体管的漏极、所述第二晶体管的源极以及所述第八晶体管的漏极交汇于自举P点；
所述第一晶体管的栅极连接至第一输入端，所述第一晶体管的源极连接至高电位信号端或低电位信号端；
所述第二晶体管的栅极连接至第二输入端，所述第二晶体管的漏极连接至低电位信号端或者高电位信号端；
所述第八晶体管的栅极连接至复位信号端，所述第八晶体管的源极连接至低电压电平信号端；
所述第三晶体管的栅极、所述第四晶体管的漏极以及所述第六晶体管的栅极交汇形成Q点；
所述第三晶体管的漏极连接至低电压电平信号端，所述第三晶体管的源极连接至所述自举P点；
所述第四晶体管的栅极连接至所述自举P点，所述第四晶体管的源极连接至低电压电平信号端；
所述第六晶体管的源极连接至低电压电平信号端，第六晶体管的漏极连接至所述第一输出端；
所述第五晶体管的栅极连接至所述自举P点，第五晶体管的源极连接至所述第一输出端，第五晶体管的漏极连接至所述第二时钟信号端；
所述第七晶体管的栅极连接至第一时钟信号端，第七晶体管的源极连接至所述第一输出端，第七晶体管的漏极连接至低电压电平信号端；
所述第九晶体管的栅极连接至复位信号端，所述第九晶体管的源极连接至 低电压电平信号端，所述第九晶体管的漏极连接至所述第一输出端；
所述第一电容一端连接于所述第二时钟信号端，另一端连接至所述Q点，用于将所述第二时钟信号端耦合到所述Q点；
所述第二电容的一端连接至所述自举P点，另一端连接至所述第一输出端，为自举电容；
所述第一移位寄存器与所述第二移位寄存器共用第一晶体管、第二晶体管以及第八晶体管。
本发明提供一种TFT阵列基板，包括栅极驱动电路，所述栅极驱动电路采用本发明提供的所述的栅极驱动电路。
本发明提供一种显示面板，包括上述TFT阵列基板。
本发明还提供一种显示装置，包括上述显示面板。
在本发明提供的栅极驱动电路中，第一移位寄存器与第二移位寄存器共用自举P点，从而可以共用第一晶体管、第二晶体管与第八晶体管，因此在栅极驱动电路中每两个移位寄存器可以减少三个晶体管的使用，最终减少自举P点所占的面积，达到减小边框宽度的目的，实现显示装置的窄边框；同时，减少晶体管的使用，降低了生产成本。
附图说明
图1为现有技术中ASG电路的结构示意图。
图2为本发明较佳实施例中栅极驱动电路的一个移位寄存单元的结构示意图。
图3为本发明较佳实施例中栅极驱动电路的相邻移位寄存单元之间的连接关系示意图。
图4为本发明较佳实施例中栅极驱动电路移位寄存单元中自举P点的波形图。
图5本发明较佳实施例中栅极驱动电路的工作时序波形图。
图6本发明较佳实施例中TFT阵列基板的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的栅极驱动电路作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，第一移位寄存器与第二移位寄存器共用自举P点，从而可以共用第一晶体管、第二晶体管与第八晶体管，因此在栅极驱动电路中每两个移位寄存器可以减少三个晶体管的使用，最终减少自举P点所占的面积，达到减小边框宽度的目的，实现显示装置的窄边框；同时，减少晶体管的使用，降低了生产成本。
本发明提供一种栅极驱动电路，包括多个级联的移位寄存单元：
移位寄存单元包括相邻的第一移位寄存器、第二移位寄存器；第一移位寄存器与所述第二移位寄存器结构相同；
第一移位寄存器与第二移位寄存器共用第一晶体管、第二晶体管以及第八晶体管；
第一晶体管的漏极、第二晶体管的源极以及第八晶体管的漏极交汇于自举P点。
图2为本发明较佳实施例中栅极驱动电路中移位寄存单元的结构示意图，如图2所示，移位寄存单元包括相邻的第一移位寄存器SR1、第二移位寄存器SR2；第一移位寄存器SR1与第二移位寄存器SR2结构相同；第一移位寄存器SR1包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第一电容C1与第二电容C2。
第一移位寄存器SR1与第二移位寄存器SR2共用第一晶体管T1、第二晶体管T2以及第八晶体管T8；第一晶体管T1的漏极、第二晶体管T2的源极以及第八晶体管T8的漏极交汇于自举P点。
本实施例中，移位寄存单元具有第一输入端Gn-1、第二输入端Gn+1以及第一输出端GOUT1、第二输出端GOUT2，其中，第一移位寄存单元SR1具有第一输入端Gn-1与第一输出端GOUT1，第二移位寄存器SR2具有第二输入端Gn+1与第二输出端GOUT2。移位寄存单元的第一输入端Gn-1连接至上一移位寄存单 元的第一输出端GOUT1，移位寄存单元的第二输入端Gn+1连接至下一移位寄存单元的第二输出端GOUT2，如图3所示。对于整个栅极驱动电路来说，其中的第一级移位寄存单元的第一输入端Gn-1为起始脉冲信号(STV信号)。
继续参考图2，移位寄存单元由外部电路提供时钟信号，第一移位寄存器SR1包括第一时钟信号端CK1与第二时钟信号端CKB1，第二移位寄存器SR2包括第三时钟信号端CK2与第四时钟信号端CKB2，其中，第一时钟信号端CK1输入的信号与第二时钟信号端CKB1所提供的信号的相位相差180°，第三时钟信号端CK2输入的信号与第四时钟信号端CKB2所提供的信号的相位相差180°。移位寄存单元的第一时钟信号端CK1与下一移位寄存单元的第二时钟信号端CKB1相连，移位寄存单元的第三时钟信号端CK2与下一移位寄存单元的第四时钟信号端CKB2相连，如图3所示。
图3为本发明较佳实施例中栅极驱动电路的相邻移位寄存单元之间的连接关系示意图，各移位寄存器由外部电路提供相同的低电压电平信号端VGL、复位信号端Reset、高电位信号端或者低电位信号端FW以及低电位信号端或者高电位信号端BW。
第一晶体管T1的栅极连接至第一输入端Gn-1，第一晶体管T1的源极连接至高电位信号端或者低电位信号端FW，用于自举P点的充电或放电。第二晶体管T2的栅极连接至第二输入端Gn+1，第二晶体管T2的漏极连接至低电位信号端或者高电位信号端BW，用于自举P点的放电或充电。FW和BW为相位相反的扫描信号，FW位于高电位时，BW位于低电位；FW位于低电位时，BW位于高电位。第八晶体管T8的栅极连接至复位信号端Reset，第八晶体管T8的源极连接至低电压电平信号端VGL，用于自举P点的电压复位。
继续参考图2，第三晶体管T3的栅极、第四晶体管T4的漏极以及第六晶体管T6的栅极交汇形成Q点。第三晶体管T3的漏极连接至低电压电平信号端VGL，第三晶体管T3的源极连接至自举P点，在自举P点未被充电时，用于在第二时钟信号端CKB1提供的信号的高电平阶段对自举P点持续拉低；在自举P点被充电后，第三晶体管T3处于关态。第四晶体管T4的栅极连接至自举P点，第四晶体管T4的源极连接至低电压电平信号端VGL，在自举P点未被充电时，第四晶体管T4处于关态；在自举P点被充电后，第四晶体管T4处于打开状态， 用于将自举P点钳制在低电压。第六晶体管T6的源极连接至低电压电平信号端VGL，第六晶体管T6的漏极连接至第一输出端GOUT1，在自举P点未被充电，Q点被充电时，用于在第二时钟信号端CKB1提供的信号的高电平状态，对第一输出端GOUT1下拉，拉低第一输出端GOUT1的电压；在自举P点被充电后，第六晶体管T6处于关态。
第五晶体管T5的栅极连接至自举P点，第五晶体管T5的源极连接至第一输出端GOUT1，第五晶体管T5的漏极连接至第二时钟信号端CKB1，自举P点被充电后，在第二时钟信号端CKB1提供的信号的上升状态，第五晶体管T5对自举P点起上拉作用；在第二时钟信号端CKB1提供的信号的下降状态，第五晶体管T5对自举P点起下拉作用。
第七晶体管T7的栅极连接至第一时钟信号端CK1，第七晶体管T7的源极连接至第一输出端GOUT1，第七晶体管T7的漏极连接至低电压电平信号端VGL，用于在第一时钟信号端CK1提供的信号的高电平状态时，对第一输出端GOUT1进行下拉，拉低第一输出端GOUT1的电压。
第九晶体管T9的栅极连接至复位信号端Reset，第九晶体管T9的源极连接至低电压电平信号端VGL，第九晶体管T9的漏极连接至第一输出端GOUT1，用于第一输出端GOUT1的电压复位。
第一电容C1的一端连接于第二时钟信号端CKB1，另一端连接至Q点，用于将第二时钟信号端CKB1耦合到Q点；第二电容C2的一端连接至自举P点，另一端连接至第一输出端GOUT1，为自举电容。
第二移位寄存器SR2的结构与第一移位寄存器SR1的结构相同，除与第一移位寄存器SR1共用的第一晶体管T1、第二晶体管T2以及第八晶体管T8以外，第二移位寄存器SR2还包括其余的晶体管及电容：第二移位寄存器SR2的第三晶体管T3’、第四晶体管T4’、第五晶体管T5’、第六晶体管T6’、第七晶体管T7’、第九晶体管T9’、第一电容C1’与第二电容C2’，其相互的连接关系及所起的作用，分别与第一移位寄存器SR1中的第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第九晶体管T9以及第一电容C1、第二电容C2相同。因此本实施例中，对第二移位寄存器SR2包含的各晶体管及电容不再做详细的说明。
本发明通过使第一移位寄存器SR1与第二移位寄存器SR2共用自举P点，从而共用第一晶体管T1、第二晶体管T2与第八晶体管T8，减少了晶体管的使用，节省自举P点所占的面积，达到减小边框宽度的目的。自举P点的波形如图4所示。由图4可知，可以实现P点被第一移位寄存器SR1与第二移位寄存器SR2共用。
另需说明的，本实施例中的移位寄存单元包括相邻的第一移位寄存器、第二移位寄存器，由于两者的结构相同，工作原理也是一致的，具体可以参照中国专利CN103187037A中的ASG电路的工作原理。
图5为本发明较佳实施例中栅极驱动电路的工作时序波形图，如图5所示，首先由复位信号端Reset提供某一时序的复位信号；接着，第一级移位寄存单元的第一输入端Gn-1提供起始脉冲STV信号；然后，第二时钟信号端CKB1提供第二时钟信号、同时移位寄存单元的第一输出端GOUT1输出信号；第二时钟信号端CKB1提供的信号降低至低电位时，第四时钟信号端CKB2提供第四时钟信号，同时移位寄存单元的第二输出端GOUT2输出信号；第四时钟信号端CKB2提供的信号降低至低电位时，第一时钟信号端CK1提供第一时钟信号，待第一时钟信号端CK1提供的信号降低至低电位时，第三时钟信号端CK2提供第三时钟信号；自举P点在第一级移位寄存单元的第一输入端Gn-1提供起始脉冲STV信号的同时，电压升高，在第二时钟信号端CKB1提供第二时钟信号时，电压继续升高，并保持高电位，在第一时钟信号端CK1提供第一时钟信号时，电位下降至低电位。
如图6所示，本发明提供一种TFT阵列基板1，包括栅极驱动电路11和数据驱动电路12，栅极驱动电路采用本发明提供的的栅极驱动电路。
本发明还提供一种显示面板(图中未示出)，包括上述的TFT阵列基板。
同时，本发明还提供一种显示装置(图中未示出)，包括上述的显示面板。
综上所述，在本发明提供的栅极驱动电路中，第一移位寄存器与第二移位寄存器共用自举P点，从而可以共用第一晶体管、第二晶体管与第八晶体管，因此每两个移位寄存器可以减少三个晶体管的使用，最终减少自举P点所占的面积，达到减小边框宽度的目的，实现显示装置的窄边框；同时，减少晶体管的使用，降低了生产成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (15)

1.一种栅极驱动电路，包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元包括相邻的第一移位寄存器、第二移位寄存器；所述第一移位寄存器与所述第二移位寄存器结构相同；
所述第一移位寄存器与所述第二移位寄存器共用第一晶体管、第二晶体管以及第八晶体管；
所述第一晶体管的漏极、所述第二晶体管的源极以及所述第八晶体管的漏极交汇于自举P点；
所述移位寄存单元具有第一输入端、第二输入端以及第一输出端、第二输出端，所述移位寄存单元的第一输入端连接至上一移位寄存单元的第一输出端，所述移位寄存单元的第二输入端连接至下一移位寄存单元的第二输出端；
所述第一晶体管的栅极连接至第一输入端，所述第一晶体管的源极连接至高电位信号端或低电位信号端，用于所述自举P点的充电或放电；
所述第二晶体管的栅极连接至第二输入端，所述第二晶体管的漏极连接至低电位信号端或者高电位信号端，用于所述自举P点的放电或充电；
所述第八晶体管的栅极连接至复位信号端，所述第八晶体管的源极连接至低电压电平信号端，用于所述自举P点的电压复位。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器包括第一时钟信号端与第二时钟信号端，所述第二移位寄存器包括第三时钟信号端与第四时钟信号端，其中，所述第一时钟信号端输入的信号与所述第二时钟信号端输入的信号的相位相差180°，所述第三时钟信号端输入的信号与所述第四时钟信号端输入的信号的相位相差180°。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存单元的第一时钟信号端与下一移位寄存单元的第二时钟信号端相连，所述移位寄存单元的第二时钟信号端与下一移位寄存单元的第四时钟信号端相连。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述第一移位寄存器还包括：第三晶体管、第四晶体管以及第六晶体管；
所述第三晶体管的栅极、所述第四晶体管的漏极以及所述第六晶体管的栅极交汇形成Q点。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述第三晶体管的漏极连接至低电压电平信号端，所述第三晶体管的源极连接至所述自举P点，在所述自举P点未被充电时，用于在所述第二时钟信号端提供的信号的高电平阶段对所述自举P点持续拉低；在所述自举P点被充电后，所述第三晶体管处于关态。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述第四晶体管的栅极连接至所述自举P点，所述第四晶体管的源极连接至低电压电平信号端，在所述自举P点未被充电时，所述第四晶体管处于关态；在所述自举P点被充电后，所述第四晶体管处于打开状态，用于将所述自举P点钳制在低电压。
7.如权利要求6所述的栅极驱动电路，其特征在于，所述第六晶体管的源极连接至低电压电平信号端，第六晶体管的漏极连接至所述第一输出端，在所述自举P点未被充电，所述Q点被充电时，用于在所述第二时钟信号端提供的信号的高电平状态，对所述第一输出端下拉，拉低所述第一输出端的电压；在所述自举P点被充电后，所述第六晶体管处于关态。
8.如权利要求7所述的栅极驱动电路，其特征在于，所述第一移位寄存器还包括：第五晶体管；
所述第五晶体管的栅极连接至所述自举P点，第五晶体管的源极连接至所述第一输出端，第五晶体管的漏极连接至所述第二时钟信号端，所述自举P点被充电后，在所述第二时钟信号端提供的信号的上升状态，所述第五晶体管对所述自举P点起上拉作用；在所述第二时钟信号端提供的信号的下降状态，所述第五晶体管对所述自举P点起下拉作用。
9.如权利要求8所述的栅极驱动电路，其特征在于，所述第一移位寄存器还包括：第七晶体管；
所述第七晶体管的栅极连接至第一时钟信号端，第七晶体管的源极连接至所述第一输出端，第七晶体管的漏极连接至低电压电平信号端，用于在所述第一时钟信号端提供的信号的高电平状态时，对所述第一输出端进行下拉，拉低所述第一输出端的电压。
10.如权利要求9所述的栅极驱动电路，其特征在于，所述第一移位寄存器还包括：第九晶体管；
所述第九晶体管的栅极连接至复位信号端，所述第九晶体管的源极连接至低电压电平信号端，所述第九晶体管的漏极连接至所述第一输出端，用于所述第一输出端的电压复位。
11.如权利要求10所述的栅极驱动电路，其特征在于，所述第一移位寄存器还包括：第一电容、第二电容；
所述第一电容一端连接于所述第二时钟信号端，另一端连接至所述Q点，用于将所述第二时钟信号端耦合到所述Q点；
所述第二电容的一端连接至所述自举P点，另一端连接至所述第一输出端，为自举电容。
12.一种栅极驱动电路，包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元包括相邻的第一移位寄存器、第二移位寄存器；所述第一移位寄存器与所述第二移位寄存器结构相同；
所述第一移位寄存器包括第一时钟信号端与第二时钟信号端，所述第二移位寄存器包括第三时钟信号端与第四时钟信号端，其中，所述第一时钟信号端输入的信号与所述第二时钟信号端输入的信号的相位相差180°，所述第三时钟信号端输入的信号与所述第四时钟信号端输入的信号的相位相差180°；
所述移位寄存单元具有第一输入端、第二输入端以及第一输出端、第二输出端，所述移位寄存单元的第一输入端连接至上一移位寄存单元的第一输出端，所述移位寄存单元的第二输入端连接至下一移位寄存单元的第二输出端；
所述第一移位寄存器、所述第二移位寄存器均包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容及第二电容；
所述第一晶体管的漏极、所述第二晶体管的源极以及所述第八晶体管的漏极交汇于自举P点；
所述第一晶体管的栅极连接至第一输入端，所述第一晶体管的源极连接至高电位信号端或低电位信号端；
所述第二晶体管的栅极连接至第二输入端，所述第二晶体管的漏极连接至低电位信号端或者高电位信号端；
所述第八晶体管的栅极连接至复位信号端，所述第八晶体管的源极连接至低电压电平信号端；
所述第三晶体管的栅极、所述第四晶体管的漏极以及所述第六晶体管的栅极交汇形成Q点；
所述第三晶体管的漏极连接至低电压电平信号端，所述第三晶体管的源极连接至所述自举P点；
所述第四晶体管的栅极连接至所述自举P点，所述第四晶体管的源极连接至低电压电平信号端；
所述第六晶体管的源极连接至低电压电平信号端，第六晶体管的漏极连接至所述第一输出端；
所述第五晶体管的栅极连接至所述自举P点，第五晶体管的源极连接至所述第一输出端，第五晶体管的漏极连接至所述第二时钟信号端；
所述第七晶体管的栅极连接至第一时钟信号端，第七晶体管的源极连接至所述第一输出端，第七晶体管的漏极连接至低电压电平信号端；
所述第九晶体管的栅极连接至复位信号端，所述第九晶体管的源极连接至低电压电平信号端，所述第九晶体管的漏极连接至所述第一输出端；
所述第一电容一端连接于所述第二时钟信号端，另一端连接至所述Q点，用于将所述第二时钟信号端耦合到所述Q点；
所述第二电容的一端连接至所述自举P点，另一端连接至所述第一输出端，为自举电容；
所述第一移位寄存器与所述第二移位寄存器共用第一晶体管、第二晶体管以及第八晶体管。
13.一种TFT阵列基板，其特征在于，所述基板采用如权利要求1～12中任意一项所述的栅极驱动电路。
14.一种显示面板，其特征在于，包括如权利要求13所述的TFT阵列基板。
15.一种显示装置，其特征在于，包括如权利要求14所述的显示面板。
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