CN104505044B - 一种栅极驱动电路、阵列基板、显示面板和显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路、阵列基板、显示面板和显示装置，该栅极驱动电路与显示面板的N行栅线一一对应连接的N个移位寄存单元，为N个移位寄存单元提供时钟信号的2M条时钟信号线；其中，N为偶数，M为大于或等于2的自然数；该栅极驱动电路通过使第p所述移位寄存单元的触发信号端连接第p‑1所述移位寄存单元的输出端，p＝2,3,….N，第r所述移位寄存单元的关断信号端连接第r+2M‑1所述移位寄存单元的输出端，r＝1,2,…N‑2M‑1。本发明实施例可节省初始触发信号线，或者减少具有依赖关系的两个所述移位寄存单元之间的传递触发信号的信号线所占用的走线空间。

Description

一种栅极驱动电路、阵列基板、显示面板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、阵列基板、显示面板和显示装置。
背景技术
液晶显示器(liquid crystal display，LCD)或有机发光二极管(Organic Light-Emitting Diode,OLED)具有低辐射、体积小及低耗能等优点，已逐渐在部分应用中取代传统的阴极射线管显示器(Cathode Ray Tube display，CRT)，因而被广泛地应用在笔记本电脑、个人数字助理(Personal Digital Assistant，PDA)、平面电视，或移动电话等信息产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的芯片以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如采用将栅极驱动电路(gate driver)整合于显示面板(Gate On Array，GOA)的技术。
但是现有的GOA技术应用于显示面板时，由于栅极驱动电路的各移位寄存单元之间的走线比较复杂以及具有较多的初始触发信号线，会占用较大的走线空间。
发明内容
本发明的目的是提供一种栅极驱动电路、阵列基板、显示面板和显示装置。
本发明的目的是通过以下技术方案实现的：
本发明实施例提供一种栅极驱动电路，包括与显示面板的N行栅线一一对应连接的N个移位寄存单元，为N个移位寄存单元提供时钟信号的2M条时钟信号线；其中，N为偶数，M为大于或等于2的自然数；
第1所述移位寄存单元的触发信号端连接第一初始触发信号线，第p所述移位寄存单元的触发信号端连接第p-1所述移位寄存单元的输出端，p＝2,3,....N；
第r所述移位寄存单元的关断信号端连接第r+2M-1所述移位寄存单元的输出端，r＝1,2,...N-2M-1；
各所述移位寄存单元的低电平信号端连接第一低电平信号线，复位信号端连接复位信号线；
各所述移位寄存单元的正向扫描信号端连接第一扫描信号线，各所述移位寄存单元的反向扫描信号端连接第二扫描信号线。
本发明实施例提供一种阵列基板，所述阵列基板包括显示区和包围所述显示区的非显示区，所述显示区内设置有N行栅线；所述非显示区内设置有如上实施例提供的所述栅极驱动电路。
本发明实施例提供一种显示面板，包括如上实施例提供的所述阵列基板。
本发明实施例提供一种显示装置，包括如上实施例提供的所述显示面板。
本发明实施例至少具有如下有益效果：通过使显示面板的栅极驱动电路的第p所述移位寄存单元的触发信号端连接第p-1所述移位寄存单元的输出端，第r所述移位寄存单元的关断信号端连接第r+2M-1所述移位寄存单元的输出端；从而节省初始触发信号线，以及减少具有依赖关系的两个所述移位寄存单元之间的传递触发信号的信号线所占用的走线空间。
附图说明
图1为现有技术中4相时钟信号控制的双边驱动栅级驱动电路的示意图；
图2为本发明实施例提供的4相时钟信号控制的双边驱动栅极驱动电路的示意图；
图3为本发明实施例提供的8相时钟信号控制的双边驱动栅极驱动电路的示意图；
图4为本发明实施例提供的移位寄存单元的示意图；
图5为图4所示的移位寄存单元的控制时序图；
图6为图4所示的移位寄存单元结合图1所示的栅极驱动电路的时序图；
图7为图4所示的移位寄存单元结合图2所示的栅极驱动电路的时序图；
图8为图4所示的移位寄存单元结合图3所示的栅极驱动电路的时序图；
图9为本发明实施例提供的阵列基板的示意图；
图10为本发明实施例提供的显示面板的示意图；
图11为本发明实施例提供的显示装置的示意图。
具体实施方式
下面结合说明书附图对本发明实施例的实现过程进行详细说明。需要注意的是，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
本发明实施例提供一种栅极驱动电路，包括与显示面板的N行栅线一一对应连接的N个移位寄存单元，为N个移位寄存单元提供时钟信号的2M条时钟信号线；其中，N为偶数，M为大于或等于2的自然数；
第1移位寄存单元的触发信号端连接第一初始触发信号线，第p移位寄存单元的触发信号端连接第p-1移位寄存单元的输出端，p＝2,3,....N；第r移位寄存单元的关断信号端连接第r+2M-1移位寄存单元的输出端，r＝1,2,...N-2M-1；各移位寄存单元的低电平信号端连接第一低电平信号线，复位信号端连接复位信号线；各移位寄存单元的正向扫描信号端连接第一扫描信号线，各移位寄存单元的反向扫描信号端连接第二扫描信号线，第一扫描信线号和第二扫描信号线提供和第一扫描信号和第二扫描信号相位相反。
优选的，第k移位寄存单元的第一信号端连接第mod(mod((k-1)/2M)/2M)时钟信号，第k移位寄存单元的第二信号端连接第mod((mod(k-1)/2M+2M-1)/2M)时钟信号，k＝1,2,3......N。
优选的，第i时钟信号线的时钟信号落后于第i-1时钟信号线的时钟信号的时长大于1/2M时钟周期且小于一个时钟周期，i＝1,2,......2M-1。
优选的，正向扫描时，第一扫描信号线提供高电平信号，第二扫描信号线提供低电平信号。
优选的，栅极驱动电路的最后2M-1个移位寄存单元的关断信号端连接第一初始触发信号线。
本实施例中，通过使第p移位寄存单元的触发信号端连接第p-1移位寄存单元的输出端，第r移位寄存单元的关断信号端连接第r+2M-1移位寄存单元的输出端；从而节省初始触发信号线，以及减少具有依赖关系的两个移位寄存单元之间的传递触发信号的信号线所占用的走线空间。
为了对本实施例提供的栅极驱动电路节省走线空间的效果进行说明，以4相时钟信号的栅极驱动电路为例，以现有技术的栅极驱动电路进行对比说明，如下：
在如图1所示的现有技术的双边驱动的栅极驱动电路中，包括与显示面板的N行栅线一一对应连接的N级移位寄存单元，除前两个移位寄存单元(如图1移位寄存单元G1和移位寄存单元G2)的触发信号端接第一初始触发信号STV1以外，其他的移位寄存单元的触发信号端均接收该移位寄存单元之前的第二个移位寄存单元输出的信号；连接奇数行栅线的移位寄存单元的第一时钟信号端CK接时钟信号CK_L，第二时钟信号端CKB接时钟信号CKB_L，连接偶数行栅线的移位寄存单元的第一时钟信号端CK接时钟信号CK_R，第二时钟信号端CKB接时钟信号CKB_R，各移位寄存单元的低电平信号端VGL接收低电平信号VGL，各移位寄存单元的复位信号端RESET接收复位信号RESET。图1清楚的示出了，各移位寄存单元与显示区A/A之间必需具有两条走线，分别记为触发信号线11和关断信号线12；在显示区A/A右侧还必须提供初始触发信号线STV2(标记为13的部分)。
参见图2，为本发明实施例提供的4相时钟信号的双边驱动栅极驱动电路，包括与显示面板的N行栅线10一一对应连接的N级移位寄存单元，第1移位寄存单元G1的触发信号端STV连接第一初始触发信号线STV1，第2移位寄存单元G2的触发信号端STV连接第1移位寄存单元G1的输出端GOUT，第3移位寄存单元G3的触发信号端STV连接第2移位寄存单元G2的输出端GOUT......按该方式直到第N移位寄存单元G(N)的触发信号端STV连接第N-1移位寄存单元G(N-1)的输出端GOUT；第1移位寄存单元G1的关断信号端END连接第3移位寄存单元G3的输出端GOUT，第2移位寄存单元G2的关断信号端END连接第4移位寄存单元G4的输出端GOUT......按该方式直到第N-2移位寄存单元G(N-2)的触发信号端STV连接第N移位寄存单元G(N)的输出端GOUT；各移位寄存单元的低电平信号端VGL连接第一低电平信号线VGL，复位信号端RESTE连接复位信号线RESET；各移位寄存单元的正向扫描信号端FW连接第一扫描信号线FW，各移位寄存单元的反向扫描信号端BW连接第二扫描信号线BW。在图2中，第N移位寄存单元G(N)和第N-1移位寄存单元G(N-1)均由初始触发信号线STV1关断，当前级的移位寄存单元由上一级移位寄存单元的输出端通过栅线10触发。因此，在时钟信号线(如第0时钟信号线CK0、第1时钟信号线CK1、第2时钟信号线CK2和第3时钟信号线CK3，共4条时钟信号线)数目不变的情况下，本实施例图2提供的4相时钟信号的栅极驱动电路相比图1所示现有技术的栅极驱动电路，可以节省初始触发信号线STV2(图1中标记13)的部分，而关断第N移位寄存单元G(N)的初始触发信号线STV1的一部分(图2中标记23)也仅需要较少的走线空间，同时，由栅线10传递触发信号，可是以节省如图1所示的触发信号线11。
本发明实施例提供的栅极驱动电路为2M相时钟信号驱动，例如图2所示的4相时钟信号驱动，图3所示的8相时钟信号驱动。对图2和图3中的时钟信号进行说明如下：
图2所示的4相时钟控制的双边驱动栅极驱动电路中，时钟信号的相数为2M＝4，，且2M能够被N整除，此时M＝2。第k移位寄存单元的第一信号端连接第mod(mod((k-1)/2M)/2M)时钟信号线，第k移位寄存单元的第二信号端连接第mod((mod(k-1)/2M+2M-1)/2M)时钟信号线，k＝1,2,3......N。例如，第1移位寄存单元G1的第一信号端CK接收第0时钟信号CK0，第2移位寄存单元G2的第一信号端CK接收第1时钟信号CK1，第3移位寄存单元G3的第一信号端CK接收第2时钟信号CK2，第4移位寄存单元G4的第一信号端CK接收第3时钟信号CK3，第5移位寄存单元G5的第一信号端CK接收第0时钟信号CK0，.......依次至第N移位寄存单元G(N)的第一信号端CK接收第3时钟信号CK3；第1移位寄存单元G1的第二信号端CKB接收第2时钟信号CK2，第2移位寄存单元G2的第二信号端CKB接收第3时钟信号CK3，第3移位寄存单元G3的第二信号端CKB接收第0时钟信号CK0，第4移位寄存单元G4的第二信号端CKB接收第1时钟信号CK1，第5移位寄存单元G5的第二信号端CKB接收第3时钟信号CK3，.......依次至第N移位寄存单元G(N)的第二信号端CKB接收第1时钟信号CK1。
第i时钟信号落后于第i-1时钟信号的时长大于1/2M时钟周期且小于一个时钟周期，i＝1,2,......2M-1；即第1时钟信号CK1落后于第0时钟信号CK0的时长大于1/4时钟周期，第2时钟信号CK2落后于第1时钟信号CK1的时长大于1/4时钟周期，第3时钟信号CK3落后于第2时钟信号CK2的时长大于1/4时钟周期。
各移位寄存单元的低电平信号端VGL连接第一低电平信号线VGL，复位信号端RESET连接复位信号线RESET；各移位寄存单元的正向扫描信号端FW连接第一扫描信号线FW，各移位寄存单元的反向扫描信号端BW连接第二扫描信号线BW。例如，正向扫描时，第一扫描信号线FW提供高电平信号，第二扫描信号BW线提供低电平信号。
需要说明的是，最后2M-1个移位寄存单元需要单独提供关断信号，例如M＝2时，为了对第N-1移位寄存单元G(N-1)和第N移位寄存单元G(N)进行关断，可以使第N-1移位寄存单元G(N-1)和第N移位寄存单元G(N)的关断信号端END连接第一初始触发信号线STV1。当然，不考虑节省走线的情况下，也可以使为第N-1移位寄存单元G(N-1)和第N移位寄存单元G(N)各提供一条关断信号线，在此不再赘述。
参见图3，以双边驱动的8相时钟信号控制为例提供第一种栅极驱动电路的原理示意图；其中，包括与显示面板的N行栅线10一一对应连接的N级移位寄存单元，N为偶数；时钟信号的相数为2M＝8，即M＝3，且2M能够被N整除，即N能够整除8。第k移位寄存单元的第一信号端CK连接第mod(mod((k-1)/2M)/2M)时钟信号线，第k移位寄存单元的第二信号端连接第mod((mod(k-1)/2M+2M-1)/2M)时钟信号线，k＝1,2,3......N。例如，第1移位寄存单元G1的第一信号端CK接收第0时钟信号CK0，第2移位寄存单元G2的第一信号端CK接收第1时钟信号CK1，第3移位寄存单元G3的第一信号端CK接收第2时钟信号CK2，第4移位寄存单元G4的第一信号端CK接收第3时钟信号CK3，第5移位寄存单元G5的第一信号端CK接收第4时钟信号CK4，第6移位寄存单元G6的第一信号端CK接收第5时钟信号CK5，第7移位寄存单元G7的第一信号端CK接收第6时钟信号CK6，第8移位寄存单元G8的第一信号端CK接收第7时钟信号CK7，.......依次至第N移位寄存单元G(N)的第一信号端CK接收第7时钟信号CK7；第1移位寄存单元G1的第二信号端CKB接收第4时钟信号CK4，第2移位寄存单元G2的第二信号端CKB接收第5时钟信号CK6，第3移位寄存单元G3的第二信号端CKB接收第6时钟信号CK6，第4移位寄存单元G4的第二信号端CKB接收第7时钟信号CK7，第5移位寄存单元G5的第二信号端CKB接收第0时钟信号CK0，第6移位寄存单元G6的第二信号端CKB接收第1时钟信号CK1，第7移位寄存单元G7的第二信号端CKB接收第2时钟信号CK2，第8移位寄存单元G8的第二信号端CKB接收第3时钟信号CK3，.......依次至第N移位寄存单元G(N)的第二信号端CKB接收第3时钟信号CK3。
第i时钟信号落后于第i-1时钟信号的时长大于1/2M时钟周期且小于一个时钟周期，i＝1,2,......2M-1；即第1时钟信号CK1落后于第0时钟信号CK0的时长大于1/4时钟周期，第2时钟信号CK2落后于第1时钟信号CK1的时长大于1/4时钟周期，第3时钟信号CK3落后于第2时钟信号CK2的时长大于1/4时钟周期。
第1移位寄存单元G1的触发信号端STV接收第一初始触发信号STV1。
第p移位寄存单元的触发信号端连接第p-1移位寄存单元的输出端，p＝2,3,....N；例如，第2移位寄存单元G2的触发信号端STV连接第1移位寄存单元G1输出端GOUT，第3移位寄存单元G3的触发信号端STV连接第2移位寄存单元G2输出端GOUT，......依次到第N移位寄存单元G(N)的触发信号端STV连接第N-1移位寄存单元G(N-1)输出端GOUT。
第r移位寄存单元的关断信号端END连接第r+2M-1移位寄存单元的输出端GOUT，r＝1,2,...N-2；即第1移位寄存单元G1的关断信号端END连接第3移位寄存单元G3的输出端GOUT，第2移位寄存单元G2的关断信号端END连接第4移位寄存单元G4的输出端GOUT，......依次到第N-2移位寄存单元G(N-2)的关断信号端END连接第N移位寄存单元G(N)的输出端GOUT。
各移位寄存单元的低电平信号端VGL连接第一低电平信号线VGL，复位信号端RESET连接复位信号线RESET；
各移位寄存单元的正向扫描信号端FW连接第一扫描信号线FW，各移位寄存单元的反向扫描信号端BW连接第二扫描信号线BW。例如，正向扫描时，第一扫描信号线FW提供高电平信号，第二扫描信号线BW提供低电平信号。
本实施例图3所示的栅极驱动电路，相对现有技术将减少部分的原始触发信号线的数量或走线空间，同时能够减少具有依赖关系的两个移位寄存单元之间的传递触发信号的信号线所占用的走线空间。
需要说明的是，最后2M-1个移位寄存单元需要单独提供关断信号，例如M＝3时，为了对第N-3移位寄存单元G(N-3)和第N-2移位寄存单元G(N-2)进行关断，可以使第N-3移位寄存单元G(N-3)和第N-2移位寄存单元G(N-2)的关断信号端END连接第一初始触发信号线STV1，进一步的，可以使第N-1移位寄存单元G(N-1)和第N移位寄存单元G(N)的关断信号端END连接第一初始触发信号线STV1。当然，不考虑节省走线的情况下，也可以使为最后2M-1个移位寄存单元各提供一条关断信号线，在此不再赘述。
更多的多相时钟信号控制的双边驱动栅极驱动电路原理图，可参考图2所示4相时钟信号控制的双边驱动栅极驱动电路和图3所示的8相时钟信号控制的双边驱动栅极驱动电路进行变型，其遵循相同的原理，在此不再一一示出。需要说明的是，多相时钟信号控制的双边驱动栅极驱动电路中，第p移位寄存单元的触发信号端通过第p-1行栅线10接收第p-1移位寄存单元的输出端的输出信号。
此外，基于图1所示的现有技术提供的栅极驱动电路，由于第N级移位寄存单元的触发信号端接收的为第N-2级移位寄存单元输出的信号。因此，在第N-2级移位寄存单元开始输出时，第N级移位寄存单元已经开始充电，其充电时长为第N-2级移位寄存单元和第N-1级移位寄存单元输出信号的时长之和。可见第N级移位寄存单元的充电时长较长，功耗较大第N-2级移位寄存单元输出作为第N级移位寄存单元的触发信号。本发明实施例提供的栅极驱动电路通过使第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，从而使每一移位寄存单元的充电时长减少，相比现有技术中的隔行驱动，能够减少为移位寄存单元进行高电平充电的时长，从而较大的降低功耗。具体说明如下：
首先对各移位寄存单元进行说明：
如图4所示，每一级移位寄存单元包括驱动模块401、输出模块402、复位模块403和下拉模块404：
驱动模块401的第一端为移位寄存单元的正向扫描信号端FW，驱动模块401的第二端为移位寄存单元的触发信号端STV，驱动模块401的第三端为移位寄存单元的关断信号端END，驱动模块401的第四端为移位寄存单元的反向信号端，驱动模块401的第五端连接输出模块402的第二端；
输出模块402的第一端为移位寄存单元的第一信号端CK，输出模块402的第三端为移位寄存单元的输出端GOUT；
复位模块403的第一端连接输出模块402的第三端，复位模块403的第二端为移位寄存单元的复位信号端RESET，复位模块403的第三端连接输出模块402的第二端，复位模块403的第四端连接下拉模块404的第二端；
下拉模块404的第一端连接输出模块402的第二端，下拉模块404的第二端为移位寄存单元的低电平信号端VGL，下拉模块404的第三端为移位寄存单元的第二信号端CKB，下拉模块404的第四端连接输出模块402的第三端，下拉模块404的第五端连接输出模块402的第一端。
上述的各模块具有如下功能：
驱动模块401，用于在移位寄存单元的触发信号端STV接收到高电平信号时，将正向扫描信号端FW接收到的信号通过自身第五端输出；并在关断信号端END接收到高电平信号时，将反向扫描信号端BW接收到的信号通过自身第五端输出；
复位模块403，用于在移位寄存单元的复位信号端RESET接收到高电平信号时，将移位寄存单元的低电平信号端VGL接收到信号分别通过自身的第一端和第三端输出；
输出模块402，用于在通过自身第二端接收到高电平信号时，存储该高电平信号，并将移位寄存单元的第一信号端CK接收到的信号从移位寄存单元的输出端GOUT输出；并在通过自身第二端接收到低电平信号时，存储该低电平信号，并不再将移位寄存单元的第一信号端CK接收到的信号从移位寄存单元的输出端GOUT输出；
下拉模块404，用于在自身的第一端接收到低电平信号，且自身的第五端接收到高电平信号时，将通过移位寄存单元的低电平信号端VGL接收到的信号分别从自身的第一端和自身的第四端输出；以及在移位寄存单元的第二信号端CKB接收高电平信号时，将通过自身的第二端接收到的低电平信号从自身的第四端输出。
上述移位寄存器中各模块具体结构如下：
驱动模块401包括第一晶体管M1和第二晶体管M2；
第一晶体管M1的第一极为驱动模块401的第一端，第一晶体管M1的栅极为驱动模块401的第二端，第一晶体管M1的第二极为驱动模块401的第五端；第二晶体管M2的第一极为驱动模块401的第四端，第二晶体管M2的栅极为驱动模块401的第三端，第二晶体管M2的第二极为驱动模块401的第五端；
第一晶体管M1，用于在移位寄存单元的触发信号端STV接收到高电平信号时开启，将移位寄存单元的正向扫描信号端FW接收到的信号传输到驱动模块401的第五端；并在移位寄存单元的触发信号端STV接收到低电平信号时关断，不再将正向扫描信号端FW接收到的信号传输到驱动模块401的第五端；
第二晶体管M2，用于在移位寄存单元的关断信号端END接收到高电平信号时开启，将移位寄存单元的反向扫描信号端BW接收到的信号传输到驱动模块401的第五端；并在移位寄存单元的关断信号端END接收到低电平信号时关断，不再将反向扫描信号端BW接收到的信号传输到驱动模块401的第五端。
下拉模块404包括第一电容C1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；
第三晶体管M3的第一极为下拉模块404的第二端，第三晶体管M3的栅极连接第二电容C2的一端，第三晶体管M3的第二极为下拉模块404的第一端；第二电容C2中未与第三晶体管M3的栅极相连的一端为下拉模块404的第五端；第四晶体管M4的第一极为下拉模块404的第二端，第四晶体管M4的栅极为下拉模块404的第一端，第四晶体管M4的第二极连接第三晶体管M3的栅极；第五晶体管M5的第一极为下拉模块404的第二端，第五晶体管M5的栅极连接第三晶体管M3的栅极，第五晶体管M5的第二极为下拉模块404的第四端；第六晶体管M6的第一极为下拉模块404的第二端，第六晶体管M6的栅极为下拉模块404的第三端，第六晶体管M6的第二极为下拉模块404的第四端；
第三晶体管M3，用于在自身的栅极为高电平时开启，将下拉模块404的第一端下拉至低电平，在自身的栅极为低电平时关断；
第四晶体管M4，用于在下拉模块404的第一端为高电平时开启，将第三晶体管M3的栅极下拉至低电平，并在下拉模块404的第一端为低电平时关断；
第五晶体管M5，用于在自身的栅极为高电平时开启，将移位寄存单元的输出端GOUT下拉至低电平，并在自身的栅极为低电平时关断；
第六晶体管M6，用于在移位寄存单元的第二信号端CKB接收到高电平信号时开启，将移位寄存单元的输出端GOUT下拉至低电平，并在第二信号端CKB接收低电平信号时关断。
复位模块403包括第七晶体管M7和第八晶体管M8；
第七晶体管M7的第一极为复位模块403的第四端，第七晶体管M7的栅极为复位模块403的第二端，第七晶体管M7的第二极为复位模块403的第一端，第八晶体管M8的第一极为复位模块403的第四端，第八晶体管M8的栅极为复位模块403的第二端，第四晶体管M4的第二极为复位模块403的第三端；
第七晶体管M7，用于在移位寄存单元的复位信号端RESET接收到高电平信号时开启，将复位模块403的第四端接收到的信号传输到复位模块403的第一端，并在移位寄存单元的复位信号端RESET接收到低电平信号时关断；
第八晶体管M8，用于在移位寄存单元的复位信号端RESET接收到高电平信号时开启，将低电平信号端VGL接收到的信号传输到复位模块403的第三端，并在移位寄存单元的复位信号端RESET接收到低电平信号时关断。
输出模块402包括第九晶体管和第二电容C2；
第九晶体管的第一极为输出模块402的第一端，第九晶体管的栅极连接第二电容C2的一端，第九晶体管的栅极为输出模块402的第二端，第九晶体管的第二极为输出模块402的第三端，第二电容C2的另一端连接第九晶体管的第二极；
第九晶体管，用于在自身的栅极为高电平时开启，将第一信号端CK接收到的信号传输至移位寄存单元的输出端GOUT，并在自身的栅极为低电平时关断；
第二电容C2，用于存储第九晶体的栅极的信号。
参见图5，为图4所示的移位寄存单元的时序图，如下：
首先以复位信号RESET(高电平信号)使第七晶体管和第八晶体管M8导通，对移位寄存单元进行复位。
第一时间段t1，触发信号STV高电平，第一晶体管M1导通，正向扫描信号FW(为高电平信号)通过第一晶体管M1为第二电容C2充电，PU点变为高电平。
第二时间段t2，由于PU点为高电平，第九晶体管M9导通，将该时间段t2的时钟信号CK(为高电平信号)输送到输出端GOUT端，时钟信号CK与时钟信号CKB为互补的信号，CK为高电平时CKB为低电平，反之亦然，并通过第四晶体管M4往PD点输送低电平信号VGL，使第三晶体管M3和第五晶体管M5关断。
第三时间段t3，反向触发信号END信号为高电平，第二晶体管M2导通，通过第二晶体管M2向第二电容C2输送反向扫描信号BW(为低电平信号)，PU点变为低电平。
第四时间段t4，时钟信号CKB为高电平，时钟信号CK为低电平，第六晶体管M6打开，通过第六晶体管M6向输出端GOUT端输送低电平信号VGL。
第五时间段t5，时钟信号CK为高电平，时钟信号CKB为低电平，且PU为低电平，通过第一电容C1的耦合，把PD点拉高为高电平，通过第三晶体管M3向PU点输送低电平信号VGL，使第九晶体管M9关断，通过第五晶体管M5向输出端GOUT输送低电平信号VGL，使输出端GOUT保持输出低电平信号。
结合图4所示的移位寄存单元及图5所示的移位寄存单元的时序图，对图2和图3所示的栅极驱动电路的时序进行说明如下：
以4相时钟信号控制的栅极驱动电路为例，如图6所示，为现有技术中如图1所示的栅极驱动电路的时序图，该输出信号G1为第1移位寄存单元的输出。其中PU点自触发信号STV1为高电平时即开始充电，直到第1移位寄存单元输出低电平信号，PU1点的充电结束。其他移位寄存单元的PU点的充电时间与图6所示相同，该充电过程的保持时间较长，从而造成栅极驱动电路有较大的功耗。
如图7所示，为本发明图2示出的4相时钟信号控制的栅极驱动电路的时序图，以第3移位寄存单元的充电时间为例进行说明：
第3移位寄存单元G3的第一信号端CK接收第2时钟信号CK2，第3移位寄存单元G3的第二信号端CKB接收第0时钟信号CK0，第3移位寄存单元G3的触发信号端STV接收第2移位寄存单元G2输出端GOUT的输出信号，由于第i时钟信号落后于第i-1时钟信号的时长大于1/2M时钟周期且小于一个时钟周期，i＝1,2,......2M-1；因此，各移位寄存单元的输出也会存在与之相对应的相位差，即第3移位寄存单元G3的输出信号落后第2移位寄存单元G2的输出信号的时长大于1/2M时钟周期。其使得第3移位寄存单元G3的充电时间的起始时刻为第2移位寄存单元G2的开始输出高电平信号的时刻，第3移位寄存单元G3的充电时间的结束时刻为第3移位寄存单元G3结束输出高电平信号的时刻，相比现有技术缩短了充电时间，从而降低栅极驱动电路的功耗。
如图8所示，为本发明图3示出的8相时钟信号控制的栅极驱动电路的时序图，以第3移位寄存单元的充电时间为例进行说明：
第3移位寄存单元G3的第一信号端CK接收第2时钟信号CK2，第3移位寄存单元G3的第二信号端CKB接收第6时钟信号CK6，第3移位寄存单元G3的触发信号端STV接收第2移位寄存单元G2输出端GOUT的输出信号，由于第i时钟信号落后于第i-1时钟信号的时长大于1/2M时钟周期且小于一个时钟周期，i＝1,2,......2M-1；因此，各移位寄存单元的输出也会存在与之相对应的相位差，即第3移位寄存单元G3的输出信号落后第2移位寄存单元G2的输出信号的时长大于1/2M时钟周期。其使得第3移位寄存单元G3的充电时间的起始时刻为第2移位寄存单元G2的开始输出高电平信号的时刻，第3移位寄存单元G3的充电时间的结束时刻为第3移位寄存单元G3结束输出高电平信号的时刻，相比现有技术缩短了充电时间，从而降低栅极驱动电路的功耗。
本发明实施例有益效果如下：通过使第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，第r移位寄存单元的关断信号端接收第r+2M-1移位寄存单元的输出端的输出信号，节省了初始触发信号线，以及减少了具有依赖关系的两个移位寄存单元之间的传递触发信号的信号线所占用的走线空间；同时，通过使第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，从而使每一移位寄存单元的充电时长减少，相比现有技术中的隔行驱动，能够减少为移位寄存单元进行高电平充电的时长，从而较大的降低功耗。
参见图9，本发明实施例提供一种阵列基板200，包括显示区201和包围显示区201的非显示区202的阵列基板1，显示区内设置有N行栅线10；阵列基板200上设置有如上实施例提供的栅极驱动电路203。
与奇数行的栅线2连接的各个移位寄存单元设置于显示区201左侧的非显示区202内，与偶数行的栅线2连接的各个移位寄存单元设置于显示区201右侧的非显示区202内。
当然，也可以如下设置：与奇数行的栅线2连接的各个移位寄存单元设置于显示区201右侧的非显示区202内，与偶数行的栅线2连接的各个移位寄存单元设置于显示区201左侧的非显示区202内，在此不再赘述。
本发明实施例有益效果如下：通过使第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，第r移位寄存单元的关断信号端接收第r+2M-1移位寄存单元的输出端的输出信号，节省了初始触发信号线，以及减少了具有依赖关系的两个移位寄存单元之间的传递触发信号的信号线所占用的走线空间；同时，通过使第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，从而使每一移位寄存单元的充电时长减少，相比现有技术中的隔行驱动，能够减少为移位寄存单元进行高电平充电的时长，从而较大的降低功耗。
参见图10，本发明实施例提供的一种显示面板300，包括如上实施例提供的阵列基板200。本发明实施例有益效果如下：通过使阵列基板的栅极驱动电路中的第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，第r移位寄存单元的关断信号端接收第r+2M-1移位寄存单元的输出端的输出信号，节省了初始触发信号线，以及减少了具有依赖关系的两个移位寄存单元之间的传递触发信号的信号线所占用的走线空间；同时，通过使第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，从而使每一移位寄存单元的充电时长减少，相比现有技术中的隔行驱动，能够减少为移位寄存单元进行高电平充电的时长，从而较大的降低功耗。
参见图11，本发明实施例提供的一种显示装置400，包括如上实施例提供的显示面板300。
本发明实施例有益效果如下：通过使显示面板的栅极驱动电路中的第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，第r移位寄存单元的关断信号端接收第r+2M-1移位寄存单元的输出端的输出信号，节省了初始触发信号线，以及减少了具有依赖关系的两个移位寄存单元之间的传递触发信号的信号线所占用的走线空间；同时，通过使第p移位寄存单元的触发信号端接收第p-1移位寄存单元的输出端的输出信号，从而使每一移位寄存单元的充电时长减少，相比现有技术中的隔行驱动，能够减少为移位寄存单元进行高电平充电的时长，从而较大的降低功耗。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括与显示面板的N行栅线一一对应连接的N个移位寄存单元，为N个移位寄存单元提供时钟信号的2M条时钟信号线；其中，N为偶数，M为大于或等于2的自然数；
第1所述移位寄存单元的触发信号端连接第一初始触发信号线，第p所述移位寄存单元的触发信号端连接第p-1所述移位寄存单元的输出端，p＝2,3,....N；
第r所述移位寄存单元的关断信号端连接第r+2M-1所述移位寄存单元的输出端，r＝1,2,...N-2M-1；
各所述移位寄存单元的低电平信号端连接第一低电平信号线，复位信号端连接复位信号线；
各所述移位寄存单元的正向扫描信号端连接第一扫描信号线，各所述移位寄存单元的反向扫描信号端连接第二扫描信号线；
所述栅极驱动电路的最后2M-1个所述移位寄存单元的所述关断信号端连接所述第一初始触发信号线。
2.如权利要求1所述的栅极驱动电路，其特征在于，第p所述移位寄存单元的触发信号端连接第p-1所述移位寄存单元的输出端，包括：
第p所述移位寄存单元的触发信号端通过第p-1行所述栅线连接第p-1所述移位寄存单元的输出端。
3.如权利要求2所述的栅极驱动电路，其特征在于，第k所述移位寄存单元的第一信号端连接第mod(mod((k-1)/2M)/2M)时钟信号线，第k所述移位寄存单元的第二信号端连接第mod((mod(k-1)/2M+2M-1)/2M)时钟信号线，k＝1,2,3......N。
4.如权利要求3所述的栅极驱动电路，其特征在于，第i时钟信号线的时钟信号落后于第i-1时钟信号线的时钟信号的时长大于1/2M时钟周期且小于一个时钟周期，i＝1,2,......2M-1。
5.如权利要求1所述的栅极驱动电路，其特征在于，正向扫描时，所述第一扫描信号线提供高电平信号，所述第二扫描信号线提供低电平信号。
6.一种阵列基板，所述阵列基板包括显示区和包围所述显示区的非显示区，所述显示区内设置有N行栅线；其特征在于，所述非显示区内设置有如权利要求1至5任一项所述的栅极驱动电路。
7.如权利要求6所述的阵列基板，其特征在于，与奇数行的所述栅线连接的各个所述移位寄存单元设置于所述显示区左侧的所述非显示区内，与偶数行的所述栅线连接的各个所述移位寄存单元设置于所述显示区右侧的所述非显示区内。
8.如权利要求6所述的阵列基板，其特征在于，与奇数行的所述栅线连接的各个所述移位寄存单元设置于所述显示区右侧的所述非显示区内，与偶数行的所述栅线连接的各个所述移位寄存单元设置于所述显示区左侧的所述非显示区内。
9.一种显示面板，其特征在于，包括如权利要求6至8任一项所述的阵列基板。
10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。
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