CN108154835B - 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括输入电路、复位电路、控制电路以及多输出电路，通过设置可以输出M个不同的驱动信号的多输出电路，以及通过这四个电路的相互配合，可以输出M个不同的驱动信号。因此一个移位寄存器单元可以连接多条栅线，当该移位寄存器单元应用于显示装置中时，可以减少移位寄存器单元的数量，有利于窄边框设计。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器单元组成，各级移位寄存器单元分别对应连接一条栅线，以通过各级移位寄存器单元依次向显示面板中的各行栅线输入扫描信号。由于每行的栅线均对应连接一个移位寄存器单元，使得栅极驱动电路的结构设计复杂，以及导致其所占显示面板的空间较大，不利于显示面板的超窄边框设计。
发明内容
本发明实施例提供一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，可以使栅极驱动电路中的移位寄存器单元的数量降低，从而降低栅极驱动电路的占用空间，有利于实现超窄边框设计。
因此，本发明实施例提供了一种移位寄存器单元，包括：输入电路、复位电路、控制电路以及多输出电路；
所述输入电路用于接收输入信号，并在所述输入信号的控制下将所述输入信号输出给第一节点；
所述复位电路用于接收复位信号与第一参考信号，并在所述复位信号的控制下将所述第一参考信号输出给所述第一节点；
所述控制电路用于控制所述第一节点与所述第二节点的电位相反；
所述多输出电路用于接收所述第一参考信号与M个不同的时钟信号，并保持所述第一节点的电位稳定，以及在所述第一节点与所述第二节点的信号的控制下，根据各所述时钟信号与所述第一参考信号输出M个不同的驱动信号；其中，M取大于或等于2的整数。
可选地，在本发明实施例提供的移位寄存器单元中，所述多输出电路包括：M个输出子电路，分别用于接收所述第一参考信号以及一一对应的时钟信号，并在所述第一节点与所述第二节点的信号的控制下，根据接收的第一参考信号与对应的时钟信号输出对应的驱动信号。
可选地，在本发明实施例提供的移位寄存器单元中，所述输出子电路包括：第一开关晶体管、第二开关晶体管与存储电容；
所述第一开关晶体管的控制极与所述第一节点相连，所述第一开关晶体管的第一极用于接收对应的所述时钟信号，所述第一开关晶体管的第二极用于输出对应的所述驱动信号；
所述第二开关晶体管的控制极与所述第二节点相连，所述第二开关晶体管的第一极用于接收所述第一参考信号，所述第二开关晶体管的第二极用于输出对应的所述驱动信号；
所述存储电容连接于所述第一节点与所述第一开关晶体管的第二极之间。
可选地，在本发明实施例提供的移位寄存器单元中，沿扫描方向将M个不同的驱动信号依次定义为第1至第M驱动信号；
所述复位电路还用于接收所述第M个驱动信号、第二参考信号、帧复位信号，并在所述第M个驱动信号、所述帧复位信号以及所述复位信号的共同控制下，将所述第一参考信号输出给所述第一节点。
可选地，在本发明实施例提供的移位寄存器单元中，所述复位电路包括：第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管以及稳定电容；
所述第三开关晶体管的控制极用于接收所述第M个驱动信号，所述第三开关晶体管的第一极用于接收所述第二参考信号，所述第三开关晶体管的第二极与所述第四开关晶体管的控制极相连；
所述第四开关晶体管的第一极用于接收所述复位信号，所述第四开关晶体管的第二极与所述第五开关晶体管的控制极相连；
所述第五开关晶体管的第一极用于接收所述第一参考信号，所述第五开关晶体管的第二极与所述第一节点相连；
所述第六开关晶体管的控制极用于接收所述帧复位信号，所述第六开关晶体管的第一极用于接收所述第一参考信号，所述第六开关晶体管的第二极与所述第四开关晶体管的控制极相连；
所述稳定电容连接于所述第四开关晶体管的控制极与所述第五开关晶体管的控制极之间。
可选地，在本发明实施例提供的移位寄存器单元中，所述输入电路包括：第七开关晶体管；
所述第七开关晶体管的控制极与其第一极均用于接收所述输入信号，所述第七开关晶体管的第二极与所述第一节点相连。
可选地，在本发明实施例提供的移位寄存器单元中，所述控制电路包括：第一控制子电路与第二控制子电路；
所述第一控制子电路用于接收所述第一参考信号，并在所述第二节点的信号的控制下，将所述第一参考信号输出给所述第一节点；
所述第二控制子电路用于接收所述第一参考信号与第二参考信号，并仅在所述第二参考信号的控制下，将所述第二参考信号输出给所述第二节点，以及在所述第一节点的信号的控制下，将所述第一参考信号输出给所述第二节点。
可选地，在本发明实施例提供的移位寄存器单元中，所述第一控制子电路包括：第八开关晶体管；
所述第八开关晶体管的控制极与所述第二节点相连，所述第八开关晶体管的第一极用于接收所述第一参考信号，所述第八开关晶体管的第二极与所述第一节点相连。
可选地，在本发明实施例提供的移位寄存器单元中，所述第二控制子电路包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管、以及第十二开关晶体管；
所述第九开关晶体管的控制极与其第一极均用于接收所述第二参考信号，所述第九开关晶体管的第二极与所述第十开关晶体管的控制极相连；
所述第十开关晶体管的第一极用于接收所述第二参考信号，所述第十开关晶体管的第二极与所述第二节点相连；
所述第十一开关晶体管的控制极与所述第一节点相连，所述第十一开关晶体管的第一极用于接收所述第一参考信号，所述第十一开关晶体管的第二极与所述第二节点相连；
所述第十二开关晶体管的控制极与所述第一节点相连，所述第十二开关晶体管的第一极用于接收所述第一参考信号，所述第十二开关晶体管的第二极与所述第十开关晶体管的控制极相连。
可选地，在本发明实施例提供的移位寄存器单元中，所述移位寄存器单元还包括：M个帧复位电路，分别用于接收帧复位信号与所述第一参考信号，并在所述帧复位信号的控制下，根据所述第一参考信号对各所述驱动信号进行复位。
可选地，在本发明实施例提供的移位寄存器单元中，所述帧复位电路包括：第十三开关晶体管；
所述第十三开关晶体管的控制极用于接收所述帧复位信号，所述第十三开关晶体管的第一极用于接收所述第一参考信号，所述第十三开关晶体管的第二极用于将所述第一参考信号输出，以对对应的驱动信号进行复位。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元；其中，沿扫描方向将M个不同的驱动信号依次定义为第1至第M驱动信号；
第一级移位寄存器单元的输入信号由帧起始信号输入；
除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号分别与其相邻的上一级移位寄存器单元的第n个驱动信号输入；其中，在M为偶数时，
Figure BDA0001537448060000051
在M为奇数时，
Figure BDA0001537448060000052
相应地，本发明实施例还提供了一种显示装置，包括多条栅线以及本发明实施例提供的栅极驱动电路；其中，每一个移位寄存器单元对应相邻的M条栅线；
所述移位寄存器单元的驱动信号依次输出给对应的一条栅线。
相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，包括：输入阶段、输出阶段、复位阶段；
在所述输入阶段，所述输入电路在所述输入信号的控制下将所述输入信号输出给第一节点；所述控制电路控制所述第一节点与所述第二节点的电位相反；所述多输出电路在所述第一节点的信号的控制下，根据各所述时钟信号输出M个不同的驱动信号；
在所述输出阶段，所述控制电路控制所述第一节点与所述第二节点的电位相反；所述多输出电路保持所述第一节点的电位稳定，以及在所述第一节点的信号的控制下，根据各所述时钟信号输出M个不同的驱动信号；
在所述复位阶段，所述复位电路在所述复位信号的控制下将所述第一参考信号输出给所述第一节点；所述控制电路控制所述第一节点与所述第二节点的电位相反；所述多输出电路在所述第二节点的信号的控制下，根据所述第一参考信号输出驱动信号。
可选地，在本发明实施例提供的方法中，在所述复位阶段之后，还包括消隐时间阶段；
在所述消隐时间阶段中，各所述帧复位电路在所述帧复位信号的控制下，根据所述第一参考信号对各所述驱动信号进行复位。
本发明有益效果如下：
本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括输入电路、复位电路、控制电路以及多输出电路，通过设置可以输出M个不同的驱动信号的多输出电路，以及通过这四个电路的相互配合，可以输出M个不同的驱动信号。因此一个移位寄存器单元可以连接多条栅线，当该移位寄存器单元应用于显示装置中时，可以减少移位寄存器单元的数量，有利于窄边框设计。
附图说明
图1为本发明实施例提供的移位寄存器单元的结构示意图之一；
图2a为本发明实施例提供的移位寄存器单元的结构示意图之二；
图2b为本发明实施例提供的移位寄存器单元的结构示意图之三；
图3为本发明实施例提供的移位寄存器单元的具体结构示意图之一；
图4为本发明实施例提供的移位寄存器单元的具体结构示意图之二；
图5为本发明实施例提供的电路时序图；
图6为本发明实施例提供的驱动方法的流程图；
图7为本发明实施例提供的栅极驱动电路的结构示意图；
图8为图7所示的栅极驱动电路连接的时钟信号线上传输的时钟信号的示意图；
图9为图7所示的栅极驱动电路输出的驱动信号的时序图；
图10为本发明实施例提供的显示装置的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供一种移位寄存器单元，如图1所示，包括：输入电路1、复位电路2、控制电路3以及多输出电路4；
输入电路1用于接收输入信号Input，并在输入信号Input的控制下将输入信号Input输出给第一节点A；
复位电路2用于接收复位信号Reset与第一参考信号Vref1，并在复位信号Reset的控制下将第一参考信号Vref1输出给第一节点A；
控制电路3用于控制第一节点A与第二节点B的电位相反；
多输出电路4用于接收第一参考信号Vref1与M个不同的时钟信号CK_m(m为整数，且1≤m≤M；图1以M＝3为例)，并保持第一节点A的电位稳定，以及在第一节点A与第二节点B的信号的控制下，根据各时钟信号CK_m与第一参考信号Vref1输出M个不同的驱动信号Output_m；其中，M取大于或等于2的整数。
本发明实施例提供的移位寄存器单元，包括输入电路、复位电路、控制电路以及多输出电路，通过设置可以输出M个不同的驱动信号的多输出电路，以及通过这四个电路的相互配合，可以输出M个不同的驱动信号。因此一个移位寄存器单元可以连接多条栅线，当该移位寄存器单元应用于显示装置中时，可以减少移位寄存器单元的数量，有利于窄边框设计。
在具体实施时，当本发明实施例提供的移位寄存器单元应用于显示装置时，一个移位寄存器单元对应显示装置的显示面板中的相邻的N条栅线，因此，本发明实施例提供的移位寄存器单元中驱动信号越多，应用于显示装置中时，需要的移位寄存器单元的数量就越少。但是，由于移位寄存器单元中多输出电路是由第一节点与第二节点控制的，因此移位寄存器单元中驱动信号的数量越多，就需要第一节点的电位保持的时间越长，但是一般情况下，第一节点的电位在保持一端时间后就会衰减，导致第一节点的电位一旦衰减，就会影响驱动信号的稳定性。因此，在具体实施时，在本发明实施例提供的移位寄存器单元中，可以使多输出电路输出2个驱动信号，即M＝2。或者，也可以使多输出电路输出3个驱动信号，即M＝3。或者，也可以使多输出电路输出4个驱动信号，即M＝4。当然也可以使多输出电路输出更多个驱动信号，在此不作限定。
可选地，在本发明实施例提供的移位寄存器单元中，如图2a与图2b(图2a与图2b均以M＝3为例)所示，多输出电路可以包括：M个输出子电路41_m，分别用于接收第一参考信号Vref1以及一一对应的时钟信号CK_m，并在第一节点A与第二节点B的信号的控制下，根据接收的第一参考信号Vref1与对应的时钟信号CK_m输出对应的驱动信号Output_m。这样以采用一个输出子电路输出一个驱动信号。
一般级联的多个移位寄存器单元组成栅极驱动电路，以通过栅极驱动电路依次向显示装置的显示面板中的栅线输入驱动信号，以实现驱动栅线。其中扫描方向一般为由显示面板的第一行栅线指向最后一行栅线，当然这样指的是正向扫描时的扫描方向。在实际应用中，显示面板可能还会存在反向扫描，此时扫描方向为由显示面板的最后一行栅线指向第一栅线。从而可以沿扫描方向将M个不同的驱动信号依次定义为第1至第M驱动信号，已在应用于显示面板中时可以依次驱动相邻的M条栅线。栅极驱动电路中一般采用上一级移位寄存器单元输出的驱动信号作为级联的下一级移位寄存器单元的复位信号，以对第一节点的信号进行复位，这样使得级联的移位寄存器单元之间存在相互影响。因此，在具体实施时，沿扫描方向将M个不同的驱动信号Output_m依次定义为第1至第M驱动信号Output_1～Output_M；在本发明实施例提供的移位寄存器单元中，如图2a与图2b所示，复位电路2还用于接收第M个驱动信号Output_M、即接收第3个驱动信号Output_3，第二参考信号Vref2、帧复位信号FRe，并在第3个驱动信号Output_3、帧复位信号FRe以及复位信号Reset的共同控制下，将第一参考信号Vref1输出给第一节点A。这样可以在本级移位寄存器单元内部进行复位控制，可以不需要再进行级联复位，从而可以避免各个移位寄存器单元之间由于级联复位造成的影响。
可选地，在本发明实施例提供的移位寄存器单元中，如图2a与图2b所示，控制电路可以包括：第一控制子电路31与第二控制子电路32；
第一控制子电路31用于接收第一参考信号Vref1，并在第二节点B的信号的控制下，将第一参考信号Vref1输出给第一节点A；
第二控制子电路32用于接收第一参考信号Vref1与第二参考信号Vref2，并仅在第二参考信号Vref2的控制下，将第二参考信号Vref2输出给第二节点B，以及在第一节点A的信号的控制下，将第一参考信号Vref1输出给第二节点B。这样以实现控制第一节点A与第二节点B的电位相反，避免第一节点A与第二节点B的电位对输出的驱动信号的干扰。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例提供的移位寄存器单元中，如图3与图4所示，输入电路1可以包括：第七开关晶体管M7；
第七开关晶体管M7的控制极与其第一极均用于接收输入信号Input，第七开关晶体管M7的第二极与第一节点A相连。
具体地，第七开关晶体管在输入信号的控制下导通时，可以将输入信号传输给第一节点，以对第一节点的电位进行控制。
在具体实施时，在本发明实施例提供的移位寄存器单元中，如图3与图4所示，第一控制子电路31可以包括：第八开关晶体管M8；
第八开关晶体管M8的控制极与第二节点B相连，第八开关晶体管M8的第一极用于接收第一参考信号Vref1，第八开关晶体管M8的第二极与第一节点A相连。
具体地，第八开关晶体管在第二节点的信号的控制下导通时，可以将第一参考信号输出给第一节点，以对第一节点的电位进行控制。
在具体实施时，在本发明实施例提供的移位寄存器单元中，如图3与图4所示，第二控制子电路32可以包括：第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、以及第十二开关晶体管M12；
第九开关晶体管M9的控制极与其第一极均用于接收第二参考信号Vref2，第九开关晶体管M9的第二极与第十开关晶体管M10的控制极相连；
第十开关晶体管M10的第一极用于接收第二参考信号Vref2，第十开关晶体管M10的第二极与第二节点B相连；
第十一开关晶体管M11的控制极与第一节点A相连，第十一开关晶体管M11的第一极用于接收第一参考信号Vref1，第十一开关晶体管M11的第二极与第二节点B相连；
第十二开关晶体管M12的控制极与第一节点A相连，第十二开关晶体管M12的第一极用于接收第一参考信号Vref1，第十二开关晶体管M12的第二极与第十开关晶体管M10的控制极相连。
具体地，第九开关晶体管在第二参考信号的控制下导通时，可以将第二参考信号输出给第十开关晶体管的控制极，以控制第十开关晶体管导通。第十二开关晶体管在第一节点的控制下导通时，可以将第一参考信号输出给第十开关晶体管的控制极，以控制第十开关晶体管截止。在第十开关晶体管导通时，可以将第二参考信号输出给第二节点，以控制第二节点的电位。第十一开关晶体管在第一节点的控制下导通时，可以将第一参考信号输出给第二节点，以控制第二节点的电位。
在具体实施时一般在工艺制备时将第十二开关晶体管的尺寸设置的比第九开关晶体管与第十开关晶体管的尺寸都大，这样设置使得当第一节点的电位为高电位时，第十二开关晶体管在第一节点的信号的控制下将第一参考信号输出给第十开关晶体管的控制极的速率大于第九开关晶体管将第二参考信号输出给第十开关晶体管的控制极的速率，以及，也需要将第十一开关晶体管的尺寸设置的比第九开关晶体管与第十开关晶体管的尺寸都大，以使第十一开关晶体管将第一参考信号输出给第二节点的速率大于第九开关晶体管与第十开关晶体管将第二参考信号输出给第二节点的速率，从而保证第二节点的电位为低电位，避免输出的驱动信号异常。
在具体实施时，在本发明实施例提供的移位寄存器单元中，如图3与图4所示，复位电路2可以包括：第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6以及稳定电容C0；
第三开关晶体管M3的控制极用于接收第M个驱动信号Output_M，即用于接收第3个驱动信号Output_3，第三开关晶体管M3的第一极用于接收第二参考信号Vref2，第三开关晶体管M3的第二极与第四开关晶体管M4的控制极相连；
第四开关晶体管M4的第一极用于接收复位信号Reset，第四开关晶体管M4的第二极与第五开关晶体管M5的控制极相连；
第五开关晶体管M5的第一极用于接收第一参考信号Vref1，第五开关晶体管M5的第二极与第一节点A相连；
第六开关晶体管M6的控制极用于接收帧复位信号FRe，第六开关晶体管M6的第一极用于接收第一参考信号Vref1，第六开关晶体管M6的第二极与第四开关晶体管M4的控制极相连；
稳定电容C0连接于第四开关晶体管M4的控制极与第五开关晶体管M5的控制极之间。
具体地，第三开关晶体管在第M个驱动信号的控制下导通时，可以将第二参考信号输出给第四开关晶体管的控制极。第六开关晶体管在帧复位信号的控制下导通时，可以将第一参考信号输出给第四开关晶体管的控制极。第四开关晶体管在输入其控制极的信号的控制下导通时，可以将复位信号输出给第五开关晶体管的控制极。第五开关晶体管在输入其控制极的信号的控制下导通时，可以将第一参考信号输出给第一节点，以对第一节点的电位进行复位控制。
在具体实施时，在本发明实施例提供的移位寄存器单元中，如图3与图4所示，输出子电路41_m可以包括：第一开关晶体管M1_m、第二开关晶体管M2_m与存储电容Cst_m；
第一开关晶体管M1_m的控制极与第一节点A相连，第一开关晶体管M1_m的第一极用于接收对应的时钟信号CK_m，第一开关晶体管M1_m的第二极用于输出对应的驱动信号Output_m；
第二开关晶体管M2_m的控制极与第二节点B相连，第二开关晶体管M2_m的第一极用于接收第一参考信号Vref1，第二开关晶体管M2_m的第二极用于输出对应的驱动信号Output_m；
存储电容Cst_m连接于第一节点A与第一开关晶体管M1_m的第二极之间。
具体地，第一开关晶体管在第一节点的信号的控制下导通时，可以将连接的时钟信号作为对应的驱动信号输出，以通过连接的时钟信号控制驱动信号的电位。第二开关晶体管在第二节点的信号的控制下导通时，可以将连接的第一参考信号作为对应的驱动信号输出，以通过第一参考信号控制驱动信号的电位。存储电容可以保持第一节点的电位稳定，其中在第一节点与第一开关晶体管的第二极的信号的控制下进行充放电，以及在第一节点处于浮接状态时，由于电容的自举作用，可以保持第一节点与第一开关晶体管的第二极之间的电压差稳定。
进一步地，为了避免上一帧的驱动信号对下一帧的驱动信号造成干扰，在具体实施时，在本发明实施例提供的移位寄存器单元中，如图2b所示，移位寄存器单元还可以包括：M个帧复位电路5_m，分别用于接收帧复位信号FRe与第一参考信号Vref1，并在帧复位信号FRe的控制下，根据第一参考信号Vref1对各驱动信号Output_m进行复位。这样在一帧扫描完之后通过对各驱动信号进行复位，可以避免上一帧的驱动信号对下一帧的驱动信号造成的干扰。
在具体实施时，在本发明实施例提供的移位寄存器单元中，如图4所示，帧复位电路5_m可以包括：第十三开关晶体管M13_m；
第十三开关晶体管M13_m的控制极用于接收帧复位信号FRe，第十三开关晶体管M13_m的第一极用于接收第一参考信号Vref1，第十三开关晶体管M13_m的第二极用于将第一参考信号Vref1输出，以对对应的驱动信号Output_m进行复位。
具体地，第十三开关晶体管在帧复位信号的控制下导通时，可以将第一参考信号输出，以对驱动信号进行复位。
以上仅是举例说明移位寄存器单元中各部分电路的具体结构，在具体实施时，上述各部分电路的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。
在具体实施时，为了制作工艺统一，在本发明实施例提供的移位寄存器单元中，如图3与图4所示，所有开关晶体管可以均为N型晶体管。或者，所有开关晶体管也可以均为P型晶体管，在此不作限定。
需要说明的是，在本发明实施例提供的移位寄存器单元中，当所有晶体管均为N型晶体管时，第一参考信号为高电位信号，第二参考信号为低电位信号。当所有晶体管均为P型晶体管时，第一参考信号为低电位信号，第二参考信号为高电位信号。
在具体实施时，在本发明实施例提供的移位寄存器单元中，N型晶体管在高电位信号作用下导通，在低电位信号作用下截止；P型晶体管在低电位信号作用下导通，在高电位信号作用下截止。
在具体实施时，在本发明实施例提供的移位寄存器单元中，晶体管的控制极作为栅极，并且，晶体管的第一极可以作为源极，第二极作为漏极，或者晶体管的第一极可以作为漏极，第二极作为源极，在此不作具体区分。
下面结合电路时序图对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。其中，以M＝3为例进行说明。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的控制极上的电位。
实施例一、
以图3所示的移位寄存器单元的结构为例对其工作过程作以描述，其对应的电路时序图，如图5所示。具体地，选取如图5所示的电路时序图中的输入阶段T1、输出阶段T2、复位阶段T3。其中，输出阶段T2又可以分为第一输出子阶段T21、第二输出子阶段T22、第三输出子阶段T23、第四输出子阶段T24、第五输出子阶段T25。其中，第一参考信号Vref1为低电位信号，第二参考信号Vref2为高电位信号。
如图5所示，一般在相邻两个显示帧之间会设置消隐时间Blanking Time。在具体实施时，在消隐时间阶段BT中，输入信号Input、各时钟信号CK_m、复位信号Reset均为低电位信号。并且在具体实施时，帧复位信号FRe在消隐时间阶段BT中为高电位信号，其他阶段中为低电位信号。由于消隐时间阶段BT中帧复位信号FRe的作用，可以控制第六开关晶体管M6导通以将低电位的第一参考信号Vref1输出给稳定电容C0与第四开关晶体管M4的控制极，控制第四开关晶体管M4截止，以避免在下一个显示帧的输入阶段T1中由于第四开关晶体管M4导通对第一节点A的电位造成影响。
图3所示的移位寄存器单元采用图5所示电路时序图的工作过程为：
在输入阶段T1中，由于Input＝1，因此第七开关晶体管M7导通，以将高电位的输入信号Input输出给第一节点A，使第一节点A的信号为高电位信号，以控制第十一开关晶体管M11、第十二开关晶体管M12以及第一开关晶体管M1_1～M1_3均导通。由于第十二开关晶体管M12导通以将低电位的第一参考信号Vref1输出给第十开关晶体管M10的控制极，以及由于第十一开关晶体管M11导通以将低电位的第一参考信号Vref1输出给第二节点B，使第二节点B的信号为低电位信号，以控制第二开关晶体管M2_1～M2_3均截止。由于第一开关晶体管M1_1导通，时钟信号CK_1作为驱动信号Output_1输出。由于第一开关晶体管M1_2导通，时钟信号CK_2作为驱动信号Output_2输出。由于第一开关晶体管M1_3导通，时钟信号CK_3作为驱动信号Output_3输出。因此，移位寄存器单元在输入阶段T1分别输出驱动信号Output_1～Output_3。
之后，输入信号Input拉低，即Input＝0，因此第七开关晶体管M7截止，使第一节点A处于浮接状态。由于存储电容Cst_1的作用可以保持第一节点A的信号为高电位信号，以控制第一开关晶体管M1_1～M1_3均导通，从而使驱动信号Output_1～Output_3均为低电位信号。
在输出阶段T2中，在第一输出子阶段T21中，Input＝0，CK_1＝1，CK_2＝0，CK_3＝0，Output_3＝0。由于Input＝0，因此第七开关晶体管M7截止，使第一节点A处于浮接状态。由于存储电容Cst_1的作用可以保持第一节点A的信号为高电位信号，第一开关晶体管M1_1～M1_3均导通。由于第一开关晶体管M1_1导通并将时钟信号CK_1作为驱动信号Output_1输出，驱动信号Output_1为高电位信号。由于存储电容Cst_1的自举作用，可以使第一节点A的信号的电位进一步拉高，以将时钟信号CK_1作为驱动信号Output_1输出，驱动信号Output_1为高电位信号。由于第一开关晶体管M1_2导通并将时钟信号CK_2作为驱动信号Output_2输出，驱动信号Output_2为低电位信号。由于第一开关晶体管M1_3导通并将时钟信号CK_3作为驱动信号Output_3输出，驱动信号Output_3为低电位信号。由于Output_3＝0，因此第三开关晶体管M3截止。并且，由于第一节点A的信号为高电位信号，因此第十一开关晶体管M11与第十二开关晶体管M12均导通，第二节点B的信号为低电位信号，控制第二开关晶体管M2_1～M2_3均截止。
在第二输出子阶段T22中，Input＝0，CK_1＝1，CK_2＝1，CK_3＝0，Output_3＝0。由于Input＝0，因此第七开关晶体管M7截止，使第一节点A处于浮接状态。由于第一节点A的信号的电位在存储电容Cst_1与CK_1的高电位信号的作用下自举拉高，因此第一开关晶体管M1_1～M1_3均导通。由于第一开关晶体管M1_1导通并将时钟信号CK_1作为驱动信号Output_1输出，驱动信号Output_1保持为高电位信号。由于第一开关晶体管M1_2导通并将时钟信号CK_2作为驱动信号Output_2输出，使驱动信号Output_2为高电位信号，并且由于存储电容Cst_2的自举作用，使第一节点A的信号的电位被更进一步拉高。由于第一开关晶体管M1_3导通并将时钟信号CK_3作为驱动信号Output_3输出，驱动信号Output_3为低电位信号。由于Output_3＝0，因此第三开关晶体管M3截止。并且，由于第一节点A的信号为高电位信号，因此第十一开关晶体管M11与第十二开关晶体管M12均导通，以使第二节点B的信号为低电位信号，控制第二开关晶体管M2_1～M2_3均截止。
在第三输出子阶段T23中，Input＝0，CK_1＝0，CK_2＝1，CK_3＝0，Output_3＝0。由于Input＝0，因此第七开关晶体管M7截止，使第一节点A处于浮接状态。由于第一节点A的信号的电位在存储电容Cst_2与CK_2的高电位信号的作用下自举拉高，因此第一开关晶体管M1_1～M1_3均导通。由于第一开关晶体管M1_1导通，并将低电位的时钟信号CK_1作为驱动信号Output_1输出，驱动信号Output_1为低电位信号。由于第一开关晶体管M1_3导通，并将低电位的时钟信号CK_3作为驱动信号Output_3输出，驱动信号Output_3为低电位信号。由于第一开关晶体管M1_2导通，并将高电位的时钟信号CK_2作为驱动信号Output_2输出，驱动信号Output_2为高电位信号。因此T23阶段中第一节点A的信号的电位仅在存储电容Cst_2与CK_2的高电位信号的作用下自举拉高，使得本阶段中第一节点A的信号的电位与T21阶段的电位相同。并且，由于第一节点A的信号为高电位信号，因此第十一开关晶体管M11与第十二开关晶体管M12均导通，以使第二节点B的信号为低电位信号，控制第二开关晶体管M2_1～M2_3均截止。
在T24阶段中，Input＝0，CK_1＝0，CK_2＝1，CK_3＝1，Output_3＝1。由于Input＝0，因此第七开关晶体管M7截止，第一节点A处于浮接状态。由于第一节点A的信号的电位在存储电容Cst_2与CK_2的高电位信号的作用下自举拉高，因此第一开关晶体管M1_1～M1_3均导通。由于第一开关晶体管M1_1导通并将低电位的时钟信号CK_1作为驱动信号Output_1输出，驱动信号Output_1保持为低电位信号。由于第一开关晶体管M1_2导通并将高电位的时钟信号CK_2作为驱动信号Output_2输出，驱动信号Output_2为高电位信号。由于第一开关晶体管M1_3导通并将高电位的时钟信号CK_3作为驱动信号Output_3输出，驱动信号Output_3为高电位信号，并且由于存储电容Cst_3的自举作用，可以使第一节点A的信号的电位被更进一步拉高。因此T24阶段中第一节点A的信号的电位在存储电容Cst_2与CK_2的高电位信号的作用下自举拉高的基础上，又通过存储电容Cst_3与CK_3的高电位信号的作用下自举拉高，使得本阶段中第一节点A的信号的电位与T22阶段的电位相同。由于Output_3＝1，因此第三开关晶体管M3导通并将高电位的第二参考信号Vref2输出给第四开关晶体管M4的控制极与稳定电容C0，以控制第四开关晶体管M4导通。导通的第四开关晶体管M4将低电位的复位信号Reset输出给第五开关晶体管M5的控制极，因此第五开关晶体管M5截止，从而不影响第一节点A的电位。并且，由于第一节点A的信号为高电位信号，因此第十一开关晶体管M11与第十二开关晶体管M12均导通，以使第二节点B的信号为低电位信号，控制第二开关晶体管M2_1～M2_3均截止。
在T25阶段中，Input＝0，CK_1＝0，CK_2＝0，CK_3＝1，Output_3＝1。由于Input＝0，因此第七开关晶体管M7截止，使第一节点A处于浮接状态。由于第一节点A的信号的电位在存储电容Cst3与CK_3的高电位信号的作用下自举拉高，因此第一开关晶体管M1_1～M1_3均导通。由于第一开关晶体管M1_1导通，并将低电位的时钟信号CK_1作为驱动信号Output_1输出，驱动信号Output1为低电位信号。由于第一开关晶体管M12导通，并将低电位的时钟信号CK_2作为驱动信号Output_2输出，驱动信号Output_2为低电位信号。由于第一开关晶体管M1_3导通，并将高电位的时钟信号CK_3作为驱动信号Output_3输出，驱动信号Output_3为高电位信号。因此T25阶段中第一节点A的信号的电位仅在存储电容Cst_3与CK_3的高电位信号的作用下自举拉高，使得本阶段中第一节点A的信号的电位与T21阶段的电位相同。由于Output_3＝1，因此第三开关晶体管M3导通并将高电位的第二参考信号Vref2输出给第四开关晶体管M4的控制极与稳定电容C0，以控制第四开关晶体管M4导通。导通的第四开关晶体管M4将低电位的复位信号Reset输出给第五开关晶体管M5的控制极，因此第五开关晶体管M5截止，从而不影响第一节点A的电位。并且，由于第一节点A的信号为高电位信号，因此第十一开关晶体管M11与第十二开关晶体管M12均导通，以使第二节点B的信号为低电位信号，控制第二开关晶体管M2_1～M2_3均截止。
在复位阶段T3中，Input＝0，Output_3＝0，Reset＝1。由于Input＝0，因此第七开关晶体管M7截止。由于Output_3＝0，因此第三开关晶体管M3截止，因此第四开关晶体管M4的控制极处于浮接状态，由于稳定电容C0的作用可以保持第四开关晶体管M4的控制极的信号为高电位信号，以使第四开关晶体管M4导通。导通的第四开关晶体管M4将高电位的复位信号Reset输出给第五开关晶体管M5的控制极，以控制第五开关晶体管M5导通，从而将低电位的第一参考信号Vref1输出给第一节点A，使第一节点A的信号为低电位信号，进而控制第十一开关晶体管M11、第十二开关晶体管M12以及第一开关晶体管M1_1～M1_3均截止。由于第九开关晶体管M9在第二参考信号Vref2的控制下导通，将第二参考信号Vref2提供给第十开关晶体管M10的控制极，控制第十开关晶体管M10导通。导通的第十开关晶体管M10将高电位的第二参考信号Vref2输出给第二节点B，使第二节点B的信号为高电位信号，以控制第八开关晶体管M8与第二开关晶体管M2_1～M2_3均导通。导通的第八开关晶体管M8将低电位的第一参考信号Vref1提供给第一节点A，进一步使第一节点A的信号为低电位信号。导通的第二开关晶体管M2_1将低电位的第一参考信号Vref1作为驱动信号Output_1输出，使驱动信号Output_1为低电位信号。导通的第二开关晶体管M2_2将低电位的第一参考信号Vref1作为驱动信号Output_2输出，使驱动信号Output_2为低电位信号。导通的第二开关晶体管M2_3将低电位的第一参考信号Vref1作为驱动信号Output_3输出，使驱动信号Output_3为低电位信号。
在复位阶段T3之后，在消隐时间阶段BT到来之前，由于稳定电容C0的保持作用，会使第四开关晶体管M4一直处于导通状态，使得在复位信号Reset出现高电位信号时都会对第一节点A的信号进行一次复位，从而可以在一个显示帧内多次对第一节点A的信号进行复位，以避免第一节点A的信号不稳定而对输出造成干扰。
在消隐时间阶段BT中，帧复位信号FRe为高电位信号，因此第六开关晶体管M6导通，以将低电位的第一参考信号Vref1输出给第四开关晶体管M4的控制极以及稳定电容C0，以控制稳定电容C0放电，以及控制第四开关晶体管M4截止，以避免在下一个显示帧中输入信号Input为高电位时，其对第一节点A的信号的影响。
如图5所示，驱动信号Output_1、驱动信号Output_2以及驱动信号Output_3依次间隔相同的相位差，该相位差小于1/3时钟周期。
如图5所示，时钟信号CK_1、时钟信号CK_2以及时钟信号CK_3依次间隔相同的相位差，该相位差小于1/3时钟周期。
本发明实施例提供的上述移位寄存器单元，可以仅通过十六个开关晶体管与四个电容的相互配合，输出3个不同的驱动信号，因此一个移位寄存器单元即可驱动3条栅线。与现有技术中需要设置3个移位寄存器单元相比，本发明实施例提供的移位寄存器单元可以减少2个，从而当该移位寄存器单元应用于显示装置中时，有利于窄边框设计。
实施例二、
以图4所示的移位寄存器单元的结构为例对其工作过程作以描述，其对应的电路时序图如图5所示。具体地，选取如图5所示的电路时序图中的输入阶段T1、输出阶段T2、复位阶段T3。其中，输出阶段T2又可以分为第一输出子阶段T21、第二输出子阶段T22、第三输出子阶段T23、第四输出子阶段T24、第五输出子阶段T25。其中，第一参考信号Vref1为低电位信号，第二参考信号Vref2为高电位信号。
由于图4所示的移位寄存器单元的结构是在图3所示的实施例的结构上增加了帧复位电路5_m，即第十三开关晶体管M13_1～M13_3。因此图4所示的移位寄存器单元在输入阶段T1、输出阶段T2、复位阶段T3中的工作过程与实施例一中的基本相同，在此不作赘述。本实施例示例性的详细介绍移位寄存器单元在消隐时间阶段BT中的工作过程。
在消隐时间阶段BT中，由于帧复位信号FRe为高电位信号，因此第六开关晶体管M6与第十三开关晶体管M13_1～M13_3均导通。导通的第六开关晶体管M6将低电位的第一参考信号Vref1输出给第四开关晶体管M4的控制极以及稳定电容C0，以控制稳定电容C0放电，以及控制第四开关晶体管M4截止，以避免在下一个显示帧中输入信号Input为高电位时，其对第一节点A的信号的影响。导通的第十三开关晶体管M13_1将低电位的第一参考信号Vref1作为驱动信号Output_1输出，以对驱动信号Output_1进行帧复位。导通的第十三开关晶体管M13_2将低电位的第一参考信号Vref1作为驱动信号Output_2输出，以对驱动信号Output_2进行帧复位。导通的第十三开关晶体管M13_3将低电位的第一参考信号Vref1作为驱动信号Output_3输出，以对驱动信号Output_3进行帧复位。从而可以避免相邻的两个显示帧之间的驱动信号相互干扰的问题。
以上仅是以移位寄存器单元包括的开关晶体管为N型晶体管进行说明的，在移位寄存器单元包括的开关晶体管为P型晶体管时，通过使上述各信号在同一时刻的电位分别相反，即可使对应的移位寄存器单元实现稳定的输出工作，具体过程在此不作赘述。
需要说明的是，在输入阶段中，时钟信号CK_2与时钟信号CK_3分别有高电位信号的阶段，因此还可以对对应的栅线进行预充电，提高驱动能力。
基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，如图6所示，该驱动方法可以包括：输入阶段、输出阶段、复位阶段；
在输入阶段，输入电路在输入信号的控制下将输入信号输出给第一节点；控制电路控制第一节点与第二节点的电位相反；多输出电路在第一节点的信号的控制下，根据各时钟信号输出M个不同的驱动信号；
在输出阶段，控制电路控制第一节点与第二节点的电位相反；多输出电路保持第一节点的电位稳定，以及在第一节点的信号的控制下，根据各时钟信号输出M个不同的驱动信号；
在复位阶段，复位电路在复位信号的控制下将第一参考信号输出给第一节点；控制电路控制第一节点与第二节点的电位相反；多输出电路在第二节点的信号的控制下，根据第一参考信号输出驱动信号。
本发明实施例提供的驱动方法，可以输出M个不同的驱动信号，当该移位寄存器单元应用于显示装置中时，可以减少移位寄存器单元的数量，有利于窄边框设计。
在具体实施时，本发明实施例提供的移位寄存器单元还可以包括帧复位电路，在本发明实施例提供的上述方法中，在复位阶段之后，还包括消隐时间阶段；
在消隐时间阶段中，各帧复位电路在帧复位信号的控制下，根据第一参考信号对各驱动信号进行复位。
在具体实施时，各个时钟信号的周期相同，且每个驱动信号一一对应一个时钟信号。在本发明实施例提供的移位寄存器单元连接3个时钟信号时，输出3个驱动信号时，可以将这3个不同的时钟信号定义为第1至第3时钟信号CK_1～CK_3；其中，第1时钟信号CK_1至第3时钟信号CK_3依次相差相同的相位差，且该相位差可以小于1/3时钟周期。在本发明实施例提供的移位寄存器单元连接4个时钟信号时，输出4个驱动信号时，可以将这4个不同的时钟信号定义为第1至第4时钟信号CK_1～CK_4；其中，第1时钟信号CK_1至第4时钟信号CK_3依次相差相同的相位差，且该相位差小于1/4时钟周期。
在具体实施时，在本发明实施例提供的移位寄存器单元输出3个驱动信号时，针对一个移位寄存器单元在每一帧中的工作过程，如图5所示，复位信号Reset的上升沿与时钟信号CK_3的下降沿对齐，复位信号Reset的下降沿位于时钟信号CK_2的上升沿到来之前。以上仅是以输入信号Input的有效脉冲信号为高电位信号进行解释说明的，在输入信号Input的有效脉冲信号为低电位信号时，复位信号在同一时刻的电位需要相反，即可使对应的移位寄存器单元实现稳定的工作。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，包括：级联的多个本发明实施例提供的上述任一移位寄存器单元；其中，沿扫描方向将M个不同的驱动信号依次定义为第1至第M驱动信号；
第一级移位寄存器单元的输入信号由帧起始信号输入；
除第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号分别与其相邻的上一级移位寄存器单元的第n个驱动信号输入；其中，在M为偶数时，
Figure BDA0001537448060000221
在M为奇数时，
Figure BDA0001537448060000222
在具体实施时，以M＝3为例，如图7所示，栅极驱动电路包括多个级联的移位寄存器：SR(1)、SR(2)、SR(3)、SR(4)…SR(k-1)、SR(k)…SR(K-1)、SR(K)(共K个移位寄存器，1≤k≤K)，其中，第一级移位寄存器单元SR(1)的输入信号Input由帧起始信号STV输入；
除第一级移位寄存器单元SR(1)之外，其余各级移位寄存器单元SR(k)的输入信号Input分别与其相邻的上一级移位寄存器单元SR(k-1)的第3个驱动信号Output_3输入。
在具体实施时，以M＝3为例，如图7所示，第4a-3级移位寄存器单元的时钟信号CK_1、第4a-2级移位寄存器单元的时钟信号CK_2、第4a-1级移位寄存器单元的时钟信号CK_3均与同一时钟信号线ck_1相连。第4a-3级移位寄存器单元的时钟信号CK_2、第4a-2级移位寄存器单元的时钟信号CK_3、第4a级移位寄存器单元的时钟信号CK_1均与同一时钟信号线ck_2相连。第4a-3级移位寄存器单元的时钟信号CK_3、第4a-1级移位寄存器单元的时钟信号CK_1、第4a级移位寄存器单元的时钟信号CK_2均与同一时钟信号线ck_3相连。第4a-2级移位寄存器单元的时钟信号CK_1、第4a-1级移位寄存器单元的时钟信号CK_2、第4a级移位寄存器单元的时钟信号CK_3均与同一时钟信号线ck_4相连。其中，a为正整数。如图8所示，时钟信号线ck_1至时钟信号线ck_4输出的时钟信号依次相差相同的相位差，该相位差小于1/3时钟周期。栅极驱动电路整体对应输出的驱动信号的时序图如图9所示。
基于同一发明构思，本发明实施例还提供了一种显示装置，如图10(以M＝3为例)所示，包括多条栅线以及本发明实施例提供的上述栅极驱动电路100。其中，每一个移位寄存器单元SR(k)对应相邻的M条栅线Gate；并且移位寄存器单元的驱动信号Output(k)_m依次输出给对应的一条栅线。并且，该显示装置的实施可以参见上述移位寄存器单元的实施例，重复之处不再赘述。
在具体实施时，本发明实施例提供的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括输入电路、复位电路、控制电路以及多输出电路，通过设置可以输出M个不同的驱动信号的多输出电路，以及通过这四个电路的相互配合，可以输出M个不同的驱动信号。因此一个移位寄存器单元可以连接多条栅线，当该移位寄存器单元应用于显示装置中时，可以减少移位寄存器单元的数量，有利于窄边框设计。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括：输入电路、复位电路、控制电路以及多输出电路；
所述输入电路用于接收输入信号，并在所述输入信号的控制下将所述输入信号输出给第一节点；
所述复位电路用于接收复位信号与第一参考信号，并在所述复位信号的控制下将所述第一参考信号输出给所述第一节点；
所述控制电路用于控制所述第一节点与第二节点的电位相反；
所述多输出电路用于接收所述第一参考信号与M个不同的时钟信号，并保持所述第一节点的电位稳定，以及在所述第一节点与所述第二节点的信号的控制下，根据各所述时钟信号与所述第一参考信号输出M个不同的驱动信号；其中，M取大于或等于2的整数；
沿扫描方向将M个不同的驱动信号依次定义为第1至第M驱动信号；
所述复位电路还用于接收所述第M个驱动信号、第二参考信号、帧复位信号，并在所述第M个驱动信号、所述帧复位信号以及所述复位信号的共同控制下，将所述第一参考信号输出给所述第一节点。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述多输出电路包括：M个输出子电路，分别用于接收所述第一参考信号以及一一对应的时钟信号，并在所述第一节点与所述第二节点的信号的控制下，根据接收的第一参考信号与对应的时钟信号输出对应的驱动信号。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述输出子电路包括：第一开关晶体管、第二开关晶体管与存储电容；
所述第一开关晶体管的控制极与所述第一节点相连，所述第一开关晶体管的第一极用于接收对应的所述时钟信号，所述第一开关晶体管的第二极用于输出对应的所述驱动信号；
所述第二开关晶体管的控制极与所述第二节点相连，所述第二开关晶体管的第一极用于接收所述第一参考信号，所述第二开关晶体管的第二极用于输出对应的所述驱动信号；
所述存储电容连接于所述第一节点与所述第一开关晶体管的第二极之间。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述复位电路包括：第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管以及稳定电容；
所述第三开关晶体管的控制极用于接收所述第M个驱动信号，所述第三开关晶体管的第一极用于接收所述第二参考信号，所述第三开关晶体管的第二极与所述第四开关晶体管的控制极相连；
所述第四开关晶体管的第一极用于接收所述复位信号，所述第四开关晶体管的第二极与所述第五开关晶体管的控制极相连；
所述第五开关晶体管的第一极用于接收所述第一参考信号，所述第五开关晶体管的第二极与所述第一节点相连；
所述第六开关晶体管的控制极用于接收所述帧复位信号，所述第六开关晶体管的第一极用于接收所述第一参考信号，所述第六开关晶体管的第二极与所述第四开关晶体管的控制极相连；
所述稳定电容连接于所述第四开关晶体管的控制极与所述第五开关晶体管的控制极之间。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括：第七开关晶体管；
所述第七开关晶体管的控制极与其第一极均用于接收所述输入信号，所述第七开关晶体管的第二极与所述第一节点相连。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述控制电路包括：第一控制子电路与第二控制子电路；
所述第一控制子电路用于接收所述第一参考信号，并在所述第二节点的信号的控制下，将所述第一参考信号输出给所述第一节点；
所述第二控制子电路用于接收所述第一参考信号与第二参考信号，并仅在所述第二参考信号的控制下，将所述第二参考信号输出给所述第二节点，以及在所述第一节点的信号的控制下，将所述第一参考信号输出给所述第二节点。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第一控制子电路包括：第八开关晶体管；
所述第八开关晶体管的控制极与所述第二节点相连，所述第八开关晶体管的第一极用于接收所述第一参考信号，所述第八开关晶体管的第二极与所述第一节点相连。
8.如权利要求6所述的移位寄存器单元，其特征在于，所述第二控制子电路包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管、以及第十二开关晶体管；
所述第九开关晶体管的控制极与其第一极均用于接收所述第二参考信号，所述第九开关晶体管的第二极与所述第十开关晶体管的控制极相连；
所述第十开关晶体管的第一极用于接收所述第二参考信号，所述第十开关晶体管的第二极与所述第二节点相连；
所述第十一开关晶体管的控制极与所述第一节点相连，所述第十一开关晶体管的第一极用于接收所述第一参考信号，所述第十一开关晶体管的第二极与所述第二节点相连；
所述第十二开关晶体管的控制极与所述第一节点相连，所述第十二开关晶体管的第一极用于接收所述第一参考信号，所述第十二开关晶体管的第二极与所述第十开关晶体管的控制极相连。
9.如权利要求1-8任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：M个帧复位电路，分别用于接收帧复位信号与所述第一参考信号，并在所述帧复位信号的控制下，根据所述第一参考信号对各所述驱动信号进行复位。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述帧复位电路包括：第十三开关晶体管；
所述第十三开关晶体管的控制极用于接收所述帧复位信号，所述第十三开关晶体管的第一极用于接收所述第一参考信号，所述第十三开关晶体管的第二极用于将所述第一参考信号输出，以对对应的驱动信号进行复位。
11.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-10任一项所述的移位寄存器单元；其中，沿扫描方向将M个不同的驱动信号依次定义为第1至第M驱动信号；
第一级移位寄存器单元的输入信号由帧起始信号输入；
除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号分别与其相邻的上一级移位寄存器单元的第n个驱动信号输入；其中，在M为偶数时，
Figure FDA0002629829850000041
在M为奇数时，
Figure FDA0002629829850000042
12.一种显示装置，其特征在于，包括多条栅线以及如权利要求11所述的栅极驱动电路；其中，每一个移位寄存器单元对应相邻的M条栅线；
所述移位寄存器单元的驱动信号依次输出给对应的一条栅线。
13.一种如权利要求1-10任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：输入阶段、输出阶段、复位阶段；
在所述输入阶段，所述输入电路在所述输入信号的控制下将所述输入信号输出给第一节点；所述控制电路控制所述第一节点与所述第二节点的电位相反；所述多输出电路在所述第一节点的信号的控制下，根据各所述时钟信号输出M个不同的驱动信号；
在所述输出阶段，所述控制电路控制所述第一节点与所述第二节点的电位相反；所述多输出电路保持所述第一节点的电位稳定，以及在所述第一节点的信号的控制下，根据各所述时钟信号输出M个不同的驱动信号；
在所述复位阶段，所述复位电路在所述复位信号的控制下将所述第一参考信号输出给所述第一节点；所述控制电路控制所述第一节点与所述第二节点的电位相反；所述多输出电路在所述第二节点的信号的控制下，根据所述第一参考信号输出驱动信号。
14.如权利要求13所述的方法，其特征在于，在所述复位阶段之后，还包括消隐时间阶段；
在所述消隐时间阶段中，各帧复位电路在所述帧复位信号的控制下，根据所述第一参考信号对各所述驱动信号进行复位。
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