WO2022188018A1 - 移位寄存器电路及其驱动方法、栅极驱动器以及显示面板 - Google Patents

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Abstract

一种移位寄存器电路（100），包括：输入电路（110）、复位电路（180）、第一控制电路（120）、第二控制电路（130）、第三控制电路（140）、第四控制电路（150）、第五控制电路（160）、第一输出电路（170a）、第二输出电路（170b）和第三输出电路（170c）。该移位寄存器电路（100）被配置成能够提供三种不同的输出信号，作为驱动显示面板（810）的像素阵列所需的三种不同的栅极驱动信号。

Description

移位寄存器电路及其驱动方法、栅极驱动器以及显示面板 技术领域
本公开涉及栅极驱动信号的生成，尤其涉及一种移位寄存器电路及其驱动方法、包括该移位寄存器电路的栅极驱动器、包括该栅极驱动器的显示面板，以及还涉及包括该显示面板的显示装置。
背景技术
包括多个级联的移位寄存器电路的栅极驱动器可以构成阵列基板行驱动(gate driver on array，GOA)电路，以便进行操作来生成并且向显示面板的像素阵列提供栅极驱动信号。对于某些现有的基于有机发光二极管(也称为OLED)的显示面板的像素电路而言，对其进行驱动需要三种不同的栅极驱动信号。如果采用普通GOA电路，则需要三种不同的GOA电路来提供相应的栅极驱动信号。这可能使得GOA电路的占用面积较大，从而导致面板边框的宽度也较大。
发明内容
因此，提供一种可以缓解、减轻或消除上述问题中的至少一个的机制将是有利的。
根据本公开的一个方面，提供了一种移位寄存器电路，其可以包括：输入电路，其被配置成：响应于提供输入脉冲的输入端和第一节点中的至少一个处于低电位，使第二节点与提供高电位电压信号的高电位电压端导通，以及响应于该输入端和该第一节点都处于高电位，使该第二节点与提供低电位电压信号的低电位电压端导通；第一控制电路，其被配置成：响应于提供第一时钟信号的第一时钟信号端和该第二节点中的至少一个处于低电位，使该第一节点与该高电位电压端导通，以及响应于该第一时钟信号端和该第二节点都处于高电位，使该第一节点与该低电位电压端导通；第二控制电路，其被配置成：响应于该第一节点处于高电位，使第三节点与该低电位电压端导通，以及响应于该第一节点处于低电位，使该第三节点与该高电位电压端导通；第三控制电路，其被配置成：响应于该第三节点处于高电位，使第四节点与该低电位电压端导通，以及响应于该第三节点处于低电位， 使该第四节点与该高电位电压端导通；第四控制电路，其被配置成：响应于该第三节点处于低电位并且该第四节点处于高电位，使第五节点与该高电位电压端导通，以及响应于该第三节点处于高电位并且该第四节点处于低电位，使该第五节点与提供第三时钟信号的第三时钟信号端导通；第五控制电路，其被配置成：响应于该第三节点处于低电位并且该第四节点处于高电位，使第六节点与该低电位电压端导通，以及响应于该第三节点处于高电位并且该第四节点处于低电位，使该第六节点与提供第二时钟信号的第二时钟信号端导通；第一输出电路，其被配置成：响应于该第五节点处于低电位，使提供第一输出信号的第一输出端与该低电位电压端导通，以及响应于该第五节点处于高电位，使该第一输出端与该高电位电压端导通；第二输出电路，其被配置成：响应于该第六节点处于低电位，使提供第二输出信号的第二输出端与该高电位电压端导通，以及响应于该第六节点处于高电位，使该第二输出端与该低电位电压端导通；以及第三输出电路，其被配置成：响应于该第六节点处于低电位，使提供第三输出信号的第三输出端与该低电位电压端导通，以及响应于该第六节点处于高电位，使该第三输出端与该高电位电压端导通。
根据一些示例性实施例，输入电路可以包括：第一晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其控制电极连接到该第一节点；第二晶体管，其是N型晶体管，其第一电极连接到该第一晶体管的第二电极，其第二电极连接到该第二节点，其控制电极连接到该输入端；第三晶体管，其是P型晶体管，其第一电极连接到该第二节点，其第二电极连接到该高电位电压端，其控制电极连接到该输入端；第四晶体管，其是P型晶体管，其第一电极连接到该第二节点，其第二电极连接到该高电位电压端，其控制电极连接到该第一节点。
根据一些示例性实施例，第一控制电路可以包括：第五晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其控制电极连接到该第二节点；第六晶体管，其是N型晶体管，其第一电极连接到该第五晶体管的第二电极，其第二电极连接到该第一节点，其控制电极连接到该第一时钟信号端；第七晶体管，其是P型晶体管，其第一电极连接到该第一节点，其第二电极连接到该高电位电压端，其控制电极连接到该第一时钟信号端；第八晶体管，其是P型晶体管，其第 一电极连接到该第一节点，其第二电极连接到该高电位电压端，其控制电极连接到该第二节点。
根据一些示例性实施例，第二控制电路可以包括：第九晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其第二电极连接到该第三节点，其控制电极连接到该第一节点；第十晶体管，其是P型晶体管，其第一电极连接到该第三节点，其第二电极连接到该高电位电压端，其控制电极连接到该第一节点。
根据一些示例性实施例，第三控制电路可以包括：第十一晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其第二电极连接到该第四节点，其控制电极连接到该第三节点；第十二晶体管，其是P型晶体管，其第一电极连接到该第四节点，其第二电极连接到该高电位电压端，其控制电极连接到该第三节点。
根据一些示例性实施例，第四控制电路可以包括：第十三晶体管，其是P型晶体管，其第一电极连接到该第五节点，其第二电极连接到该高电位电压端，其控制电极连接到该第三节点；第十四晶体管，其是N型晶体管，其第一电极连接到该第三时钟信号端，其第二电极连接到该第五节点，其控制电极连接到该第三节点；第十五晶体管，其是P型晶体管，其第一电极连接到该第三时钟信号端，其第二电极连接到该第五节点，其控制电极连接到该第四节点。
根据一些示例性实施例，第五控制电路可以包括：第十六晶体管，其是N型晶体管，其第一电极连接到该第二时钟信号端，其第二电极连接到该第六节点，其控制电极连接到该第三节点；第十七晶体管，其是P型晶体管，其第一电极连接到该第二时钟信号端，其第二电极连接到该第六节点，其控制电极连接到该第四节点；第十八晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其第二电极连接到该第六节点，其控制电极连接到该第四节点。
根据一些示例性实施例，第一输出电路可以包括：第十九晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其控制电极连接到该第五节点；第二十晶体管，其是P型晶体管，其第一电极连接到该第十九晶体管的第二电极，其第二电极连接到该高电位电压端，其控制电极连接到该第五节点；第二十一晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其第二电极连接到该第一输出端， 其控制电极连接到该第十九晶体管的第二电极；第二十二晶体管，其是P型晶体管，其第一电极连接到该第一输出端，其第二电极连接到该高电位电压端，其控制电极连接到该第二十一晶体管的控制电极。
根据一些示例性实施例，第二输出电路可以包括：第二十三晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其控制电极连接到该第六节点；第二十四晶体管，其是P型晶体管，其第一电极连接到该第二十三晶体管的第二电极，其第二电极连接到该高电位电压端，其控制电极连接到该第六节点；第二十五晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其控制电极连接到该第二十三晶体管的第二电极；第二十六晶体管，其是P型晶体管，其第一电极连接到该第二十五晶体管的第二电极，其第二电极连接到该高电位电压端，其控制电极连接到该第二十五晶体管的控制电极；第二十七晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其第二电极连接到该第二输出端，其控制电极连接到该第二十五晶体管的第二电极；第二十八晶体管，其是P型晶体管，其第一电极连接到该第二输出端，其第二电极连接到该高电位电压端，其控制电极连接到该第二十七晶体管的控制电极。
根据一些示例性实施例，第三输出电路可以包括：第二十九晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其控制电极连接到该第六节点；第三十晶体管，其是P型晶体管，其第一电极连接到该第二十九晶体管的第二电极，其第二电极连接到该高电位电压端，其控制电极连接到该第六节点；第三十一晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其第二电极连接到该第三输出端，其控制电极连接到该第二十九晶体管的第二电极；第三十二晶体管，其是P型晶体管，其第一电极连接到该第三输出端，其第二电极连接到该高电位电压端，其控制电极连接到该第三十一晶体管的控制电极。
根据一些示例性实施例，移位寄存器电路还可以包括复位电路，该复位电路可以被配置成：响应于提供复位脉冲的复位端处于高电位，使该第一节点与该低电位电压端导通。
根据一些示例性实施例，复位电路可以包括第三十三晶体管，其是N型晶体管，其第一电极连接到该低电位电压端，其第二电极连接 到该第一节点，其控制电极连接到该复位端。
根据本公开的另一个方面，提供了一种栅极驱动器，其可以包括N个级联的如上所述的移位寄存器电路，N为大于等于2的整数，其中N个移位寄存器电路中第m个移位寄存器电路的第一输出端连接到N个移位寄存器电路中的第m+1个移位寄存器电路的输入端，m为整数且1≤m＜N。
根据本公开的再一个方面，提供了一种显示面板，其可以包括：如上所述的栅极驱动器；高电位电压信号线，其被配置成传送该高电位电压信号；低电位电压信号线，其被配置成传送该低电位电压信号；第一时钟线，其被配置成传送第一时钟线信号；第二时钟线，其被配置成传送第二时钟线信号；第三时钟线，其被配置成传送第三时钟线信号；复位信号线，其被配置成传送该复位脉冲；其中，各移位寄存器电路的高电位电压端连接到该高电位电压信号线；其中，各移位寄存器电路的低电位电压端连接到该低电位电压信号线；其中，各移位寄存器电路的复位信号端连接到该复位信号线；其中，N个移位寄存器电路中的第3k-2个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到该第一时钟信号线，其第三时钟信号端连接到该第三时钟信号线；其中，N个移位寄存器电路中的第3k-1个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到该第二时钟信号线，其第三时钟信号端连接到该第一时钟信号线；其中，该N个移位寄存器电路中的第3k个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到该第三时钟信号线，其第三时钟信号端连接到该第二时钟信号线；其中，k为大于0的整数，并且3k≤N+2；其中，该第一时钟线信号、该第二时钟线信号和该第三时钟线信号具有相同的周期，占空比均为2/3，并且在时序上依次落后1/3周期。此外，在对应的栅极驱动器包括的移位寄存器电路不包括复位电路的情况下，根据本公开的上述显示面板可以不包括配置成传送复位脉冲的复位信号线。
根据本公开的又一个方面，提供了一种显示装置，其可以包括：如上所述的显示面板；时序控制器，其被配置成控制该显示面板的操作，其中该时序控制器被配置成向该第一时钟信号线、该第二时钟信号线、该第三时钟信号线和该复位信号线分别供应该第一时钟线信号、该第二时钟线信号、该第三时钟线信号和该复位脉冲；以及电压生成 器，其被配置成向该高电位电压信号线和该低电位电压信号线分别供应该高电位电压信号和该低电位电压信号。此外，在对应的显示面板不包括复位信号线的情况下，根据本公开的上述显示装置中的时序控制器可以配置成向该第一时钟信号线、该第二时钟信号线、该第三时钟信号线分别供应该第一时钟线信号、该第二时钟线信号、该第三时钟线信号。
此外，根据本公开的一个方面，还提供了一种驱动如上所述的移位寄存器电路的方法，其可以包括：向该高电位电压端施加该高电位电压信号；向该低电位电压端施加该低电位电压信号；向该第一时钟信号端施加该第一时钟信号；向该第二时钟信号端施加该第二时钟信号；向该第三时钟信号端施加该第三时钟信号；向该输入端施加该输入脉冲；其中，该第一时钟信号、该第二时钟信号和该第三时钟信号具有相同的周期，占空比均为2∶3，并且该第一时钟信号和该第二时钟信号具有相同的时序，该第三时钟信号与该第一时钟信号相比，在时序上落后2/3个周期；其中，该输出脉冲的脉宽为该周期的1/3，并且该输入脉冲的下降沿在时序上与该第一时钟信号的一个上升沿对齐。
附图说明
下面将结合附图对本公开的具体实施方式进行详细的描述，以便能够对本公开要解决的问题、上述以及其他目的、特征和优点具有更加充分的认识和理解，附图中：
图1示意性地示出了相关技术中已知的一种像素电路；
图2以时序图的形式示出了施加在图1所示的像素电路的各信号端的控制信号的时序；
图3以框图的形式示意性地示出了根据本公开的示例性实施例的移位寄存器电路；
图4示意性地示出了图3所示的移位寄存器电路的一种示例性电路结构；
图5示意性地示出了可用于实现图3所示的第二控制电路和/或第三控制电路的另一种示例性电路；
图6示意性地示出了可用于实现图3所示的第一输出电路和/或第三输出电路的另一种示例性电路；
图7示意性地示出了可用于实现图3所示的第二输出电路的另一种示例性电路；
图8示意性地示出了可应用于3和图4所示的移位寄存器电路的各信号端的信号的时序；
图9示意性地示出了根据本公开的示例性实施例的栅极驱动器；
图10以框图的形式示意性地示出了根据本公开的示例性实施例的一种显示装置；以及
图11以流程图的形式示意性地示出了可用于驱动图3和图4所示的移位寄存器电路的一种示例性方法。
需要指出的是，附图显示的内容仅仅是示意性的，因此其不必按照比例进行绘制。此外，贯穿全部附图，相同或者相似的器件、部分、部件和/或元件由相同的附图标记指示。
具体实施方式
下面将结合附图对本公开的具体实施方式进行详细的描述。应理解的是，本公开中使用的术语仅出于描述具体实施例的目的，并且不意图限制本发明。如本公开中使用的，单数形式“一个”、“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。还应理解的是，术语“包括”和/或“包含”，当在本公开中使用时，指定所述及的特征、实体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、实体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、实体、步骤、操作、元件、部件和/或其群组。如本公开中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合。
应理解的是，尽管术语“第一”、“第二”、“第三”等在本公开中可以用来描述各种器件、元件、部件和/或部分，但是这些器件、元件、部件和/或部分不应当由这些术语限制。这些术语仅用来将一个器件、元件、部件或部分与另一个器件、元件、部件或部分相区分。因此，下面讨论的第一器件、元件、部件或部分也可以被称为第二或第三器件、元件、部件或部分而不偏离本公开的教导。
应理解的是，当元件被描述为“连接到另一个元件”或“耦合到另一个元件”时，其可以直接连接到另一个元件或直接耦合到另一个 元件，或者也可以存在中间元件。相反，当元件被描述为“直接连接到另一个元件”或“直接耦合到另一个元件”时，没有中间元件存在。
应理解的是，在本公开中，当A和B被描述为“A与B导通”时，应当理解为A与B之间实现电学意义上的连通，即电信号能够在A与B之间传递，相应地，当A和B被描述为“断开A与B之间的导通”时，应当理解为断开A与B之间在电学意义上的连通，即电信号不能在A与B之间传递。在上述情形中，A和B在物理上可以是彼此分开的，或者可以是彼此连接的，或者A和B之间可以存在至少一个中间元件。上文中，A和B可以是任何合适的元件、部件、部分、端口或信号端，等等。
除非另有定义，本公开中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同含义。还要理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本公开中明确地如此定义。
应理解的是，在本公开中，参考表述“一个实施例”、“一些实施例”、“示例性实施例”、“具体示例”、或“一些示例”等进行的描述，意指结合该示例性实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个示例性实施例或示例中。因此，在本公开中，针对上述表述的示意性描述不必仅针对相同的示例性实施例或示例。而是，所描述的具体特征、结构、材料或者特点可以在任一个或多个示例性实施例或示例中以任何合适的方式结合。也就是说，在不相互矛盾的情况下，本公开中描述的不同的示例性实施例或示例以及不同的示例性实施例或示例的特征能够进行结合。
应理解的是，本公开描述的方法中的步骤都是示例性的，它们不一定必须按照所列出的顺序执行，而是这些步骤中的一个或多个根据实际情况可以以不同的顺序或者同时被执行。此外，根据实际情况，本公开描述的方法还可以包括其他的附加步骤。
为了清楚目的，本公开所属领域公知的某些技术、结构、材料未被详细描述，以避免使本公开变得冗长。
参见图1，其示出了相关技术中已知的一种像素电路。如图1所示， 像素电路10包括八个晶体管M1、M2、M3、M4、M5、M6、M7和M8、一个电容器Cst和一个发光器件L。作为非限制性示例，发光器件L可以为有机发光二极管(也称为OLED)。第一电压端VDD和第二电压端VSS用于给像素电路10供电。通过初始化电压信号端Vinit、像素电路重置信号端P_Reset、第一栅极驱动信号端Gate、第二栅极驱动信号端Gaten、第三栅极驱动信号端Gatep和发光控制信号端EM提供的各个控制信号的协作，发光器件L能够以合适的时序被点亮，从而实现对像素电路10的驱动。
参见图2，其以时序图的形式示出了施加在图1所示的像素电路10的各信号端的控制信号的时序。如图2所示，在对像素电路10进行驱动时，需要分别施加至第一栅极驱动信号端Gate、第二栅极驱动信号端Gaten和第三栅极驱动信号端Gatep的三种不同的栅极驱动信号。因此，如果采用普通GOA电路向图1所示的像素电路10提供栅极驱动信号的话，则需要三种不同的GOA电路，从而使得GOA电路的占用面积较大，导致面板边框的宽度也较大。
参见图3，其以框图的形式示意性地示出了根据本公开的一个示例性实施例的移位寄存器电路100的结构。如图3所示，移位寄存器电路100可以包括：输入电路110、第一控制电路120、第二控制电路130、第三控制电路140、第四控制电路150、第五控制电路160、第一输出电路170a、第二输出电路170b、第三输出电路170c和复位电路180。输入电路110被配置成：响应于提供输入脉冲的输入端IN和第一节点N1中的至少一个处于低电位，使第二节点N2与提供高电位电压信号的高电位电压端VGH导通，以及响应于输入端IN和第一节点N1都处于高电位，使第二节点N2与提供低电位电压信号的低电位电压端VGL导通。第一控制电路120被配置成：响应于提供第一时钟信号的第一时钟信号端CKV1和第二节点N2中的至少一个处于低电位，使第一节点N1与高电位电压端VGH导通，以及响应于第一时钟信号端CKV1和第二节点N2都处于高电位，使第一节点N1与低电位电压端VGL导通。第二控制电路120被配置成：响应于第一节点N1处于高电位，使第三节点N3与低电位电压端VGL导通，以及响应于第一节点N1处于低电位，使第三节点N3与高电位电压端VGH导通。第三控制电路140被配置成：响应于第三节点N3处于高电位，使第四节点N4与 低电位电压端VGL导通，以及响应于第三节点N3处于低电位，使第四节点N4与高电位电压端VGH导通。第四控制电路150被配置成：响应于第三节点N3处于低电位并且第四节点N4处于高电位，使第五节点N5与高电位电压端VGH导通，以及响应于第三节点N3处于高电位并且第四节点N4处于低电位，使第五节点N5与提供第二时钟信号的第二时钟信号端CKV3导通。第五控制电路160被配置成：响应于第三节点N3处于低电位并且第四节点N4处于高电位，使第六节点N6与低电位电压端VGL导通，以及响应于第三节点N3处于高电位并且第四节点N4处于低电位，使第六节点N6与第一时钟信号端CKV1导通。第一输出电路170a被配置成：响应于第五节点N5处于低电位，使提供第一输出信号的第一输出端GP_out与低电位电压端VGL导通，以及响应于第五节点N5处于高电位，使第一输出端GP_out与高电位电压端VGH导通。第二输出电路170b被配置成：响应于第六节点N6处于低电位，使提供第二输出信号的第二输出端GNP_out与高电位电压端VGH导通，以及响应于第六节点N6处于高电位，使第二输出端GNP_out与低电位电压端VGL导通。第三输出电路170c被配置成：响应于第六节点N6处于低电位，使提供第三输出信号的第三输出端GN_out与低电位电压端VGL导通，以及响应于第六节点N6处于高电位，使第三输出端GN_out与高电位电压端VGH导通。复位电路180被配置成：响应于提供复位脉冲的复位端Reset处于高电位，使第一节点N1与低电位电压端VGL导通。需要说明的是，本公开使用的术语“高电位”是指这样的电位，即：诸如N型晶体管之类电路元件在这样的电位下被启用或导通，并且诸如P型号晶体管之类的电路元件在这样的电位下被禁用或关断；而本公开使用的术语“低电位”是指这样的电位，即：诸如N型晶体管之类电路元件在这样的电位下被禁用或关断，并且诸如P型号晶体管之类的电路元件在这样的电位下被启用或导通。此外应理解的是，在本公开中，高电位或低电位并不旨在是指某一个具体的电位，而是可以包括一个电位的范围。另外，在本公开中，术语“电平”、“电压水平”和“电位”之间可以互换地使用。
参见图4，其示意性地示出了图3所示的移位寄存器电路100的一种示例性电路。下面参考图4，并且结合参考图3，详细描述移位寄存器电路100的示例性电路构造。
如图4所示，输入电路110可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4，其中，第一晶体管T1和第二晶体管T2是N型晶体管，第三晶体管T3和第四晶体管T4是P型晶体管。第一晶体管T1的第一电极连接到低电位电压端VGL，其控制电极连接到第一节点N1，其第二电极连接到第二晶体管T2的第一电极。第二晶体管T2的第一电极连接到第一晶体管T1的第二电极，其第二电极连接到第二节点N2，其控制电极连接到输入端IN。第三晶体管T3的第一电极连接到第二节点N2，其第二电极连接到高电位电压端VGH，其控制电极连接到输入端IN。第四晶体管T4的第一电极连接到第二节点N2，其第二电极连接到高电位电压端VGH，其控制电极连接到第一节点N1。
第一控制电路120可以包括第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8，其中，第五晶体管T5和第六晶体管T6是N型晶体管，第七晶体管T7和第八晶体管T8是P型晶体管。第五晶体管T5的第一电极连接到低电位电压端VGL，其控制电极连接到第二节点N2，其第二电极连接到第六晶体管T6的第一电极。第六晶体管T6的第一电极连接到第五晶体管T5的第二电极，其第二电极连接到第一节点N1，其控制电极连接到第一时钟信号端CKV1。第七晶体管T7的第一电极连接到第一节点N1，其第二电极连接到高电位电压端VGH，其控制电极连接到第一时钟信号端CKV1。第八晶体管T8的第一电极连接到第一节点N1，其第二电极连接到高电位电压端VGH，其控制电极连接到第二节点N2。
第二控制电路130可以包括第九晶体管T9和第十晶体管T10，其中，第九晶体管T9是N型晶体管，第十晶体管T10是P型晶体管。第九晶体管T9的第一电极连接到低电位电压端VGL，其第二电极连接到第三节点N3，其控制电极连接到第一节点N1。第十晶体管T10的第一电极连接到第三节点N3，其第二电极连接到高电位电压端VGH，其控制电极连接到第一节点N1。
第三控制电路140可以包括第十一晶体管T11和第十二晶体管T12，其中，第十一晶体管T11是N型晶体管，第十二晶体管T12是P型晶体管。第十一晶体管T11的第一电极连接到低电位电压端VGL，其第二电极连接到第四节点N4，其控制电极连接到第三节点N3。第 十二晶体管T12的第一电极连接到第四节点N4，其第二电极连接到高电位电压端VGH，其控制电极连接到第三节点N3。
第四控制电路150可以包括第十三晶体管T13、第十四晶体管T14和第十五晶体管T15，其中，第十三晶体管T13和第十五晶体管T15是P型晶体管，第十四晶体管T14是N型晶体管。第十三晶体管T13的第一电极连接到第五节点N5，其第二电极连接到高电位电压端VGH，其控制电极连接到第三节点N3。第十四晶体管T14的第一电极连接到第三时钟信号端CKV3，其第二电极连接到第五节点N5，其控制电极连接到第三节点N3。第十五晶体管T15的第一电极连接到第三时钟信号端CKV3，其第二电极连接到第五节点N5，其控制电极连接到第四节点N4。
第五控制电路160可以包括第十六晶体管T16、第十七晶体管T17和第十八晶体管T18，其中，第十六晶体管T16和第十八晶体管T18是N型晶体管，第十七晶体管T17是P型晶体管。第十六晶体管T16的第一电极连接到第二时钟信号端CKV2，其第二电极连接到第六节点N6，其控制电极连接到第三节点N3。第十七晶体管T17的第一电极连接到第二时钟信号端CKV2，其第二电极连接到第六节点N6，其控制电极连接到第四节点N4。第十八晶体管T18的第一电极连接到低电位电压端VGL，其第二电极连接到第六节点N6，其控制电极连接到第四节点N4。
第一输出电路170a可以包括第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21和第二十二晶体管T22，其中，第十九晶体管T19和第二十一晶体管T21是N型晶体管，第二十晶体管T20和第二十二晶体管T22是P型晶体管。第十九晶体管T19的第一电极连接到低电位电压端VGL，其控制电极连接到第五节点N5，其第二电极连接到第二十晶体管T20的第一电极。第二十晶体管T20的第一电极连接到第十九晶体管T19的第二电极，其第二电极连接到高电位电压端VGH，其控制电极连接到第五节点N5。第二十一晶体管T21的第一电极连接到低电位电压端VGL，其第二电极连接到第一输出端GP_out，其控制电极连接到第十九晶体管T19的第二电极。第二十二晶体管T22的第一电极连接到第一输出端GP_out，其第二电极连接到高电位电压端VGH，其控制电极连接到第二十一晶体管T21的控制电极。
第二输出电路170b可以包括第二十三晶体管T23、第二十四晶体管T24、第二十五晶体管T25、第二十六晶体管T26、第二十七晶体管T27和第二十八晶体管T28，其中，第二十三晶体管T23、第二十五晶体管T25和第二十七晶体管T27是N型晶体管，第二十四晶体管T24、第二十六晶体管T26和第二十八晶体管T28是P型晶体管。第二十三晶体管T23的第一电极连接到低电位电压端VGL，其控制电极连接到第六节点N6，其第二电极连接到第二十四晶体管T24的第一电极。第二十四晶体管T24的第一电极连接到第二十三晶体管T23的第二电极，其第二电极连接到高电位电压端VGH，其控制电极连接到第六节点N6。第二十五晶体管T25的第一电极连接到低电位电压端VGL，其控制电极连接到第二十三晶体管T23的第二电极，其第二电极连接到第二十六晶体管T26的第一电极。第二十六晶体管T26的第一电极连接到第二十五晶体管T25的第二电极，其第二电极连接到高电位电压端VGH，其控制电极连接到第二十五晶体管T25的控制电极。第二十七晶体管T27的第一电极连接到低电位电压端VGL，其第二电极连接到第二输出端GNP_out，其控制电极连接到第二十五晶体管T25的第二电极。第二十八晶体管T28的第一电极连接到第二输出端GNP_out，其第二电极连接到高电位电压端VGH，其控制电极连接到第二十七晶体管T27的控制电极。
第三输出电路170c可以包括第二十九晶体管T29、第三十晶体管T30、第三十一晶体管T31和第三十二晶体管T32，其中，第二十九晶体管T29和第三十一晶体管T31是N型晶体管，第三十晶体管T30和第三十二晶体管T32是P型晶体管。第二十九晶体管T29的第一电极连接到低电位电压端VGL，其控制电极连接到第六节点N6，其第二电极连接到第三十晶体管T30的第一电极。第三十晶体管T30的第一电极连接到第二十九晶体管T29的第二电极，其第二电极连接到高电位电压端VGH，其控制电极连接到第六节点N6。第三十一晶体管T31的第一电极连接到低电位电压端VGL，其第二电极连接到第三输出端GN_out，其控制电极连接到第二十九晶体管T29的第二电极。第三十二晶体管T32的第一电极连接到第三输出端GN_out，其第二电极连接到高电位电压端VGH，并且其控制电极连接到第三十一晶体管T31的控制电极。
复位电路180可以包括第三十三晶体管T33，其是N型晶体管。第三十三晶体管T33的第一电极连接到低电位电压端VGL，其第二电极连接到第一节点N1，其控制电极连接到复位端Reset。
图4所示的本公开的示例性实施例中仅仅示出了移位寄存器电路100以及其包括的输入电路110、第一控制电路120、第二控制电路130、第三控制电路140、第四控制电路150、第五控制电路160、第一输出电路170a、第二输出电路170b、第三输出电路170c和复位电路180的示例性电路结构。此外，在本公开的另一些未图示的示例性实施例中，移位寄存器电路100也可以不包括复位电路180。
还应理解的是，上述各个电路的实现方式并不局限于此，而是可以通过任何合适的实现方式来实现，只要能够实现本公开描述的各个电路的功能便可。
此外，还应理解的是，本公开的各示例性实施例中所采用的晶体管可以为薄膜晶体管或场效应管或具有相同特性的其他器件。在各示例性实施例中，各晶体管典型地被制作成使得它们的源极和漏极可互换地使用，因此其源极、漏极在连接关系的描述上并无实质性区别。在本公开的各示例性实施例中，为区分晶体管的源极和漏极，将其中一极称为第一电极，将另一极称为第二电极，并且将栅极称为控制电极。容易理解的是，在N型晶体管的情况下，控制电极(即，栅极)的开启电压具有高电位，并且控制电极的关闭电压具有低电位。也就是说，当N型晶体管的控制电极处于高电位时，其第一电极和第二电极导通，当N型晶体管的控制电极处于低电位时，其第一电极和第二电极之间的导通被断开。还容易理解的是，在P型晶体管的情况下，控制电极(即，栅极)的开启电压具有低电位，并且控制电极的关闭电压具有高电位。也就是说，当P型晶体管的控制电极处于低电位时，其第一电极和第二电极导通，当P型晶体管的控制电极处于高电位时，其第一电极和第二电极之间的导通被断开。
参见图5，其示意性地示出了可用于实现图3中所示的第二控制电路130和/或第三控制电路140的另一种示例性电路。如图5所示，电路210可以包括第三十四晶体管T34和第一电阻R1，其中，第三十四晶体管T34为N型晶体管。第三十四晶体管T34的第一电极连接到低电位电压端VGL，其第二电极连接到第一电阻R1的第一电极并且连 接到节点Nb，其控制电极连接到节点Na。第一电阻器R1的第一电极连接到第三十四晶体管T34的第二电极，其第二电极连接到高电位电压端VGH。当节点Na处于高电位时，第三十四晶体管T34导通，使节点Nb与低电位电压端VGL导通，因此使节点Nb处于低电位；当节点Na处于低电位时，第三十四晶体管T34关断，断开节点Nb与低电位电压端VGL之间的导通，此时第一电阻R1将高电位电压端VGH的高电位电压信号传递到节点Nb，因此使节点Nb处于高电位。
容易理解的是，当图5所示的电路210被应用于图3所示的第二控制电路130时，图5中所示的节点Na和Nb分别对应于图3中所示的节点N1和N3。此外，当图5所示的电路210被应用于图3所示的第三控制电路140时，图5中所示的节点Na和Nb分别对应于图3中所示的节点N3和N4。
参见图6，其示意性地示出了可用于实现图3中所示的第一输出电路170a和/或第三输出电路170c的另一种示例性电路。如图6所示，电路220可以包括第三十五晶体管T35、第三十六晶体管T36、第二电阻器R2和第三电阻器R3，其中，第三十五晶体管T35和第三十六晶体管T36为N型晶体管。第三十五晶体管T35的第一电极连接到低电位电压端VGL，其第二电极连接到第二电阻器R2的第一电极，其控制电极连接到节点Nc。第二电阻器R2的第一电极连接到第三十五晶体管T35的第二电极，其第二电极连接到高电位电压端VGH。第三十六晶体管T36的第一电极连接到低电位电压端VGL，其第二电极连接到节点Nd，其控制电极连接到第三十五晶体管T35的第二电极。第三电阻器R3的第一电极连接到节点Nd，其第二电极连接到高电位电压端VGH。当节点Nc处于高电位时，第三十五晶体管T35导通，使第三十六晶体管T36的控制电极与低电位电压端VGL导通，因此处于低电位，从而使第三十六晶体管T36关断，此时第三电阻R3将高电位电压端VGH的高电位电压信号传递到节点Nd，因此使节点Nd处于高电位。当节点Nc处于低电位时，第三十五晶体管T35关断，此时第三电阻R3将高电位电压端VGH的高电位电压信号传递到第三十六晶体管T36的控制电极，从而使第三十六晶体管T36导通，因此使节点Nd与低电位电压端VGL导通，使节点Nd处于低电位。
容易理解的是，当图6所示的电路220被应用于图3所示的第一 输出电路170a时，图6中所示的节点Nc和Nd分别对应于图3中所示的节点N5和第一输出端GP_out。此外，当图6所示的电路220被应用于图3所示的第三输出电路170c时，图6中所示的节点Nc和Nd分别对应于图3中所示的节点N6和第三输出端GN_out。
参见图7，其示意性地示出了可用于实现图3中所示的第二输出电路170b的另一种示例性电路。如图7所示，电路230可以包括第三十七晶体管T37、第三十八晶体管T38、第三十九晶体管T39、第四电阻器R4、第五电阻器R5和第六电阻器R6，其中，第三十七晶体管T37、第三十八晶体管T38和第三十九晶体管T39为N型晶体管。第三十七晶体管T37的第一电极连接到低电位电压端VGL，其第二电极连接到第四电阻器R4的第一电极，其控制电极连接到节点Ne。第四电阻器R4的第一电极连接到第三十七晶体管T37的第二电极，其第二电极连接到高电位电压端VGH。第三十八晶体管T38的第一电极连接到低电位电压端VGL，其第二电极连接到第五电阻器R5的第一电极，其控制电极连接到第三十七晶体管T37的第二电极。第五电阻器R5的第一电极连接到第三十八晶体管T38的第二电极，其第二电极连接到高电位电压端VGH。第三十九晶体管T39的第一电极连接到低电位电压端VGL，其第二电极连接到节点Nf，其控制电极连接到第三十八晶体管T38的第二电极。第六电阻器R6的第一电极连接到节点Nf，其第二电极连接到高电位电压端VGH。根据前面的分析，当节点Ne处于高电位时，第三十七晶体管T37导通，第三十八晶体管T38关断，由此使第三十九晶体管T39导通，使节点Nf与低电位电压端VGL导通，从而节点Nf处于低电位；当节点Ne处于低电位时，第三十七晶体管T37关断，第三十八晶体管T38导通，由此使第三十九晶体管T39关断，此时，节点Nf与低电位电压端VGL之间的导通被断开，并且第六电阻器R6将高电位电压端VGH的高电位电压信号传递到节点Nf，从而使节点Nf处于高电位。此外，容易理解的是，当图7所示的电路230被应用于图3所示的第二输出电路170b时，图7中所示的节点Ne和Nf分别对应于图3中所示的节点N6和第二输出端GNP_out。
利用图5至图7中示出的电路，能够以更少的元件(例如，晶体管)来实现图3所示的移位寄存器电路100中的相应的控制电路和/或输出电路，从而可以进一步减小电路的占用面积，以及减小面板边框 的宽度。
应该理解的是，本领域的技术人员在本公开的教导下，可以在本公开各示例性实施例的示例性电路中增加或去除一个或多个元器件，而不脱离本公开的精神和范围。此外，在不违背技术原理的情况下，对于上述示例性实施例中教导的各个电路，均可以设想其他实施例。
参见图8，其示意性地示出了可应用于3和图4所示的移位寄存器电路100的各信号端的信号时序。如图8所示，从第一时钟信号端CKV1接收的第一时钟信号，从第二时钟信号端CKV2接收的第二时钟信号，以及从第三时钟信号端CKV3接收的第三时钟信号，都具有相同的周期，且占空比均为2∶3。第一时钟信号和第二时钟信号具有相同的时序，而第三时钟信号与第一时钟信号相比，在时序上落后2/3个周期。作为非限制性示例，从输入端IN接收的输入脉冲可以是从高电位变化到低电位，接着从低电位变化到高电位的负脉冲信号，其具有的脉宽可以为各时钟信号的周期的1/3。下面参考图8来具体描述图4所示的移位寄存器电路100的操作。应理解的是，在移位寄存器电路100的整个工作周期中，低电位电压端VGL始终被施加低电位电压信号，并且高电位电压端VGH始终被施加高电位电压信号。
此外，在下文中，以“1”表示高电位，并且以“0”表示低电位。并且，以表述“＝0”和“＝1”来表示节点和/或信号端所处的电位。例如，N1＝0表示节点N1处于低电位，N1＝1表示节点N1处于高电位，其余以此类推。
如图8所示，图4的移位寄存器电路100的时序包括初始化阶段T1和操作阶段T2。在初始化阶段T1和操作阶段T2期间，VGH＝1，VGL＝0，并且第一、第二、第三时钟信号端CKV1、CKV2、CKV3处接收的第一、第二、第三时钟信号具有相应的时钟脉冲。在初始化阶段T1期间，移位寄存器电路100基于从复位端Reset接收的复位脉冲进行复位操作，在操作阶段T2期间，移位寄存器电路100基于从输入端IN接收的输入脉冲以及从各个时钟信号端接收的时钟信号，生成可作为栅极开启脉冲的输出信号。
在初始化阶段T1期间，并且在时间段tr之前，Reset＝0，IN＝1，N1＝1。因为Reset＝0，所以第三十三晶体管T33关断，使得第一节点N1与低电位电压端VGL之间不导通。因为IN＝1，所以第二晶体管T2 开启，第三晶体管T3关断，因为N1＝1，所以第一晶体管T1开启，第四晶体管T4关断，由此使第二节点N2与低电位电压端VGL导通，所以N2＝0。因为N2＝0，所以第五晶体管T5关断，第八晶体管T8开启，此时无论CKV1＝1还是CKV1＝0，第一节点N1都与高电位电压端VGH导通，由此保持N1＝1。
因为N1＝1，所以第九晶体管T9开启，第十晶体管T10关断，由此，使第三节点N3与低电位电压端VGL导通，即N3＝0。因为N3＝0，所以第十一晶体管T11关断，第十二晶体管T12开启，由此，使第四节点N4与高电位电压端VGH导通，即N4＝1。
因为N3＝0，N4＝1，所以第十三晶体管T13开启，第十四晶体管T14和第十五晶体管T15关断，由此，使第五节点N5与高电位电压端VGH导通，即N5＝1。因为N3＝0，N4＝1，所以第十六晶体管T16和第十七晶体管T17关断，第十八晶体管T18开启，由此，使第六节点N6与低电位电压端VGL导通，即N6＝0。
因为N5＝1，所以第十九晶体管T19和第二十二晶体管T22开启，第二十晶体管T20和第二十一晶体管T21关断，由此，使第一输出端GP_out与高电位电压端VGH导通，即GP_out＝1。因为N6＝0，所以第二十四晶体管T24、第二十五晶体管T25和第二十八晶体管T28开启，第二十三晶体管T23、第二十六晶体管T26和第二十七晶体管T27关断，由此，使第二输出端GNP_out与高电位电压端VGH导通，即GNP_out＝1。因为N6＝0，所以第三十晶体管T30和第三十一晶体管T31开启，第二十九晶体管T29和第三十二晶体管T32关断，由此，使第三输出端GN_out与低电位电压端VGL导通，即GN_out＝0。
在初始化阶段T1期间，并且在时间段tr期间，Reset＝1，IN＝1。因为Reset＝1，所以第三十三晶体管T33开启，使得第一节点N1与低电位电压端VGL之间导通，即N1＝0。因为IN＝1，所以第二晶体管T2保持开启，第三晶体管T3保持关断，因为N1＝0，所以第一晶体管T1关断，第四晶体管T4开启，由此使第二节点N2与高电位电压端VGH导通，所以N2＝1。因为N2＝1，所以第五晶体管T5开启，第八晶体管T8关断，此时因为CKV1＝1，所以第六晶体管T6开启，第七晶体管T7关断，由此，使第一节点N1与低电位电压端VGL导通，以保持N1＝0。
因为N1＝0，所以第九晶体管T9关断，第十晶体管T10开启，由此，使第三节点N3与高电位电压端VGH导通，即N1＝0。因为N3＝1，所以第十一晶体管T11开启，第十二晶体管T12关断，使第四节点N4与低电位电压端VGL导通，即N4＝0。
因为N3＝1，N4＝0，所以第十三晶体管T13关断，第十四晶体管14和第十五晶体管T15开启，由此，使第五节点N5与第三时钟信号端CKV3导通，此时CKV3＝0，所以N5＝0。因为N3＝1，N4＝0，所以第十六晶体管T16和第十七晶体管T17开启，第十八晶体管T18关断，由此，使第六节点N6与第二时钟信号端CKV2导通，此时CKV2＝1，所以N6＝1。
因为N5＝0，所以第十九晶体管T19和第二十二晶体管T22关断，第二十晶体管T20和第二十一晶体管T21开启，由此，使第一输出端GP_out与低电位电压端VGL导通，即GP_out＝0。因为N6＝1，所以第二十四晶体管T24、第二十五晶体管T25和第二十八晶体管T28关断，第二十三晶体管T23、第二十六晶体管T26和第二十七晶体管T27开启，由此，使第二输出端GNP_out与低电位电压端VGL导通，即GNP_out＝0。因为N6＝1，所以第三十晶体管T30和第三十一晶体管T31关断，第二十九晶体管T29和第三十二晶体管T32开启，由此，使第三输出端GN_out与高电位电压端VGL导通，即GN_out＝1。
在初始化阶段T1期间，并且在时间段tc期间，Reset＝0，IN＝1。因为Reset＝0，所以第三十三晶体管T33关断，断开第一节点N1与低电位电压端VGL之间的导通；同时，因为CKV1＝0，所以第六晶体管T6关断，第七晶体管T7开启，此时无论N2＝1还是N2＝0，第一节点N1都与高电位电压端VGH导通，即N1＝1。因为IN＝1，所以第二晶体管T2开启，第三晶体管T3关断，因为N1＝1，所以第一晶体管T1开启，第四晶体管T4关断，由此使第二节点N2与低电位电压端VGL导通，所以第二节点N2变为低电位，即N2＝0。因为N2＝0，所以第五晶体管T5关断，第八晶体管T8开启，此时无论CKV1＝1还是CKV1＝0，第一节点N1都与高电位电压端VGH导通，由此保持N1＝1。因为N1＝1，所以与在时间段tr之前的情形类似，N3＝0，N4＝1，N5＝1，N6＝0，从而GP_out＝1，GNP_out＝1，GN_out＝0。
在初始化阶段T1期间，并且在时间段tc之后，因为保持Reset＝0， IN＝1，N1＝1，所以节点N2、N3、N4、N5、N6以及输出端GP_out、GNP_out和GN_out处的电位均保持不变。
在操作阶段T2期间，Reset保持为0，所以第三十三晶体管T33保持关断。在时间段t1期间，IN＝0。因为IN＝0，所以第二晶体管T2关断，第三晶体管T3开启，由此，使第二节点N2与高电位电压端VGH导通，即N2＝1。因为N2＝1，所以第五晶体管T5开启，第八晶体管T8关断，同时因为CKV1＝1，所以第六晶体管T6开启，第七晶体管T7关断，由此，使第一节点N1与低电位电压端VGL导通，即N1＝0。
与前面的分析相同，因为N1＝0，所以N3＝1，N4＝0。因为N3＝1，N4＝0，所以第十三晶体管T13关断，第十四晶体管14和第十五晶体管T15开启，由此，使第五节点N5与第三时钟信号端CKV3导通，此时CKV3＝1，所以N5＝1。因为N3＝1，N4＝0，所以第十六晶体管T16和第十七晶体管T17开启，第十八晶体管T18关断，由此，使第六节点N6与第二时钟信号端CKV2导通，此时CKV2＝1，所以N6＝1。与前面的分析相同，因为N5＝1，N6＝1，所以GP_out＝1，GNP_out＝0，GN_out＝1。
在时间段t2期间，IN＝1。因为IN＝1，所以第二晶体管T2开启，第三晶体管T3关断，此时N1＝0，所以第一晶体管T1关断，第四晶体管T4开启，由此，使第二节点N2与高电位电压端VGH保持导通，即保持N2＝1。因为N2＝1，并且此时CKV1保持为1，由此，使第一节点N1与低电位电压端VGL保持导通，即，保持N1＝0。
与前面的分析相同，因为N1＝0，所以N3＝1，N4＝0。因为N3＝1，N4＝0，所以第五节点N5与第三时钟信号端CKV3导通。因为此时CKV3＝0，所以N5＝0。因为N3＝1，N4＝0，所以第六节点N6与第二时钟信号端CKV2保持导通。此时CKV2＝1，所以N6＝1。与前面的分析相同，因为N5＝0，N6＝1，所以GP_out＝0，GNP_out＝0，GN_out＝1。
在时间段t3期间，IN＝1。此时，CKV1变为低电位，即CKV1＝0，所以第六晶体管T6关断，第七晶体管T7开启，由此，使第一节点N1与高电位电压端VGH导通，即N1＝1。对于第二节点N2而言，因为IN＝1，N1＝1，所以第二节点N2与低电位电压端VGL导通，即N2＝0，由此，可以保持N1＝1。
与前面的分析相同，因为N1＝1，所以N3＝0，N4＝1。因为N3＝0， N4＝1，所以第五节点N5与高电位电压端VGH导通，即N5＝1。因为N3＝0，N4＝1，所以第六节点N6与低电位电压端VGL导通，即N6＝0。与前面的分析相同，因为N5＝1，N6＝0，所以GP_out＝1，GNP_out＝1，GN_out＝0。
在时间段t3之后，因为保持Reset＝0，IN＝1，N1＝1，所以节点N2、N3、N4、N5、N6以及输出端GP_out、GNP_out和GN_out处的电位均保持不变。当输入端IN再次接收到输入脉冲时，或者当复位端Reset再次接收到复位脉冲时，根据本公开的移位寄存器电路100将重复上述相应时间段的操作。
参见图9，其示意性地示出了根据本公开的一个示例性实施例的栅极驱动器500。栅极驱动器500包括N个级联的移位寄存器电路SR(1)、SR(2)、SR(3)、SR(4)，…，SR(N-1)和SR(N)，其每一个可以采取如上面关于图3和图4描述的移位寄存器电路100的形式，其中，N可以是大于或等于2的整数。在栅极驱动器500中，除了第一个移位寄存器电路SR(1)之外，各移位寄存器电路中的每一个的输入端IN连接到相邻的上一个移位寄存器电路的第一输出端GP_out。如图9所示，移位寄存器电路SR(1)的输入端IN连接到初始信号端stv。
栅极驱动器500中的N个移位寄存器电路SR(1)、SR(2)、SR(3)、SR(4)，…，SR(N-1)和SR(N)可以分别连接到3N条栅线G[1]、G[1n]、G[1p]、G[2]、G[2n]、G[2p]、G[3]、G[3n]、G[3p]、G[4]、G[4n]、G[4p]，…，G[N-1]、G[(N-1)n]、G[(N-1)p]、G[N]、G[(N)n]和G[(N)p]，其中各移位寄存器电路的三个输出端可以分别连接到一条栅线。各移位寄存器电路中每一个的高电位电压端VGH可以连接到可操作用于传送高电位电压信号的高电位电压信号线vgh，各移位寄存器电路中每一个的低电位电压端VGL可以连接到可操作用于传送低电位电压信号的低电位电压信号线vgl，各移位寄存器电路中每一个的复位端Reset可以连接到可操作用于传送低复位脉冲的复位信号线reset，各移位寄存器电路中每一个的时钟信号端可以连接到可操作用于传送相应的时钟线信号的时钟线。
具体地，栅极驱动器500中的N个移位寄存器电路SR(1)、SR(2)、SR(3)、SR(4)，…，SR(N-1)和SR(N)中，第3k-2个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到第一时钟信号线ck1，其第三时 钟信号端连接到第三时钟信号线ck3，第3k-1个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到第二时钟信号线ck2，其第三时钟信号端连接到第一时钟信号线ck1，第3k个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到第三时钟信号线ck3，其第三时钟信号端连接到第二时钟信号线ck2，其中，k为大于0的整数，并且3k≤N+2。对于通过第一时钟信号线ck1到第三时钟信号线ck3传递的各时钟线信号而言，其具有相同的周期，占空比均为2/3，并且从第一时钟线信号到第三时钟线信号，在时序上依次落后1/3周期。由此，每个移位寄存器电路能够以相同(但是被“时移”)的时序进行操作，以便依次生成输出信号作为栅极开启脉冲。
应理解的是，根据本公开的一些示例性实施例，在根据本公开的移位寄存器电路不包括复位电路的情形中，对应的栅极驱动器的上述连线可以不包括用于传送低复位脉冲的复位信号线reset。
图10以框图的形式示意性地示出了根据本公开的示例性实施例的一种显示装置800。如图10所示，显示装置800包括显示面板810、时序控制器820、栅极驱动器830、数据驱动器840和电压生成器850。栅极驱动器830可以采取上面关于图9所显示和描述的栅极驱动器500的形式。此外，在图9中示出的第一时钟信号线ck1、第二时钟信号线ck2、第三时钟信号线ck3、高电位电压信号线vgh、低电位电压信号线vgl和复位信号线reset在图10中为了图示的方便被省略。
显示面板810连接至在第一方向D1上延伸的多个栅极线GL和在与第一方向D1交叉(例如，基本垂直)的第二方向D2上延伸的多个数据线DL。显示面板810包括以矩阵形式排列的多个像素(未示出)。所述像素中的每一个可电连接至栅极线GL中的对应一条栅极线和数据线DL中的对应一条数据线。显示面板810可以是液晶显示面板、有机发光二极管(OLED)显示面板或任何其他合适类型的显示面板。
时序控制器820控制显示面板810、栅极驱动器830、数据驱动器840和电压生成器850的操作。时序控制器820从外部设备(例如，主机)接收输入图像数据RGBD和输入控制信号CONT。输入图像数据RGBD可包括用于多个像素的多个输入像素数据。每个输入像素数据可包括用于多个像素中的对应一个的红色灰度数据R、绿色灰度数据G和蓝色灰度数据B。输入控制信号CONT可包括主时钟信号、数据使 能信号、垂直同步信号、水平同步信号等。时序控制器820基于输入图像数据RGBD和输入控制信号CONT生成输出图像数据RGBD’、第一控制信号CONT1和第二控制信号CONT2。时序控制器820的实现方式是本领域已知的。时序控制器820可以以许多方式(例如但不限于，利用专用硬件)实现以便执行本公开讨论的各种不同的功能。“处理器”是采用一个或多个微处理器的时序控制器820的一个示例，所述微处理器可以使用软件(例如微代码)进行编程以便执行本公开讨论的各种不同的功能。时序控制器820可以在采用或者在不采用处理器的情况下实现，并且也可以实现为执行一些功能的专用硬件和执行其他功能的处理器的组合。时序控制器820的示例包括但不限于常规的微处理器、专用集成电路(ASIC)以及现场可编程门阵列(FPGA)。
栅极驱动器830从时序控制器820接收第一控制信号CONT1。第一控制信号CONT1可以包括经由在图9中示出的第一、第二和第三时钟线ck1、ck2和ck3传送的第一、第二和第三时钟线信号，以及经由复位信号线reset传送的复位脉冲。应理解的是，根据本公开的一些示例性实施例，在根据本公开的移位寄存器电路不包括复位电路，使得对应的栅极驱动器的连线也可以不包括用于传送低复位脉冲的复位信号线reset时，第一控制信号CONT1可以不包括经由复位信号线reset传送的复位脉冲。栅极驱动器830基于第一控制信号CONT1生成用于输出到栅极线GL的多个栅极驱动信号。栅极驱动器830可顺序地将多个栅极驱动信号施加至栅极线GL。
数据驱动器840从时序控制器820接收第二控制信号CONT2和输出图像数据RGBD’。数据驱动器840基于第二控制信号CONT2和输出图像数据RGBD’生成多个数据电压。数据驱动器840可将生成的多个数据电压施加至数据线DL。
电压生成器850向显示面板810、时序控制器820、栅极驱动器830、数据驱动器840以及潜在地另外的组件供应电力。具体地，电压生成器850被配置成在时序控制器820的控制下供应分别经由在图9中示出的高电位电压信号线vgh、低电位电压信号线vgl传送的高电位电压信号和低电位电压信号。电压生成器850的配置可以是本领域已知的。在一个非限制性实施例中，电压生成器850可以包括诸如DC/DC转换器之类的电压转换器和交叉开关(crossbar switch)。所述电压转换器从 输入电压生成具有不同电压水平的多个输出电压。然后，所述交叉开关可以在时序控制器820的控制下将这些输出电压选择性地耦合到高电位电压信号线vgh和低电位电压信号线vgl，以便供应所要求的高电位电压信号和低电位电压信号。
在各实施例中，栅极驱动器830和/或数据驱动器840可被设置在显示面板810上，或者可以借助例如带式载体封装(Tape Carrier Package，TCP)而连接至显示面板810。例如，栅极驱动器830可被集成在显示面板810中作为阵列基板行驱动电路。
显示装置800的示例包括但不限于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等。
参见图11，其以流程图的形式示意性地示出了可用于驱动图3和图4所示的移位寄存器电路100的一种示例性方法900。如图11所示，方法900可以包括步骤910、920、930、940、950和960：
在步骤910，向高电位电压端vgh施加高电位电压信号；
在步骤920，向低电位电压端vgl施加低电位电压信号；
在步骤930，向第一时钟信号端ck1施加第一时钟信号；
在步骤940，向第二时钟信号端ck2施加第二时钟信号；
在步骤950，向第三时钟信号端ck3施加第三时钟信号；
在步骤960，向输入端IN施加输入脉冲。
在方法900中，第一时钟信号、第二时钟信号和第三时钟信号具有相同的周期，占空比均为2∶3，并且第一时钟信号和第二时钟信号具有相同的时序，第三时钟信号与第一时钟信号相比，在时序上落后2/3个周期。此外，输出脉冲的脉宽为上述时钟信号的周期的1/3，并且输入脉冲的下降沿在时序上与第一时钟信号的一个上升沿对齐。通过上述方法900，移位寄存器电路100能够响应于接收到的输入脉冲，生成三种不同的输出信号，以便用作驱动相应的像素电路所需的栅极开启脉冲。
以上内容是对本公开的具体实施例的描述和说明，其不应被解释为是限制性的。本公开所属技术领域的普通技术人员在不脱离本公开的精神的前提下可以对所描述的具体实施例做出若干变型和修改，这些变型和修改也应被视为落在本公开要求保护的范围之内。

Claims (19)

  1. 一种移位寄存器电路，包括：
    输入电路，其被配置成：响应于提供输入脉冲的输入端和第一节点中的至少一个处于低电位，使第二节点与提供高电位电压信号的高电位电压端导通，以及响应于所述输入端和所述第一节点都处于高电位，使所述第二节点与提供低电位电压信号的低电位电压端导通；
    第一控制电路，其被配置成：响应于提供第一时钟信号的第一时钟信号端和所述第二节点中的至少一个处于低电位，使所述第一节点与所述高电位电压端导通，以及响应于所述第一时钟信号端和所述第二节点都处于高电位，使所述第一节点与所述低电位电压端导通；
    第二控制电路，其被配置成：响应于所述第一节点处于高电位，使第三节点与所述低电位电压端导通，以及响应于所述第一节点处于低电位，使所述第三节点与所述高电位电压端导通；
    第三控制电路，其被配置成：响应于所述第三节点处于高电位，使第四节点与所述低电位电压端导通，以及响应于所述第三节点处于低电位，使所述第四节点与所述高电位电压端导通；
    第四控制电路，其被配置成：响应于所述第三节点处于低电位并且所述第四节点处于高电位，使第五节点与所述高电位电压端导通，以及响应于所述第三节点处于高电位并且所述第四节点处于低电位，使所述第五节点与提供第三时钟信号的第三时钟信号端导通；
    第五控制电路，其被配置成：响应于所述第三节点处于低电位并且所述第四节点处于高电位，使第六节点与所述低电位电压端导通，以及响应于所述第三节点处于高电位并且所述第四节点处于低电位，使所述第六节点与提供第二时钟信号的第二时钟信号端导通；
    第一输出电路，其被配置成：响应于所述第五节点处于低电位，使提供第一输出信号的第一输出端与所述低电位电压端导通，以及响应于所述第五节点处于高电位，使所述第一输出端与所述高电位电压端导通；
    第二输出电路，其被配置成：响应于所述第六节点处于低电位，使提供第二输出信号的第二输出端与所述高电位电压端导通，以及响应于所述第六节点处于高电位，使所述第二输出端与所述低电位电压 端导通；以及
    第三输出电路，其被配置成：响应于所述第六节点处于低电位，使提供第三输出信号的第三输出端与所述低电位电压端导通，以及响应于所述第六节点处于高电位，使所述第三输出端与所述高电位电压端导通。
  2. 如权利要求1所述的移位寄存器电路，其中，所述输入电路包括：
    第一晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其控制电极连接到所述第一节点；
    第二晶体管，其是N型晶体管，其第一电极连接到所述第一晶体管的第二电极，其第二电极连接到所述第二节点，其控制电极连接到所述输入端；
    第三晶体管，其是P型晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述高电位电压端，其控制电极连接到所述输入端；
    第四晶体管，其是P型晶体管，其第一电极连接到所述第二节点，其第二电极连接到所述高电位电压端，其控制电极连接到所述第一节点。
  3. 如权利要求1所述的移位寄存器电路，其中，所述第一控制电路包括：
    第五晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其控制电极连接到所述第二节点；
    第六晶体管，其是N型晶体管，其第一电极连接到所述第五晶体管的第二电极，其第二电极连接到所述第一节点，其控制电极连接到所述第一时钟信号端；
    第七晶体管，其是P型晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述高电位电压端，其控制电极连接到所述第一时钟信号端；
    第八晶体管，其是P型晶体管，其第一电极连接到所述第一节点，其第二电极连接到所述高电位电压端，其控制电极连接到所述第二节点。
  4. 如权利要求1所述的移位寄存器电路，其中，所述第二控制电路包括：
    第九晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其第二电极连接到所述第三节点，其控制电极连接到所述第一节点；
    第十晶体管，其是P型晶体管，其第一电极连接到所述第三节点，其第二电极连接到所述高电位电压端，其控制电极连接到所述第一节点。
  5. 如权利要求1所述的移位寄存器电路，其中，所述第三控制电路包括：
    第十一晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其第二电极连接到所述第四节点，其控制电极连接到所述第三节点；
    第十二晶体管，其是P型晶体管，其第一电极连接到所述第四节点，其第二电极连接到所述高电位电压端，其控制电极连接到所述第三节点。
  6. 如权利要求1所述的移位寄存器电路，其中，所述第四控制电路包括：
    第十三晶体管，其是P型晶体管，其第一电极连接到所述第五节点，其第二电极连接到所述高电位电压端，其控制电极连接到所述第三节点；
    第十四晶体管，其是N型晶体管，其第一电极连接到所述第三时钟信号端，其第二电极连接到所述第五节点，其控制电极连接到所述第三节点；
    第十五晶体管，其是P型晶体管，其第一电极连接到所述第三时钟信号端，其第二电极连接到所述第五节点，其控制电极连接到所述第四节点。
  7. 如权利要求1所述的移位寄存器电路，其中，所述第五控制电路包括：
    第十六晶体管，其是N型晶体管，其第一电极连接到所述第二时钟信号端，其第二电极连接到所述第六节点，其控制电极连接到所述第三节点；
    第十七晶体管，其是P型晶体管，其第一电极连接到所述第二时钟信号端，其第二电极连接到所述第六节点，其控制电极连接到所述 第四节点；
    第十八晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其第二电极连接到所述第六节点，其控制电极连接到所述第四节点。
  8. 如权利要求1所述的移位寄存器电路，其中，所述第一输出电路包括：
    第十九晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其控制电极连接到所述第五节点；
    第二十晶体管，其是P型晶体管，其第一电极连接到所述第十九晶体管的第二电极，其第二电极连接到所述高电位电压端，其控制电极连接到所述第五节点；
    第二十一晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其第二电极连接到所述第一输出端，其控制电极连接到所述第十九晶体管的第二电极；
    第二十二晶体管，其是P型晶体管，其第一电极连接到所述第一输出端，其第二电极连接到所述高电位电压端，其控制电极连接到所述第二十一晶体管的控制电极。
  9. 如权利要求1所述的移位寄存器电路，其中，所述第二输出电路包括：
    第二十三晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其控制电极连接到所述第六节点；
    第二十四晶体管，其是P型晶体管，其第一电极连接到所述第二十三晶体管的第二电极，其第二电极连接到所述高电位电压端，其控制电极连接到所述第六节点；
    第二十五晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其控制电极连接到所述第二十三晶体管的第二电极；
    第二十六晶体管，其是P型晶体管，其第一电极连接到所述第二十五晶体管的第二电极，其第二电极连接到所述高电位电压端，其控制电极连接到所述第二十五晶体管的控制电极；
    第二十七晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其第二电极连接到所述第二输出端，其控制电极连接到所述第二十五晶体管的第二电极；
    第二十八晶体管，其是P型晶体管，其第一电极连接到所述第二输出端，其第二电极连接到所述高电位电压端，其控制电极连接到所述第二十七晶体管的控制电极。
  10. 如权利要求1所述的移位寄存器电路，其中，所述第三输出电路包括：
    第二十九晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其控制电极连接到所述第六节点；
    第三十晶体管，其是P型晶体管，其第一电极连接到所述第二十九晶体管的第二电极，其第二电极连接到所述高电位电压端，其控制电极连接到所述第六节点；
    第三十一晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其第二电极连接到所述第三输出端，其控制电极连接到所述第二十九晶体管的第二电极；
    第三十二晶体管，其是P型晶体管，其第一电极连接到所述第三输出端，其第二电极连接到所述高电位电压端，其控制电极连接到所述第三十一晶体管的控制电极。
  11. 如权利要求1所述的移位寄存器电路，还包括复位电路，所述复位电路被配置成：响应于提供复位脉冲的复位端处于高电位，使所述第一节点与所述低电位电压端导通。
  12. 如权利要求11所述的移位寄存器电路，其中，所述复位电路包括第三十三晶体管，其是N型晶体管，其第一电极连接到所述低电位电压端，其第二电极连接到所述第一节点，其控制电极连接到所述复位端。
  13. 一种栅极驱动器，包括N个级联的如权利要求1至10中任一项所述的移位寄存器电路，N为大于等于2的整数，其中N个移位寄存器电路中第m个移位寄存器电路的第一输出端连接到N个移位寄存器电路中的第m+1个移位寄存器电路的输入端，m为整数且1≤m＜N。
  14. 一种显示面板，包括：
    如权利要求13所述的栅极驱动器；
    高电位电压信号线，其被配置成传送所述高电位电压信号；
    低电位电压信号线，其被配置成传送所述低电位电压信号；
    第一时钟线，其被配置成传送第一时钟线信号；
    第二时钟线，其被配置成传送第二时钟线信号；
    第三时钟线，其被配置成传送第三时钟线信号；
    其中，各移位寄存器电路的高电位电压端连接到所述高电位电压信号线；
    其中，各移位寄存器电路的低电位电压端连接到所述低电位电压信号线；
    其中，N个移位寄存器电路中的第3k-2个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到所述第一时钟信号线，其第三时钟信号端连接到所述第三时钟信号线；
    其中，N个移位寄存器电路中的第3k-1个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到所述第二时钟信号线，其第三时钟信号端连接到所述第一时钟信号线；
    其中，所述N个移位寄存器电路中的第3k个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到所述第三时钟信号线，其第三时钟信号端连接到所述第二时钟信号线；
    其中，k为大于0的整数，并且3k≤N+2；
    其中，所述第一时钟线信号、所述第二时钟线信号和所述第三时钟线信号具有相同的周期，占空比均为2/3，并且在时序上依次落后1/3周期。
  15. 一种栅极驱动器，包括N个级联的如权利要求11或12所述的移位寄存器电路，N为大于等于2的整数，其中N个移位寄存器电路中第m个移位寄存器电路的第一输出端连接到N个移位寄存器电路中的第m+1个移位寄存器电路的输入端，m为整数且1≤m＜N。
  16. 一种显示面板，包括：
    如权利要求15所述的栅极驱动器；
    高电位电压信号线，其被配置成传送所述高电位电压信号；
    低电位电压信号线，其被配置成传送所述低电位电压信号；
    第一时钟线，其被配置成传送第一时钟线信号；
    第二时钟线，其被配置成传送第二时钟线信号；
    第三时钟线，其被配置成传送第三时钟线信号；
    复位信号线，其被配置成传送所述复位脉冲；
    其中，各移位寄存器电路的高电位电压端连接到所述高电位电压 信号线；
    其中，各移位寄存器电路的低电位电压端连接到所述低电位电压信号线；
    其中，各移位寄存器电路的复位端连接到所述复位信号线；
    其中，N个移位寄存器电路中的第3k-2个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到所述第一时钟信号线，其第三时钟信号端连接到所述第三时钟信号线；
    其中，N个移位寄存器电路中的第3k-1个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到所述第二时钟信号线，其第三时钟信号端连接到所述第一时钟信号线；
    其中，所述N个移位寄存器电路中的第3k个移位寄存器电路的第一时钟信号端和第二时钟信号端连接到所述第三时钟信号线，其第三时钟信号端连接到所述第二时钟信号线；
    其中，k为大于0的整数，并且3k≤N+2；
    其中，所述第一时钟线信号、所述第二时钟线信号和所述第三时钟线信号具有相同的周期，占空比均为2/3，并且在时序上依次落后1/3周期。
  17. 一种显示装置，包括：
    如权利要求14所述的显示面板；
    时序控制器，其被配置成控制所述显示面板的操作，其中所述时序控制器被配置成向所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线分别供应所述第一时钟线信号、所述第二时钟线信号、所述第三时钟线信号；以及
    电压生成器，其被配置成向所述高电位电压信号线和所述低电位电压信号线分别供应所述高电位电压信号和所述低电位电压信号。
  18. 一种显示装置，包括：
    如权利要求16所述的显示面板；
    时序控制器，其被配置成控制所述显示面板的操作，其中所述时序控制器被配置成向所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线和所述复位信号线分别供应所述第一时钟线信号、所述第二时钟线信号、所述第三时钟线信号和所述复位脉冲；以及
    电压生成器，其被配置成向所述高电位电压信号线和所述低电位 电压信号线分别供应所述高电位电压信号和所述低电位电压信号。
  19. 一种驱动如权利要求1至12中任一项所述的移位寄存器电路的方法，包括：
    向所述高电位电压端施加所述高电位电压信号；
    向所述低电位电压端施加所述低电位电压信号；
    向所述第一时钟信号端施加所述第一时钟信号；
    向所述第二时钟信号端施加所述第二时钟信号；
    向所述第三时钟信号端施加所述第三时钟信号；
    向所述输入端施加所述输入脉冲；
    其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号具有相同的周期，占空比均为2∶3，并且所述第一时钟信号和所述第二时钟信号具有相同的时序，所述第三时钟信号与所述第一时钟信号相比，在时序上落后2/3个周期；
    其中，所述输出脉冲的脉宽为所述周期的1/3，并且所述输入脉冲的下降沿在时序上与所述第一时钟信号的一个上升沿对齐。
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