KR101768485B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 세트 노드의 전압으로부터 전하의 누출을 방지함으로써 스테이지로부터의 출력을 안정화시킬 수 있는 쉬프트 레지스터에 관한 것으로, 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; n번째(n은 자연수) 스테이지는 노드들의 전압을 제어하는 노드 제어부 및 이 노드들의 전압에 따라 스캔펄스 및 제 1 방전용전압 중 어느 하나를 출력하는 출력부를 포함하며; 상기 노드들은 세트 노드 및 리세트 노드를 포함하며; 상기 n번째 스테이지에 구비된 노드 제어부는, 상기 리세트 노드에 공급된 전압에 의해 제어되어 제 2 방전용전압을 상기 세트 노드로 공급하는 제 1 스위칭소자와, 그리고 상기 세트 노드에 공급된 전압에 의해 제어되어 충전용전압 및 제 3 방전용전압 중 어느 하나를 상기 리세트 노드에 공급하는 인버터회로를 포함하며; 그리고, 상기 제 3 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 세트 노드의 전압으로부터 전하의 누출을 방지함으로써 스테이지로부터의 출력을 안정화시킬 수 있는 쉬프트 레지스터에 대한 것이다.

쉬프트 레지스터는 다수의 스캔펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다. 이를 위해 이 쉬프트 레지스터는 내부에 다수의 스위칭소자들을 포함하는 바, 이 스위칭소자는 산화물 반도체 트랜지스터(oxide transistor)가 사용될 수 있다.

도 1은 종래의 산화물 반도체 트랜지스터의 온도에 따른 게이트 전압과 드레인 전류간의 관계 특성을 나타낸 도면이다.

N타입의 산화물 반도체 트랜지스터가 쉬프트 레지스터에 사용될 경우, 이의 문턱전압이 양의 값을 갖는 것이 바람직하다. 그러나, 도 1에 도시된 바와 같이, 온도가증가할수록 산화물 반도체 트랜지스터의 문턱전압이 음의 방향으로 이동하게 되는 바, 이로 인해 쉬프트 레지스터의 출력기간에 턴-오프되어야 할 N타입의산화물 반도체 트랜지스터가 높은 온도에서 정상적으로 턴-오프되지 않아 누설 전류를 발생시키게 되며, 이 누설 전류로 인해 세트 노드의 전압이 낮아지게 되어 쉬프트 레지스터의 출력이 정상적으로 발생되지 않는 문제점이 발생된다.

도 2는 종래의 산화물 반도체 트랜지스터의 문턱전압의 변화에 따른 세트 노드의 전압 및 스캔펄스 전압을 나타낸 도면이다.

도 2의 (a)에 도시된 바와 같이, 산화물 반도체 트랜지스터의 문턱전압이 -1일 경우 이의 누설 전류에 의해 세트 노드의 전압이 빠른 속도로 하강하게 되어 출력, 즉 스캔펄스의 전압 역시 빠른 속도로 하강하고 있음을 알 수 있다.

또한 도 2의 (b)에 도시된 바와 같이, 산화물 반도체 트랜지스터의 문턱전압이 -3일 경우 이의 누설 전류가 더 증가하여 세트 노드의 전압이 상승조차 되지 않고, 이로 인해 스캔펄스가 전혀 발생되지 않음을 알 수 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 세트 노드의 방전을 담당하는 스위칭소자의 게이트전극에 공급되는 방전용전압이 이의 소스전극에 공급되는 방전용전압보다 더 작게 유지되도록 방전용전압들의 크기를 설정함으로써, 출력기간에 이 스위칭소자를 완전히 턴-오프시킴으로써 스캔펄스를 정상적으로 발생시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; n번째(n은 자연수) 스테이지는 노드들의 전압을 제어하는 노드 제어부 및 이 노드들의 전압에 따라 스캔펄스 및 제 1 방전용전압 중 어느 하나를 출력하는 출력부를 포함하며; 상기 노드들은 세트 노드 및 리세트 노드를 포함하며; 상기 n번째 스테이지에 구비된 노드 제어부는, 상기 리세트 노드에 공급된 전압에 의해 제어되어 제 2 방전용전압을 상기 세트 노드로 공급하는 제 1 스위칭소자와, 그리고 상기 세트 노드에 공급된 전압에 의해 제어되어 충전용전압 및 제 3 방전용전압 중 어느 하나를 상기 리세트 노드에 공급하는 인버터회로를 포함하며; 그리고, 상기 제 3 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 한다.

상기 인버터회로는, 상기 세트 노드에 하이 논리값에 대응되는 전압이 공급될 때, 로우 논리값에 대응되는 상기 제 3 방전용전압을 상기 리세트 노드로 공급하며; 그리고, 상기 세트 노드에 로우 논리값에 대응되는 전압이 공급될 때, 하이 논리값에 대응되는 상기 충전용전압을 상기 리세트 노드로 공급함을 특징으로 한다.

상기 인버터회로는, 상기 충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함함을 특징으로 한다.

상기 인버터회로는, 외부로부터의 제어신호에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함함을 특징으로 한다.

상기 인버터회로는, 상기 충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 1 인버팅 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자; 상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 한다.

상기 제 3 방전용전압과 제 4 방전용전압이 서로 같은 것을 특징으로 한다.

상기 제 4 방전용전압이 상기 제 3 방전용전압과 같거나 더 작은 것을 특징으로 한다.

상기 인버터회로는, 상기 충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 1 인버팅 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자; 상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 한다.

상기 제 1 방전용전압이 제 2 방전용전압 및 제 3 방전용전압 중 어느 하나와 같은 것을 특징으로 한다.

상기 제 1 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 한다.

상기 n번째 스테이지에 구비된 노드 제어부는, n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 충전용전원을 전송하는 충전용전원라인과 상기 세트 노드간에 접속된 제 2 스위칭소자; 및, n+q번째 스테이지(q는 자연수)로부터의 스캔펄스에 의해 제어되며, 상기 세트 노드와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 3 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지에 구비된 노드 제어부는, 상기 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 4 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지에 구비된 노드 제어부는, 상기 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 리세트 노드와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 4 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지에 구비된 출력부는, 상기 세트 노드의 전압에 의해 제어되며, 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 클럭전송라인과 n번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 및, 상기 리세트 노드의 전압에 의해 제어되며, 상기 출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함함을 특징으로 한다.

또한, 상술된 목적을 달성하기 위한 본 발명에 따른 또 다른 쉬프트 레지스터는, 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; n번째(n은 자연수) 스테이지는 노드들의 전압을 제어하는 노드 제어부 및 이 노드들의 전압에 따라 스캔펄스 및 제 1 방전용전압 중 어느 하나를 출력하는 출력부를 포함하며; 상기 노드들은 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드를 포함하며; 상기 n번째 스테이지에 구비된 노드 제어부는, 상기 제 1 리세트 노드에 공급된 전압에 의해 제어되어 제 2 방전용전압을 상기 세트 노드로 공급하는 제 1 스위칭소자와, 상기 제 2 리세트 노드에 공급된 전압에 의해 제어되어 상기 제 2 방전용전압을 상기 세트 노드로 공급하는 제 2 스위칭소자와, 상기 세트 노드에 공급된 전압에 의해 제어되어 제 1 충전용전압 및 제 3 방전용전압 중 어느 하나를 상기 제 1 리세트 노드에 공급하는 제 1 인버터회로와, 그리고 상기 세트 노드에 공급된 전압에 의해 제어되어 제 2 충전용전압 및 제 4 방전용전압 중 어느 하나를 상기 제 2 리세트 노드에 공급하는 제 2 인버터회로를 포함하며; 그리고, 상기 제 3 방전용전압 및 제 4 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 한다.

상기 제 1 인버터회로는, 상기 세트 노드에 하이 논리값에 대응되는 전압이 공급될 때 상기 제 3 방전용전압을 상기 제 1 리세트 노드로 공급하며, 상기 세트 노드에 로우 논리값에 대응되는 전압이 공급될 때 상기 제 1 충전용전압을 상기 제 1 리세트 노드로 공급하며; 상기 제 2 인버터회로는, 상기 세트 노드에 하이 논리값에 대응되는 전압이 공급될 때 상기 제 4 방전용전압을 상기 제 2 리세트 노드로 공급하며, 상기 세트 노드에 로우 논리값에 대응되는 전압이 공급될 때 상기 제 2 충전용전압을 상기 제 2 리세트 노드로 공급하며; 상기 제 1 충전용전압과 제 2 충전용전압은 m프레임(m은 자연수) 기간 단위로 고전압 및 저전압을 번갈아 가지며; 동일 프레임 기간에 상기 제 1 충전용전압과 제 2 충전용전압은 서로 다른 전압을 갖는 것을 특징으로 한다.

상기 제 1 인버터회로는, 상기 제 1 충전용전압에 따라 제어되며, 상기 제 1 충전용전압을 전송하는 제 1 충전용전원라인과 상기 제 1 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함하며; 상기 제 2 인버터회로는, 상기 제 2 충전용전압에 따라 제어되며, 상기 제 2 충전용전압을 전송하는 제 2 충전용전원라인과 상기 제 2 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 한다.

상기 제 1 인버터회로는, 외부로부터의 제 1 제어신호에 따라 제어되며, 상기 제 1 충전용전압을 전송하는 제 1 충전용전원라인과 상기 제 1 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함하며; 상기 제 2 인버터회로는, 외부로부터의 제 2 제어신호에 따라 제어되며, 상기 제 2 충전용전압을 전송하는 제 2 충전용전원라인과 상기 제 2 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 한다.

상기 제 1 인버터회로는, 상기 제 1 충전용전압에 따라 제어되며, 상기 제 1 충전용전압을 전송하는 제 1 충전용전원라인과 제 1 공통 노드간에 접속된 제 1 인버팅 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 공통 노드와 제 5 방전용전압을 전송하는 제 5 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자; 상기 제 1 공통 노드의 전압에 따라 제어되며, 상기 제 1 충전용전원라인과 상기 제 1 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함하며; 상기 제 2 인버터회로는, 상기 제 2 충전용전압에 따라 제어되며, 상기 제 2 충전용전압을 전송하는 제 2 충전용전원라인과 제 2 공통 노드간에 접속된 제 5 인버팅 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 공통 노드와 제 6 방전용전압을 전송하는 제 6 방전용전원라인간에 접속된 제 6 인버팅 스위칭소자; 상기 제 2 공통 노드의 전압에 따라 제어되며, 상기 제 2 충전용전원라인과 상기 제 2 리세트 노드간에 접속된 제 7 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 8 인버팅 스위칭소자를 포함함을 특징으로 한다.

상기 제 1 방전용전압이 제 2 방전용전압 및 제 3 방전용전압 중 어느 하나와 같은 것을 특징으로 한다.

상기 제 1 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 한다.

상기 제 3 방전용전압이 상기 제 4 방전용전압과 동일한 것을 특징으로 한다.

상기 제 3 방전용전압 및 제 4 방전용전압이 상기 제 1 방전용전압보다 작은 것을 특징으로 한다.

상기 n번째 스테이지에 구비된 노드 제어부는, n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드간에 접속된 제 3 스위칭소자; 및, n+q번째 스테이지(q는 자연수)로부터의 스캔펄스에 의해 제어되며, 상기 세트 노드와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 4 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지에 구비된 노드 제어부는, 상기 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 5 스위칭소자; 및, 상기 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전원라인간에 접속된 제 6 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지에 구비된 출력부는, 상기 세트 노드의 전압에 의해 제어되며, 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 클럭전송라인과 n번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 상기 제 1 리세트 노드의 전압에 의해 제어되며, 상기 출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자; 및, 상기 제 2 리세트 노드의 전압에 의해 제어되며, 상기 출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 한다.

상기 제어신호는 위상차를 갖는 다수의 클럭펄스들 중 어느 하나이며; 그리고, 상기 n번째 스테이지에 구비된 제 1 인버팅 스위칭소자에 공급되는 제어신호는 상기 n번째 스테이지로부터 출력되는 스캔펄스에 해당하는 클럭펄스인 것을 특징으로 한다.

상기 제 1 및 제 2 제어신호는 위상차를 갖는 다수의 클럭펄스들 중 어느 하나이며; 그리고, 상기 n번째 스테이지에 구비된 제 1 및 제 3 인버팅 스위칭소자에 공급되는 제 1 및 제 2 제어신호는 상기 n번째 스테이지로부터 출력되는 스캔펄스에 해당하는 클럭펄스인 것을 특징으로 한다.

상기 제 3 내지 제 6 방전용전압이 모두 동일한 것을 특징으로 한다.

상기 상기 인버터회로는, 위상차를 갖는 다수의 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 하나의 클럭펄스를 전송하는 클럭전송라인과 상기 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함함을 특징으로 한다.

본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과를 갖는다.

본 발명에서는 세트 노드의 방전을 담당하는 스위칭소자의 게이트전극에 공급되는 방전용전압이 이의 소스전극에 공급되는 방전용전압보다 더 작게 유지되도록 방전용전압들의 크기를 설정함으로써, 세트 기간에 상술된 스위칭소자를로부터의 누설전류에 의해 세트 노드의 전압이 감소하는 것을 방지할 수 있다.

도 1은 종래의 산화물 반도체 트랜지스터의 온도에 따른 게이트 전압과 드레인 전류간의 관계 특성을 나타낸 도면
도 2는 종래의 산화물 반도체 트랜지스터의 문턱전압의 변화에 따른 세트 노드의 전압 및 스캔펄스 전압을 나타낸 도면
도 3은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 4는 도 3의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도
도 5는 본 발명의 제 1 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 6은 도 5의 인버터회로에 구비될 수 있는 다수의 회로구성들을 나타낸 도면
도 7은 도 5의 n번째 스테이지에 구비된 상세 회로구성을 나타낸 도면
도 8은 도 5의 n번째 스테이지에 구비된 또 다른 상세 회로구성을 나타낸 도면
도 9는 도 5의 n번째 스테이지에 구비된 또 다른 상세 회로구성을 나타낸 도면
도 10은 본 발명의 제 2 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 11은 도 10의 제 1 인버터회로에 구비될 수 있는 다수의 회로구성들을 나타낸 도면
도 12는 도 10의 제 2 인버터회로에 구비될 수 있는 다수의 회로구성들을 나타낸 도면
도 13은 도 10의 n번째 스테이지에 구비된 상세 회로구성을 나타낸 도면
도 14는 도 7에 따른 본 발명의 쉬프트 레지스터에 의해 발생된 리세트 노드의 전압의 파형을 나타낸 도면
도 15는 도 8에 따른 본 발명의 쉬프트 레지스터에 의해 발생된 리세트 노드의 전압의 파형을 나타낸 도면
도 16은 도 9에 따른 본 발명의 쉬프트 레지스터에 의해 발생된 리세트 노드의 전압의 파형을 나타낸 도면

도 3은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 4는 도 3의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도이다.

본 발명에 따른 쉬프트 레지스터는, 도 3에 도시된 바와 같이, m개의 스테이지들(ST1 내지STm) 및 한 개의 더미 스테이지(STm+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지STm+2)은 각각의 출력단자(OT)를 통해 한 프레임 기간동안 한 번의 스캔펄스(SP1 내지 SPm+1)를 출력한다.

각 스테이지(ST1 내지 STm)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 더미 스테이지를 제외한 모든 스테이지들(ST1 내지 STm+1)은 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다. 더미 스테이지는 자신의 전단에 위치한 스테이지의 동작을 제어한다.

스테이지들(ST1 내지 STm+1)은 첫 번째 스테이지(ST1)부터 더미 스테이지(STn+2) 순서로 차례로 스캔펄스를 출력한다. 즉, 첫 번째 스테이지(ST1)가 제 1 스캔펄스(SP1)를 출력하고, 이어서 두 번째 스테이지(ST2)가 제 2 스캔펄스(SP2)를 출력하고, 다음으로, 세 번째 스테이지(ST3)가 제 3 스캔펄스(SP3)를 출력하고, ...., 다음으로 m번째 스테이지(STm)가 제 m 스캔펄스(SPm)를 출력하고, 그리고, 마지막으로 더미 스테이지(STn+1)가 제 m+1 스캔펄스(SPm+1)를 출력한다.

더미 스테이지(STm+1)를 제외한 스테이지들(ST1 내지 STm)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 상기 스테이지들로부터 출력된 스캔펄스는 자신으로부터 전단에 위치한 스테이지에만 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에만 공급된다. 예를 들어, n번째 스테이지(n은 m보다 자연수)로부터 출력된 스캔펄스는 n번째 게이트 라인, n-p번째 스테이지(p는 n보다 작은 자연수) 및 n+q번째 스테이지(q는 자연수)에 공급된다. 여기서, n은 m보다 작은 자연수로서, 이 n번째 스테이지들은 m개의 스테이지들 중 어느 하나를 의미한다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지STm+1)는 충전용전압(VDD), 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나를 공급받는다. 한편, 상기 스테이지들(ST1 내지 STm+1) 중 첫 번째 스테이지(ST1) 및 더미 스테이지(STn+1)는 스타트 펄스(Vst)를 더 공급받는다.

충전용전압(VDD)은 주로 각 스테이지(ST1 내지STm+2)의 노드들을 충전시키는데 사용되며, 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)은 주로 각 스테이지(ST1 내지 STm+1)의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.

충전용전압(VDD) 및 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)은 모두 직류 전압으로서, 상기 충전용전압(VDD)은 정극성을 나타내며, 상기 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)은 부극성을 나타낸다. 여기서, 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3) 중 적어도 어느 하나는 접지전압이 될 수 있다. 특히 제 3 방전용전압(VSS3)은 제 2 방전용전압(VSS2)보다 작은 값을 갖는다. 그리고 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2) 또는 제 3 방전용전압(VSS3)과 같은 값을 가질 수 있다.

제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)는 각 스테이지(ST1 내지 STm+1)가 스캔펄스(SP1 내지 SPm)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지STm+1)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 스캔펄스(SP1 내지 SPm+1)를 출력한다. 예를 들어, 4n+1번째 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하며, 4n+2번째 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 출력하며, 4n+3번째 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스를 출력하며, 4n+4번째 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스를 출력한다.

본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.

도 4에 도시된 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4), 그리고 스캔펄스들은 중첩되지 않도록 출력되고 있다.

한편, 도시되지 않았지만, 이 클럭펄스들(CLK1 내지 CLK4)은 서로 인접한 기간에 출력되는 클럭펄스들간의 하이구간이 일정기간 중첩되도록 출력될 수도 있다. 예를 들어, 서로 인접한 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)가 그들의 하이구간이 약 1/2H(수평기간)에 해당하는 시간 동안 중첩되도록 출력될 수 있다. 이 중첩되는 수평기간의 시간은 1/3H가 될 수도 있다. 이와 같이 서로 인접한 클럭펄스들의 하이구간이 중첩됨에 따라 스캔펄스들 역시 이들 클럭펄스와 동일한 특성을 갖는다. 즉, 스캔펄스들은 서로 인접한 기간에 출력되는 스캔펄스들간의 하이구간이 일정기간 중첩되도록 출력된다. 스타트 펄스는 제 1 클럭펄스(CLK1) 또는 제 4 클럭펄스(CLK4)와 중첩될 수 있다.

도 3에 도시된 바와 같이, n번째 스테이지는 n-1번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 단, 첫 번째 스테이지(ST1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.

n번째 스테이지는 n+1번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 단, 더미 스테이지(STn+1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 디스에이블된다.

여기서 각 스테이지의 회로 구성을 상세히 설명하면 다음과 같다.

도 5는 본 발명의 제 1 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.

본 발명의 제 1 실시예에 따른 각 스테이지는, 도 5에 도시된 바와 같이, n번째 스테이지는 노드들의 전압을 제어하는 노드 제어부(NC)와, 그리고 이 노드들의 전압에 따라 스캔펄스 및 제 1 방전용전압(VSS1) 중 어느 하나를 출력하는 출력부(OB)를 포함한다. 여기서 노드들은, 도 5에 도시된 바와 같이, 세트 노드(Q) 및 리세트 노드(QB)를 의미한다.

여기서 출력부(OB)는 서로 다른 위상을 갖는 다수의 클럭펄스들 중 어느 하나를 공급받고 세트 노드(Q) 및 리세트 노드(QB)의 신호상태에 따라 상기 공급받은 클럭펄스를 자신의 출력단자를 통해 스캔펄스로서 출력하거나, 또는 상술된 제 1 방전용전압(VSS1)을 출력한다.

그리고 n번째 스테이지에 구비된 노드 제어부는, 리세트 노드(QB)에 공급된 전압에 의해 제어되어 제 2 방전용전압(VSS2)을 세트 노드(Q)로 공급하는 제 1 스위칭소자(Tr1)와, 그리고 세트 노드(Q)에 공급된 전압에 의해 제어되어 충전용전압(VDD) 및 제 3 방전용전압(VSS3) 중 어느 하나를 리세트 노드(QB)에 공급하는 인버터회로(INV)를 포함한다.

이 인버터회로(INV)는 세트 노드(Q)에 하이 논리값에 대응되는 전압이 공급될 때, 로우 논리값에 대등되는 제 3 방전용전압(VSS3)을 리세트 노드(QB)로 공급한다. 반면, 이 인버터회로(INV)는 세트 노드(Q)에 로우 논리값에 대응되는 전압이 공급될 때, 하이 논리값에 대응되는 충전용전압(VDD)을 리세트 노드(QB)로 공급한다.

상술된 바와 같이, 제 3 방전용전압(VSS3)은 제 2 방전용전압(VSS2)보다 작은 값을 갖는다. 따라서, 세트 노드(Q)가 하이 논리값의 전압(충전용전압(VDD))으로 유지되고 리세트 노드(QB)가 로우 논리값의 전압(제 3 방전용전압(VSS3))으로 유지될 때, 제 1 스위칭소자(Tr1)의 게이트전극과 소스전극간 전압(이하, 게이트-소스간 전압)이 제 1 스위칭소자(Tr1)의 문턱전압보다 더 낮은 값을 가질 수 있다. 즉, NMOS 트랜지스터인 제 1 스위칭소자(Tr1)의 소스전극에 인가되는 제 2 방전용전압(VSS2)이 이의 게이트전극에 인가되는 제 3 방전용전압(VSS3)보다 더 큰 값을 가지므로, 이 제 1 스위칭소자(Tr1)의 게이트-소스간 전압이 부극성 값을 가지게 되어 이 제 1 스위칭소자가 완전히 턴-온된 상태로 유지될 수 있기 때문이다.

여기서 충전용전압(VDD)은 충전용전원라인에 의해서 전송되며, 제 1 방전용전압(VSS1)은 제 1 방전용전원라인에 의해서 전송되며, 제 2 방전용전압(VSS2)은 제 2 방전용전원라인에 의해서 전송되며, 그리고 제 3 방전용전압(VSS3)은 제 3 방전용전원라인에 의해서 전송된다.

한편, 이 n번째 스테이지에 구비된 노드 제어부(MC)는, 도 5에 도시된 바와 같이, 제 2 및 제 3 스위칭소자(Tr2, Tr3)를 더 포함할 수 있다.

제 2 스위칭소자(Tr2)는 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 세트 노드(Q)간에 접속된다. 예를 들어, 이 제 2 스위칭소자(Tr2)는 n-1번째 스테이지로부터의 스캔펄스에 의해 턴-온되어 충전용전원라인과 세트 노드간을 서로 연결한다.

제 3 스위칭소자(Tr3)는 n+q번째 스테이지로부터의 스캔펄스에 의해 제어되며, 세트 노드(Q)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인간에 접속된다. 예를 들어, 이 제 3 스위칭소자(Tr3)는 n+1번째 스테이지로부터의 스캔펄스에 의해 턴-온되어 세트 노드(Q)와 제 2 방전용전원라인간을 서로 연결한다.

도 5에서의 인버터회로의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 6은 도 5의 인버터회로에 구비될 수 있는 다수의 회로구성들을 나타낸 도면이다. 도 6의 인버터회로는, 도 6의 (a), (b) 및 (c)에 도시된 회로구성들 중 어느 하나를 포함할 수 있다.

인버터회로는, 도 6의 (a)에 도시된 바와 같이, 제 1 및 제 2 인버팅 스위칭소자들(Trin1, Trin2)을 포함한다.

제 1 인버팅 스위칭소자(Trin1)는 충전용전압(VDD)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 리세트 노드(QB)간에 접속된다. 한편, 다른 실시예로서, 이 제 1 인버팅 스위칭소자(Trin1)에는 상술된 충전용전압(VDD) 대신에 어느 하나의 클럭펄스가 공급될 수 있다. 즉, 이 제 1 인버팅 스위칭소자(Trin1)는 위상차를 갖는 다수의 클럭펄스들 중 어느 하나에 따라 제어되며, 하나의 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB)간에 접속될 수 있다.

제 2 인버팅 스위칭소자(Trin2)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

또한, 인버터회로는, 도 6의 (b)에 도시된 바와 같이, 제 1 및 제 2 인버팅 스위칭소자들(Trin1, Trin2)을 포함할 수 있다.

제 1 인버팅 스위칭소자(Trin1)는 외부로부터의 제어신호(CS)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 리세트 노드(QB)간에 접속된다. 여기서, 제어신호(CS)는 위상차를 갖는 다수의 클럭펄스들 중 어느 하나가 될 수 있다. 구체적으로, n번째 스테이지에 구비된 제 1 인버팅 스위칭소자(Trin1)에 공급되는 제어신호(CS)는 n번째 스테이지로부터 출력되는 스캔펄스에 해당하는 클럭펄스가 될 수 있다. 예를 들어, 두 번째 스테이지에 구비된 제 1 인버팅 스위칭소자(Trin1)는, 제 2 스캔펄스(SP2)로서 사용되는 제 2 클럭펄스(CLK2)를 제어신호로서 공급받을 수 있다.

제 2 인버팅 스위칭소자(Trin2)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 상기 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

또한, 인버터회로는, 도 6의 (c)에 도시된 바와 같이, 제 1 내지 제 4 인버팅 스위칭소자들(Trin1, Trin2, Trin3, Trin4)을 포함할 수 있다.

제 1 인버팅 스위칭소자(Trin1)는 충전용전압(VDD)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 공통 노드(CN)간에 접속된다.

제 2 인버팅 스위칭소자(Trin2)는 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드(CN)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인간에 접속된다.

제 3 인버팅 스위칭소자(Trin3)는 공통 노드(CN)의 전압에 따라 제어되며, 충전용전원라인과 리세트 노드(QB)간에 접속된다.

제 4 인버팅 스위칭소자(Trin4)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

여기서, 제 3 방전용전압과 제 4 방전용전압은 같은 값을 가질 수 있으며, 또는 제 4 방전용전압이 상기 제 3 방전용전압과 같거나 더 작은 값을 가질 수 있다.

도 7은 도 5의 n번째 스테이지에 구비된 상세 회로구성을 나타낸 도면이다.

이 도 7에서 인버터회로는 도 6의 (a), (b) 및 (c)에 도시된 회로구성들 중 어느 하나를 포함할 수 있는 바, 도 7에는 도 6의 (c)에 도시된 인버터회로(INV)를 갖는 n번째 스테이지를 하나의 예로서 나타내었다.

n번째 스테이지에 구비된 노드 제어부(NC)는, 도 7에 도시된 바와 같이, 제 1 내지 제 4 스위칭소자들(Tr1, Tr2, Tr3, Tr4)을 포함한다. 이들 중 제 1 내지 제 3 스위칭소자들(Tr1 내지 Tr3)은 도 2에서 상술된 제 1 내지 제 3 스위칭소자들(Tr1 내지 Tr3)과 동일한 구성을 가지므로, 이들에 대한 설명은 도 2의 제 1 내지 제 3 스위칭소자들에 대한 설명으로 대신한다.

제 4 스위칭소자(Tr4)는 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 리세트 노드와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

한편, 이 n번째 스테이지에 구비된 출력부(OB)는 풀업 스위칭소자(TrU) 및 풀다운 스위칭소자(TrD)를 포함한다.

풀업 스위칭소자(TrU)는 세트 노드(Q)의 전압에 의해 제어되며, 위상차를 갖는 다수의 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 전송하는 클럭전송라인과 n번째 스테이지의 출력단자(OT)간에 접속된다.

풀다운 스위칭소자(TrD)는 리세트 노드(QB)의 전압에 의해 제어되며, 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다.

이와 같이 구성된 n번째 스테이지의 동작을, 도 4 및 도 7을 참조하여 상세히 설명하면 다음과 같다. 이때 이 n번째 스테이지가 세 번째 스테이지(ST3)인 것으로 가정하자.

먼저, 세트 기간의 동작을 설명하면 다음과 같다.

세 번째 스테이지(ST3)에 구비된 제 2 및 제 4 스위칭소자(Tr2, Tr4)는 두 번째 스테이지로부터의 제 2 스캔펄스(SP2)에 응답하여 턴-온된다. 그러면, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 충전용전압(VDD)이 세트 노드(Q)에 공급된다. 그러면, 이 세트 노드(Q)가 하이 논리값에 대응되는 전압으로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 인버팅 스위칭소자(Trin2), 제 4 인버팅 스위칭소자(Trin4) 및 풀다운 스위칭소자(TrU)가 턴-온된다. 한편, 제 1 인버팅 스위칭소자(Trin1)는 충전용전원라인과 공통 노드 사이(CN)에 다이오드 형태로 접속되어 있기 때문에 항상 턴-온된 상태를 유지한다. 그리고, 이 세트 기간에서 네 번째 스테이지(ST4)로부터의 스캔펄스는 로우상태이므로 이 n번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 턴-오프된 상태이다.

또한, 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 3 방전용전압(VSS3)이 리세트 노드(QB)에 공급되어 이 리세트 노드(QB)가 방전된다. 그러면, 이 방전된 리세트 노드(QB)에 게이트전극을 통해 접속된 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(TrD)가 턴-오프된다.

또한, 턴-온된 제 2 인버팅 스위칭소자(Trin2)를 통해 제 3 방전용전압(VSS3)이 공통 노드(CN)에 공급된다. 이에 따라 이 공통 노드(CN)가 방전되고, 이 방전된 공통 노드(CN)에 게이트전극을 통해 접속된 제 3 인버팅 스위칭소자(Trin3)가 턴-오프된다.

또한, 턴-온된 제 4 인버팅 스위칭소자(Trin4)를 통해 제 3 방전용전압(VSS3)이 리세트 노드(QB)에 공급되어 이 리세트 노드(QB)가 방전된다.

이 세트 기간에서의 제 1 스위칭소자의 상태를 살펴보면, 제 1 스위칭소자(Tr1)의 게이트전극에는 로우 논리값에 대응되는 제 3 방전용전압(VSS3)이 공급되어 있으며, 이 제 1 스위칭소자(Tr1)의 소스전극에는 로우 논리값에 대응되는 제 2 방전용전압(VSS2)이 공급되어 있음을 알 수 있다. 이때 전술된 바와 같이, 이 제 3 방전용전압(VSS3)이 제 2 방전용전압(VSS3)보다 더 작은 값을 가지므로, 이 제 1 스위칭소자(Tr1)의 게이트-소스간 전압은 0보다 더 작은 부극성의 값으로 유지된다. 이에 따라 이 세트 기간에 이 제 1 스위칭소자(Tr1)를 완전한 턴-오프 상태로 유지할 수 있으며, 이에 따라 이 세트 기간에 이 제 1 스위칭소자(Tr1)로부터의 누설전류에 의해 세트 노드(Q)의 전압이 감소하는 것을 방지할 수 있다.

한편, 이 세트 기간에서, 제 3 스위칭소자(Tr3)의 게이트전극에는 네 번째 스테이지(ST4)로부터의 로우상태의 제 4 스캔펄스(SP4)가 공급되는 바, 이 로우상태의 제 4 스캔펄스(SP4)는 제 2 방전용전압(VSS2)보다 작은 값을 갖는다. 이에 따라 제 3 스위칭소자(Tr3)의 게이트-소스간 전압 역시 0보다 더 작은 부극성의 값으로 유지된다. 따라서, 이 세트 기간에 이 제 3 스위칭소자(Tr3)로부터의 누설전류에 의해 세트 노드(Q)의 전압이 감소하는 것을 방지할 수 있다.

다음으로, 출력 기간에서의 동작을 설명하면 다음과 같다.

출력 기간에는 제 3 클럭펄스(CLK3)가 턴-온된 풀업 스위칭소자의 드레인전극에 공급된다. 이때, 이 제 3 클럭펄스(CLK3)에 의해, 플로팅상태의 세트 노드(Q)의 전압이 부트스트랩핑된다. 이에 따라 이 풀업 스위칭소자(TrD)가 완전히 턴-온되고, 이 턴-온된 풀업 스위칭소자(TrD)를 통해 제 3 클럭펄스(CLK3)가 출력된다. 즉, 이 제 3 클럭펄스(CLK3)는 출력단자(OT)를 통해 제 3 스캔펄스(SP3)로서 출력된다. 이 제 3 스캔펄스(SP3)는 세 번째 게이트 라인, 두 번째 스테이지(ST2) 및 네 번째 스테이지(ST4)에 공급된다. 구체적으로, 두 번째 스테이지(ST2)에 공급된 제 3 스캔펄스(SP3)는, 이 두 번째 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)의 게이트전극에 인가된다. 그리고 네 번째 스테이지(ST4)에 공급된 제 3 스캔펄스(SP3)는, 이 네 번째 스테이지(ST4)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극 및 제 4 스위칭소자(Tr4)의 게이트전극에 공급된다. 두 번째 스테이지는 제 3 스캔펄스에 의해 리세트 되며, 네 번째 스테이지는 이 제 3 스캔펄스에 의해 세트된다.

다음으로, 리세트 기간에서의 동작을 설명하면 다음과 같다.

리세트 기간에는 네 번째 스테이지(ST3)로부터의 제 4 스캔펄스(SP4)가 세 번째 스테이지(ST3)에 공급된다. 구체적으로, 이 제 4 스캔펄스(SP4)는 세 번째 스테이지(ST3)에 구비된 제 3 스위칭소자(Tr3)의 게이트전극에 공급된다. 이에 따라 제 3 스위칭소자(Tr3)가 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 방전용전압(VSS2)이 세트 노드(Q)에 공급된다. 그러면, 이 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 인버팅 스위칭소자(Trin2), 제 4 인버팅 스위칭소자(Trin4) 및 풀업 스위칭소자(TrU)가 턴-오프된다.

이때, 제 2 인버팅 스위칭소자(Trin2)가 턴-오프됨에 따라 공통 노드(CN)가 충전용전압(VDD)으로 충전되고, 이에 따라 제 3 인버팅 스위칭소자(Trin3)가 턴-온된다. 이때, 제 4 인버팅 스위칭소자(Trin4) 역시 턴-오프 상태이므로, 리세트 노드(QB)는 충전용전압(VDD)으로 충전된다. 그러면, 이 충전된 리세트 노드(QB)에 게이트전극을 통해 접속된 제 1 스위칭소자(Tr1) 및 풀다운 스위칭소자(TrD)가 턴-온된다. 그러면, 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 2 방전용전압(VSS2)이 세트 노드(Q)로 공급되어 이 세트 노드(Q)로 제 2 방전용전압(VSS2)이 공급된다. 그리고 턴-온된 풀다운 스위칭소자(TrD)를 통해 제 1 방전용전압(VSS1)이 출력단자(OT)에 공급된다.

도 8은 도 5의 n번째 스테이지에 구비된 또 다른 상세 회로구성을 나타낸 도면이다.

도 8에서의 회로구성은 전술된 도 7에서의 회로구성과 거의 동일하며, 단지 제 4 스위칭소자(Tr4)의 접속 구성이 다르다. 즉, 도 8에 따르면, 제 4 스위칭소자(Tr4)는 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 리세트 노드(Q)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인간에 접속된다. 여기서 p는 1이다.

도 9는 도 5의 n번째 스테이지에 구비된 또 다른 상세 회로구성을 나타낸 도면이다.

도 9에서의 회로구성은 전술된 도 8에서의 회로구성과 거의 동일하며, 단지 제 4 인버팅 스위칭소자(Trin4)의 접속 구성이 다르다. 즉, 도 9에 따르면, 제 4 인버팅 스위칭소자(Trin4)는 세트 노드(Q)의 전압에 의해 제어되며, 리세트 노드(Q)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다.

도 10은 본 발명의 제 2 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다. 도 10의 스테이지는 도 3의 스테이지들 중 어느 하나가 될 수 있다.

본 발명의 제 2 실시예에 따른 각 스테이지는, 도 10에 도시된 바와 같이, n번째 스테이지는 노드들의 전압을 제어하는 노드 제어부(NC)와, 그리고 이 노드들의 전압에 따라 스캔펄스 및 제 1 방전용전압(VSS1) 중 어느 하나를 출력하는 출력부(OB)를 포함한다. 여기서 노드들은, 도 10에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)를 의미한다.

여기서 출력부(OB)는 서로 다른 위상을 갖는 다수의 클럭펄스들 중 어느 하나를 공급받고 세트 노드(Q), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 신호상태에 따라 상기 공급받은 클럭펄스를 자신의 출력단자를 통해 스캔펄스로서 출력하거나, 또는 상술된 제 1 방전용전압(VSS1)을 출력한다. 여기서 다수의 클럭펄스들은 전술된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 될 수 있다. 이 클럭펄스들 역시 중첩될 수 있다.

그리고 n번째 스테이지에 구비된 노드 제어부(NC)는, 제 1 리세트 노드(QB1)에 공급된 전압에 의해 제어되어 제 2 방전용전압(VSS2)을 상기 세트 노드(Q)로 공급하는 제 1 스위칭소자(Tr1)와, 제 2 리세트 노드(QB2)에 공급된 전압에 의해 제어되어 상기 제 2 방전용전압(VSS2)을 세트 노드(Q)로 공급하는 제 2 스위칭소자(Tr2)와, 세트 노드(Q)에 공급된 전압에 의해 제어되어 제 1 충전용전압(VDD1) 및 제 3 방전용전압(VSS3) 중 어느 하나를 제 1 리세트 노드(QB1)에 공급하는 제 1 인버터회로(INV1)와, 그리고 세트 노드(Q)에 공급된 전압에 의해 제어되어 제 2 충전용전압(VDD2) 및 제 4 방전용전압(VSS4) 중 어느 하나를 제 2 리세트 노드(QB2)에 공급하는 제 2 인버터회로(INV2)를 포함한다.

제 1 인버터회로(INV1)는, 세트 노드(Q)에 하이 논리값에 대응되는 전압이 공급될 때 제 3 방전용전압(VSS3)을 제 1 리세트 노드(QB1)로 공급하며, 세트 노드(Q)에 로우 논리값에 대응되는 전압이 공급될 때 제 1 충전용전압(VDD1)을 제 1 리세트 노드(QB1)로 공급한다.

제 2 인버터회로(INV2)는, 세트 노드(Q)에 하이 논리값에 대응되는 전압이 공급될 때 제 4 방전용전압(VSS4)을 제 2 리세트 노드(QB2)로 공급하며, 세트 노드(Q)에 로우 논리값에 대응되는 전압이 공급될 때 제 2 충전용전압(VDD2)을 제 2 리세트 노드(QB2)로 공급한다.

여기서, 제 1 충전용전압(VDD1)과 제 2 충전용전압(VDD2)은 k프레임(k는 자연수) 기간 단위로 고전압 및 저전압을 번갈아 가진다. 이때 동일 프레임 기간에서 제 1 충전용전압(VDD1)과 제 2 충전용전압(VDD2)은 서로 다른 전압을 갖는다. 예를 들어, 기수번째 프레임 기간에서, 제 1 충전용전압(VDD1)은 하이 논리값에 대응되는 고전압을 가지는 반면, 제 2 충전용전압(VDD2)은 로우 논리값에 대응되는 저전압을 가질 수 있다. 그리고, 우수번째 프레임 기간에서, 제 1 충전용전압(VDD1)은 로우 논리값에 대응되는 저전압을 가지는 반면, 제 2 충전용전압(VDD2)은 하이 논리값에 대응되는 고전압을 가질 수 있다.

제 3 방전용전압(VSS3) 및 제 4 방전용전압(VSS4)은 동일한 값을 가질 수 있으며, 이때 제 3 및 제 4 방전용전압(VSS3, VSS4)은 모두 제 2 방전용전압(VSS2)보다 작은 값을 갖는다. 따라서, 세트 노드(Q)가 하이 논리값의 전압(고전압 상태의 제 1 충전용전압(VDD1))으로 유지되고 제 1 리세트 노드(QB1)가 로우 논리값의 전압(제 3 방전용전압(VSS3))으로 유지될 때, 제 1 스위칭소자(Tr1)의 게이트-소스간 전압이 제 1 스위칭소자(Tr1)의 문턱전압보다 더 낮은 값을 가질 수 있다. 즉, NMOS 트랜지스터인 제 1 스위칭소자(Tr1)의 소스전극에 인가되는 제 2 방전용전압(VSS2)이 이의 게이트전극에 인가되는 제 3 방전용전압(VSS3)보다 더 큰 값을 가지므로, 이 제 1 스위칭소자(Tr1)의 게이트-소스간 전압이 부극성 값을 가지게 되어 이 제 1 스위칭소자(Tr1)가 완전히 턴-온된 상태로 유지될 수 있기 때문이다.

또한 세트 노드(Q)가 하이 논리값의 전압(고전압 상태의 제 2 충전용전압(VDD1))으로 유지되고 제 2 리세트 노드(QB2)가 로우 논리값의 전압(제 4 방전용전압(VSS4))으로 유지될 때, 제 2 스위칭소자(Tr2)의 게이트-소스간 전압이 제 2 스위칭소자(Tr2)의 문턱전압보다 더 낮은 값을 가질 수 있다. 즉, NMOS 트랜지스터인 제 2 스위칭소자(Tr2)의 소스전극에 인가되는 제 2 방전용전압(VSS2)이 이의 게이트전극에 인가되는 제 4 방전용전압(VSS4)보다 더 큰 값을 가지므로, 이 제 2 스위칭소자(Tr2)의 게이트-소스간 전압이 부극성 값을 가지게 되어 이 제 2 스위칭소자(Tr2)가 완전히 턴-온된 상태로 유지될 수 있기 때문이다.

여기서 충전용전압(VDD)은 충전용전원라인에 의해서 전송되며, 제 1 충전용전압(VDD1)은 제 1 충전용전원라인에 의해서 전송되며, 제 2 충전용전압(VDD2)은 제 2 충전용전원라인에 의해서 전송되며, 제 1 방전용전압(VSS1)은 제 1 방전용전원라인에 의해서 전송되며, 제 2 방전용전압(VSS2)은 제 2 방전용전원라인에 의해서 전송되며, 제 3 방전용전압(VSS3)은 제 3 방전용전원라인에 의해서 전송되며, 그리고 제 4 방전용전압(VSS4)은 제 4 방전용전원라인에 의해서 전송된다.

여기서 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2) 및 제 3 방전용전압(VSS3) 중 어느 하나와 같을 수 있다. 또한, 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)보다 작을 수 있다. 또한, 제 3 방전용전압(VSS3) 및 제 4 방전용전압(VSS4)이 제 1 방전용전압(VSS1)보다 작을 수 있다.

한편, 이 n번째 스테이지에 구비된 노드 제어부(MC)는, 도 10에 도시된 바와 같이, 제 3 및 제 4 스위칭소자(Tr3, Tr4)를 더 포함할 수 있다.

제 3 스위칭소자(Tr3)은 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 세트 노드(Q)간에 접속된다.

제 4 스위칭소자(Tr4)는 n+q번째 스테이지로부터의 스캔펄스에 의해 제어되며, 세트 노드와 제 2 방전용전압(VDD2)을 전송하는 제 2 방전용전원라인간에 접속된다.

도 10에서의 제 1 및 제 2 인버터회로의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 11은 도 10의 제 1 인버터회로에 구비될 수 있는 다수의 회로구성들을 나타낸 도면이다. 도 10의 제 1 인버터회로(INV1)는, 도 11의 (a), (b) 및 (c)에 도시된 회로구성들 중 어느 하나를 포함할 수 있다.

제 1 인버터회로(INV1)는, 도 11의 (a)에 도시된 바와 같이, 제 1 및 제 2 인버팅 스위칭소자들(Trin1, Trin2)을 포함한다.

제 1 인버팅 스위칭소자(Trin1)는 제 1 충전용전압(VDD1)에 따라 제어되며, 제 1 충전용전압(VDD1)을 전송하는 제 1 충전용전원라인과 제 1 리세트 노드(QB1)간에 접속된다.

제 2 인버팅 스위칭소자(Trin2)는 세트 노드(Q)의 전압에 따라 제어되며, 제 1 리세트 노드(QB1)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

또한, 제 1 인버터회로(INV1)는, 도 11의 (b)에 도시된 바와 같이, 제 1 및 제 2 인버팅 스위칭소자들(Trin1, Trin2)을 포함할 수 있다.

제 1 인버팅 스위칭소자(Trin1)는 외부로부터의 제 1 제어신호(CS1)에 따라 제어되며, 제 1 충전용전압(VDD1)을 전송하는 제 1 충전용전원라인과 제 1 리세트 노드(QB1)간에 접속된다. 여기서 제 1 제어신호(CS1)는 위상차를 갖는 다수의 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나가 될 수 있다. 구체적으로, n번째 스테이지에 구비된 제 1 인버팅 스위칭소자(Trin1)에 공급되는 제 1 제어신호(CS1)는 n번째 스테이지로부터 출력되는 스캔펄스에 해당하는 클럭펄스가 될 수 있다. 예를 들어, 두 번째 스테이지(ST2)에 구비된 제 1 인버팅 스위칭소자(Trin1)는, 제 2 스캔펄스(SP2)로서 사용되는 제 2 클럭펄스(CLK2)를 제 1 제어신호로서 공급받을 수 있다.

제 2 인버팅 스위칭소자(Trin2)는 세트 노드(Q)의 전압에 따라 제어되며, 제 1 리세트 노드(QB1)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

또한, 제 1 인버터회로(INV1)는, 도 11의 (c)에 도시된 바와 같이, 제 1 내지 제 4 인버팅 스위칭소자들(Trin1, Trin2, Trin3, Trin4)을 포함할 수 있다.

제 1 인버팅 스위칭소자(Trin1)는 제 1 충전용전압(VDD1)에 따라 제어되며, 제 1 충전용전압(VDD1)을 전송하는 제 1 충전용전원라인과 제 1 공통 노드(CN1)간에 접속된다.

제 2 인버팅 스위칭소자(Trin2)는 세트 노드(Q)의 전압에 따라 제어되며, 제 1 공통 노드(CN1)와 제 5 방전용전압(VSS5)을 전송하는 제 5 방전용전원라인간에 접속된다.

제 3 인버팅 스위칭소자(Trin3)는 제 1 공통 노드(CN1)의 전압에 따라 제어되며, 제 1 충전용전원라인과 제 1 리세트 노드(QB1)간에 접속된다.

제 4 인버팅 스위칭소자(Trin4)는 세트 노드(Q)의 전압에 따라 제어되며, 제 1 리세트 노드(QB1)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

여기서, 제 5 방전용전압(VSS5)과 제 3 방전용전압(VSS3)은 같은 값을 가질 수 있으며, 또는 제 5 방전용전압(VSS5)이 제 3 방전용전압(VSS3)과 같거나 더 작은 값을 가질 수 있다.

도 12는 도 10의 제 2 인버터회로에 구비될 수 있는 다수의 회로구성들을 나타낸 도면이다. 도 12의 제 2 인버터회로(INV2)는, 도 12의 (a), (b) 및 (c)에 도시된 회로구성들 중 어느 하나를 포함할 수 있다.

제 2 인버터회로(INV2)는, 도 12의 (a)에 도시된 바와 같이, 제 5 및 제 6 인버팅 스위칭소자들(Trin5, Trin6)을 포함한다.

제 5 인버팅 스위칭소자(Trin5)는 제 2 충전용전압(VDD2)에 따라 제어되며, 제 2 충전용전압(VDD2)을 전송하는 제 2 충전용전원라인과 제 2 리세트 노드(QB2)간에 접속된다.

제 6 인버팅 스위칭소자(Trin6)는 세트 노드(Q)의 전압에 따라 제어되며, 제 2 리세트 노드(QB2)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인간에 접속된다.

또한, 제 2 인버터회로(INV2)는, 도 11의 (b)에 도시된 바와 같이, 제 5 및 제 6 인버팅 스위칭소자들(Trin5, Trin6)을 포함할 수 있다.

제 5 인버팅 스위칭소자(Trin5)는 외부로부터의 제 2 제어신호(CS2)에 따라 제어되며, 제 2 충전용전압(VDD2)을 전송하는 제 2 충전용전원라인과 제 2 리세트 노드(QB2)간에 접속된다. 이 제 2 제어신호(CS2)는 상술된 제 1 제어신호(CS1)와 동일한 신호가 될 수 있다. 즉, 이 제 2 제어신호 역시 상술된 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나가 될 수 있다. 이때 제 1 제어신호(CS1)와 제 2 제어신호(CS2)는 동일한 하나의 클럭펄스를 사용한다. 다시 말하여, 상술된 제 1 인버팅 스위칭소자(Trin1)와 제 5 인버팅 스위칭소자(Trin5)는 동일한 클럭펄스를 공급받을 수 있다.

제 6 인버팅 스위칭소자(Trin6)는 세트 노드(Q)의 전압에 따라 제어되며, 제 2 리세트 노드(QB2)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인간에 접속된다.

또한, 제 2 인버터회로(INV2)는, 도 11의 (c)에 도시된 바와 같이, 제 5 내지 제 8 인버팅 스위칭소자들(Trin5, Trin6, Trin7, Trin8)을 포함할 수 있다.

제 5 인버팅 스위칭소자(Trin5)는 제 2 충전용전압(VDD2)에 따라 제어되며, 제 2 충전용전압(VDD2)을 전송하는 제 2 충전용전원라인과 제 2 공통 노드(CN2)간에 접속된다.

제 6 인버팅 스위칭소자(Trin6)는 세트 노드(Q)의 전압에 따라 제어되며, 제 2 공통 노드(CN2)와 제 6 방전용전압(VSS6)을 전송하는 제 6 방전용전원라인간에 접속된다.

제 7 인버팅 스위칭소자(Trin7)는 제 2 공통 노드(CN2)의 전압에 따라 제어되며, 제 2 충전용전원라인과 제 2 리세트 노드(QB2)간에 접속된다.

제 8 인버팅 스위칭소자(Trin8)는 세트 노드(Q)의 전압에 따라 제어되며, 제 2 리세트 노드(QB2)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인간에 접속된다.

여기서, 제 5 방전용전압(VSS5)과 제 4 방전용전압(VSS4)은 같은 값을 가질 수 있으며, 또는 제 5 방전용전압(VSS5)이 제 4 방전용전압(VSS4)과 같거나 더 작은 값을 가질 수 있다. 또한, 제 6 방전용전압(VSS6)은 제 5 방전용전압(VSS5)와 같을 수 있다. 또한, 제 3 내지 제 6 방전용전압(VSS3 내지 VSS6)은 모두 동일한 값을 가질 수 있다.

도 13은 도 10의 n번째 스테이지에 구비된 상세 회로구성을 나타낸 도면이다.

이 도 13에서 제 1 인버터회로(INV1)는 도 11의 (a), (b) 및 (c)에 도시된 회로구성들 중 어느 하나를 포함할 수 있으며, 그리고 도 13에서의 제 2 인버터회로(INV2)는 도 12의 (a), (b) 및 (c)에 도시된 회로구성들 중 어느 하나를 포함할 수 있는 바, 도 13에는 도 11의 (c) 및 도 12의 (c)에 도시된 제 1 및 제 2 인버터회로(INV1, INV2)를 갖는 n번째 스테이지를 하나의 예로서 나타내었다.

n번째 스테이지에 구비된 노드 제어부(NC)는, 도 13에 도시된 바와 같이, 제 1 내지 제 6 스위칭소자들(Tr1, Tr2, Tr3, Tr4, Tr5, Tr6)을 포함한다. 이들 중 제 1 내지 제 4 스위칭소자들(Tr1 내지 Tr4)은 도 10에서 상술된 제 1 내지 제 4 스위칭소자들(Tr1 내지 Tr4)과 동일한 구성을 가지므로, 이들에 대한 설명은 도 4의 제 1 내지 제 4 스위칭소자들(Tr1 내지 Tr4)에 대한 설명으로 대신한다.

제 5 스위칭소자(Tr5)는 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 제 1 리세트 노드(QB1)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

제 6 스위칭소자(Tr6)는 n-q번째 스테이지로부터의 스캔펄스에 의해 제어되며, 제 2 리세트 노드(QB2)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다.

한편, 이 n번째 스테이지에 구비된 출력부(OB)는 풀업 스위칭소자(TrU), 제 1 풀다운 스위칭소자(TrD1) 및 제 2 풀다운 스위칭소자(TrD2)를 포함한다.

풀업 스위칭소자(TrU)는 세트 노드(Q)의 전압에 의해 제어되며, 위상차를 갖는 다수의 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 전송하는 클럭전송라인과 n번째 스테이지의 출력단자(OT)간에 접속된다.

제 1 풀다운 스위칭소자(TrD1)는 제 1 리세트 노드(QB1)의 전압에 의해 제어되며, 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다.

제 2 풀다운 스위칭소자(TrD2)는 제 2 리세트 노드(QB2)의 전압에 의해 제어되며, 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다.

이와 같이 구성된 n번째 스테이지의 동작을, 도 4 및 도 13을 참조하여 상세히 설명하면 다음과 같다. 이때 이 n번째 스테이지가 세 번째 스테이지(ST3)인 것으로 가정하자.

먼저, 첫 번째 프레임의 세트 기간의 동작을 설명하면 다음과 같다. 여기서 첫 번째 프레임 기간 동안 제 1 충전용전압(VDD1)이 고전압으로 유지되고, 제 2 충전용전압(VDD2)이 저전압으로 유지된다고 가정하자.

먼저, 세트 기간의 동작을 설명하면 다음과 같다.

세 번째 스테이지(ST3)에 구비된 제 3, 제 5 및 제 6 스위칭소자(Tr3, Tr5, Tr6)는 두 번째 스테이지로부터의 제 2 스캔펄스(SP2)에 응답하여 턴-온된다. 그러면, 이 턴-온된 제 3 스위칭소자(Tr2)를 통해 충전용전압(VDD)이 세트 노드(Q)에 공급된다. 그러면, 이 세트 노드(Q)가 하이 논리값에 대응되는 전압으로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 인버팅 스위칭소자(Trin2), 제 4 인버팅 스위칭소자(Trin4), 제 6 인버팅 스위칭소자(Trin6) 및 제 8 인버팅 스위칭소자(Trin8) 및 풀다운 스위칭소자(TrU)가 턴-온된다. 한편, 제 1 인버팅 스위칭소자(Trin1)는 제 1 충전용전원라인과 제 1 공통 노드 사이(CN1)에 다이오드 형태로 접속되어 있기 때문에 항상 턴-온된 상태를 유지하며, 제 5 인버팅 스위칭소자(Trin5)는 제 2 충전용전원라인과 제 2 공통 노드 사이(CN2)에 다이오드 형태로 접속되어 있기 때문에 항상 턴-오프된 상태를 유지한다. 그리고, 이 세트 기간에서 네 번째 스테이지(ST4)로부터의 스캔펄스는 로우상태이므로 이 n번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 턴-오프된 상태이다.

또한, 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 3 방전용전압(VSS3)이 제 1 리세트 노드(QB1)에 공급되어 이 제 1 리세트 노드(QB1)가 방전된다. 그러면, 이 방전된 제 1 리세트 노드(QB1)에 게이트전극을 통해 접속된 제 1 스위칭소자(Tr1) 및 제 1 풀다운 스위칭소자(TrD1)가 턴-오프된다.

또한, 턴-온된 제 6 스위칭소자(Tr6)를 통해 제 3 방전용전압(VSS3)이 제 2 리세트 노드(QB2)에 공급되어 이 제 2 리세트 노드(QB2)가 방전된다. 그러면, 이 방전된 제 2 리세트 노드(QB2)에 게이트전극을 통해 접속된 제 2 스위칭소자(Tr2) 및 제 2 풀다운 스위칭소자(TrD2)가 턴-오프된다.

또한, 턴-온된 제 2 인버팅 스위칭소자(Trin2)를 통해 제 3 방전용전압(VSS3)이 제 1 공통 노드(CN)에 공급된다. 이에 따라 이 제 1 공통 노드(CN1)가 방전되고, 이 방전된 제 1 공통 노드(CN1)에 게이트전극을 통해 접속된 제 3 인버팅 스위칭소자(Trin3)가 턴-오프된다.

또한, 턴-온된 제 4 인버팅 스위칭소자(Trin4)를 통해 제 3 방전용전압(VSS3)이 제 1 리세트 노드(QB1)에 공급되어 이 제 1 리세트 노드(QB1)가 방전된다.

또한, 턴-온된 제 8 인버팅 스위칭소자(Trin4)를 통해 제 3 방전용전압(VSS3)이 제 2 리세트 노드(QB2)에 공급되어 이 제 2 리세트 노드(QB2)가 방전된다.

이 세트 기간에서의 제 1 스위칭소자(Tr1)의 상태를 살펴보면, 제 1 스위칭소자(Tr1)의 게이트전극에는 로우 논리값에 대응되는 제 3 방전용전압(VSS3)이 공급되어 있으며, 이 제 1 스위칭소자(Tr1)의 소스전극에는 로우 논리값에 대응되는 제 2 방전용전압(VSS2)이 공급되어 있음을 알 수 있다. 이때 전술된 바와 같이, 이 제 3 방전용전압(VSS3)이 제 2 방전용전압(VSS3)보다 더 작은 값을 가지므로, 이 제 1 스위칭소자(Tr1)의 게이트-소스간 전압은 0보다 더 작은 부극성의 값으로 유지된다. 이에 따라 이 세트 기간에 이 제 1 스위칭소자(Tr1)를 완전한 턴-오프 상태로 유지할 수 있으며, 이에 따라 이 세트 기간에 이 제 1 스위칭소자(Tr1)로부터의 누설전류에 의해 세트 노드(Q)의 전압이 감소하는 것을 방지할 수 있다.

같은 방식으로, 제 2 스위칭소자(Tr2)의 상태 역시 제 1 스위칭소자(Tr1)의 상태와 동일함을 알 수 있다.

한편, 이 세트 기간에서, 제 4 스위칭소자(Tr4)의 게이트전극에는 네 번째 스테이지(ST4)로부터의 로우상태의 제 4 스캔펄스(SP4)가 공급되는 바, 이 로우상태의 제 4 스캔펄스(SP4)는 제 2 방전용전압(VSS2)보다 작은 값을 갖는다. 이에 따라 제 4 스위칭소자(Tr4)의 게이트-소스간 전압 역시 0보다 더 작은 부극성의 값으로 유지된다. 따라서, 이 세트 기간에 이 제 4 스위칭소자(Tr4)로부터의 누설전류에 의해 세트 노드(Q)의 전압이 감소하는 것을 방지할 수 있다.

다음으로, 출력 기간에서의 동작을 설명하면 다음과 같다.

출력 기간에는 제 3 클럭펄스(CLK3)가 턴-온된 풀업 스위칭소자(TrU)의 드레인전극에 공급된다. 이때, 이 제 3 클럭펄스(CLK3)에 의해, 플로팅상태의 세트 노드(Q)의 전압이 부트스트랩핑된다. 이에 따라 이 풀업 스위칭소자(TrD)가 완전히 턴-온되고, 이 턴-온된 풀업 스위칭소자(TrD)를 통해 제 3 클럭펄스(CLK3)가 출력된다. 즉, 이 제 3 클럭펄스(CLK3)는 출력단자(OT)를 통해 제 3 스캔펄스(SP3)로서 출력된다. 이 제 3 스캔펄스(SP3)는 세 번째 게이트 라인, 두 번째 스테이지(ST2) 및 네 번째 스테이지(ST4)에 공급된다. 구체적으로, 두 번째 스테이지(ST2)에 공급된 제 3 스캔펄스(SP3)는, 이 두 번째 스테이지(ST2)에 구비된 제 4 스위칭소자(Tr4)의 게이트전극에 인가된다. 그리고 네 번째 스테이지(ST4)에 공급된 제 3 스캔펄스(SP3)는, 이 네 번째 스테이지(ST4)에 구비된 제 3, 제 5 및 제 6 스위칭소자(Tr3, Tr5, Tr6)의 게이트전극에 공급된다. 두 번째 스테이지(ST2)는 제 3 스캔펄스에 의해 리세트 되며, 네 번째 스테이지(ST4)는 이 제 3 스캔펄스(SP3)에 의해 세트된다.

다음으로, 리세트 기간에서의 동작을 설명하면 다음과 같다.

리세트 기간에는 네 번째 스테이지(ST3)로부터의 제 4 스캔펄스(SP4)가 세 번째 스테이지(ST3)에 공급된다. 구체적으로, 이 제 4 스캔펄스(SP4)는 세 번째 스테이지(ST3)에 구비된 제 4 스위칭소자(Tr4)의 게이트전극에 공급된다. 이에 따라 제 4 스위칭소자(Tr4)가 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 방전용전압(VSS2)이 세트 노드(Q)에 공급된다. 그러면, 이 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 인버팅 스위칭소자(Trin2), 제 4 인버팅 스위칭소자(Trin4), 제 6 인버팅 스위칭소자(Trin6), 제 8 인버팅 스위칭소자(Trin8) 및 풀업 스위칭소자(TrU)가 턴-오프된다.

이때, 제 2 인버팅 스위칭소자(Trin2)가 턴-오프됨에 따라 제 1 공통 노드(CN1)가 제 1 충전용전압(VDD1)으로 충전되고, 이에 따라 제 3 인버팅 스위칭소자(Trin3)가 턴-온된다. 이때, 제 4 인버팅 스위칭소자(Trin4) 역시 턴-오프 상태이므로, 제 1 리세트 노드(QB1)는 제 1 충전용전압(VDD1)으로 충전된다. 그러면, 이 충전된 제 1 리세트 노드(QB1)에 게이트전극을 통해 접속된 제 1 스위칭소자(Tr1) 및 제 1 풀다운 스위칭소자(TrD1)가 턴-온된다. 그러면, 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 2 방전용전압(VSS2)이 세트 노드(Q)로 공급되어 이 세트 노드(Q)로 제 2 방전용전압(VSS2)이 공급된다. 그리고 턴-온된 제 1 풀다운 스위칭소자(TrD)를 통해 제 1 방전용전압(VSS1)이 출력단자(OT)에 공급된다.

한편, 제 2 공통 노드(CN2)는 방전 상태로 유지되므로, 제 2 리세트 노드(QB2)는 이전의 방전상태를 유지한다. 따라서, 이 방전된 제 2 리세트 노드(QB2)에 게이트전극을 통해 접속된 제 2 스위칭소자(Tr2) 및 제 2 풀다운 스위칭소자(TrD2)가 턴-오프 상태를 유지한다.

한편, 두 번째 프레임에서는 제 1 충전용전압(VDD1)이 저전압을 가지고, 제 2 충전용전압(VDD2)가 고전압을 가지게 되어, 리세트 기간에 제 1 리세트 노드(QB1)는 방전되고 제 2 리세트 노드(QB2)가 충전된다. 따라서, 이 리세트 기간에는 제 1 풀다운 스위칭소자(TrD1) 대신에 턴-온된 제 2 풀다운 스위칭소자(TrD2)가 제 1 방전용전압(VSS1)을 출력한다.

이와 같은 본 발명에 따른 쉬프트 레지스터의 효과를 설명하면 다음과 같다.

도 14는 도 7에 따른 본 발명의 쉬프트 레지스터에 의해 발생된 리세트 노드의 전압(V_QB)의 파형을 나타낸 도면이다.

이 도 14에 따르면, 제 1 방전용전압(VSS1) 및 제 2 방전용전압(VSS2)을 모두 -5[V]로 유지하고, 그리고 제 3 방전용전압(VSS3)을 -10[V]로 유지할 경우, 리세트 노드(QB)의 전압이 기존보다 더 낮게 유지되어 세트 노드(Q)로부터의 누설전류가 최소화될 수 있다.

도 15는 도 8에 따른 본 발명의 쉬프트 레지스터에 의해 발생된 리세트 노드의 전압(V_QB)의 파형을 나타낸 도면이다.

이 도 15에 따르면, 리세트 노드(QB)의 전압이 기존보다 더 낮게 유지되어 세트 노드(Q)로부터의 누설전류가 최소화될 수 있다.

도 16은 도 9에 따른 본 발명의 쉬프트 레지스터에 의해 발생된 리세트 노드의 전압(V_QB)의 파형을 나타낸 도면이다.

이 도 16에 따르면, 제 1 방전용전압(VSS1)을 -8[V]로 유지하고, 제 2 방전용전압(VSS2)을 -5[V]로 유지하고, 그리고 제 3 방전용전압(VSS3)을 -10[V]로 유지할 경우, 리세트 노드(QB)의 전압이 기존보다 더 낮게 유지되어 세트 노드(Q)로부터의 누설전류가 최소화될 수 있다.

한편, 모든 실시예에 있어서, 서로 비교 대상이 되는 각 전압이 서로 동일한 극성을 가질 때, 각 전압의 크기는 그 전압의 절대값으로 비교되지 않고 그 값 자체로 비교된다. 예를 들어, 도 5에서의 제 2 방전용전압(VSS2)과 제 3 방전용전압(VSS3)이 둘 다 모두 부극성을 가질 수 있는 바, 이때 제 3 방전용전압(VSS3)이 제 2 방전용전압(VSS2)보다 작다는 의미는, 예를 들어 제 3 방전용전압(VSS3)이 -10[V]이면 제 2 방전용전압(VSS1)이 -5[V]인 것을 의미한다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Tr#: 제 # 스위칭소자 INV: 인버터회로
VSS#: 제 # 방전용전압 VDD: 충전용전압
OT: 출력단자 NC: 노드 제어부
OB: 출력부 Q: 세트 노드
QB: 리세트 노드 SP(n-1): 제 n-1 스캔펄스
SP(n+1): 제 n+1 스캔펄스 CLK: 제 n 클럭펄스
ST(n-1): 제 n-1 스테이지 ST(n+1): 제 n+1 스테이지
SPn: 제 n 스캔펄스 TrU: 풀업 스위칭소자
TrD: 풀다운 스위칭소자

Claims (30)

  1. 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    n번째(n은 자연수) 스테이지는 세트 노드 및 리세트 노드들의 전압을 제어하는 노드 제어부 및 상기 세트 노드 및 리세트 노드들의 전압에 따라 스캔펄스 및 제 1 방전용전압 중 어느 하나를 출력하는 출력부를 포함하며;
    상기 n번째 스테이지에 구비된 노드 제어부는,
    상기 리세트 노드에 공급된 전압에 의해 제어되어 제 2 방전용전압을 상기 세트 노드로 공급하는 제 1 스위칭소자와,
    n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스에 의해 제어되어 충전용전압을 상기 세트 노드에 공급하는 제 2 스위칭소자와,
    n+q번째 스테이지(q는 자연수)로부터의 스캔펄스에 의해 제어되어 상기 세트 노드에 상기 제 2 방전용전압을 공급하는 제 3 스위칭소자와,
    상기 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되어 상기 리세트 노드에 상기 제 2 방전용전압 또는 제 3 방전용전압을 공급하는 제 4 스위칭소자와,
    상기 세트 노드에 공급된 전압에 의해 제어되어 상기 충전용전압 및 상기 제 3 방전용전압 중 어느 하나를 상기 리세트 노드에 공급하는 인버터회로를 포함하며;
    상기 제 3 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 인버터회로는,
    상기 세트 노드에 하이 논리값에 대응되는 전압이 공급될 때, 로우 논리값에 대응되는 상기 제 3 방전용전압을 상기 리세트 노드로 공급하며; 그리고,
    상기 세트 노드에 로우 논리값에 대응되는 전압이 공급될 때, 하이 논리값에 대응되는 상기 충전용전압을 상기 리세트 노드로 공급함을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 인버터회로는,
    상기 충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 인버터회로는,
    외부로부터의 제어신호에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 상기 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 2 항에 있어서,
    상기 인버터회로는,
    상기 충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 1 인버팅 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제 3 방전용전압과 제 4 방전용전압이 서로 같은 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 5 항에 있어서,
    상기 제 4 방전용전압이 상기 제 3 방전용전압과 같거나 더 작은 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 2 항에 있어서,
    상기 인버터회로는,
    상기 충전용전압에 따라 제어되며, 상기 충전용전압을 전송하는 충전용전원라인과 공통 노드간에 접속된 제 1 인버팅 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 제 1 방전용전압이 제 2 방전용전압 및 제 3 방전용전압 중 어느 하나와 같은 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    상기 제 1 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 하는 쉬프트 레지스터.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 n번째 스테이지에 구비된 출력부는,
    상기 세트 노드의 전압에 의해 제어되며, 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 클럭전송라인과 n번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자; 및,
    상기 리세트 노드의 전압에 의해 제어되며, 상기 출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  15. 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    n번째(n은 자연수) 스테이지는 노드들의 전압을 제어하는 노드 제어부 및 이 노드들의 전압에 따라 스캔펄스 및 제 1 방전용전압 중 어느 하나를 출력하는 출력부를 포함하며;
    상기 노드들은 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드를 포함하며;
    상기 n번째 스테이지에 구비된 노드 제어부는, 상기 제 1 리세트 노드에 공급된 전압에 의해 제어되어 제 2 방전용전압을 상기 세트 노드로 공급하는 제 1 스위칭소자와, 상기 제 2 리세트 노드에 공급된 전압에 의해 제어되어 상기 제 2 방전용전압을 상기 세트 노드로 공급하는 제 2 스위칭소자와, 상기 세트 노드에 공급된 전압에 의해 제어되어 제 1 충전용전압 및 제 3 방전용전압 중 어느 하나를 상기 제 1 리세트 노드에 공급하는 제 1 인버터회로와, 그리고 상기 세트 노드에 공급된 전압에 의해 제어되어 제 2 충전용전압 및 제 4 방전용전압 중 어느 하나를 상기 제 2 리세트 노드에 공급하는 제 2 인버터회로를 포함하며; 그리고,
    상기 제 3 방전용전압 및 제 4 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 하는 쉬프트 레지스터.
  16. 제 15 항에 있어서,
    상기 제 1 인버터회로는,
    상기 세트 노드에 하이 논리값에 대응되는 전압이 공급될 때 상기 제 3 방전용전압을 상기 제 1 리세트 노드로 공급하며, 상기 세트 노드에 로우 논리값에 대응되는 전압이 공급될 때 상기 제 1 충전용전압을 상기 제 1 리세트 노드로 공급하며;
    상기 제 2 인버터회로는,
    상기 세트 노드에 하이 논리값에 대응되는 전압이 공급될 때 상기 제 4 방전용전압을 상기 제 2 리세트 노드로 공급하며, 상기 세트 노드에 로우 논리값에 대응되는 전압이 공급될 때 상기 제 2 충전용전압을 상기 제 2 리세트 노드로 공급하며;
    상기 제 1 충전용전압과 제 2 충전용전압은 m프레임(m은 자연수) 기간 단위로 고전압 및 저전압을 번갈아 가지며;
    동일 프레임 기간에 상기 제 1 충전용전압과 제 2 충전용전압은 서로 다른 전압을 갖는 것을 특징으로 하는 쉬프트 레지스터.
  17. 제 16 항에 있어서,
    상기 제 1 인버터회로는,
    상기 제 1 충전용전압에 따라 제어되며, 상기 제 1 충전용전압을 전송하는 제 1 충전용전원라인과 상기 제 1 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함하며;
    상기 제 2 인버터회로는,
    상기 제 2 충전용전압에 따라 제어되며, 상기 제 2 충전용전압을 전송하는 제 2 충전용전원라인과 상기 제 2 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  18. 제 16 항에 있어서,
    상기 제 1 인버터회로는,
    외부로부터의 제 1 제어신호에 따라 제어되며, 상기 제 1 충전용전압을 전송하는 제 1 충전용전원라인과 상기 제 1 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함하며;
    상기 제 2 인버터회로는,
    외부로부터의 제 2 제어신호에 따라 제어되며, 상기 제 2 충전용전압을 전송하는 제 2 충전용전원라인과 상기 제 2 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  19. 제 16 항에 있어서,
    상기 제 1 인버터회로는,
    상기 제 1 충전용전압에 따라 제어되며, 상기 제 1 충전용전압을 전송하는 제 1 충전용전원라인과 제 1 공통 노드간에 접속된 제 1 인버팅 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 공통 노드와 제 5 방전용전압을 전송하는 제 5 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자;
    상기 제 1 공통 노드의 전압에 따라 제어되며, 상기 제 1 충전용전원라인과 상기 제 1 리세트 노드간에 접속된 제 3 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 4 인버팅 스위칭소자를 포함하며;
    상기 제 2 인버터회로는,
    상기 제 2 충전용전압에 따라 제어되며, 상기 제 2 충전용전압을 전송하는 제 2 충전용전원라인과 제 2 공통 노드간에 접속된 제 5 인버팅 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 공통 노드와 제 6 방전용전압을 전송하는 제 6 방전용전원라인간에 접속된 제 6 인버팅 스위칭소자;
    상기 제 2 공통 노드의 전압에 따라 제어되며, 상기 제 2 충전용전원라인과 상기 제 2 리세트 노드간에 접속된 제 7 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전압을 전송하는 제 4 방전용전원라인간에 접속된 제 8 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  20. 제 15 항에 있어서,
    상기 제 1 방전용전압이 제 2 방전용전압 및 제 3 방전용전압 중 어느 하나와 같은 것을 특징으로 하는 쉬프트 레지스터.
  21. 제 15 항에 있어서,
    상기 제 1 방전용전압이 상기 제 2 방전용전압보다 작은 것을 특징으로 하는 쉬프트 레지스터.
  22. 제 15 항에 있어서,
    상기 제 3 방전용전압이 상기 제 4 방전용전압과 동일한 것을 특징으로 하는 쉬프트 레지스터.
  23. 제 15 항에 있어서,
    상기 제 3 방전용전압 및 제 4 방전용전압이 상기 제 1 방전용전압보다 작은 것을 특징으로 하는 쉬프트 레지스터.
  24. 제 15 항에 있어서,
    상기 n번째 스테이지에 구비된 노드 제어부는,
    n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스에 의해 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드간에 접속된 제 3 스위칭소자; 및,
    n+q번째 스테이지(q는 자연수)로부터의 스캔펄스에 의해 제어되며, 상기 세트 노드와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인간에 접속된 제 4 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  25. 제 24 항에 있어서,
    상기 n번째 스테이지에 구비된 노드 제어부는,
    상기 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 1 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 5 스위칭소자; 및,
    상기 n-p번째 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 2 리세트 노드와 상기 제 4 방전용전원라인간에 접속된 제 6 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  26. 제 15 항에 있어서,
    상기 n번째 스테이지에 구비된 출력부는,
    상기 세트 노드의 전압에 의해 제어되며, 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 클럭전송라인과 n번째 스테이지의 출력단자간에 접속된 풀업 스위칭소자;
    상기 제 1 리세트 노드의 전압에 의해 제어되며, 상기 출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자; 및,
    상기 제 2 리세트 노드의 전압에 의해 제어되며, 상기 출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  27. 제 4 항에 있어서,
    상기 제어신호는 위상차를 갖는 다수의 클럭펄스들 중 어느 하나이며; 그리고,
    상기 n번째 스테이지에 구비된 제 1 인버팅 스위칭소자에 공급되는 제어신호는 상기 n번째 스테이지로부터 출력되는 스캔펄스에 해당하는 클럭펄스인 것을 특징으로 하는 쉬프트 레지스터.
  28. 제 18 항에 있어서,
    상기 제 1 및 제 2 제어신호는 위상차를 갖는 다수의 클럭펄스들 중 어느 하나이며; 그리고,
    상기 n번째 스테이지에 구비된 제 1 및 제 3 인버팅 스위칭소자에 공급되는 제 1 및 제 2 제어신호는 상기 n번째 스테이지로부터 출력되는 스캔펄스에 해당하는 클럭펄스인 것을 특징으로 하는 쉬프트 레지스터.
  29. 제 19 항에 있어서,
    상기 제 3 내지 제 6 방전용전압이 모두 동일한 것을 특징으로 하는 쉬프트 레지스터.
  30. 제 2 항에 있어서,
    상기 상기 인버터회로는,
    위상차를 갖는 다수의 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 하나의 클럭펄스를 전송하는 클럭전송라인과 상기 리세트 노드간에 접속된 제 1 인버팅 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 제 2 인버팅 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101756667B1 (ko) * 2011-04-21 2017-07-11 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 표시장치
CN102629444B (zh) * 2011-08-22 2014-06-25 北京京东方光电科技有限公司 栅极集成驱动电路、移位寄存器及显示屏
KR101340197B1 (ko) * 2011-09-23 2013-12-10 하이디스 테크놀로지 주식회사 쉬프트 레지스터 및 이를 이용한 게이트 구동회로
US9136013B2 (en) * 2011-11-25 2015-09-15 Boe Technology Group Co., Ltd. Shift register, gate driver, and display device
KR101960846B1 (ko) * 2011-12-13 2019-07-16 엘지디스플레이 주식회사 게이트 쉬프트 레지스터
CN102708779B (zh) * 2012-01-13 2014-05-14 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置与显示装置
KR101394939B1 (ko) * 2012-09-07 2014-05-14 엘지디스플레이 주식회사 쉬프트 레지스터
CN102945650B (zh) * 2012-10-30 2015-04-22 合肥京东方光电科技有限公司 一种移位寄存器及阵列基板栅极驱动装置
KR102034045B1 (ko) * 2012-12-12 2019-11-08 엘지디스플레이 주식회사 쉬프트 레지스터
KR102066083B1 (ko) * 2013-01-31 2020-01-15 엘지디스플레이 주식회사 쉬프트 레지스터
TWI514356B (zh) * 2013-02-06 2015-12-21 Au Optronics Corp 顯示面板及其閘極驅動器
CN103198781B (zh) * 2013-03-01 2015-04-29 合肥京东方光电科技有限公司 移位寄存器单元、栅极驱动装置及显示装置
KR102084716B1 (ko) * 2013-03-13 2020-03-05 삼성디스플레이 주식회사 표시 패널
CN103236272B (zh) * 2013-03-29 2016-03-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置与显示装置
TWI490847B (zh) * 2013-04-26 2015-07-01 Chunghwa Picture Tubes Ltd 閘極驅動電路
KR102034060B1 (ko) * 2013-06-21 2019-10-18 엘지디스플레이 주식회사 쉬프트 레지스터
KR102028992B1 (ko) * 2013-06-27 2019-10-07 엘지디스플레이 주식회사 쉬프트 레지스터
TWI622053B (zh) * 2013-07-10 2018-04-21 半導體能源研究所股份有限公司 Semiconductor device
KR102085152B1 (ko) 2013-07-24 2020-03-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN103489483A (zh) * 2013-09-02 2014-01-01 合肥京东方光电科技有限公司 移位寄存器单元电路、移位寄存器、阵列基板及显示设备
CN104575409B (zh) * 2013-10-16 2017-08-18 瀚宇彩晶股份有限公司 液晶显示器及其双向移位暂存装置
CN104575411B (zh) * 2013-10-22 2017-07-14 瀚宇彩晶股份有限公司 液晶显示器及其双向移位暂存装置
KR101510583B1 (ko) * 2014-01-16 2015-04-08 경희대학교 산학협력단 가변 펄스폭 쉬프트 레지스터
CN103996367B (zh) * 2014-04-18 2017-01-25 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
KR20150124925A (ko) * 2014-04-29 2015-11-06 엘지디스플레이 주식회사 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치
EP3089144B1 (en) * 2015-04-29 2018-04-11 LG Display Co., Ltd. Shift register using oxide transistor and display device using the same
CN103985341B (zh) * 2014-04-30 2016-04-20 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路和显示装置
US10810920B2 (en) 2014-05-02 2020-10-20 Lg Display Co., Ltd. Shift register and display device using the same
CN104050910B (zh) * 2014-06-16 2016-08-31 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示面板
CN104157259B (zh) * 2014-09-10 2016-06-22 深圳市华星光电技术有限公司 基于igzo制程的栅极驱动电路
CN104299590B (zh) * 2014-10-30 2016-08-24 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
KR102157547B1 (ko) * 2014-11-07 2020-09-21 엘지디스플레이 주식회사 쉬프트 레지스터
CN104464605B (zh) * 2014-12-30 2017-12-08 上海中航光电子有限公司 一种移位寄存器及其驱动方法、栅极驱动电路及显示屏
CN104575425B (zh) * 2015-01-09 2017-04-12 深圳市华星光电技术有限公司 扫描驱动电路及其与非门逻辑运算电路
CN105895011B (zh) * 2015-01-26 2019-02-15 上海和辉光电有限公司 移位寄存器单元、栅极驱动电路及显示面板
CN104658498B (zh) * 2015-02-06 2017-04-19 昆山龙腾光电有限公司 移位寄存器与栅极驱动电路
KR20160103616A (ko) * 2015-02-24 2016-09-02 삼성디스플레이 주식회사 주사 구동부
US10074329B2 (en) * 2015-02-27 2018-09-11 Lg Display Co., Ltd. Shift register
CN104766586B (zh) * 2015-04-29 2017-08-29 合肥京东方光电科技有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
US20160358566A1 (en) * 2015-06-08 2016-12-08 Boe Technology Group Co., Ltd. Shift register unit and driving method thereof, gate driving circuit and display device
KR20170015817A (ko) * 2015-07-31 2017-02-09 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
CN105047168B (zh) * 2015-09-01 2018-01-09 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及显示装置
CN105096811B (zh) * 2015-09-23 2017-12-08 京东方科技集团股份有限公司 Goa单元、栅极驱动电路及显示装置
CN105096902B (zh) * 2015-09-28 2018-09-11 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN105139822B (zh) * 2015-09-30 2017-11-10 上海中航光电子有限公司 移位寄存器及其驱动方法,栅极驱动电路
CN105185349B (zh) * 2015-11-04 2018-09-11 京东方科技集团股份有限公司 一种移位寄存器、栅极集成驱动电路及显示装置
KR20170060953A (ko) * 2015-11-25 2017-06-02 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
KR20170080821A (ko) * 2015-12-30 2017-07-11 엘지디스플레이 주식회사 게이트 구동 모듈 및 게이트 인 패널
CN105609136A (zh) * 2016-01-04 2016-05-25 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN105427799B (zh) * 2016-01-05 2018-03-06 京东方科技集团股份有限公司 移位寄存单元、移位寄存器、栅极驱动电路及显示装置
CN105869562A (zh) * 2016-05-27 2016-08-17 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示面板
CN106782338B (zh) * 2017-02-24 2018-11-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106847218A (zh) * 2017-03-07 2017-06-13 合肥京东方光电科技有限公司 具有容错机制的移位寄存器及其驱动方法和栅极驱动电路
CN106683617B (en) * 2017-03-22 2021-01-01 京东方科技集团股份有限公司 Shifting register unit, array substrate and display device
KR20180136684A (ko) * 2017-06-15 2018-12-26 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치
CN108154835B (en) * 2018-01-02 2020-12-25 京东方科技集团股份有限公司 Shifting register unit, driving method thereof, grid driving circuit and display device
CN108806583B (zh) * 2018-07-05 2020-12-01 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、移位寄存器和显示装置
CN109119036B (zh) * 2018-07-26 2020-07-28 深圳市华星光电技术有限公司 液晶面板
CN108962175A (zh) * 2018-08-06 2018-12-07 深圳市华星光电技术有限公司 Goa电路
CN109192157A (zh) * 2018-09-26 2019-01-11 深圳市华星光电技术有限公司 Goa电路及显示装置
CN109272963B (zh) * 2018-11-14 2020-03-03 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009163148A (ja) 2008-01-09 2009-07-23 Toshiba Mobile Display Co Ltd 液晶表示装置及びその製造方法
US8019039B1 (en) 2010-05-10 2011-09-13 Au Optronics Corp. Shift register circuit

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859630A (en) * 1996-12-09 1999-01-12 Thomson Multimedia S.A. Bi-directional shift register
KR100917009B1 (ko) * 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
US7369111B2 (en) * 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
KR101110133B1 (ko) * 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
KR101157240B1 (ko) * 2005-04-11 2012-06-15 엘지디스플레이 주식회사 쉬프트 레지스터의 구동방법, 게이트 드라이버 및 이를구비한 표시장치
KR101107703B1 (ko) * 2005-05-26 2012-01-25 엘지디스플레이 주식회사 쉬프트 레지스터
KR101183431B1 (ko) * 2005-06-23 2012-09-14 엘지디스플레이 주식회사 게이트 드라이버
KR101157981B1 (ko) * 2005-06-30 2012-07-03 엘지디스플레이 주식회사 표시장치
KR101166819B1 (ko) * 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
TWI316219B (en) * 2005-08-11 2009-10-21 Au Optronics Corp A three-level driving shift register
US7310402B2 (en) * 2005-10-18 2007-12-18 Au Optronics Corporation Gate line drivers for active matrix displays
US7529333B2 (en) * 2005-10-27 2009-05-05 Lg Display Co., Ltd. Shift register
US7764087B2 (en) * 2006-02-01 2010-07-27 Wisconsin Alumni Research Foundation Low swing domino logic circuits
JP4912000B2 (ja) * 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912023B2 (ja) * 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
TWI349906B (en) * 2006-09-01 2011-10-01 Au Optronics Corp Shift register, shift register array circuit, and display apparatus
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
TWI390540B (zh) * 2008-03-27 2013-03-21 Au Optronics Corp 移位暫存器及其控制方法
KR101286539B1 (ko) * 2008-04-15 2013-07-17 엘지디스플레이 주식회사 쉬프트 레지스터
KR101020627B1 (ko) * 2008-12-18 2011-03-09 하이디스 테크놀로지 주식회사 액정표시장치의 구동회로
TWI407443B (zh) * 2009-03-05 2013-09-01 Au Optronics Corp 移位暫存器
JP5528084B2 (ja) * 2009-12-11 2014-06-25 三菱電機株式会社 シフトレジスタ回路
KR101308474B1 (ko) * 2010-04-19 2013-09-16 엘지디스플레이 주식회사 쉬프트 레지스터
JP5436324B2 (ja) * 2010-05-10 2014-03-05 三菱電機株式会社 シフトレジスタ回路
TWI433459B (zh) * 2010-07-08 2014-04-01 Au Optronics Corp 雙向移位暫存器
US8515001B2 (en) * 2010-12-24 2013-08-20 Lg Display Co., Ltd. Shift register
KR101756667B1 (ko) * 2011-04-21 2017-07-11 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009163148A (ja) 2008-01-09 2009-07-23 Toshiba Mobile Display Co Ltd 液晶表示装置及びその製造方法
US8019039B1 (en) 2010-05-10 2011-09-13 Au Optronics Corp. Shift register circuit

Also Published As

Publication number Publication date
CN102750898B (zh) 2015-04-08
US8867697B2 (en) 2014-10-21
US20130243150A1 (en) 2013-09-19
US20120269316A1 (en) 2012-10-25
CN102750898A (zh) 2012-10-24
KR20120119298A (ko) 2012-10-31
US8422621B2 (en) 2013-04-16

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