CN111816691B - 显示基板及其制作方法、显示装置 - Google Patents

Abstract

一种显示基板及其制作方法、显示装置。该显示基板包括：衬底基板，包括显示区以及周边区；依次排列的栅极扫描驱动电路、发光控制扫描驱动电路和第一电源线；栅极扫描驱动电路包括第一稳定电容，第一稳定电容的第一极板与栅极扫描驱动电路的输出端电连接，第一稳定电容的第二极板与第一电源线电连接；发光控制扫描驱动电路包括第二稳定电容，第二稳定电容的第一极板与发光控制扫描驱动电路的输出端电连接，第二稳定电容的第二极板与第一电源线电连接，以及第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于衬底基板的方向上第一部分与第二部分之间具有有机绝缘层。该显示基板优化了线路结构的布局，有利于实现显示面板的窄边框设计。

Description

显示基板及其制作方法、显示装置

技术领域

本公开的实施例涉及一种显示基板及其制作方法、显示装置。

背景技术

在显示技术领域，例如液晶显示面板或有机发光二极管（Organic LightEmitting Diode, OLED）显示面板的像素阵列通常包括多行栅线和与栅线交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上形成GOA（Gate driver On Array）来对栅线进行驱动。例如，可以采用包括多个级联的移位寄存器单元的GOA为像素阵列的多行栅线提供开关态电压信号（扫描信号），从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。

发明内容

本公开至少一实施例提供一种显示基板，包括：衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；设置在所述衬底基板的周边区且沿远离所述显示区的一侧依次排列的栅极扫描驱动电路、发光控制扫描驱动电路和第一电源线；所述栅极扫描驱动电路的输出端与所述显示区的至少一个数据写入晶体管电连接，所述栅极扫描驱动电路配置为输出栅极扫描信号，所述数据写入晶体管配置为响应于所述栅极扫描信号控制数据信号的写入，所述发光控制扫描驱动电路的输出端与所述显示区的至少一个发光控制晶体管电连接，所述发光控制扫描驱动电路配置为输出发光控制信号，所述发光控制晶体管配置为响应于所述发光控制信号控制发光元件发光，所述第一电源线与所述显示区的至少一个发光元件的阴极电连接；所述栅极扫描驱动电路包括第一稳定电容，所述第一稳定电容的第一极板与所述栅极扫描驱动电路的输出端电连接，所述第一稳定电容的第二极板与所述第一电源线电连接；所述发光控制扫描驱动电路包括第二稳定电容，所述第二稳定电容的第一极板与所述发光控制扫描驱动电路的输出端电连接，所述第二稳定电容的第二极板与所述第一电源线电连接，以及，所述第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

例如，在本公开至少一实施例提供的显示基板中，所述发光控制扫描驱动电路还包括：第三稳定电容和第一连接部；所述第三稳定电容的第一极板和所述第一连接部电连接，所述第三稳定电容的第二极板与所述第一电源线电连接，以及，所述第三稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

例如，在本公开至少一实施例提供的显示基板中，所述发光控制扫描驱动电路包括多个级联的发光控制移位寄存器单元，所述发光控制移位寄存器单元包括多个晶体管、多个电容和多个连接部，所述多个晶体管包括：第一晶体管，所述第一晶体管的栅极和第一时钟信号线连接以接收第一时钟信号，所述第一晶体管的第一极和第一节点连接，所述第一晶体管的第二极和输入端连接；第二晶体管，所述第二晶体管的栅极和所述第一节点连接，第二晶体管的第一极和第二节点连接，第二晶体管的第二极和所述第一时钟信号线连接以接收所述第一时钟信号；第三晶体管，所述第三晶体管的栅极和所述第一时钟信号线连接以接收所述第一时钟信号，所述第三晶体管的第一极和所述第二节点连接，所述第二控制晶体管的第二极和所述第二电源线连接以接收第二电压；第四晶体管，所述第四晶体管的栅极和第二时钟信号线连接以接收第二时钟信号，所述第四晶体管的第一极和所述第一节点连接，所述第四晶体管的第二极和第五晶体管的第二极连接；所述第五晶体管，所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和第三电源线连接以接收第三电压；第六晶体管，所述第六晶体管的第一极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第六晶体管的第二极和第三节点连接；第七晶体管，所述第七晶体管的栅极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第七晶体管的第一极和所述第三节点连接，所述第七晶体管的第二极和第四节点连接；第八晶体管，所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极和所述第四节点连接，所述第八晶体管的第二极和所述第三电源线连接以接收所述第三电压；第九晶体管，所述第九晶体管的栅极和所述第四节点连接，所述第九晶体管的第一极和所述第三电源线连接以接收所述第三电压，所述第九晶体管的第二极和输出端连接；第十晶体管，所述第十晶体管的第一极和所述第二电源线连接以接收所述第二电压，所述第十晶体管的第二极和所述输出端连接；所述多个电容包括：第一电容，所述第一电容的第二极和所述第三节点连接；第二电容，所述第二电容的第二极和所述第二时钟信号线连接以接收所述第二时钟信号；第三电容，所述第三电容的第一极和所述第四节点连接，所述第三电容的第二极和所述第三电源线连接以接收所述第三电压；所述第三稳定电容，所述第三稳定电容的第一极板和所述第一节点连接，所述第三稳定电容的第二极板和所述第一电源线电连接；所述第二稳定电容，所述第二稳定电容的第一极板和所述发光控制扫描驱动电路的输出端连接，所述第二稳定电容的第二极板和所述第一电源线电连接；所述多个连接部包括：所述第一连接部和第三连接部，所述第一连接部包括所述第一节点，所述第三连接部与所述发光控制扫描驱动电路的输出端连接。

例如，在本公开至少一实施例提供的显示基板中，所述栅极扫描驱动电路还包括第一扫描电容，所述第一稳定电容和所述第一扫描电容的比值满足如下关系式：

GH1/EH1<C24/C21<GH1/EH2

其中，C21表示所述第一扫描电容，C24表示所述第一稳定电容，GH1为所述栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间，EH1为所述发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间，EH2为所述发光控制扫描驱动电路一帧时间的无效电平的时长。

例如，在本公开至少一实施例提供的显示基板中，所述第二稳定电容与所述发光控制扫描驱动电路的第二电容的比值满足如下关系式：

GH 1/EH1<C6/C2<GH1/EH2

其中，C6表示所述第二稳定电容，C2表示所述发光控制扫描驱动电路的第二电容，GH1为所述栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间，EH1为所述发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间，EH2为所述发光控制扫描驱动电路一帧时间的无效电平的时长。

例如，在本公开至少一实施例提供的显示基板中，所述第一稳定电容和所述第一扫描电容的比值同时满足如下关系式：

GOL/GOW<C24/C21<GH1/EH2

其中，GOL/GOW为所述栅极扫描驱动电路的输出晶体管的长宽比。

例如，在本公开至少一实施例提供的显示基板中，所述发光控制扫描驱动电路包括第二电容时，所述第二稳定电容与所述发光控制扫描驱动电路的第二电容的比值满足如下关系式：

EOL/EOW<C6/C2<GH1/EH2

其中，EOW/EOL为所述发光控制扫描驱动电路的输出晶体管的长宽比。

例如，在本公开至少一实施例提供的显示基板中，所述第一稳定电容和所述第一扫描电容的比值同时满足如下关系式：

(GSW/GSL) /(GOW/GOL)<C24/C21<GH1/EH2

其中，GOW/GOL为所述栅极扫描驱动电路的输出晶体管的宽长比，GSW/GSL为所述栅极扫描驱动电路的任一开关晶体管的宽长比。

例如，在本公开至少一实施例提供的显示基板中，所述第二稳定电容与所述发光控制扫描驱动电路的第二电容的比值满足如下关系式：

(ESW/ESL) /(EOW/EOL)<C6/C2<GH1/EH2

其中， EOW/EOL为所述发光控制扫描驱动电路的输出晶体管的宽长比，ESW/ESL为所述发光控制扫描驱动电路的任一开关晶体管的宽长比。

例如，在本公开至少一实施例提供的显示基板中，所述发光控制扫描驱动电路还包括：第四稳定电容和第二连接部；所述第四稳定电容的第一极板和所述第二连接部电连接，所述第四稳定电容的第二极板与所述第一电源线电连接，以及，所述第四稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

例如，在本公开至少一实施例提供的显示基板中，所述多个电容还包括：第四稳定电容，所述第四稳定电容的第一极板和所述第二节点连接，所述第四稳定电容的第二极板和所述第一电源线电连接；所述多个连接部还包括：第二连接部，所述第二连接部包括所述第二节点。

例如，在本公开至少一实施例提供的显示基板中，所述多个晶体管还包括：第十一晶体管，所述第六晶体管的栅极和所述第十一晶体管的第二极连接，所述第一电容的第一极和所述第十一晶体管的第二极连接，所述第十一晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十一晶体管的第一极和所述第二节点连接；第十二晶体管，所述第十晶体管的栅极和第十二晶体管的第二极连接，所述第二电容的第一极和所述第十二晶体管的第二极连接，所述第十二晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十二晶体管的第一极和所述第一节点连接。

例如，在本公开至少一实施例提供的显示基板中，所述发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间大于所述栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间。

例如，在本公开至少一实施例提供的显示基板中，所述第二稳定电容的第二极板的第一部分位于第一遮挡层，所述第二稳定电容的第二极板的第二部分位于第二遮挡层，所述第一遮挡层和所述第二遮挡层依次设置于所述发光控制扫描驱动电路远离所述衬底基板的一侧；所述第一遮挡层覆盖所述发光控制扫描驱动电路中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制扫描驱动电路中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管；所述第二遮挡层还设置于所述栅极扫描驱动电路远离所述衬底基板的一侧，且所述第二遮挡层覆盖所述栅极扫描驱动电路中的至少一个晶体管。

例如，在本公开至少一实施例提供的显示基板中，所述第三稳定电容的第二极板的第一部分位于第一遮挡层，所述第三稳定电容的第二极板的第二部分位于第二遮挡层，所述发光控制扫描驱动电路还包括第四稳定电容，所述第四稳定电容的第二极板的第一部分位于所述第一遮挡层，所述第四稳定电容的第二极板的第二部分位于所述第二遮挡层，所述第一遮挡层和所述第二遮挡层依次设置于所述发光控制扫描驱动电路远离所述衬底基板的一侧；所述第一遮挡层覆盖所述发光控制扫描驱动电路中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制扫描驱动电路中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管；所述第二遮挡层还设置于所述栅极扫描驱动电路远离所述衬底基板的一侧，且所述第二遮挡层覆盖所述栅极扫描驱动电路中的至少一个晶体管。

例如，在本公开至少一实施例提供的显示基板中，所述第一遮挡层和所述第二遮挡层与所述第一电源线连接以接收第一电压。

例如，在本公开至少一实施例提供的显示基板中，对于每个所述发光控制移位寄存器单元，所述第一遮挡层覆盖所述发光控制移位寄存器单元中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制移位寄存器单元中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管。

例如，在本公开至少一实施例提供的显示基板中，所述发光控制扫描驱动电路还包括沿第一方向延伸的第二电源线或者第三扫描线，所述显示基板还包括沿所述第一方向延伸的第一电源线；所述第二电源线或者所述第三扫描线在所述衬底基板上的正投影位于所述发光控制扫描驱动电路中包括的晶体管在所述衬底基板上的正投影和所述栅极扫描驱动电路在所述衬底基板上的正投影之间；所述第一电源线在所述衬底基板上的正投影位于所述发光控制扫描驱动电路在所述衬底基板上的正投影远离所述显示区的一侧。

例如，在本公开至少一实施例提供的显示基板中，所述第二电源线、所述第三扫描线和所述第一电源线在垂直于所述衬底基板的方向上位于所述第一遮挡层远离所述第二遮挡层的一侧。

例如，在本公开至少一实施例提供的显示基板中，所述第一遮挡层在所述发光控制扫描驱动电路上的正投影靠近所述显示区一侧的边界位于所述第二电源线或者所述第三扫描线在所述衬底基板上的正投影远离所述显示区的一侧；所述第一遮挡层远离所述显示区一侧的边界在所述衬底基板上的正投影与所述第一电源线在所述衬底基板上的正投影重叠。

例如，在本公开至少一实施例提供的显示基板中，所述发光控制扫描驱动电路包括多个输出晶体管，配置为逐行输出所述发光控制信号至所述显示区的发光控制晶体管，所述第一遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影位于所述多个输出晶体管在所述衬底基板上的正投影和所述第二电源线或者所述第三扫描线在所述衬底基板上的正投影之间。

例如，在本公开至少一实施例提供的显示基板中，所述第二遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路在衬底基板上的正投影重叠；所述第二遮挡层远离所述显示区一侧的边界在所述衬底基板上的正投影与所述第一电源线在所述衬底基板上的正投影重叠。

例如，在本公开至少一实施例提供的显示基板中，所述第二遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路的输出所述栅极扫描信号的输出晶体管在所述衬底基板上的正投影重叠；或者所述第二遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路靠近所述显示区的一侧在所述衬底基板上的正投影重叠。

例如，在本公开至少一实施例提供的显示基板中，所述第二电源线提供的第二电压的绝对值大于所述第一电源线提供的第一电压的绝对值。

例如，在本公开至少一实施例提供的显示基板中，对应于每个所述发光控制移位寄存器单元，所述第一遮挡层包括多个周期性排列的第一开口，所述第二遮挡层包括多个周期性排列的第二开口，使得所述第一遮挡层和所述第二遮挡层分别覆盖所述发光控制移位寄存器单元的至少部分晶体管。

例如，在本公开至少一实施例提供的显示基板中，所述第一开口的密度范围为10%~50%，所述第二开口的密度范围为10%~50%。

例如，在本公开至少一实施例提供的显示基板中，所述第一开口和所述第二开口的形状为方形，所述第一开口和所述第二开口的尺寸范围为10μm *10μm~20μm *20μm。

例如，在本公开至少一实施例提供的显示基板中，对应于每个所述发光控制移位寄存器单元，所述第一遮挡层包括多个非周期性排列的第一开口，所述第二遮挡层包括多个非周期性排列的第二开口，使得所述第一遮挡层和所述第二遮挡层分别覆盖所述发光控制移位寄存器单元的至少部分晶体管。

例如，在本公开至少一实施例提供的显示基板中，所述第一开口的密度范围为10%~25%，所述第二开口的密度范围为10%~25%。

例如，在本公开至少一实施例提供的显示基板中，所述第一开口的尺寸大小和所述第二开口的尺寸大小与其分别对应的晶体管的面积呈正相关。

例如，在本公开至少一实施例提供的显示基板中，所述第一开口的边缘和所述第二开口的边缘在所述衬底基板上的正投影不重叠。

例如，在本公开至少一实施例提供的显示基板中，所述第一开口的边缘在所述衬底基板上的正投影和所述第二开口的边缘在所述衬底基板上的正投影交替设置。

例如，本公开至少一实施例提供的显示基板，还包括：第一平坦化层和第二平坦化层，所述第一平坦化层在垂直于所述衬底基板的方向上位于所述第一遮挡层远离所述第二遮挡层的一侧，所述第二平坦化层在垂直于所述衬底基板的方向上位于所述第一遮挡层和所述第二遮挡层之间；所述第二平坦化层为所述有机绝缘层。

例如，在本公开至少一实施例提供的显示基板中，所述第二遮挡层通过贯穿所述第二平坦化层的多个过孔与所述第一遮挡层连接；所述发光控制扫描驱动电路包括多个级联的发光控制移位寄存器单元，所述发光控制移位寄存器单元包括多个晶体管，对于每个所述发光控制移位寄存器单元，所述第一遮挡层覆盖所述发光控制移位寄存器单元中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制移位寄存器单元中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管；对应于每个所述发光控制移位寄存器单元，所述第一遮挡层包括多个周期性排列的第一开口，所述第二遮挡层包括多个周期性排列的第二开口，使得所述第一遮挡层和所述第二遮挡层分别覆盖所述发光控制移位寄存器单元的至少部分晶体管；在垂直于所述第一方向的第二方向上，所述多个过孔位于所述第一开口和所述第二开口之间。

例如，在本公开至少一实施例提供的显示基板中，所述过孔形状为圆形或方形，所述过孔的孔径范围为3μm ~5μm。

例如，本公开至少一实施例提供的显示基板，还包括支撑层，所述支撑层位于所述第二遮挡层远离所述第一遮挡层的一侧，且所述支撑层在所述衬底基板上的正投影与所述多个过孔中远离所述显示区的一列过孔的边缘在所述衬底基板上的正投影重叠。

例如，本公开至少一实施例提供的显示基板，还包括：在垂直于所述衬底基板的方向上，在所述衬底基板和所述第一遮挡层之间依次排列的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层和第四绝缘层；所述半导体层包括所述多个晶体管的有源层，所述第一导电层包括所述多个晶体管的栅极和所述多个电容的第一极，所述第二导电层包括所述多个电容的第二极，所述第三导电层包括所述多个连接部、所述第一时钟信号线、所述第二时钟信号线、所述第二电源线和所述第三电源线。

例如，在本公开至少一实施例提供的显示基板中，所述第一遮挡层和所述第二遮挡层分别与所述第三导电层之间形成多个稳定电容；所述第一遮挡层和所述第二遮挡层分别作为所述多个稳定电容的第二极板，所述多个稳定电容的第一极板为所述第三导电层。

例如，在本公开至少一实施例提供的显示基板中，所述第一遮挡层远离所述显示区的部分包括第一部分和位于所述第一平坦化层远离所述衬底基板的一侧的第二部分，所述第二遮挡层远离所述显示区的部分包括第一部分和位于所述第二平坦化层远离所述衬底基板的一侧的第二部分。

例如，在本公开至少一实施例提供的显示基板中，所述第一电源线包括所述第三导电层远离所述显示区的部分、所述第一遮挡层的第一部分和所述第二遮挡层的第一部分，且所述第三导电层远离所述显示区的部分、所述第一遮挡层的第一部分和所述第二遮挡层的第一部分直接接触。

例如，在本公开至少一实施例提供的显示基板中，所述第一遮挡层的第二部分与所述第三导电层的之间的夹角范围为20°~30°，所述第二遮挡层的第二部分与所述第三导电层之间的夹角范围为25°~40°。

例如，在本公开至少一实施例提供的显示基板中，所述第一平坦化层和所述第二平坦化层还包括设置在所述发光控制扫描驱动电路和所述栅极扫描驱动电路之间的开槽，所述第一平坦化层包括位于所述开槽远离所述显示区一侧以及覆盖所述发光控制扫描驱动电路的第一部分和覆盖所述栅极扫描驱动电路的第二部分；所述第二平坦化层包括位于所述开槽远离所述显示区一侧以及覆盖所述发光控制扫描驱动电路的第一部分和覆盖所述栅极扫描驱动电路的第二部分；所述第一遮挡层靠近所述显示区的一侧的边界在所述衬底基板上的正投影落入所述第二平坦化层的第一部分在所述衬底基板上的正投影内；所述第二平坦化层的第一部分在所述衬底基板上的正投影落入所述第一平坦化层的第一部分在所述衬底基板上的正投影内；所述第二遮挡层从所述发光控制扫描驱动电路对应的区域延伸至所述栅极扫描驱动电路对应的区域，且覆盖所述开槽。

例如，在本公开至少一实施例提供的显示基板中，覆盖所述开槽的第二遮挡层的在所述衬底基板上的正投影沿垂直于所述第一方向的第二方向的宽度B表示为如下公式：

B=A+k1*P1+k2*Q1+k3*P2+k4*Q2，P1=d1*tan(c1)，P2=d2*tan(c2)，

其中，A表示所述开槽在所述衬底基板上的正投影沿所述第二方向的宽度，P1表示所述第二遮挡层的第一坡度在所述衬底基板上的正投影的宽度，Q1表示所述第二遮挡层的第一平台在所述衬底基板上的正投影的宽度，P2表示所述第二遮挡层的第二坡度在所述衬底基板上的正投影的宽度，Q2表示所述第二遮挡层的第二平台在所述衬底基板上的正投影的宽度，d1表示所述第一平坦化层的厚度，d2表示所述第二平坦化层的厚度，c1表示所述第一平坦化层的坡度角，c2表示所述第二平坦化层的坡度角，k1、k2、k3、k4为系数，其中，1＜k1≤2，1＜k2≤2，1＜k3≤2，1＜k4≤2。

例如，在本公开至少一实施例提供的显示基板中，在所述第一遮挡层靠近所述开槽的位置处，所述第一遮挡层与所述第二遮挡层的之间的夹角范围为25°~40°。

例如，本公开至少一实施例提供的显示基板，还包括第五绝缘层和第六绝缘层，所述第五绝缘层在垂直于所述衬底基板的方向上位于所述第一遮挡层和所述第三导电层之间，所述第六绝缘层在垂直于所述衬底基板的方向上位于所述第二遮挡层和所述第三导电层之间。

例如，在本公开至少一实施例提供的显示基板中，所述第五绝缘层包括所述第一平坦化层，所述第六绝缘层包括所述第一平坦化层和所述第二平坦化层。

例如，在本公开至少一实施例提供的显示基板中，所述第一平坦化层和所述第二平坦化层的厚度范围分别为1.0μm~2.0μm。

例如，本公开至少一实施例提供的显示基板，还包括：像素界定层，包括位于所述显示区的第一部分，和位于所述第二遮挡层远离所述衬底基板的一侧的第二部分，所述像素界定层的第一部分靠近所述周边区的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路在所述衬底基板上的正投影部分重叠，所述像素界定层的第二部分在所述衬底基板上的正投影与所述第二遮挡层的第二开口在所述衬底基板上的正投影部分重叠；阴极层，位于所述像素界定层远离所述衬底基板的一侧；第一封装层，位于所述阴极层远离所述衬底基板的一侧；第二封装层，位于所述第一封装层远离所述衬底基板的一侧；和第三封装层，位于所述第二封装层远离所述衬底基板的一侧。

例如，在本公开至少一实施例提供的显示基板中，所述第一遮挡层远离所述显示区的边界和所述第三封装层远离所述显示区的边界的之间的距离范围为95μm~105μm。

例如，本公开至少一实施例提供的显示基板，还包括：触控结构，位于所述第三封装层远离所述衬底基板的一侧。

例如，在本公开至少一实施例提供的显示基板中，所述触控结构包括多条与触控驱动电极和触控感测电极分别连接的触控走线，所述触控驱动电极和所述触控感测电极部分位于所述显示区，所述第一遮挡层和所述第二遮挡层在所述衬底基板上的正投影与所述触控走线在所述衬底基板上的正投影至少部分重叠。

例如，在本公开至少一实施例提供的显示基板中，所述显示基板还包括：第一平坦化层和第二平坦化层；所述第一平坦化层和所述第二平坦化层还包括设置在所述发光控制扫描驱动电路和所述栅极扫描驱动电路之间的开槽；所述触控走线的至少部分在所述衬底基板上的正投影落入所述开槽中。

例如，在本公开至少一实施例提供的显示基板中，所述第一遮挡层还包括第三部分，所述第三部分在所述衬底基板上的正投影与所述栅极扫描驱动电路的信号线在所述衬底基板上的正投影重叠且接触，

所述栅极扫描驱动电路的信号线配置为向所述栅极扫描驱动电路提供时钟信号。

本公开至少一实施例还提供一种发光控制扫描驱动电路，包括多个级联的发光控制移位寄存器单元，对于每个发光控制移位寄存器单元，所述发光控制移位寄存器单元包括：多个晶体管、多个电容、多个连接部、第一遮挡层和第二遮挡层，所述第一遮挡层位于所述多个连接部和所述第二遮挡层之间，所述多个晶体管包括：第一晶体管，所述第一晶体管的栅极和第一时钟信号线连接以接收第一时钟信号，所述第一晶体管的第一极和第一节点连接，所述第一晶体管的第二极和输入端连接；第二晶体管，所述第二晶体管的栅极和所述第一节点连接，第二晶体管的第一极和第二节点连接，第二晶体管的第二极和所述第一时钟信号线连接以接收所述第一时钟信号；第三晶体管，所述第三晶体管的栅极和所述第一时钟信号线连接以接收所述第一时钟信号，所述第三晶体管的第一极和所述第二节点连接，所述第二控制晶体管的第二极和第二电源线连接以接收第二电压；第四晶体管，所述第四晶体管的栅极和第二时钟信号线连接以接收第二时钟信号，所述第四晶体管的第一极和所述第一节点连接，所述第四晶体管的第二极和第五晶体管的第二极连接；所述第五晶体管，所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和第三电源线连接以接收第三电压；第六晶体管，所述第六晶体管的栅极和第十一晶体管的第二极连接，所述第六晶体管的第一极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第六晶体管的第二极和第三节点连接；第七晶体管，所述第七晶体管的栅极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第七晶体管的第一极和所述第三节点连接，所述第七晶体管的第二极和第四节点连接；第八晶体管，所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极和所述第四节点连接，所述第八晶体管的第二极和所述第三电源线连接以接收所述第三电压；第九晶体管，所述第九晶体管的栅极和所述第四节点连接，所述第九晶体管的第一极和所述第三电源线连接以接收所述第三电压，所述第九晶体管的第二极和输出端连接；第十晶体管，所述第十晶体管的栅极和第十二晶体管的第二极连接，所述第十晶体管的第一极和所述第二电源线连接以接收所述第二电压，所述第十晶体管的第二极和所述输出端连接；所述第十一晶体管，所述第十一晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十一晶体管的第一极和所述第二节点连接；所述第十二晶体管，所述第十二晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十二晶体管的第一极和所述第一节点连接；所述多个电容包括：第一电容，所述第一电容的第一极和所述第十一晶体管的第二极连接，所述第一电容的第二极和所述第三节点连接；第二电容，所述第二电容的第一极和所述第十二晶体管的第二极连接，所述第二电容的第二极和所述第二时钟信号线连接以接收所述第二时钟信号；第三电容，所述第三电容的第一极和所述第四节点连接，所述第三电容的第二极和所述第三电源线连接以接收所述第三电压；第三稳定电容，所述第三稳定电容的第一极板和所述第一节点连接，所述第三稳定电容的第二极板和第一电源线电连接；第四稳定电容，所述第四稳定电容的第一极板和所述第二节点连接，所述第四稳定电容的第二极板和所述第一电源线电连接；第二稳定电容，所述第二稳定电容的第一极板和所述输出端连接，所述第二稳定电容的第二极板和所述第一电源线电连接；所述多个连接部包括：第一连接部、第二连接部和第三连接部，所述第一连接部包括所述第一节点，所述第二连接部包括所述第二节点，所述第三连接部与所述发光控制扫描驱动电路的输出端连接；所述第二稳定电容的第一极板与所述输出端电连接，所述第二稳定电容的第二极板与所述第一电源线电连接，以及，所述第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层；所述第三稳定电容的第一极板和所述第一连接部电连接，所述第三稳定电容的第二极板与所述第一电源线电连接，以及，所述第三稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层；所述第四稳定电容的第一极板和所述第二连接部电连接，所述第四稳定电容的第二极板与所述第一电源线电连接，以及，所述第四稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的显示基板。

本公开至少一实施例还提供一种的显示基板的制作方法，包括：提供所述衬底基板；在所述衬底基板上形成所述栅极扫描驱动电路、所述发光控制扫描驱动电路和第一电源线，所述栅极扫描驱动电路的输出端与所述显示区的至少一个数据写入晶体管电连接，所述数据写入晶体管配置为响应于所述栅极扫描信号控制数据信号的写入，所述发光控制扫描驱动电路的输出端与所述显示区的至少一个发光控制晶体管电连接，所述发光控制晶体管配置为响应于所述发光控制信号控制发光元件发光，所述第一电源线与所述显示区的至少一个发光元件的阴极电连接；所述栅极扫描驱动电路包括第一稳定电容，所述第一稳定电容的第一极板与所述栅极扫描驱动电路的输出端电连接，所述第一稳定电容的第二极板与所述第一电源线电连接；所述发光控制扫描驱动电路包括第二稳定电容，所述第二稳定电容的第一极板与所述发光控制扫描驱动电路的输出端电连接，所述第二稳定电容的第二极板与所述第一电源线电连接，以及，所述第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。

图1A为一种显示面板的整体电路架构示意图；

图1B为一种7T1C的像素电路的电路结构图;

图1C为一种发光控制移位寄存器单元的电路图；

图1D为图1C所示的发光控制移位寄存器单元工作时的信号时序图；

图1E为图1C中所示的发光控制移位寄存器单元在显示基板上的布局示意图；

图1F为本公开至少一实施例提供的一种栅极扫描移位寄存器单元的示意图；

图1G为本公开至少一实施例提供的一种栅极扫描移位寄存器单元在显示基板上的布局示意图；

图2A为图1C中所示的发光控制移位寄存器单元105在显示基板上的一种布局示意图；

图2B为本公开至少一实施例提供的一种第一遮挡层的示意图；

图2C为本公开至少一实施例提供的一种第二遮挡层的示意图；

图2D为图2A所示的发光控制移位寄存器单元105的斜视图；

图2E为图2D中所示的发光控制移位寄存器单元105的第二遮挡层的示意图；

图2F为图2D中所示的发光控制移位寄存器单元105的第一遮挡层的示意图；

图3A为图1C中所示的发光控制移位寄存器单元105在显示基板上的另一种布局示意图；

图3B为本公开至少一实施例提供的另一种第一遮挡层的示意图；

图3C为本公开至少一实施例提供的另一种第二遮挡层的示意图

图4为本公开至少一实施例提供的一种显示基板的截面图；

图5A为本公开至少一实施例提供的另一种显示基板的示意图；

图5B为图5A中的显示基板沿A-A`和B-B`方向的截面图；

图5C为本公开至少一实施例提供的一种发光控制移位寄存器单元的示意图；

图5D为本公开至少一实施例提供的一种栅极扫描移位寄存器单元的示意图；

图5E为本公开至少一实施例提供的一种发光控制移位寄存器单元和像素电路的连接关系图；

图6为本公开至少一实施例提供的另一种显示基板的截面图；

图7为本公开至少一实施例提供的一种发光控制扫描驱动电路的示意图；

图8为本公开至少一实施例提供的一种显示装置的示意图；

图9为本公开至少一实施例提供的一种显示基板的制作方法的流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。

图1A为一种显示面板的整体电路架构的示意图。例如，如图1A所示，101表示显示面板的整体外框线；显示面板包括显示区（即像素阵列区）102以及位于显示区102周边的周边区106，该显示区包括阵列排布的像素单元103；该周边区106包括扫描驱动移位寄存器单元104，多个级联的扫描驱动移位寄存器单元104组成栅极扫描驱动电路（Gate GOA），用于向显示面板101的显示区102中的阵列排布的像素单元103提供例如逐行移位的栅极扫描信号；该周边区106还包括发光控制移位寄存器单元105，多个级联的发光控制移位寄存器单元105组成发光控制扫描驱动电路（EM GOA），用于向显示面板101的显示区102中的阵列排布的像素单元103提供例如逐行移位的发光控制信号，即是用于输出发光控制信号的栅极扫描驱动电路。

如图1A所示，与数据驱动芯片IC连接的数据线DL1-DLN（N为大于1的整数）纵向穿过显示区102，以为阵列排布的像素单元103提供数据信号；与扫描驱动移位寄存器单元104和发光控制移位寄存器单元105连接的栅线GL1-GLM（M为大于1的整数）横穿显示区102，以为阵列排布的像素单元103提供栅极扫描信号和发光控制信号。例如，各个像素单元103可以包括本领域内的具有7T1C、7T2C、8T2C或4T1C等电路结构的像素电路和发光元件，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号和发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。该发光元件例如可以为有机发光二极管（OLED）或量子点发光二极管（QLED）。

图1B为一种7T1C的像素电路的电路结构图。如图1D所示，该像素电路包括驱动晶体管M1、数据写入晶体管M2、补偿晶体管M3、存储电容Cst、发光控制晶体管M4/M5和复位晶体管M6/M7，还包括驱动节点S1、数据写入节点S2、补偿节点S3和发光控制节点S4。例如，数据写入晶体管M2的栅极与栅线GLm（m为大于0小于等于M的整数）连接，以接收栅极扫描驱动电路提供的栅极扫描信号；发光控制晶体管M4/M5的栅极分别于发光控制信号线EM1和EM2（例如，该发光控制信号线为栅线）连接，以接收发光控制扫描驱动电路提供的发光控制信号，以驱动发光元件LE发光。该像素电路的具体连接关系和工作原理可参考本领域的设计，在此不再赘述。

图1C为一种发光控制移位寄存器单元的电路结构图。图1D为图1C所示的发光控制移位寄存器单元工作时的信号时序图。下面结合图1C和图1D对该发光控制移位寄存器单元的工作过程进行简要地介绍。

如图1C所示，该发光控制移位寄存器单元105包括12个晶体管（第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、输出晶体管T9（也叫作第九晶体管）、第十晶体管T10（也叫输出晶体管）、第十一晶体管T11和第十二晶体管T12以及3个电容（第一电容C1、第二电容C2和第三电容C3）。例如，当多个发光控制移位寄存器单元105级联时，第一级发光控制移位寄存器单元105中的第一晶体管T1的第二极和输入端EI连接，输入端EI被配置为与触发信号线ESTV连接以接收触发信号作为输入信号，而其它各级发光控制移位寄存器单元105中的第一晶体管T1的第二极和上一级发光控制移位寄存器单元105的输出端电连接，以接收上一级发光控制移位寄存器单元105的输出端EOUT输出的输出信号作为输入信号，由此实现移位输出，以向显示面板101的显示区102中的阵列排布的像素单元103提供例如逐行移位的发光控制信号。

另外，如图1C和图1D所示，该发光控制移位寄存器单元还包括第一时钟信号端CK和第二时钟信号端CB，ECK表示第一时钟信号线，ECB表示第二时钟信号线，例如，第一时钟信号端CK和第一时钟信号线ECK或第二时钟信号线ECB连接以接收第一时钟信号。例如，当第一时钟信号端CK和第一时钟信号线ECK连接时，第一时钟信号线ECK提供第一时钟信号，当第一时钟信号端CK和第二时钟信号线ECB连接时，第二时钟信号线ECB提供第一时钟信号；具体视实际情况而定，本公开的实施例对此不作限制。类似地，第二时钟信号端CB和第二时钟信号线ECB或第一时钟信号线ECK连接以接收第二时钟信号。下面以第一时钟信号端CK和第一时钟信号线ECK连接以接收第一时钟信号，第二时钟信号端CB和第二时钟信号线ECB连接以接收第二时钟信号为例进行介绍，本公开的实施例对此不作限制。例如，第一时钟信号以及第二时钟信号可以采用占空比大于50%的脉冲信号，并且二者例如相差半个周期；VGL表示第二电源线以及第二电源线提供的第二电压，VGH表示第三电源线以及第三电源线提供的第三电压，且第三电压大于第二电压；例如，第三电压为直流高电平，第二电压为直流低电平；N1、N2、N3以及N4分别表示电路示意图中的第一节点、第二节点、第三节点以及第四节点。

如图1C和图1D所示，第一晶体管T1的栅极和第一时钟信号端CK（第一时钟信号端CK和第一时钟信号线ECK连接）连接以接收第一时钟信号，第一晶体管T1的第二极和输入端EI连接，第一晶体管T1的第一极和第一节点N1连接。例如，当该发光控制移位寄存器单元为第一级发光控制移位寄存器单元时，输入端EI与触发信号线ESTV连接以接收触发信号，当该发光控制移位寄存器单元为除第一级发光控制移位寄存器单元以外的其他各级发光控制移位寄存器单元时，输入端EI与其上一级发光控制移位寄存器单元的输出端EOUT连接。

第二晶体管T2的栅极和第一节点N1连接，第二晶体管T2的第一极和第二节点N2连接，第二晶体管T2的第二极和第一时钟信号端CK连接以接收第一时钟信号。

第三晶体管T3的栅极和第一时钟信号端CK连接以接收第一时钟信号，第三晶体管T3的第一极和第二节点N2连接，第三晶体管T3的第二极和第二电源线VGL连接以接收第二电压。

第四晶体管T4的栅极和第二时钟信号端CB（例如，第二时钟信号端CB与第二时钟信号线ECB连接）连接以接收第二时钟信号，第四晶体管T4的第一极和第一节点N1连接，第四晶体管T4的第二极和第五晶体管T5的第二极连接。

第五晶体管T5的栅极和第二节点N2连接，第五晶体管T5的第一极和第三电源线VGH连接以接收第三电压。

第六晶体管T6的栅极和第十一晶体管T11的第二极连接，第六晶体管T6的第一极和第二时钟信号端CB连接以接收第二时钟信号，第六晶体管T6的第二极和第三节点N3连接。

第一电容C1的第一极和第十一晶体管T11的第二极连接，第一电容C2的第二极和第三节点N3连接。

第七晶体管T7的栅极和第二时钟信号端CB连接以接收第二时钟信号，第七晶体管T7的第一极和第三节点N3连接，第七晶体管T7的第二极和第四节点N4连接。

第八晶体管T8的栅极和第一节点N1连接，第八晶体管T8的第一极和第四节点N4连接，第八晶体管T8的第二极和第三电源线VGH连接以接收第三电压。

输出晶体管T9的栅极和第四节点N4连接，输出晶体管T9的第一极和第三电源线VGH连接以接收第三电压，输出晶体管T9的第二极和输出端EOUT连接。

第三电容C3的第一极和第四节点N4连接，第三电容C3的第二极和第三电源线VGH连接以接收第三电压。

第十晶体管T10的栅极和第十二晶体管T12的第二极连接，第十晶体管T10的第一极和第二电源线VGL连接以接收第二电压，第十晶体管T10的第二极和输出端EOUT连接。

第二电容C2的第一极和第十二晶体管T12的第二极连接，第二电容C2的第二极和第二时钟信号端CB连接以接收第二时钟信号。

第十一晶体管T11的栅极和第二电源线VGL连接以接收第二电压，第十一晶体管T11的第一极和第二节点N2连接。

第十二晶体管T12的栅极和第二电源线VGL连接以接收第二电压，第十二晶体管T12的第一极和第一节点N1连接。

图1C中所示的发光控制移位寄存器单元105中的晶体管均是以P型晶体管为例进行说明的，即各个晶体管在栅极接入低电平（导通电平）时导通，而在接入高电平（截止电平）时截止。此时，晶体管的第一极可以是源极，晶体管的第二极可以是漏极。

该发光控制移位寄存器单元包括但不限于图1C的配置方式，例如，发光控制移位寄存器单元105中可以不包括T11和T12，也可以在N3或N4节点位置设置同T11或T12类似功能的晶体管，各个晶体管也可以采用N型晶体管或混合采用P型晶体管和N型晶体管，只需同时将选定类型的晶体管的端口极性按照本公开的实施例中的相应晶体管的端口极性进行连接即可。

需要说明的是，该发光控制移位寄存器单元中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，这里均以薄膜晶体管为例进行说明，例如该晶体管的有源层（沟道区）采用半导体材料，例如，多晶硅（例如低温多晶硅或高温多晶硅）、非晶硅、氧化铟镓锡（IGZO）等，而栅极、源极、漏极等则采用金属材料，例如金属铝或铝合金。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，在本公开的实施例中，电容的电极可以采用金属电极或其中一个电极采用半导体材料（例如掺杂的多晶硅）。

图1D为图1C所示的发光控制移位寄存器单元105工作时的信号时序图。下面结合图1C和图1D对该发光控制移位寄存器单元的工作过程进行详细地介绍。例如，以第一级发光控制移位寄存器单元105的工作原理进行说明，其余各级发光控制移位寄存器单元105的工作原理与其类似，不再赘述。如图1D所示，该发光控制移位寄存器单元105的工作过程包括6个阶段，分别为第一阶段P1、第二阶段P2、第三阶段P3、第四阶段P4、第五阶段P5以及第六阶段P6，图1D示出了每个阶段中各个信号的时序波形。

在第一阶段P1，如图1D所示，第一时钟信号线ECK提供低电平，因此，与第一时钟信号线ECK连接的第一时钟信号端CK接收低电平的第一时钟信号，第一晶体管T1和第三晶体管T3被导通，导通的第一晶体管T1将高电平的触发信号ESTV传输至第一节点N1，从而使得第一节点N1的电平变为高电平，所以第二晶体管T2、第八晶体管T8以及第十晶体管T10被截止。另外，导通的第三晶体管T3将低电平的第二电压传输至第二节点N2，从而使得第二节点N2的电平变为低电平，所以第五晶体管T5和第六晶体管T6被导通。由于第二时钟信号线ECB提供高电平，因此，与第二时钟信号线ECB连接的第二时钟信号端CB接收的第二时钟信号为高电平，所以第四晶体管T4和第七晶体管T7被截止。另外，由于第三电容C3的存储作用，第四节点N4的电平可以保持高电平，从而使得输出晶体管T9被截止。在第一阶段P1中，由于输出晶体管T9以及第十晶体管T10均被截止，该发光控制移位寄存器单元105的输出端EOUT_1输出的输出信号保持之前的低电平。

在第二阶段P2，如图1D所示，第二时钟信号线ECB提供低电平的第二时钟信号至第二时钟信号端CB，所以第四晶体管T4和第七晶体管T7被导通。由于第一时钟信号线ECK提供高电平的第一时钟信号至第一时钟信号端，所以第一晶体管T1和第三晶体管T3被截止。由于第一电容C1的存储作用，第二节点N2可以继续保持上一阶段的低电平，所以第五晶体管T5以及第六晶体管T6被导通。高电平的第三电压VGH通过导通的第五晶体管T5以及第四晶体管T4传输至第一节点N1，从而使得第一节点N1的电平继续保持上一阶段的高电平，所以第二晶体管T2、第八晶体管T8以及第十晶体管T10被截止。另外，低电平的第二时钟信号通过导通的第六晶体管T6以及第七晶体管T7被传输至第四节点N4，从而使得第四节点N4的电平变为低电平，所以输出晶体管T9被导通，导通的输出晶体管T9将高电平的第三电压VGH输出，所以该发光控制移位寄存器单元105的输出端EOUT_1在第二阶段P2输出的输出信号为高电平。

在第三阶段P3，如图1D所示，第一时钟信号线ECK提供低电平的第一时钟信号至第一时钟信号端CK，所以第一晶体管T1以及第三晶体管T3被导通。第二时钟信号线ECB提供高电平的第二时钟信号至第二时钟信号端CB，所以第四晶体管T4以及第七晶体管T7被截止。由于第三电容C3的存储作用，所以第四节点N4的电平可以保持上一阶段的低电平，从而使得输出晶体管T9保持导通状态，导通的输出晶体管T9将高电平的第三电压VGH输出，所以该发光控制移位寄存器单元105的输出端EOUT_1在第三阶段P3输出的输出信号仍然为高电平。同时，在此阶段，第二级发光控制移位寄存器单元105的输出端EOUT_2输出高电平（具体描述可参考上述第二阶段P2中第一级发光控制移位寄存器单元105的工作过程）。

在第四阶段P4，如图1D所示，第一时钟信号线ECK提供高电平的第一时钟信号至第一时钟信号端CK，所以第一晶体管T1以及第三晶体管T3被截止。第二时钟信号线ECB提供低电平的第二时钟信号至第二时钟信号端CB，所以第四晶体管T4以及第七晶体管T7被导通。由于第二电容C2的存储作用，所以第一节点N1的电平保持上一阶段的高电平，从而使得第二晶体管T2、第八晶体管T8以及第十晶体管T10被截止。由于第一电容C1的存储作用，第二节点N2继续保持上一阶段的低电平，从而使得第五晶体管T5以及第六晶体管T6被导通。另外，低电平的第二时钟信号通过导通的第六晶体管T6以及第七晶体管T7被传输至第四节点N4，从而使得第四节点N4的电平变为低电平，所以输出晶体管T9被导通，导通的输出晶体管T9将高电平的第三电压VGH输出，所以该发光控制移位寄存器单元105的输出端EOUT_1在第四阶段P4输出的输出信号仍然为高电平。同时，在此阶段，第二级发光控制移位寄存器单元105的输出端EOUT_2输出高电平（具体描述可参考上述第三阶段P3中第一级发光控制移位寄存器单元105的工作过程）。

在第五阶段P5，如图1D所示，第一时钟信号线ECK提供低电平的第一时钟信号至第一时钟信号端CK，所以第一晶体管T1以及第三晶体管T3被导通。第二时钟信号线ECB提供高电平的第二时钟信号至第二时钟信号端CB，所以第四晶体管T4以及第七晶体管T7被截止。导通的第一晶体管T1将低电平的触发信号ESTV传输至第一节点N1，从而使得第一节点N1的电平变为低电平。

例如，在第五阶段P5，第一时钟信号的低电平的电压为-6V，触发信号ESTV的低电平的电压为-6V，第一晶体管T1的阈值电压Vth为-1.5V。由于第一晶体管T1为P型晶体管，为了使得第一晶体管T1导通，需要使得第一晶体管T1栅极和源极的电压Vgs小于第一晶体管T1的阈值电压Vth，因此，当第一节点N1被充电至-4.5V时第一晶体管T1截止，此时停止对第一节点N1充电，即，在此阶段第一节点N1的低电平的电压为-4.5V，所以第二晶体管T2、第八晶体管T8以及第十晶体管T10被导通。导通的第二晶体管T2将低电平的第一时钟信号传输至第二节点N2，从而可以进一步拉低第二节点N2的电平，所以第二节点N2继续保持上一阶段的低电平，从而使得第五晶体管T5以及第六晶体管T6被导通。另外，导通的第八晶体管T8将高电平的第三电压VGH传输至第四节点N4，从而使得第四节点N4的电平变为高电平，所以输出晶体管T9被截止。导通的第十晶体管T10响应于第一节点N1的低电平（例如，-4.5V），将低电平的第二电压VGL（例如，-6V）输出，同理，第十晶体管T10的阈值电压Vth为-1.5V，为了使得第十晶体管T10导通，需要使得第十晶体管T10栅极和源极的电压Vgs小于第十晶体管T10的阈值电压Vth，因此，当输出端EOUT_1输出的电压为-3V时第十晶体管T10截止，即，在此阶段输出端EOUT_1的低电平的电压为-3V，所以该第一级发光控制移位寄存器单元105的输出端EOUT_1在第五阶段P5输出的输出信号变为第一低电平（例如，-3V）。同时，在此阶段，第二级发光控制移位寄存器单元105的输出端EOUT_2输出高电平（具体描述可参考上述第四阶段P4中第一级发光控制移位寄存器单元105的工作过程）。

在第六阶段P6，如图1D所示，第一时钟信号线ECK提供高电平的第一时钟信号至第一时钟信号端CK，第二时钟信号线ECB提供低电平的第二时钟信号至第二时钟信号端CB，所以第四晶体管T4以及第七晶体管T7被导通。由于第二时钟信号由第五阶段P5的高电平变为低电平，例如，变化量为∆t（例如，大于6V），根据第二电容C2的自举效应，第一节点N1的电平由第五阶段P5的低电平（例如，-4.5V）变为一个更低的低电平（例如，-4.5V-∆t），从而，第二晶体管T2和第十晶体管T10在第一节点N1的低电平（例如，-4.5V-∆t）的控制下导通，根据上面所述的第十晶体管T10的导通特性，低电平的第二电压VGL（例如，-6V）可完全输出至输出端EOUT_1。例如，在该第六阶段P6，该输出端EOUT_1输出的电压为第二低电平（例如，-6V）。同时，在此阶段，第二级发光控制移位寄存器单元105的输出端EOUT_2输出低电平（例如，-3V，具体描述可参考上述第五阶段P5中第一级发光控制移位寄存器单元105的工作过程）。

需要注意的是，在上述各个阶段，由于第二电源线VGL一直提供低电平，因此，第十一晶体管T11和第十二晶体管T12一直导通，从而可以避免与第六晶体管T6连接的第二时钟信号端CB提供的第二时钟信号和与第十晶体管连接的输出端EOUT的输出信号分别对第二节点N2和第一节点N1的电平的影响，从而可以保证电路的稳定性。

图1F为本公开至少一实施例提供的一种栅极扫描移位寄存器单元的示意图。例如，如图1F所示，该栅极扫描移位寄存器单元104包括8个晶体管（输入晶体管T21、第一控制晶体管T22、第二控制晶体管T23、输出控制晶体管T24、栅极输出晶体管T25、第一降噪晶体管T26、第二降噪晶体管T27以及稳压晶体管T28）以及2个电容（第一扫描电容C21和第二扫描电容C22）。例如，当多个栅极扫描移位寄存器单元104级联时，第一级栅极扫描移位寄存器单元104中的输入晶体管T1的第一极和输入端IN连接，输入端IN被配置为与触发信号线GSTV连接以接收触发信号作为输入信号，而其它各级栅极扫描移位寄存器单元104中的输入晶体管T1的第一极和上一级栅极扫描移位寄存器单元104的输出端电连接，以接收上一级栅极扫描移位寄存器单元104的输出端GOUT输出的输出信号作为输入信号，由此实现移位输出，以用于对有源显示区的像素单元的阵列进行例如逐行扫描。

如图1F所示，输入晶体管T21的栅极和第一子时钟信号线GCK连接，输入晶体管T1的第二极和输入端IN连接，输入晶体管T1的第一极和第一扫描节点N21连接。

第一控制晶体管T22的栅极和第一扫描节点N21连接，第一控制晶体管T22的第二极和第一子时钟信号线GCK连接，第一控制晶体管T22的第一极和第二扫描节点N22连接。

第二控制晶体管T23的栅极和第一子时钟信号线GCK连接，第二控制晶体管的第二极和第二电源线VGL连接，第二控制晶体管T23的第一极和第二扫描节点N22连接。

输出控制晶体管T24的栅极和第二扫描节点N22连接，输出控制晶体管T24的第一极和第三电源线VGH连接，输出控制晶体管T24的第二极和输出端GOUT连接。

第一扫描电容C21的第一极和第二扫描节点N22连接，第一扫描电容C21的第二极和第三电源线VGH连接。

栅极输出晶体管T25的栅极和第三扫描节点N23连接，输出晶体管T5的第一极和第二时钟子信号线GCB连接，栅极输出晶体管T25的第二极和输出端GOUT连接。

第二扫描电容C22的第一极和第三扫描节点N23连接，第二扫描电容C2的第二极和输出端GOUT连接。

第一降噪晶体管T26的栅极和第二扫描节点N2连接，第一降噪晶体管T26的第一极和第三电源线VGH连接，第一降噪晶体管T26的第二极和第二降噪晶体管T7的第二极连接。

第二降噪晶体管T27的栅极和第二时钟信号第二子时钟信号线GCB连接，第二降噪晶体管T27的第一极和第一扫描节点N21连接。

稳压晶体管T28的栅极和第二电源线VGL连接，稳压晶体管T28的第二极和第一扫描节点N21连接，稳压晶体管T28的第一极和第三扫描节点N3连接。

图1F中所示的栅极扫描移位寄存器单元104中的晶体管均是以P型晶体管为例进行说明的，即各个晶体管在栅极接入低电平时导通（导通电平），而在接入高电平时截止（截止电平）。此时，晶体管的第一极可以是源极，晶体管的第二极可以是漏极。

该栅极扫描移位寄存器单元包括但不限于图1F的配置方式，例如，栅极扫描移位寄存器单元104中的电容C22可连接到第二扫描节点N2和第二时钟子信号线GCB之间，N22节点也可以设置如稳压晶体管T28等类似功能的晶体管，各个晶体管也可以采用N型晶体管或混合采用P型晶体管和N型晶体管，只需同时将选定类型的晶体管的端口极性按照本公开的实施例中的相应晶体管的端口极性进行连接即可。

需要注意的是，该栅极扫描移位寄存器单元的工作原理可参考本领域的介绍，在此不在赘述。

例如，栅极扫描驱动电路输出的栅极扫描信号只在一帧的较短时间内保持为有效电平（例如，低电平），以输出至像素电路中的数据写入晶体管M2的栅极（例如，信号端GLm）以控制数据信号的写入，即，该栅极扫描驱动电路在一帧中该像素应写入数据信号的时间段内输出有效信号，而EM GOA输出的发光控制信号在一帧的较长时间内保持为有效电平（例如，低电平），以输出至像素电路中的发光控制晶体管M4/M5的发光控制信号端EM1/EM2，以在一帧中较长的时间段内控制像素进行发光。

发明人注意到，电路结构中的晶体管受到光照等影响时会产生漏电流，而且对EMGOA这种需要长时间保持输出有效信号的电路中漏电流的不利影响更加严重。因此，如何设计一种新型驱动电路结构以适应栅极扫描驱动电路和EM GOA不同的输出信号需求，即不同的防止TFT漏电的要求，成为当前亟需解决的问题。

本公开至少一实施例提供一种显示基板，包括：衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；设置在衬底基板的周边区且沿远离显示区的一侧依次排列的栅极扫描驱动电路、发光控制扫描驱动电路和第一电源线；栅极扫描驱动电路的输出端与显示区的至少一个数据写入晶体管电连接，数据写入晶体管配置为响应于栅极扫描信号控制数据信号的写入，发光控制扫描驱动电路的输出端与显示区的至少一个发光控制晶体管电连接，发光控制晶体管配置为响应于发光控制信号控制发光元件发光，第一电源线与所述显示区的至少一个发光元件的阴极电连接；栅极扫描驱动电路包括第一稳定电容，第一稳定电容的第一极板与栅极扫描驱动电路的输出端电连接，第一稳定电容的第二极板与第一电源线电连接；发光控制扫描驱动电路包括第二稳定电容，第二稳定电容的第一极板与发光控制扫描驱动电路的输出端电连接，第二稳定电容的第二极板与第一电源线电连接，以及，第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于衬底基板的方向上第一部分与第二部分之间具有有机绝缘层。

本公开至少一实施例还提供一种对应于上述显示基板的显示装置和显示基板的制作方法。

本公开上述实施例提供的显示基板可以对发光控制扫描驱动电路中不同位置的晶体管进行不同程度的遮挡，从而可以有效地防止漏电流的产生，提高显示面板的显示质量。同时考虑EM GOA需要长时间保持输出有效信号，而Gate GOA输出驱动像素电路的数据写入晶体管打开的有效信号时间较短，采用上述实施例的第一稳定电容和第二稳定电容的不同结构设计，可以有效提升EM GOA的驱动能力。

下面结合附图对本公开的实施例及其一些示例进行详细说明。

本公开至少一实施例提供一种显示基板。图1E为图1C中所示的发光控制移位寄存器单元在显示基板上的布局示意图；图2A为图1C中所示的发光控制移位寄存器单元105在显示基板上的一种布局示意图；图2B为本公开至少一实施例提供的一种第一遮挡层的示意图；图2C为本公开至少一实施例提供的一种第二遮挡层的示意图；图3A为图1C中所示的发光控制移位寄存器单元105在显示基板上的另一种布局示意图；图3B为本公开至少一实施例提供的另一种第一遮挡层的示意图；图3C为本公开至少一实施例提供的另一种第二遮挡层的示意图。下面结合图1E至图3C对本公开至少一实施例提供的显示基板进行详细地介绍。

例如，如图1A和图2A所示，该显示基板1包括：衬底基板10和设置在衬底基板10上的栅极扫描驱动电路4和发光控制扫描驱动电路5。

例如，如图1A所示，衬底基板10包括显示区102（例如，显示区102也可以称作像素阵列区）和位于像素阵列区至少一侧的周边区106，例如，上述栅极扫描驱动电路和发光控制扫描驱动电路位于衬底基板10的周边区106且沿远离显示区102的一侧依次排列，例如位于衬底基板10的一侧（如图1A所示，位于显示区102与衬底基板10的侧边之间），例如，如图1A所示，位于显示区102的左侧，当然也可以位于显示区102的右侧或左右双侧，本公开的实施例对此不作限制。例如，如图1A所示，栅极扫描驱动电路4位于发光控制扫描驱动电路5和显示区102之间。

例如，发光控制扫描驱动电路5输出的发光控制信号的有效电平的持续时间大于栅极扫描驱动电路4输出的栅极扫描信号的有效电平的持续时间。例如，栅极扫描驱动电路4的输出端GOUT与显示区102的至少一个数据写入晶体管（如图1B中所示的M2）连接，数据写入晶体管M2配置为响应于栅极扫描信号GLm控制数据信号Vdata的写入。例如，发光控制扫描驱动电路5的输出端EOUT（例如，输出端E021和输出端E022）与显示区102的至少一个发光控制晶体管（如图1B中所示的M4或M5）连接，发光控制晶体管M4/M5配置为响应于发光控制信号EM1/EM2控制发光元件LE发光。具体介绍可参考上述图1B的描述，在此不再赘述。

例如，如图2A所示，发光控制扫描驱动电路5的发光控制移位寄存器单元105的输出端E021和输出端E022通过横穿栅极扫描驱动电路4中的栅极扫描移位寄存器单元104的走线与显示区102的发光控制晶体管连接。具体的，输出端E021和输出端E022包括发光控制移位寄存器单元105中与输出晶体管T9的第二极或者与输出晶体管T10的第二极连接的第二导电层图案或者第三导电层图案。

例如，发光控制扫描驱动电路5包括多个级联的发光控制移位寄存器单元105，需要注意的是，图1E和图2A仅示出了1个发光控制移位寄存器单元105，该发光控制扫描驱动电路5中的其余各个发光控制移位寄存器单元105的结构与图2A和图1E类似，不再赘述。

例如，如图5D所示，栅极扫描驱动电路包括第一稳定电容C24，第一稳定电容C24的第一极板C241与栅极扫描驱动电路4的输出端GOUT电连接，第一稳定电容C24的第二极板C242与第一电源线VSS电连接。具体的，栅极扫描驱动电路4的输出端GOUT包括栅极扫描驱动电路中与栅极输出晶体管T25的第二极或者与输出控制晶体管T24的第二极连接的第二导电层图案或者第三导电层图案。例如，第一极板指的是位于周边区的独立完整的图案，可以和显示区的信号线通过换层或者过孔电连接/或者限定两个极板与发光元件的阳极不交叠（与小尺寸周边阴极图案不同）。

如图5C和图5B所示，发光控制扫描驱动电路5包括第二稳定电容C6，第二稳定电容C6的第一极板C61与发光控制扫描驱动电路5的输出端EOUT电连接，第二稳定电容C6的第二极板C62与第一电源线VSS电连接，以及，第二稳定电容C6的第二极板C62包括第一部分C621和第二部分C622，在沿垂直于衬底基板10的方向上第一部分C621与第二部分C622之间具有有机绝缘层（例如，如图5B所示的第二平坦化层PLN2）。

例如，如图5C所示，发光控制扫描驱动电路5还包括：第三稳定电容C4、第四稳定电容C5、第一连接部E1（如图1E和图5B所示）和第二连接部E2（如图1E和图5B所示）。例如，第一连接部E1包括第一节点N1，第二连接部E2包括第二节点N2。

例如，如图5B和图5C所示，第三稳定电容C4的第一极板C41和第一连接部E1（即第一节点N1）连接，第三稳定电容C4的第二极板C42与第一电源线VSS电连接，以及，第三稳定电容C4的第二极板C42包括第一部分C421和第二部分C422，在沿垂直于衬底基板10的方向上第一部分C421与第二部分C422之间具有有机绝缘层（例如，如图5B所示的第二平坦化层PLN2）。

例如，第四稳定电容C5的第一极板C51和第二连接部E2（即第二节点N2）连接，第四稳定电容C5的第二极板C52与第一电源线VSS电连接，以及，第四稳定电容C5的第二极板C52包括第一部分C521和第二部分C522，在沿垂直于衬底基板10的方向上第一部分C521与第二部分C522之间具有有机绝缘层（例如，如图5B所示的第二平坦化层PLN2）。

例如，关于发光控制扫描驱动电路5的移位寄存器单元105的详细结构可参考图5C的介绍，在此不再赘述。

例如，如图2A所示，该显示基板1还包括在发光控制扫描驱动电路5（即发光控制移位寄存器单元105）远离衬底基板10的一侧依次设置的第一遮挡层21和第二遮挡层22。例如，第一遮挡层21由图2A中的实线框表示，第二遮挡层22由图2A中所示的虚线框表示，以下实施例与此相同，不再赘述。例如，第一遮挡层21和第二遮挡层22与第一电源线VSS连接以接收第一电压。

图2D为图2A所示的发光控制移位寄存器单元105的斜视图；图2E为图2D中所示的发光控制移位寄存器单元105的第二遮挡层的示意图；图2F为图2D中所示的发光控制移位寄存器单元105的第一遮挡层的示意图。例如，如图2D所示，第一遮挡层21位于发光控制移位寄存器单元105和第二遮挡层22之间。

例如，如图5B和图1E所示，第二稳定电容C6（其第二极板包括C621和C622）位于（即形成在）第一遮挡层21和第二遮挡层22与第三连接部E3之间，具体的，第三连接部E3包括与发光控制移位寄存器单元105的输出端E021和E022连接的第三导电层图案。第三稳定电容C4（其第二极板包括C421和C422）位于第一遮挡层21和第二遮挡层22与第一连接部E1之间，具体的，第一连接部E1包括与发光控制移位寄存器单元105的第一节点N1连接的第三导电层图案，第四稳定电容C5（其第二极板包括C651和C652）位于第一遮挡层21和第二遮挡层52与第二连接部E2之间, 具体的，第二连接部E2包括与发光控制移位寄存器单元105的第二节点N2连接的第三导电层图案。例如，如图5B所示，第二稳定电容C6的第一部分C621为第一遮挡层21的一部分，第二稳定电容C6的第二部分C622为第二遮挡层22的一部分。第三稳定电容C4的第一部分C421为第一遮挡层21的一部分，第三稳定电容C4的第二部分C422为第二遮挡层22的一部分。第四稳定电容C5的第一部分C521为第一遮挡层21的一部分，第四稳定电容C5的第二部分C522为第二遮挡层22的一部分。也即，第二稳定电容C6包括第三连接部E3分别与第一遮挡层21和第二遮挡层22分别形成的电容，第三稳定电容C4包括第一连接部E1分别与第一遮挡层21和第二遮挡层22分别形成的电容，第四稳定电容C5包括第二连接部E2分别与第一遮挡层21和第二遮挡层22分别形成的电容，本公开的实施例对此不作限制。

例如，第一遮挡层21覆盖发光控制扫描驱动电路5中的至少一个晶体管，第二遮挡层22覆盖发光控制扫描驱动电路5中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管。

例如，“覆盖”表示二者在衬底基板上的正投影至少部分重叠，即，第一遮挡层21和发光控制扫描驱动电路5中的至少一个晶体管在衬底基板上的正投影至少部分重叠，第二遮挡层22和发光控制扫描驱动电路5中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管在衬底基板上的正投影至少部分重叠。

例如，如图2A所示，第二遮挡层22还位于栅极扫描驱动电路4远离衬底基板10的一侧，且第二遮挡层22覆盖栅极扫描驱动电路4中的至少一个晶体管，即第二遮挡层22和栅极扫描驱动电路4中的至少一个晶体管在衬底基板上的正投影至少部分重叠。例如，如图2A所示，第二遮挡层22覆盖栅极扫描移位寄存器单元104中除第一控制晶体管T21之外的其余各个晶体管。本公开的实施例对此不作限制。

例如，栅极扫描驱动电路4中栅极扫描移位寄存器单元104中的排布方式如图1G所示，当然还可以采用其他布局方式，本公开的实施例对此不作限制。

例如，如图2A所示，以一个发光控制移位寄存器单元105为例，第一遮挡层21覆盖发光控制移位寄存器单元105中的至少一个晶体管（例如，覆盖晶体管T1、T3、T4、T11），第二遮挡层22覆盖发光控制移位寄存器单元105中的除至少一个晶体管（例如，上述晶体管T1、T3、T4、T11）外的多个晶体管中的至少一个晶体管（例如，覆盖晶体管T2、T3、T6、T11、T12）。

因此，本公开上述实施例提供的显示基板可以对发光控制扫描驱动电路5中不同位置的晶体管进行不同程度的遮挡，从而可以有效地防止漏电流的产生，提高显示面板的显示质量。

例如，如图1E所示，该显示基板1还包括：第一电源线VSS，例如，与图1B所示的显示区102的像素电路中的发光元件LE的阴极连接。例如，发光控制移位寄存器单元10还包括第二电源线VGL、第三电源线VGH以及多条时钟信号线（例如，图中所示的第一时钟信号线ECK、第二时钟信号线ECB和触发信号线ESTV）。为了表述方便、简洁，下面将发光控制移位寄存器单元105简称为移位寄存器单元进行介绍。

例如，第二电源线VGL、第一电源线VSS、第三电源线VGH和多条时钟信号线（例如，第一时钟信号线ECK、第二时钟信号线ECB和触发信号线ESTV）在衬底基板10上沿第一方向Y延伸，且配置为向移位寄存器单元105分别提供第二电压、第一电压、第三电压和多个时钟信号（例如，上面所述的第一时钟信号、第二时钟信号或触发信号等）。例如，第二电源线VGL配置为向移位寄存器单元105提供第二电压，第三电源线VGH配置为向移位寄存器单元105提供第三电压；第一时钟信号线ECK和第二时钟信号线ECB配置为分别向移位寄存器单元105提供第一时钟信号或第二时钟信号。例如，第二电压小于第三电压，例如第二电压为直流低电平，第三电压为直流高电平。第二电源线VGL、第三电源线VGH和多条时钟信号线与移位寄存器单元105的具体的连接关系可参考下面的描述。例如，第二电源线VGL提供的第二电压的绝对值大于第一电源线VSS提供的第一电压的绝对值，例如，第二电压大约为-7伏（V），第一电压大约为-3V。需要注意的是，第二电压和第一电压的取值可视具体情况而定，本公开的实施例对此不作限制。

需要注意的是，第二电源线VGL、第一电源线VSS、第三电源线VGH以及多条时钟信号线可以沿第一方向Y平行设置，也可以交叉一定的角度（例如，小于等于20°），本公开的实施例对此不作限制。

例如，该衬底基板10可以采用例如玻璃、塑料、石英或其他适合的材料，本公开的实施例对此不作限制。

例如，第二电源线VGL在衬底基板10上的正投影位于发光控制扫描驱动电路5中包括的晶体管（例如，移位寄存器单元105）在衬底基板10上的正投影靠近显示区102的一侧，例如，在第二方向X上，位于图2A所示的移位寄存器单元105的右侧，即位于移位寄存器单元105在衬底基板10上的正投影和栅极扫描驱动电路包括的移位寄存器单元104在衬底基板10上的正投影之间；第一电源线VSS在衬底基板10上的正投影位于发光控制扫描驱动电路5在衬底基板10上的正投影远离显示区102的一侧。

例如，第三电源线VGH和多条时钟信号线在衬底基板10上的正投影位于移位寄存器单元105包括的晶体管在衬底基板10上的正投影远离显示区102的一侧，例如，在第二方向X上，均位于图2A所示的移位寄存器单元105的左侧。即，移位寄存器单元105在衬底基板10上的正投影位于第二电源线VGL在衬底基板10上的正投影和第一电源线VSS在衬底基板10上的正投影之间。

例如，如图2A所示，第二电源线VGL和第一电源线VSS在垂直于衬底基板10的方向上位于第一遮挡层21远离第二遮挡层22的一侧，从而第一遮挡层21远离第二遮挡层22覆盖在发光控制扫描驱动电路5以及第二电源线VSS上面，实现遮挡。

例如，如图2A所示，第三电源线VGH在衬底基板10上的正投影位于第一时钟信号线ECK和第二时钟信号线ECB在衬底基板10上的正投影与移位寄存器单元105在衬底基板10上的正投影之间。例如，触发信号线（图中未示出）、第二时钟信号线ECB和第一时钟信号线ECK在衬底基板10 上沿第二方向X从左至右依次设置。

需要注意的是，上述走线位置仅是示例性的，只要能满足走线的设置便于与移位寄存器单元的连接即可，本公开的实施例对此不作限制。

例如，第二电源线VGL和第三电源线VGH的位置不限于上述走线位置，第二电源线VGL在衬底基板10上的正投影可以位于发光控制扫描驱动电路5中包括的晶体管（例如，移位寄存器单元105）在衬底基板10上的正投影远离显示区102的一侧，例如，在第二方向X上，位于图2A所示的移位寄存器单元105的左侧，第三电源线VGH在衬底基板10上的正投影可以位于移位寄存器单元105包括的晶体管在衬底基板10上的正投影靠近显示区102的一侧，例如，在第二方向X上，位于图2A所示的移位寄存器单元105的右侧。

例如，第一方向Y与第二方向X的夹角在70°到90°之间，并包括70°和90°。例如，第一方向Y与第二方向X的夹角为70°、75°、85°、90°或80°等，可根据实际情况设定，本公开的实施例对此不作限制。下面以第一方向Y和第二方向X垂直为例进行介绍，本公开的实施例对此不作介绍。

例如，显示区102包括阵列排布的多个像素单元103。例如，多个像素单元103的每个包括像素电路，例如还可以进一步包括发光元件（图中未示出）。

例如，多个级联的移位寄存器单元105组成发光控制扫描驱动电路（EM GOA）。例如，该多个移位寄存器单元105的输出端EOUT分别与位于像素阵列区的各行像素电路（如图1B所示）的发光控制晶体管M4和M5的发光控制信号端EM1和EM2连接以向该各行像素电路提供输出信号（例如，发光控制信号），从而实现驱动发光元件发光。例如，该像素电路不限于图1B所示的7T1C的电路结构，还可以是本领域内的例如包括2T1C、4T2C、8T2C等电路结构的像素电路，在此不再赘述。

图1E中仅示出了发光控制扫描驱动电路中的第X级移位寄存器单元105。例如，第一级移位寄存器单元（图中未示出）的第一时钟信号端CK（如图1C所示）和第一时钟信号线ECK连接以接收第一时钟信号，第一级移位寄存器单元105的第二时钟信号端CB和第二时钟信号线ECB连接以接收第二时钟信号，第二级移位寄存器单元（图中未示出）的第一时钟信号端CK和第二时钟信号线ECB连接以接收第一时钟信号，第二级移位寄存器单元的第二时钟信号端CB和第一时钟信号线ECK连接以接收第二时钟信号，以此类推，如图1E所示，第X（X为大于等于1的奇数）级移位寄存器单元105的第一时钟信号端CK和第一时钟信号ECK连接以接收第一时钟信号，第X级移位寄存器单元105的第二时钟信号端CB和第二时钟信号线ECB连接以接收第二时钟信号，第X+1级移位寄存器单元的第一时钟信号端CK和第二时钟信号线ECB连接以接收第一时钟信号，第X+1级移位寄存器单元的第二时钟信号端CB和第一时钟信号线ECK连接以接收第二时钟信号。需要注意的是，各级移位寄存器单元和时钟信号线的连接方式还可以采用本领域内的其他的连接方式，具体可视实际情况而定，例如，根据信号线的数量决定等，本公开的实施例对此不作限制。例如，第一级移位寄存器单元的输入端EI和触发信号线ESTV连接以接收触发信号作为输入信号，第二级移位寄存器单元105的输入端和上一级移位寄存器单元（即，第一级移位寄存器单元）的输出端EOUT连接，其余各级移位寄存器单元的连接方式与此类似。下面以第X级移位寄存器单元105的结构为例进行说明，本公开的实施例对此不作限制。

例如，如图1E所示，该第一晶体管T1、第三晶体管T3和第十二晶体管T12在第二方向X上并排设置，第二晶体管T2在衬底基板上的正投影在第一晶体管T1在衬底基板上的正投影和第三晶体管T3在衬底基板上的正投影之间，第四晶体管T4和第五晶体管T5一体形成，且位于第一晶体管T1在第一方向Y的假想线上，第六晶体管T6和第七晶体管T7一体形成，且位于第五晶体管T5在第一方向Y的假想线上，第十一晶体管T11位于第三晶体管T3在第一方向Y的假想线上，且和第五晶体管T5在第二方向X上并排设置，第一电容C1位于第十一晶体管T11在第一方向Y上的延长线上，第三电容C3位于第二电容C2远离第十一晶体管T11的一侧，第二电容C2位于第十二晶体管T12在第一方向Y上的延长线上，第八晶体管T8位于第二电容C2和第三电容C3之间，第九晶体管T9和第十晶体管T10一体设置且沿第一方向Y延伸，且位于第二电容C2和第二电源线VGL之间。

例如，如图2B所示，第一遮挡层21靠近显示区102一侧的边界在衬底基板10上的正投影位于第二电源线VGL在衬底基板10的上的正投影远离显示区102的一侧。例如，第一遮挡层21远离显示区102一侧的边界在衬底基板10上的正投影与第一电源线VSS在衬底基板上的正投影重叠，以保证完全覆盖移位寄存器单元105的晶体管，以防止晶体管产生漏电流。

例如，如图2B所示，发光控制扫描驱动电路105包括多个输出晶体管T9，配置为逐行输出发光控制信号至显示区102的发光控制晶体管M4和M5，具体介绍可参考图1C和图1E的介绍，在此不再赘述。

例如，如图2B所示，第一遮挡层21靠近显示区102一侧的边界在衬底基板10上的正投影位于多个输出晶体管T9在衬底基板10上的正投影和第二电源线VGL在衬底基板10的上的正投影之间，从而可以实现对发光控制扫描驱动电路105包括的晶体管的覆盖，以阻止漏电流的产生。

例如，如图2C所示，第二遮挡层22靠近显示区102一侧的边界在衬底基板10上的正投影与栅极扫描驱动电路4在衬底基板10上的正投影重叠。例如，第二遮挡层22远离显示区102一侧的边界在衬底基板10上的正投影与第一电源线VSS在衬底基板10上的正投影重叠，从而可以实现对发光控制扫描驱动电路105包括的晶体管的覆盖，以阻止漏电流的产生。

例如，第二遮挡层22靠近显示区102一侧的边界在衬底基板10上的正投影与栅极扫描驱动电路4的输出栅极扫描信号的输出晶体管T25在衬底基板10上的正投影重叠；或者，如图2A所示，第二遮挡层22靠近显示区102一侧的边界在衬底基板10上的正投影与栅极扫描驱动电路4靠近显示区4的一侧在衬底基板10上的正投影重叠，即第二遮挡层22覆盖整个栅极扫描驱动电路5，本公开的实施例对此不作限制。例如，栅极扫描驱动电路4的电路结构和布局可以采用本领域的设置，在此不再赘述。

需要注意的是，为了表示清楚、简洁，图2B至图3C中省略了栅极扫描移位寄存器单元104，其具体覆盖方式可以参开图2A中的描述。

需要注意的是，栅极扫描移位寄存器单元104中各个晶体管的排布方式不限于图2A中所示的位置排布关系，还可以采用其他形式的层叠结构，在此不再赘述。本公开的实施例对此不作限制。

对应于每个发光控制移位寄存器单元105，例如，以图2B和图2C所示的发光控制移位寄存器单元105为例进行说明，其余各个发光控制移位寄存器单元的结构与此类似，不再赘述。

例如，如图2B和图2C所示，第一遮挡层21包括多个周期性排列的第一开口210（如图2B中实线的矩形框所示），第一开口C210的大小为q*r，其中q为第一开口沿第一方向的尺寸，r为第一开口沿第二方向的尺寸，第二遮挡层22包括多个周期性排列的第二开口220（如图2C中虚线的矩形框所示），使得第一遮挡层21和第二遮挡层22分别覆盖发光控制移位寄存器单元105的至少部分晶体管。例如，如图2B所示，第一遮挡层21覆盖发光控制移位寄存器单元105中的晶体管T1、T3、T4、T11）。例如，如图2C所示，第二遮挡层22覆盖发光控制移位寄存器单元105晶体管T2、T3、T6、T11、T12。由于第一遮挡层21和第二遮挡层22下方为平坦化层，因此还可以通过该第一开口和第二开口对平坦化层放气。

需要注意的是，第一遮挡层21和第二遮挡层22分别覆盖的晶体管的个数和位置可视具体情况而定，本公开的实施例对此不作限制。

需要注意的是，多个周期性排列的第一开口210表示在一个每个发光控制移位寄存器单元105内，多个第一开口210的大小和间距是相同的；多个周期性排列的第二开口220表示在一个每个发光控制移位寄存器单元105内，多个第二开口220的大小和间距是相同的。

例如，在一些示例中，多个第一开口210的密度范围为10%~50%，多个第二开口220的密度范围为10%~50%。例如，多个第一开口210的密度和多个第二开口220的密度可以相同，可以均为30%，例如，还可以为10%或50%等，或还可以是15%、35%、45%等，当然多个第一开口210的密度和多个第二开口220的密度也可以不同，具体可视实际情况而定，本公开的实施例对此不作限制。

例如，该密度指各个开口的面积占一个移位寄存器单元105的投影面积的比例。

例如，在一些示例中，多个第一开口210和多个第二开口220的形状为矩形，例如为方形，当然还可以为圆形、菱形等其他规则或不规则的形状，本公开的实施例对此不作限制。

例如，在一些示例中，多个第一开口210和多个第二开口220的尺寸范围为10μm *10μm~20μm *20μm。例如，多个第一开口210和多个第二开口220的尺寸相同，例如，均为15μm*15μm，当然还可以是10μm *10μm、16μm *16μm或20μm *20μm等，本公开的实施例对此不作限制。需要注意的是，多个第一开口210和多个第二开口220的尺寸也可以不同，具体可视实际情况而定，本公开的实施例对此不作限制。

例如，在另一些示例中，对应于每个发光控制移位寄存器单元，例如，如图3B和3C所示，第一遮挡层21包括多个非周期性排列的第一开口210（如图3B中实线的矩形框所示），第二遮挡层22包括多个非周期性排列的第二开口220（如图3C中虚线的矩形框所示），使得第一遮挡层21和第二遮挡层22分别覆盖发光控制移位寄存器单元105的至少部分晶体管。

例如，如图3B所示，第一遮挡层21覆盖发光控制移位寄存器单元105中的晶体管T1、T2、T3、T4、T6、T8、T12）。例如，如图3C所示，第二遮挡层22覆盖发光控制移位寄存器单元105晶体管T5、T7、T9、T10、T11。

需要注意的是，第一遮挡层21和第二遮挡层22分别覆盖的晶体管的个数和位置可视具体情况而定，本公开的实施例对此不作限制。

需要注意的是，多个非周期性排列的第一开口210表示在一个发光控制移位寄存器单元105内，多个第一开口210的大小和间距是变化的；多个非周期性排列的第二开口220表示在一个发光控制移位寄存器单元105内，多个第二开口220的大小和间距是变化的。

例如，在一些示例中，多个第一开口210的密度范围为10%~25%，多个第二开口220的密度范围为10%~25%。例如，多个第一开口210的密度和多个第二开口220的密度可以相同，可以均为20%，例如，还可以为10%或25%等，或还可以是15%等，当然多个第一开口210的密度和多个第二开口220的密度也可以不同，例如，多个第一开口210的密度为10%，多个第二开口220的密度为20%，具体可视实际情况而定，本公开的实施例对此不作限制。

例如，该密度指各个开口的面积占一个移位寄存器单元105的投影面积的比例。

例如，在一些示例中，多个第一开口210和多个第二开口220的形状为矩形，例如为方形，当然还可以为圆形、菱形等其他规则或不规则的形状，本公开的实施例对此不作限制。

例如，在该示例中，多个第一开口210和多个第二开口220的尺寸大小与其分别对应的晶体管的面积呈正相关。例如，当一个第一开口210对应第五晶体管T5和第十一晶体管T11，另一个第一开口210对应第七晶体管T7时，由于第五晶体管T5和第十一晶体管T11的面积大于第七晶体管T7的面积，因此对应第五晶体管T5和第十一晶体管T11的第一开口210的尺寸大小大于对应第七晶体管T7的第一开口210的尺寸大小，第二开口220的尺寸大小的确定与此类似，不再赘述。

例如，如图2A至图3C所示，多个第一开口210的边缘和多个第二开口220的边缘在衬底基板10上的正投影不重叠，且二者交替设置，从而实现不同遮挡层对不同晶体管的遮挡，以防止晶体管的漏电流。

图4为本公开至少一实施例提供的一种显示基板的截面图。

例如，如图4所示，该显示基板1还包括第一平坦化层PLN1和第二平坦化层PLN2。例如，第一平坦化层PLN1在垂直于衬底基板10的方向上位于第一遮挡层21远离第二遮挡层22的一侧，即位于第一遮挡层21和发光控制扫描驱动电路EMGOA之间；第二平坦化层PLN2在垂直于衬底基板10的方向上位于第一遮挡层21和第二遮挡层22之间。

例如，如图4所示，第一遮挡层21远离显示区102的部分211包括第一部分2111和位于第一平坦化层PLN1远离衬底基板10的一侧的第二部分2112，第二遮挡层22远离显示区102的部分221包括第一部分2211和位于第二平坦化层PLN2远离衬底基板10的一侧的第二部分2212。

例如，如图4所示，第一遮挡层21的第一部分2111和第二部分2112一体形成，第二遮挡层22的第一部分2211和第二部分2212一体形成。

例如，第一电源线VSS位于第三导电层，且第一电源线VSS与第一遮挡层21的第一部分2111和第二遮挡层22的第二部分2211一体形成，即第一电源线VSS包括第三导电层远离显示区102的部分3401、第一遮挡层21的第一部分2111和第二遮挡层22的第一部分2211，且第三导电层远离显示区102的部分3401、第一遮挡层21的第一部分2111和第二遮挡层22的第一部分2211直接接触，从而第一遮挡层21、第二遮挡层22以及第三导电层102的部分3401均作为第一电源线VSS用于传输第一电压，以增加第一电源线VSS的走线厚度，从而可以减小第一电源线VSS的走线电阻。

例如，第一遮挡层22的第二部分2112与第三导电层的之间的夹角b的范围为20°~30°，例如，可以为20°、30°或25°，第二遮挡层22的第二部分2212与第三导电层之间的夹角a范围为25°~40°，例如，可以为25°、30°或40°，本公开的实施例对此不作限制。

例如，第二遮挡层22通过贯穿第二平坦化层PLN2的过孔HL与第一遮挡层21连接，第一遮挡层21与第一电源线VSS连接（例如，如图4所示，第一电源线VSS包括第三导电层远离显示区102的部分3401、第一遮挡层21的第一部分2111和第二遮挡层22的第一部分2211，且第三导电层远离显示区102的部分3401、第一遮挡层21的第一部分2111和第二遮挡层22的第一部分2211直接接触），从而可以使得第一电源线VSS提供的第一电压均匀施加至第一遮挡层21和第二遮挡层22，使得第三导电层的部分3401、第一遮挡层21和第二遮挡层22均传输第一电压，同时增加第一电源线VSS的厚度，降低第一电源线VSS上的走线电阻，从而有利于第一电源线VSS上的第一电压准确传输至显示区102的像素电路中的发光元件LE的阴极。

例如，如图4和5B所示，该显示基板还包括支撑层PS。例如，支撑层位于第二遮挡层22远离第一遮挡层21的一侧，且支撑层PS在衬底基板10上的正投影与多个过孔中远离显示区102的一列过孔的边缘在衬底基板10上的正投影重叠。即，支撑层PS仅覆盖图5A中所示的过孔HL中的沿第二方向X的最左侧的一列过孔，以起到支撑作用。例如，该支撑层PS可以与下面描述的像素界定层PDL同层设置，且支撑层PS的材料可以和像素界定层PDL的材料相同，将在下面进行详细地描述，在此不再赘述。

例如，如图5B所示，像素界定层PDL在衬底基板10上的正投影与处最左侧一列过孔外的其余的过孔的边缘在衬底基板上的正投影重叠。

图5A为本公开至少一实施例提供的另一种显示基板的示意图；图5B为图5A中的显示基板沿A-A`和B-B`方向的截面图；图5C为本公开至少一实施例提供的一种发光控制移位寄存器单元的示意图；图5E为本公开至少一实施例提供的一种发光控制移位寄存器单元和像素电路的连接关系图。

例如，如图5A所示，在垂直于第一方向Y的第二方向X上，过孔HL位于多个第一开口210和多个第二开口220之间。

例如，过孔HL形状为圆形、方形或菱形等规则或不规则的形状，本公开的实施例对此不作限制。例如，过孔HL的孔径范围为3μm ~5μm，具体的可视实际情况而定，本公开的实施例对此不作限制。

例如，如图1E所示，发光控制移位寄存器单元105还包括多个连接部，该多个连接部包括：第一连接部E1、第二连接部E2和第三连接部E3。例如，第一连接部E1包括（或充当于）图1C中所示的第一节点N1，第二连接部E2包括（或充当于）图1C中所示的第二节点N2，第三连接部E3包括（或充当于）图1C中所示的输出端EOUT。

例如，如图5C所示，由于第一遮挡层21和第二遮挡层22上分别施加固定电平（例如，如上所述第一电源线VSS上第二电平），因此，该发光控制移位寄存器单元105还包括第三稳定电容C4、第四稳定电容C5和第二稳定电容C6，从而可以提高发光控制扫描驱动电路保持有效电平输出的能力。

例如，如图5C所示，第三稳定电容C4的第一极板和第一节点N1连接，第三稳定电容C4的第二极板和第一电源线VSS连接；第四稳定电容C5的第一极和第二节点N2连接，第四稳定电容C5的第二极和第一电源线VSS连接；第二稳定电容C6的第一极板和第二节点N2连接，第二稳定电容C6的第二极板和第一电源线VSS连接。

如图5E所示，发光控制移位寄存器单元105中的第一电源线VSS与显示区102中的像素电路的发光元件LE的阴极连接。需要注意的是，发光控制移位寄存器单元105中的第一电源线VSS与显示区102中的像素电路的发光元件LE的阴极还和图5D所示的栅极扫描移位寄存器单元104中的第一稳定电容C24的第二基板C242连接。

例如，如图5B和5C所示，第三稳定电容C4位于第二遮挡层22和第一连接部E1之间，第四稳定电容C5位于第一遮挡层21和第二连接部E2之间，所述第二稳定电容C6位于第一遮挡层21和第三连接部E3之间。

例如，如图5B所示，在垂直于衬底基板10的方向上，在衬底基板10和第一遮挡层21之间依次排列的半导体层、第一绝缘层350、第一导电层、第二绝缘层360、第二导电层、第三绝缘层370、第三导电层和第四绝缘层380。

例如，第一遮挡层21和第二遮挡层22与第一导电层、第二导电层和第三导电层之间分别形成稳定电容。图5B中仅示出了第一遮挡层21和第二遮挡层22与第三导电层中的第一连接部E1、第二连接部E2和第三连接部E3之间形成的电容（例如，第二稳定电容C6、第三稳定电容和第四稳定电容），其余的电容不在示出，但应当理解的是，其是存在的。第一遮挡层21和多个第二遮挡层22共同作为所述多个稳定电容的第二极板，多个稳定电容的第一极板为第一导电层、第二导电层或第三导电层，其中，第一极板指的是第一导电层、第二导电层或第三导电层中位于周边区的独立完整的图案，其可以和位于显示区的信号线通过过孔电连接。

例如，半导体层包括多个晶体管的有源层，例如，图5B仅示出了第一晶体管T1的有源层A1、第二晶体管T2的有源层A2、第三晶体管T3的有源层A3、第五晶体管T5的有源层A5和第九晶体管T9的有源层A9。

例如，第一导电层包括多个晶体管的栅极（例如，图5B仅示出了第一晶体管T1的栅极、第二晶体管T2的栅极G2、第五晶体管T5的栅极G5）和多个电容的第一极，第二导电层包括多个电容的第二极，第三导电层包括多个连接部（例如，图5B仅示出了第一连接部E1、第二连接部E2和第三连接部E3）、第一时钟信号线GCK、第二时钟信号线GCB、第二电源线VGL和第三电源线VGH。

例如，在一些示例中，该显示基板1还包括第五绝缘层和第六绝缘层。

例如，第五绝缘层在垂直于衬底基板10的方向上位于第一遮挡层21和第三导电层之间，第六绝缘层在垂直于衬底基板10的方向上位于第二遮挡层22和第三导电层之间。例如，第五绝缘层包括第一平坦化层PLN1，第六绝缘层包括第一平坦化层PLN1和第二平坦化层PLN2。由于第一遮挡层21和第三导电层（例如，第三导电层的连接部）之间的距离与第二遮挡层22和第三导电层（例如，第三导电层的连接部）之间的距离不同，因此，其形成的电容也不同。

例如，第一平坦化层PLN1和第二平坦化层PLN2的厚度范围分别为1.0μm~2.0μm。例如，第一平坦化层PLN1和第二平坦化层PLN2的厚度相同，例如，均为1.5μm，还可以为1.0μm或2.0μm等，因此，第五绝缘层的厚度约为第六绝缘层的厚度的一半。

当然，第一平坦化层PLN1和第二平坦化层PLN2的厚度也可以不相同，本公开的实施例对此不作限制。

例如，第一遮挡层21和第三导电层之间形成的电容（例如，第四稳定电容C5和第二稳定电容C6）为第一电容C1、第二电容C2或第三电容C3的十分之一。例如，第二遮挡层22和第三导电层之间形成的电容（例如，第三稳定电容C4）为第一电容C1、第二电容C2或第三电容C3的几十分之一。

需要注意的是，第一遮挡层21和第二遮挡层22和第一导电层、第二导电层也会分别形成电容，即各个晶体管和电容的各个电极处都会形成与第一电源线VSS形成的电容（图中未示出），从而可以提高EM GOA保持有效电平输出的能力。

需要注意的是，栅极扫描驱动电路的各个导电层和第二遮挡层22之间也会形成电容，其原理与EMGOA类似，在此不再赘述。

例如，在一些实施例中，栅极扫描驱动电路还包括第一扫描电容，第一稳定电容C24和第一扫描电容C21的比值满足如下关系式：

GH1/EH1<C24/C21<GH1/EH2

其中，GH1为栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间，EH1为发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间，EH2为所述发光控制扫描驱动电路一帧时间的无效电平的时长。通过栅极扫描信号与发光控制信号的有效电平或无效电平的比值，可以合理控制第一稳定电容C24的大小满足栅极扫描驱动电路和发光控制扫描驱动电路的不同驱动能力，同时又不对栅极扫描驱动电路的电容造成太大的影响。

例如，所述栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平指的是控制如图1B中所示的M2开启的电平，发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平指的是控制如图1B中所示的M4或M5开启的电平，发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平指的是控制如图1B中所示的M4或M5关断的电平。

例如，C24/C21≈1/10；GH1/EH1=1/（N-1），N为扫描线行数，例如N为2560或1920；GH1/EH2=1/2或1/3。

例如，在一些实施例中，第二稳定电容C6与发光控制扫描驱动电路的第二电容C2的比值满足如下关系式：

GH 1/EH1<C6/C2<GH1/EH2

其中，GH1为栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间，EH1为发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间，EH2为发光控制扫描驱动电路一帧时间的无效电平的时长。通过栅极扫描信号与发光控制信号的有效电平或无效电平的比值，可以合理控制第二稳定电容C6的大小满足栅极扫描驱动电路和发光控制扫描驱动电路的不同驱动能力，同时又不对发光控制扫描驱动电路的电容造成太大的影响。

例如，C6/C2≈1/5；GH1/EH1=1/（N-1），N为扫描线行数，例如N为2560或1920；GH1/EH2=1/2或1/3。

例如，在一些实施例中，第一稳定电容C24和第一扫描电容C21的比值满足如下关系式：

GOL/GOW<C24/C21<GH1/EH2

其中，GOL/GOW为栅极扫描驱动电路的输出晶体管的长宽比。

例如，GOL/GOW也可以是栅极扫描驱动电路的输出控制晶体管的长宽比。通过第一稳定电容C24和第一扫描电容进一步的关系限定，可以根据输出晶体管或输出控制晶体管的尺寸来进一步更精确地设计第一稳定电容C24的大小，使得第一稳定电容C24的大小在满足栅极扫描驱动电路和发光控制扫描驱动电路的不同驱动能力，同时又不对栅极扫描驱动电路的电容造成太大的影响。

例如，C24/C21约等于1/10；GOL/GOW=1/50；GH1/EH2=1/2或1/3。

例如，在一些实施例中，第二稳定电容C6与发光控制扫描驱动电路的第二电容C2的比值满足如下关系式：

EOL/EOW<C6/C2<GH1/EH2

其中，EOW/EOL为发光控制扫描驱动电路的输出晶体管的长宽比。通过第二稳定电容C6和第二电容进一步的关系限定，可以根据输出晶体管尺寸来进一步更精确地设计第二稳定电容C6的大小，使得第二稳定电容C6的大小满足栅极扫描驱动电路和发光控制扫描驱动电路的不同驱动能力，同时又不对发光控制扫描驱动电路的电容造成太大的影响。

例如，C6/C2约等于1/5，EOW/EOL=3.5/75=1/21，GH1/EH2=1/2或1/3。

例如，在一些实施例中，第一稳定电容C24和第一扫描电容C21的比值满足如下关系式：

(GSW/GSL) /(GOW/GOL)<C24/C21<GH1/EH2

其中，GOW/GOL为栅极扫描驱动电路的输出晶体管的宽长比，例如图1F中的输出晶体管T25；GSW/GSL为栅极扫描驱动电路的任一开关晶体管的宽长比，例如图1F中的开关晶体管T21，T22，T23，T26，T27，T28。通过第一稳定电容C24和第一扫描电容进一步的关系限定，可以根据输出晶体管或输出控制晶体管与其他开关晶体管的尺寸大小来进一步更精确地设计第一稳定电容C24的大小，使得第一稳定电容C24的大小在满足栅极扫描驱动电路和发光控制扫描驱动电路的不同驱动能力，同时又不对栅极扫描驱动电路的电容造成太大的影响。

对于GateGOA，输出晶体管的宽长比范围为170~235/3.5~4，开关晶体管的宽长比范围为3~40/3.5~8，例如，晶体管T21的宽长比例如为7.6/7或7.5/8等，晶体管T22为双栅晶体管，T22的宽长比例如为3/3.5、3.5/3.5等，输出晶体管T25的宽长比例如为175/3.5，本公开的实施例对此不作限制。其它晶体管可采用本领域适当的宽长比，在此不再赘述。

例如，(GSW/GSL)/(GOW/GOL)=(7.5/3.5)/(175/3.5)=1/23，这里以比值最大的宽长比的开关晶体管为例，C24/C21约等于1/10；GH1/EH2=1/2或1/3。

例如，在一些实施例中，第二稳定电容C6与发光控制扫描驱动电路的第二电容C2的比值满足如下关系式：

(ESW/ESL) /(EOW/EOL)<C6/C2<GH1/EH2

其中，EOW/EOL为发光控制扫描驱动电路的输出晶体管的宽长比，例如，可以为图1C的输出晶体管T9或T10；

ESW/ESL为发光控制扫描驱动电路的任一开关晶体管的宽长比，例如，可以为图1C中的开关晶体管T1，T2，T3，T4，T5，T6，T7，T8，T11，T12。通过第二稳定电容C6和第二电容进一步的关系限定，可以根据输出晶体管与其他开光晶体管的尺寸大小来进一步更精确地设计第二稳定电容C6的大小，使得第二稳定电容C6的大小满足栅极扫描驱动电路和发光控制扫描驱动电路的不同驱动能力，同时又不对发光控制扫描驱动电路的电容造成太大的影响。

例如，(ESW/ESL)/(EOW/EOL)=(7.5/3.2)/(75/3.5)=1/9，这里以比值最大的宽长比的开关晶体管为例，C6/C2约等于1/5， GH1/EH2=1/2或1/3。对于EMGOA，输出晶体管的宽长比的范围为75~80/3.5~4，开关晶体管的宽长比范围为3.2~8/3.2~11；例如，晶体管T1的宽长比为7.5~7.8/4.6~5.5，例如为7.5/4.6或7.5/5.5等；晶体管T2为双栅晶体管，T2的宽长比为3.6~4/8.2~11，例如为3.7/8.2或3.7/10等；晶体管T5的宽长比为7~8/4.7~5，例如为7.5/4.7，输出晶体管T9的宽长比例如为75/3.5，具体可视实际情况而定，本公开的实施例对此不作限制。其它晶体管可采用本领域适当的宽长比，在此不再赘述。

例如，GOW/GOL也可以是栅极扫描驱动电路的输出控制晶体管T24的长宽比。

上述公式中的第二电容C2也可以换成第一电容C1或第三电容C3，第一扫描电容C21也可以换成第二扫描电容C22，本公开的实施例对此不作限制。

在本公开的实施例中，通过控制第一稳定电容C24和第二稳定电容C6的大小，第一稳定电容C24和第二稳定电容C6存在保证栅极扫描驱动电路和发光控制扫描驱动电路的驱动能力，同时不至于该耦合电容对原存储电容造成太大的影响。

需要注意的是，由于第一遮挡层21并不覆盖栅极扫描驱动电路中的移位寄存器单元，因此，第一遮挡层21与栅极扫描驱动电路之间几乎不形成电容，当然，具体可视实际情况而定，本公开的实施例对此不作限制。

例如，在第二遮挡层22远离第一遮挡层21的一侧还包括像素界定层PDL，用于界定显示区102的像素。

例如，在一些示例中，如图4所示，第一平坦化层PLN1和第二平坦化层PLN2还包括设置在发光控制扫描驱动电路5和栅极扫描驱动电路4之间的开槽30。

例如，第一平坦化层PLN1包括位于开槽30远离显示区102一侧以及覆盖发光控制扫描驱动电路5的第一部分和覆盖栅极扫描驱动电路4的第二部分；例如，第二平坦化层PLN2包括位于开槽30远离显示区102一侧以及覆盖发光控制扫描驱动电路5的第一部分和覆盖栅极扫描驱动电路4的第二部分。

例如，第一遮挡层21靠近显示区102的一侧的边界在衬底基板10上的正投影落入第二平坦化层PLN2的第一部分在衬底基板10上的正投影内；第二平坦化层PLN2的第一部分在衬底基板10上的正投影落入第一平坦化层PLN1的第一部分在衬底基板上的正投影内，从而可以保证第二平坦化层PLN2能够覆盖第一遮挡层21，并且第二平坦化层PLN2的边界与第一平坦化层PLN1的边界保持一定距离，使得第二平坦化层PLN2和第一平坦化层PLN1开槽30处的坡度角不太大，从而保证第二遮挡层22在开槽30处不易破损。

例如，第二遮挡层22从发光控制扫描驱动电路5对应的区域延伸至栅极扫描驱动电路4对应的区域，且覆盖开槽30。

例如，覆盖开槽30的第二遮挡层22的在衬底基板10上的正投影沿第二方向X的宽度B表示为如下公式：

B=A+k1*P1+k2*Q1+k3*P2+k4*Q2，P1=d1*tan(c1)，P2=d2*tan(c2)，

其中，A表示开槽30在衬底基板10上的正投影沿第二方向X的宽度，P1表示第二遮挡层22的第一坡度231在衬底基板10上的正投影的宽度，Q1表示第二遮挡层22的第一平台230在衬底基板10上的正投影的宽度，P2表示第二遮挡层22的第二坡度229在衬底基板10上的正投影的宽度，Q2表示第二遮挡层22的第二平台228在衬底基板10上的正投影的宽度，d1表示第一平坦层PLN1的厚度，d2表示第二平坦化层PLN2的厚度，c1表示第一平坦化层PLN1的坡度角，c2表示第二平坦化层PLN2的坡度角，k1、k2、k3、k4为系数，其中，1＜k1≤2，1＜k2≤2，1＜k3≤2，1＜k4≤2，即通过调整第一平坦化层PLN1的厚度或坡度角，或者通过调整第二平坦化层PLN2的厚度或坡度角，可以调整覆盖开槽30的第二遮挡层22的在衬底基板10上的正投影沿第二方向X的宽度，以保证覆盖开槽30的第二遮挡层22具有较好的延续性，不容易产生断线不良。当然，k1、k2、k3和k4也可以不相等，其具体数值可根据实际情况而定，本公开的实施例对此不作限制。

例如，A为11~12um，例如A=11.3um，11.5um等； d1为1.5~1.8um，d2为1.5~1.8um，例如d1，d2均为1.5um；c1的角度范围为20°~30°，c2的角度范围为20°~30°，例如c1为25°，c2为28°；Q1的范围为3~5um，例如Q1=4um；Q2的范围为1~4um，例如Q2=2um。

例如，根据上述参数范围，得出B的范围为30~50um，例如B=35.8um等。

例如，在第一遮挡层21靠近开槽30的位置处，第一遮挡层21与第二遮挡层22的之间的夹角范围为25°~40°。例如，第一遮挡层21与第二遮挡层22的之间的夹角为25°、40°、30°等，本公开的实施例对此不作限制。

图6为本公开至少一实施例提供的另一种显示基板的截面图。如图6所示，该显示基板1还包括：像素界定层PDL、阴极层23、第一封装层TFE-1、第二封装层TFE-2和第三封装层TFE-3。

例如，像素界定层PDL，位于显示区102，包括多个开口，以界定多个像素单元，且位于第二遮挡层22远离衬底基板10的一侧，像素界定层PDL靠近周边区的边界在衬底基板上的正投影与栅极扫描驱动电路4靠近显示区102的边界重叠。例如，像素界定层PDL可以从显示区102延伸至栅极扫描驱动电路的输出晶体管处截止。例如，栅极扫描驱动电路的输出晶体管配置为输出栅极扫描信号。

阴极层23位于像素界定层PDL远离衬底基板10的一侧，例如，阴极层23远离显示区102的部分与第二遮挡层22的第一部分2211接触，阴极层23远离显示区102除与第二遮挡层22的第一部分2211接触的部分与第二遮挡层22的第二部分2212除第二开口的部分接触，从而可以将第一电源线VSS上的第一电压传输至阴极层23，从而可以驱动显示区102中的发光元件LE发光。

例如，发光元件LE的阳极层与第二遮挡层22同层设置，其中，发光元件LE的阳极层与第一遮挡层21和第二遮挡层22不交叠。

例如，第一封装层TFE-1位于阴极层23远离衬底基板10的一侧；第二封装层TFE-2位于第一封装层TFE-1远离衬底基板10的一侧；和第三封装层TFE-3位于第二封装层TFE-2远离衬底基板10的一侧。

例如，栅极扫描驱动电路4在第二方向X上的尺寸大约为250μm，发光控制扫描驱动电路5在第二方向X上的尺寸大约为100μm，第三封装层TFE-3完全覆盖第一遮挡层21，且第一遮挡层21远离显示区102的边界和第三封装层TFE-3远离显示区102的边界的之间的距离范围为95μm~105μm，例如，约为95μm、100μm 或105μm等，本公开的实施例对此不作限制。

例如，该显示基板1还包括触控结构200，例如，该触控结构200为柔性多层On-Cell（Flexible Multi-Layer On-Cell，FMLOC）结构，位于所述第三封装层TFE-3远离衬底基板10的一侧，以实现显示面板的触控功能。

例如，FMLOC包括多条与触控驱动电极Tx和触控感测电极Rx分别连接的触控走线TL。例如，触控驱动电极Tx和触控感测电极Rx位于102显示区以实现显示面板的触控功能，其具体结构和具体工作原理可参考本领域的设计，在此不再赘述。

例如，如图6所示，第一遮挡层21和第二遮挡层22在衬底基板10上的正投影与触控走线TL在衬底基板10上的正投影至少部分重叠。

例如，如图6所示，触控走线TL的至少部分在衬底基板10上的正投影与落入第一平坦化层PLN1和第二平坦化层PLN2的开槽30中。

例如，在一些示例中，如图4和图6所示，第一遮挡层21还包括第三部分2213，该第三部分2113在衬底基板10上的正投影与栅极扫描驱动电路4的信号线（例如，第三信号线GCK和第四信号线GCB）在衬底基板10上的正投影重叠且接触，从而可以增加信号的走线厚度以降低信号线上的走线电阻。例如，栅极扫描驱动电路4的信号线配置为向栅极扫描驱动电路4提供时钟信号。例如，该第三信号线GCK和第四信号线GCB配置为向栅极扫描驱动电路4提供第三时钟信号和第四时钟信号，以控制栅极扫描驱动电路4的移位输出，具体工作过程可参考本领域的介绍，在此不再赘述。

需要说明的是，例如，半导体层的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体（例如氧化铟镓锌（IGZO）），多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。

例如，第三导电层的材料可以包括钛、钛合金、铝、铝合金、铜、铜合金或其他任意适合的复合材料，本公开的实施例对此不作限定。例如，第一导电层和第二导电层的材料可以与第三导电层的材料相同，在此不再赘述。

例如，第一绝缘层350、第二绝缘层360、第三绝缘层370以及第四绝缘层380的材料可以包括例如SiNx、SiOx、SiNxOy等无机绝缘材料、例如有机树脂等有机绝缘材料，或其它适合的材料，本公开的实施例对此不作限定。

例如，该发光元件LE的阳极层可以采用包括铟锡氧化物（ITO）或铟锌氧化物（IZO）等透明金属氧化物的材料制作而成，其具有较高的透光率。该发光元件LE的阳极层的材料为金属，例如，金属可以是镁、镁合金、铝或铝合金等材料制作而成。

例如，该第一遮挡层21和第二遮挡层22的材料为金属，例如，金属可以是镁、镁合金、铝或铝合金等材料制作而成，从而可以实现对晶体管的遮挡，本公开的实施例对此不作限定。

例如，第一平坦化层PLN1和第二平坦化层PLN2包括有机材料，例如高分子树脂材料，例如聚酰亚胺（PI）、聚甲基丙烯酸甲或聚苯乙烯(PS)，以及芳香族、丙烯基聚合物、酞亚胺基聚合物、芳醚基聚合物、氨基聚合物、氟基聚合物、对二甲苯基聚合物、乙烯醇基聚合物等。

例如，第一封装层TFE-1至第三封装层TFE-3可以包括无机材料或有机材料，例如，无机材料可以包括氮化硅、氧化硅、氮氧化硅等无机材料，无机材料的致密性高，可以防止水、氧等的侵入，例如，有机材料可以为含有干燥剂的高分子材料或可阻挡水汽的高分子材料等有机材料，这些有机材料可以以对显示基板的表面进行平坦化处理，并且可以缓解第一无机封装层和第二无机封装层的应力，还可以包括干燥剂等吸水性材料以吸收侵入内部的水、氧等物质。

本公开至少一实施例还提供一种发光控制扫描驱动电路。图7为本公开至少一实施例提供的一种发光控制扫描驱动电路的示意图。如图7所示包括多个级联的发光控制移位寄存器单元105，例如，该发光控制移位寄存器单元105的电路结构可以实现为图5C所示的电路结构。

例如，对于每个发光控制移位寄存器单元105，发光控制移位寄存器单元105包括：多个晶体管、多个电容、多个连接部、第一遮挡层21和第二遮挡层22。

例如，所述第一遮挡层21位于多个连接部和第二遮挡层22之间。

例如，该多个晶体管包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9（也叫作输出晶体管）、第十晶体管T10、第十一晶体管T11和第十二晶体管T12。多个电容包括第一电容C1、第二电容C2、第三电容C3、第三稳定电容C4、第四稳定电容C5和第二稳定电容C6。

例如，如图5C所示，第一晶体管T1的栅极和第一时钟信号端CK（第一时钟信号端CK和第一时钟信号线ECK连接）连接以接收第一时钟信号，第一晶体管T1的第二极和输入端EI连接，第一晶体管T1的第一极和第一节点N1连接。

第二晶体管T2的栅极和第一节点N1连接，第二晶体管T2的第一极和第二节点N2连接，第二晶体管T2的第二极和第一时钟信号端CK连接以接收第一时钟信号。

第三晶体管T3的栅极和第一时钟信号端CK连接以接收第一时钟信号，第三晶体管T3的第一极和第二节点N2连接，第三晶体管T3的第二极和第二电源线VGL连接以接收第二电压。

第四晶体管T4的栅极和第二时钟信号端CB（例如，第二时钟信号端CB与第二时钟信号线ECB连接）连接以接收第二时钟信号，第四晶体管T4的第一极和第一节点N1连接，第四晶体管T4的第二极和第五晶体管T5的第二极连接。

第五晶体管T5的栅极和第二节点N2连接，第五晶体管T5的第一极和第三电源线VGH连接以接收第三电压。

第六晶体管T6的栅极和第十一晶体管T11的第二极连接，第六晶体管T6的第一极和第二时钟信号端CB连接以接收第二时钟信号，第六晶体管T6的第二极和第三节点N3连接。

第一电容C1的第一极和第十一晶体管T11的第二极连接，第一电容C2的第二极和第三节点N3连接。

第七晶体管T7的栅极和第二时钟信号端CB连接以接收第二时钟信号，第七晶体管T7的第一极和第三节点N3连接，第七晶体管T7的第二极和第四节点N4连接。

第八晶体管T8的栅极和第一节点N1连接，第八晶体管T8的第一极和第四节点N4连接，第八晶体管T8的第二极和第三电源线VGH连接以接收第三电压。

第九晶体管T9的栅极和第四节点N4连接，第九晶体管T9的第一极和第三电源线VGH连接以接收第三电压，第九晶体管T9的第二极和输出端EOUT连接。

第三电容C3的第一极和第四节点N4连接，第三电容C3的第二极和第三电源线VGH连接以接收第三电压。

第十晶体管T10的栅极和第十二晶体管T12的第二极连接，第十晶体管T10的第一极和第二电源线VGL连接以接收第二电压，第十晶体管T10的第二极和输出端EOUT连接。

第二电容C2的第一极和第十二晶体管T12的第二极连接，第二电容C2的第二极和第二时钟信号端CB连接以接收第二时钟信号。

第十一晶体管T11的栅极和第二电源线VGL连接以接收第二电压，第十一晶体管T11的第一极和第二节点N2连接。

第十二晶体管T12的栅极和第二电源线VGL连接以接收第二电压，第十二晶体管T12的第一极和第一节点N1连接。

例如，如图5C所示，第三稳定电容C4的第一极板和第一节点N1连接，第三稳定电容C4的第二极板和第一电源线VSS连接；第四稳定电容C5的第一极和第二节点N2连接，第四稳定电容C5的第二极和第一电源线VSS连接；第二稳定电容C6的第一极板和第二节点N2连接，第二稳定电容C6的第二极板和第一电源线VSS连接。

例如，该多个连接部包括：第一连接部E1、第二连接部E2和第三连接部E3。例如，第一连接部E1包括（或充当于）图1C中所示的第一节点N1，第二连接部E2包括（或充当于）图1C中所示的第二节点N2，第三连接部E3包括（或充当于）图1C中所示的输出端EOUT。

例如，在本公开的实施例中，第一遮挡层21覆盖发光控制移位寄存器单元105中的至少一个晶体管，第二遮挡层22覆盖发光控制移位寄存器单元105中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管。

需要注意的是，关于上述发光控制扫描驱动电路的具体介绍可以参考图1A至图6中的描述，在此不再赘述。

关于上述实施例提供的发光控制扫描驱动电路的技术效果可以参考本公开的实施例中提供的显示基板1的技术效果，这里不再赘述。

本公开至少一实施例还提供一种显示装置。图8为本公开至少一实施例提供的一种显示装置的示意图。如图8所示，该显示装置2包括本公开任一实施例提供的显示基板1，例如，图2A中所示的显示基板1。

需要说明的是，该显示装置2可以为 OLED面板、OLED电视、QLED面板、QLED电视、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置2还可以包括其他部件，例如数据驱动电路、时序控制器等，本公开的实施例对此不作限定。

需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出该显示装置的全部组成单元。为实现该显示装置的基本功能，本领域技术人员可以根据具体需要提供、设置其他未示出的结构，本公开的实施例对此不作限制。

关于上述实施例提供的显示装置2的技术效果可以参考本公开的实施例中提供的显示基板1的技术效果，这里不再赘述。

本公开至少一实施例还提供了一种显示基板的制作方法。图9为本公开至少一实施例提供的一种显示基板的制作方法的流程图。例如，该制作方法可以用于制作本公开任一实施例提供的显示基板。例如，可以用于制作图2A中所示的显示基板1。

如图9所示，该显示基板的制作方法包括步骤S110至步骤S120。

步骤S110：提供衬底基板。

步骤S120：在衬底基板上形成栅极扫描驱动电路、发光控制扫描驱动电路、第一遮挡层和第二遮挡层。

例如，第一遮挡层21覆盖发光控制扫描驱动电路105中的至少一个晶体管，第二遮挡层22覆盖发光控制扫描驱动电路105中的除至少一个晶体管外的多个晶体管中的至少一个晶体管。

需要说明的是，本公开的多个实施例中，该显示基板的制作方法的流程可以包括更多或更少的操作，这些操作可以顺序执行或并行执行。虽然上文描述的制作方法的流程包括特定顺序出现的多个操作，但是应该清楚地了解，多个操作的顺序并不受限制。上文描述的制作方法可以执行一次，也可以按照预定条件执行多次。

关于上述实施例提供的显示基板的制作方法的技术效果可以参考本公开的实施例中提供的显示基板的技术效果，这里不再赘述。

有以下几点需要说明：

（1）本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

（2）在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (56)

1.一种显示基板，包括：

衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；

设置在所述衬底基板的周边区且沿远离所述显示区的一侧依次排列的栅极扫描驱动电路、发光控制扫描驱动电路和第一电源线；

其中，所述栅极扫描驱动电路的输出端与所述显示区的至少一个数据写入晶体管电连接，所述栅极扫描驱动电路配置为输出栅极扫描信号，所述数据写入晶体管配置为响应于所述栅极扫描信号控制数据信号的写入，所述发光控制扫描驱动电路的输出端与所述显示区的至少一个发光控制晶体管电连接，所述发光控制扫描驱动电路配置为输出发光控制信号，所述发光控制晶体管配置为响应于所述发光控制信号控制发光元件发光，所述第一电源线与所述显示区的至少一个发光元件的阴极电连接；

所述栅极扫描驱动电路包括第一稳定电容，所述第一稳定电容的第一极板与所述栅极扫描驱动电路的输出端电连接，所述第一稳定电容的第二极板与所述第一电源线电连接；

所述发光控制扫描驱动电路包括第二稳定电容，所述第二稳定电容的第一极板与所述发光控制扫描驱动电路的输出端电连接，所述第二稳定电容的第二极板与所述第一电源线电连接，以及，所述第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

2.根据权利要求1所述的显示基板，其中，所述发光控制扫描驱动电路还包括：第三稳定电容和第一连接部；

其中，所述第三稳定电容的第一极板和所述第一连接部电连接，所述第三稳定电容的第二极板与所述第一电源线电连接，以及，所述第三稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

3.根据权利要求2所述的显示基板，其中，所述发光控制扫描驱动电路包括多个级联的发光控制移位寄存器单元，所述发光控制移位寄存器单元包括多个晶体管、多个电容和多个连接部，

其中，所述多个晶体管包括：

第一晶体管，其中，所述第一晶体管的栅极和第一时钟信号线连接以接收第一时钟信号，所述第一晶体管的第一极和第一节点连接，所述第一晶体管的第二极和输入端连接；

第二晶体管，其中，所述第二晶体管的栅极和所述第一节点连接，第二晶体管的第一极和第二节点连接，第二晶体管的第二极和所述第一时钟信号线连接以接收所述第一时钟信号；

第三晶体管，其中，所述第三晶体管的栅极和所述第一时钟信号线连接以接收所述第一时钟信号，所述第三晶体管的第一极和所述第二节点连接，所述第三晶体管的第二极和第二电源线连接以接收第二电压；

第四晶体管，其中，所述第四晶体管的栅极和第二时钟信号线连接以接收第二时钟信号，所述第四晶体管的第一极和所述第一节点连接，所述第四晶体管的第二极和第五晶体管的第二极连接；

所述第五晶体管，其中，所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和第三电源线连接以接收第三电压；

第六晶体管，其中，所述第六晶体管的第一极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第六晶体管的第二极和第三节点连接；

第七晶体管，其中，所述第七晶体管的栅极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第七晶体管的第一极和所述第三节点连接，所述第七晶体管的第二极和第四节点连接；

第八晶体管，其中，所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极和所述第四节点连接，所述第八晶体管的第二极和所述第三电源线连接以接收所述第三电压；

第九晶体管，其中，所述第九晶体管的栅极和所述第四节点连接，所述第九晶体管的第一极和所述第三电源线连接以接收所述第三电压，所述第九晶体管的第二极和输出端连接；

第十晶体管，其中，所述第十晶体管的第一极和所述第二电源线连接以接收所述第二电压，所述第十晶体管的第二极和所述输出端连接；

所述多个电容包括：

第一电容，其中，所述第一电容的第二极和所述第三节点连接；

第二电容，其中，所述第二电容的第二极和所述第二时钟信号线连接以接收所述第二时钟信号；

第三电容，其中，所述第三电容的第一极和所述第四节点连接，所述第三电容的第二极和所述第三电源线连接以接收所述第三电压；

所述第三稳定电容，其中，所述第三稳定电容的第一极板和所述第一节点连接，所述第三稳定电容的第二极板和所述第一电源线电连接；

所述第二稳定电容，其中，所述第二稳定电容的第一极板和所述发光控制扫描驱动电路的输出端连接，所述第二稳定电容的第二极板和所述第一电源线电连接；

所述多个连接部包括：所述第一连接部和第三连接部，其中，

所述第一连接部包括所述第一节点，所述第三连接部与所述发光控制扫描驱动电路的输出端连接。

4.根据权利要求1至3任一所述的显示基板，其中，所述栅极扫描驱动电路还包括第一扫描电容，所述第一稳定电容和所述第一扫描电容的比值满足如下关系式：

GH1/EH1<C24/C21<GH1/EH2

其中，C21表示所述第一扫描电容，C24表示所述第一稳定电容， GH1为所述栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间，EH1为所述发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间，EH2为所述发光控制扫描驱动电路一帧时间的无效电平的时长。

5.根据权利要求1至3任一所述的显示基板，其中，所述发光控制扫描驱动电路包括第二电容时，所述第二稳定电容与所述发光控制扫描驱动电路的第二电容的比值满足如下关系式：

GH1/EH1<C6/C2<GH1/EH2

其中，C6表示所述第二稳定电容，C2表示所述发光控制扫描驱动电路的第二电容，GH1为所述栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间，EH1为所述发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间，EH2为所述发光控制扫描驱动电路一帧时间的无效电平的时长。

6.根据权利要求4所述的显示基板，其中，所述第一稳定电容和所述第一扫描电容的比值同时满足如下关系式：

GOL/GOW<C24/C21<GH1/EH2

其中，GOL/GOW为所述栅极扫描驱动电路的输出晶体管的长宽比。

7.根据权利要求5所述的显示基板，其中，所述第二稳定电容与所述发光控制扫描驱动电路的第二电容的比值满足如下关系式：

EOL/EOW<C6/C2<GH1/EH2

其中，EOW/EOL为所述发光控制扫描驱动电路的输出晶体管的长宽比。

8.根据权利要求4所述的显示基板，其中，所述第一稳定电容和所述第一扫描电容的比值同时满足如下关系式：

(GSW/GSL) /(GOW/GOL)<C24/C21<GH1/EH2

其中，GOW/GOL为所述栅极扫描驱动电路的输出晶体管的宽长比，GSW/GSL为所述栅极扫描驱动电路的任一开关晶体管的宽长比。

9.根据权利要求5所述的显示基板，其中，所述第二稳定电容与所述发光控制扫描驱动电路的第二电容的比值满足如下关系式：

(ESW/ESL) /(EOW/EOL)<C6/C2<GH1/EH2

其中，EOW/EOL为所述发光控制扫描驱动电路的输出晶体管的宽长比，ESW/ESL为所述发光控制扫描驱动电路的任一开关晶体管的宽长比。

10.根据权利要求1所述的显示基板，其中，所述发光控制扫描驱动电路还包括：第四稳定电容和第二连接部；

其中，所述第四稳定电容的第一极板和所述第二连接部电连接，所述第四稳定电容的第二极板与所述第一电源线电连接，以及，所述第四稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

11.根据权利要求3所述的显示基板，其中，所述多个电容还包括：

第四稳定电容，其中，所述第四稳定电容的第一极板和所述第二节点连接，所述第四稳定电容的第二极板和所述第一电源线电连接；

所述多个连接部还包括：第二连接部，所述第二连接部包括所述第二节点。

12.根据权利要求3所述的显示基板，其中，所述多个晶体管还包括：

第十一晶体管，其中，所述第六晶体管的栅极和所述第十一晶体管的第二极连接，所述第一电容的第一极和所述第十一晶体管的第二极连接，所述第十一晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十一晶体管的第一极和所述第二节点连接；

第十二晶体管，其中，所述第十晶体管的栅极和第十二晶体管的第二极连接，所述第二电容的第一极和所述第十二晶体管的第二极连接，所述第十二晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十二晶体管的第一极和所述第一节点连接。

13.根据权利要求1-3任一所述的显示基板，其中，所述发光控制扫描驱动电路输出的发光控制信号在一帧内的有效电平的持续时间大于所述栅极扫描驱动电路输出的栅极扫描信号在一帧内的有效电平的持续时间。

14.根据权利要求1所述的显示基板，其中，所述发光控制扫描驱动电路包括多个晶体管，所述第二稳定电容的第二极板的第一部分位于第一遮挡层，所述第二稳定电容的第二极板的第二部分位于第二遮挡层，所述第一遮挡层和所述第二遮挡层依次设置于所述发光控制扫描驱动电路远离所述衬底基板的一侧；

所述第一遮挡层覆盖所述发光控制扫描驱动电路中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制扫描驱动电路中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管；

所述第二遮挡层还设置于所述栅极扫描驱动电路远离所述衬底基板的一侧，且所述第二遮挡层覆盖所述栅极扫描驱动电路中的至少一个晶体管。

15.根据权利要求2所述的显示基板，其中，所述发光控制扫描驱动电路包括多个晶体管，所述第三稳定电容的第二极板的第一部分位于第一遮挡层，所述第三稳定电容的第二极板的第二部分位于第二遮挡层，

所述发光控制扫描驱动电路还包括第四稳定电容，所述第四稳定电容的第二极板的第一部分位于所述第一遮挡层，所述第四稳定电容的第二极板的第二部分位于所述第二遮挡层，

所述第一遮挡层和所述第二遮挡层依次设置于所述发光控制扫描驱动电路远离所述衬底基板的一侧；

所述第一遮挡层覆盖所述发光控制扫描驱动电路中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制扫描驱动电路中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管；

所述第二遮挡层还设置于所述栅极扫描驱动电路远离所述衬底基板的一侧，且所述第二遮挡层覆盖所述栅极扫描驱动电路中的至少一个晶体管。

16.根据权利要求14所述的显示基板，其中，所述第一遮挡层和所述第二遮挡层与所述第一电源线连接以接收第一电压。

17.根据权利要求14所述的显示基板，所述发光控制扫描驱动电路包括多个级联的发光控制移位寄存器单元，所述发光控制移位寄存器单元包括多个晶体管，其中，

对于每个所述发光控制移位寄存器单元，所述第一遮挡层覆盖所述发光控制移位寄存器单元中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制移位寄存器单元中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管。

18.根据权利要求14所述的显示基板，其中，所述发光控制扫描驱动电路还包括沿第一方向延伸的第二电源线或者第三电源线，

所述显示基板还包括沿所述第一方向延伸的第一电源线；

所述第二电源线或者所述第三电源线在所述衬底基板上的正投影位于所述发光控制扫描驱动电路中包括的晶体管在所述衬底基板上的正投影和所述栅极扫描驱动电路在所述衬底基板上的正投影之间；

所述第一电源线在所述衬底基板上的正投影位于所述发光控制扫描驱动电路在所述衬底基板上的正投影远离所述显示区的一侧。

19.根据权利要求18所述的显示基板，其中，所述第二电源线、所述第三电源线和所述第一电源线在垂直于所述衬底基板的方向上位于所述第一遮挡层远离所述第二遮挡层的一侧。

20.根据权利要求18所述的显示基板，其中，所述第一遮挡层在所述发光控制扫描驱动电路上的正投影靠近所述显示区一侧的边界位于所述第二电源线或者第三电源线在所述衬底基板上的正投影远离所述显示区的一侧；

所述第一遮挡层远离所述显示区一侧的边界在所述衬底基板上的正投影与所述第一电源线在所述衬底基板上的正投影重叠。

21.根据权利要求20所述的显示基板，其中，所述发光控制扫描驱动电路包括多个输出晶体管，配置为逐行输出所述发光控制信号至所述显示区的发光控制晶体管，

所述第一遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影位于所述多个输出晶体管在所述衬底基板上的正投影和所述第二电源线或者所述第三电源线在所述衬底基板上的正投影之间。

22.根据权利要求18所述的显示基板，其中，所述第二遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路在衬底基板上的正投影重叠；

所述第二遮挡层远离所述显示区一侧的边界在所述衬底基板上的正投影与所述第一电源线在所述衬底基板上的正投影重叠。

23.根据权利要求22所述的显示基板，其中，所述第二遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路的输出所述栅极扫描信号的输出晶体管在所述衬底基板上的正投影重叠；或者

所述第二遮挡层靠近所述显示区一侧的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路靠近所述显示区的一侧在所述衬底基板上的正投影重叠。

24.根据权利要求18所述的显示基板，其中，所述第二电源线提供的第二电压的绝对值大于所述第一电源线提供的第一电压的绝对值。

25.根据权利要求17所述的显示基板，其中，对应于每个所述发光控制移位寄存器单元，所述第一遮挡层包括多个周期性排列的第一开口，所述第二遮挡层包括多个周期性排列的第二开口，使得所述第一遮挡层和所述第二遮挡层分别覆盖所述发光控制移位寄存器单元的至少部分晶体管。

26.根据权利要求25所述的显示基板，其中，所述第一开口的密度范围为10%~50%，所述第二开口的密度范围为10%~50%。

27.根据权利要求25所述的显示基板，其中，所述第一开口和所述第二开口的形状为方形，所述第一开口和所述第二开口的尺寸范围为10μm *10μm~20μm *20μm。

28.根据权利要求17所述的显示基板，其中，对应于每个所述发光控制移位寄存器单元，所述第一遮挡层包括多个非周期性排列的第一开口，所述第二遮挡层包括多个非周期性排列的第二开口，使得所述第一遮挡层和所述第二遮挡层分别覆盖所述发光控制移位寄存器单元的至少部分晶体管。

29.根据权利要求28所述的显示基板，其中，所述第一开口的密度范围为10%~25%，所述第二开口的密度范围为10%~25%。

30.根据权利要求28所述的显示基板，其中，所述第一开口的尺寸大小和所述第二开口的尺寸大小与其分别对应的晶体管的面积呈正相关。

31.根据权利要求25或28所述的显示基板，其中，所述第一开口的边缘和所述第二开口的边缘在所述衬底基板上的正投影不重叠。

32.根据权利要求31所述的显示基板，其中，所述第一开口的边缘在所述衬底基板上的正投影和所述第二开口的边缘在所述衬底基板上的正投影交替设置。

33.根据权利要求18所述的显示基板，还包括：第一平坦化层和第二平坦化层，

其中，所述第一平坦化层在垂直于所述衬底基板的方向上位于所述第一遮挡层远离所述第二遮挡层的一侧，所述第二平坦化层在垂直于所述衬底基板的方向上位于所述第一遮挡层和所述第二遮挡层之间；

其中，所述第二平坦化层为所述有机绝缘层。

34.根据权利要求33所述的显示基板，其中，所述第二遮挡层通过贯穿所述第二平坦化层的多个过孔与所述第一遮挡层连接；

所述发光控制扫描驱动电路包括多个级联的发光控制移位寄存器单元，所述发光控制移位寄存器单元包括多个晶体管，其中，

对于每个所述发光控制移位寄存器单元，所述第一遮挡层覆盖所述发光控制移位寄存器单元中的至少一个晶体管，所述第二遮挡层覆盖所述发光控制移位寄存器单元中的除所述至少一个晶体管外的多个晶体管中的至少一个晶体管；

对应于每个所述发光控制移位寄存器单元，所述第一遮挡层包括多个周期性排列的第一开口，所述第二遮挡层包括多个周期性排列的第二开口，使得所述第一遮挡层和所述第二遮挡层分别覆盖所述发光控制移位寄存器单元的至少部分晶体管；

在垂直于所述第一方向的第二方向上，所述多个过孔位于所述第一开口和所述第二开口之间。

35.根据权利要求34所述的显示基板，其中，所述过孔形状为圆形或方形，所述过孔的孔径范围为3μm ~5μm。

36.根据权利要求34所述的显示基板，还包括支撑层，其中，所述支撑层位于所述第二遮挡层远离所述第一遮挡层的一侧，且所述支撑层在所述衬底基板上的正投影与所述多个过孔中远离所述显示区的一列过孔的边缘在所述衬底基板上的正投影重叠。

37.根据权利要求33所述的显示基板，还包括：在垂直于所述衬底基板的方向上，在所述衬底基板和所述第一遮挡层之间依次排列的半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层、第三导电层和第四绝缘层；

所述半导体层包括所述多个晶体管的有源层，所述第一导电层包括所述多个晶体管的栅极和多个电容的第一极，所述第二导电层包括所述多个电容的第二极，所述第三导电层包括多个连接部、第一时钟信号线、第二时钟信号线、第二电源线和第三电源线。

38.根据权利要求37所述的显示基板，其中，所述第一遮挡层和所述第二遮挡层分别与所述第三导电层之间形成多个稳定电容；其中，

所述第一遮挡层和所述第二遮挡层分别作为所述多个稳定电容的第二极板，所述多个稳定电容的第一极板为所述第三导电层。

39.根据权利要求37所述的显示基板，其中，所述第一遮挡层远离所述显示区的部分包括第一部分和位于所述第一平坦化层远离所述衬底基板的一侧的第二部分，所述第二遮挡层远离所述显示区的部分包括第一部分和位于所述第二平坦化层远离所述衬底基板的一侧的第二部分。

40.根据权利要求39所述的显示基板，其中，所述第一电源线包括所述第三导电层远离所述显示区的部分、所述第一遮挡层的第一部分和所述第二遮挡层的第一部分，且所述第三导电层远离所述显示区的部分、所述第一遮挡层的第一部分和所述第二遮挡层的第一部分直接接触。

41.根据权利要求40所述的显示基板，其中，所述第一遮挡层的第二部分与所述第三导电层之间的夹角范围为20°~30°，所述第二遮挡层的第二部分与所述第三导电层之间的夹角范围为25°~40°。

42.根据权利要求33所述的显示基板，其中，所述第一平坦化层和所述第二平坦化层还包括设置在所述发光控制扫描驱动电路和所述栅极扫描驱动电路之间的开槽，

所述第一平坦化层包括位于所述开槽远离所述显示区一侧以及覆盖所述发光控制扫描驱动电路的第一部分和覆盖所述栅极扫描驱动电路的第二部分；

所述第二平坦化层包括位于所述开槽远离所述显示区一侧以及覆盖所述发光控制扫描驱动电路的第一部分和覆盖所述栅极扫描驱动电路的第二部分；

所述第一遮挡层靠近所述显示区的一侧的边界在所述衬底基板上的正投影落入所述第二平坦化层的第一部分在所述衬底基板上的正投影内；

所述第二平坦化层的第一部分在所述衬底基板上的正投影落入所述第一平坦化层的第一部分在所述衬底基板上的正投影内；

所述第二遮挡层从所述发光控制扫描驱动电路对应的区域延伸至所述栅极扫描驱动电路对应的区域，且覆盖所述开槽。

43.根据权利要求42所述的显示基板，其中，覆盖所述开槽的第二遮挡层的在所述衬底基板上的正投影沿垂直于所述第一方向的第二方向的宽度B表示为如下公式：

B=A+k1*P1+k2*Q1+k3*P2+k4*Q2，P1=d1*tan(c1)，P2=d2*tan(c2)，

其中，A表示所述开槽在所述衬底基板上的正投影沿所述第二方向的宽度，P1表示所述第二遮挡层的第一坡度在所述衬底基板上的正投影的宽度，Q1表示所述第二遮挡层的第一平台在所述衬底基板上的正投影的宽度，P2表示所述第二遮挡层的第二坡度在所述衬底基板上的正投影的宽度，Q2表示所述第二遮挡层的第二平台在所述衬底基板上的正投影的宽度，d1表示所述第一平坦化层的厚度，d2表示所述第二平坦化层的厚度，c1表示所述第一平坦化层的坡度角，c2表示所述第二平坦化层的坡度角，k1、k2、k3、k4为系数，其中，1＜k1≤2，1＜k2≤2，1＜k3≤2，1＜k4≤2。

44.根据权利要求42所述的显示基板，其中，在所述第一遮挡层靠近所述开槽的位置处，所述第一遮挡层与所述第二遮挡层的之间的夹角范围为25°~40°。

45.根据权利要求37所述的显示基板，还包括第五绝缘层和第六绝缘层，

其中，所述第五绝缘层在垂直于所述衬底基板的方向上位于所述第一遮挡层和所述第三导电层之间，所述第六绝缘层在垂直于所述衬底基板的方向上位于所述第二遮挡层和所述第三导电层之间。

46.根据权利要求45所述的显示基板，其中，所述第五绝缘层包括所述第一平坦化层，所述第六绝缘层包括所述第一平坦化层和所述第二平坦化层。

47.根据权利要求46所述的显示基板，其中，所述第一平坦化层和所述第二平坦化层的厚度范围分别为1.0μm~2.0μm。

48.根据权利要求31所述的显示基板，还包括：

像素界定层，包括位于所述显示区的第一部分，和位于所述第二遮挡层远离所述衬底基板的一侧的第二部分，所述像素界定层的第一部分靠近所述周边区的边界在所述衬底基板上的正投影与所述栅极扫描驱动电路在所述衬底基板上的正投影部分重叠，所述像素界定层的第二部分在所述衬底基板上的正投影与所述第二遮挡层的第二开口在所述衬底基板上的正投影部分重叠；

阴极层，位于所述像素界定层远离所述衬底基板的一侧；

第一封装层，位于所述阴极层远离所述衬底基板的一侧；

第二封装层，位于所述第一封装层远离所述衬底基板的一侧；和

第三封装层，位于所述第二封装层远离所述衬底基板的一侧。

49.根据权利要求48所述的显示基板，其中，所述第一遮挡层远离所述显示区的边界和所述第三封装层远离所述显示区的边界的之间的距离范围为95μm~105μm。

50.根据权利要求48所述的显示基板，还包括：触控结构，位于所述第三封装层远离所述衬底基板的一侧。

51.根据权利要求50所述的显示基板，其中，所述触控结构包括多条与触控驱动电极和触控感测电极分别连接的触控走线，

其中，所述触控驱动电极和所述触控感测电极部分位于所述显示区，

所述第一遮挡层和所述第二遮挡层在所述衬底基板上的正投影与所述触控走线在所述衬底基板上的正投影至少部分重叠。

52.根据权利要求51所述的显示基板，其中，

所述显示基板还包括：第一平坦化层和第二平坦化层；

所述第一平坦化层和所述第二平坦化层还包括设置在所述发光控制扫描驱动电路和所述栅极扫描驱动电路之间的开槽；

所述触控走线的至少部分在所述衬底基板上的正投影落入所述开槽中。

53.根据权利要求14所述的显示基板，其中，所述第一遮挡层还包括第三部分，所述第三部分在所述衬底基板上的正投影与所述栅极扫描驱动电路的信号线在所述衬底基板上的正投影重叠且接触，

所述栅极扫描驱动电路的信号线配置为向所述栅极扫描驱动电路提供时钟信号。

54.一种发光控制扫描驱动电路，包括多个级联的发光控制移位寄存器单元，

对于每个发光控制移位寄存器单元，所述发光控制移位寄存器单元包括：多个晶体管、多个电容、多个连接部、第一遮挡层和第二遮挡层，

其中，所述第一遮挡层位于所述多个连接部和所述第二遮挡层之间，

所述多个晶体管包括：

第一晶体管，其中，所述第一晶体管的栅极和第一时钟信号线连接以接收第一时钟信号，所述第一晶体管的第一极和第一节点连接，所述第一晶体管的第二极和输入端连接；

第二晶体管，其中，所述第二晶体管的栅极和所述第一节点连接，第二晶体管的第一极和第二节点连接，第二晶体管的第二极和所述第一时钟信号线连接以接收所述第一时钟信号；

第三晶体管，其中，所述第三晶体管的栅极和所述第一时钟信号线连接以接收所述第一时钟信号，所述第三晶体管的第一极和所述第二节点连接，所述第三晶体管的第二极和第二电源线连接以接收第二电压；

第四晶体管，其中，所述第四晶体管的栅极和第二时钟信号线连接以接收第二时钟信号，所述第四晶体管的第一极和所述第一节点连接，所述第四晶体管的第二极和第五晶体管的第二极连接；

所述第五晶体管，其中，所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和第三电源线连接以接收第三电压；

第六晶体管，其中，所述第六晶体管的栅极和第十一晶体管的第二极连接，所述第六晶体管的第一极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第六晶体管的第二极和第三节点连接；

第七晶体管，其中，所述第七晶体管的栅极和所述第二时钟信号线连接以接收所述第二时钟信号，所述第七晶体管的第一极和所述第三节点连接，所述第七晶体管的第二极和第四节点连接；

第八晶体管，其中，所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极和所述第四节点连接，所述第八晶体管的第二极和所述第三电源线连接以接收所述第三电压；

第九晶体管，其中，所述第九晶体管的栅极和所述第四节点连接，所述第九晶体管的第一极和所述第三电源线连接以接收所述第三电压，所述第九晶体管的第二极和输出端连接；

第十晶体管，其中，所述第十晶体管的栅极和第十二晶体管的第二极连接，所述第十晶体管的第一极和所述第二电源线连接以接收所述第二电压，所述第十晶体管的第二极和所述输出端连接；

所述第十一晶体管，其中，所述第十一晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十一晶体管的第一极和所述第二节点连接；

所述第十二晶体管，其中，所述第十二晶体管的栅极和所述第二电源线连接以接收所述第二电压，所述第十二晶体管的第一极和所述第一节点连接；

所述多个电容包括：

第一电容，其中，所述第一电容的第一极和所述第十一晶体管的第二极连接，所述第一电容的第二极和所述第三节点连接；

第二电容，其中，所述第二电容的第一极和所述第十二晶体管的第二极连接，所述第二电容的第二极和所述第二时钟信号线连接以接收所述第二时钟信号；

第三电容，其中，所述第三电容的第一极和所述第四节点连接，所述第三电容的第二极和所述第三电源线连接以接收所述第三电压；

第三稳定电容，其中，所述第三稳定电容的第一极板和所述第一节点连接，所述第三稳定电容的第二极板和第一电源线电连接；

第四稳定电容，其中，所述第四稳定电容的第一极板和所述第二节点连接，所述第四稳定电容的第二极板和所述第一电源线电连接；

第二稳定电容，其中，所述第二稳定电容的第一极板和所述输出端连接，所述第二稳定电容的第二极板和所述第一电源线电连接；

所述多个连接部包括：第一连接部、第二连接部和第三连接部，其中，

所述第一连接部包括所述第一节点，所述第二连接部包括所述第二节点，所述第三连接部与所述发光控制扫描驱动电路的输出端连接；

其中，所述第二稳定电容的第一极板与所述输出端电连接，所述第二稳定电容的第二极板与所述第一电源线电连接，以及，所述第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层；

所述第三稳定电容的第一极板和所述第一连接部电连接，所述第三稳定电容的第二极板与所述第一电源线电连接，以及，所述第三稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层；

所述第四稳定电容的第一极板和所述第二连接部电连接，所述第四稳定电容的第二极板与所述第一电源线电连接，以及，所述第四稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

55.一种显示装置，包括权利要求1-53任一所述的显示基板。

56.一种如权利要求1所述的显示基板的制作方法，包括：

提供所述衬底基板；

在所述衬底基板上形成所述栅极扫描驱动电路、所述发光控制扫描驱动电路和第一电源线，

其中，所述栅极扫描驱动电路的输出端与所述显示区的至少一个数据写入晶体管电连接，所述数据写入晶体管配置为响应于所述栅极扫描信号控制数据信号的写入，所述发光控制扫描驱动电路的输出端与所述显示区的至少一个发光控制晶体管电连接，所述发光控制晶体管配置为响应于所述发光控制信号控制发光元件发光，所述第一电源线与所述显示区的至少一个发光元件的阴极电连接；

所述栅极扫描驱动电路包括第一稳定电容，所述第一稳定电容的第一极板与所述栅极扫描驱动电路的输出端电连接，所述第一稳定电容的第二极板与所述第一电源线电连接；

所述发光控制扫描驱动电路包括第二稳定电容，所述第二稳定电容的第一极板与所述发光控制扫描驱动电路的输出端电连接，所述第二稳定电容的第二极板与所述第一电源线电连接，以及，所述第二稳定电容的第二极板包括第一部分和第二部分，在沿垂直于所述衬底基板的方向上所述第一部分与所述第二部分之间具有有机绝缘层。

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