CN116246582A - 显示基板和显示装置 - Google Patents

Abstract

本发明提供一种显示基板和显示装置。显示基板包括：衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；像素阵列，位于所述显示区，包括多个像素单元；以及，扫描驱动模组，位于所述周边区中的驱动电路区域，包括多个移位寄存器单元，在所述多个移位寄存器单元中的一个移位寄存器单元中设置有多条信号线，所述多条信号线沿第一方向延伸；所述多条信号线在第二方向上的宽度和W1与所述一个移位寄存器单元在所述第二方向上的宽度W2的比值为W1/W2，至少一个所述像素单元沿第一方向的长度为像素间距值；W1/W2与所述像素间距值的乘积大于18um而小于40um。本发明能在高分辨率的情况下实现窄边框。

Description

显示基板和显示装置

本申请为申请日为2021年12月3的申请号为202111465296.0的中国专利申请的分案申请。

技术领域

本发明涉及显示技术领域，尤其涉及一种显示基板和显示装置。

背景技术

在相关技术中，OLED(有机发光二极管)显示产品中，移位寄存器单元与像素单元中的栅极扫描控制信号端或发光控制扫描信号端耦接，以提供栅极扫描驱动信号或者发光控制扫描信号。由于像素分辨率逐渐提高，像素间距值逐渐减小，对应的设置移位寄存器单元的布局空间也逐渐减小。相关的显示产品不能在实现高分辨率的同时实现窄边框。

发明内容

本发明的主要目的在于提供一种显示基板和显示装置，解决现有的显示装置不能在实现高分辨率的同时实现窄边框的问题。

为了达到上述目的，本发明实施例提供了一种显示基板，包括：

衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；

像素阵列，位于所述显示区，包括多个像素单元；以及，

扫描驱动模组，位于所述周边区中的驱动电路区域，包括多个移位寄存器单元，在所述多个移位寄存器单元中的一个移位寄存器单元中设置有多条信号线，所述多条信号线沿第一方向延伸；

所述多条信号线在第二方向上的宽度和W1与所述一个移位寄存器单元在所述第二方向上的宽度W2的比值为W1/W2，至少一个所述像素单元沿第一方向的长度为像素间距值；所述第一方向与所述第二方向相交；

W1/W2与所述像素间距值的乘积大于18um而小于40um。

可选的，所述多条信号线包括所述一个移位寄存器单元中的所有信号线。

可选的，所述多条信号线包括与所述一个移位寄存器单元在所述衬底基板上的正投影有交叠的所有信号线。

可选的，W1/W2大于0.4而小于0.7。

可选的，W1/W2与所述像素间距值的乘积大于27um而小于36um。

可选的，W1/W2与所述像素间距值的乘积大于18um而小于或等于27um。

可选的，W1/W2与所述像素间距值的乘积大于或等于36um而小于40um。

可选的，W1/W2与所述像素间距值的乘积大于29um而小于35um。

可选的，所述显示基板包括第一导电层、绝缘层和第二导电层，所述绝缘层设置于所述第一导电层和所述第二导电层之间；

所述多条信号线中的至少一条信号线设置于所述第一导电层，所述多条信号线中的至少一条信号线设置于所述第二导电层。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少一个晶体管，所述晶体管的第一电极、所述晶体管的第二电极与所述多条信号线位于同一层。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少一个晶体管，所述晶体管的第一电极与所述晶体管的第二电极位于同一层，所述多条信号线与所述晶体管的第一电极位于不同层。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供直流电源信号；

所述至少一条信号线在所述第二方向上的宽度W3与所述移位寄存器单元在所述第二方向上的宽度W2的比值W3/W2大于或者等于0.15。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少一信号线，所述至少一条信号线被配置为提供直流电源信号；

所述至少一条信号线在所述第二方向上的宽度W3与所述移位寄存器单元在所述第二方向上的宽度W2的比值W3/W2大于或者等于0.3。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供时钟信号；

所述至少一条信号线在所述第二方向上的宽度W4与所述移位寄存器单元在所述第二方向上的宽度W2的比值W4/W2大于或者等于0.015。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供时钟信号；

所述至少一条信号线在所述第二方向上的宽度的W4与所述移位寄存器单元在所述第二方向上的宽度W2的比值W4/W2大于或者等于0.03。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；

所述至少两个晶体管的有源层由连续的半导体层形成，所述多条信号线中的一条信号线在所述衬底基板上的正投影与所述半导体层在所述衬底基板上的正投影至少部分重叠。

可选的，所述移位寄存器单元包括第四晶体管、第五晶体管、第八晶体管和第十三晶体管；所述第四晶体管的第二电极与所述第五晶体管的第二电极耦接，所述第八晶体管的第二电极、所述第五晶体管的第一电极和所述第十三晶体管的第一电极相互耦接；

所述第四晶体管的有源层、所述第五晶体管的有源层、所述第十三晶体管的有源层和所述第八晶体管的有源层由连续的第一半导体层形成；

所述第四晶体管的有源层在所述衬底基板上的正投影、所述第五晶体管的有源层在所述衬底基板的正投影、所述第八晶体管的有源层在所述衬底基板的正投影与所述第十三晶体管的部分有源层在所述衬底基板的正投影共同形成E型图形或者F型图形；

所述第四晶体管的有源层在所述衬底基板的正投影和所述第五晶体管的有源层在所述衬底基板的正投影共同形成L型图形。

可选的，所述移位寄存器单元包括多条信号线，所述多条信号线包括第一电压线；

所述第一电压线在所述衬底基板上的正投影与所述第一半导体层在所述衬底基板上的正投影部分重叠。

可选的，所述移位寄存器单元包括多条信号线，所述多条信号线包括第二时钟信号线；

所述第二时钟信号线在所述衬底基板上的正投影与所述第一半导体层在所述衬底基板上的正投影部分重叠。

可选的，所述第四晶体管的沟道沿第二方向延伸，所述五晶体管的沟道沿第一方向延伸，所述第十三晶体管的沟道沿第二方向延伸，所述第八晶体管的沟道沿第一方向延伸。

可选的，所述移位寄存器单元包括第二晶体管和第三晶体管；所述第二晶体管的第二电极与所述第三晶体管的第二电极耦接；

所述第二晶体管的有源层和所述第三晶体管的有源层由连续的第四半导体层形成，所述第二晶体管的有源层在所述衬底基板的正投影和所述第三晶体管的有源层在所述衬底基板的正投影共同形成I型图形。

可选的，所述第二晶体管的沟道沿第一方向延伸，所述第三晶体管的沟道沿第一方向延伸。

可选的，所述移位寄存器单元包括第二晶体管、第三晶体管和第十一晶体管；所述第二晶体管的第二电极与所述第三晶体管的第二电极耦接；所述第十一晶体管的第一电极与所述第三晶体管的第二电极耦接；

所述第二晶体管的有源层、所述第三晶体管的有源层和第十一晶体管的有源层由连续的第五半导体层形成，所述第二晶体管的有源层在所述衬底基板的正投影、所述第三晶体管的有源层在所述衬底基板的正投影和第十一晶体管的有源层在所述衬底基板的正投影共同形成T型图形。

可选的，所述多条信号线包括第三起始信号线；

所述第五半导体层在所述衬底基板上的正投影与所述第三起始信号线在所述衬底基板上的正投影部分重叠。

可选的，所述第二晶体管的沟道和所述第三晶体管的沟道都沿第一方向延伸，所述第十一晶体管的沟道沿第二方向延伸。

可选的，所述移位寄存器单元包括第六晶体管、第七晶体管和第八晶体管；

所述第六晶体管的第二电极与所述第七晶体管的第一电极耦接，所述第八晶体管的第一电极与所述第七晶体管的第二电极耦接；

所述第八晶体管的有源层在所述衬底基板的正投影、所述第七晶体管的有源层在所述衬底基板的正投影和所述第六晶体管的有源层在所述衬底基板的正投影共同形成n型图形。

可选的，所述移位寄存器单元还包括第四晶体管、第五晶体管、第八晶体管和第十三晶体管；所述第四晶体管的第二电极与所述第五晶体管的第二电极耦接，所述第八晶体管的第二电极、所述第五晶体管的第一电极和所述第十三晶体管的第一电极相互耦接；

所述第四晶体管的有源层、所述第五晶体管的有源层、所述第十三晶体管的有源层、所述第八晶体管的有源层、所述第七晶体管的有源层和所述第六晶体管的有源层由连续的第二半导体层形成。

可选的，所述移位寄存器单元包括多条信号线，所述多条信号线包括第一电压线；

所述第一电压线在所述衬底基板上的正投影与所述第二半导体层在所述衬底基板上的正投影部分重叠。

可选的，所述第四晶体管的沟道沿第二方向延伸，所述第五晶体管的沟道沿第一方向延伸，所述第十三晶体管的沟道沿第二方向延伸，所述第八晶体管的沟道沿第一方向延伸，所述第七晶体管的沟道沿第一方向延伸，所述第六晶体管的沟道沿第二方向延伸。

可选的，所述移位寄存器单元包括第一晶体管、第五晶体管、第八晶体管、第十二晶体管和第十三晶体管；

所述第八晶体管的第二电极、所述第五晶体管的第一电极和所述第十三晶体管的第一电极相互耦接；所述第十二晶体管的第一电极与所述第一晶体管的第二电极耦接，所述第十二晶体管的第二电极与第十三晶体管的第二电极耦接；

所述第一晶体管的有源层在所述衬底基板的正投影、第五晶体管的有源层在所述衬底基板的正投影、第八晶体管的有源层在所述衬底基板的正投影、第十二晶体管的有源层在所述衬底基板的正投影和第十三晶体管的有源层在所述衬底基板的正投影共同形成H型图形。

可选的，所述移位寄存器单元还包括第四晶体管、第七晶体管和第六晶体管；

所述第四晶体管的第二电极与所述第五晶体管的第二电极耦接；所述第六晶体管的第一电极与所述第七晶体管的第一电极耦接；所述第四晶体管的第一电极与所述第六晶体管的第一电极耦接；

第一晶体管的有源层、第四晶体管的有源层、第五晶体管的有源层、第十三晶体管的有源层、第十二晶体管的有源层、第八晶体管的有源层、第七晶体管的有源层与第六晶体管的有源层由连续的第三半导体层形成。

可选的，所述移位寄存器单元包括多条信号线，所述多条信号线包括第一电压线；

所述第一电压线在所述衬底基板上的正投影与所述第三半导体层在所述衬底基板上的正投影部分重叠。

可选的，所述第四晶体管的沟道沿第二方向延伸，所述第五晶体管的沟道沿第一方向延伸，所述第十三晶体管的沟道沿第二方向延伸，所述第十二晶体管的沟道和所述第一晶体管的沟道沿第一方向延伸，所述第八晶体管的沟道和所述第七晶体管的沟道沿第一方向延伸，所述第六晶体管的沟道沿第二方向延伸。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；所述至少两个晶体管的有源层由连续的半导体层形成；

所述半导体层包括的至少部分半导体图形的形状为π型。

可选的，所述移位寄存器单元包括多条信号线、多个晶体管和多个电容；

所述多条信号线包括：第一电压线、第二电压线、第一时钟信号线、第二时钟信号线和第三时钟信号线，所述多个晶体管包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；所述多个电容包括：第一电容、第二电容和第三电容；

所述第一晶体管的栅极与所述第三时钟信号线耦接，所述第一晶体管的第一电极与输入端耦接，所述第一晶体管的第二电极与所述第二晶体管的栅极耦接；

所述第二晶体管的第一电极与所述第三时钟信号线耦接，所述第二晶体管的第二电极与所述第三晶体管的第二电极耦接；

所述第三晶体管的栅极与所述第三时钟信号线耦接，所述第三晶体管的第一电极与所述第二电压线耦接；

所述第四晶体管的栅极与所述第十晶体管的栅极耦接，所述第四晶体管的第一电极与所述第一时钟信号线耦接，所述第四晶体管的第二电极与所述第五晶体管的第二电极耦接；

所述第五晶体管的栅极与所述第三晶体管的第二电极耦接，所述第五晶体管的第一电极与所述第一电压线耦接；

所述第六晶体管的栅极与所述第十一晶体管的第二电极耦接，所述第六晶体管的第一电极与所述第一时钟信号线耦接，所述第六晶体管的第二电极与所述第七晶体管的第一电极耦接；

所述第七晶体管的栅极与所述第一时钟信号线耦接，所述第七晶体管的第二电极与所述第九晶体管的栅极耦接；

所述第八晶体管的栅极与所述第十三晶体管的栅极耦接，所述第八晶体管的第一电极与所述第九晶体管的栅极耦接，所述第八晶体管的第二电极与所述第一电压线耦接；

所述第九晶体管的第一电极与所述第一电压线耦接，所述第九晶体管的第二电极与驱动信号输出端耦接；

所述第十晶体管的第一电极与所述驱动信号输出端耦接，所述第十晶体管的第二电极与所述第二电压线耦接；

所述第十一晶体管的栅极与所述第二电压线耦接，所述第十一晶体管的第一电极与所述第五晶体管的栅极耦接；

所述第十二晶体管的栅极与所述第二电压线耦接，所述第十二晶体管的第一电极与所述第一晶体管的第二电极耦接，所述第十二晶体管的第二电极与所述第十晶体管的栅极电连接；

所述第十三晶体管的栅极与第二时钟信号线耦接，所述第十三晶体管的第一电极与所述第一电压线耦接，所述第十三晶体管的第二电极与所述第二晶体管的栅极耦接；

所述第一电容的第一极板与所述第六晶体管的栅极耦接，所述第一电容的第二极板与所述第六晶体管的第二电极耦接；

所述第二电容的第一极板与所述第九晶体管的栅极耦接，所述第二电容的第二极板与所述第一电压线耦接；

所述第三电容的第一极板与所述第十晶体管的栅极耦接，所述第三电容的第二极板与所述第四晶体管的第二电极耦接。

可选的，所述多个移位寄存器单元中的一个移位寄存器单元包括多条信号线、多个晶体管和多个电容；

所述多条信号线包括第一电压线、第二电压线、第一时钟信号线和第二时钟信号线，所述多个晶体管包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；所述多个电容包括：第一电容、第二电容和第三电容；

所述第一晶体管的栅极与所述第一时钟信号线耦接，所述第一晶体管的第一电极与输入端耦接，所述第一晶体管的第二电极与所述第二晶体管的栅极耦接；

所述第二晶体管的第一电极与所述第一时钟信号线耦接，所述第二晶体管的第二电极与所述第三晶体管的第二电极耦接；

所述第三晶体管的栅极与所述第一时钟信号线耦接，所述第三晶体管的第一电极与所述第二电压线耦接；

所述第四晶体管的栅极与所述第二时钟信号线耦接，所述第四晶体管的第一电极与所述第五晶体管的第二电极耦接，所述第四晶体管的第二电极与所述第二晶体管的栅极耦接；

所述第五晶体管的栅极与所述第三晶体管的第二电极耦接，所述第五晶体管的第一电极与所述第一电压线耦接；

所述第六晶体管的栅极与所述第十一晶体管的第二电极耦接，所述第六晶体管的第一电极与所述第二时钟信号线耦接，所述第六晶体管的第二电极与所述第七晶体管的第一电极耦接；

所述第七晶体管的栅极与所述第二时钟信号线耦接，所述第七晶体管的第二电极与所述第九晶体管的栅极耦接；

所述第八晶体管的栅极与所述第二晶体管的栅极耦接，所述第八晶体管的第一电极与所述第一电压线耦接，所述第八晶体管的第二电极与所述第九晶体管的栅极耦接；

所述第九晶体管的第一电极与所述第一电压线耦接，所述第九晶体管的第二电极与驱动信号输出端耦接；

所述第十晶体管的栅极与所述第十二晶体管的第二电极耦接，所述第十晶体管的第一电极与所述第二电压线耦接，所述第十晶体管的第二电极与所述驱动信号输出端耦接；

所述第十一晶体管的栅极与所述第二电压线耦接，所述第十一晶体管的第一电极与所述第二晶体管的第二电极耦接；

所述第十二晶体管的栅极与所述第二电压线耦接，所述第十二晶体管的第一电极与所述第二晶体管的栅极耦接；

所述第一电容的第一极板与所述第六晶体管的栅极耦接，所述第一电容的第二极板与所述第六晶体管的第二电极耦接；

所述第二电容的第一极板与所述第九晶体管的栅极耦接，所述第二电容的第二极板与所述第一电压线耦接；

所述第三电容的第一极板与所述第十晶体管的栅极耦接，所述第三电容的第二极板与所述第二时钟信号线耦接。

本发明实施例还提供了一种显示装置，包括上述的显示基板。

本发明实施例所述的显示基板和显示装置能够在高分辨率的情况下实现窄边框。

附图说明

图1是移位寄存器单元的至少一实施例的电路图；

图2A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；

图2B是图2A中的有源层的布局图；

图2C是图2A中的第一栅金属层的布局图；

图2D是图2A中的第二栅金属层的布局图；

图2E是图2A中的第一源漏金属层的布局图；

图2F是图2A中的第二源漏金属层的布局图；

图2G是在图2A的基础上增加像素单元P1的示意图；

图3A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；

图3B是图3A中的有源层的布局图；

图3C是图3A中的第一栅金属层的布局图；

图3D是图3A中的第二栅金属层的布局图；

图3E是图3A中的第一源漏金属层的布局图；

图3F是图3A中的第二源漏金属层的布局图；

图3G是在图3A的基础上增加像素单元P1的示意图；

图4A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；

图4B是图4A中的有源层的布局图；

图4C是图4A中的第一栅金属层的布局图；

图4D是图4A中的第二栅金属层的布局图；

图4E是图4A中的第一源漏金属层的布局图；

图4F是图4A中的第二源漏金属层的布局图；

图4G是在图4A的基础上增加像素单元P1的示意图；

图5A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；

图5B是图5A中的有源层的布局图；

图5C是图5A中的第一栅金属层的布局图；

图5D是图5A中的第二栅金属层的布局图；

图5E是图5A中的第一源漏金属层的布局图；

图5F是图5A中的第二源漏金属层的布局图；

图5G是在图5A的基础上增加像素单元P1的示意图；

图6A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；

图6B是图6A中的有源层的布局图；

图6C是图6A中的第一栅金属层的布局图；

图6D是图6A中的第二栅金属层的布局图；

图6E是图6A中的第一源漏金属层的布局图；

图6F是图6A中的第二源漏金属层的布局图；

图6G是在图6A的基础上增加像素单元P1的示意图；

图7A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；

图7B是图7A中的有源层的布局图；

图7C是图7A中的第一栅金属层的布局图；

图7D是图7A中的第二栅金属层的布局图；

图7E是图7A中的第一源漏金属层的布局图；

图7F是图7A中的第二源漏金属层的布局图；

图7G是在图7A的基础上增加像素单元P1的示意图；

图8A是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成I型图形的示意图；

图8B是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成L型图形的示意图；

图8C是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成T型图形的示意图；

图8D是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成F型图形的示意图；

图8E是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成E型图形的示意图；

图8F是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成n型图形的示意图；

图8G是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成π型图形的示意图；

图8H是所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成H型图形的示意图；

图9是移位寄存器单元的至少一实施例的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的显示基板包括：

衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；

像素阵列，位于所述显示区，包括多个像素单元；以及，

扫描驱动模组，位于所述周边区中的驱动电路区域，包括多个移位寄存器单元，在所述多个移位寄存器单元中的一个移位寄存器单元中设置有多条信号线，所述多条信号线沿第一方向延伸；

所述多条信号线在第二方向上的宽度和W1与所述一个移位寄存器单元在所述第二方向上的宽度W2的比值为W1/W2，至少一个所述像素单元沿所述第一方向的长度为像素间距值；所述第一方向与所述第二方向相交；

W1/W2与所述像素间距值的乘积大于18um而小于40um。

在相关技术中，OLED(有机发光二极管)显示产品中，所述移位寄存器单元与像素单元中的栅极扫描控制信号端或发光控制扫描信号端耦接，以提供栅极扫描驱动信号或者发光控制扫描信号。由于像素分辨率逐渐提高，像素间距值逐渐减小，对应的设置移位寄存器单元的布局空间也逐渐减小，为了尽可能在高分辨率的情况下能够实现窄边框的产品设计，本发明实施例提供了一种显示基板，移位寄存器单元位于所述周边区域中的驱动电路区域，设置于所述多个移位寄存器单元中的一个移位寄存器单元中的信号线的在第二方向上的总线宽与所述一个移位寄存器单元在第二方向上的宽度的比值与所述像素间距值的乘积大于18um而小于40um，以能够实现窄边框。

在本发明至少一实施例中，W1/W2与所述像素间距值的乘积可以大于19um而小于40um，大于20um而小于40um，大于21um而小于40um，大于22um而小于40um，大于23um而小于40um，大于24um而小于40um，大于25um而小于40um，大于26um而小于40um，大于27um而小于40um，大于28um而小于40um，大于29um而小于40um，大于30um而小于40um，大于31um而小于40um，大于32um而小于40um，大于33um而小于40um，大于

34um而小于40um，大于35um而小于40um，大于36um而小于40um，大于

37um而小于40um，大于38um而小于40um，大于39um而小于40um，大于

18um而小于39um，大于19um而小于39um，大于20um而小于39um，大于

21um而小于39um，大于22um而小于39um，大于23um而小于39um，大于

24um而小于39um，大于25um而小于39um，大于26um而小于39um，大于

27um而小于39um，大于28um而小于39um，大于29um而小于39um，大于

30um而小于39um，大于31um而小于39um，大于32um而小于39um，大于

33um而小于39um，大于34um而小于39um，大于35um而小于39um，大于

36um而小于39um，大于37um而小于39um，大于38um而小于39um，大于

18um而小于38um，大于19um而小于38um，大于20um而小于38um，大于

21um而小于38um，大于22um而小于38um，大于23um而小于38um，大于

24um而小于38um，大于25um而小于38um，大于26um而小于38um，大于

27um而小于38um，大于28um而小于38um，大于29um而小于38um，大于

30um而小于38um，大于31um而小于38um，大于32um而小于38um，大于

33um而小于38um，大于34um而小于38um，大于35um而小于38um，大于

36um而小于38um，大于37um而小于38um，大于18um而小于37um，大于

19um而小于37um，大于20um而小于37um，大于21um而小于37um，大于

22um而小于37um，大于23um而小于37um，大于24um而小于37um，大于

25um而小于37um，大于26um而小于37um，大于27um而小于37um，大于

28um而小于37um，大于29um而小于37um，大于30um而小于37um，大于

31um而小于37um，大于32um而小于37um，大于33um而小于37um，大于

34um而小于37um，大于35um而小于37um，大于36um而小于37um，大于

18um而小于36um，大于19um而小于36um，大于20um而小于36um，大于

21um而小于36um，大于22um而小于36um，大于23um而小于36um，大于

24um而小于36um，大于25um而小于36um，大于26um而小于36um，大于

27um而小于36um，大于28um而小于36um，大于29um而小于36um，大于

30um而小于36um，大于31um而小于36um，大于32um而小于36um，大于

33um而小于36um，大于34um而小于36um，大于35um而小于36um，大于

18um而小于35um，大于19um而小于35um，大于20um而小于35um，大于

21um而小于35um，大于22um而小于35um，大于23um而小于35um，大于

24um而小于35um，大于25um而小于35um，大于26um而小于35um，大于

27um而小于35um，大于28um而小于35um，大于29um而小于35um，大于

30um而小于35um，大于31um而小于35um，大于32um而小于35um，大于

33um而小于35um，大于34um而小于35um，大于18um而小于34um，大于

19um而小于34um，大于20um而小于34um，大于21um而小于34um，大于

22um而小于34um，大于23um而小于34um，大于24um而小于34um，大于

25um而小于34um，大于26um而小于34um，大于27um而小于34um，大于

28um而小于34um，大于29um而小于34um，大于30um而小于34um，大于

31um而小于34um，大于32um而小于34um，大于33um而小于34um，大于

18um而小于33um，大于19um而小于33um，大于20um而小于33um，大于

21um而小于33um，大于22um而小于33um，大于23um而小于33um，大于

24um而小于33um，大于25um而小于33um，大于26um而小于33um，大于

27um而小于33um，大于28um而小于33um，大于29um而小于33um，大于

30um而小于33um，大于31um而小于33um，大于32um而小于33um，大于

18um而小于32um，大于19um而小于32um，大于20um而小于32um，大于

21um而小于32um，大于22um而小于32um，大于23um而小于32um，大于

24um而小于32um，大于25um而小于32um，大于26um而小于32um，大于

27um而小于32um，大于28um而小于32um，大于29um而小于32um，大于

30um而小于32um，大于31um而小于32um，大于18um而小于31um，大于

19um而小于31um，大于20um而小于31um，大于21um而小于31um，大于

22um而小于31um，大于23um而小于31um，大于24um而小于31um，大于

25um而小于31um，大于26um而小于31um，大于27um而小于31um，大于

28um而小于31um，大于29um而小于31um，大于30um而小于31um，大于

18um而小于30um，大于19um而小于30um，大于20um而小于30um，大于

21um而小于30um，大于22um而小于30um，大于23um而小于30um，大于

24um而小于30um，大于25um而小于30um，大于26um而小于30um，大于

27um而小于30um，大于28um而小于30um，大于29um而小于30um，大于

18um而小于29um，大于19um而小于29um，大于20um而小于29um，大于21um而小于29um，大于22um而小于29um，大于23um而小于29um，大于24um而小于29um，大于25um而小于29um，大于26um而小于29um，大于27um而小于29um，大于28um而小于29um，大于18um而小于28um，大于19um而小于28um，大于20um而小于28um，大于21um而小于28um，大于22um而小于28um，大于23um而小于28um，大于24um而小于28um，大于25um而小于28um，大于26um而小于28um，大于27um而小于28um，大于18um而小于27um，大于19um而小于27um，大于20um而小于27um，大于21um而小于27um，大于22um而小于27um，大于23um而小于27um，大于24um而小于27um，大于25um而小于27um，大于26um而小于27um，大于19um而小于26um，大于20um而小于26um，大于21um而小于26um，大于22um而小于26um，大于23um而小于26um，大于24um而小于26um，大于25um而小于26um，大于18um而小于25um，大于19um而小于25um，大于20um而小于25um，大于21um而小于25um，大于22um而小于25um，大于23um而小于25um，大于24um而小于25um，大于18um而小于24um，大于19um而小于24um，大于20um而小于24um，大于21um而小于24um，大于22um而小于24um，大于23um而小于24um，大于18um而小于23um，大于19um而小于23um，大于20um而小于23um，大于21um而小于23um，大于22um而小于23um，大于18um而小于22um，大于19um而小于22um，大于20um而小于22um，大于21um而小于22um，大于18um而小于21um，大于19um而小于21um，大于20um而小于21um，大于18um而小于20um、大于18um而小于19um，或者，大于19um而小于20um，但不以此为限。例如，W1/W2与所述像素间距值的乘积可以等于18.5um、19um、19.5um、20um、20.5um、21um、22.5um、23um、23.5um、24um、24.5um、25um、25.5um、26um、26.5um、27um、27.5um、28um、28.5um、29um、29.5um、30um、30.5um、31um、31.5um、32um、32.5um、33um、33.5um、34um、34.5um、35um、35.5um、36um、36.5um、37um、37.5um、38um、38.5um、39um或39.5um，但不以此为限。

在本发明至少一实施例中，“所述多个移位寄存器单元中的一个移位寄存器单元中设置有多条信号线”指的并不是所述多个移位寄存器单元中仅有一个移位寄存器单元中设置有多条信号线；

所述多个移位寄存器单元中的一个移位寄存器单元中设置有多条信号线”指的可以是：在所述多个移位寄存器单元中的至少一移位寄存器单元中的每一移位寄存器单元中分别设置有多条信号线。

在本发明至少一实施例中，当所述多条信号线中的不同的信号线在衬底基板上的正投影相互交叠时，所述多条信号线在第二方向上的宽度和W1为：所述多条信号线中的不同信号线分别在第二方向上的宽度之和。

可选的，在驱动电路区域中，沿第二方向可以设置有多个移位寄存器单元，沿第二方向设置的多个移位寄存器单元中的各个移位寄存器单元中的各信号线在第二方向上的宽度之和，与各个移位寄存器单元在所述第二方向上的宽度比值与所述像素间距值的乘积大于18um而小于40um。

可选的，所述多条信号线可以包括所述多个移位寄存器单元中的一个移位寄存器单元中的所有信号线。

在本发明至少一实施例中，所述多条信号线包括与所述多个移位寄存器单元中的一个移位寄存器单元在所述衬底基板上的正投影有交叠的所有信号线。

可选的，所述扫描驱动模组包括的移位寄存器单元的类型可以包括：提供n型驱动信号的第一移位寄存器单元、提供p型驱动信号的第二移位寄存器单元，以及，提供发光控制信号的第三移位寄存器单元，当多个移位寄存器单元中的一个移位寄存器单元为第一移位寄存器单元时，所述多条信号线可以包括：第一移位寄存器单元包括的所有信号线、第二起始信号线，以及，第三起始信号线；但不以此为限。

其中，所述第二起始信号线可以为向第二移位寄存器单元提供输入信号的信号线，所述第三起始信号线可以为向第三移位寄存器单元提供输入信号的信号线，但不以此为限。

在具体实施时，W1/W2可以大于0.4而小于0.7，但不以此为限。例如，W1/W2可以大于0.45而小于0.7，大于0.5而小于0.7，大于0.55而小于0.7、大于0.6而小于0.7，大于0.65而小于0.7，大于0.4而小于0.65，大于0.45而小于0.65，大于0.5而小于0.65，大于0.55而小于0.65，大于0.6而小于0.65，大于0.4而小于0.6，大于0.45而小于0.6，大于0.5而小于0.6，大于0.55而小于0.6，大于0.4而小于0.55，大于0.45而小于0.55，大于0.5而小于0.55，大于0.4而小于0.5，大于0.45而小于0.5，或者，大于0.4而小于0.45；但不以此为限。例如，W1/W2可以等于0.41、0.42、0.43、0.44、0.45、0.46、0.47、0.48、0.49、0.5、0.51、0.52、0.53、0.54、0.55、0.56、0.57、0.58、0.59、0.6、0.61、0.62、0.63、0.64、0.65、0.46、0.67、0.68或0.69；

可选的，W1/W2与所述像素间距值的乘积大于27um而小于36um；例如，W1/W2与所述像素间距值的乘积可以大于27um而小于36um，大于28um而小于36um，大于29um而小于36um，大于30um而小于36um，大于31um而小于36um，大于32um而小于36um，大于33um而小于36um，大于34um而小于36um，大于35um而小于36um，大于27um而小于35um，大于28um而小于35um，大于29um而小于35um，大于30um而小于35um，大于31um而小于35um，大于32um而小于35um，大于33um而小于35um，大于34um而小于35um，大于27um而小于34um，大于28um而小于34um，大于29um而小于34um，大于30um而小于34um，大于31um而小于34um，大于32um而小于34um，大于27um而小于33um，大于28um而小于33um，大于29um而小于33um，大于30um而小于33um，大于31um而小于33um，大于32um而小于33um，大于27um而小于32um，大于28um而小于32um，大于29um而小于32um，大于30um而小于32um，大于31um而小于32um，大于27um而小于31um，大于28um而小于31um，大于29um而小于31um，大于30um而小于31um，大于27um而小于30um，大于28um而小于30um，大于29um而小于30um，大于27um而小于29um，大于28um而小于29um，或者，大于27um而小于28um，但不以此为限；例如，W1/W2与所述像素间距值的乘积可以等于27.1um、27.2um、27.3um、27.4um、27.5um、27.6um、27.7um、27.8um、27.9um、28um、28.1um、28.2um、28.3um、28.4um、28.5um、28.6um、28.7um、28.8um、28.9um、29um、29.1um、29.2um、29.3um、29.4um、29.5um、29.6um、29.7um、29.8um、29.9um、31um、30.1um、30.2um、30.3um、30.4um、30.5um、30.6um、30.7um、30.8um、30.9um、31um、31.1um、31.2um、31.3um、31.4um、31.5um、31.6um、31.7um、31.8um、31.9um、32um、32.1um、32.2um、32.3um、32.4um、32.5um、32.6um、32.7um、32.8um、32.9um、33um、33.1um、33.2um、33.3um、33.4um、33.5um、33.6um、33.7um、33.8um、33.9um、34um、34.1um、34.2um、34.3um、34.4um、34.5um、34.6um、34.7um、34.8um、34.9um、35um、35.1um、35.2um、35.3um、35.4um、35.5um、35.6um、35.7um、35.8um或35.9um。

可选的，W1/W2与所述像素间距值的乘积大于18um而小于或等于27um；例如，W1/W2与所述像素间距值的乘积可以大于18.5um而小于等于27um，大于19um而小于等于27um，大于19.5um而小于等于27um，大于20um而小于等于27um，大于20.5um而小于等于27um，大于21um而小于等于27um，大于21.5um而小于等于27um，大于22um而小于等于27um，大于22.5um而小于等于27um，大于23um而小于等于27um，大于23.5um而小于等于27um，大于24um而小于等于27um，大于24.5um而小于等于27um，大于25um而小于等于27um，大于25.5um而小于等于27um，大于26um而小于等于27um，大于26.5um而小于等于27um，大于18um而小于等于26.5um，大于18.5um而小于等于26.5um，大于19um而小于等于26.5um，大于19.5um而小于等于26.5um，大于20um而小于等于26.5um，大于20.5um而小于等于26.5um，大于21um而小于等于26.5um，大于21.5um而小于等于26.5um，大于22um而小于等于26.5um，大于22.5um而小于等于26.5um，大于23um而小于等于26.5um，大于23.5um而小于等于26.5um，大于24um而小于等于26.5um，大于24.5um而小于等于26.5um，大于25um而小于等于26.5um，大于25.5um而小于等于26.5um，大于26um而小于等于26.5um，大于18um而小于等于26um，大于18.5um而小于等于26um，大于19um而小于等于26um，大于19.5um而小于等于26um，大于20um而小于等于26um，大于20.5um而小于等于26um，大于21um而小于等于26um，大于21.5um而小于等于26um，大于22um而小于等于26um，大于22.5um而小于等于26um，大于23um而小于等于26um，大于23.5um而小于等于26um，大于24um而小于等于26um，大于24.5um而小于等于26um，大于25um而小于等于26um，大于25.5um而小于等于26um，大于18um而小于等于25.5um，大于18.5um而小于等于25.5um，大于19um而小于等于25.5um，大于19.5um而小于等于25.5um，大于20um而小于等于25.5um，大于20.5um而小于等于25.5um，大于21um而小于等于25.5um，大于21.5um而小于等于25.5um，大于22um而小于等于25.5um，大于22.5um而小于等于25.5um，大于23um而小于等于25.5um，大于23.5um而小于等于25.5um，大于24um而小于等于25.5um，大于24.5um而小于等于25.5um，大于25um而小于等于25.5um，大于18um而小于等于25um，大于18.5um而小于等于25um，大于19um而小于等于25um，大于19.5um而小于等于25um，大于20um而小于等于25um，大于20.5um而小于等于25um，大于21um而小于等于25um，大于21.5um而小于等于25um，大于22um而小于等于25um，大于22.5um而小于等于25um，大于23um而小于等于25um，大于23.5um而小于等于25um，大于24um而小于等于25um，大于24.5um而小于等于25um，大于18um而小于等于24.5um，大于18.5um而小于等于24.5um，大于19um而小于等于24.5um，大于19.5um而小于等于24.5um，大于20um而小于等于24.5um，大于20.5um而小于等于24.5um，大于21um而小于等于24.5um，大于21.5um而小于等于24.5um，大于22um而小于等于24.5um，大于22.5um而小于等于24.5um，大于23um而小于等于24.5um，大于23.5um而小于等于24.5um，大于24um而小于等于24.5um，大于18um而小于等于24um，大于18.5um而小于等于24um，大于19um而小于等于24um，大于19.5um而小于等于24um，大于20um而小于等于24um，大于20.5um而小于等于24um，大于21um而小于等于24um，大于21.5um而小于等于24um，大于22um而小于等于24um，大于22.5um而小于等于24um，大于23um而小于等于24um，大于23.5um而小于等于24um，大于18um而小于等于23.5um，大于18.5um而小于等于23.5um，大于19um而小于等于23.5um，大于19.5um而小于等于23.5um，大于20um而小于等于23.5um，大于20.5um而小于等于23.5um，大于21um而小于等于23.5um，大于21.5um而小于等于23.5um，大于22um而小于等于23.5um，大于22.5um而小于等于23.5um，大于23um而小于等于23.5um，大于18um而小于等于23um，大于18.5um而小于等于23um，大于19um而小于等于23um，大于19.5um而小于等于23um，大于20um而小于等于23um，大于20.5um而小于等于23um，大于21um而小于等于23um，大于21.5um而小于等于23um，大于22um而小于等于23um，大于22.5um而小于等于23um，大于18um而小于等于22.5um，大于18.5um而小于等于22.5um，大于19um而小于等于22.5um，大于19.5um而小于等于22.5um，大于20um而小于等于22.5um，大于20.5um而小于等于22.5um，大于21um而小于等于22.5um，大于21.5um而小于等于22.5um，大于22um而小于等于22.5um，大于18um而小于等于22um，大于18.5um而小于等于22um，大于19um而小于等于22um，大于19.5um而小于等于22um，大于20um而小于等于22um，大于20.5um而小于等于22um，大于21um而小于等于22um，大于21.5um而小于等于22um，大于18um而小于等于21.5um，大于18.5um而小于等于21.5um，大于19um而小于等于21.5um，大于19.5um而小于等于21.5um，大于20um而小于等于21.5um，大于20.5um而小于等于21.5um，大于21um而小于等于21.5um，大于18um而小于等于21um，大于18.5um而小于等于21um，大于19um而小于等于21um，大于19.5um而小于等于21um，大于20um而小于等于21um，大于20.5um而小于等于21um，大于18um而小于等于20.5um，大于18.5um而小于等于20.5um，大于19um而小于等于20.5um，大于19.5um而小于等于20.5um，大于20um而小于等于20.5um，大于18um而小于等于20um，大于18.5um而小于等于20um，大于19um而小于等于20um，大于19.5um而小于等于20um，大于18um而小于等于19.5um，大于18.5um而小于等于19.5um，大于19um而小于等于19.5um，大于18um而小于等于19um，大于18.5um而小于等于19um；或者，大于18um而小于等于18.5um。例如，W1/W2与所述像素间距值的乘积可以等于18.1um、18.2um、18.3um、18.4um、18.5um、18.6um、18.7um、18.8um、18.9um、19um、19.1um、19.2um、19.3um、19.4um、19.5um、19.6um、19.7um、19.8um、19.9um、20um、20.1um、20.2um、20.3um、20.4um、20.5um、20.6um、20.7um、20.8um、20.9um、21um、21.1um、21.2um、21.3um、21.4um、21.5um、21.6um、21.7um、21.8um、21.9um、22um、22.1um、22.2um、22.3um、22.4um、22.5um、22.6um、22.7um、22.8um、22.9um、23um、23.1um、23.2um、23.3um、23.4um、23.5um、23.6um、23.7um、23.8um、23.9um、24um、24.1um、24.2um、24.3um、24.4um、24.5um、24.6um、24.7um、24.8um、24.9um、25um、25.1um、25.2um、25.3um、25.4um、25.5um、25.6um、25.7um、25.8um、25.9um、26um、26.1um、26.2um、26.3um、26.4um、26.5um、26.6um、26.7um、26.8um、26.9um或27um。

可选的，W1/W2与所述像素间距值的乘积大于或等于36um而小于40um；例如，W1/W2与所述像素间距值的乘积可以大于36.5um而小于40um，大于37um而小于40um，大于37.5um而小于40um，大于38um而小于40um，大于38.5um而小于40um，大于39um而小于40um，大于39.5um而小于40um，大于或等于36um而小于39.5um，大于36.5um而小于39.5um，大于37um而小于39.5um，大于37.5um而小于39.5um，大于38um而小于39.5um，大于38.5um而小于39.5um，大于39um而小于39.5um，大于或等于36um而小于39um，大于36.5um而小于39um，大于37um而小于39um，大于37.5um而小于39um，大于38um而小于39um，大于38.5um而小于39um，大于或等于36um而小于38.5um，大于36.5um而小于38.5um，大于37um而小于38.5um，大于37.5um而小于38.5um，大于38um而小于38.5um，大于或等于36um而小于38um，大于36.5um而小于38um，大于37um而小于38um，大于37.5um而小于38um，大于或等于36um而小于37.5um，大于36.5um而小于37.5um，大于36.5um而小于37.5um，大于或等于36um而小于37um，大于36.5um而小于37um，或者，大于或等于36um而小于36.5um。例如，W1/W2与所述像素间距值的乘积可以等于36um、36.1um、36.2um、36.3um、36.4um、36.5um、36.6um、36.7um、36.8um、36.9um、37um、37.1um、37.2um、37.3um、37.4um、37.5um、37.6um、37.7um、37.8um、37.9um、38um、38.1um、38.2um、38.3um、38.4um、38.5um、38.6um、38.7um、38.8um、38.9um、39um、39.1um、39.2um、39.3um、39.4um、39.5um、39.6um、39.7um、39.8um或39.9um。

可选的，W1/W2与所述像素间距值的乘积大于29um而小于35um；例如，W1/W2与所述像素间距值的乘积可以大于29.5um而小于35um，大于30um而小于等于35um，大于30.5um而小于35um，大于31um而小于等于35um，大于31.5um而小于35um，大于32um而小于等于35um，大于32.5um而小于35um，大于33um而小于等于35um，大于33.5um而小于35um，大于34um而小于等于35um，大于34.5um而小于35um，大于29um而小于34.5um，大于29.5um而小于34.5um，大于30um而小于等于34.5um，大于30.5um而小于34.5um，大于31um而小于等于34.5um，大于31.5um而小于34.5um，大于32um而小于等于34.5um，大于32.5um而小于34.5um，大于33um而小于等于34.5um，大于33.5um而小于34.5um，大于34um而小于等于34.5um，大于29um而小于34um，大于29.5um而小于34um，大于30um而小于等于34um，大于30.5um而小于34um，大于31um而小于等于34um，大于31.5um而小于34um，大于32um而小于等于34um，大于32.5um而小于34um，大于33um而小于等于34um，大于33.5um而小于34um，大于29um而小于33.5um，大于29.5um而小于33.5um，大于30um而小于等于33.5um，大于30.5um而小于33.5um，大于31um而小于等于33.5um，大于31.5um而小于33.5um，大于32um而小于等于33.5um，大于32.5um而小于33.5um，大于33um而小于等于33.5um，大于29um而小于33um，大于29.5um而小于33um，大于30um而小于等于33um，大于30.5um而小于33um，大于31um而小于等于33um，大于31.5um而小于33um，大于32um而小于等于33um，大于32.5um而小于33um，大于29um而小于32.5um，大于29.5um而小于32.5um，大于30um而小于等于32.5um，大于30.5um而小于32.5um，大于31um而小于等于32.5um，大于31.5um而小于32.5um，大于32um而小于等于32.5um，大于29um而小于32um，大于29.5um而小于32um，大于30um而小于等于32um，大于30.5um而小于32um，大于31um而小于等于32um，大于31.5um而小于32um，大于29um而小于31.5um，大于29.5um而小于31.5um，大于30um而小于等于31.5um，大于30.5um而小于31.5um，大于31um而小于等于31.5um，大于29um而小于31um，大于29.5um而小于31um，大于30um而小于等于31um，大于30.5um而小于31um，大于29um而小于30.5um，大于29.5um而小于30.5um，大于30um而小于等于30.5um，大于29um而小于30um，大于29.5um而小于30um，或者，大于29um而小于29.5um。例如，W1/W2与所述像素间距值的乘积可以等于29.1um、29.2um、29.3um、29.4um、29.5um、29.6um、29.7um、29.8um、29.9um、30um、30.1um、30.2um、30.3um、30.4um、30.5um、30.6um、30.7um、30.8um、30.9um、31um、31.1um、31.2um、31.3um、31.4um、31.5um、31.6um、31.7um、31.8um、31.9um、32um、32.1um、32.2um、32.3um、32.4um、32.5um、32.6um、32.7um、32.8um、32.9um、33um、33.1um、33.2um、33.3um、33.4um、33.5um、33.6um、33.7um、33.8um、33.9um、34um、34.1um、34.2um、34.3um、34.4um、34.5um、34.6um、34.7um、34.8um或34.9um。

如图1所示，所述移位寄存器单元的至少一实施例包括多条信号线、多个晶体管和多个电容；

所述多条信号线可以包括：第一电压线VGH、第二电压线VGL、第一时钟信号线CK1、第二时钟信号线CK2和第三时钟信号线CK3，所述多个晶体管包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13；所述多个电容包括：第一电容C1、第二电容C2和第三电容C3；

所述第一晶体管T1的栅极G1与所述第三时钟信号线CK3耦接，所述第一晶体管T1的第一电极S1与所述输入端INPUT耦接，所述第一晶体管T1的第二电极D1与所述第二晶体管T2的栅极G2耦接；

所述第二晶体管T2的第一电极S2与所述第三时钟信号线CK3耦接，所述第二晶体管T2的第二电极D2与所述第三晶体管T3的第二电极D3耦接；

所述第三晶体管T3的栅极G3与所述第三时钟信号线CK3耦接，所述第三晶体管T3的第一电极S3与所述第二电压线VGL耦接；

所述第四晶体管T4的栅极G4与所述第十晶体管T10的栅极G10耦接，所述第四晶体管T4的第一电极S4与所述第一时钟信号线CK1耦接，所述第四晶体管T4的第二电极D4与所述第五晶体管T5的第二电极D5耦接；

所述第五晶体管T5的栅极G5与所述第三晶体管T3的第二电极D3耦接，所述第五晶体管T5的第一电极S5与所述第一电压线VGH耦接；

所述第六晶体管T6的栅极G6与所述第十一晶体管T11的第二电极D11耦接，所述第六晶体管T6的第一电极S6与所述第一时钟信号线CK1耦接，所述第六晶体管T6的第二电极D6与所述第七晶体管T7的第一电极S7耦接；

所述第七晶体管T7的栅极G7与所述第一时钟信号线CK1耦接，所述第七晶体管T7的第二电极D7与所述第九晶体管T9的栅极G9耦接；

所述第八晶体管T8的栅极G8与所述第十三晶体管T13的第二电极D13耦接，所述第八晶体管T8的第一电极S8与所述第九晶体管T9的栅极G9耦接，所述第八晶体管T8的第二电极D8与所述第一电压线VGH耦接；

所述第九晶体管T9的第一电极S9与所述第一电压线VGH耦接，所述第九晶体管T9的第二电极D9与驱动信号输出端OUTPUT耦接；

所述第十晶体管T10的第一电极S10与所述驱动信号输出端OUT耦接，所述第十晶体管T10的第二电极D10与所述第二电压线VGL耦接；

所述第十一晶体管T11的栅极G11与所述第二电压线VGL耦接，所述第十一晶体管T11的第一电极S11与所述第五晶体管T5的栅极G5耦接；

所述第十二晶体管T12的栅极G12与所述第二电压线VGL耦接，所述第十二晶体管T12的第一电极S12与所述第一晶体管T1的第二电极D1耦接，所述第十二晶体管T12的第二电极D12与所述第十晶体管T10的栅极G10电连接；

所述第十三晶体管的栅极G13与第二时钟信号线CK2耦接，所述第十三晶体管T13的第一电极S13与所述第一电压线VGH耦接，所述第十三晶体管T13的第二电极D13与所述第二晶体管T2的栅极G2耦接；

所述第一电容C1的第一极板C1a与所述第六晶体管T6的栅极G6耦接，所述第一电容C1的第二极板C1b与所述第六晶体管T6的第二电极D6耦接；

所述第二电容C2的第一极板C2a与所述第九晶体管T9的栅极G9耦接，所述第二电容C2的第二极板C2b与所述第一电压线VGH耦接；

所述第三电容C3的第一极板C3a与所述第十晶体管T10的栅极G10耦接，所述第三电容C3的第二极板C3b与所述第四晶体管T4的第二电极D4耦接。

在本发明至少一实施例中，第一电压线可以为高电压线，第二电压线可以为低电压线，但不以此为限。

在图1所示的移位寄存器单元的至少一实施例中，所有的晶体管都可以为低温多晶硅薄膜晶体管，但不以此为限。图1所示的移位寄存器单元的至少一实施例为用于提供n型驱动信号的移位寄存器单元。

图2A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；

图3A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；图4A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；图5A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；图6A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图；图7A为对应于图1所示的移位寄存器单元的至少一实施例的布局示意图。

在图2A、图3A、图4A、图5A、图6A和图7A中，所述第一方向可以为竖直方向，所述第二方向可以为水平方向，但不以此为限。

在图2A、图3A、图4A、图5A、图6A和图7A中，标号为A1的为第一驱动电路区域，在所述第一驱动电路区域A1中设置有移位寄存器单元、第二起始信号线GSTVP和第三起始信号线ESTV，所述移位寄存器单元在水平方向上的宽度为W2。

在本发明至少一实施例中，第一驱动电路区域A1包含于所述驱动电路区域中。

在图2G、图3G、图4G、图5G、图6G和图7G中，所述像素间距值标号为P0。

图2G是在图2A的基础上增加像素单元P1的示意图，图3G是在图3A的基础上增加像素单元P1的示意图，图4G是在图4A的基础上增加像素单元P1的示意图，图5G是在图5A的基础上增加像素单元P1的示意图，图6G是在图6A的基础上增加像素单元P1的示意图，图7G是在图7A的基础上增加像素单元P1的示意图。

如图2G、图3G、图4G、图5G、图6G和图7G所示，所述像素间距值P0为所述像素单元P1沿第一方向(所述第一方向例如可以为竖直方向)的长度。

如图2A、图3A、图4A和图5A所示，所述第二起始信号线GSTVP在所述衬底基板上的正投影，与所述移位寄存器单元包括的第一电容C1的极板在所述衬底基板上的正投影，以及，所述移位寄存器单元包括的第三电容C3的极板在所述衬底基板上的正投影部分重叠；所述第三起始信号线ESTV在所述衬底基板上的正投影，与所述第三电容C3的极板在所述衬底基板上的正投影部分重叠。

如图6A和图7A所示，所述第二起始信号线GSTVP在所述衬底基板上的正投影，以及，所述第三起始信号线ESTV在所述衬底基板上的正投影，与所述第三电容C3的极板在所述衬底基板上的正投影部分重叠。

在本发明至少一实施例中，所述显示基板包括第一导电层、绝缘层和第二导电层，所述绝缘层设置于所述第一导电层和所述第二导电层之间；

所述多条信号线中的至少一条信号线设置于所述第一导电层，所述多条信号线中的至少一条信号线设置于所述第二导电层。

在具体实施时，将至少一条所述信号线设置于第一导电层，将至少一条所述信号线设置于第二导电层，以减小所述移位寄存器单元占用的横向空间，利于实现窄边框。

在具体实施时，所述显示基板可以包括依次设置于所述衬底基板上的有源层、栅绝缘层、第一栅金属层、层间介质层、第二栅金属层、钝化层、第一源漏金属层、平坦层和第二源漏金属层。

如图2A、图3A、图4A、图5A、图6A和图7A所示，采用第二源漏金属层形成第一电压线VGH、第一条第二电压线VGL-1、第二条第二电压线VGL-2、第一起始信号线GSTVN、第二起始信号线GSTVP和第三起始信号线ESTV；

采用第一源漏金属层形成第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和输入端INPUT；

也即，所述第一导电层可以为第一源漏金属层，所述第二导电层可以为第二源漏金属层，但不以此为限。

可选的，所述第一起始信号线GSTVN与第一扫描驱动模组中的第一级第一移位寄存器单元的输入端耦接，用于为所述第一级第一移位寄存器单元提供输入信号；所述第二起始信号线GSTVP与第二扫描驱动模组中的第一级第二移位寄存器单元的输入端耦接，用于为所述第二扫描驱动模组中的第一级第二移位寄存器单元提供输入信号；所述第三起始信号线ESTV与第三扫描驱动模组中的第一级第三移位寄存器单元的输入端耦接，用于为所述第三扫描驱动模组中的第一级第三移位寄存器单元提供输入信号。

所述第一扫描驱动模组可以包括多级所述第一移位寄存器单元，所述第二扫描驱动模组可以包括多级所述第二移位寄存器单元，所述第三扫描驱动模组可以包括多级所述第三移位寄存器单元。

在本发明至少一实施例中，所述移位寄存器单元可以包括设置于所述驱动电路区域的至少一个晶体管，所述晶体管的第一电极、所述晶体管的第二电极与所述多条信号线位于同一层。

在具体实施时，所述移位寄存器单元中的至少一晶体管的第一电极和第二电极可以与所述多条信号线位于同一层，以利用同一金属层制作所述至少一晶体管的第一电极、第二电极和所述多条信号线，利于实现窄边框。

如图2A、图3A、图4A、图5A、图6A和图7A所示，采用所述第一源漏金属层制作所述移位寄存器单元中的至少一晶体管的第一电极、所述至少一晶体管的第二电极、第一时钟信号线CK1、第二时钟信号线CK2和第三时钟信号线CK3。

在本发明至少一实施例中，所述移位寄存器单元包括设置于所述驱动电路区域的至少一个晶体管，所述晶体管的第一电极与所述晶体管的第二电极位于同一层，所述多条信号线与所述晶体管的第一电极位于不同层。

在具体实施时，所述移位寄存器单元包括的至少一个晶体管的第一电极和该至少一个晶体管的第二电极可以位于同一层，所述多条信号线与所述至少一个晶体管的第一电极可以位于不同层。

如图2A、图3A、图4A、图5A、图6A和图7A所示，采用所述第一源漏金属层制作所述移位寄存器单元中的至少一晶体管的第一电极和所述至少一晶体管的第二电极，采用所述第二源漏金属层制作第一电压线VGH、第一条第二电压线VGL-1、第二条第二电压线VGL-2、第一起始信号线GSTVN、第二起始信号线GSTVP和第三起始信号线ESTV。

在本发明至少一实施例中，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供直流电源信号；

所述至少一条信号线在所述第二方向上的宽度W3与所述移位寄存器单元在所述第二方向上的宽度W2的比值W3/W2大于或者等于0.15；例如，W3/W2可以等于0.15、0.16、0.17、0.18、0.19、0.2、0.21、0.22、0.23、0.24、0.25、0.26、0.27、0.28、0.29或0.3，但不以此为限。

在具体实施时，为了减小用于提供直流电源信号的信号线上的IR压降(IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象)，可以将至少一条被配置为提供直流电源信号的信号线在第二方向上的宽度设置为较大。

如图2A、图3A、图4A、图5A、图6A和图7A所示，用于提供直流电源信号的信号线可以包括：第一电压线VGH、第一条第二电压线VGL-1和第二条第二电压线VGL-2；

所述第一电压线VGH沿水平方向上的宽度、所述第一条第二电压线VGL-1沿水平方向上的宽度、所述第二条第二电压线VGL-2沿水平方向上的宽度中的至少一个，与所述移位寄存器单元在水平方向上的宽度W2之间的比值可以大于或者等于0.15；例如，该比值可以等于0.15、0.16、0.17、0.18、0.19、0.2、0.21、0.22、0.23、0.24、0.25、0.26、0.27、0.28、0.29或0.3，但不以此为限。

在本发明至少一实施例中，所述移位寄存器单元包括设置于所述驱动电路区域的至少一信号线，所述至少一条信号线被配置为提供直流电源信号；

所述至少一条信号线在所述第二方向上的宽度W3与所述移位寄存器单元在所述第二方向上的宽度W2的比值W3/W2大于或者等于0.3；例如，W3/W2可以等于0.3、0.31、0.32、0.33、0.34、0.35、0.36、0.37、0.38、0.39、0.4、0.41、0.42、0.43、0.44、0.45、0.46、0.47、0.48、0.49或0.5，但不以此为限。

如图2A、图3A、图4A、图5A、图6A和图7A所示，用于提供直流电源信号的信号线可以包括：第一电压线VGH、第一条第二电压线VGL-1和第二条第二电压线VGL-2；

所述第一电压线VGH沿水平方向上的宽度、所述第一条第二电压线VGL-1沿水平方向上的宽度、所述第二条第二电压线VGL-2沿水平方向上的宽度中的至少一个，与所述移位寄存器单元在水平方向上的宽度W2之间的比值可以大于或者等于0.3；例如，该比值可以等于0.3、0.31、0.32、0.33、0.34、0.35、0.36、0.37、0.38、0.39、0.4、0.41、0.42、0.43、0.44、0.45、0.46、0.47、0.48、0.49或0.5，但不以此为限。

在本发明至少一实施例中，所述第一电压线VGH、所述第一条第二电压线VGL-1和所述第二条第二电压线VGL-2可以设置于第二源漏金属层，各晶体管的第一电极和各晶体管的第二电极可以设置于第一源漏金属层，第二源漏金属层上有足够的空间设置所述第一电压线VGH、所述第一条第二电压线VGL-1和所述第二条第二电压线VGL-2，保证配置为至少一提供直流电源信号的信号线上的IR压降较小。

在本发明至少一实施例中，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供时钟信号；

所述至少一条信号线在所述第二方向上的宽度W4与所述移位寄存器单元在所述第二方向上的宽度W2的比值W4/W2大于或者等于0.015；例如，W4/W2可以等于0.015、0.016、0.017、0.018、0.019、0.02、0.021、0.022、0.023、0.024、0.025、0.026、0.027、0.028、0.029或0.03，但不以此为限。

在具体实施时，为了减小用于提供时钟信号的信号线上的IR压降(IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象)，可以将至少一条被配置为提供时钟信号的信号线在第二方向上的宽度设置为较大。

如图2A、图3A、图4A、图5A、图6A和图7A所示，用于提供时钟信号提供时钟信号的至少一条信号线可以包括：第一时钟信号线CK1、第二时钟信号线CK2和第三时钟信号线CK3；

所述第一时钟信号线CK1沿水平方向上的宽度、所述第二时钟信号线CK2沿水平方向上的宽度、所述第三时钟信号线CK3在水平方向上的宽度中的至少一个，与所述移位寄存器单元在水平方向上的宽度W2的比值大于或者等于0.015；例如，该比值可以等于0.015、0.016、0.017、0.018、0.019、0.02、0.021、0.022、0.023、0.024、0.025、0.026、0.027、0.028、0.029或0.03，但不以此为限。

在本发明至少一实施例中，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供时钟信号；

所述至少一条信号线在所述第二方向上的宽度W4与所述移位寄存器单元在所述第二方向上的宽度W2的比值W4/W2大于或者等于0.03；例如，W4/W2可以等于0.03、0.031、0.032、0.033、0.034、0.035、0.036、0.037、0.038、0.039、0.04、0.041、0.042、0.043、0.044、0.045、0.046、0.047、0.048、0.049、0.05、0.051、0.052、0.053、0.054、0.055、0.056、0.057、0.058、0.059或0.06，但不以此为限。

如图2A、图3A、图4A、图5A、图6A和图7A所示，用于提供时钟信号提供时钟信号的至少一条信号线可以包括：第一时钟信号线CK1、第二时钟信号线CK2和第三时钟信号线CK3；

所述第一时钟信号线CK1沿水平方向上的宽度、所述第二时钟信号线CK2沿水平方向上的宽度、所述第三时钟信号线CK3在水平方向上的宽度中的至少一个，与所述移位寄存器单元在水平方向上的宽度W2的比值大于或者等于0.03；例如，该比值可以等于0.03、0.031、0.032、0.033、0.034、0.035、0.036、0.037、0.038、0.039、0.04、0.041、0.042、0.043、0.044、0.045、0.046、0.047、0.048、0.049、0.05、0.051、0.052、0.053、0.054、0.055、0.056、0.057、0.058、0.059或0.06，但不以此为限。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；

所述至少两个晶体管的有源层由连续的半导体层形成，所述多条信号线中的一条信号线在所述衬底基板上的正投影与所述半导体层在所述衬底基板上的正投影至少部分重叠。

如图2A所示，采用第二源漏金属层形成第一电压线VGH、第一条第二电压线VGL-1、第二条第二电压线VGL-2、第一起始信号线GSTVN、第二起始信号线GSTVP和第三起始信号线ESTV；

采用第一源漏金属层形成第一时钟信号线CK1、第二时钟信号线CK2和第三时钟信号线CK3；

如图2A、图2B、图3A、图3B、图4A和图4B所示，第四晶体管T4的有源层、第五晶体管T5的有源层、第十三晶体管T13的有源层和第八晶体管T8的有源层由连续的第一半导体层100形成，所述第一电压线VGH在所述衬底基板上的正投影与所述第一半导体层100在所述衬底基板上的正投影部分重叠，所述第二时钟信号线CK2在所述衬底基板上的正投影与所述第一半导体层100在所述衬底基板上的正投影部分重叠，以减小所述驱动电路区域在第二方向上的宽度。

在图2B、图3B和图4B中，标号为40的为T4的沟道，标号为50的为T5的沟道，标号为130的为T13的沟道，标号为80的为T8的沟道。

如图5A所示，第二时钟信号线CK2在所述衬底基板上的正投影与所述第一电压线VGH在所述衬底基板上的正投影部分重叠；

如图5B所示，第四晶体管T4的有源层、第五晶体管T5的有源层、第十三晶体管T13的有源层和第八晶体管T8的有源层由连续的第一半导体层100形成，如图5A所示，所述第一半导体层100在所述衬底基板上的正投影与所述第二时钟信号线CK2在所述衬底基板上的正投影部分重叠，所述第一半导体层100在所述衬底基板上的正投影与所述第一电压线VGH在所述衬底基板上的正投影部分重叠。

在图5B中，标号为40的为T4的沟道，标号为50的为T5的沟道，标号为130的为T13的沟道，标号为80的为T8的沟道。

如图6A和图6B所示，第四晶体管T4的有源层、第五晶体管T5的有源层、第十三晶体管T13的有源层、第八晶体管T8的有源层、所述第七晶体管T7的有源层和所述第六晶体管T6的有源层由连续的第二半导体层200形成，如图6A所示，所述第二半导体层200在所述衬底基板上的正投影与所述第二时钟信号线CK2在所述衬底基板上的正投影部分重叠，所述第二半导体层200在所述衬底基板上的正投影与所述第一电压线VGH在所述衬底基板上的正投影部分重叠。

在图6B中，40的为T4的沟道，标号为50的为T5的沟道，标号为130的为T13的沟道，标号为80的为T8的沟道，标号为70的为T7的沟道，标号为60的为T6的沟道。

如图7A和图7B所示，第一晶体管T1的有源层、第四晶体管T4的有源层、第五晶体管T5的有源层、第十三晶体管T13的有源层、第十二晶体管T12的有源层、第八晶体管T8的有源层、第七晶体管T7的有源层与第六晶体管T6的有源层由连续的第三半导体层300形成；所述第三半导体层300在所述衬底基板上的正投影与所述第二时钟信号线CK2在所述衬底基板上的正投影部分重叠，所述第三半导体层300在所述衬底基板上的正投影与所述第一电压线VGH在所述衬底基板上的正投影部分重叠。在图7B中，标号为10的为T1的沟道，标号为40的为T4的沟道，标号为50的为T5的沟道，标号为130的为T13的沟道，标号为120的为T12的沟道，标号为80的为T8的沟道，标号为70的为T7的沟道，标号为60的为T6的沟道。

在本发明至少一实施例中，所述移位寄存器单元可以包括设置于所述驱动电路区域的至少两个晶体管；

所述至少两个晶体管的有源层由连续的半导体层形成，所述至少两个晶体管相互串联。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；

所述至少两个晶体管的有源层由连续的半导体层形成，所述至少两个晶体管相互并联。

如图2A、图3A、图4A、图5A、图6A和图7A所示，第四晶体管T4的有源层和第五晶体管T5的有源层由连续的半导体层形成，第四晶体管T4和第五晶体管T5相互串联。

如图2A、图3A、图4A、图5A、图6A和图7A所示，第五晶体管T5的有源层、第八晶体管T8的有源层和第十三晶体管T13的有源层由连续的半导体层形成；

所述第五晶体管T5的第一电极与所述第八晶体管T8的第二电极相互耦接，所述第八晶体管T8与所述第十三晶体管T13相互串联。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；所述至少两个晶体管的有源层由连续的半导体层形成；

所述至少两个晶体管的沟道方向相同。

在具体实施时，所述移位寄存器单元包括的至少两个晶体管的有源层可以由连续的半导体层形成，所述至少两个晶体管的沟道方向可以相同。

例如，如图3B所示，所述第二晶体管T2的有源层和所述第三晶体管T3的有源层由连续的第四半导体层400形成，所述第二晶体管T2的沟道20的方向与所述第三晶体管T3的沟道30的方向为竖直方向。

在本发明至少一实施例中，所述移位寄存器单元可以包括设置于所述驱动电路区域的至少两个晶体管；所述至少两个晶体管的有源层由连续的半导体层形成；

所述至少两个晶体管的沟道方向不同。

在具体实施时，所述移位寄存器单元包括的至少两个晶体管的有源层可以由连续的半导体层形成，所述至少两个晶体管的沟道方向可以不同。

例如，如图6B所示，第六晶体管T6的有源层与第七晶体管T7的有源层由连续的半导体形成，所述第六晶体管T6的沟道60的方向与所述第七晶体管T7的沟道70的方向不同。

可选的，所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；所述至少两个晶体管的有源层由连续的半导体层形成；

一个所述晶体管的沟道沿所述第一方向延伸，另一所述晶体管的沟道沿所述第二方向延伸。

在本发明至少一实施例中，所述第一方向可以为竖直方向，所述第二方向可以为水平方向，但不以此为限。

在具体实施时，所述移位寄存器单元包括的至少两个晶体管的有源层可以由连续的半导体层形成，两所述晶体管的沟道分别沿第一方向、第二方向延伸。

例如，第六晶体管T6的有源层与第七晶体管T7的有源层由连续的半导体形成，所述第六晶体管T6的沟道60的方向可以为水平方向，所述第七晶体管T7的沟道70的方向可以为竖直方向。

在具体实施时，所述移位寄存器单元可以包括设置于所述驱动电路区域的至少两个晶体管；所述至少两个晶体管的有源层由连续的半导体层形成；

所述半导体层包括的至少部分半导体图形的形状为I型、L型、T型、F型、E型、N型、π型、H型中的至少一形状。

在本发明至少一实施例中，所述移位寄存器单元可以包括第四晶体管T4、第五晶体管T5、第八晶体管T8和第十三晶体管T13；所述第四晶体管T4的第二电极与所述第五晶体管T5的第二电极耦接，所述第八晶体管T8的第二电极、所述第五晶体管T5的第一电极和所述第十三晶体管T13的第一电极相互耦接；

如图2B、图3B和图4B所示，所述第四晶体管T4的有源层、所述第五晶体管T5的有源层、所述第十三晶体管T13的有源层和所述第八晶体管T8的有源层由连续的第一半导体层100形成；

所述第四晶体管T4的有源层、所述第五晶体管T5的有源层在所述衬底基板的正投影、所述第八晶体管T8的有源层在所述衬底基板的正投影与所述第十三晶体管T13的部分有源层在所述衬底基板的正投影共同形成E型图形；

所述第四晶体管T4的有源层在所述衬底基板的正投影和所述第五晶体管T5的有源层在所述衬底基板的正投影共同形成L型图形。

如图2A-图2F、图3A-图3F、图4A-图4F所示，所述移位寄存器单元包括第一电压线VGH和第二时钟信号线CK2；

所述第一电压线VGH在所述衬底基板上的正投影与所述第一半导体层100在所述衬底基板上的正投影部分重叠，所述第二时钟信号线CK2在所述衬底基板上的正投影与所述第一半导体层100在所述衬底基板上的正投影部分重叠。

如图2B、图3B和图4B所示，所述第四晶体管T4的沟道40沿水平方向延伸，所述五晶体管T5的沟道50沿竖直方向延伸，所述第十三晶体管T13的沟道130沿水平方向延伸，所述第八晶体管T8的沟道80沿竖直方向延伸。

在本发明至少一实施例中，所述移位寄存器单元可以包括第二晶体管T2和第三晶体管T3；所述第二晶体管T2的第二电极与所述第三晶体管T3的第二电极耦接；

如图3B所示，所述第二晶体管T2的有源层和所述第三晶体管T3的有源层由第四半导体层400形成，所述第二晶体管T2的有源层在所述衬底基板的正投影和所述第三晶体管T3的有源层在所述衬底基板的正投影共同形成I型图形。

如图3B所示，所述第二晶体管T2的沟道20沿竖直方向延伸，所述第三晶体管T3的沟道30沿竖直方向延伸。

在本发明至少一实施例中，所述移位寄存器单元包括第二晶体管T2、第三晶体管T3和第十一晶体管T11；所述第二晶体管T2的第二电极与所述第三晶体管T3的第二电极耦接；所述第十一晶体管T11的第一电极与所述第三晶体管T3的第二电极耦接；

如图4B所示，所述第二晶体管T2的有源层、所述第三晶体管T3的有源层和第十一晶体管T11的有源层由第五半导体层500形成，所述第二晶体管T2的有源层在所述衬底基板的正投影、所述第三晶体管T3的有源层在所述衬底基板的正投影和第十一晶体管T11的有源层在所述衬底基板的正投影共同形成T型图形。

如图4A-图4F所示，所述多条信号线包括第三起始信号线ESTV；所述第五半导体层500在所述衬底基板上的正投影与所述第三起始信号线ESTV在所述衬底基板上的正投影部分重叠。

如图4B所示，所述第二晶体管T2的沟道20和所述第十三晶体管T13的沟道130都沿竖直方向延伸，所述第十一晶体管T11的沟道沿水平方向延伸。

如图5B所示，第四晶体管T4的有源层、第五晶体管T5的有源层、第十三晶体管T13的有源层和第八晶体管T8的有源层由连续的第一半导体层100形成；

所述第四晶体管T4的有源层、所述第五晶体管T5的有源层、所述第八晶体管T8的有源层在所述衬底基板的正投影与所述第十三晶体管T13的部分有源层在所述衬底基板的正投影共同形成F型图形；

所述第四晶体管T4的有源层在所述衬底基板的正投影和所述第五晶体管T5的有源层在所述衬底基板的正投影共同形成L型图形。

如图5A-图5F所示，所述移位寄存器单元包括第一电压线VGH和第二时钟信号线CK2；

所述第一电压线VGH在所述衬底基板上的正投影与所述第一半导体层100在所述衬底基板上的正投影部分重叠，所述第二时钟信号线CK2在所述衬底基板上的正投影与所述第一半导体层100在所述衬底基板上的正投影部分重叠。

如图5B所示，所述第四晶体管T4的沟道40沿水平方向延伸，所述五晶体管T5的沟道50沿竖直方向延伸，所述第十三晶体管T13的沟道130沿水平方向延伸，所述第八晶体管T8的沟道80沿竖直方向延伸。

在本发明至少一实施例中，所述移位寄存器单元包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第四晶体管T4、第五晶体管T5和第十三晶体管T13；

所述第六晶体管T6的第二电极与所述第七晶体管T7的第一电极耦接，所述第八晶体管T8的第二电极与所述第五晶体管T5的第一电极耦接；所述第八晶体管T8的第一电极与所述第七晶体管T7的第二电极耦接；所述第四晶体管T4的第二电极与所述第五晶体管T5的第二电极耦接，所述第八晶体管T8的第二电极、所述第五晶体管T5的第一电极和所述第十三晶体管T13的第一电极相互耦接；

如图6B所示，第四晶体管T4的有源层、第五晶体管T5的有源层、第十三晶体管T13的有源层、第八晶体管T8的有源层、所述第七晶体管T7的有源层和所述第六晶体管T6的有源层由连续的第二半导体层200形成；

第八晶体管T8的有源层在所述衬底基板的正投影、所述第七晶体管T7的有源层在所述衬底基板的正投影和所述第六晶体管T6的有源层在所述衬底基板的正投影共同形成n型图形。

如图6A-图6F所示，所述移位寄存器单元包括多条信号线，所述多条信号线包括第一电压线VGH；

所述第一电压线VGH在所述衬底基板上的正投影与所述第二半导体层200在所述衬底基板上的正投影部分重叠。

如图6A-图6F所示，所述移位寄存器单元包括多条信号线，所述多条信号线包括第二时钟信号线CK2；

所述第二时钟信号线CK2在所述衬底基板上的正投影与所述第二半导体层200在所述衬底基板上的正投影部分重叠。

如图6B所示，所述第四晶体管T4的沟道40沿水平向延伸，所述第五晶体管T5的沟道50沿竖直方向延伸，所述第十三晶体管T13的沟道130沿水平方向延伸，所述第八晶体管T8的沟道80沿竖直方向延伸，所述第七晶体管T7的沟道70沿竖直方向延伸，所述第六晶体管T6的沟道60沿水平方向延伸。

在本发明至少一实施例中，所述移位寄存器单元包括第一晶体管T1、第五晶体管T5、第八晶体管T8、第十二晶体管T12、第十三晶体管T13、第四晶体管T4、第七晶体管T7和第六晶体管T6；

所述第八晶体管T8的第二电极、所述第五晶体管T5的第一电极和所述第十三晶体管T13的第一电极相互耦接；所述第十二晶体管T12的第一电极与所述第一晶体管T1的第二电极耦接，所述第十二晶体管T12的第二电极与第十三晶体管T13的第二电极耦接；所述第四晶体管的第二电极与所述第五晶体管的第二电极耦接；所述第六晶体管的第一电极与所述第七晶体管的第一电极耦接；所述第四晶体管的第一电极与所述第六晶体管的第一电极耦接；

如图7B所示，第一晶体管T1的有源层、第四晶体管T4的有源层、第五晶体管T5的有源层、第十三晶体管T13的有源层、第十二晶体管T12的有源层、第八晶体管T8的有源层、第七晶体管T7的有源层与第六晶体管T6的有源层由连续的第三半导体层300形成；第一晶体管T1的有源层在衬底基板上的正投影、第五晶体管T5的有源层在衬底基板上的正投影、第八晶体管T8的有源层在衬底基板上的正投影、第十二晶体管T12的有源层在衬底基板上的正投影和第十三晶体管T13的有源层在衬底基板上的正投影组成H型图形。

如图7A-图7F所示，所述移位寄存器单元包括多条信号线，所述多条信号线包括第一电压线VGH；

所述第一电压线VGH在所述衬底基板上的正投影与所述第三半导体层300在所述衬底基板上的正投影部分重叠。

如图7A-图7F所示，所述多条信号线包括第二起始信号线GSTVP，所述移位寄存器单元还包括第二时钟信号线CK2；

所述二起始信号线GSTVP在所述衬底基板上的正投影与所述第三半导体层300在所述衬底基板上的正投影部分重叠，所述第二时钟信号线CK2在所述衬底基板上的正投影与所述第三半导体层300在所述衬底基板上的正投影部分重叠。

如图7B所示，所述第四晶体管T4的沟道40沿水平方向延伸，所述第五晶体管T5的沟道50沿竖直方向延伸，所述第十三晶体管T13的沟道130沿水平方向延伸，所述第十二晶体管T12的沟道120和所述第一晶体管T1的沟道10沿竖直方向延伸，所述第八晶体管T8的沟道和所述第七晶体管T7的沟道沿竖直方向延伸，所述第六晶体管T6的沟道60沿水平方向延伸。

如图8A所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成I型图形；

如图8B所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成L型图形；

如图8C所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成T型图形；

如图8D所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成F型图形；

如图8E所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成E型图形；

如图8F所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成n型图形；

如图8G所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成π型图形；

如图8H所示，所述移位寄存器单元包括的至少两个晶体管的有源层在衬底基板上的正投影组成H型图形。

图2B是图2A中的有源层的布局图，图2C是图2A中的第一栅金属层的布局图，图2D是图2A中的第二栅金属层的布局图，图2E是图2A中的第一源漏金属层的布局图，图2F是图2A中的第二源漏金属层的布局图。

图3B是图3A中的有源层的布局图，图3C是图3A中的第一栅金属层的布局图，图3D是图3A中的第二栅金属层的布局图，图3E是图3A中的第一源漏金属层的布局图，图3F是图3A中的第二源漏金属层的布局图。

图4B是图4A中的有源层的布局图，图4C是图4A中的第一栅金属层的布局图，图4D是图4A中的第二栅金属层的布局图，图4E是图4A中的第一源漏金属层的布局图，图4F是图4A中的第二源漏金属层的布局图。

如图2B、图3B和图4B所示，标号为10的为T1的沟道，标号为20的为T2的沟道，标号为30的为T3的沟道，标号为40的为T4的沟道，标号为50的为T5的沟道，标号为60的为T6的沟道，标号为70的为T7的沟道，标号为80的为T8的沟道，标号为90的为T9的沟道，标号为C10的为T10的沟道，标号为110的为T11的沟道，标号为120的为T12的沟道，标号为130的为T13的沟道。

如图2C、图3C和图4C所示，标号为C1a的为第一电容C1的第一极板，标号为C2a的为第二电容C2的第一极板，标号为C3a的为第三电容C3的第一极板；

标号为G1的为T1的栅极，标号为G2-1的为T2的第一栅极，标号为G2-2的为T2的第二栅极，标号为G3的为T3的栅极，标号为G4的为T4的栅极，标号为G5的为T5的栅极，标号为G6的为T6的栅极，标号为G7的为T7的栅极，标号为G8的为T8的栅极，标号为G9为T9的栅极，标号为G10的为T10的栅极，标号为G11的为T11的栅极，标号为G12的为T12的栅极，标号为G13的为T13的栅极。

如图2D、图3D和图4D所示，标号为C1b的为第一电容C1的第二极板，标号为C2b的为第二电容C2的第二极板，标号为C3b的为第三电容C3的第二极板；

标号为L1的为第一导电连接部。

如图2E、图3E和图4E所示，标号为INPUT的为输入端，标号为OUTPUT的为驱动信号输出端；

标号为S1的为T1的第一电极，标号为D1的为T1的第二电极；标号为S2的为T2的第一电极，标号为D2的为T2的第二电极；

标号为S3的为T3的第一电极；

标号为S4的为T4的第一电极，标号为D4的为T4的第二电极；

标号为S6的为T6的第一电极，标号为D6的为T6的第二电极；标号为S7的为T7的第一电极，标号为D7的为T7的第二电极；标号为S8的为T8的第一电极；标号为S9的为T9的第一电极，标号为D9的为T9的第二电极；标号为S10的为T10的第一电极，标号为D10的为T10的第二电极；标号为D11的为T11的第二电极；标号为S12的为T12的第一电极，标号为D12的为T12的第二电极；标号为S13的为T13的第一电极，标号为D13的为T13的第二电极；T13的第一电极S13复用为T5的第一电极和T8的第二电极；T4的第二电极D4复用为T5的第二电极D5；

标号为CK1的为第一时钟信号线，标号为CK2的为第二时钟信号线，标号为CK3的为第三时钟信号线；

在图2E中，标号为S11的为T11的第一电极，在图3E和图4E中，T3的第二电极D3复用为T11的第一电极；

在图2E和图3E中，标号为D3的为T3的第二电极；在图4E中，T2的第二电极D2复用为T3的第二电极。

在图2F、图3F和图4F中，标号为VGL-1的为第一条第二电压线，标号为ESTV的为第三起始信号线，标号为GSTVN的为第一起始信号线，标号为GSTVP的为第二起始信号线，标号为VGH的为第一电压线，标号为VGL-2的为第二条第二电压线。

在图2A、图2G、图3A、图3G和图4A、图4G中，示出了用于连接有源层和第一源漏金属层的，贯穿所述层间介质层的过孔，以及，用于连接栅金属层和第一源漏金属层的，贯穿所述钝化层的过孔，以及，用于连接第一源漏金属层和第二源漏金属层，贯穿所述平坦层的过孔；

其中，贯穿所述层间介质层的过孔用黑色圆圈标示，贯穿所述钝化层的过孔用黑色方框标示，贯穿所述平坦层的过孔用矩形框中带乘号的标记标示。

如图2A-图2G、图3A-图3G、图4A-图4G所示，第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第二时钟信号线CK2、第一电压线VGH和第二条第二电压线VGL-2沿着靠近显示区域的方向依次设置；

第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第二时钟信号线CK2、第一电压线VGH和第二条第二电压线VGL-2都沿竖直方向延伸；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度、第一条第二电压线VGL-1的沿水平方向上的宽度、第三起始信号线ESTV的沿水平方向上的宽度、第一起始信号线GSTVN的沿水平方向上的宽度、第二起始信号线GSTVP的沿水平方向上的宽度、第二时钟信号线CK2的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度与第二条第二电压线VGL-2的沿水平方向上的宽度之和为W1；

W1/W2与所述像素间距值P0的乘积大于18um而小于40um；

第一条第二电压线VGL-1的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度、第二条第二电压线VGL-2的沿水平方向上的宽度中的至少一个，与W2的比值大于或者等于0.15；例如，该比值可以为0.15、0.16、0.17、0.18、0.19、0.2、0.21、0.22、0.23、0.24、0.25、0.26、0.27、0.28、0.29或0.3，但不以此为限；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度、第二时钟信号线CK2的沿水平方向上的宽度中的至少一个，与W2的比值大于或者等于0.015；例如，该比值可以等于0.015、0.016、0.017、0.018、0.019、0.02、0.021、0.022、0.023、0.024、0.025、0.026、0.027、0.028、0.029或0.03，但不以此为限。

在图2A-图2G、图3A-图3G、图4A-图4G所示的实施例中，第一条第二电压线VGL-1的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度、第二条第二电压线VGL-2的沿水平方向上的宽度中的至少一个，与W2的比值也可以大于或者等于0.3；例如，该比值可以等于0.3、0.31、0.32、0.33、0.34、0.35、0.36、0.37、0.38、0.39、0.4、0.41、0.42、0.43、0.44、0.45、0.46、0.47、0.48、0.49或0.5，但不以此为限；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度、第二时钟信号线CK2的沿水平方向上的宽度中的至少一个，与W2的比值也可以大于0.03；例如，该比值可以等于0.03、0.031、0.032、0.033、0.034、0.035、0.036、0.037、0.038、0.039、0.04、0.041、0.042、0.043、0.044、0.045、0.046、0.047、0.048、0.049、0.05、0.051、0.052、0.053、0.054、0.055、0.056、0.057、0.058、0.059或0.06；但不以此为限。

如图2A-图2G、图3A-图3G、图4A-图4G所示，T1、T12、T11、T2和T3设置于CK1和GSTVP之间，T12、T3和T1从上至下依次设置，T11和T2从上至下依次设置；

C2的第一极板C2a在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠，C2的第二极板C2b在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠；

T4、T5、T13、T8、T7和T6设置于GSTVN与VGL-2之间。

如图2E、图3E和图4E所示，T9的第二电极D9与T10的第一电极S10连通，T10的第一电极S10通过过孔与第一导电连接部L1耦接，所述第一导电连接部L1通过过孔与所述驱动信号输出端OUTPUT耦接，以使得T9的第二电极D9与T10的第一电极S10都与所述驱动信号输出端OUTPUT耦接。

在图2C、图3C、图4C中，标号为L2的为第二导电连接部，所述第二导电连接部L2与T10的栅极G10连通；所述第二导电连接部L2通过过孔与T12的第二电极D12耦接，以使得T10的栅极G10与T12的第二电极D12耦接；

如图2A-图2G、图3A-图3G、图4A-图4G所示，标号为L3的为第三导电连接部；

第三导电连接部L3通过过孔与T12的第一电极S12耦接，第三导电连接部L3通过过孔与T13的第二电极D13耦接，以使得T12的第一电极S12和T13的第二电极D13耦接；

标号为L4的为第四导电连接部；

第四导电连接部L4与第三导电连接部L3耦接，第四导电连接部L4通过过孔与T1的第二电极D1耦接，使得T12的第一电极S12与T1的第二电极D1耦接；

标号为L5的为第五导电连接部，标号为L6的为第六导电连接部；

第五导电连接部L5通过过孔与第一时钟信号线CK1耦接，第五导电连接部L5通过过孔与T6的第一电极S6耦接，T6的第一电极S6与T4的第一电极S4连通，以使得T6的第一电极S6与所述第一时钟信号线CK1耦接，T4的第一电极S4与所述第一时钟信号线CK1耦接。

如图2A-图2G、图3A-图3G、图4A-图4G所示，T13的第一电极S13与第六导电连接部L6耦接。

如图2A-图2G、图3A-图3G、图4A-图4G所示，T10的第二电极D10通过过孔与第二条第二电压线VGL-2耦接；

T13的第一电极S13通过过孔与第一电压线VGH耦接；

T9的第一电极S9与第六导电连接部L6耦接，所述第六导电连接部L6与C2的第二极板C2b之间通过过孔耦接。

图5B是图5A中的有源层的布局图，图5C是图5A中的第一栅金属层的布局图，图5D是图5A中的第二栅金属层的布局图，图5E是图5A中的第一源漏金属层的布局图，图5F是图5A中的第二源漏金属层的布局图。

如图5B所示，标号为10的为T1的沟道，标号为20的为T2的沟道，标号为30的为T3的沟道，标号为40的为T4的沟道，标号为50的为T5的沟道，标号为60的为T6的沟道，标号为70的为T7的沟道，标号为80的为T8的沟道，标号为90的为T9的沟道，标号为C10的为T10的沟道，标号为110的为T11的沟道，标号为120的为T12的沟道，标号为130的为T13的沟道。

如图5C所示，标号为C1a的为第一电容C1的第一极板，标号为C2a的为第二电容C2的第一极板，标号为C3a的为第三电容C3的第一极板；

标号为G1的为T1的栅极，标号为G2-1的为T2的第一栅极，标号为G2-2的为T2的第二栅极，标号为G3的为T3的栅极，标号为G4的为T4的栅极，标号为G5的为T5的栅极，标号为G6的为T6的栅极，标号为G7的为T7的栅极，标号为G8的为T8的栅极，标号为G9为T9的栅极，标号为G10的为T10的栅极，标号为G11的为T11的栅极，标号为G12的为T12的栅极，标号为G13的为T13的栅极。

如图5D所示，标号为C1b的为第一电容C1的第二极板，标号为C2b的为第二电容C2的第二极板，标号为C3b的为第三电容C3的第二极板；

标号为L1的为第一导电连接部。

如图5E所示，标号为INPUT的为输入端，标号为OUTPUT的为驱动信号输出端；

标号为S1的为T1的第一电极，标号为D1的为T1的第二电极；

标号为S2的为T2的第一电极，标号为D2的为T2的第二电极；

标号为S3的为T3的第一电极，标号为D3的为T3的第二电极；

标号为S4的为T4的第一电极，标号为D4的为T4的第二电极；

标号为S6的为T6的第一电极，标号为D6的为T6的第二电极；

标号为S7的为T7的第一电极，标号为D7的为T7的第二电极；标号为S8的为T8的第一电极；

标号为S9的为T9的第一电极，标号为D9的为T9的第二电极；

标号为S10的为T10的第一电极，标号为D10的为T10的第二电极；

标号为S11的为T11的第一电极，标号为D11的为T11的第二电极；

标号为S12的为T12的第一电极，标号为D12的为T12的第二电极；

标号为S13的为T13的第一电极，标号为D13的为T13的第二电极；

T13的第一电极S13复用为T5的第一电极和T8的第二电极；T4的第二电极D4复用为T5的第二电极D5；

标号为CK1的为第一时钟信号线，标号为CK2的为第二时钟信号线，标号为CK3的为第三时钟信号线。

在图5F中，标号为VGL-1的为第一条第二电压线，标号为ESTV的为第三起始信号线，标号为GSTVN的为第一起始信号线，标号为GSTVP的为第二起始信号线，标号为VGH的为第一电压线，标号为VGL-2的为第二条第二电压线。

在图5A和5G中，示出了用于连接有源层和第一源漏金属层的，贯穿所述层间介质层的过孔，以及，用于连接栅金属层和第一源漏金属层的，贯穿所述钝化层的过孔；

其中，贯穿所述层间介质层的过孔用黑色圆圈标示，贯穿所述钝化层的过孔用黑色方框标示。

如图5A-图5G所示，所述第二时钟信号线CK2在所述衬底基板上的正投影与所述第一电压线VGH在所述衬底基板上的正投影部分重叠；

如图5A-图5G所示，第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第一电压线VGH和第二条第二电压线VGL-2沿着靠近显示区域的方向排列；

第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第一电压线VGH、第二时钟信号线CK2和第二条第二电压线VGL-2沿竖直方向延伸。

如图5A-图5G所示，所述第一电压线VGH在水平方向上的宽度、所述第二时钟信号线CK2在水平方向上的宽度、第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度、第一条第二电压线VGL-1的沿水平方向上的宽度、第三起始信号线ESTV的沿水平方向上的宽度、第一起始信号线GSTVN的沿水平方向上的宽度、第二起始信号线GSTVP的沿水平方向上的宽度与第二时钟信号线CK2的沿水平方向上的宽度之和为W1；

W1/W2与所述像素间距值P0的乘积大于18um而小于40um；

第一条第二电压线VGL-1的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度，与第二条第二电压线VGL-2的沿水平方向上的宽度之和为W3；

W3/W2大于或者等于0.15；或者，W3/W2大于或者等于0.3；例如，W3/W2可以等于0.015、0.16、0.17、0.18、0.19、0.2、0.21、0.22、0.23、0.24、0.25、0.26、0.27、0.28、0.29、0.3、0.31、0.32、0.33、0.34、0.35、0.36、0.37、0.38、0.39、0.4、0.41、0.42、0.43、0.44、0.45、0.46、0.47、0.48、0.49或0.5，但不以此为限；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度与第二时钟信号线CK2的沿水平方向上的宽度之和为W4；

W4/W2大于或者等于0.015；或者，W4/W2大于或者等于0.03；例如，W4/W2可以等于0.015、0.016、0.017、0.018、0.019、0.02、0.021、0.022、0.023、0.024、0.025、0.026、0.027、0.028、0.029、0.03、0.031、0.032、0.033、0.034、0.035、0.036、0.037、0.038、0.039、0.04、0.041、0.042、0.043、0.044、0.045、0.046、0.047、0.048、0.049或0.05，但不以此为限。

如图5A-图5G所示，T1、T12、T11、T2和T3设置于CK1和GSTVP之间，T12、T3和T1从上至下依次设置，T11和T2从上至下依次设置；

C2的第一极板C2a在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠，C2的第二极板C2b在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠；

T4、T5、T13、T8、T7和T6设置于GSTVN与VGL-2之间。

如图5E所示，T9的第二电极D9与T10的第一电极S10连通，T10的第一电极S10通过过孔与第一导电连接部L1耦接，所述第一导电连接部L1通过过孔与所述驱动信号输出端OUTPUT耦接，以使得T9的第二电极D9与T10的第一电极S10都与所述驱动信号输出端OUTPUT耦接。

在图5C中，标号为L2的为第二导电连接部L2，所述第二导电连接部L2与T10的栅极G10连通；所述第二导电连接部L2通过过孔与T12的第二电极D12耦接，以使得T10的栅极G10与T12的第二电极D12耦接；

如图5G所示，标号为L3的为第三导电连接部；

第三导电连接部L3通过过孔与T12的第一电极S12耦接，第三导电连接部L3通过过孔与T13的第二电极D13耦接，以使得T12的第一电极S12和T13的第二电极D13耦接；

标号为L4的为第四导电连接部；

第四导电连接部L4与第三导电连接部L3耦接，第四导电连接部L4通过过孔与T1的第二电极D1耦接，使得T12的第一电极S12与T1的第二电极D1耦接；

标号为L5的为第五导电连接部；

第五导电连接部L5通过过孔与第一时钟信号线CK1耦接，第五导电连接部L5通过过孔与T6的第一电极S6耦接，T6的第一电极S6与T4的第一电极S4连通，以使得T6的第一电极S6与所述第一时钟信号线CK1耦接，T4的第一电极S4与所述第一时钟信号线CK1耦接。

如图5A-图5G所示，T13的第一电极S13与第六导电连接部L6耦接。

如图5A-图5G所示，T10的第二电极D10通过过孔与第二条第二电压线VGL-2耦接；

T13的第一电极S13通过过孔与所述第一电压线VGH耦接；

T9的第一电极S9与第六导电连接部L6耦接，所述第六导电连接部L6与C2的第二极板C2b之间通过过孔耦接，以使得T9的第一电极S9、T13的第一电极S13、C2的第二极板C2b和第一电压线VGH相互耦接。

图6B是图6A中的有源层的布局图，图6C是图6A中的第一栅金属层的布局图，图6D是图6A中的第二栅金属层的布局图，图6E是图6A中的第一源漏金属层的布局图，图6F是图6A中的第二源漏金属层的布局图。

如图6B所示，标号为10的为T1的沟道，标号为20的为T2的沟道，标号为30的为T3的沟道，标号为40的为T4的沟道，标号为50的为T5的沟道，标号为60的为T6的沟道，标号为70的为T7的沟道，标号为80的为T8的沟道，标号为90的为T9的沟道，标号为C10的为T10的沟道，标号为110的为T11的沟道，标号为120的为T12的沟道，标号为130的为T13的沟道。

如图6C所示，标号为C1a的为第一电容C1的第一极板，标号为C2a的为第二电容C2的第一极板，标号为C3a的为第三电容C3的第一极板；

标号为G1的为T1的栅极，标号为G2-1的为T2的第一栅极，标号为G2-2的为T2的第二栅极，标号为G3的为T3的栅极，标号为G4的为T4的栅极，标号为G5的为T5的栅极，标号为G6的为T6的栅极，标号为G7的为T7的栅极，标号为G8的为T8的栅极，标号为G9为T9的栅极，标号为G10的为T10的栅极，标号为G11的为T11的栅极，标号为G12的为T12的栅极，标号为G13的为T13的栅极。

如图6D所示，标号为C1b的为第一电容C1的第二极板，标号为C2b的为第二电容C2的第二极板，标号为C3b的为第三电容C3的第二极板；

标号为L1的为第一导电连接部。

如图6E所示，标号为INPUT的为输入端，标号为OUTPUT的为驱动信号输出端；

标号为S1的为T1的第一电极，标号为D1的为T1的第二电极；

标号为S2的为T2的第一电极，标号为D2的为T2的第二电极；

标号为S3的为T3的第一电极，标号为D3的为T3的第二电极；

标号为S4的为T4的第一电极，标号为D4的为T4的第二电极；

标号为S6的为T6的第一电极，标号为D6的为T6的第二电极；

标号为S8的为T8的第一电极；

T6的第二电极D6复用为T7的第一电极，T8的第一电极S8复用为T7的第二电极；

标号为S9的为T9的第一电极，标号为D9的为T9的第二电极；

标号为S10的为T10的第一电极，标号为D10的为T10的第二电极；

标号为S11的为T11的第一电极，标号为D11的为T11的第二电极；

标号为S12的为T12的第一电极，标号为D12的为T12的第二电极；

标号为S13的为T13的第一电极，标号为D13的为T13的第二电极；

T13的第一电极S13复用为T5的第一电极和T8的第二电极；T4的第二电极D4复用为T5的第二电极D5；

标号为CK1的为第一时钟信号线，标号为CK2的为第二时钟信号线，标号为CK3的为第三时钟信号线。

在图6F中，标号为VGL-1的为第一条第二电压线，标号为ESTV的为第三起始信号线，标号为GSTVN的为第一起始信号线，标号为GSTVP的为第二起始信号线，标号为VGH的为第一电压线，标号为VGL-2的为第二条第二电压线。

在图6A和图6G中，示出了用于连接有源层和第一源漏金属层的，贯穿所述层间介质层的过孔，以及，用于连接栅金属层和第一源漏金属层的，贯穿所述钝化层的过孔；

其中，贯穿所述层间介质层的过孔用黑色圆圈标示，贯穿所述钝化层的过孔用黑色方框标示。

如图6A-图6G所示，第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第二时钟信号线CK2、第一电压线VGH和第二条第二电压线VGL-2沿着靠近显示区域的方向依次设置；

第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第二时钟信号线CK2、第一电压线VGH和第二条第二电压线VGL-2都沿竖直方向延伸；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度、第一条第二电压线VGL-1的沿水平方向上的宽度、第三起始信号线ESTV的沿水平方向上的宽度、第一起始信号线GSTVN的沿水平方向上的宽度、第二起始信号线GSTVP的沿水平方向上的宽度、第二时钟信号线CK2的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度与第二条第二电压线VGL-2的沿水平方向上的宽度之和为W1；

W1/W2与所述像素间距值P0的乘积大于18um而小于40um；

第一条第二电压线VGL-1的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度，与第二条第二电压线VGL-2的沿水平方向上的宽度之和为W3；

W3/W2大于或者等于0.15；或者，W3/W2大于0.3；例如，W3/W2可以等于0.015、0.16、0.17、0.18、0.19、0.2、0.21、0.22、0.23、0.24、0.25、0.26、0.27、0.28、0.29、0.3、0.31、0.32、0.33、0.34、0.35、0.36、0.37、0.38、0.39、0.4、0.41、0.42、0.43、0.44、0.45、0.46、0.47、0.48、0.49或0.5，但不以此为限；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度与第二时钟信号线CK2的沿水平方向上的宽度之和为W4；

W4/W2大于或者等于0.015；或者，W4/W2大于或者等于0.03；例如，W4/W2可以等于0.015、0.016、0.017、0.018、0.019、0.02、0.021、0.022、0.023、0.024、0.025、0.026、0.027、0.028、0.029、0.03、0.031、0.032、0.033、0.034、0.035、0.036、0.037、0.038、0.039、0.04、0.041、0.042、0.043、0.044、0.045、0.046、0.047、0.048、0.049或0.05，但不以此为限。

如图6A-图6G所示，T1、T12、T11、T2和T3设置于CK1和GSTVP之间，T12、T3和T1从上至下依次设置，T11和T2从上至下依次设置；

C2的第一极板C2a在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠，C2的第二极板C2b在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠；

T4、T5、T13、T8、T7和T6设置于GSTVN与VGL-2之间。

如图6E所示，T9的第二电极D9与T10的第一电极S10连通，T10的第一电极S10通过过孔与第一导电连接部L1耦接，所述第一导电连接部L1通过过孔与所述驱动信号输出端OUTPUT耦接，以使得T9的第二电极D9与T10的第一电极S10都与所述驱动信号输出端OUTPUT耦接。

在图6C中，标号为L2的为第二导电连接部，所述第二导电连接部L2与T10的栅极G10连通；所述第二导电连接部L2通过过孔与T12的第二电极D12耦接，以使得T10的栅极G10与T12的第二电极D12耦接；

如图6A-图6G所示，标号为L3的为第三导电连接部；

第三导电连接部L3通过过孔与T12的第一电极S12耦接，第三导电连接部L3通过过孔与T13的第二电极D13耦接，以使得T12的第一电极S12和T13的第二电极D13耦接；

标号为L4的为第四导电连接部；

第四导电连接部L4与第三导电连接部L3耦接，第四导电连接部L4通过过孔与T1的第二电极D1耦接，使得T12的第一电极S12与T1的第二电极D1耦接；

标号为L5的为第五导电连接部，标号为L6的为第六导电连接部；

第五导电连接部L5通过过孔与第一时钟信号线CK1耦接，第五导电连接部L5通过过孔与第六导电连接部L6耦接，所述第六导电连接部L6与T4的第一电极S4连通，以使得T4的第一电极S4与所述第一时钟信号线CK1耦接；

所述第五导电连接部L5还通过过孔与T6的第一电极S6耦接，以使得T6的第一电极S6与第一时钟信号线CK1耦接；

T6的第二电极D6通过过孔与C1的第二极板C1b耦接。

如图6A-图6G所示，T13的第一电极S13与第七导电连接部L7耦接。

如图6A-图6G所示，T10的第二电极D10通过过孔与第二条第二电压线VGL-2耦接；

T13的第一电极S13通过过孔与所述第一电压线VGH耦接；

T9的第一电极S9与第七导电连接部L7耦接，所述第七导电连接部L7与C2的第二极板C2b之间通过过孔耦接，以使得T9的第一电极S9、T13的第一电极S13、C2的第二极板C2b和第一电压线VGH相互耦接。

图7B是图7A中的有源层的布局图，图7C是图7A中的第一栅金属层的布局图，图7D是图7A中的第二栅金属层的布局图，图7E是图7A中的第一源漏金属层的布局图，图7F是图7A中的第二源漏金属层的布局图。

如图7B所示，标号为10的为T1的沟道，标号为20的为T2的沟道，标号为30的为T3的沟道，标号为40的为T4的沟道，标号为50的为T5的沟道，标号为60的为T6的沟道，标号为70的为T7的沟道，标号为80的为T8的沟道，标号为90的为T9的沟道，标号为C10的为T10的沟道，标号为110的为T11的沟道，标号为120的为T12的沟道，标号为130的为T13的沟道。

如图7C所示，标号为C1a的为第一电容C1的第一极板，标号为C2a的为第二电容C2的第一极板，标号为C3a的为第三电容C3的第一极板；

标号为G1的为T1的栅极，标号为G2-1的为T2的第一栅极，标号为G2-2的为T2的第二栅极，标号为G3的为T3的栅极，标号为G4的为T4的栅极，标号为G5的为T5的栅极，标号为G6的为T6的栅极，标号为G7的为T7的栅极，标号为G8的为T8的栅极，标号为G9为T9的栅极，标号为G10的为T10的栅极，标号为G11的为T11的栅极，标号为G12的为T12的栅极，标号为G13的为T13的栅极。

如图7D所示，标号为C1b的为第一电容C1的第二极板，标号为C2b的为第二电容C2的第二极板，标号为C3b的为第三电容C3的第二极板；

标号为L1的为第一导电连接部。

如图7E所示，标号为INPUT的为输入端，标号为OUTPUT的为驱动信号输出端；

标号为S1的为T1的第一电极；T12的第一电极S12复用为T1的第二电极；

标号为S2的为T2的第一电极，标号为D2的为T2的第二电极；

标号为S3的为T3的第一电极，标号为D3的为T3的第二电极；

标号为S4的为T4的第一电极，标号为D4的为T4的第二电极；

标号为S6的为T6的第一电极，标号为D6的为T6的第二电极；

T6的第二电极D6复用为T7的第一电极，T8的第一电极复用为T7的第二电极；

标号为S9的为T9的第一电极，标号为D9的为T9的第二电极；

标号为S10的为T10的第一电极，标号为D10的为T10的第二电极；

标号为S11的为T11的第一电极，标号为D11的为T11的第二电极；

标号为S12的为T12的第一电极，标号为D12的为T12的第二电极；

标号为S13的为T13的第一电极，标号为D13的为T13的第二电极；

T13的第一电极S13复用为T5的第一电极和T8的第二电极；T4的第二电极D4复用为T5的第二电极；

标号为CK1的为第一时钟信号线，标号为CK2的为第二时钟信号线，标号为CK3的为第三时钟信号线。

在图7F中，标号为VGL-1的为第一条第二电压线，标号为ESTV的为第三起始信号线，标号为GSTVN的为第一起始信号线，标号为GSTVP的为第二起始信号线，标号为VGH的为第一电压线，标号为VGL-2的为第二条第二电压线。

在图7A和图7G中，示出了用于连接有源层和第一源漏金属层的，贯穿所述层间介质层的过孔，以及，用于连接栅金属层和第一源漏金属层的，贯穿所述钝化层的过孔；

其中，贯穿所述层间介质层的过孔用黑色圆圈标示，贯穿所述钝化层的过孔用黑色方框标示。

如图7A-图7G所示，第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第二时钟信号线CK2、第一电压线VGH和第二条第二电压线VGL-2沿着靠近显示区域的方向依次设置；

第三时钟信号线CK3、第一时钟信号线CK1、第一条第二电压线VGL-1、第三起始信号线ESTV、第一起始信号线GSTVN、第二起始信号线GSTVP、第二时钟信号线CK2、第一电压线VGH和第二条第二电压线VGL-2都沿竖直方向延伸；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度、第一条第二电压线VGL-1的沿水平方向上的宽度、第三起始信号线ESTV的沿水平方向上的宽度、第一起始信号线GSTVN的沿水平方向上的宽度、第二起始信号线GSTVP的沿水平方向上的宽度、第二时钟信号线CK2的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度与第二条第二电压线VGL-2的沿水平方向上的宽度之和为W1；

W1/W2与所述像素间距值P0的乘积大于18um而小于40um；

第一条第二电压线VGL-1的沿水平方向上的宽度、第一电压线VGH的沿水平方向上的宽度，与第二条第二电压线VGL-2的沿水平方向上的宽度之和为W3；

W3/W2大于或者等于0.15；或者，W3/W2大于或者等于0.3；例如，W3/W2可以等于0.15、0.16、0.17、0.18、0.19、0.2、0.21、0.22、0.23、0.24、0.25、0.26、0.27、0.28、0.29、0.3、0.31、0.32、0.33、0.34、0.35、0.36、0.37、0.38、0.39、0.4、0.41、0.42、0.43、0.44、0.45、0.46、0.47、0.48、0.49或0.5，但不以此为限；

第三时钟信号线CK3的沿水平方向上的宽度、第一时钟信号线CK1的沿水平方向上的宽度与第二时钟信号线CK2的沿水平方向上的宽度之和为W4；

W4/W2大于或者等于0.015；或者，W4/W2大于或者等于0.03；例如，W4/W2可以等于0.015、0.016、0.017、0.018、0.019、0.02、0.021、0.022、0.023、0.024、0.025、0.026、0.027、0.028、0.029、0.03、0.031、0.032、0.033、0.034、0.035、0.036、0.037、0.038、0.039、0.04、0.041、0.042、0.043、0.044、0.045、0.046、0.047、0.048、0.049或0.05，但不以此为限。

如图7A-图7G所示，T12、T11、T2和T3设置于CK1和GSTVP之间，T12、T3和T1从上至下依次设置，T11和T2从上至下依次设置；

C2的第一极板C2a在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠，C2的第二极板C2b在所述衬底基板上的正投影和第一电压线VGH在所述衬底基板上的正投影部分重叠；

T1、T4、T5、T13、T8、T7和T6设置于GSTVN与VGL-2之间。

如图7E所示，T9的第二电极D9与T10的第一电极S10连通，T10的第一电极S10通过过孔与第一导电连接部L1耦接，所述第一导电连接部L1通过过孔与所述驱动信号输出端OUTPUT耦接，以使得T9的第二电极D9与T10的第一电极S10都与所述驱动信号输出端OUTPUT耦接。

在图7C中，标号为L2的为第二导电连接部，所述第二导电连接部L2与T10的栅极G10连通；所述第二导电连接部L2与C3的第一极板C3b耦接，以使得T10的栅极G10与C3的第一极板C3b耦接；

T4的栅极G4与所述第二导电连接部L2耦接，以使得T4的栅极G4与T10的栅极G10耦接；

T12的第二电极D12通过过孔与T4的栅极G4耦接；

如图7A-图7G所示，T12的第一电极S12与T13的第二电极D13耦接；

标号为L5的为第五导电连接部，标号为L6的为第六导电连接部；

第五导电连接部L5通过过孔与第一时钟信号线CK1耦接，第五导电连接部L5通过过孔与第六导电连接部L6耦接，所述第六导电连接部L6与T4的第一电极S4连通，以使得T4的第一电极S4与所述第一时钟信号线CK1耦接；

所述第五导电连接部L5还通过过孔与T6的第一电极S6耦接，以使得T6的第一电极S6与第一时钟信号线CK1耦接；

T6的第二电极D6通过过孔与第八导电连接部L8耦接，所述第八导电连接部L8通过过孔与第九导电连接部L9耦接，所述第九导电连接部L9通过过孔与C1的第二极板C1b耦接，以使得T6的第二电极D6与C1的第二极板C1b耦接；C1的第二极板C1b与T6的栅极G6之间连通。

如图7A-图7G所示，T13的第一电极S13与第七导电连接部L7耦接。

如图7A-图7G所示，T10的第二电极D10通过过孔与第二条第二电压线VGL-2耦接；

T13的第一电极S13通过过孔与第一电压线VGH耦接，T9的第一电极S9与第七导电连接部L7耦接，所述第七导电连接部L7和C2的第二极板C2b之间通过过孔耦接，以使得T9的第一电极S9、T13的第一电极S13、C2的第二极板C2b和第一电压线VGH相互耦接。

在本发明至少一实施例中，所述移位寄存器单元可以包括多条信号线、多个晶体管和多个电容；

如图9所示，所述多条信号线包括第一电压线VGH、第二电压线VGL、第一时钟信号线CK1和第二时钟信号线CK2，所述多个晶体管包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12；所述多个电容包括：第一电容C1、第二电容C2和第三电容C3；

所述第一晶体管T1的栅极与所述第一时钟信号线CK1耦接，所述第一晶体管T1的第一电极与输入端INPUT耦接，所述第一晶体管T1的第二电极与所述第二晶体管T2的栅极耦接；

所述第二晶体管T2的第一电极与所述第一时钟信号线CK1耦接，所述第二晶体管T2的第二电极与所述第三晶体管T3的第二电极耦接；

所述第三晶体管T3的栅极与所述第一时钟信号线耦接，所述第三晶体管T3的第一电极与所述第二电压线VGL耦接；

所述第四晶体管T4的栅极与所述第二时钟信号线CK2耦接，所述第四晶体管T4的第一电极与所述第五晶体管T5的第二电极耦接，所述第四晶体管T4的第二电极与所述第二晶体管T2的栅极耦接；

所述第五晶体管T5的栅极与所述第三晶体管T3的第二电极耦接，所述第五晶体管T5的第一电极与所述第一电压线VGH耦接；

所述第六晶体管T6的栅极与所述第十一晶体管T11的第二电极耦接，所述第六晶体管T6的第一电极与所述第二时钟信号线CK2耦接，所述第六晶体管T6的第二电极与所述第七晶体管T7的第一电极耦接；

所述第七晶体管T7的栅极与所述第二时钟信号线CK2耦接，所述第七晶体管T7的第二电极与所述第九晶体管T9的栅极耦接；

所述第八晶体管T8的栅极与所述第二晶体管T2的栅极耦接，所述第八晶体管T8的第一电极与所述第一电压线VGH耦接，所述第八晶体管T8的第二电极与所述第九晶体管T9的栅极耦接；

所述第九晶体管T9的第一电极与所述第一电压线VGH耦接，所述第九晶体管T9的第二电极与驱动信号输出端OUT耦接；

所述第十晶体管T10的栅极与所述第十二晶体管T12的第二电极耦接，所述第十晶体管T10的第一电极与所述第二电压线VGL耦接，所述第十晶体管T10的第二电极与所述驱动信号输出端OUT耦接；

所述第十一晶体管T11的栅极与所述第二电压线VGL耦接，所述第十一晶体管T11的第一电极与所述第二晶体管T2的第二电极耦接；

所述第十二晶体管T12的栅极与所述第二电压线VGL耦接，所述第十二晶体管T12的第一电极与所述第二晶体管T2的栅极耦接；

所述第一电容C1的第一极板与所述第六晶体管T6的栅极耦接，所述第一电容C1的第二极板与所述第六晶体管T6的第二电极耦接；

所述第二电容C2的第一极板与所述第九晶体管T9的栅极耦接，所述第二电容C2的第二极板与所述第一电压线VGH耦接；

所述第三电容C3的第一极板与所述第十晶体管T10的栅极耦接，所述第三电容C3的第二极板与所述第二时钟信号线CK2耦接。

在本发明实施例中，所述移位寄存器单元的结构并不限于图1、图9所示，所述移位寄存器单元的结构可以有其他的变形。

本发明实施例所述的显示装置包括上述的显示基板。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

下面是多款显示产品中的移位寄存器单元所在的驱动电路区域设置的多条信号线在第二方向上的宽度和W1、所述移位寄存器单元在所述第二方向上的宽度W2、像素间距值P0之间的关系如下：

对于显示产品1，并所述移位寄存器单元为提供n型驱动信号的第一移位寄存器单元，W1等于94um，W2等于147um，W1/W2等于0.64，分辨率为1440×3088，PPI为494，像素间距值P0为51.4um，1000×(W1/W2)×PPI等于1.29，P0×(W1/W2)等于32.9um；PPI为每英寸所拥有的像素数目；

对于显示产品2，并所述移位寄存器单元为提供n型驱动信号的第一移位寄存器单元，W1等于101.5um，W2等于243um，W1/W2等于0.42，分辨率为1768×2208，PPI为373，像素间距值P0为68.01um，1000×(W1/W2)×PPI等于1.12，P0×(W1/W2)等于28.56um；

对于显示产品3，并所述移位寄存器单元为提供n型驱动信号的第一移位寄存器单元，W1等于84.1um，W2等于151.6um，W1/W2等于0.55，分辨率为1440×3200，PPI为515，像素间距值P0为49.32um，1000×(W1/W2)×PPI等于1.08，P0×(W1/W2)等于27.13um。

对于进一步扩展的实施例中的显示产品，移位寄存器单元所在的驱动电路区域设置的多条信号线在第二方向上的宽度和W1、所述移位寄存器单元在所述第二方向上的宽度W2、像素间距值P0之间的关系如下：

对于分辨率更高的显示产品，W1等于85um，W2为150um，W1/W2等于0.57，PPI为500，像素间距值P0等于46.2um，100×(W1/W2)/PPI等于1.03，P0×(W1/W2)等于26.32um；

对于具有更窄边框的显示产品，W1等于85um，W2为130um，W1/W2等于0.65，PPI为500，像素间距值P0等于50.8um，100×(W1/W2)/PPI等于1.3，P0×(W1/W2)等于33.02um；

对于分辨率更高，并具有更窄边框的显示产品，W1等于85um，W2为130um，W1/W2等于0.65，PPI为500，像素间距值P0等于46.2um，100×(W1/W2)/PPI等于1.19，P0×(W1/W2)等于30.02um。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (20)

1.一种显示基板，其特征在于，包括：

衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；

像素阵列，位于所述显示区，包括多个像素单元；以及，

扫描驱动模组，位于所述周边区中的驱动电路区域，包括多个移位寄存器单元，在所述多个移位寄存器单元中的一个移位寄存器单元中设置有多条信号线，所述多条信号线沿第一方向延伸；

所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；

所述至少两个晶体管的有源层由连续的半导体层形成，所述多条信号线中的一条信号线在所述衬底基板上的正投影与所述半导体层在所述衬底基板上的正投影至少部分重叠；

所述至少两个晶体管中的至少一个晶体管包括的第一电极位于第一导电层，所述多条信号线中的一条信号线位于第二导电层，被配置为提供直流电源信号。

2.如权利要求1所述的显示基板，其特征在于，所述多条信号线包括所述一个移位寄存器单元中的所有信号线。

3.如权利要求1所述的显示基板，其特征在于，所述多条信号线包括与所述一个移位寄存器单元在所述衬底基板上的正投影有交叠的所有信号线。

4.如权利要求1所述的显示基板，其特征在于，所述多条信号线在第二方向上的宽度和W1与所述一个移位寄存器单元在所述第二方向上的宽度W2的比值为W1/W2，至少一个所述像素单元沿第一方向的长度为像素间距值；所述第一方向与所述第二方向相交；

W1/W2与所述像素间距值的乘积大于18um而小于40um。

5.如权利要求1所述的显示基板，其特征在于，所述多条信号线在第二方向上的宽度和W1与所述一个移位寄存器单元在所述第二方向上的宽度W2的比值为W1/W2，W1/W2大于0.4而小于0.7。

6.如权利要求4所述的显示基板，其特征在于，W1/W2与所述像素间距值的乘积大于18um而小于或等于27um。

7.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述显示基板包括第一导电层、绝缘层和第二导电层，所述绝缘层设置于所述第一导电层和所述第二导电层之间；

所述多条信号线中的至少一条信号线设置于所述第一导电层，所述多条信号线中的至少一条信号线设置于所述第二导电层。

8.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括设置于所述驱动电路区域的至少一个晶体管，所述晶体管的第一电极、所述晶体管的第二电极与所述多条信号线中的至少一条信号线位于同一层。

9.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括设置于所述驱动电路区域的至少一个晶体管，所述晶体管的第一电极与所述晶体管的第二电极位于同一层，所述多条信号线中的至少一条信号线与所述晶体管的第一电极位于不同层。

10.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供直流电源信号；

所述至少一条信号线在第二方向上的宽度W3与所述移位寄存器单元在所述第二方向上的宽度W2的比值W3/W2大于或者等于0.15。

11.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括设置于所述驱动电路区域的至少一条信号线，所述至少一条信号线被配置为提供时钟信号；

所述至少一条信号线中的至少一信号线在第二方向上的宽度W4与所述移位寄存器单元在所述第二方向上的宽度W2的比值W4/W2大于或者等于0.015。

12.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括第四晶体管和第五晶体管；所述第四晶体管的第二电极与所述第五晶体管的第二电极耦接；

所述第四晶体管的有源层、所述第五晶体管的有源层由连续的第一半导体层形成；

所述第四晶体管的有源层在所述衬底基板的正投影和所述第五晶体管的有源层在所述衬底基板的正投影共同形成L型图形。

13.如权利要求12所述的显示基板，其特征在于，所述移位寄存器单元包括多条信号线，所述多条信号线包括第一电压线；

所述第一电压线在所述衬底基板上的正投影与所述第一半导体层在所述衬底基板上的正投影部分重叠。

14.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括第二晶体管和第三晶体管；所述第二晶体管的第二电极与所述第三晶体管的第二电极耦接；

所述第二晶体管的有源层和所述第三晶体管的有源层由连续的第四半导体层形成，所述第二晶体管的有源层在所述衬底基板的正投影和所述第三晶体管的有源层在所述衬底基板的正投影共同形成I型图形。

15.如权利要求14所述的显示基板，其特征在于，所述第二晶体管的沟道沿第一方向延伸，所述第三晶体管的沟道沿第一方向延伸。

16.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括第六晶体管、第七晶体管和第八晶体管；

所述第六晶体管的第二电极与所述第七晶体管的第一电极耦接，所述第八晶体管的第一电极与所述第七晶体管的第二电极耦接；

所述第六晶体管的有源层、所述第七晶体管的有源层和第八晶体管的有源层由连续的第二半导体层形成；

所述第八晶体管的有源层在所述衬底基板的正投影、所述第七晶体管的有源层在所述衬底基板的正投影和所述第六晶体管的有源层在所述衬底基板的正投影共同形成n型图形。

17.如权利要求16所述的显示基板，其特征在于，所述移位寄存器单元包括多条信号线；

所述多条信号线中的至少一条信号线被配置为提供直流电源信号，在所述衬底基板上的正投影与所述第二半导体层在所述衬底基板上的正投影部分重叠。

18.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括设置于所述驱动电路区域的至少两个晶体管；所述至少两个晶体管的有源层由连续的半导体层形成；

所述半导体层包括的至少部分半导体图形的形状为π型。

19.如权利要求1至6中任一权利要求所述的显示基板，其特征在于，所述移位寄存器单元包括多条信号线、多个晶体管和多个电容；

所述多条信号线包括：第一电压线、第二电压线、第一时钟信号线、第二时钟信号线和第三时钟信号线，所述多个晶体管包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；所述多个电容包括：第一电容、第二电容和第三电容；

所述第一晶体管的栅极与所述第三时钟信号线耦接，所述第一晶体管的第一电极与输入端耦接，所述第一晶体管的第二电极与所述第二晶体管的栅极耦接；

所述第二晶体管的第一电极与所述第三时钟信号线耦接，所述第二晶体管的第二电极与所述第三晶体管的第二电极耦接；

所述第三晶体管的栅极与所述第三时钟信号线耦接，所述第三晶体管的第一电极与所述第二电压线耦接；

所述第四晶体管的第一电极与所述第一时钟信号线耦接，所述第四晶体管的第二电极与所述第五晶体管的第二电极耦接；

所述第五晶体管的栅极与所述第三晶体管的第二电极耦接，所述第五晶体管的第一电极与所述第一电压线耦接；

所述第六晶体管的栅极与所述第十一晶体管的第二电极耦接，所述第六晶体管的第一电极与所述第一时钟信号线耦接，所述第六晶体管的第二电极与所述第七晶体管的第一电极耦接；

所述第七晶体管的栅极与所述第一时钟信号线耦接，所述第七晶体管的第二电极与所述第九晶体管的栅极耦接；

所述第八晶体管的栅极与所述第十三晶体管的栅极耦接，所述第八晶体管的第一电极与所述第九晶体管的栅极耦接，所述第八晶体管的第二电极与所述第一电压线耦接；

所述第九晶体管的第一电极与所述第一电压线耦接，所述第九晶体管的第二电极与驱动信号输出端耦接；

所述第十晶体管的第一电极与所述驱动信号输出端耦接，所述第十晶体管的第二电极与所述第二电压线耦接；

所述第十一晶体管的栅极与所述第二电压线耦接，所述第十一晶体管的第一电极与所述第五晶体管的栅极耦接；

所述第十二晶体管的栅极与所述第二电压线耦接，所述第十二晶体管的第一电极与所述第一晶体管的第二电极耦接，所述第十二晶体管的第二电极与所述第十晶体管的栅极电连接；

所述第十三晶体管的栅极与第二时钟信号线耦接，所述第十三晶体管的第一电极与所述第一电压线耦接，所述第十三晶体管的第二电极与所述第二晶体管的栅极耦接；

所述第一电容的第一极板与所述第六晶体管的栅极耦接，所述第一电容的第二极板与所述第六晶体管的第二电极耦接；

所述第二电容的第一极板与所述第九晶体管的栅极耦接，所述第二电容的第二极板与所述第一电压线耦接；

所述第三电容的第一极板与所述第四晶体管的栅极耦接，所述第三电容的第二极板与所述第四晶体管的第二电极耦接。

20.一种显示装置，包括如权利要求1至19中任一权利要求所述的显示基板。

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