KR102553677B1 - 게이트 구동회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 게이트 인 패널(Gate In Panel; GIP) 형태로 장착된 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다. 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은, Q 노드의 전압 및 QB 노드의 전압에 의해 제1 클럭신호를 게이트 전압으로 출력하는 출력부, Q 노드의 전압을 제어하는 제1 노드 제어부, QB 노드에 전압을 제어하는 제2 노드 제어부를 포함하고, 제1 노드 제어부는, Q 노드를 방전시키는 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 제2 트랜지스터는 제2 클럭신호에 대응하여, Q노드에 로우 레벨의 접지전압을 출력하고, 제3 트랜지스터는 QB노드의 전압에 대응하여, Q노드에 접지전압을 출력하여, 저온 및 고온의 극한 환경에서 게이트 구동회로의 Q노드 방전속도 저하현상을 개선할 수 있다.

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 게이트 인 패널(Gate In Panel; GIP) 형태로 장착된 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다. 이와 같은 표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다.
이러한 표시 장치는 영상을 표시하기 위한 화소 어레이들이 배치된 표시 패널 및 표시패널에 배치된 데이터 배선들에 데이터 신호를 공급하는 데이터 구동회로, 게이트 펄스를 표시 영역에 배치된 게이트 배선들에 순차적으로 공급하는 게이트 구동회로 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 컨트롤러 등과 같은 구동회로를 포함한다.
이와 같은 구동회로 중 게이트 구동회로는 최근 화소 어레이들과 함께 표시패널에 내장하는 게이트 인 패널(Gate In Panel; 이하 'GIP'라 함) 형태로 표시 장치에 적용되고 있다.
GIP는 게이트 전압을 순차적으로 출력하기 위한 시프트 레지스터(Shift Register)를 포함하고, 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stages)을 포함한다.
각각의 스테이지들은 Q노드(Q-node)의 전압에 따라 게이트 전압을 출력하는 풀업 트랜지스터(Pull-up Transistor) 및 Q노드의 전압을 제어하는 복수의 트랜지스터들을 포함한다.
최근에는 표시 장치가 자동차와 같은 다양한 분야에서 사용되므로, 저온 및 고온의 극한 환경에서도 표시 장치가 동작하려면 GIP는 게이트 전압을 정해진 타이밍에 정상적으로 출력해야 한다.
그러나, 저온 및 고온의 극한 환경에서 Q노드의 전압을 제어하는 복수의 트랜지스터들의 턴온 전류(On-current)는 급격하게 감소되어, Q노드가 정상적으로 제어되지 않아 Q노드의 전압에 따라 게이트 전압을 출력하는 풀업 트랜지스터 또한 정상적으로 동작되지 않는다.
이에, 저온 및 고온의 극한 환경에서 GIP는 원하지 않은 타이밍에서도 게이트 전압을 출력하므로, GIP를 포함하는 표시 장치는 정상구동이 되지 않는 문제점이 발생한다.
본 발명이 해결하고자 하는 과제는 저온 및 고온의 극한 환경에서 신뢰성이 향상된 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 Q 노드의 방전속도 저하 현상이 개선된 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 각 스테이지의 회로 구조가 간소화된 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은, Q 노드의 전압 및 QB 노드의 전압에 의해 제1 클럭신호를 게이트 전압으로 출력하는 출력부, Q 노드의 전압을 제어하는 제1 노드 제어부, QB 노드에 전압을 제어하는 제2 노드 제어부를 포함하고, 제1 노드 제어부는, Q 노드를 방전시키는 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 제2 트랜지스터는 제2 클럭신호에 대응하여, Q노드에 로우 레벨의 접지전압을 출력하고, 제3 트랜지스터는 QB노드의 전압에 대응하여, Q노드에 접지전압을 출력하여, 저온 및 고온의 극한 환경에서 게이트 구동회로의 Q노드 방전속도 저하현상을 개선할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시패널, 복수의 스테이지로 구성되어, 복수의 화소에 게이트 전압을 순차적으로 출력하는 게이트 구동회로 및 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고, 복수의 스테이지 각각은, Q 노드의 전압 및 QB 노드의 전압에 의해 제1 클럭신호를 게이트 전압으로 출력하는 출력부, Q 노드의 전압을 제어하는 제1 노드 제어부, QB 노드에 전압을 제어하는 제2 노드 제어부를 포함하고, 제1 노드 제어부는, 제2 트랜지스터는 제2 클럭신호에 대응하여, Q노드를 방전시키고, 제3 트랜지스터는 QB노드의 전압에 대응하여, Q노드를 방전시켜, 저온 및 고온의 극한 환경에서 표시 장치의 신뢰성을 향상시킬 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 클럭신호를 인가받아 Q 노드를 제어하는 트랜지스터를 구비함으로써, Q 노드의 방전속도를 향상시킬 수 있다.
본 발명은 Q노드의 방전속도가 향상되어, 저온 및 고온의 극한 환경에서도 게이트 전압을 정상 타이밍에 맞추어 순차적으로 출력할 수 있어, 표시 장치의 신뢰성을 향상시킬 수 있다.
본 발명은 프레임 리셋을 위한 트랜지스터와 Q노드 제어를 위한 트랜지스터를 통합하여, 각 스테이지의 트랜지스터 개수를 최소화시켜 GIP의 집적 효율을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 게이트 구동회로의 구성을 설명하기 위한 블록도이다.
도 2b 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동회로에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
도 2c는 도 2b에 도시된 각 스테이지의 등가회로에 인가되는 신호를 나타내는 타이밍도 이다.
도 3a는 본 발명의 다른 실시예에 따른 게이트 구동회로의 구성을 설명하기 위한 블록도이다.
도 3b 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동회로에 구비된 각 스테이지의 등가회로를 나타내는 도면이다.
도 3c는 도 3b에 도시된 각 스테이지의 등가회로에 인가되는 신호를 나타내는 타이밍도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 발명의 실시예들은 액정표시 장치를 기초로 설명하였으나, 본 발명은 액정표시 장치에 한정되지 않고 유기발광표시 장치 등의 게이트 구동회로가 구비된 모든 표시 장치에 적용 가능하다.
이하에서는 도면을 참조하여 본 발명에 대해 상세히 살펴보기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시패널(100), 게이트 구동회로(200), 데이터 구동회로(300) 및 타이밍 컨트롤러(400)를 포함한다.
표시패널(100)은 화상을 표시하는 표시영역(A/A)과 표시영역(A/A)의 외측으로 각종 신호라인들이나 구동회로가 배치된 비표시영역(N/A)을 포함한다.
표시영역(A/A)은 복수 개의 화소(P)들이 배열되고, 각각의 화소(P)들이 표시하는 계조를 기반으로 화상을 표시한다. 표시영역(A/A)에는 제1 방향으로 배치된 n개의 게이트 라인(GL1, … GLn)과 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1, … DLm)이 배열된다. 복수 개의 화소(P)는 n개의 게이트 라인(GL1, … GLn) 및 m개의 데이터 라인(DL1, … DLm)과 전기적으로 연결되고, 게이트 라인(GL1, … GLn)과 데이터 라인(DL1, … DLm)을 통해 인가된 구동 신호 또는 구동 전압에 의해 화상을 표시한다.
비표시영역(N/A)에는 표시영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호배선 등, 예를 들어, 게이트 구동회로(200)가 배치된다.
타이밍 컨트롤러(400)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 구동회로(300)로 전송한다. 타이밍 컨트롤러(400)는 입력영상신호(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 구동 회로(200) 및 데이터 구동 회로(300)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호를 생성한다. 이때, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시패널(100)에 정의된 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다. 타이밍 컨트롤러(400)는 타이밍 신호에 동기하여 게이트 구동 회로(200)의 제어신호(GCS) 및 데이터 구동회로(300)의 제어신호(DCS)를 생성한다.
데이터 구동회로(300)는 타이밍 컨트롤러(400)로부터 전송된 데이터 구동 제어 신호(DCS)에 의해 샘플링 신호를 생성하고, 타이밍 컨트롤러(400)로부터 입력되는 영상 데이터를 샘플링 신호에 따라 래치하여 데이터 신호로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 신호를 데이터 라인(DL1, … DLm)들에 공급한다. 데이터 구동회로(300)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시패널(100)의 본딩 패드에 연결되거나, 표시패널(100)에 직접 배치될 수도 있으며, 경우에 따라 표시패널(100)에 집적화되어 배치될 수도 있다. 또한, 데이터 구동회로(300)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.
게이트 구동회로(200)는 타이밍 컨트롤러(400)로부터 전송된 게이트 구동 제어 신호(GCS)에 따라 순차적으로 게이트 배선(GL1, … GLn)들에 게이트 신호를 공급한다. 게이트 구동회로(200)는 시프트 레지스터 및 레벨 시프터 등을 포함할 수 있다.
일반적인 게이트 구동회로는 표시패널과 독립되게 형성되어 다양한 방식으로 표시패널과 전기적으로 연결되는 형태로 구성될 수 있으나, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동회로(200)는 표시패널(100)의 기판 제조 시 박막 패턴 형태로 비표시영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다. 도 1에서는 표시패널(100)의 비표시영역(N/A)에 하나의 게이트 구동회로(200)만 구비되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 2개의 게이트 구동회로(200)가 배치될 수 있다.
게이트 구동회로(200)는 시프트 레지스터를 포함하는 복수의 스테이지를 포함한다. 이하에서는 본 발명의 일 실시예에 따른 게이트 구동회로의 상세 구성 및 구동방식에 대해 살펴보기로 한다.
도 2a는 본 발명의 일 실시예에 따른 게이트 구동회로의 구성을 설명하기 위한 블록도이고, 도 2b 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동회로에 구비된 각 스테이지의 등가회로를 나타내는 도면이고, 도 2c는 도 2b에 도시된 각 스테이지의 등가회로에 인가되는 신호를 나타내는 타이밍도 이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(200)는 전원전압(VDD) 및 접지전압(VSS)을 입력받고, 클럭신호(CLK)에 따라 게이트 배선(GL1, … GLn)에 게이트 전압(Vout1, Vout2, Vout3, … Vout(n-1), Vout(n))을 출력하는 제1 내지 제n 스테이지(S1, S2, S3, … S(n-1), Sn)를 포함하는 시프트 레지스터로 구성될 수 있다.
도 2c를 참조하면, 클럭신호(CLK)는 서로 다른 위상의 클럭신호들(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))을 포함할 수 있다. 여기서, 클럭신호(CLK)는 하이 레벨과 로우 레벨의 듀티비가 1:3인 4상의 클럭신호(CLK)일 수 있다. 즉, CLK(n)보다 CLK(n+1)이 지연된 위상을 갖고, CLK(n+1)보다 CLK(n+2)가 지연된 위상을 갖고, CLK(n+2)보다 CLK(n+3)이 지연된 위상을 갖는다.
여기서 설명의 편의상, CLK(n)를 제1 클럭신호로 설정하고, CLK(n+2)를 제2 클럭신호로 설정하여 이하 각 스테이지(S1, S2, S3, … S(n-1), Sn)의 구동방식을 설명한다.
다만, 본 발명의 일 실시예에서는 4상의 클럭신호(CLK)가 인가되는 것으로 설명하나, 이에 한정되지 않고 클럭신호(CLK)는 게이트 구동회로(200)의 설계에 따라 다양하게 변경될 수 있다.
제1 스테이지(S1)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)를 인가받아 클럭신호(CLK)를 이용하여 제1 게이트 전압(Vout1)을 출력하고, 제2 스테이지(S2) 내지 제n 스테이지(Sn)는 이전단 출력전압 또는 다음단 출력전압에 따라 다수의 클럭신호(CLK)를 이용하여 제2 내지 제n 게이트 전압(Vout2~Vout(n))을 순차적으로 출력한다.
이렇게, 각 스테이지(S1, S2, S3, … S(n-1), Sn)가 게이트 전압(Vout1, Vout2, Vout3, … Vout(n-1), Vout(n))을 순차적으로 출력하여 표시 장치는 하나의 프레임을 표현하게 된다.
그리고, 제2 스테이지(S2) 내지 제n 스테이지(Sn)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)를 각각 인가 받아, 각각의 스테이지(S2, S3, … S(n-1), Sn)의 내부 노드인 P 노드(P-node), Q 노드(Q-node), QB 노드(QB-node)를 초기화 시킨다.
이렇게, 제2 스테이지(S2) 내지 제n 스테이지(Sn)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)에 의해 리셋되게 되며, 이러한 프레임의 스타트 타이밍을 리셋 타이밍으로도 정의할 수 있다.
이하, 각 스테이지(S1, S2, S3, … S(n-1), Sn)가 게이트 전압(Vout1, Vout2, Vout3, … Vout(n-1), Vout(n))을 출력하는 동작에 대해 제n 스테이지(Sn)를 예로 들어 설명하기로 한다. 게이트 구동회로를 구성하는 스위치 소자들은 n 타입 또는 p 타입 MOSFET 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스쪽으로 흐른다. p타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p타입 MOSFET에서 정공이 소스로부터 드레인쪽으로 흐르기 때문에 전류가 소스로부터 드레인쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 한정되어서는 안된다.
구체적으로, 본 발명의 게이트 구동회로(200)에서는 다결정 반도체 물질을 액티브층으로 하는 트랜지스터인 저온 폴리 실리콘(Low Temperature Poly-Silicon; 이하, LTPS라고 함)을 이용한 LTPS 트랜지스터가 사용될 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비전력이 낮고 신뢰성이 우수하므로, 구동 소자용 트랜지스터에 적용할 수 있다.
도 2b를 참조하면, 게이트 구동회로의 제n 스테이지는 제1 노드 제어부(TR1, TR2, TR3, TRR), 제2 노드 제어부(TR4, TR5, TR6), 보호 트랜지스터(TRA), 제1 커패시터(CQ), 제2 커패시터(CQB) 및 출력부(TR7, TR8)를 포함한다.
제1 커패시터(CQ)는 P 노드(P-node)와 접지전압(VSS)에 연결될 수 있고, 제2 커패시터(CQB)는 QB 노드(QB-node)와 접지전압(VSS)에 연결될 수 있다.
제1 노드 제어부(TR1, TR2, TR3, TRR)는 P 노드(P-node) 및 이와 연결된 Q 노드(Q-node)의 전압을 제어한다. 다시 말하면, 제1 노드 제어부(TR1, TR2, TR3, TRR)는 P 노드(P-node) 및 이와 연결된 Q 노드(Q-node) 충전 및 방전 타이밍을 결정한다.
제1 노드 제어부(TR1, TR2, TR3, TRR)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 리셋 트랜지스터(TRR)을 포함한다.
여기서, P 노드(P-node)와 Q 노드(Q-node)는 하이 레벨의 전원전압(VDD)에 의해 턴온되는 보호 트랜지스터(TRA)를 매개로 연결되어 있으므로, 게이트 전압의 출력 시점(t2)을 제외하고는 동일 전위이다.
여기서, 도 2c를 참조하면 게이트 전압의 출력 시점(t2)에서는 후술할 바와 같이, 보호 트랜지스터(TRA)의 일 전극에 연결되는 Q 노드(Q-node)는 제1 클락 신호(CLK(n))에 의해 부트스트래핑(bootstrapping)되므로, Q 노드(Q-node)의 전압은 P 노드(P-node)의 전압보다 높게 된다.
제1 트랜지스터(TR1)는 제(n-1) 스테이지의 출력 단자(Vout(n-1))에 게이트 전극 및 제1 전극이 연결되고, P 노드(P-node)에 제2 전극이 연결된다. 제1 트랜지스터(TR1)는 제(n-1) 스테이지의 게이트 전압(Vout(n-1))에 응답하여 P 노드(P-node) 및 Q 노드(Q-node)를 충전한다.
제2 트랜지스터(TR2)는 제2 클럭신호(CLK(n+2)) 출력 단자에 게이트 전극이 연결되고, 접지전압(VSS)에 제1 전극이 연결되며, P 노드(P-node)에 제2 전극이 연결된다. 제2 트랜지스터(TR2)는 제2 클럭신호(CLK(n+2))가 하이 레벨일 때 P 노드(P-node) 및 Q 노드(Q-node)를 접지전압(VSS)까지 방전한다.
제3 트랜지스터(TR3)는 QB 노드(QB-node)에 게이트 전극이 연결되고, 접지전압(VSS)에 제1 전극이 연결되며, P 노드(P-node)에 제2 전극이 연결된다. 제3 트랜지스터(TR3)는 QB 노드(QB-node)의 전압이 하이 레벨일 때 P 노드(P-node) 및 Q 노드(Q-node)를 접지전압(VSS)까지 방전한다.
리셋 트랜지스터(TRR)는 게이트 스타트 펄스(VST) 출력 단자에 게이트 전극이 연결되고, 로우 레벨 전원인 접지전압(VSS)에 제1 전극이 연결되며, P 노드(P-node)에 제2 전극이 연결된다. 리셋 트랜지스터(TRR)는 게이트 스타트 펄스(VST)에 응답하여 P 노드(P-node) 및 Q 노드(Q-node)를 접지전압(VSS)까지 방전한다.
제2 노드 제어부(TR4, TR5, TR6)는 QB 노드(QB-node)의 전압을 제어한다. 다시 말하면, 제2 노드 제어부(TR4, TR5, TR6)는 QB 노드(QB-node)의 충전 및 방전 타이밍을 결정한다.
제2 노드 제어부(TR4, TR5, TR6)는 제4 트랜지스터(TR4), 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)를 포함한다.
제4 트랜지스터(TR4)는 제2 클럭신호(CLK(n+2)) 출력 단자에 게이트 전극이 연결되고, 하이 레벨의 전원전압(VDD)에 제1 전극이 연결되며, QB 노드(QB-node)에 제2 전극이 연결된다. 제4 트랜지스터(TR4)는 제2 클럭신호(CLK(n+2))가 하이 레벨일 때, QB 노드(QB-node)를 하이 레벨의 전원전압(VDD)으로 충전한다.
제5 트랜지스터(TR5)는 제(n-1) 스테이지의 출력단(Vout(n-1))에 게이트 전극이 연결되고, 로우 레벨인 접지전압(VSS)에 제1 전극이 연결되고, QB 노드(QB-node)에 제2 전극이 연결된다. 제5 트랜지스터(TR5)는 제(n-1) 스테이지의 게이트 전압(Vout(n-1))에 응답하여, QB 노드(QB-node)를 로우 레벨 전원인 접지전압(VSS)까지 방전한다.
제6 트랜지스터(TR6)는 P 노드(P-node)에 게이트 전극이 연결되고, 로우 레벨 전원인 접지전압(VSS)에 제1 전극이 연결되고, QB 노드(QB-node)에 제2 전극이 연결된다. 제6 트랜지스터(TR6)는 P 노드(P-node)의 전압이 하이 레벨일 때, QB 노드(QB-node)를 로우 레벨 전원인 접지전압(VSS)까지 방전한다.
보호 트랜지스터(TRA)는 P 노드(P-node)에 연결된 트랜지스터, 예를 들어, 제1 노드 제어부인 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)를 보호할 수 있다. 구체적으로, 보호 트랜지스터(TRA)는 전원전압(VDD)이 게이트에 연결되고, 제1 전극은 P 노드(P-node)에 연결되며, 제2 전극은 Q 노드(Q-node)에 연결된다.
일반적인 보호 트랜지스터(TRA)는 게이트 전압이 출력되는 시점(t2)을 제외하고는 동일한 전압, 즉 전원전압(VDD)이 인가된다.
여기서, 도 2c를 참조하면 게이트 전압의 출력 시점(t2)에서는 후술할 바와 같이, 보호 트랜지스터(TRA)의 제1 전극에 연결되는 Q 노드(Q-node)는 제1 클락 신호(CLK(n))에 의해 부트스트래핑(bootstrapping)되므로, Q 노드(Q-node)의 전압은 P 노드(P-node)의 전압보다 높게 된다.
즉, 게이트 전압의 출력 시점(t2)에서 보호 트랜지스터(TRA)는 Q 노드(Q-node) 부트스트래핑(bootstrapping)시, Q 노드(Q-node)의 전압 상승되더라도 P 노드(P-node)의 전압 상승을 방지하여, P 노드(P-node)와 연결된 제1 노드 제어부의 트랜지스터들(TR1, TR2, TR3, TRR)을 보호하는 역할을 한다.
출력부(TR7, TR8)는 제n 게이트 전압(Vout(n))을 풀업(pull-up)하는 트랜지스터인 제7 트랜지스터(TR7)와 제n 게이트 전압(Vout(n))을 풀다운(pull-down)하는 트랜지스터인 제8 트랜지스터(TR8)을 포함한다.
제7 트랜지스터(TR7)는 Q 노드(Q-node)에 게이트가 연결되고, 제1 클럭신호(CLK(n)) 단자가 제1 전극에 연결되며, 제n 스테이지의 출력 단자(Vout(n))에 제2 전극이 연결된다. 제7 트랜지스터(TR7)은 Q 노드(Q-node)가 충전 상태일 때, 제1 클럭신호(CLK(n))를 제n 스테이지의 출력단자(Vout(n))로 출력한다.
제8 트랜지스터(TR8)는 QB 노드(QB-node)에 게이트가 연결되고, 제n 스테이지의 출력 단자(Vout(n))에 제1 전극이 연결되며, 접지전압(VSS)에 제2 전극이 연결된다. 제8 트랜지스터(TR8)은 QB 노드(QB-node)가 충전 상태일 때, 제n 스테이지의 출력단자(Vout(n))의 전위를 접지전압(VSS)으로 방전한다.
그리고, 제1 커패시터(CQ)는 접지전원(VSS) 및 Q 노드(Q-node) 사이에 연결되어, Q 노드(Q-node)를 안정화 시키고, 제2 커패시터(CQB)는 접지전원(VSS) 및 QB 노드(QB-node) 사이에 연결되어, QB 노드(QB-node)를 안정화 시킨다.
도 2c를 참조하여, 이와 같은 본 발명의 일 실시예에 따른 게이트 구동회로의 제n 스테이지의 구동에 대해 살펴보면, 다음과 같다.
제1 시점(t1)에서, 제n-1 스테이지의 출력 전압(Vout(n-1))에 의해 제1 트랜지스터(TR1)가 턴온되어 P 노드(P-node) 및 Q 노드(Q-node)가 충전되고, 제5 트랜지스터(TR5)가 턴온되어 QB 노드(QB-node)가 방전되고, 또한 Q 노드(Q-node)에 충전된 전압에 의해 제6 트랜지스터(TR6)가 턴온되어 QB 노드(QB-node)는 방전된다.
이어진 제2 시점(t2)에서, 하이 레벨로 라이징된 제1 클럭신호(CLK(n))에 의해 Q 노드(Q-node)가 부트스트래핑(bootstraping)되어 제7 트랜지스터(TR7)가 턴온되면서 제n 스테이지의 출력단자(Vout(n))에는 하이 레벨의 게이트 전압이 출력될 수 있다.
보다 상세하게는, 도 2b를 참조하면, 제1 클락 신호(CLK(n))이 제2 시점(t2)에서 하이 레벨로 라이징 될 경우, 제7 트랜지스터(TR7)의 제1 전극과 게이트 전극인 Q 노드(Q-node)의 기생 커패시턴스(parasitic capacitance)에 의해 제1 클락 신호(CLK(n))의 전압 상승에 커플링(coupling)되어 Q 노드(Q-node)의 전압도 상승되게 된다. 이렇게 제2 시점(t2)에서 Q 노드(Q-node)의 전압이 상승되는 현상을 부트스트래핑(bootstraping)이라고 한다.
이렇게, Q 노드(Q-node)가 부트스트래핑(bootstraping)되어 제7 트랜지스터(TR7)가 완전하게 턴온(fully turn-on)되면서 제n 스테이지의 출력단자(Vout(n))에는 하이 레벨의 게이트 전압이 출력될 수 있다.
이어진 제3 시점(t3)에서, 로우 레벨의 폴링된 제1 클럭신호(CLK(n))에 의해 제7 트랜지스터(TR7)가 턴오프되면서 제n 스테이지의 출력단자(Vout(n))에는 하이 레벨의 게이트 전압이 출력되지 않는다.
보다 상세하게는, 제3 시점(t2)에서 제1 클럭신호(CLK(n))가 로우 레벨로 폴링될 경우, 제7 트랜지스터(TR7)의 제1 전극과 게이트 전극인 Q 노드(Q-node)의 기생 커패시턴스(parasitic capacitace)에 의해 제1 클락 신호(CLK(n))의 전압 하강(falling)에 커플링(coupling)되어 Q 노드(Q-node)의 전압도 하강되게 된다.
이렇게, Q 노드(Q-node)의 전압이 폴링되므로, 제7 트랜지스터(TR7)가 턴오프되면서 제n 스테이지의 출력단자(Vout(n))에는 하이 레벨의 게이트 전압이 출력되지 않는다.
다음으로 제4 시점(t4)에서 하이 레벨로 라이징된 제2 클럭신호(CLK(n+2))에 의해 제4 트랜지스터(TR4)가 턴온되어 QB 노드(QB-node)가 충전되고, 충전된 QB 노드(QB-node)의 전압에 의해 제3 트랜지스터(TR3)가 턴온되어 P 노드(P-node)는 방전되고, 제8 트랜지스터(TR8)가 턴온되어 제n 스테이지의 출력단자(Vout(n))은 접지전압(VSS)에 까지 방전된다.
그리고, 본 발명의 일 실시예에 따른 게이트 구동회로의 각 스테이지(S1, S2, S3, … S(n-1), Sn)는 제2 트랜지스터(TR2)를 추가로 구비할 수 있다. 이로써, Q 노드(Q-node) 및 P 노드(P-node)가 방전되는 시점인 제4 시점(t4)에서 하이 레벨로 라이징된 제2 클럭신호(CLK(n+2))에 의해 제2 트랜지스터(TR2)를 턴온시켜 Q 노드(Q-node) 및 P 노드(P-node)를 방전시키는 경로를 추가로 형성함으로써, Q 노드(Q-node) 및 P 노드(P-node)의 방전 속도를 향상시킬 수 있다.
구체적으로 저온 및 고온의 극한 환경에서 트랜지스터의 턴온전류(Ion) 및 게이트 구동회로의 정상 작동여부를 표 1에 나타내었다.
Figure 112018056337298-pat00001
[표 1]
이와 관련하여, 비교예는 게이트 구동회로의 각 스테이지(S1, S2, S3, … S(n-1), Sn)가 제2 트랜지스터(TR2)를 구비하지 않은 경우를 의미하고, 실시예는 게이트 구동회로의 각 스테이지(S1, S2, S3, … S(n-1), Sn)가 제2 트랜지스터(TR2)를 구비한 경우를 의미한다.
표 1에 도시된 바와 같이, 표시 장치가 노출된 환경의 온도가 낮아질 수록, 트랜지스터의 턴온전류(Ion)도 줄어들게 된다.
또는, 표시 장치가 고온 신뢰성 환경에서 시간이 지남에 따라, 트랜지스터의 턴온전류(Ion)도 더욱 줄어들게 된다.
이에, 트랜지스터의 턴온전류(Ion)가 6.8μA이하 인 경우, 즉 턴온전류(Ion)의 저하율이 85%이상인 경우, 비교예에 따른 게이트 구동회로는 비정상 작동(NG)하게 되나, 실시예에 따른 게이트 구동회로는 정상 작동(OK)하게 된다.
비교예에서는 게이트 구동회로의 각 스테이지(S1, S2, S3, … S(n-1), Sn)가 제2 트랜지스터(TR2)를 구비하지 않아, 제3 트랜지스터(TR3)로만 Q 노드(Q-node) 및 P 노드(P-node)를 방전시켜야 하므로 상대적으로 Q 노드(Q-node) 및 P 노드(P-node)의 방전 속도가 낮아, 다음 스테이지의 게이트 전압 출력타이밍에서도 Q 노드(Q-node) 및 P 노드(P-node)가 방전되지 않는다.
이에, 다음 스테이지의 게이트 전압 출력을 위해 제1 클럭신호(CLK(n))이 하이 레벨로 라이징될 경우에 Q노드(Q-node)가 부트스트래핑(bootstrapping)되어, 제7 트랜지스터(TR7)가 완전하게 턴온되어 의도하지 않은 제n 스테이지의 게이트 전압(Vout(n))도 출력되게 되므로, 표시 장치는 비정상적으로 구동되게 된다.
다만, 본 발명의 실시예에서는 게이트 구동회로의 각 스테이지(S1, S2, S3, … S(n-1), Sn)가 제2 트랜지스터(TR2)를 구비하여, 제3 트랜지스터(TR3)뿐만 아니라 제2 트랜지스터(TR2)로도 Q 노드(Q-node) 및 P 노드(P-node)를 방전시켜, Q 노드(Q-node) 및 P 노드(P-node)의 방전 속도가 향상되어, 다음 스테이지의 게이트 전압 출력타이밍에서 Q 노드(Q-node) 및 P 노드(P-node)가 방전된다.
이에, 다음 스테이지의 게이트 전압 출력을 위해 제1 클럭신호(CLK(n))이 하이 레벨로 라이징될 경우에 Q노드(Q-node)는 부트스트래핑(bootstrapping)되나, 게이트 전압 출력타이밍에서 Q 노드(Q-node)는 방전 상태에서 부트스트래핑(bootstrapping)되므로, 제7 트랜지스터(TR7)가 완전하게 턴온되지 않는다. 따라서, 제n 스테이지의 게이트 전압(Vout(n))은 출력되지 않아, 표시 장치는 정상적으로 구동되게 된다.
즉, 게이트 전압 시점에서 제1 클럭신호(CLK(n))이 하이 레벨로 라이징될 때, 비교예에서는 Q 노드(Q-node)가 충분히 방전되지 않아 Q노드(Q-node)는 부트스트래핑(bootstrapping)에 의해 제7 트랜지스터(TR7)가 의도치 않게 턴온되어 의도하지 않은 게이트 전압이 출력되는 반면에 본 발명의 실시예에서는 Q 노드(Q-node)가 충분히 방전되어 Q노드(Q-node)는 부트스트래핑(bootstrapping)에 의해 제7 트랜지스터(TR7)가 턴온되지 않아, 의도하지 않은 게이트 전압이 출력되지 않는다.
이렇게, 본 발명의 일 실시예에 따른 게이트 구동회로는 각 스테이지에 Q 노드 및 P 노드의 방전 속도향상을 위한 트랜지스터를 추가적으로 구비하여, 저온 및 고온의 극한 환경에서도 게이트 구동회로의 신뢰성은 향상될 수 있다.
이하에서는 도 3a 내지 도 3c를 참조하면, 본 발명의 다른 실시예에 따른 게이트 구동회로의 회로구조 및 구동방식에 대해서 구체적으로 설명한다.
구체적으로, 본 발명의 다른 실시예에 따른 게이트 구동회로는 본 발명의 일 실시예에 따른 게이트 구동회로와 게이트 스타트 신호(VST)의 인가 방식, 클럭신호(CLK)의 파형 리셋 트랜지스터(TRR) 존재 여부에서만 차이가 있고 이외의 구성요소 및 구동방식은 동일하므로, 이하에서는 전술한 차이점에 대하여 설명한다.
도 3a는 본 발명의 다른 실시예에 따른 게이트 구동회로의 구성을 설명하기 위한 블록도이고, 도 3b 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동회로에 구비된 각 스테이지의 등가회로를 나타내는 도면이고, 도 3c는 도 3b에 도시된 각 스테이지의 등가회로에 인가되는 신호를 나타내는 타이밍도 이다.
도 3a를 참조하면, 본 발명의 다른 실시예에 따른 게이트 구동부는 제1 스테이지(S1)에만 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)를 인가하여, 제1 스테이지(S1)는 클럭신호(CLK)를 이용하여 제1 게이트 전압(Vout1)을 출력한다.
그리고, 제2 스테이지(S2) 내지 제n 스테이지(Sn)는 이전단 출력전압 또는 다음단 출력전압에 따라 다수의 클럭신호(CLK)를 이용하여 제2 내지 제n 게이트 전압(Vout2~Vout(n))을 순차적으로 출력한다.
즉, 제2 스테이지(S2) 내지 제n 스테이지(Sn)에는 게이트 스타트 신호(VST)가 인가되지 않는다.
본 발명의 일 실시예에서는 제2 스테이지(S2) 내지 제n 스테이지(Sn)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)에 의해 리셋되나, 본 발명의 다른 실시예에서는 2 스테이지(S2) 내지 제n 스테이지(Sn)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)가 인가되지 않는다.
그러나, 본 발명의 다른 실시예에 따른 게이트 구동회로도 프레임 스타트 타이밍 혹은 리셋 타이밍에 각각의 스테이지(S2, S3, … S(n-1), Sn)의 내부 노드인 P 노드(P-node), Q 노드(Q-node) 및 QB 노드(QB-node)를 초기화시킬 필요가 있다.
이에, 본 발명의 다른 실시예에서는 클럭신호(CLK)와 게이트 스타트 신호(VST)를 통합하여 출력함으로써, 각각의 스테이지(S2, S3, … S(n-1), Sn)의 초기화를 진행한다.
구체적으로, 도 3b를 참조하면, 제1 스테이지(S1)의 이전 스테이지의 출력전압(Vout(n-1))은 존재하지 않으므로, 이전 스테이지의 출력전압(Vout(n-1)) 단자에 게이트 스타트 신호(VST)가 인가된다. 그리고, 제2 스테이지(S2) 내지 제n 스테이지(Sn)는 프레임의 스타트 타이밍에 게이트 스타트 신호(VST)가 인가되지 않으므로, 제1 노드 제어부(TR1, TR2, TR3)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)만 포함할 뿐 리셋 트랜지스터(TRR)는 포함되지 않는다.
보다 자세하게는 제2 트랜지스터(TR2)가 리셋 트랜지스터(TRR)의 기능을 포함할 수 있도록, 본 발명의 다른 실시예에 따른 제2 클럭신호(CLK(n+2))를 포함하는 모든 클럭신호(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))는 본 발명의 일 실시예에 따른 게이트 스타트 신호(VST)를 포함하게 된다.
구체적으로, 도 2c를 참고하면, 본 발명의 일 실시예에 따른 클락 신호는 프레임 리셋 타이밍에 게이트 스타트 신호(VST)만이 출력될 뿐, 4상의 모든 클럭신호(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))는 각각의 클락 타이밍에 맞추어 출력되지만, 도 3c을 참조하면, 본 발명의 다른 실시예에서는 프레임 리셋 타이밍(t0)에 맞춰 4상의 모든 클럭신호(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))는 하이 레벨로 라이징된다. 즉, 본 발명의 다른 실시예에서는 별도의 게이트 스타트 신호(VST)가 출력되지 않는 대신 4상의 모든 클럭신호(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))가 게이트 스타트 신호(VST)를 포함하는 파형으로 출력된다. 그리고, 이어지는 제1 시점(t1) 이후의 게이트 구동회로의 동작은 전술한 본 발명의 일 실시예에 따른 게이트 구동회로의 동작과 동일하다.
이렇게, 프레임 리셋 타이밍(t0)에 모든 클럭신호(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))가 하이 레벨로 라이징됨으로써, 제2 트랜지스터(TR2)는 턴온되어, P 노드(P-node) 및 Q 노드(Q-node)를 접지전압(VSS)까지 방전시켜, 초기화 한다.
다만, 본 발명의 다른 실시예에서는 도 3b에 도시된 제 n 스테이지(Sn)를 기준으로 설명하므로, 제 n 스테이지(Sn)만 리셋시키려면, 제2 클럭신호(CLK(n+2))만 프레임 리셋 타이밍(t0)에 라이징되면 될 것이나, 프레임 리셋을 위하여는 제 n 스테이지(Sn)뿐만 아니라 모든 스테이지(S1, S2, S3, … S(n-1), Sn)가 리셋 되어야 하므로, 제2 클럭신호(CLK(n+2))뿐만 아니라 모든 클럭신호(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))가 하이 레벨로 라이징되어야 한다.
이렇게 본 발명의 다른 실시예에 따른 게이트 구동회로는 리셋 트랜지스터가 삭제되고, 게이트 스타트 신호(VST)를 포함하는 클럭신호(CLK(n), CLK(n+1), CLK(n+2), CLK(n+3))에 의해 프레임 리셋을 제2 트랜지스터가 수행함으로써, 각 스테이지의 등가회로가 간소화된다.
이에, GIP형태의 게이트 구동회로는 집적효율이 증가되어, 표시 장치의 GIP형태의 게이트 구동회로가 차지하는 면적인 베젤 면적이 감소되게 된다.
본 발명의 다양한 실시예들에 따른 게이트 구동회로 및 이를 포함하는 표시 장치는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되는 복수의 스테이지를 포함하고, 복수의 스테이지 각각은, Q 노드의 전압 및 QB 노드의 전압에 의해 제1 클럭신호를 게이트 전압으로 출력하는 출력부, Q 노드의 전압을 제어하는 제1 노드 제어부, QB 노드에 전압을 제어하는 제2 노드 제어부를 포함하고, 제1 노드 제어부는, Q 노드를 방전시키는 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 제2 트랜지스터는 제2 클럭신호에 대응하여, Q노드에 접지전압을 출력하고, 제3 트랜지스터는 QB노드의 전압에 대응하여, Q노드에 접지전압을 출력하여, 저온 및 고온의 극한 환경에서 게이트 구동회로의 Q노드 방전속도 저하현상을 개선할 수 있다.
본 발명의 다른 특징에 따르면 제1 노드 제어부는 Q 노드를 충전시키는 제1 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 노드 제어부는 게이트 스타트 신호에 대응하여, Q노드에 접지전압을 출력하는 리셋 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 클럭신호 및 제2 클럭신호는 모든 프레임의 리셋 타이밍에 로우 레벨에서 하이 레벨로 라이징될 수 있다.
본 발명의 또 다른 특징에 따르면, QB노드의 전압의 라이징 타이밍과 제2 클럭신호의 라이징 타이밍은 일치할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 노드 제어부는 제2 클럭신호에 대응하여, QB노드에 전원전압을 출력하는 제4 트랜지스터, 이전 스테이지의 게이트 전압에 대응하여, QB노드에 접지전압을 출력하는 제5 트랜지스터 및 Q노드의 전압에 대응하여, QB노드에 접지전압을 출력하는 제6 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 본 발명은 전원전압에 게이트 전극이 연결되고, Q 노드에 일 전극이 연결되는 보호 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 특징에 따르면, 본 발명은 Q 노드에 일 전극이 연결되는 접지전압에 타 전극이 연결되는 제1 커패시터를 더 포함할 수 있다.
본 발명의 다른 특징에 따르면, 본 발명은 QB 노드에 일 전극이 연결되고 접지전압에 타 전극이 연결되는 제2 커패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시패널, 복수의 스테이지로 구성되어, 복수의 화소에 게이트 전압을 순차적으로 출력하는 게이트 구동회로 및 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고, 복수의 스테이지 각각은, Q 노드의 전압 및 QB 노드의 전압에 의해 제1 클럭신호를 게이트 전압으로 출력하는 출력부, Q 노드의 전압을 제어하는 제1 노드 제어부, QB 노드에 전압을 제어하는 제2 노드 제어부를 포함하고, 제1 노드 제어부는, 제2 트랜지스터는 제2 클럭신호에 대응하여, Q노드를 방전시키고, 제3 트랜지스터는 QB노드의 전압에 대응하여, Q노드를 방전시켜, 저온 및 고온의 극한 환경에서 표시 장치의 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널
200: 게이트 구동회로
300: 데이터 구동회로
400: 타이밍 컨트롤러
P: 화소
TR1: 제1 트랜지스터
TR2: 제2 트랜지스터
TR3: 제3 트랜지스터
TRR: 리셋 트랜지스터
TR4: 제4 트랜지스터
TR5: 제5 트랜지스터
TR6: 제6 트랜지스터
TR7: 제7 트랜지스터
TR8: 제8 트랜지스터

Claims (14)

  1. 종속적으로 연결되는 복수의 스테이지를 포함하고,
    상기 복수의 스테이지 각각은,
    Q 노드의 전압 및 QB 노드의 전압에 의해 제1 클럭신호를 게이트 전압으로 출력하는 출력부;
    P 노드에 연결되어, 상기 P 노드의 전압을 제어하는 제1 노드 제어부;
    상기 QB 노드에 전압을 제어하는 제2 노드 제어부; 및
    상기 P 노드와 상기 Q 노드를 연결하는 보호 트랜지스터를 포함하고,
    상기 제1 노드 제어부는,
    상기 P 노드에 연결되어, 상기 P 노드를 방전시키는 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 제2 클럭신호에 대응하여, 상기 P 노드에 접지전압을 출력하고,
    상기 제3 트랜지스터는 QB노드의 전압에 대응하여, 상기 P 노드에 상기 접지전압을 출력하고,
    상기 제1 클럭신호 및 상기 제2 클럭신호는,
    모든 프레임의 리셋 타이밍에 로우 레벨에서 하이 레벨로 라이징되어, 모든 프레임의 리셋 타이밍에서 모든 스테이지가 리셋되는, 게이트 구동회로.
  2. 제1항에 있어서,
    상기 제1 노드 제어부는,
    상기 P 노드에 연결되어, 상기 P 노드를 충전시키는 제1 트랜지스터를 더 포함하는, 게이트 구동회로.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 QB노드의 전압의 라이징 타이밍과 상기 제2 클럭신호의 라이징 타이밍은 일치하는, 게이트 구동회로.
  6. 제1항에 있어서,
    상기 제2 노드 제어부는,
    상기 제2 클럭신호에 대응하여, 상기 QB노드에 전원전압을 출력하는 제4 트랜지스터,
    이전 스테이지의 게이트 전압에 대응하여, 상기 QB노드에 상기 접지전압을 출력하는 제5 트랜지스터 및
    상기 P 노드의 전압에 대응하여, 상기 QB노드에 상기 접지전압을 출력하는 제6 트랜지스터를 포함하는, 게이트 구동회로.
  7. 제1항에 있어서,
    상기 보호 트랜지스터의 게이트 전극은 전원전압에 연결되는, 게이트 구동회로.
  8. 제1항에 있어서,
    상기 P 노드에 일 전극이 연결되고, 상기 접지전압에 타 전극이 연결되는 제1 커패시터를 더 포함하는, 게이트 구동회로.
  9. 제1항에 있어서,
    상기 QB 노드에 일 전극이 연결되고, 상기 접지전압에 타 전극이 연결되는 제2 커패시터를 더 포함하는, 게이트 구동회로.
  10. 복수의 화소를 포함하는 표시패널;
    복수의 스테이지로 구성되어, 상기 복수의 화소에 게이트 전압을 순차적으로 출력하는 게이트 구동회로 및
    상기 게이트 구동회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
    상기 복수의 스테이지 각각은,
    Q 노드의 전압 및 QB 노드의 전압에 의해 제1 클럭신호를 게이트 전압으로 출력하는 출력부;
    P 노드에 연결되어, 상기 P 노드의 전압을 제어하는 제1 노드 제어부;
    상기 QB 노드에 전압을 제어하는 제2 노드 제어부; 및
    상기 P 노드와 상기 Q 노드를 연결하는 보호 트랜지스터를 포함하고,
    상기 제1 노드 제어부는,
    상기 P 노드에 연결되어, 상기 P 노드를 방전시키는 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 제2 클럭신호에 대응하여, 상기 P 노드를 방전시키고,
    상기 제3 트랜지스터는 QB노드의 전압에 대응하여, 상기 P 노드를 방전시키고,
    상기 제1 클럭신호 및 상기 제2 클럭신호는,
    모든 프레임의 리셋 타이밍에 로우 레벨에서 하이 레벨로 라이징되어, 모든 프레임의 리셋 타이밍에서 모든 스테이지가 리셋되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 노드 제어부는,
    상기 P 노드에 연결되어, 상기 P 노드를 충전시키는 제1 트랜지스터를 더 포함하는, 표시 장치.
  12. 삭제
  13. 삭제
  14. 제10 항에 있어서,
    상기 QB노드의 전압의 라이징 타이밍과 상기 제2 클럭신호의 라이징 타이밍은 일치하는, 표시 장치.

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107256701B (zh) * 2017-08-16 2019-06-04 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN112838109A (zh) * 2020-08-28 2021-05-25 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN112885282B (zh) * 2021-02-25 2024-04-05 福建华佳彩有限公司 一种适用于高分辨率显示屏的gip电路及其控制方法
US20240071312A1 (en) * 2021-03-23 2024-02-29 Boe Technology Group Co., Ltd. Shift register circuit and driving method thereof, gate driving circuit, and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040140839A1 (en) * 2003-01-17 2004-07-22 Shou Nagao Pulse output circuit, shift register and electronic equipment
US20160012911A1 (en) * 2014-01-27 2016-01-14 Boe Technology Group Co., Ltd. Shift register unit, gate driving circuit and method, display apparatus
US20170316751A1 (en) * 2015-10-08 2017-11-02 Boe Technology Group Co., Ltd. Shift register unit, gate line driving device, and driving method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222082A (en) * 1991-02-28 1993-06-22 Thomson Consumer Electronics, S.A. Shift register useful as a select line scanner for liquid crystal display
KR100281336B1 (ko) * 1998-10-21 2001-03-02 구본준 쉬프트 레지스터 회로
KR100438525B1 (ko) * 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
KR100698239B1 (ko) * 2000-08-30 2007-03-21 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
KR101023726B1 (ko) * 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
KR101137852B1 (ko) * 2004-05-31 2012-04-20 엘지디스플레이 주식회사 구동 회로가 내장된 액정 표시 패널
KR101057297B1 (ko) * 2004-08-31 2011-08-22 엘지디스플레이 주식회사 내장형 게이트 드라이버 및 이를 구비한 표시장치
JP4912000B2 (ja) * 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
US20110274234A1 (en) * 2008-11-20 2011-11-10 Sharp Kabushiki Kaisha Shift register
JP5419762B2 (ja) * 2010-03-18 2014-02-19 三菱電機株式会社 シフトレジスタ回路
KR101340197B1 (ko) * 2011-09-23 2013-12-10 하이디스 테크놀로지 주식회사 쉬프트 레지스터 및 이를 이용한 게이트 구동회로
CN202905121U (zh) * 2012-09-13 2013-04-24 北京京东方光电科技有限公司 移位寄存器单元电路、移位寄存器、阵列基板及显示设备
KR102015848B1 (ko) 2012-11-26 2019-08-29 엘지디스플레이 주식회사 액정표시장치
KR20180070997A (ko) * 2016-12-19 2018-06-27 엘지디스플레이 주식회사 게이트 구동회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040140839A1 (en) * 2003-01-17 2004-07-22 Shou Nagao Pulse output circuit, shift register and electronic equipment
US20160012911A1 (en) * 2014-01-27 2016-01-14 Boe Technology Group Co., Ltd. Shift register unit, gate driving circuit and method, display apparatus
US20170316751A1 (en) * 2015-10-08 2017-11-02 Boe Technology Group Co., Ltd. Shift register unit, gate line driving device, and driving method

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