KR20150002250A

KR20150002250A - 게이트 구동부 및 이를 포함하는 평판표시장치

Info

Publication number: KR20150002250A
Application number: KR1020130075846A
Authority: KR
Inventors: 공충식; 정훈; 장성욱
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-06-28
Filing date: 2013-06-28
Publication date: 2015-01-07
Also published as: KR102029749B1

Abstract

본 발명은 평판표시장치의 게이트 구동부를 공개한다. 보다 상세하게는, 본 발명은 종래 게이트 구동부의 구현시 아몰퍼스(a-Si:H) 실리콘을 대체하여 옥사이드(Oxide) 실리콘을 이용함에 따라 발생하는 소자특성 열화문제를 개선한 게이트 구동부 및 이를 포함하는 평판표시장치에 관한 것이다.
본 발명의 실시예에 따르면, 옥사이트 박막트랜지스터가 적용된 게이트 구동부에서 지속적인 DC 전압이 인가됨에 따라 급속하게 열화가 발생하는 QB노드를 적어도 세개 이상 구비하여 해당 박막트랜지스터에 인가되는 포지티브(positive) 스트레스를 종래대비 적어도 1/3 이하로 저감함으로서, 게이트 구동부의 수명을 연장할 수 있다.

Description

게이트 구동부 및 이를 포함하는 평판표시장치{GATE DRIVER AND FLAT PANEL DISPLAY DEVICE INCULDING THE SAME}

본 발명은 평판표시장치의 게이트 구동부에 관한 것으로, 특히 종래 게이트 구동부의 구현시 아몰퍼스(a-Si:H) 실리콘을 대체하여 옥사이드(Oxide) 실리콘을 이용함에 따라 발생하는 소자특성 열화문제를 개선한 게이트 구동부 및 이를 포함하는 평판표시장치에 관한 것이다.

휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플 장치(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 있다.

전술한 평판 표시장치는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 표시장치의 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT; Thin Film Transistor)가 필요하다. 박막트랜지스터 중, 대표적인 비정질 실리콘 박막트랜지스터(a-Si:H TFT)는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 널리 쓰이는 소자이다.

그러나, 표시장치의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs 수준의 기존의 a-Si TFT를 대형 평판표시장치의 소자로 이용하는 것은 한계가 있다.

따라서, a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다. 또한, a-Si TFT는 최대의 약점으로서 동작을 계속함에 따라 소자 특성이 계속 열화되어 초기의 성능을 유지할 수 없는 신뢰성 상의 문제를 내포하고 있다.

현재, a-Si TFT의 한계를 극복하기 위한 연구가 지속적으로 진행되고 있으며, 그 중 대표적인 것으로 옥사이드 실리콘(oxide-silicon) TFT가 있다.

이러한 옥사이드 실리콘 TFT는 비정질 실리콘(a-Si) TFT에 비해 캐리어 이동도(mobility)가 높아, 평판표시장치에 구비되는 표시패널내의 스위칭 소자뿐만 아니라, 스위칭 소자를 제어하기 위한 구동회로를 구현하는 데 더욱 유리하다.

도 1a은 종래 평판표시장치의 구동회로 중 게이트 구동부의 구조를 개략적으로 나타낸 도면이고, 도 1b는 도 1a에 도시된 게이트 구동부의 일 스테이지에 대한 등가회로도를 나타낸 도면이다.

종래의 평판표시장치는 표시패널에 형성된 화소들은 수평선 단위로 순차적으로 도통시켜 화상을 표시하기 위해 각 수평선상의 화소들에 순차적으로 게이트 출력신호를 인가하기 위한 게이트 구동부를 내장하게 된다. 이러한 게이트 구동부는 통상의 쉬프트 레지스터로 구현된다.

도 1a 에 도시된 바와 같이, 통상의 게이트 구동부는 하나이상의 클록신호(CLK)에 동기하여 표시패널(미도시)에 형성된 게이트 배선에 게이트 출력전압(Vout 1 ~ Vout n)을 출력하는 복수의 스테이지(1ST ~ nST)로 이루어진다. 이에 따라, 제1 스테이지(1ST)가 개시신호(Vst)를 입력받아 1 수평기간(1H)동안 하이레벨의 제1 게이트 출력신호(Vout1)을 출력하고, 제2 스테이지(2ST)가 제1 게이트 출력신호(Vout2)를 개시신호(Vst)로서 입력받아 하이레벨의 제2 게이트 출력신호(Vout2)를 출력하는 구조이다. 제n 스테이지(n ST)까지 제n 게이트 출력신호(Vout n)가 출력되면 하나의 프레임에 대한 동작이 완료된다.

전술한 각 스테이지(1ST ~ nST)들은 복수의 박막트랜지스터로 구성된다. 도 1b는 8 개의 박막트랜지스터로 구성되는 게이트 구동부의 일 스테이지를 예시한 것으로, 도 1b를 참조하면, 개시신호(Vst)에 의해 다이오드 연결되어 도통됨에 따라 Q노드(Q)를 충전시키는 제1 박막트랜지스터(T1) 및 QB노드(QB)를 방전시키는 제6 박막트랜지스터(T6)와, Q노드(Q)를 충전에 따라 도통되어 QB노드(QB)를 방전시키는 제5 박막트랜지스터(T5)와, 반전클록신호(CLKB)에 대응하여 고전위 구동전압(Vdd)을 QB노드(QB)에 충전시키는 제2 박막트랜지스터(T2)와, QB노드(QB)의 충전에 따라 도통되어 Q노드(Q)를 방전시키는 제3 박막트랜지스터(T3)와, 리셋신호(RST)에 의해 도통되어 Q노드(Q)를 방전시키고, B노드(QB)가 충전되도록 하는 제4 박막트랜지스터(T4)와, 상기 충전된 제 Q노드(Q) 일측에 전기적으로 접속되며, Q노드(Q)에 충전된 고전압에 의해 도통되어 비반전 클럭신호(CLK)를 통과시켜 출력신호(Out)로 내보내는 제7 박막트랜지스터(T7)와, 충전된 QB노드(QB)에 의해 도통되어 제7 박막트랜지스터(T7)를 통해 출력된 클럭신호(CLK)가 저전위로 떨어지도록 유도하는 제8 박막트랜지스터(T8)를 포함하여 구성된다.

전술한 구조의 게이트 구동부에서 각각의 박막트랜지스터들은 회로 구성 위치에 따라 서로 다른 Bias Temperature Stress(BTS)가 인가되게 되며, 구동시간이 증가될수록 각 박막트랜지스터의 누적 스트레스가 달라지게 된다. 이는 박막트랜지스터의 열화 정도에 차이가 발생하게 되는 원인이 된다. 도 1b의 회로구조의 경우에는 제3 박막트랜지스터(T3) 및 제8 박막트랜지스터(T8)가 타 박막트랜지스터들에 비해 열화 정도가 심하게 되는데, QB노드(QB)에 지속적으로 하이레벨의 전압이 인가되기 때문이다. 결국 제3 및 제8 박막트랜지스터(T3, T8)의 문턱전압(Vth)이 게이트 구동부의 수명을 결정하게 된다.

이러한 박막트랜지스터들의 열화 문제를 극복하기 위해, QB노드(QB)를 하나 더 구비하고 두 개의 QB노드 대하여 기수 및 우수로 나누어 교번구동함으로서 각 QB노드에 연결된 박막트랜지스터에 인가되는 스트레스를 분산하는 구조가 제안되었으나, a-si 실리콘 박막트랜지스터는 일정시간이 지나도 문턱전압(Vth)이 일정레벨을 유지하지만, 옥사이트 실리콘 박막트랜지스터는 리커버리(Recovery)특성이 좋지 않아, 시간이 지남에 따라 문턱전압(Vth)이 계속 포지티브(positive)로 쉬프트(Shift)하게 된다.

도 2는 옥사이드 박막트랜지스터의 바이어스 스트레스 테스트에 따른 문턱전압 변화를 나타낸 도면이다.

도 2를 참조하면, 옥사이드 박막트랜지스터에 대하여 Positive Bias Temperature Stress 테스트를 실시하는 경우, 포지티브 DC 전압(DC)와, 2,8,40,2000 msec의 하이레벨 펄스의 전압을 인가하면 유효 스트레스 시간(Effective Stress Time)에 비례하여 문턱전압이 상승하게 되며, negative Bias Temperature Stress 테스트에 의하면 negative DC 전압(DC)와, 2,8,40,2000 msec의 하이레벨 펄스의 전압을 인가하면 일정한 유효 스트레스 시간이 흘러도 문턱전압의 변화(Delta Vth)가 발생하지 않는 것을 알 수 있다.

즉, 옥사이드 박막트랜지스터는 포지티브(positive)에 대하여 문턱전압 쉬프트 정도가 큰 반면, 네가티브(negative) 방향에 대해서는 문턱전압 쉬프트가 발생하지 않으며, 따라서 옥사이드 박막트랜지스터를 이용한 게이트 구동부는 구동시간이 길어짐에 따라 그 수명이 급격하게 감소하는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 옥사이드 박막트랜지스터의 바이어스 스트레스를 저감하여 평판표시장치의 게이트 구동부의 수명을 연장하는 데 목적이 있다.

또한, 게이트 구동부에서 복수의 QB노드를 구비함에 따라, 구동시 특정구간에서 QB노드의 출력에 플로팅(Floating)구간이 발생하는 것을 방지하여, 게이트 구동부의 구동 신뢰성을 개선하는 데 다른 목적이 있다.

전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 게이트 구동부는, Q노드의 충전 및 하이레벨의 출력신호를 출력하기 위한 제1 트랜지스터 그룹; 상기 Q노드의 충전에 따라, 적어도 3개의 QB노드를 방전하기 위한 제2 트랜지스터 그룹; 및 복수의 클록신호에 각각 대응하여 상기 QB노드를 교번으로 충전함과 동시에 상기 Q노드를 방전하며, 로우레벨의 출력신호를 출력하기 위한 제3 트랜지스터 그룹을 포함한다.

또한, 본 발명의 바람직한 실시예에 따른 게이트 구동부를 포함하는 평판표시장치는, 복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소를 정의하는 표시패널; 상기 표시패널의 일측에 실장되고, 상기 게이트 배선에 출력신호를 출력하는 게이트 구동부; 및 상기 표시패널의 일측에 배치되고, 상기 출력신호에 동기하여 상기 데이터 배선에 데이터전압을 출력하는 데이터 구동부를 포함하고, 상기 게이트 구동부는, Q노드의 충전 및 하이레벨의 출력신호를 출력하고, 상기 Q노드의 충전에 따라 적어도 3개의 QB노드를 방전하며, 복수의 클록신호에 각각 대응하여 상기 QB노드를 교번으로 충전함과 동시에 상기 Q노드를 방전하여 로우레벨의 출력신호를 출력하는 복수의 트랜지스터를 포함한다.

본 발명의 실시예에 따르면, 옥사이트 박막트랜지스터가 적용된 게이트 구동부에서 지속적인 DC 전압이 인가됨에 따라 급속하게 열화가 발생하는 QB노드를 적어도 세개 이상 구비하여 해당 박막트랜지스터에 인가되는 포지티브(positive) 스트레스를 종래대비 적어도 1/3 이하로 저감함으로서, 게이트 구동부의 수명을 연장할 수 있는 효과가 있다.

또한, 본 발명의 실시예에 따르면, 복수의 클록신호를 이용하여 다수의 QB노드의 출력에 플로팅 구간이 발생하지 않도록 제어함으로서 게이트 구동부의 구동 신뢰성을 향상시킬 수 있는 다른 효과가 있다.

도 1a은 종래 평판표시장치의 구동회로 중 게이트 구동부의 구조를 개략적으로 나타낸 도면이다.
도 1b는 도 1a에 도시된 게이트 구동부의 일 스테이지에 대한 등가회로도를 나타낸 도면이다.
도 2는 옥사이드 박막트랜지스터의 바이어스 스트레스 테스트에 따른 문턱전압 변화를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 게이트 구동부를 포함하는 평판표시장치의 전체 구조를 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.
도 5는 도 4의 게이트 구동부에 대한 입출력 신호파형을 나타낸 도면이다.
도 6은 본 발명의 제2 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.
도 7는 도 6의 게이트 구동부에 대한 입출력 신호파형을 나타낸 도면이다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 평판표시장치의 게이트 구동부에 대하여 설명하면 다음과 같다. 본 발명의 게이트 구동부가 적용되는 평판표시장치로는 현재 널리 이용되는 액정표시장치 또는 유기전계 발광표시장치 등 일 수 있다.

도 3은 본 발명의 실시예에 따른 게이트 구동부를 포함하는 평판표시장치의 전체 구조를 나타낸 도면이다.

도시된 바와 같이, 본 발명의 쉬프트 레지스터를 포함하는 유기발광 표시장치는 화상을 구현하는 표시패널(100)과, 외부시스템으로부터 타이밍 신호를 수신하여 제어신호를 생성하고, 영상신호를 정렬 및 변환하는 타이밍 제어부(110)와, 타이밍 제어부(110)의 제어에 따라, 게이트 출력전압(Vout)을 생성 및 출력하되, 순차출력 및 동시출력을 모두 수행하는 게이트 구동부(120) 및 데이터전압(VDATA)을 생성 및 출력하는 데이터 구동부(130)를 포함한다.

표시패널(100)은 투명 유리기판 또는 플라스틱 기판상에 복수의 게이트 배선(GL) 및 데이터배선(DL)이 매트릭스로 교차되어 형성된 것으로, 게이트 배선(GL)은 게이트 구동부(120)의 출력단에 연결되고, 데이터 배선(DL)은 데이터 구동부(130)의 출력단에 연결되어 있다. 각 배선의 교차지점에는 화소(PX)가 정의된다.

각 화소(PX)는 표시영역(A/A)내에 형성되며, 적어도 하나의 박막트랜지스터(Thin film transistor, TFT)를 포함한다. 액정표시장치의 경우에는 박막트랜지스터는 스위칭 소자의 기능을 수행하게 되고 액정캐패시터를 구비하게 된다. 또한, 유기전계 발광표시장치의 경우에는 유기발광 다이오드를 포함하고, 스위칭 소자와는 별도로 유기발광 다이오드에 전류를 공급하는 구동 소자 및 캐패시터를 더 포함하게 된다.

특히, 전술한 박막트랜지스터의 액티브층을 이루는 물질로는 아몰퍼스 실리콘(amorphous silicon)이 널리 이용되나, 본 발명의 실시예에 따른 평판표시장치의 화소에 구비되는 박막트랜지스터는 액티브층을 이루는 물질이 옥사이드 실리콘(oxide silicon)으로 이루어지는 것을 특징으로 한다.

이러한 구조에 따라, 화소(PX)는 게이트배선(GL)으로 입력되는 게이트 출력신호(Vout)에 대응하여 스위칭 소자가 도통되고 각 화소마다 계조에 따른 데이터전압(Vdata)이 인가되어, 그에 대응하는 전압이 액정 캐패시터에 충전되거나, 또는 그에 대응하는 전류가 유기발광 다이오드에 흘러 화상을 표시하게 된다.

타이밍 제어부(110)는 외부시스템으로부터 표시하고자 하는 화상에 대한 영상데이터와, 각 구동부(120, 130)의 제어를 위한 타이밍 신호를 공급받게 된다. 또한, 타이밍 제어부(110)는 상기 타이밍 신호에 대응하여 후술하는 게이트 구동부(120), 데이터 구동부(130)를 구동하기 위한 각종 제어 신호들(GCS, DCS)을 생성하여 각 구동부(120,130)에 공급한다.

게이트 구동부(120)는 타이밍 제어부(110)로부터 입력되는 게이트 제어신호(GCS)에 대응하여 표시패널(100)상에 배열된 복수의 화소(PX)에 게이트 출력전압(Vout)을 공급한다. 전술한 게이트 제어신호(GCS)로는 개시신호(Vst)뿐만 아니라, 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블(GOE)등이 있다.

이러한 게이트 구동부(120)는 표시패널(100)의 일측 비표시영역(N/A)에 복수의 박막트랜지스터로 이루어지는 복수의 스테이지를 포함하는 쉬프트 레지스터이다. 쉬프트 레지스터는 표시패널(100)내에 게이트 인 패널(Gate In Panel, GIP)방식으로 표시영역(A/A)상의 박막트랜지스터와 동일공정에서 동시에 형성되므로, 따라서 각 스테이지의 박막트랜지스터 또한 옥사이드 실리콘 박막트랜지스터로 구성된다.

또한, 게이트 구동부(120)의 출력단은 표시패널(100)의 게이트 배선(GL)과 접속되어 있으며, 이를 통해 하나의 게이트 배선(GL)에 대하여 2 수평기간(2H)씩 순차적으로 하이레벨의 게이트 출력신호(Vout)를 출력하되, 1수평기간씩 중첩되도록 출력한다. 그 중첩되는 구간 동안, 화소(PX)에 구비된 스위칭 소자들은 턴-온 됨으로써 데이터구동부(130)로부터 출력되는 데이터전압(Vdata)이 각 화소(PX)들에 인가되도록 한다.

이러한 게이트 구동부(120)는 복수의 스테이지로 이루어지며, 각 스테이지에는 하이레벨의 게이트 출력신호(Vout)가 출력되는 구간동안 충전되는 Q노드와, 로우레벨의 게이트 출력신호(Vout)가 출력되는 QB노드가 정의되어 있는데, 특히 본 발명의 게이트 구동부에서 각 스테이지에는 상기 QB노드가 적어도 3개 이상 정의되는 것을 특징으로 한다.

즉, 게이트 출력신호가 하이레벨인 구간을 제외한 1 프레임에서의 나머지 구간에서 QB노드는 게이트 출력신호를 로우레벨로 유지하는 동안 적어도 3개가 서로 교번하여 충전 및 방전을 반복하게 되고, 이에 따라 QB노드에 연결된 박막트랜지스터들도 인가되는 스트레스가 적어도 1/3 이하로 저감되게 된다.

한편, 데이터 구동부(130)는 타이밍 제어부(110)로부터 데이터 제어신호(DCS) 및 디지털형태의 영상신호(RGB)를 공급받고, 데이터 제어신호(DCS)에 대응하여 영상신호(RGB)를 기준전압에 따라 아날로그 형태의 데이터신호(Vdata)으로 변환하여 데이터배선(DL)을 통해 각 화소(PX)로 인가하게 된다. 이때, 데이터 구동부(130)는 게이트 출력신호(Vout)에 대응하여 하나의 수평선에 배치된 모든 화소들에 대하여 데이터 신호(Vdata)을 출력하게 된다.

전술한 데이터 제어신호(DCS)로는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC) 및 소스 출력 인에이블(SOE) 등이 있다.

또한, 데이터 구동부(130)는 별도의 IC로 구성되어 표시패널(100)의 일측 비표시영역(N/A)상에 TAB 또는 OOG 방식으로 부착될 수 있으며, 데이터배선(DL)을 통해 각 화소와 수직방향으로 접속된다.

이러한 구조에 따라, 본 발명의 게이트 구동부를 포함하는 평판표시장치는 게이트 구동부에 적어도 3개의 QB노드가 정의되어 바이어스 스트레스가 1/3 이하로 낮아지게 되어, 열화가 집중되는 박막트랜지스터에 대하여 문턱전압(Vth) 쉬프트가 최소화되게 된다.

이하, 도면을 참조하여 본 발명의 게이트 구동부의 구조를 보다 상세히 설명한다.

도 4는 본 발명의 제1 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이고, 도 5는 도 4의 게이트 구동부에 대한 입출력 신호파형을 나타낸 도면이다.

본 발명의 제1 실시예에서는 2수평기간의 하이레벨 구간을 가지며, 1 수평기간이 중첩되는 6상 클록신호를 이용한 게이트 구동부에 대한 것으로, 예시된 스테이지에 입력되는 클록신호는 스테이지의 순서에 따라 다를 수 있으며, 서로 중첩되지 않는 클록신호도 적용가능하다.

도면에서는 제1 박막트랜지스터(T1), 제6 박막트랜지스터(T6) 및 제2c 박막트랜지스터(T2c)가 각각 제1 클록신호(CLK1)를 입력받아 구동되며, 6상 클록신호 중, 제1, 제3, 제5 클록신호(CLK1, CLK3, CLK5)에 동기하여 구동하는 스테이지를 나타내고 있으나, 각 스테이지에 입력되는 클록신호는 고정되는 것이 아니며, 일 예로서 다음 스테이지는 제2, 제4 및 제6 클록신호(CLK2, CLK4, CLK6)에 동기하여 구동하게 된다. 이하의 설명에서는 제1, 제3, 제5 클록신호(CLK1, CLK3, CLK5)에 동기하여 구동하는 스테이지의 예로서 본 발명의 게이트 구동부의 구조 및 구동방법을 설명한다.

도시된 바와 같이, 본 발명의 게이트 구동부의 일 스테이지는 복수의 옥사이트 실리콘 박막트랜지스터로 구성된다. 또한, 각 스테이지에는 하나의 Q노드(Q)와 3개의 QB노드(QB)가 정의된다.

각 박막트랜지스터는 현재 스테이지가 하이레벨의 게이트 출력신호(Vout)를 출력하기 위한 Q노드(Q)에 전압을 충전하고, 제1 트랜지스터 그룹에 속하는 제1, 제6 박막트랜지스터(T1, T6)와, 리셋을 위한 제3n 박막트랜지스터(T3n)와, 제1 내지 제3 QB노드(QB)를 방전하기 위한 제2 그룹에 속하는 제5x 트랜지스터(T5x; x는 a,b,c)와, 현재 스테이지가 로우레벨의 게이트 출력신호(Vout)를 출력하며, 제1 내지 제3 QB노드(QB1~QB3)를 활성화하고, Q노드(Q)를 방전하기 위한 제3 그룹에 속하는 제3x, 제4x 및 제7x 박막트랜지스터(T3x, T4x, T7x)로 크게 구분될 수 있다. 각 박막트랜지스터(T2x ~ T5x, T7x)는 그 역할에 따라 소정개로 더 나뉘게 된다.

제1 박막트랜지스터(T1)는 게이트와 드레인이 서로 접속된 다이오드 연결(diode connection)구조이며, 개시신호(Vst) 또는 도시되어 있지는 않지만 전단 스테이지의 출력신호(Vout)에 따라 하이레벨의 전압을 Q노드(Q)에 인가한다.

제2a 내지 제2c 박막트랜지스터(T2a ~ T2c)는 각각 게이트가 클록신호단에 연결되어 있고, 드레인이 제1 내지 제3 QB노드(QB1 ~ QB3)에 연결되어 있으며, 소스가 접지전압단에 연결되어 있다. 이에 따라, 각각 제1, 제3 및 제5 클록신호(CLK1, CLK3, CLK5)에 대응하여 제1 내지 제3 QB노드(QB1 ~ QB3)를 방전하게 된다. 도 5에 도시된 신호파형에 따라, 제1, 제3 및 제5 클록신호(CLK1, CLK3, CLK5)는 순차적으로 하이레벨 구간을 가지되, 서로 중첩되지 않는 신호이므로, Q노드(Q)의 충전시 제1 QB노드(QB1)가 방전되고, Q노드(Q)방전 이후 순차적으로 제2 QB노드(QB2) 및 제3 QB노드(QB3)가 방전된다.

제3n 박막트랜지스터(T3n)는 게이트가 리셋신호단 또는 차기 스테이지의 출력단과 연결되어 있고, 드레인이 Q노드(Q)에 연결되어 있으며, 소스가 접지전압단에 연결되어 있다. 이에 따라, 리셋신호(Reset) 또는 차기 스테이지의 출력신호(Vout)가 입력되면 Q노드(Q)를 접지전압(VSS)으로 방전하게 된다.

제3a 내지 제3c 박막트랜지스터(T3a ~ T3c)는 각각 게이트가 제1 내지 제3 QB노드(QB1, QB2, QB3)에 연결되어 있고, 드레인이 Q노드(Q)에 연결되어 있으며, 소스가 접지전압단에 연결되어 있다. 이에 따라, 제1 내지 제3 QB노드(QB1, QB2, QB3)가 각각 하이레벨로 충전될 때, Q노드(Q)를 접지전압(VSS)으로 방전하거나 방전상태를 유지하도록 한다.

제4a 내지 제4c 박막트랜지스터(T4a ~ T4c)는 각각 게이트가 클록신호단에 연결되어 있고, 드레인이 전원전압단에 연결되어 있으며, 소스가 제1 내지 제3 QB노드(QB1 ~ QB3)에 연결되어 있다. 이에 따라, 제1, 제3 및 제5 클록신호(CLK1, CLK3, CLK5)가 각각 하이레벨이 되면 제1 내지 제3 QB노드(QB1 ~ QB3)를 전원전압(VDD)으로 충전하게 된다.

제5a 내지 제 5c 박막트랜지스터(T5a ~ T5c)는 각각 게이트가 Q노드(Q)에 연결되어 있고, 드레인이 제1 내지 제3 QB노드(QB1 ~ QB3)에 연결되어 있으며, 소스가 접지전압단과 연결되어 있다. 이에 따라, Q노드(Q)가 하이레벨로 충전되면, 모든 제1 내지 제3 QB노드(QB1 ~ QB3)를 접지전압(VSS)으로 방전하게 된다.

제6 박막트랜지스터(T6)는 풀-업 트랜지스터의 역할을 하는 것으로, 게이트가 Q노드(Q)에 연결되어 있고, 드레인이 클록신호단에 연결되어 있으며 소스가 스테이지의 출력단에 연결되어 있다. 이에 따라, Q노드(Q)가 하이레벨로 충전되면 제1 클록신호(CLK1)를 게이트 출력신호(Vout)로서 출력하게 된다.

제7a 내지 제7c 박막트랜지스터(T7a ~ T7c)는 풀-다운 트랜지스터의 역할을 하는 것으로, 각각 게이트가 제1 내지 제3 QB노드(QB1 ~ QB3)에 연결되어 있고, 드레인이 스테이지 출력단에 연결되어 있으며, 소스가 접지전압단에 연결되어 있다. 따라서, 각 제1 내지 제3 QB노드(QB1 ~ QB3)가 하이레벨로 충전되면 출력단을 접지전압(VSS)으로 방전하게 된다. 즉, 로우레벨의 게이트 출력신호(Vout)를 출력하게 된다.

이러한 구조에 따라, 로우레벨의 게이트 출력신호(Vout) 출력시, 제3a 내지 제3c 박막트랜지스터(T3a ~ T3c)와, 제7a 내지 제7c 박막트랜지스터(T7a ~ T7c)가 교번으로 하이레벨로 구동됨에 따라 각 박막트랜지스터에 인가되는 바이어스 스트레스가 1/3로 저감되게 되며, 따라서 문턱전압(Vth)의 포지티브 쉬프트(positive shift)가 최소화 된다.

특히, 본 발명에서는 클록신호에 의해 제1 내지 제3 QB노드(QB1 ~ QB3)의 충전뿐만 아니라, 방전구간 까지 제어함으로서 플로팅(floating)기간을 최소화하여 회로의 구동신뢰성을 더욱 확보할 수 있다.

일 예로서, 제2 QB노드(QB2)의 하이레벨 충전시, 제3 클록신호(CLK3)가 하이레벨 상태이므로, 제3b 박막트랜지스터(T3b)에 의해 Q노드(Q)의 방전과 더불어 제2b 박막트랜지스터(T2b)가 턴-온 됨에 따라 제1 QB노드(QB1)가 동시에 방전되어 플로팅(floating) 구간을 최소화하게 된다. 즉, 각 QB노드(QB1 ~ QB3)의 방전시 Q노드(Q)의 전압에 따라 방전구동을 수행하는 것이 아닌(도 2 참조), 클록신호단과 연결된 제2a 내지 제2c 박막트랜지스터(T2a ~ T2c)에 의해 방전구동을 수행함으로서 각 노드에서의 플로팅 구간을 최소화 할 수 있어 구동신뢰성이 개선되는 효과가 있다.

이하, 도면을 참조하여 본 발명의 제2 실시예에 따른 게이트 구동부를 설명한다. 본 발명의 제2 실시예에서는 QB노드의 전압에 따라 제어되는 각 박막트랜지스터에 대하여 바이어스 스트레스를 더욱 저감하기 위해 8상의 클록신호를 이용하고, 추가로 정의되는 제4 QB노드(QB4)와 연결되는 일군의 박막트랜지스터(T2x ~ T5x, T7x; x는 d)를 더 구비함으로서 로우레벨의 출력신호 출력시 바이어스 스트레스를 1/4로 저감하는 회로구조에 관한 것이다.

도 6은 본 발명의 제2 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이고, 도 7는 도 6의 게이트 구동부에 대한 입출력 신호파형을 나타낸 도면이다.

본 발명의 제2 실시예에서는 2수평기간의 하이레벨 구간을 가지며, 1 수평기간이 중첩되는 8상 클록신호를 이용한 게이트 구동부에 대한 것으로, 예시된 스테이지에 입력되는 클록신호는 스테이지의 순서에 따라 다를 수 있다. 또한, 서로 중첩되지 않는 형태의 클록신호도 적용가능하다.

도면에서는 제1 박막트랜지스터(T1), 제6 박막트랜지스터(T6) 및 제2d 박막트랜지스터(T2d)가 각각 제1 클록신호(CLK1)를 입력받아 구동되며, 8상 클록신호 중, 제1, 제3, 제5, 제7 클록신호(CLK1, CLK3, CLK5, CLK7)에 동기하여 구동하는 스테이지를 나타내고 있으나, 각 스테이지에 입력되는 클록신호는 고정되는 것이 아니며, 일 예로서 다음 스테이지는 제2, 제4 및 제6 클록신호(CLK2, CLK4, CLK6, CLK8)에 동기하여 구동하게 된다.

도시된 바와 같이, 제2 실시예에 따른 게이트 구동부의 일 스테이지에는 하나의 Q노드(Q)와 4개의 QB노드(QB)가 정의된다.

제2a 내지 제2c 박막트랜지스터(T2a ~ T2c)는 상기의 제1 실시예와 그 역할 및 구조가 동일하나, 제2d 박막트랜지스터(T2d)의 게이트에는 제7 클록신호(CLK7) 인가되어 제3 QB노드(QB3)를 방전하게 된다.

제3n 박막트랜지스터(T3n), 제3x 박막트랜지스터(T3a ~ T3c), 제4x 박막트랜지스터(T4a ~ T4c), 제5x 박막트랜지스터(T5a ~ T5d) 및 제7x 박막트랜지스터(T7a ~ T7c)는 그 연결구조 및 역할이 상기 제1 실시예와 동일하며, 제2 실시예에서 추가된 제3d 박막트랜지스터(T3d)는 Q노드(Q) 및 접지전압단 사이에 연결되어 있어 제4 QB노드(QB4)의 충전시 Q노드(Q)를 방전시킨다. 그리고, 제4d 박막트랜지스터(T4d)는 전원전압단 및 제4 QB노드(QB4)사이에 연결되어 있어 제7 클록신호(CLK7)에 따라 제4 QB노드(QB4)를 전원전압(VDD)레벨로 충전하게 된다.

또한, 제5d 박막트랜지스터(T5d)는 제4 QB노드(QB4)와 접지전압단 사이에 연결되어 Q노드(Q)의 충전시, 제4 QB노드(QB4)를 접지전압(VSS)레벨로 방전하게 되고, 제7d 박막트랜지스터(T7d)는 스테이지의 출력단 및 접지전압단사이에 연결되어 제4 QB노드(QB4)의 충전시 로우레벨의 게이트 출력신호(Vout)를 출력하도록 한다.

이러한 구조에 따라, 로우레벨의 게이트 출력신호(Vout) 출력시, 제3a 내지 제3d 박막트랜지스터(T3a ~ T3d)와, 제7a 내지 제7d 박막트랜지스터(T7a ~ T7d)가 교번으로 하이레벨로 구동됨에 따라 각 박막트랜지스터에 인가되는 바이어스 스트레스가 1/4로 저감되게 된다.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.

Q : Q노드 QB1 ~ QB4 : 제1 내지 제3 QB노드
Vst : 개시신호 Vout : 게이트 출력신호
Reset : 리셋신호 VDD : 전원전압
VSS : 접지전압 T1, T6 : 제1, 제6 박막트랜지스터
T2a ~ T2c : 제2 박막트랜지스터 T3a ~ T3c : 제3 박막트랜지스터
T4a ~ T4c : 제4 박막트랜지스터 T5a ~ T5c : 제5 박막트랜지스터
T7a ~ T7c : 제7 박막트랜지스터
CLK 1,3,5 : 제1, 제3, 제5 클록신호

Claims

Q노드의 충전 및 하이레벨의 출력신호를 출력하기 위한 제1 트랜지스터 그룹;
상기 Q노드의 충전에 따라, 적어도 3개의 QB노드를 방전하기 위한 제2 트랜지스터 그룹; 및
복수의 클록신호에 각각 대응하여 상기 QB노드를 교번으로 충전함과 동시에 상기 Q노드를 방전하며, 로우레벨의 출력신호를 출력하기 위한 제3 트랜지스터 그룹
을 포함하는 게이트 구동부.
제 1 항에 있어서,
상기 복수의 클록신호는,
2수평기간의 하이레벨 구간을 가지며, 1 수평기간이 중첩되는 6상 클록신호인 것을 특징으로 하는 게이트 구동부.
제 2 항에 있어서,
상기 제1 트랜지스터 그룹은,
다이오드 구조로 연결되어 개시신호 또는 전단 출력신호에 따라 상기 Q노드를 충전하는 제1 트랜지스터; 및
게이트가 상기 Q노드에 연결되어 Q노드가 충전되면 상기 복수의 클록신호 중 하나를 상기 출력신호로서 출력하는 제6 트랜지스터
를 포함하는 것을 특징으로 하는 게이트 구동부.
제 2 항에 있어서,
상기 제2 트랜지스터 그룹은,
상기 Q노드 및 접지전압 사이에 연결되고, 상기 Q노드가 충전됨에 따라 상기 QB노드를 각각 접지전압으로 방전시키는 제5a, 제5b 및 제5c 트랜지스터
를 포함하는 것을 특징으로 하는 게이트 구동부.
제 2 항에 있어서,
상기 제3 트랜지스터 그룹은,
전원전압단 및 접지전압단 사이에 연결되고, 상기 복수의 클록신호가 인가됨에 따라, 상기 QB노드를 각각 전원전압으로 충전하는 제4a, 제4b 및 제4c 트랜지스터;
상기 Q노드 및 접지전압단 사이에 연결되고, 상기 QB노드가 충전됨에 따라, 상기 Q노드를 각각 접지전압으로 방전하는 제3a, 제3b 및 제3c 트랜지스터;
게이트가 상기 제1 내지 제3 QB노드에 연결되어 상기 QB노드가 충전되면 접지전압을 상기 출력신호로서 각각 출력하는 제7a, 제7b 및 제7c 트랜지스터; 및
상기 QB노드와 접지전압단 사이에 각각 연결되고, 상기 복수의 클록신호에 대응하여 상기 QB노드를 접지전압으로 각각 방전하는 제2a, 제2b 및 제2c 트랜지스터
를 포함하는 것을 특징으로 하는 게이트 구동부.
제 2 항에 있어서,
상기 제3 트랜지스터 그룹은,
상기 Q노드 및 접지전압단 사이에 연결되고, 후단 스테이지의 출력신호에 따라, 상기 Q노드를 접지전압으로 방전하는 제3n 트랜지스터
를 더 포함하는 것을 특징으로 하는 게이트 구동부.
제 1 항에 있어서,
상기 복수의 클록신호는,
2수평기간의 하이레벨 구간을 가지며, 1 수평기간이 중첩되는 8상 클록신호인 것을 특징으로 하는 게이트 구동부.
제 7 항에 있어서,
상기 제2 트랜지스터 그룹은,
상기 Q노드 및 접지전압 사이에 연결되고, 상기 Q노드가 충전됨에 따라 상기 QB노드를 각각 접지전압으로 방전시키는 제5a, 제5b, 제5c 및 제5d 트랜지스터
를 포함하는 것을 특징으로 하는 게이트 구동부.
제 7 항에 있어서,
상기 제3 트랜지스터 그룹은,
전원전압단 및 접지전압단 사이에 연결되고, 상기 복수의 클록신호가 인가됨에 따라, 상기 QB노드를 각각 전원전압으로 충전하는 제4a, 제4b 및 제4c 트랜지스터;
상기 Q노드 및 접지전압단 사이에 연결되고, 상기 QB노드가 충전됨에 따라, 상기 Q노드를 각각 접지전압으로 방전하는 제3a, 제3b, 제3c 및 제3d 트랜지스터;
게이트가 상기 QB노드에 연결되어 QB노드가 충전되면 접지전압을 상기 출력신호로서 각각 출력하는 제7a, 제7b, 제7c 및 제7d 트랜지스터; 및
상기 QB노드와 접지전압단 사이에 각각 연결되고, 상기 복수의 클록신호에 대응하여 상기 QB노드를 접지전압으로 각각 방전하는 제2a, 제2b, 제2c 및 제2d 트랜지스터
를 포함하는 것을 특징으로 하는 게이트 구동부.
제 7 항에 있어서,
상기 제3 트랜지스터 그룹은,
상기 Q노드 및 접지전압단 사이에 연결되고, 후단 스테이지의 출력신호에 따라, 상기 Q노드를 접지전압으로 방전하는 제3n 트랜지스터
를 더 포함하는 것을 특징으로 하는 게이트 구동부.
복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소를 정의하는 표시패널;
상기 표시패널의 일측에 실장되고, 상기 게이트 배선에 출력신호를 출력하는 게이트 구동부; 및
상기 표시패널의 일측에 배치되고, 상기 출력신호에 동기하여 상기 데이터 배선에 데이터전압을 출력하는 데이터 구동부를 포함하고,
상기 게이트 구동부는,
Q노드의 충전 및 하이레벨의 출력신호를 출력하고, 상기 Q노드의 충전에 따라 적어도 3개의 QB노드를 방전하며, 복수의 클록신호에 각각 대응하여 상기 QB노드를 교번으로 충전함과 동시에 상기 Q노드를 방전하여 로우레벨의 출력신호를 출력하는 복수의 트랜지스터
을 포함하는 평판표시장치.
제 11 항에 있어서,
상기 복수의 클록신호는,
2수평기간의 하이레벨 구간을 가지며, 1 수평기간이 중첩되는 6상 클록신호인 것을 특징으로 하는 평판표시장치.
제 12 항에 있어서,
상기 복수의 트랜지스터는,
다이오드 구조로 연결되어 개시신호 또는 전단 출력신호에 따라 상기 Q노드를 충전하는 제1 트랜지스터;
게이트가 상기 Q노드에 연결되어 Q노드가 충전되면 상기 복수의 클록신호 중 하나를 상기 출력신호로서 출력하는 제6 트랜지스터;
상기 Q노드 및 접지전압 사이에 연결되고, 상기 Q노드가 충전됨에 따라 상기 QB노드를 각각 접지전압으로 방전시키는 제5a, 제5b 및 제5c 트랜지스터;
전원전압단 및 접지전압단 사이에 연결되고, 상기 복수의 클록신호가 인가됨에 따라, 상기 QB노드를 각각 전원전압으로 충전하는 제4a, 제4b 및 제4c 트랜지스터;
상기 Q노드 및 접지전압단 사이에 연결되고, 상기 QB노드가 충전됨에 따라, 상기 Q노드를 각각 접지전압으로 방전하는 제3a, 제3b 및 제3c 트랜지스터;
게이트가 상기 제1 내지 제3 QB노드에 연결되어 상기 QB노드가 충전되면 접지전압을 상기 출력신호로서 각각 출력하는 제7a, 제7b 및 제7c 트랜지스터;
상기 QB노드와 접지전압단 사이에 각각 연결되고, 상기 복수의 클록신호에 대응하여 상기 QB노드를 접지전압으로 각각 방전하는 제2a, 제2b 및 제2c 트랜지스터; 및
상기 Q노드 및 접지전압단 사이에 연결되고, 후단 스테이지의 출력신호에 따라, 상기 Q노드를 접지전압으로 방전하는 제3n 트랜지스터
를 포함하는 것을 특징으로 하는 평판표시장치.
제 11 항에 있어서,
상기 복수의 클록신호는,
2수평기간의 하이레벨 구간을 가지며, 1 수평기간이 중첩되는 8상 클록신호인 것을 특징으로 하는 평판표시장치.
제 14 항에 있어서,
상기 복수의 트랜지스터는,
다이오드 구조로 연결되어 개시신호 또는 전단 출력신호에 따라 상기 Q노드를 충전하는 제1 트랜지스터;
게이트가 상기 Q노드에 연결되어 Q노드가 충전되면 상기 복수의 클록신호 중 하나를 상기 출력신호로서 출력하는 제6 트랜지스터;
상기 Q노드 및 접지전압 사이에 연결되고, 상기 Q노드가 충전됨에 따라 상기 QB노드를 각각 접지전압으로 방전시키는 제5a, 제5b, 제5c 및 제5d 트랜지스터;
전원전압단 및 접지전압단 사이에 연결되고, 상기 복수의 클록신호가 인가됨에 따라, 상기 QB노드를 각각 전원전압으로 충전하는 제4a, 제4b 및 제4c 트랜지스터;
상기 Q노드 및 접지전압단 사이에 연결되고, 상기 QB노드가 충전됨에 따라, 상기 Q노드를 각각 접지전압으로 방전하는 제3a, 제3b, 제3c 및 제3d 트랜지스터;
게이트가 상기 QB노드에 연결되어 QB노드가 충전되면 접지전압을 상기 출력신호로서 각각 출력하는 제7a, 제7b, 제7c 및 제7d 트랜지스터;
상기 QB노드와 접지전압단 사이에 각각 연결되고, 상기 복수의 클록신호에 대응하여 상기 QB노드를 접지전압으로 각각 방전하는 제2a, 제2b, 제2c 및 제2d 트랜지스터; 및
상기 Q노드 및 접지전압단 사이에 연결되고, 후단 스테이지의 출력신호에 따라, 상기 Q노드를 접지전압으로 방전하는 제3n 트랜지스터
를 포함하는 것을 특징으로 하는 평판표시장치.