KR101966381B1 - 쉬프트 레지스터 및 이를 포함하는 평판표시장치 - Google Patents
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Abstract
본 발명은 쉬프트 레지스터를 공개한다. 보다 상세하게는, 본 발명은 액티브층으로 옥사이드 실리콘을 이용한 박막트랜지스터로 구성된 쉬프트 레지스터에서 지속적인 DC전압이 인가되어 열화되는 박막트랜지스터의 문턱전압 쉬프트 정도를 정량적으로 측정하기 위한 감지회로를 포함하는 쉬프트 레지스터에 관한 것이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, Q노드를 활성화하기 위한 제1 그룹의 트랜지스터들과, 기수 및 우수 QB노드를 방전하기 위한 제2 그룹의 트랜지스터들과, 기수 및 우수 QB노드를 활성화하고, Q노드를 방전하기 위한 제3 그룹의 트랜지스터들과, 제3 그룹의 트랜지스터들 중, 적어도 하나의 문턱전압을 감지하는 감지회로를 포함한다.
이에 따라, 본 발명은 표시패널상에 형성된 쉬프트 레지스터를 구성하는 박막트랜지스터에 감지 트랜지스터를 더 연결하여 문턱전압 쉬프트 정도를 감지하고, 그 감지결과에 따라, 쉬프트 레지스터를 기수 및 우수구간으로 분할하여 구동함으로서, 소자특성 저하에 따른 오작동 문제를 개선한 쉬프트 레지스터를 제공할 수 있다.
본 발명의 실시예에 따른 쉬프트 레지스터는, Q노드를 활성화하기 위한 제1 그룹의 트랜지스터들과, 기수 및 우수 QB노드를 방전하기 위한 제2 그룹의 트랜지스터들과, 기수 및 우수 QB노드를 활성화하고, Q노드를 방전하기 위한 제3 그룹의 트랜지스터들과, 제3 그룹의 트랜지스터들 중, 적어도 하나의 문턱전압을 감지하는 감지회로를 포함한다.
이에 따라, 본 발명은 표시패널상에 형성된 쉬프트 레지스터를 구성하는 박막트랜지스터에 감지 트랜지스터를 더 연결하여 문턱전압 쉬프트 정도를 감지하고, 그 감지결과에 따라, 쉬프트 레지스터를 기수 및 우수구간으로 분할하여 구동함으로서, 소자특성 저하에 따른 오작동 문제를 개선한 쉬프트 레지스터를 제공할 수 있다.
Description
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 액티브층으로 옥사이드 실리콘을 이용한 박막트랜지스터로 구성된 쉬프트 레지스터에서 지속적인 DC전압이 인가되어 열화되는 박막트랜지스터의 문턱전압 쉬프트 정도를 정량적으로 측정하기 위한 감지회로를 포함하는 쉬프트 레지스터 및 이를 포함하는 평판표시장치에 관한 것이다.
휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플 장치(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 있다.
전술한 평판 표시장치는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 표시장치 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT; Thin Film Transistor)가 필요하다. 박막트랜지스터 중, 대표적인 비정질 실리콘 박막트랜지스터(a-Si TFT)는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 널리 쓰이는 소자이다.
그러나, 표시장치의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs 수준의 기존의 a-Si TFT를 대형 평판표시장치의 소자로 이용하는 것은 한계가 있다.
따라서, a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다. 또한, a-Si TFT는 최대의 약점으로서 동작을 계속함에 따라 소자 특성이 계속 열화되어 초기의 성능을 유지할 수 없는 신뢰성 상의 문제를 내포하고 있다.
현재, a-Si TFT의 한계를 극복하기 위한 연구가 지속적으로 진행되고 있으며, 그 중 대표적인 것으로 옥사이드 실리콘(oxide-silicon) TFT가 있다.
이러한 옥사이드 실리콘 TFT는 비정질 실리콘(a-Si) TFT에 비해 캐리어 이동도(mobility)가 높아, 평판표시장치에 구비되는 표시패널내의 스위칭 소자뿐만 아니라, 스위칭 소자를 제어하기 위한 구동회로를 구현하는 데 더욱 유리하다.
도 1a은 종래 평판표시장치의 쉬프트 레지스터의 구조를 개략적으로 나타낸 도면이고, 도 1b는 도 1a에 도시된 쉬프트 레지스터의 일 스테이지에 대한 등가회로도를 나타낸 도면이다.
종래의 평판표시장치는 표시패널에 형성된 화소들은 수평선 단위로 순차적으로 도통시켜 화상을 표시하기 위해 각 수평선상의 화소들에 순차적으로 게이트 출력신호를 인가하기 위한 쉬프트 레지스터를 구비하게 된다.
도 1a 에 도시된 바와 같이, 통상의 쉬프트 레지스터는 클록신호(CLK)에 동기하여 표시패널(미도시)에 형성된 게이트 배선에 게이트 출력전압(Vout)을 출력하는 복수의 스테이지(1ST ~ nST)로 이루어진다. 이에 따라, 제1 스테이지(1ST)가 개시신호(Vst)를 입력받아 1 수평기간(1H)동안 하이레벨의 제1 게이트 출력신호(Vout1)을 출력하고, 제2 스테이지(2ST)가 제1 게이트 출력신호(Vout2)를 개시신호(Vst)로서 입력받아 하이레벨의 제2 게이트 출력신호(Vout2)를 출력하는 구조이다. 제n 스테이지(n ST)까지 제n 게이트 출력신호(Vout n)가 출력되면 하나의 프레임에 대한 동작이 완료된다.
전술한 각 스테이지(1ST ~ nST)들은 복수의 트랜지스터로 구성된다. 도 1b는 8 개의 트랜지스터로 구성되는 쉬프트 레지스터의 일 스테이지를 예시한 것으로, 도 1b를 참조하면, 개시신호(Vst)에 의해 다이오드 연결되어 도통됨에 따라 Q노드(Q)를 충전시키는 제1 트랜지스터(T1) 및 QB노드(QB)를 방전시키는 제6 트랜지스터(T6)와, Q노드(Q)를 충전에 따라 도통되어 QB노드(QB)를 방전시키는 제5 트랜지스터(T5)와, 반전클록신호(CLKB)에 대응하여 고전위 구동전압(Vdd)을 QB노드(QB)에 충전시키는 제2 트랜지스터(T2)와, QB노드(QB)의 충전에 따라 도통되어 Q노드(Q)를 방전시키는 제3 트랜지스터(T3)와, 리셋신호(RST)에 의해 도통되어 Q노드(Q)를 방전시키고, QB노드(QB)가 충전되도록 하는 제 4트랜지스터(T4)와, 상기 충전된 제 Q노드(Q) 일측에 전기적으로 접속되며, Q노드(Q)에 충전된 고전압에 의해 도통되어 비반전클럭신호(CLK)를 통과시켜 출력신호(Out)로 내보내는 제7 트랜지스터(T7)와, 충전된 QB노드(QB)에 의해 도통되어 제7 트랜지스터(T7)를 통해 출력된 클럭신호(CLK)가 저전위로 떨어지도록 유도하는 제 8트랜지스터(T8)를 포함하여 구성된다.
이러한 구조의 쉬프트레지스터의 박막트랜지스터를 옥사이트 실리콘 박막 트랜지스터로 구현함에 따라, 높은 이동도에 따라 높은 성능향상이 기대되는 반면, 옥사이드 실리콘 박막트랜지스터의 특성상 초기 문턱전압(int-threshold)특성이 위치에 따라 불규칙으로 나타나며, 일부의 박막트랜지스터는 초기 문턱전압(threshold)이 쉬프트(shift)될 수 있다. 특히, 대부분의 구동시간 동안 지속적으로 하이레벨의 DC전압이 인가되는 QB노드(QB)에 접속된 제3 트랜지스터(T3)는 열화에 의해 그 소자특성이 달라지게 된다.
이에 따라, 제3 트랜지스터(T3)에 접속된 Q노드(Q)의 전압레벨이 변동되어 오작동함으로서 게이트 출력전압(Vout n)이 정상적으로 출력되지 못하는 문제점이 발생하게 된다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 본 발명은 옥사이드 실리콘 박막트랜지스터를 이용하는 표시장치에서 소자특성이 저하된 박막트랜지스터의 문턱전압 쉬프트 정도를 감지하고, 이를 보상하는 수단을 구비한 쉬프트 레지스터 및 이를 포함하는 평판표시장치를 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 쉬프트 레지스터는, Q노드를 활성화하기 위한 제1 그룹의 트랜지스터들; 기수 및 우수 QB노드를 방전하기 위한 제2 그룹의 트랜지스터들; 및 상기 기수 및 우수 QB노드를 활성화하고, 상기 Q노드를 방전하기 위한 제3 그룹의 트랜지스터들을 포함하고, 상기 제3 그룹의 트랜지스터들 중, 적어도 하나의 문턱전압을 감지하는 감지회로를 더 포함하는 것을 특징으로 한다.
상기 제1 그룹의 트랜지스터들은, 전원전압단 및 상기 Q노드사이에 연결되고, 개시신호 또는 전단 출력신호에 따라 전원전압을 상기 Q노드에 인가하는 제1 트랜지스터; 및 클록신호단 및 출력신호단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 클록신호를 게이트 출력신호로서 출력하는 제6 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제1 그룹의 트랜지스터들은, 클록신호단 및 캐리신호단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 클록신호를 캐리신호로서 출력하는 제6N 트랜지스터를 더 포함하는 것을 특징으로 한다.
상기 제2 그룹의 트랜지스터들은, 다이오드 연결되며 기수 전원전압단 및 제4Q_O 트랜지스터사이에 연결되고, 하이레벨의 기수 전원전압이 인가되면 제4_O 트랜지스터를 턴-온 시키는 제4A_O 트랜지스터; 기수 전원전압단 및 상기 기수 QB노드사이에 연결되고, 상기 제4A_O 트랜지스터로부터 하이레벨의 기수 전원전압이 인가되면, 상기 기수 QB노드를 하이레벨로 충전하는 제4_O 트랜지스터; 상기 제4A_O 트랜지스터 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 제4A_O 트랜지스터를 턴-오프 시키는 제4Q_O 트랜지스터; 다이오드 연결되며 우수 전원전압단 및 제4Q_E 트랜지스터사이에 연결되고, 하이레벨의 우수 전원전압이 인가되면 제4_E 트랜지스터를 턴-온 시키는 제4A_E 트랜지스터; 우수 전원전압단 및 상기 우수 QB노드 사이에 연결되고, 상기 제4A_E 트랜지스터로부터 하이레벨의 우수 전원전압이 인가되면, 상기 우수 QB노드를 하이레벨로 충전하는 제4_E 트랜지스터; 상기 제4A_E 트랜지스터 및 접지전압(VSS)단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 제4A_E 트랜지스터를 턴-오프하는 제4Q_E 트랜지스터; 상기 기수 QB노드 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 기수 QB노드를 방전하는 제5Q_O 트랜지스터; 상기 기수 QB노드 및 접지전압단 사이에 연결되고, 상기 개시신호가 인가되면 상기 기수 QB노드를 방전하는 제5_O 트랜지스터; 상기 우수 QB노드 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 우수 QB노드를 방전하는 제5Q_E 트랜지스터; 및 상기 우수 QB노드 및 접지전압단 사이에 연결되고, 상기 개시신호가 인가되면 상기 기수 QB노드를 방전하는 제5_E 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제3 그룹의 트랜지스터들은, 상기 Q노드 및 접지전압단 사이에 연결되고, 후단 스테이지로부터 인가되는 차기신호에 따라 상기 Q노드를 방전하는 제3N 트랜지스터; 상기 Q노드와 접지전압단 사이에 연결되고, 상기 기수 QB노드가 하이레벨로 천이할 때 Q노드를 방전하는 제3_O 트랜지스터; 상기 Q노드와 접지전압단 사이에 연결되고, 상기 우수 QB노드가 하이레벨로 천이할 때 상기 Q노드를 방전하는 제3_E 트랜지스터; 기수 QB노드 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 기수 QB노드를 방전하는 제5Q_O 트랜지스터; 상기 기수 QB노드 및 접지전압단 사이에 연결되고, 개시신호가 인가되면 기수 QB노드를 방전하는 제5_O 트랜지스터; 상기 우수 QB노드 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 우수 QB노드를 방전하는 제5Q_E 트랜지스터; 상기 우수 QB노드 및 접지전압단 사이에 연결되고, 상기 개시신호가 인가되면 상기 기수 QB노드를 방전하는 제5_E 트랜지스터; 캐리신호단 및 접지전압단 사이에 연결되고, 상기 기수 QB노드가 하이레벨로 충전되면, 캐리신호의 출력을 중단하는 제7N_O 트랜지스터; 캐리신호단 및 접지전압단 사이에 연결되고, 상기 우수 QB노드가 하이레벨로 충전되면, 캐리신호의 출력을 중단하는 제7N_E 트랜지스터; 출력신호단 및 접지전압단 사이에 연결되고, 상기 기수 QB노드가 하이레벨로 천이할 때, 로우레벨의 게이트 출력신호를 출력하는 제7_O 트랜지스터; 및 출력신호단 접지전압단 사이에 연결되고, 상기 우수 QB노드가 하이레벨로 천이할 때, 로우레벨의 게이트 출력신호를 출력하는 제7_E 트랜지스터를 포함하는 것을 특징으로 한다.
상기 기수 전원전압 및 우수 전원전압은 상기 감지회로에 의해 감지된 문턱전압 쉬프트 정도에 따라 보상된 전압신호인 것을 특징으로 한다.
상기 감지회로는, 상기 기수 QB노드 및 대상 트랜지스터의 일 전극 사이에 연결되고, 제2 감지제어신호에 따라 상기 대상 트랜지스터를 다이오드 연결하는 제1 ST트랜지스터; 상기 대상 트랜지스터의 일 전극 및 접지전압단 사이에 연결되고, 제1 감지제어신호에 따라 상기 대상 트랜지스터와 접지전압단을 전기적으로 차단시키는 제2 ST트랜지스터; 상기 대상 트랜지스터 및 제2 ST트랜지스터 사이에 연결되고, 제2 감지제어신호에 따라 상기 트랜지스터를 정전류원에 전기적으로 연결시키는 제3 ST트랜지스터; 및 상기 대상 트랜지스터의 타 전극 및 접지전압단 사이에 연결되고, 제2 감지제어신호에 따라 상기 대상 트랜지스터을 통해 흐르는 전류가 감지회로로 인가되도록 하는 제4 ST트랜지스터를 포함하는 것을 특징으로 한다.
상기 대상 트랜지스터는, 상기 기수 QB노드 및 우수 QB노드에 연결된 트랜지스터 중, 적어도 하나에 전기적으로 연결되는 것을 특징으로 한다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 평판표시장치는, 복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소를 정의하는 표시패널; 상기 표시패널의 일측에 실장되고, 상기 게이트 배선에 게이트 출력신호를 출력하는 복수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트 구동부; 및 상기 액정패널의 일측에 배치되고, 상기 출력신호에 동기하여 상기 데이터 배선에 데이터전압을 출력하는 데이터 구동부를 포함하고, 상기 쉬프트 레지스터는, Q노드를 활성화하기 위한 제1 그룹의 트랜지스터들; 기수 및 우수 QB노드를 방전하기 위한 제2 그룹의 트랜지스터들; 상기 기수 및 우수 QB노드를 활성화하고, 상기 Q노드를 방전하기 위한 제3 그룹의 트랜지스터들; 및 상기 제3 그룹의 트랜지스터들 중, 적어도 하나는 문턱전압 쉬프트 정도를 감지하는 감지회로와 연결되는 것을 특징으로 한다.
게이트 하이전압 및 게이트 로우전압에 각각 대응하는 상기 제1 및 제2 감지제어신호를 상기 감지회로에 공급하며, 상기 감지회로로부터 감지된 문턱전압 쉬프트 정도를 연산하여 상기 쉬프트 레지스터에 보상된 기수 전원전압 및 우수 전원전압을 공급하는 보상 감지부를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 표시패널상에 형성된 쉬프트 레지스터를 구성하는 박막트랜지스터에 감지 트랜지스터를 더 연결하여 문턱전압 쉬프트 정도를 감지하고, 그 감지결과에 따라, 쉬프트 레지스터를 기수 및 우수구간으로 분할하여 구동함으로서, 소자특성 저하에 따른 오작동 문제를 개선할 수 있는 효과가 있다.
도 1a은 종래 평판표시장치의 쉬프트 레지스터의 구조를 개략적으로 나타낸 도면이다.
도 1b는 도 1a에 도시된 쉬프트 레지스터의 일 스테이지에 대한 등가회로도를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 포함하는 평판표시장치의 전체 구조를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
도 4는 도 3의 쉬프트 레지스터를 구성하는 스테이지 중, 어느 하나를 등가회로도로 나타낸 도면이다.
도 1b는 도 1a에 도시된 쉬프트 레지스터의 일 스테이지에 대한 등가회로도를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 포함하는 평판표시장치의 전체 구조를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
도 4는 도 3의 쉬프트 레지스터를 구성하는 스테이지 중, 어느 하나를 등가회로도로 나타낸 도면이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 쉬프트 레지스터 및 이를 포함하는 평판표시장치를 설명한다.
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 포함하는 평판표시장치의 전체 구조를 나타낸 도면이며, 평판표시장치 중 현재 널리 이용되는 액정표시장치에 적용된 일 예를 나타내고 있다.
도시된 바와 같이, 본 발명의 쉬프트 레지스터를 포함하는 액정표시장치는 화상을 표시하는 복수의 화소가 정의된 액정패널(100)과, 액정패널(100)의 일측에 실장되어 게이트배선(GL1 ~ GLn)으로 게이트 출력전압을 인가하는 게이트 구동부(120)와, 각 화소에 데이터전압을 인가하는 데이터 구동부(130)와, 액정패널(100) 및 각 구동부(120, 130)의 구동에 필요한 각종 구동전압을 생성 및 공급하는 전원공급부(140)와, 게이트 구동부(120)와 연결되어 박막트랜지스터들의 문턱전압 쉬프트(threshold shift) 정도를 감지하고, 감지결과에 따라 게이트 구동부에 인가되는 전압 중 일부를 조절하여 열화된 트랜지스터를 정상구동 시키는 감지부(150)를 포함한다.
액정패널(100)은 글라스 또는 플라스틱을 이용한 기판 상에 다수의 게이트배선(GL1 ~ GLn)과 다수의 데이터배선(DL1 ~ DLm)이 매트릭스 형태로 교차되고, 교차지점에 다수의 화소를 정의한다. 액정패널(100)의 화소영역 상에는 R,G,B 삼원색에 각각 대응하는 복수의 화소가 매트릭스 형태로 형성되며, 각 화소는 적어도 하나의 박막트랜지스터(T)와 액정캐패시터(LC)가 구성되어 화상을 표시하게 된다.
전술한 박막트랜지스터(T)의 게이트전극은 게이트배선(GL1 ~ GLn)에 연결되고, 소스전극은 데이터배선(DL1 ~ DLm)에 연결되며, 그리고 드레인전극은 공통전극과 대향하는 화소전극과 연결되어 하나의 화소를 정의한다. 박막트랜지스터(T)는 게이트전극이 액티브층의 하부층에 형성되는 버텀 게이트 구조이며, 이러한 박막트랜지스터(T)의 액티브층을 이루는 물질로는 아몰퍼스 실리콘(amorphous silicon)이 널리 이용되나, 본 발명의 실시예에 따른 액정표시장치의 박막트랜지스터(T)의 액티브층을 이루는 물질은 옥사이드 실리콘(oxide silicon)인 것이 바람직하다
게이트 구동부(120)는 액정패널(100)의 일측 화소영역의 외곽영역에 복수의 박막트랜지스터로 이루어지는 복수의 스테이지를 포함하는 쉬프트 레지스터이다. 이러한 게이트 구동부(120)는 액정패널(100)의 화소영역상의 박막트랜지스터와 동일공정에서 동시에 형성되므로, 따라서 쉬프트 레지스터 또한 옥사이드 실리콘 박막트랜지스터로 구성된다. 게이트 구동부(120)는 내장된 박막트랜지스터들을 기수 및 우수구간으로 분할하여 각각 별도의 타이밍에 구동하는 구조이다.
또한, 쉬프트 레지스터의 각 스테이지에는 특정 박막트랜지스터에 대한 문턱전압 쉬프트 정도를 감지하기 위한 감지 회로(125)가 더 구비된다. 이러한 감지회로(125)는 후술하는 보상 감지부(150)와 연결된다.
게이트 구동부(120)는 타이밍 제어부(미도시)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 액정패널(100)에 형성된 게이트배선(GL1 ~ GLn)을 통해 수평기간(1H)마다 하이레벨의 게이트 출력전압(VGH)이 순차적으로 출력되도록 한다. 나머지 게이트 배선은 로우레벨의 게이트 출력전압(VGL)이 1 프레임(1 frame)기간 동안 유지된다.
전술한 게이트 제어신호(GCS)로는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE)등이 있다.
이에 따라, 해당 게이트 배선(GL1 ~ GLn)과 연결된 박막트랜지스터(T)는 턴-온(turn-on)하며, 동시에 데이터 구동부(130)로부터 공급되는 아날로그 파형의 데이터전압이 데이터배선(DL1 ~ DLm)을 통해 도통된 박막트랜지스터(T)에 접속된 화소들로 인가되게 된다.
데이터 구동부(130)는 타이밍 제어부(미도시)로부터 데이터 제어신호(DCS) 및 디지털형태의 영상신호(RGB)를 공급받고, 데이터 제어신호(DCS)에 대응하여 영상신호(RGB)를 기준전압에 따라 아날로그 형태의 데이터전압으로 변환하여 데이터배선(DL1 ~ DLm)을 통해 각 화소로 인가한다. 이때, 데이터 구동부(130)는 게이트 출력신호에 대응하여 하나의 수평선에 배치된 모든 화소들에 대하여 데이터 전압을 출력하게 된다.
전술한 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC) 및 소스 출력 인에이블(Source Output Enable, SOE) 등이 있다.
또한, 데이터 구동부(130)는 별도의 IC로 구성되어 액정패널(100)의 일측 비표시영역상에 TAB 또는 OOG 방식으로 부착되어 데이터배선(DL1 ~ DLm)을 통해 각 화소와 수직방향으로 접속된다.
전원공급부(140)는 액정패널(100), 게이트 및 데이터 구동부(120, 130)의 구동을 위한 전원전압(VDD), 접지전압(VSS) 및 공통전압(Vcom)등을 생성 및 공급하며, 특히 게이트 출력전압의 상한선 및 하한선을 정의하는 게이트 하이전압(VGH) 및 게이트 로우전압(VGL)을 생성하여, 게이트 구동부(120) 및 보상감지부(150)에 공급한다.
보상 감지부(150)는 게이트 구동부(120)에 연결된다. 게이트 구동부(120)의 각 스테이지에는 박막트랜지스터의 문턱전압 쉬프트(threshold shift)정도를 감지하는 감지회로(125)가 구비되어 있으며, 보상 감지부(150)는 제1 및 제2 감지제어신호(Vcon1, Vcon2) 및 정전류(CC)를 통해 감지회로(125)를 제어하여 그 감지결과(SC)를 수신하고, 게이트 구동부(120)의 박막트랜지스터 문턱전압 쉬프트 정도를 감지한다. 특히 게이트 구동부(120)의 기수 및 우수구간 분할 구동시, 분할구동에 필요한 기수 전원전압(VDD_o) 및 우수 전원전압(VDD_e)의 전압레벨을 쉬프트된 문턱전압치 만큼 보상하여 게이트 구동부(120)에 공급한다.
이러한 구조에 따라, 본 발명의 쉬프트 레지스터를 포함하는 액정표시장치는 보상 감지부가 쉬프트 레지스터의 박막트랜지스터 문턱전압 쉬프트 정도를 감지하고, 그 결과에 따라 쉬프트 레지스터의 구동에 필요한 두 전원전압을 가변하여 열화된 박막트랜지스터를 보상하게 된다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터 및 이의 감지회로를 설명한다.
도 3은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
도시된 바와 같이, 본 발명의 쉬프트 레지스터는 클록신호(CLK)에 동기하여 게이트 배선에 게이트 출력전압(Vout)을 출력하는 복수의 스테이지(1ST ~ nST)를 포함한다.
도시하지는 않았지만, 전술한 쉬프트 레지스터는 하나가 풀-업 트랜지스터, 풀-다운 트랜지스터 및 플립플롭과 등가이며, 적어도 하나의 클록신호 및 개시신호에 대응하여 1 수평기간(1H)동안 순차적으로 게이트 하이전압(VGH)을 출력하는 복수의 스테이지로 이루어진다. 또한, 복수의 스테이지 내부에는 특정 트랜지스터에 대한 문턱전압 쉬프트 정도를 감지하는 감지회로가 구비된다. 클록신호(CLK)로는 하나이상의 서로 다른 위상을 갖는 복수의 클록신호가 이용될 수 있다.
또한, 각 스테이지들(1ST ~ nST)에는 통상의 전원전압(VDD) 및 접지전압(VSS)뿐만 아니라, 기수구간 및 우수구간으로 분할 구동을 위한 기수 전원전압(VDD_o) 및 우수 전원전압(VDD_e)이 공급되며, 제1 스테이지(1ST)에는 통상의 개시신호(Vst)가 입력되고, 이를 제외한 타 스테이지들(2ST ~ nST)은 전단 스테이지들의 게이트 출력신호를 개시신호로서 입력받게 된다. 뿐만 아니라, 각 스테이지들(1ST ~ nST)에는 내부의 감지회로를 제어하기 위한 제1 및 제2 감지제어신호(Vcon1, Vcon2)와, 감지회로에 인가되는 정전류신호(CC)가 공급된다. 또한, 감지보상부로 전류변화(SC)를 출력한다. 이러한 쉬프트 레지스터는 제1 스테이지(1ST)를 제외하고 후단 스테이지들(2ST ~ nST)이 전단 스테이지들로부터 게이트 출력신호를 개시신호로서 입력받게 된다.
도 4는 도 3의 쉬프트 레지스터를 구성하는 스테이지 중, 어느 하나를 등가회로도로 나타낸 도면이다.
도시된 바와 같이, 본 발명의 쉬프트 레지스터의 일 스테이지는 복수의 옥사이트 실리콘 박막트랜지스터로 구성된다.
각 트랜지스터는 현재 스테이지가 하이레벨의 게이트 출력신호(Vout n)를 출력하기 위한 Q노드(Q)를 활성화하고, 제1 그룹에 속하는 제1, 제6 트랜지스터(T1, T6)와, 리셋을 위한 제2 트랜지스터(T2)와, 기수 및 우수 QB노드(QB_ODD, QB_EVEN)를 방전하기 위한 제2 그룹에 속하는 제4 및 제5 트랜지스터(T4, T5)와, 현재 스테이지가 로우레벨의 게이트 출력신호(Vout n)를 출력하기 위한 기수 및 우수 QB노드(QB_ODD, QB_EVEN)를 활성화하고, Q노드(Q)를 방전하기 위한 제3 그룹에 속하는 제3 및 제7 트랜지스터(T3, T7)로 구분되며, 제3 내지 제7 트랜지스터(T3 ~ T7)는 그 역할에 따라 소정개로 더 나뉘게 된다.
제1 트랜지스터(T1)는 전원전압(VDD)단 및 Q노드(Q)사이에 연결되고, 개시신호(Vst) 또는 전단 출력신호(Vout n-1)에 따라 전원전압(VDD)을 Q노드(Q)에 인가한다.
제2 트랜지스터(T2)는 Q노드(Q) 및 접지전압(VSS)단 사이에 연결되고, 리셋신호(RST)에 따라 Q노드(Q)에 인가된 전압을 방전한다.
제3N 트랜지스터(T3N)는 Q노드(Q) 및 접지전압(VSS)단 사이에 연결되고, 후단 스테이지로부터 차기신호(Vnext)에 따라 Q노드(Q)에 인가된 전압을 방전한다. 차기신호(Vnext)는 후단 스테이지의 게이트 출력신호(Vout n+1) 또는 캐리신호(Carry) 일 수 있다.
제3_O 트랜지스터(T3_O)는 제1 트랜지스터(T1) 및 제3N 트랜지스터(T3N) 사이, 즉 Q노드(Q)의 연장선과 접지전압(VSS)단 사이에 연결되고, 기수 QB노드(QB_ODD)가 하이레벨로 천이할 때, Q노드(Q)를 방전시킨다.
제3_E 트랜지스터(T3_E)는 제1 트랜지스터(T1) 및 제3N 트랜지스터(T3N) 사이, 즉 Q노드(Q)의 연장선과 접지전압(VSS)단 사이에 연결되고, 우수 QB노드(QB_EVEN)가 하이레벨로 천이할 때, Q노드(Q)를 방전시킨다.
제4A_O 트랜지스터(T4A_O)는 다이오드 연결되며 기수 전원전압(VDD_0)단 및 제4Q_O 트랜지스터(T4Q_O)사이에 연결되고, 하이레벨의 기수 전원전압(VDD_O)이 인가되면 제4_O 트랜지스터(T4_O)를 턴-온 시킨다.
제4_O 트랜지스터(T4_O)는 기수 전원전압(VDD_0)단 및 기수 QB노드(QB_ODD)사이에 연결되고, 제4A_O 트랜지스터(T4_O)로부터 하이레벨의 기수 전원전압(VDD_0)이 인가되면, 기수 QB노드(QB_ODD)를 하이레벨로 충전한다.
제4Q_O 트랜지스터(T4Q_O)는 제4A_O 트랜지스터(T4A_O) 및 접지전압(VSS)단 사이에 연결되고, Q노드(Q)가 하이레벨로 충전되면, 제4_O 트랜지스터(T4_O)를 턴-오프 한다.
제4A_E 트랜지스터(T4A_E)는 다이오드 연결되며 우수 전원전압(VDD_ E)단 및 제4Q_E 트랜지스터(T4Q_E)사이에 연결되고, 하이레벨의 우수 전원전압(VDD_E)이 인가되면 제4_E 트랜지스터(T4_E)를 턴-온 시킨다.
제4_E 트랜지스터(T4_E)는 우수 전원전압(VDD_E)단 및 우수 QB노드(QB_EVEN)사이에 연결되고, 제4A_E 트랜지스터(T4_E)로부터 하이레벨의 우수 전원전압(VDD_ E)이 인가되면, 우수 QB노드(QB_EVEN)를 하이레벨로 충전한다.
제4Q_E 트랜지스터(T4Q_E)는 제4A_E 트랜지스터(T4A_E) 및 접지전압(VSS)단 사이에 연결되고, Q노드(Q)가 하이레벨로 충전되면, 제4_E 트랜지스터(T4_E)를 턴-오프 한다.
제5Q_O 트랜지스터(T5Q_O)는 기수 QB노드(QB_ODD) 및 접지전압(VSS)단 사이에 연결되고, Q노드(Q)가 하이레벨로 충전되면, 기수 QB노드(QB_ODD)를 방전한다.
제5_O 트랜지스터(T5_O)는 기수 QB노드(QB_ODD) 및 접지전압(VSS)단 사이에 연결되고, 개시신호(Vst)가 인가되면 기수 QB노드(QB_ODD)를 방전한다.
제5Q_E 트랜지스터(T5Q_E)는 우수 QB노드(QB_EVEN) 및 접지전압(VSS)단 사이에 연결되고, Q노드(Q)가 하이레벨로 충전되면, 우수 QB노드(QB_EVEN)를 방전한다.
제5_E 트랜지스터(T5_E)는 우수 QB노드(QB_EVEN) 및 접지전압(VSS)단 사이에 연결되고, 개시신호(Vst)가 인가되면 우수 QB노드(QB_EVEN)를 방전한다.
제6 트랜지스터(T6)는 클록신호(CLK)단 및 출력신호(Vout N)단 사이에 연결되고, Q노드(Q)가 하이레벨로 충전되면, 클록신호(CLK)를 게이트 출력신호(Vout N)로서 출력한다.
제6N 트랜지스터(T6N)는 클록신호(CLK)단 및 캐리신호(Carry)단 사이에 연결되고, Q노드(Q)가 하이레벨로 충전되면, 클록신호(CLK)를 캐리신호(Carry)로서 출력한다.
제7N_O 트랜지스터(T7N_O)는 캐리신호(Carry)단 및 접지전압(VSS)단 사이에 연결되고, 기수 QB노드(QB_ODD)가 하이레벨로 충전되면, 캐리신호(Carry)의 출력을 중단한다.
제7N_E 트랜지스터(T7N_E)는 캐리신호(Carry)단 및 접지전압(VSS)단 사이에 연결되고, 우수 QB노드(QB_EVEN)가 하이레벨로 충전되면, 캐리신호(Carry)의 출력을 중단한다.
제7_O 트랜지스터(T7_O)는 출력신호(Vout n)단 및 접지전압(VSS)단 사이에 연결되고, 기수 QB노드(QB_ODD)가 하이레벨로 천이할 때, 로우레벨의 게이트 출력신호(Vout n)를 출력한다.
제7_E 트랜지스터(T7_E)는 출력신호(Vout n)단 및 접지전압(VSS)단 사이에 연결되고, 우수 QB노드(QB_EVEN)가 하이레벨로 천이할 때, 로우레벨의 게이트 출력신호(Vout n)를 출력한다.
전술한 구조의 쉬프트 레지스터에서 기수 전원전압(VDD_O) 및 우수 전원전압(VDD_E)는 서로 위상이 반대인 전압신호이며, 따라서 기수 QB노드(QB_ODD) 및 우수 QB노드(QB_EVEN)은 쉬프트 레지스터 구동시, 서로 다른 위상의 전압이 교번으로 충방전되어 기수 QB노드(QB_ODD) 및 우수 QB노드(QB_EVEN)에 게이트가 연결된 박막 트랜지스터의 열화를 방지 할 수 있다.
그러나, 장기간 구동에 따라 박막트랜지스터에 대한 소정의 문턱전압 쉬프트 현상이 발생될 수 있으며, 본 발명의 쉬프트 레지스터에는 소자의 신뢰성을 증대시키기 위해 각 박막트랜지스터의 문턱전압 쉬프트 정도를 감지하고, 열화발생시 이를 보상하는 감지회로가 더 구비된다.
감지회로는 제1 내지 제4 ST 트랜지스터(ST1 ~ ST4)로 구성된다.
제1 내지 제4 ST 트랜지스터(ST1 ~ ST4)는 기수 QB노드(QB_ODD) 및 우수 QB노드(QB_EVEN)에 연결되어 쉽게 열화되는 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)와, 제7N_O 및 제7N_E, 제7_O 및 제7_E 트랜지스터(T7N_O, T7N_E, T7_O, T7_E)중, 적어도 하나에 전기적으로 연결된다. 도면에서는 제3_O 트랜지스터(T3_O)에 감지회로가 연결된 일 예를 나타내고 있다.
도면을 참조하면, 감지회로의 제1 ST트랜지스터(ST1)는 기수 QB노드(QB_ODD) 및 제3_O 트랜지스터(T3_O)의 일 전극 사이에 연결되고, 제2 감지제어신호(Vcon2)에 따라 제3_O 트랜지스터(T3_O)를 다이오드 연결한다.
제2 ST트랜지스터(ST2)는 제3_O 트랜지스터(T3_O)의 일 전극 및 접지전압(VSS)단 사이에 연결되고, 제1 감지제어신호(Vcon1)에 따라 제3_O 트랜지스터(T3_O)와 접지전압(VSS)단을 전기적으로 차단시킨다.
제3 ST트랜지스터(ST3)는 제3_O 트랜지스터(T3_O) 및 제2 ST트랜지스터(ST2) 사이에 연결되고, 제2 감지제어신호(Vcon2)에 따라 제3_O 트랜지스터(T3_O)에 정전류원(CC)을 전기적으로 연결시킨다.
제4 ST트랜지스터(ST4)는 제3_O 트랜지스터(T3_O)의 타 전극 및 접지전압(VSS)단 사이에 연결되고, 제2 감지제어신호(Vcon2)에 따라 제3_O 트랜지스터(T3_O)을 통해 흐르는 전류가 보상 감지부(150)로 인가되도록 한다.
전술한 구조에 따라, 쉬프트 레지스터의 통상 구동시에는, 감지회로(150)가 제1 감지제어신호(Vcon1)를 하이레벨로 인가하고, 제2 감지제어신호(Vcon2)를 로우레벨로 인가하여 통상의 쉬프트 레지스터가 구동되도록 한다.
또한, 쉬프트 레지스터의 박막 트랜지스터 문턱전압 쉬프트 정도 감지시에는, Q노드(Q)가 방전된 구간에서, 감지회로(150)가 제1 감지제어신호(Vcon1)를 로우레벨로 인가하고, 제2 감지제어신호(Vcon2)를 하이레벨로 인가한다. 또한, 정전류원(CC)은 약 10 uA의 전류를 제3 ST 트랜지스터(ST3)에 인가한다. 이에 따라, 제1 ST 트랜지스터(ST1)은 도통하여 제3_O 트랜지스터(ST3_O)는 다이오드 연결되고, 제2 ST 트랜지스터(ST2)는 턴-오프되어 제3_O 트랜지스터(ST3_O)의 일 전극에 인가되는 접지전압(VSS)을 차단한다. 또한, 제4 ST 트랜지스터(ST4)가 도통되므로 감지회로(150)는 제3_O 트랜지스터(ST3_O)의 문턱전압에 따라 변동된 전류를 인가 받아 그 변동량을 통해 문턱전압 쉬프트 정도를 연산하게 된다.
또한, 연산된 문턱전압 쉬프트 정도에 대응하여 기수 전원전압(VDD_O) 및 우수 전원전압(VDD_E)의 전압레벨을 쉬프트 레지스터가 안정적으로 구동할 수 있는 범위로 조절하여 문턱전압 쉬프트에 따른 오작동 문제를 개선하게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
100 : 액정패널 120 : 게이트 구동부
130 : 데이터 구동부 140 : 전원공급부
150 : 보상감지부 CC : 정전류 신호
Vcon1 : 제1 감지제어신호 Vcon2 : 제2 감지제어신호
VDD : 전원전압 VSS : 접지전압
VDD_O : 기수 전원전압 VDD_E : 우수 전원전압
VGH : 게이트 하이전압 VGL : 게이트 로우전압
130 : 데이터 구동부 140 : 전원공급부
150 : 보상감지부 CC : 정전류 신호
Vcon1 : 제1 감지제어신호 Vcon2 : 제2 감지제어신호
VDD : 전원전압 VSS : 접지전압
VDD_O : 기수 전원전압 VDD_E : 우수 전원전압
VGH : 게이트 하이전압 VGL : 게이트 로우전압
Claims (10)
- Q노드를 활성화하기 위한 제1 그룹의 트랜지스터들;
기수 및 우수 QB노드를 방전하기 위한 제2 그룹의 트랜지스터들;
상기 기수 및 우수 QB노드를 활성화하고, 상기 Q노드를 방전하기 위한 제3 그룹의 트랜지스터들; 및
상기 제3 그룹의 트랜지스터들 중 적어도 하나의 문턱전압을 감지하는 감지회로를 포함하고,
상기 감지회로는
외부의 보상 감지부로부터 입력되는 제1 및 제2 감지제어신호와 정전류에 응답해서, 상기 제3 그룹의 트랜지스터들 중 적어도 하나의 문턱 전압에 따라 변동된 전류를 상기 보상 감지부로 전송하며,
상기 보상 감지부에서 상기 감지회로로 공급되는 제1 및 제2 감지제어신호는 게이트 하이전압 및 게이트 로우전압에 각각 대응되도록 공급되는,
쉬프트 레지스터.
- 제 1 항에 있어서,
상기 제1 그룹의 트랜지스터들은,
전원전압단 및 상기 Q노드사이에 연결되고, 개시신호 또는 전단 출력신호에 따라 전원전압을 상기 Q노드에 인가하는 제1 트랜지스터; 및
클록신호단 및 출력신호단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 클록신호를 게이트 출력신호로서 출력하는 제6 트랜지스터
를 포함하는 것을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 제1 그룹의 트랜지스터들은,
클록신호단 및 캐리신호단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 클록신호를 캐리신호로서 출력하는 제6N 트랜지스터
를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터. - 제 1 항에 있어서,
상기 제2 그룹의 트랜지스터들은,
다이오드 연결되며 기수 전원전압단 및 제4Q_O 트랜지스터사이에 연결되고, 하이레벨의 기수 전원전압이 인가되면 제4_O 트랜지스터를 턴-온 시키는 제4A_O 트랜지스터;
기수 전원전압단 및 상기 기수 QB노드사이에 연결되고, 상기 제4A_O 트랜지스터로부터 하이레벨의 기수 전원전압이 인가되면, 상기 기수 QB노드를 하이레벨로 충전하는 제4_O 트랜지스터;
상기 제4A_O 트랜지스터 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 제4_O 트랜지스터를 턴-오프 시키는 제4Q_O 트랜지스터;
다이오드 연결되며 우수 전원전압단 및 제4Q_E 트랜지스터사이에 연결되고, 하이레벨의 우수 전원전압이 인가되면 제4_E 트랜지스터를 턴-온 시키는 제4A_E 트랜지스터;
우수 전원전압단 및 상기 우수 QB노드 사이에 연결되고, 상기 제4A_E 트랜지스터로부터 하이레벨의 우수 전원전압이 인가되면, 상기 우수 QB노드를 하이레벨로 충전하는 제4_E 트랜지스터;
상기 제4A_E 트랜지스터 및 접지전압(VSS)단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 제4_E 트랜지스터를 턴-오프하는 제4Q_E 트랜지스터;
상기 기수 QB노드 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 기수 QB노드를 방전하는 제5Q_O 트랜지스터;
상기 기수 QB노드 및 접지전압단 사이에 연결되고, 개시신호가 인가되면 상기 기수 QB노드를 방전하는 제5_O 트랜지스터;
상기 우수 QB노드 및 접지전압단 사이에 연결되고, 상기 Q노드가 하이레벨로 충전되면, 상기 우수 QB노드를 방전하는 제5Q_E 트랜지스터; 및
상기 우수 QB노드 및 접지전압단 사이에 연결되고, 상기 개시신호가 인가되면 상기 우수 QB노드를 방전하는 제5_E 트랜지스터
를 포함하는 것을 특징으로 하는 쉬프트 레지스터. - 제 1 항에 있어서,
상기 제3 그룹의 트랜지스터들은,
상기 Q노드 및 접지전압단 사이에 연결되고, 후단 스테이지로부터 인가되는 차기신호에 따라 상기 Q노드를 방전하는 제3N 트랜지스터;
상기 Q노드와 접지전압단 사이에 연결되고, 상기 기수 QB노드가 하이레벨로 천이할 때 Q노드를 방전하는 제3_O 트랜지스터;
상기 Q노드와 접지전압단 사이에 연결되고, 상기 우수 QB노드가 하이레벨로 천이할 때 상기 Q노드를 방전하는 제3_E 트랜지스터;
캐리신호단 및 접지전압단 사이에 연결되고, 상기 기수 QB노드가 하이레벨로 충전되면, 캐리신호의 출력을 중단하는 제7N_O 트랜지스터;
캐리신호단 및 접지전압단 사이에 연결되고, 상기 우수 QB노드가 하이레벨로 충전되면, 캐리신호의 출력을 중단하는 제7N_E 트랜지스터;
출력신호단 및 접지전압단 사이에 연결되고, 상기 기수 QB노드가 하이레벨로 천이할 때, 로우레벨의 게이트 출력신호를 출력하는 제7_O 트랜지스터; 및
출력신호단 접지전압단 사이에 연결되고, 상기 우수 QB노드가 하이레벨로 천이할 때, 로우레벨의 게이트 출력신호를 출력하는 제7_E 트랜지스터
를 포함하는 것을 특징으로 하는 쉬프트 레지스터. - 제 4 항에 있어서,
상기 기수 전원전압단의 기수 전원전압 및 상기 우수 전원전압단의 우수 전원전압은 상기 감지회로에 의해 감지된 문턱전압 쉬프트 정도에 따라 보상된 전압신호인 것을 특징으로 하는 쉬프트 레지스터. - 제 1 항에 있어서,
상기 감지회로는,
상기 제3 그룹의 트랜지스터들 중 적어도 하나의 트랜지스터를 대상 트랜지스터로 하여, 상기 대상 트랜지스터와 일 전극이 연결되고 상기 기수 QB노드 또는 상기 우수 QB노드와는 타 전극이 연결됨으로써, 상기 제2 감지제어신호에 따라 상기 대상 트랜지스터를 다이오드 구조로 연결하는 제1 ST트랜지스터;
상기 제3 그룹의 트랜지스터들 중 적어도 하나의 트랜지스터의 일 전극 및 접지전압단 사이에 연결되고, 상기 제1 감지제어신호에 따라 상기 대상 트랜지스터와 접지전압단을 전기적으로 차단시키는 제2 ST트랜지스터;
상기 대상 트랜지스터 및 제2 ST트랜지스터 사이에 연결되고, 제2 감지제어신호에 따라 상기 대상 트랜지스터를 정전류원에 전기적으로 연결시키는 제3 ST트랜지스터; 및
상기 대상 트랜지스터의 타 전극 및 접지전압단 사이에 연결되고, 제2 감지제어신호에 따라 상기 대상 트랜지스터을 통해 흐르는 전류가 감지회로로 인가되도록 하는 제4 ST트랜지스터
를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
- 삭제
- 복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소를 정의하는 표시패널;
상기 표시패널의 일측에 실장되고, 상기 게이트 배선에 게이트 출력신호를 출력하는 복수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트 구동부; 및
상기 표시패널의 일측에 배치되고, 상기 출력신호에 동기하여 상기 데이터 배선에 데이터전압을 출력하는 데이터 구동부를 포함하고,
상기 쉬프트 레지스터는,
Q노드를 활성화하기 위한 제1 그룹의 트랜지스터들;
기수 및 우수 QB노드를 방전하기 위한 제2 그룹의 트랜지스터들;
상기 기수 및 우수 QB노드를 활성화하고, 상기 Q노드를 방전하기 위한 제3 그룹의 트랜지스터들;
상기 제3 그룹의 트랜지스터들 중 적어도 하나의 문턱전압 쉬프트 정도를 감지하는 감지회로를 포함하고,
상기 감지회로는
외부의 보상 감지부로부터 입력되는 제1 및 제2 감지제어신호와 정전류에 응답해서, 상기 제3 그룹의 트랜지스터들 중 적어도 하나의 문턱 전압에 따라 변동된 전류를 상기 보상 감지부로 전송하며,
상기 보상 감지부에서 상기 감지회로로 공급되는 제1 및 제2 감지제어신호는 게이트 하이전압 및 게이트 로우전압에 각각 대응되도록 공급되는,
평판표시장치. - 제 9 항에 있어서,
상기 보상 감지부는
상기 감지회로로부터 감지된 문턱전압 쉬프트 정도를 연산하여 상기 쉬프트 레지스터에 보상된 기수 전원전압 및 우수 전원전압을 공급하는,
평판표시장치.
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