CN107945765B - 移位寄存器电路及其控制方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本申请实施例提供一种移位寄存器电路及其控制方法、栅极驱动电路、显示装置，涉及显示技术领域，该移位寄存器电路包括上拉控制子电路、上拉子电路以及关机辅助子电路；上拉控制子电路用于在信号输入端的控制下，将信号输入端的电压传输至上拉节点；关机辅助子电路用于在上拉节点的控制下，将上拉节点的电压下拉至放电电压端；上拉子电路用于在上拉节点的控制下，将时钟信号端的电压传输至第一信号输出端，第一信号输出端用于与栅线相连接。该移位寄存器电路用于向栅线输出栅极驱动信号。

Description

移位寄存器电路及其控制方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器电路及其控制方法、栅极驱动电路、显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)作为一种平板显示装置，因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
TFT-LCD在关机的过程中会出现关机残像，现有技术中，为了解决关机残像，在关机前，栅极驱动电路(Gate Driver on Array，GOA) 中的每一个移位寄存器电路会控制每一行亚像素均开启，以将亚像素中像素电极上的电荷放电至数据线，从而实现消除关机残像的问题。
然而，在关机前每个移位寄存器电路的工作状态并不完全一致，例如，一些移位寄存器电路其上拉节点处于预充电状态，当进行上述消除关机残像过程时，上述上拉节点会发生自举使其电压远远高于其他移位寄存器电路中上拉节点的电压。在此情况下，在消除关机残像过程结束后，时钟信号端的电压会被快速拉低至零电压，此时电压较大的上拉节点会控制其所在的移位寄存器电路输出信号快速放电，而其他移位寄存器电路输出信号放电较缓慢，从而导致各行亚像素放电速度不一致，进而造成关机闪屏、水平线残像的问题。
发明内容
本发明的实施例提供一种移位寄存器电路及其控制方法、栅极驱动电路、显示装置，用于解决消除关机残像过程中导致出现关机闪屏、水平线残像的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本申请实施例的一方面，提供一种移位寄存器电路，包括上拉控制子电路、上拉子电路以及关机辅助子电路；所述上拉控制子电路与信号输入端、上拉节点相连接，所述上拉控制子电路用于在所述信号输入端的控制下，将所述信号输入端的电压传输至所述上拉节点；所述关机辅助子电路与所述上拉节点、放电电压端相连接，所述关机辅助子电路用于在关机控制阶段，在所述上拉节点的控制下，将所述上拉节点的电压下拉至所述放电电压端；所述上拉子电路与时钟信号端、所述上拉节点以及第一信号输出端相连接，所述上拉子电路用于在所述上拉节点的控制下，将所述时钟信号端的电压传输至所述第一信号输出端，所述第一信号输出端用于与栅线相连接。
可选的，所述关机辅助子电路包括放电晶体管；所述放电晶体管的栅极和第一极均与所述上拉节点相连接，所述放电晶体管的第二极连接所述放电电压端。
可选的，所述放电电压端连接所述时钟信号端；或者，所述放电电压端连接接地端。
可选的，所述上拉子电路包括驱动晶体管和存储电容；所述驱动晶体管的栅极连接所述上拉节点，所述驱动晶体管的第一极连接所述时钟信号端，所述驱动晶体管的第二极与所述第一信号输出端相连接；所述存储电容的一端连接所述驱动晶体管的栅极，所述存储电容的另一端连接所述驱动晶体管的第二极。所述上拉控制子电路包括第一晶体管；所述第一晶体管的栅极和第一极连接所述信号输入端，第二极与所述上拉节点相连接。
可选的，所述移位寄存器电路还包括第一复位子电路；所述第一复位子电路与总复位信号端、所述上拉节点以及第一电压端相连接；所述第一复位子电路用于在所述总复位信号端的控制下，将所述上拉节点的电压下拉至所述第一电压端；所述第一复位子电路包括第二晶体管，所述第二晶体管的栅极连接所述总复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接。
可选的，在所述关机辅助子电路包括所述放电晶体管的情况下，所述放电晶体管的宽长比小于所述第二晶体管的宽长比。
可选的，所述移位寄存器电路还包括第一下拉控制子电路；所述第一下拉控制子电路与第二电压端、所述信号输入端、所述上拉节点、第一下拉节点以及所述第一电压端相连接；所述第一下拉控制子电路用于在所述第二电压端的控制下，将所述第二电压端的电压传输至所述第一下拉节点；或者，所述第一下拉控制子电路用于在所述信号输入端或者所述上拉节点的控制下，将所述第一下拉节点的电压下拉至所述第一电压端；所述第一下拉控制子电路包括第三晶体管、第四晶体管以及第五晶体管；所述第三晶体管的栅极和第一极连接所述第二电压端，所述第三晶体管的第二极连接所述第一下拉节点；所述第四晶体管的栅极连接所述信号输入端，所述第四晶体管的第一极连接所述第一下拉节点；所述第四晶体管的第二极连接所述第一电压端；所述第五晶体管的栅极连接所述上拉节点，所述第五晶体管的第一极连接所述第一下拉节点，所述第五晶体管的第二极与所述第一电压端相连接。
可选的，所述移位寄存器电路还包括第一下拉子电路；所述第一下拉子电路与所述上拉节点、所述第一信号输出端、所述第一电压端以及所述第一下拉节点相连接；所述第一下拉子电路用于在所述第一下拉节点的控制下分别将所述上拉节点和所述第一信号输出端的电压下拉至所述第一电压端；所述第一下拉子电路包括第六晶体管和第七晶体管；所述第六晶体管的栅极连接所述第一下拉节点，所述第六晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极与所述第一电压端相连接；所述第七晶体管的栅极连接所述第一下拉节点，所述第七晶体管的第一极连接所述第一信号输出端，所述第七晶体管的第二极与所述第一电压端相连接。
可选的，所述移位寄存器电路还包括第二下拉控制子电路；所述第二下拉控制子电路与第三电压端、所述信号输入端、所述上拉节点、第二下拉节点以及所述第一电压端相连接；所述第二下拉控制子电路用于在所述第三电压端的控制下，将所述第三电压端的电压传输至所述第二下拉节点；或者，所述第二下拉控制子电路用于在所述信号输入端或者所述上拉节点的控制下，将所述第二下拉节点的电压下拉至所述第一电压端；所述第一下拉控制子电路包括第八晶体管、第九晶体管以及第十晶体管；所述第八晶体管的栅极和第一极连接所述第三电压端，所述第八晶体管的第二极连接所述第二下拉节点；所述第九晶体管的栅极连接所述信号输入端，所述第九晶体管的第一极连接所述第二下拉节点；所述第九晶体管的第二极连接所述第一电压端；所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第一极连接所述第二下拉节点，所述第十晶体管的第二极与所述第一电压端相连接。
可选的，所述移位寄存器电路还包括第二下拉子电路；所述第二下拉子电路与所述上拉节点、所述第一信号输出端、所述第一电压端以及所述第二下拉节点相连接；所述第二下拉子电路用于在所述第二下拉节点的控制下分别将所述上拉节点和所述第一信号输出端的电压下拉至所述第一电压端；所述第二下拉子电路包括第十一晶体管和第十二晶体管；所述第十一晶体管的栅极连接所述第二下拉节点，所述第十一晶体管的第一极连接所述上拉节点，所述第十一晶体管的第二极与所述第一电压端相连接；所述第十二晶体管的栅极连接所述第二下拉节点，所述第十二晶体管的第一极连接所述第一信号输出端，所述第十二晶体管的第二极与所述第一电压端相连接。
可选的，所述上拉子电路还连接第二信号输出端；所述上拉子电路还包括第十三晶体管；所述第十三晶体管的栅极连接所述上拉节点，所述第十三晶体管的第一极连接所述时钟信号端，所述第十三晶体管的第二极与所述第二信号输出端相连接；所述第一下拉子电路还包括第十四晶体管；所述第十四晶体管的栅极连接所述第一下拉节点，所述第十四晶体管的第一极连接所述第二信号输出端，所述第十四晶体管的第二极与所述第一电压端相连接。
可选的，所述上拉子电路还连接所述第二信号输出端；所述上拉子电路还包括第十三晶体管；所述第十三晶体管的栅极连接所述上拉节点，所述第十三晶体管的第一极连接所述时钟信号端，所述第十三晶体管的第二极与所述第二信号输出端相连接；所述第二下拉子电路还包括第十五晶体管；所述第十五晶体管的栅极连接所述第二下拉节点，所述第十五晶体管的第一极连接所述第二信号输出端，所述第十五晶体管的第二极与所述第一电压端相连接。
可选的，所述移位寄存器电路还包括第二复位子电路；
所述第二复位子电路连接第一子复位信号端、第二子复位信号端、所述上拉节点、所述第一信号输出端以及所述第一电压端；所述第二复位子电路用于在所述第一子复位信号端的控制下，将所述第一信号输出端的电压下拉至所述第一电压端；在第二子复位信号端的控制下，将所述上拉节点的电压下拉至所述第一电压端；所述第二复位子电路包括第十六晶体管和第十七晶体管；所述第十六晶体管的栅极连接所述第二子复位信号端，所述第十六晶体管的第一极连接所述上拉节点，所述第十六晶体管的第二极连接所述第一电压端；所述第十七晶体管的栅极连接所述第一子复位信号端，所述第十七晶体管的第一极连接所述第一信号输出端，所述第十七晶体管的第二极连接所述第一电压端。
本申请实施例的另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的任意一种移位寄存器电路；第一级移位寄存器电路的信号输入端接收起始信号；除了第一级移位寄存器电路以外，上一级移位寄存器电路的第二信号输出端连接下一级移位寄存器电路的信号输入端；除了最后一级移位寄存器电路以外，下一级移位寄存器电路的第一信号输出端连接上一级移位寄存器电路的第一子复位信号端；下一级移位寄存器电路的第二信号输出端连接上一级移位寄存器电路的第二子复位信号端；最后一级移位寄存器电路的第一子复位信号端和第二子复位信号端接收复位信号。
本申请实施例的另一方面，提供一种显示装置包括如上所述的栅极驱动电路。
本申请实施例的又一方面，提供一种用于控制如上所述任意一种移位寄存器电路的方法，在显示阶段的一图像帧内，所述方法包括：在预充电阶段，上拉控制子电路在信号输入端的控制下，将所述信号输入端的电压传输至上拉节点；在栅极驱动信号输出阶段，上拉子电路在所述上拉节点的控制下，将时钟信号端的电压传输至第一信号输出端；在关机控制阶段，所述方法包括：关机辅助子电路在所述上拉节点的控制下，将所述上拉节点的电压下拉至放电电压端。
本申请实施例的再一方面，提供一种移位寄存器电路的控制方法，在所述移位寄存器电路包括上拉控制子电路、上拉子电路以及第一复位子电路；所述上拉控制子电路与信号输入端、上拉节点相连接；所述上拉子电路与时钟信号端、所述上拉节点以及第一信号输出端相连接；所述第一复位子电路与总复位信号端、上拉节点以及第一电压端相连接；在显示阶段的一图像帧内，所述方法包括：在预充电阶段，所述上拉控制子电路在所述信号输入端的控制下，将所述信号输入端的电压传输至所述上拉节点；在栅极驱动信号输出阶段，所述上拉子电路在所述上拉节点的控制下，将所述时钟信号端的电压传输至所述第一信号输出端；在关机控制阶段之前，所述方法包括：所述第一复位子电路在所述总复位信号端的控制下，将所述上拉节点的电压下拉至所述第一电压端。
本申请实施例提供一种移位寄存器电路及其控制方法、栅极驱动电路、显示装置，由上述可知，移位寄存器电路中的关机辅助子电路可以在关机控制阶段，将上拉节点的电压下拉至上述放电电压端，从而可以避免在关机控制阶段，由于时钟信号端输入高电平，而使得部分移位寄存器电路中的上拉节点的电位发生上述自举现象，从而在关机控制阶段，使得各个移位寄存器电路的上拉节点的电位大致相同。在此情况下，在不同上拉节点的控制下，各个移位寄存器电路的第一信号输出端输出的信号的放电速度均匀，从而使得各行亚像素中像素电极的跳变电压大致相同，各个亚像素的放电速度均匀，达到解决上述关机闪屏、水平线残像的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种移位寄存器电路的结构示意图；
图2为图1中各个子电路的具体结构示意图；
图3为控制图2所示的移位寄存器电路的部分信号时序图；
图4为图2所示的移位寄存器电路在不同状态下，上拉节点和第一信号输出端的一种信号时序图；
图5为图2所示的移位寄存器电路在不同状态下，上拉节点和第一信号输出端的另一种信号时序图；
图6为本申请实施例提供的一种栅极驱动电路的结构示意图；
图7为本申请实施例提供的另一种移位寄存器电路的结构示意图；
图8为控制图7所示的移位寄存器电路的部分信号时序图。
附图标记：
10-上拉控制子电路；20-上拉子电路；30-关机辅助子电路；40- 第一复位子电路；50-第一下拉控制子电路；51-第二下拉控制子电路； 60-第一下拉子电路；61-第二下拉子电路；70-第二复位子电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请实施例提供一种移位寄存器电路，如图1所示，包括上拉控制子电路10、上拉子电路20。
其中，上拉控制子电路10与信号输入端INPUT、上拉节点PU 相连接。该上拉控制子电路10用于在信号输入端INPUT的控制下，将信号输入端INPUT的电压传输至上拉节点PU，以对该上拉节点 PU进行预充电。
具体的，如图2所示，该上拉控制子电路10包括第一晶体管M1。其中，第一晶体管M1的栅极和第一极连接信号输入端INPUT，第二极与上拉节点PU相连接。
在此基础上，上拉子电路20与时钟信号端CLK、上拉节点PU 以及第一信号输出端OUT相连接。该上拉子电路20用于在上拉节点 PU的控制下，将时钟信号端CLK的电压传输至第一信号输出端 OUT，该第一信号输出端OUT用于与显示区域内的栅线相连接。在此情况下，以显示区域中与上述栅线相连接的TFT为N型为例，当上述时钟信号端CLK输出的高电平通过该上拉子电路20传输至第一信号输出端OUT时，该时钟信号端CLK输出的高电平可以作为栅极驱动信号用于开启与上述栅线相连接的一行亚像素。
具体的，上述上拉子电路20包括驱动晶体管Md和存储电容C。
其中，驱动晶体管Md的栅极连接上拉节点PU，驱动晶体管Md 的第一极连接时钟信号端CLK，该驱动晶体管Md的第二极与第一信号输出端OUT相连接。
此外，存储电容C的一端连接驱动晶体管Md的栅极，该存储电容C的另一端连接驱动晶体管Md的第二极。
基于此，在上述关机控制阶段Xon之前的显示阶段，如果该移位寄存器电路中的上拉控制子电路10将信号输入端INPUT的电压传输至上拉节点PU，以对该上拉节点PU进行预充电，例如充电至18V，该移位寄存器电路处于预充电阶段，那么在该关机控制阶段Xon，由于时钟信号端CLK输出的电压由低电平转换至高电平，从而在上拉子电路20中存储电容C的自举作用下，将该上拉节点PU的电位进行自举，以使得该上拉节点PU的电压如图4中的(a)所示进一步升高，例如约升高至30V。
或者，在上述关机控制阶段Xon之前的显示阶段，如果该移位寄存器电路中的上拉控制子电路10关闭，且上拉子电路20开启并将时钟信号端CLK输出的高电平作为栅极驱动信号输出至第一信号输出端OUT，此时，该上拉节点PU的电位已经在存储电容C的自举作用下升高，如图4中的(b)，该上拉节点PU的电压在关机控制阶段Xon之前已经被升高至30V。那么在该关机控制阶段Xon，由于时钟信号端CLK继续输出高电平，使得该上拉节点PU的电压保持上述30V。
又或者，在上述关机控制阶段Xon之前的显示阶段，如果该移位寄存器电路已经将栅极驱动信号输出至第一信号输出端OUT，但是在第一信号输出端OUT和上拉节点PU的电位还未进行复位，此时，如图4中的(c)所示，上拉节点PU的电位在关机控制阶段Xon 之前有所下降，但是并未复位至低电平，例如-10V。在此情况下，在该关机控制阶段Xon，由于时钟信号端CLK输出的电压由低电平转换至高电平，从而在上拉子电路20中存储电容C的自举作用下，将该上拉节点PU的电位进行自举，以使得该上拉节点PU的电压进一步升高，例如约升高至30V。由此可知，在上述关机控制阶段Xon，上拉节点PU发生自举的现象可以发生在上述关机控制阶段Xon，也可以发生在上述关机控制阶段Xon之前的显示阶段。
基于此，由上述可知，由于在该关机控制阶段Xon上拉节点PU 的电位被自举，例如上拉节点PU的波形如图4中的(c)所示，在电压较高的上拉节点PU的控制下，驱动晶体管Md处于完全导通的状态，信号传输效率高，因此，如图4中的(d)所示，在该关机控制阶段Xon，时钟信号端CLK输出高电平时，上述高电平可以快速通过导通的驱动晶体管Md传输至第一信号输出端OUT，而当关机控制阶段Xon结束后，时钟信号端CLK的电压被拉低至0V，此时，通过导通的驱动晶体管Md，可以使得第一信号输出端OUT输出的信号也迅速拉低至0V。因此，如果在该关机控制阶段Xon上拉节点PU 的电位被自举，那么第一信号输出端OUT输出的信号放电速度快。这样一来，通过与该移位寄存器电路相连接的一行亚像素中像素电极的跳变电压△Vp数值较大，该行亚像素的放电速度也快。
同理可得，在该关机控制阶段Xon，上拉节点PU的电位被自举，例如上拉节点PU的波形如图4中的(a)所示；或者，在该关机控制阶段Xon，上拉节点PU的电位保持显示阶段被自举的电位，例如上拉节点PU的波形如图4中的(b)所示时，不同的上拉节点PU所在的移位寄存器电路的第一信号输出端OUT输出的波形与图4中的 (d)所示的波形相似，只是输出时序上具有一定的时间差。
此外，在上述关机控制阶段Xon之前的显示阶段，如果在第一信号输出端OUT输出上述栅极驱动信号后，上述上拉节点PU以及该第一信号输出端OUT的电压被拉低至第一电压端VGL的电压，那么在该关机控制阶段Xon，由于信号输入端INPUT输出高电平(约为18V)，通过如图2所示的第一晶体管M1，该信号输入端INPUT 输出高电平传输至上拉节点PU，如图4中的(e)所示，使得该上拉节点PU的电压在该关机控制阶段Xon处于18V，其电位没有被自举。
基于此，由于在该关机控制阶段Xon上拉节点PU的电位没有被自举，在该上拉节点PU的控制下，驱动晶体管Md为一般导通状态，信号传输效率较低，因此，如图4中的(f)所示，在该关机控制阶段Xon，时钟信号端CLK输出高电平时，上述高电平可以通过导通的驱动晶体管Md传输至第一信号输出端OUT，而当关机控制阶段 Xon结束后，时钟信号端CLK的电压被拉低至0V，此时，驱动晶体管Md由导通状态逐渐转向截止状态，因此通过该驱动晶体管Md，可以使得第一信号输出端OUT输出的信号缓慢拉低至0V。因此，如果在该关机控制阶段Xon上拉节点PU的电位没有被自举，那么第一信号输出端OUT输出的信号放电速度慢。这样一来，通过与该移位寄存器电路相连接的一行亚像素中像素电极的跳变电压△Vp数值较小，该行亚像素的放电速度也慢。
由上述可知，由于在该关机控制阶段Xon，与不同栅线相连接的移位寄存器电路中上拉节点PU的电位有的发生自举，而有的未发生自举。因此，各个移位寄存器电路输出信号的放电时间各不相同，从而导致各行亚像素的放电速度不尽相同，进而使得在上述关机控制阶段Xon后，仍然存在关机闪屏、水平线残像的问题。
为了解决上述问题，本申请实施例提供的移位寄存器电路如图1 所示还包括关机辅助子电路30。
该关机辅助子电路30与上拉节点PU、放电电压端Vdc相连接，在如图3中的(a)、(b)以及(c)所示的关机控制阶段Xon，该关机辅助子电路30用于在上拉节点PU的控制下，将上拉节点PU的电压下拉至上述放电电压端Vdc。
其中，上述放电电压端Vdc可以连接时钟信号端CLK；或者，上述放电电压端Vdc连接接地端GND。
具体的，如图2所示，该关机辅助子电路30包括放电晶体管Mdc。
其中，放电晶体管Mdc的栅极和第一极均与上拉节点PU相连接，该放电晶体管Mdc的第二极与上述放电电压端Vdc相连接。
在此情况下，以显示区域中与上述栅线相连接的TFT为N型为例，在上述关机控制阶段Xon，信号输出端INPUT、时钟信号端CLK 以及其余信号端分别如图3中的(a)、(b)以及(c)所示均输出高电平(例如，约为18V)，例如所述其余信号端可以为在显示阶段用于输出低电平(例如，约为-10V)的第一电压端VGL。
由上述可知，一方面，由于上述关机辅助子电路30可以在关机控制阶段Xon，将上拉节点PU的电压下拉至上述放电电压端Vdc，从而可以避免在关机控制阶段Xon，由于时钟信号端CLK输入高电平，而使得部分移位寄存器电路中的上拉节点PU的电位发生上述自举现象，从而在关机控制阶段Xon，使得各个移位寄存器电路的上拉节点PU的电位大致相同。在此情况下，在不同上拉节点PU的控制下，各个移位寄存器电路的第一信号输出端OUT输出的信号的放电速度均匀，从而使得各行亚像素中像素电极的跳变电压△Vp大致相同，各个亚像素的放电速度均匀，达到解决上述关机闪屏、水平线残像的问题。
具体的，以放电电压端Vdc与时钟信号端CLK相连接为例，在上述关机控制阶段Xon，上述时钟信号端CLK可以输出高电平(约为18V)，在此情况下，对于在关机控制阶段Xon之前的显示阶段，处于上述预充电阶段或者处于输出栅极驱动信号阶段的移位寄存器电路而言，在关机控制阶段Xon，该移位寄存器电路中的上拉节点 PU可以控制关机辅助子电路30中的放电晶体管Mdc导通，如图5 中的(a)所示，从而通过该放电晶体管Mdc将上拉节点PU的电压缓慢拉低至时钟信号端CLK输出的电压(约为18V)，以避免上述上拉节点PU的电位发生自举而使其电压升高至30V左右。此时，移位寄存器电路的第一信号输出端OUT输出的波形如图5中的(b)所示。
此外，对于在关机控制阶段Xon之前的显示阶段，已经输出了栅极驱动信号，且第一信号输出端OUT和上拉节点PU被复位的移位寄存器电路而言，在关机控制阶段Xon，该移位寄存器电路中的上拉节点PU在信号输入端INPUT输入高电平(约为18V)的作用下，如图4中的(e)所示，被充电至该高电平(约为18V)。此时，移位寄存器电路的第一信号输出端OUT输出的波形如图4中的(f)所示。
在此情况下，由图5中的(a)可以看出，在上述关机辅助子电路30的控制下，即使一移位寄存器电路中的上拉节点PU在关机控制阶段Xon之前未被复位，在该关机控制阶段Xon，上述上拉节点 PU的电压虽然在一开始会被自举，但是在上述关机辅助子电路30的作用下，该上拉节点PU的电位会被逐渐放电，从而使其波形与其他移位寄存器电路中的上拉节点PU的波形，例如图4中的(e)所示的波形大致相同。在此情况下，图5中的(b)和图4中的(f)可以看出，任意一个移位寄存器电路的第一信号输出端OUT输出的波形大致相同，从而使得各行亚像素的放电速度均匀。
由上述可知，放电电压端Vdc与时钟信号端CLK或接地端GND 相连接。相对于连接接地端GND的方案而言，将该放电电压端Vdc 与时钟信号端CLK相连接后，在关机控制阶段Xon，上拉节点PU 的电位最低被下拉至时钟信号端CLK输出的高电平(约为18V)。此时该上拉节点PU可以确保上拉子电路20中的驱动晶体管Md导通。在此情况下，当关机后，时钟信号端CLK的电压端变位0V，此时驱动晶体管Md不会立刻截止，从而上述0V能够通过驱动晶体管Md输出至第一信号输出端OUT，从而可以避免在关机后第一信号输出端OUT仍然保持一段时间的高电平，造成关机速度较慢的问题。
此外，另一方面，本申请实施例提供的移位寄存器电路中，在关机辅助子电路30的作用下，上述上拉节点PU会不长时间处于高电平，从而能够避免被该上拉节点PU控制的驱动晶体管Md长时间处于偏压状态，进而能够减小该驱动晶体管Md发生阈值电压偏移现象的几率。
以下对上述移位寄存器电路的其他结构进行详细的说明。
具体的，如图2所示，移位寄存器电路还包括第一复位子电路 40。
其中，第一复位子电路40与总复位信号端TGOA_RST、上拉节点PU以及第一电压端VGL相连接。该第一复位子电路40用于在总复位信号端TGOA_RST的控制下，将上拉节点PU的电压下拉至第一电压端VGL。
具体的，该第一复位子电路40包括第二晶体管M2，该第二晶体管M2的栅极连接总复位信号端TGOA_RST，第一极连接上拉节点 PU，第二极与第一电压端VGL相连接。
需要说明的是，在一帧结束后，每一级移位寄存器电路的总复位信号端TGOA_RST用于向与其相连接的第二晶体管M2的栅极输入复位信号，从而达到对所有移位寄存器电路中的上拉节点PU进行复位的目的。
此外，移位寄存器电路还包括第一下拉控制子电路50。
其中，第一下拉控制子电路50与第二电压端VDD_A、信号输入端INPUT、上拉节点PU、第一下拉节点PD_1以及第一电压端VGL 相连接。
在此情况下，该第一下拉控制子电路50用于在第二电压端 VDD_A的控制下，将第二电压端VDD_A的电压传输至第一下拉节点PD_1。或者，第一下拉控制子电路50用于在信号输入端INPUT 或者上拉节点PU的控制下，将第一下拉节点PD_1的电压下拉至第一电压端VGL。
具体的，该第一下拉控制子电路50包括第三晶体管M3、第四晶体管M4以及第五晶体管M5。
其中，第三晶体管M3的栅极和第一极连接第二电压端VDD_A，第三晶体管M3的第二极连接第一下拉节点PD_1。
第四晶体管M4的栅极连接信号输入端INPUT，该第四晶体管 M4的第一极连接第一下拉节点PD_1，第四晶体管M4的第二极连接第一电压端VGL。
第五晶体管M5的栅极连接上拉节点PU，第五晶体管M5的第一极连接第一下拉节点PD_1，第五晶体管M5的第二极与第一电压端VGL相连接。
此外，该移位寄存器电路还包括第一下拉子电路60。
该第一下拉子电路60与上拉节点PU、第一信号输出端OUT、第一电压端VGL以及第一下拉节点PD_1相连接。该第一下拉子电路60用于在第一下拉节点PD_1的控制下分别将上拉节点PU和第一信号输出端OUT的电压下拉至第一电压端VGL。
具体的，该第一下拉子电路包括第六晶体管M6和第七晶体管 M7。
其中，第六晶体管M6的栅极连接第一下拉节点PD_1，第六晶体管M6的第一极连接上拉节点PU，第六晶体管M6的第二极与第一电压端VGL相连接。
第七晶体管M7的栅极连接第一下拉节点PD_1，第七晶体管M7 的第一极连接第一信号输出端OUT，第七晶体管M7的第二极与第一电压端VGL相连接。
此外，为了提高对上拉节点PU和第一信号输出端OUT的下拉效果，降低该第一信号输出端OUT输出信号的噪声，可选的，该移位寄存器电路还包括第二下拉控制子电路51。
其中，第二下拉控制子电路51与第三电压端VDD_B、信号输入端INPUT、上拉节点PU、第二下拉节点PD_2以及第一电压端VGL 相连接。该第二下拉控制子电路51用于在第三电压端VDD_B的控制下，将第三电压端VDD_B的电压传输至第二下拉节点PD_2；或者，第二下拉控制子电路51用于在信号输入端INPUT或者上拉节点 PU的控制下，将第二下拉节点PD_2的电压下拉至第一电压端VGL。
具体的，第一下拉控制子电路51包括第八晶体管M8、第九晶体管M9以及第十晶体管M10。
其中，第八晶体管M8的栅极和第一极连接第三电压端VDD_B，第八晶体管M8的第二极连接第二下拉节点PD_2。
第九晶体管M9的栅极连接信号输入端INPUT，第九晶体管M9 的第一极连接第二下拉节点PD_2，该第九晶体管的第二极连接第一电压端VGL。
第十晶体管M10的栅极连接上拉节点PU，第十晶体管M10的第一极连接第二下拉节点PD_2，第十晶体管M10的第二极与第一电压端VGL相连接。
此外，移位寄存器电路还包括第二下拉子电路61。
该第二下拉子电路61与上拉节点PU、第一信号输出端OUT、第一电压端VGL以及第二下拉节点PD_2相连接。该第二下拉子电路61用于在第二下拉节点PD_2的控制下分别将上拉节点PU和第一信号输出端OUT的电压下拉至第一电压端VGL。
具体的，该第二下拉子电路61包括第十一晶体管M11和第十二晶体管M12。
该第十一晶体管M11的栅极连接第二下拉节点PD_2，第十一晶体管M11的第一极连接上拉节点PU，第十一晶体管M11的第二极与第一电压端VGL相连接。
第十二晶体管M12的栅极连接第二下拉节点PD_2，第十二晶体管M12的第一极连接第一信号输出端OUT，第十二晶体管M12的第二极与第一电压端VGL相连接。
需要说明的是，上述第二电压端VDD_A和第三电压端VDD_B 交替输出高电平，从而可以分别控制第一下拉节点PD_1和第二下拉节点PD_2的电位交替为高电平。在此情况下，当第一下拉节点PD_1 为高电平时，在该第一下拉节点PD_1的控制下，第一下拉子电路60分别对上拉节点PU和第一信号输出端OUT的电压下拉至第一电压端VGL。当第二下拉节点PD_2为高电平时，在该第二下拉节点PD_2 的控制下，第二下拉子电路61分别对上拉节点PU和第一信号输出端OUT的电压下拉至第一电压端VGL。
基于此，为了避免将一级移位寄存器电路的第一信号输出端 OUT与下一级移位寄存器电路的信号输入端INPUT相连接，而导致第一信号输出端OUT输出的信号受到与其相连接的栅线的影响，使得下一级移位寄存器电路的信号输入端INPUT输出的信号也受到影响。可选的，如图2所示，该上拉子电路20还连接第二信号输出端 OUT_C。该第二信号输出端OUT_C用于与下一级移位寄存器电路的信号输入端INPUT相连接。
在此情况下，上述上拉子电路20还包括第十三晶体管M13。该第十三晶体管M13的栅极连接上拉节点PU，第十三晶体管M13的第一极连接时钟信号端CLK，第十三晶体管M13的第二极与第二信号输出端OUT_C相连接。
基于此，上述第一下拉子电路60还包括第十四晶体管M14。该第十四晶体管M14的栅极连接第一下拉节点PD_1，第十四晶体管 M14的第一极连接第二信号输出端OUT_C，第十四晶体管M14的第二极与第一电压端VGL相连接。
此外，在该上拉子电路20还连接第二信号输出端OUT_C，且该上拉子电路20还包括上述第十三晶体管M13的情况下，该第二下拉子电路61还包括第十五晶体管M15，该第十五晶体管M15的栅极连接第二下拉节点PD_2，第十五晶体管M15的第一极连接第二信号输出端OUT_C，第十五晶体管M15的第二极与所述第一电压端VGL 相连接。
此外，上述移位寄存器电路还包括第二复位子电路70。
该第二复位子电路70连接第一子复位信号端RST、第二子复位信号端RST_C、上拉节点PU、第一信号输出端OUT以及第一电压端VGL。该第二复位子电路70用于在第一子复位信号端RST的控制下，将第一信号输出端RST的电压下拉至第一电压端VGL。此外，第二复位子电路70还用于该在第二子复位信号端RST_C的控制下，将上拉节点PU的电压下拉至第一电压端VGL。
其中，第二复位子电路70包括第十六晶体管M16和第十七晶体管M17。
该第十六晶体管M16的栅极连接第二子复位信号端RST_C，第十六晶体管M16的第一极连接上拉节点PU，第十六晶体管M16的第二极连接第一电压端VGL。
第十七晶体管M17的栅极连接第一子复位信号端RST，第十七晶体管M17的第一极连接第一信号输出端OUT，第十七晶体管的第二极M17连接第一电压端VGL。
需要说明的是，通常上拉子电路20中的驱动晶体管Md需要带动负载，因此该驱动晶体管Md的宽长比通常大于其他子电路中的晶体管的宽长比。例如，该驱动晶体管Md的宽长比大于第一复位子电路40中第二晶体管M2的宽长比。
基于此，在正常显示的过程中，当上拉节点PU需要为高电平时，为了避免关机辅助子电路30中的放电晶体管Mdc对该上拉节点PU 的电位造成影响，可选的该放电晶体管Mdc的宽长比小于除了驱动晶体管Md以外的其余晶体管，例如第二晶体管M2的宽长比。
此外，上述各个子电路中的晶体管可以为N型晶体管，也可以为P型晶体管。本申请为了方便说明，本申请实施例以上述晶体管均为N型晶体管为例进行说明。其中，上述晶体管的第一极可以为漏极，第二极可以为源极；或者第一极可以为源极，第二极可以为漏极。
以下，基于图2所示的结构，以图2中各个晶体管均为N型晶体管为例对该移位寄存器电路在正常显示过程中的工作过程进行详细的说明。
在预充电阶段，信号输入端INPUT输入高电平，第一晶体管M1 导通，信号输入端INPUT输入的高电平传输至上拉节点PU，对该上拉节点进行预充电。在上拉节点PU的控制下，第十三晶体管M13、驱动晶体管Md导通。此时时钟信号端CLK输入低电平，第一信号输出端OUT和第二信号输出端OUT-C输出低电平。
在栅极驱动信号输出阶段，信号输入端INPUT输入低电平，时钟信号端CLK输入高电平。此时，上拉节点PU在自举作用下，电位进一步升高，第十三晶体管M13、驱动晶体管Md保持导通状态，第一信号输出端OUT和第二信号输出端OUT-C输出高电平。其中，第一信号输出端OUT输出的高电平作为栅极驱动信号通过栅线提供至一行亚像素。
由上述可知，预充电阶段和栅极驱动信号输出阶段，上拉节点 PU均为高电平，放电晶体管Mdc导通，但是由于放电晶体管Mdc 的宽长比较小，且相对于关机控制阶段Xon(毫秒级别)而言，上述预充电阶段和栅极驱动信号输出阶段的时长为微秒级别，很短。因此，上述放电晶体管Mdc在正常显示阶段，对上拉节点PU的电位影响不大，可以忽略不计。
在上述栅极驱动信号输出阶段以后，第二电压端VDD_A和第三电压端VDD_B交替输出高电平。当第二电压端VDD_A输出高电平时，第一下拉节点PD_1为高电平，第六晶体管M6、第七晶体管M7、第十四晶体管M14导通，分别将上拉节点PU、第一信号输出端OUT、第二信号输出端OUT-C的电位下拉至低电平。当第三电压端VDD_B 输出高电平时，第二下拉节点PD_2为高电平，第十一晶体管M11、第十二晶体管M12、第十五晶体管M15导通，分别将上拉节点PU、第一信号输出端OUT、第二信号输出端OUT-C的电位下拉至第一电压端VGL。
此外，第一复位信号端RST以及第二复位信号端RST-C输入高电平，分别导通第十七晶体管M17和第十六晶体管M16，以分别对第一信号输出端OUT和上拉节点PU的电位下拉至第一电压端VGL。
基于此，当需要关机时，在关机控制阶段Xon，各个电压端输出高电平，且放电晶体管Mdc导通，并缓慢将上拉节点PU的电位下拉至放电电压端Vdc，从而可以避免上拉节点PU的电位在关机控制阶段Xon处于自举的状态，使得各个移位寄存器电路的第一信号输出端OUT输出的波形相同，从而使得各行亚像素达到匀速放电的目的。
本申请实施例提供一种栅极驱动电路，如图6所示，包括多个级联的如上所述的任意一种移位寄存器电路(RS1、RS2……RSn)。其中，n≥2，n为正整数。
其中，第一级移位寄存器电路RS1的信号输入端INPUT接收起始信号STV。
除了第一级移位寄存器电路RS1以外，上一级移位寄存器电路的第二信号输出端OUT_C连接下一级移位寄存器电路的信号输入端 INPUT。
除了最后一级移位寄存器电路RSn以外，下一级移位寄存器电路的第一信号输出端OUT连接上一级移位寄存器电路的第一子复位信号端RST；下一级移位寄存器电路的第二信号输出端OUT-C连接上一级移位寄存器电路的第二子复位信号端RST_C。
最后一级移位寄存器电路的第一子复位信号端RST和第二子复位信号端RST_C接收复位信号。
基于此，相邻两个移位寄存器电路的时钟信号端CLK连接不同的系统时钟信号端CK1和CK2。例如，第一级移位寄存器电路RS1 连接系统时钟信号端CK1，第二级移位寄存器电路RS2连接系统时钟信号端CK2。其中，系统时钟信号端CK1输入的信号与系统时钟信号端CK2输入的信号周期相同，反向相反。其余移位寄存器电路时钟信号端的连接方式以此类推。此外，第二电压端VDD-A和第三电压端VDD-B分别连接系统电压端V1和V2，系统电压端V1和V2 交替输出高电平。
上述栅极驱动电路具有与前述实施例提供的移位寄存器电路相同的技术效果，此处不再赘述。
本申请实施例提供一种显示装置包括如上所述的栅极驱动电路。该显示装置中的栅极驱动电路具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为显示器、电视、数码相框、手机、车载显示屏或平板电脑等任何具有显示功能的产品或者部件。
本申请实施例提供一种用于控制如图1或图2所示的移位寄存器电路的方法。具体的，在显示阶段的一图像帧内，该方法包括：
首先，在预充电阶段，上拉控制子电路10在信号输入端INPUT 的控制下，将信号输入端INPUT的电压传输至上拉节点PU，以对该上拉节点PU进行预充电。
接下来，在栅极驱动信号输出阶段，上拉子电路20在上拉节点 PU的控制下，将时钟信号端CLK的电压传输至第一信号输出端 OUT，以对于该第一信号输出端OUT相连接的栅线输出栅极驱动信号。
在关机控制阶段Xon，上述方法包括：
关机辅助子电路30在上拉节点PU的控制下，将上拉节点PU的电压下拉至放电电压端Vdc。
上述各个子电路的结构如图2所示，其中各个子电路中晶体管在显示阶段或者上述关机控制阶段Xon的通断状态同上所述，此处不再赘述。此外，该移位寄存器电路的控制方法具有与前述实施例提供的移位寄存器电路相同的技术效果，此处不再赘述。
为了解决关机控制阶段Xon，部分移位寄存器电路的上拉节点 PU的电位发生自举，导致各行亚像素放电速率不同的问题，本申请实施例提供另一种移位寄存器电路的控制方法。
其中，该移位寄存器电路如图7所示，包括上拉控制子电路10、上拉子电路20以及第一复位子电路40。
具体的，上拉控制子电路10与信号输入端INPUT、上拉节点PU 相连接。上拉子电路20与时钟信号端CLK、上拉节点PU以及第一信号输出端OUT相连接。第一复位子电路40与总复位信号端 TGOA_RST、上拉节点PU以及第一电压端VGL相连接。其中，上述上拉控制子电路10、上拉子电路20以及第一复位子电路40的具体结构与图2所示的结构相同，此处不再赘述。
在此情况下，上述移位寄存器电路的控制方法包括：
在显示阶段的一图像帧内，所述方法包括：
首先，在预充电阶段，上拉控制子电路10在信号输入端INPUT 的控制下，将信号输入端INPUT的电压传输至上拉节点PU，以对该上拉节点PU进行预充电。
接下来，在栅极驱动信号输出阶段，上拉子电路20在上拉节点 PU的控制下，将时钟信号端CLK的电压传输至所述第一信号输出端 OUT，以对于该第一信号输出端OUT相连接的栅线输出栅极驱动信号。
其中，当上述上拉控制子电路10和上拉子电路20的结构如图2 所示时，该上拉控制子电路10和上拉子电路20中晶体管在显示阶段或者上述关机控制阶段Xon的通断状态同上所述，此处不再赘述。
在此基础上，上述控制方法包括：
如图8所示，在关机控制阶段Xon之前，第一复位子电路40在总复位信号端TGOA_RST的控制下，将上拉节点PU的电压下拉至第一电压端VGL。
在此情况下，可以在关机控制阶段Xon之前，通过总复位信号端TGOA_RST控制第一复位子电路40开启，如图8所示，能够在关机控制阶段Xon之前，将处于上述预充电阶段(即预充电阶段)或栅极驱动信号输出阶段(即栅极驱动电路输出阶段)的移位寄存器电路中的上拉节点PU’进行预放电，使得上述上拉节点PU’的电位在关机控制阶段Xon不会发生自举。
在此情况下，通过在关机控制阶段Xon之前，采用对上拉节点 PU’进行预放电的方案，从而使得上述上拉节点PU’的波形与在关机控制阶段Xon之前未处于上述预充电阶段和栅极驱动信号输出阶段的移位寄存器电路的上拉节点PU的波形大致相同。因此，采用上述控制方法，无论各个移位寄存器电路在关机控制阶段Xon之前的显示阶段处于何种状态，在该关机控制阶段Xon，各个移位寄存器电路中的上拉节点PU的波形大致相同。
基于此，图8可以看出，在关机控制阶段Xon之前，无论移位寄存器电路是否处于上述预充电阶段和栅极驱动信号输出阶段，在关机控制阶段Xon，各个移位寄存器电路的第一信号输出端OUT(与上拉节点PU相对应)或者，第一信号输出端OUT’(与上拉节点PU’相对应)输出的波形大致相同，从而使得各行亚像素的放电速度均匀。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种移位寄存器电路，其特征在于，包括上拉控制子电路、上拉子电路、第一复位子电路以及关机辅助子电路；
所述上拉控制子电路与信号输入端、上拉节点相连接，所述上拉控制子电路用于在所述信号输入端的控制下，将所述信号输入端的电压传输至所述上拉节点；
所述关机辅助子电路与所述上拉节点、放电电压端相连接，所述关机辅助子电路用于在关机控制阶段，在所述上拉节点的控制下，将所述上拉节点的电压下拉至所述放电电压端；
所述关机辅助子电路包括放电晶体管；所述放电晶体管的栅极和第一极均与所述上拉节点相连接，所述放电晶体管的第二极连接所述放电电压端；
所述第一复位子电路与总复位信号端、所述上拉节点以及第一电压端相连接；所述第一复位子电路用于在所述总复位信号端的控制下，将所述上拉节点的电压下拉至所述第一电压端；
所述第一复位子电路包括第二晶体管，所述第二晶体管的栅极连接所述总复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接；
所述放电晶体管的宽长比小于所述第二晶体管的宽长比；
所述上拉子电路与时钟信号端、所述上拉节点以及第一信号输出端相连接，所述上拉子电路用于在所述上拉节点的控制下，将所述时钟信号端的电压传输至所述第一信号输出端，所述第一信号输出端用于与栅线相连接。
2.根据权利要求1所述的移位寄存器电路，其特征在于，所述放电电压端连接所述时钟信号端；或者，所述放电电压端连接接地端。
3.根据权利要求1所述的移位寄存器电路，其特征在于，所述上拉子电路包括驱动晶体管和存储电容；
所述驱动晶体管的栅极连接所述上拉节点，所述驱动晶体管的第一极连接所述时钟信号端，所述驱动晶体管的第二极与所述第一信号输出端相连接；所述存储电容的一端连接所述驱动晶体管的栅极，所述存储电容的另一端连接所述驱动晶体管的第二极；
所述上拉控制子电路包括第一晶体管；所述第一晶体管的栅极和第一极连接所述信号输入端，第二极与所述上拉节点相连接。
4.根据权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第一下拉控制子电路；
所述第一下拉控制子电路与第二电压端、所述信号输入端、所述上拉节点、第一下拉节点以及第一电压端相连接；所述第一下拉控制子电路用于在所述第二电压端的控制下，将所述第二电压端的电压传输至所述第一下拉节点；或者，所述第一下拉控制子电路用于在所述信号输入端或者所述上拉节点的控制下，将所述第一下拉节点的电压下拉至所述第一电压端；
所述第一下拉控制子电路包括第三晶体管、第四晶体管以及第五晶体管；
所述第三晶体管的栅极和第一极连接所述第二电压端，所述第三晶体管的第二极连接所述第一下拉节点；
所述第四晶体管的栅极连接所述信号输入端，所述第四晶体管的第一极连接所述第一下拉节点；所述第四晶体管的第二极连接所述第一电压端；
所述第五晶体管的栅极连接所述上拉节点，所述第五晶体管的第一极连接所述第一下拉节点，所述第五晶体管的第二极与所述第一电压端相连接。
5.根据权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第一下拉子电路；
所述第一下拉子电路与所述上拉节点、所述第一信号输出端、第一电压端以及第一下拉节点相连接；所述第一下拉子电路用于在所述第一下拉节点的控制下分别将所述上拉节点和所述第一信号输出端的电压下拉至所述第一电压端；
所述第一下拉子电路包括第六晶体管和第七晶体管；
所述第六晶体管的栅极连接所述第一下拉节点，所述第六晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极与所述第一电压端相连接；
所述第七晶体管的栅极连接所述第一下拉节点，所述第七晶体管的第一极连接所述第一信号输出端，所述第七晶体管的第二极与所述第一电压端相连接。
6.根据权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第二下拉控制子电路；
所述第二下拉控制子电路与第三电压端、所述信号输入端、所述上拉节点、第二下拉节点以及第一电压端相连接；所述第二下拉控制子电路用于在所述第三电压端的控制下，将所述第三电压端的电压传输至所述第二下拉节点；或者，所述第二下拉控制子电路用于在所述信号输入端或者所述上拉节点的控制下，将所述第二下拉节点的电压下拉至所述第一电压端；
第一下拉控制子电路包括第八晶体管、第九晶体管以及第十晶体管；
所述第八晶体管的栅极和第一极连接所述第三电压端，所述第八晶体管的第二极连接所述第二下拉节点；
所述第九晶体管的栅极连接所述信号输入端，所述第九晶体管的第一极连接所述第二下拉节点；所述第九晶体管的第二极连接所述第一电压端；
所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第一极连接所述第二下拉节点，所述第十晶体管的第二极与所述第一电压端相连接。
7.根据权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第二下拉子电路；
所述第二下拉子电路与所述上拉节点、所述第一信号输出端、第一电压端以及第二下拉节点相连接；所述第二下拉子电路用于在所述第二下拉节点的控制下分别将所述上拉节点和所述第一信号输出端的电压下拉至所述第一电压端；
所述第二下拉子电路包括第十一晶体管和第十二晶体管；
所述第十一晶体管的栅极连接所述第二下拉节点，所述第十一晶体管的第一极连接所述上拉节点，所述第十一晶体管的第二极与所述第一电压端相连接；
所述第十二晶体管的栅极连接所述第二下拉节点，所述第十二晶体管的第一极连接所述第一信号输出端，所述第十二晶体管的第二极与所述第一电压端相连接。
8.根据权利要求5所述的移位寄存器电路，其特征在于，所述上拉子电路还连接第二信号输出端；
所述上拉子电路还包括第十三晶体管；所述第十三晶体管的栅极连接所述上拉节点，所述第十三晶体管的第一极连接所述时钟信号端，所述第十三晶体管的第二极与所述第二信号输出端相连接；
所述第一下拉子电路还包括第十四晶体管；所述第十四晶体管的栅极连接所述第一下拉节点，所述第十四晶体管的第一极连接所述第二信号输出端，所述第十四晶体管的第二极与所述第一电压端相连接。
9.根据权利要求7所述的移位寄存器电路，其特征在于，所述上拉子电路还连接第二信号输出端；
所述上拉子电路还包括第十三晶体管；所述第十三晶体管的栅极连接所述上拉节点，所述第十三晶体管的第一极连接所述时钟信号端，所述第十三晶体管的第二极与所述第二信号输出端相连接；
所述第二下拉子电路还包括第十五晶体管；所述第十五晶体管的栅极连接所述第二下拉节点，所述第十五晶体管的第一极连接所述第二信号输出端，所述第十五晶体管的第二极与所述第一电压端相连接。
10.根据权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第二复位子电路；
所述第二复位子电路连接第一子复位信号端、第二子复位信号端、所述上拉节点、所述第一信号输出端以及第一电压端；所述第二复位子电路用于在所述第一子复位信号端的控制下，将所述第一信号输出端的电压下拉至所述第一电压端；在第二子复位信号端的控制下，将所述上拉节点的电压下拉至所述第一电压端；
所述第二复位子电路包括第十六晶体管和第十七晶体管；
所述第十六晶体管的栅极连接所述第二子复位信号端，所述第十六晶体管的第一极连接所述上拉节点，所述第十六晶体管的第二极连接所述第一电压端；
所述第十七晶体管的栅极连接所述第一子复位信号端，所述第十七晶体管的第一极连接所述第一信号输出端，所述第十七晶体管的第二极连接所述第一电压端。
11.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-10任一项所述的移位寄存器电路；
第一级移位寄存器电路的信号输入端接收起始信号；
除了第一级移位寄存器电路以外，上一级移位寄存器电路的第二信号输出端连接下一级移位寄存器电路的信号输入端；
除了最后一级移位寄存器电路以外，下一级移位寄存器电路的第一信号输出端连接上一级移位寄存器电路的第一子复位信号端；下一级移位寄存器电路的第二信号输出端连接上一级移位寄存器电路的第二子复位信号端；
最后一级移位寄存器电路的第一子复位信号端和第二子复位信号端接收复位信号。
12.一种显示装置，其特征在于，包括如权利要求11所述的栅极驱动电路。
13.一种用于控制如权利要求1-10任一项所述的移位寄存器电路的方法，其特征在于，
在显示阶段的一图像帧内，所述方法包括：
在预充电阶段，上拉控制子电路在信号输入端的控制下，将所述信号输入端的电压传输至上拉节点；
在栅极驱动信号输出阶段，上拉子电路在所述上拉节点的控制下，将时钟信号端的电压传输至第一信号输出端；
在关机控制阶段，所述方法包括：
关机辅助子电路在所述上拉节点的控制下，将所述上拉节点的电压下拉至放电电压端。
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