CN109448630B - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够避免因晶体管的阈值电压漂移而导致的显示不良的问题；该移位寄存器中，输出子电路包括第一晶体管；第一晶体管的栅极与上拉节点连接；第一下拉控制子电路包括第二晶体管；第二晶体管的栅极与上拉节点连接；在上拉节点开启时，第一晶体管导通将第一时钟信号端的信号输出至信号输出端，并且第二晶体管导通，将第一电压端的电压输出至下拉节点，关闭该下拉节点；移位寄存器还包括与上拉节点、信号输入端、补偿电压端连接的补偿子电路；该补偿子电路用于在信号输入端的控制下，通过将补偿电压端的电压输出至上拉节点，以对该上拉节点进行电压补偿。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

现有技术中，为了实现显示装置的窄边框设计，将栅极驱动电路通常采用GOA(Gate Driver on Array，阵列基板行驱动)电路；该GOA电路中包括多个级联的移位寄存器，并集成于阵列基板(也可以称为TFT基板)。

然而，随着长时间的使用，由于TFT(Thin Film Transistor，薄膜晶体管)的特性，其阈值电压不可避免的产生漂移，使得移位寄存器中上拉节点PU的充电能力下降，进而不能正常的输出栅极扫描信号，导致显示异常(例如产生多输出(Multi))。

发明内容

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够避免因晶体管的阈值电压漂移而导致的显示不良的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种移位寄存器，包括与输入子电路连接的信号输入端，与输出子电路连接的信号输出端、上拉节点、下拉节点，所述输出子电路包括第一晶体管；所述第一晶体管的栅极与所述上拉节点连接，第一极与第一时钟信号端连接，第二极与所述信号输出端连接；所述移位寄存器还包括：第一下拉控制子电路；所述第一下拉控制子电路包括第二晶体管；所述第二晶体管的栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第一电压端连接；在所述上拉节点开启时，所述第一晶体管导通将所述第一时钟信号端的信号输出至所述信号输出端，并且所述第二晶体管导通，将所述第一电压端的电压输出至所述下拉节点，关闭该下拉节点；所述移位寄存器还包括与所述上拉节点、所述信号输入端、补偿电压端连接的补偿子电路；该补偿子电路用于在所述信号输入端的控制下，通过将所述补偿电压端的电压输出至所述上拉节点，以对该上拉节点进行电压补偿。

在一些实施例中，所述补偿子电路包括第三晶体管；所述第三晶体管的栅极与所述信号输入端连接，第一极与所述补偿电压端连接，第二极与所述上拉节点连接。

在一些实施例中，所述补偿电压端的电压为所述第一晶体管或所述第二晶体管的当前阈值电压；或者，所述补偿电压端的电压为所述第一晶体管或所述第二晶体管的当前阈值电压漂移量。

在一些实施例中，所述移位寄存器还包括下拉子电路、储能子电路、复位子电路、第二下拉控制子电路、上拉控制子电路；所述输入子电路与所述信号输入端、所述上拉节点连接，用于在所述信号输入端的电压的控制下将所述信号输入端的电压输出至所述上拉节点；所述下拉子电路与所述下拉节点、所述第一电压端、所述信号输出端连接，用于在所述下拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；所述储能子电路与所述上拉节点和所述信号输出端连接，用于将所述上拉节点的电压进行存储；还用于对所述上拉节点进行放电；所述复位子电路与复位信号端、所述第一电压端、所述上拉节点连接，用于在所述复位信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；所述第二下拉控制子电路与所述上拉节点、所述下拉节点、第二电压端、所述第一电压端连接，用于在所述上拉节点、所述第一电压端、所述第二电压端的电压的控制下，将所述第二电压端的电压输出至所述下拉节点；所述上拉控制子电路与所述上拉节点、所述下拉节点、所述第一电压端连接，用于在所述下拉节点的控制下，将所述第一电压端的电压输出至所述上拉节点。

在一些实施例中，所述输入子电路包括第四晶体管；所述第四晶体管的栅极和第一极与所述信号输入端连接，第二极与所述上拉节点连接；所述复位子电路包括第五晶体管；所述第五晶体管的栅极与所述复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述下拉子电路包括第十晶体管；所述第十晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接；所述上拉控制子电路包括第九晶体管；所述第九晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述第二下拉控制子电路包括第六晶体管、第七晶体管、第八晶体管；所述第八晶体管的栅极和第一极与所述第二电压端连接，第二极与所述第六晶体管的栅极连接，所述第六晶体管的第一极与所述第二电压端连接，第二极与所述下拉节点连接；所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述第六晶体管的栅极连接；所述储能子电路包括第一电容；所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。

在一些实施例中，所述移位寄存器还包括：替换下拉子电路，所述替换下拉子电路与所述下拉子电路的结构以及连接关系相同，用于与所述下拉子电路交替工作；替换第二下拉控制子电路，所述替换第二下拉控制子电路与所述第二下拉控制子电路的结构以及连接关系相同，用于与所述第二下拉控制子电路交替工作；替换上拉控制子电路，所述替换上拉控制子电路与所述上拉控制子电路的结构以及连接关系相同，用于与所述上拉控制子电路交替工作；替换第一下拉控制子电路，所述替换第一下拉控制子电路与所述第一下拉控制子电路结构以及连接关系相同，用于与所述第一下拉控制子电路交替工作。

本发明实施例还提供一种栅极驱动电路，包括至少两级级联的如前述的移位寄存器；第一级移位寄存器单元的信号输入端连接起始信号端；除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；除了最后一级移位寄存器以外，任一级移位寄存器单元的复位信号端与该级移位寄存器单元的下一级移位寄存器单元的信号输出端相连接；最后一级移位寄存器的复位信号端与所述起始信号端连接，或者单独设置。

本发明实施例还提供一种显示装置，包括如前述的栅极驱动电路；所述显示装置还包括补偿集成电路；所述补偿集成电路与所述补偿电压端连接，用于向所述补偿电压端输出补偿电压。

在一些实施例中，所述补偿集成电路包括计时器、温度传感器、存储器、处理器；所述温度传感器用于检测所述栅极驱动电路在工作时的环境温度，并存储至所述存储器中；所述计时器用于检测所述栅极驱动电路的工作时长，并存储至所述存储器中；所述存储器中还预存储有：所述第一晶体管或第二晶体管的阈值电压与环境温度、工作时长的第一对应关系；所述处理器用于根据所述温度传感器检测到的环境温度、所述计时器检测的工作时长、以及所述第一对应关系，获取所述第一晶体管或第二晶体管的当前阈值电压或者当前阈值电压漂移量作为所述补偿电压，输出至所述补偿电压端。

本发明实施例还提供一种用于驱动如前述的移位寄存器的驱动方法，所述驱动方法包括：在充电阶段，向信号输入端输入第一输入信号，输入子电路开启，对上拉节点进行充电；同时，补偿子电路开启，并向偿电压端输入的补偿电压，以将该补偿电压输出至所述上拉节点进行补偿，所述第一晶体管和所述第二晶体管开启。

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括与输入子电路连接的信号输入端，与输出子电路连接的信号输出端、上拉节点、下拉节点，输出子电路包括第一晶体管；第一晶体管的栅极与上拉节点连接，第一极与第一时钟信号端连接，第二极与信号输出端连接；移位寄存器还包括：第一下拉控制子电路；第一下拉控制子电路包括第二晶体管；第二晶体管的栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第一电压端连接；在上拉节点开启时，第一晶体管导通将第一时钟信号端的信号输出至信号输出端，并且第二晶体管导通，将第一电压端的电压输出至所述下拉节点，关闭该下拉节点；移位寄存器还包括与上拉节点、信号输入端、补偿电压端连接的补偿子电路；该补偿子电路用于在信号输入端的控制下，通过将补偿电压端的电压输出至上拉节点，以对该上拉节点进行电压补偿。

综上所述，本发明中的移位寄存器在通过信号输入端的电压开启上拉节点(对上拉节点进行充电)时，同时通过信号输入端的电压开启补偿子电路，通过补偿电压端的电压对上拉节点的电压进一步的补偿(抬高)，从而可以补偿因与上拉节点直接连接的第一晶体管和第二晶体管阈值电压偏移量，进而保证第一晶体管和第二晶体管的正常开启，避免了因晶体管的阈值电压漂移而导致的显示不良的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中提供的一种移位寄存器的电路结构示意图；

图2为本发明实施例中提供的一种移位寄存器的电路结构示意图；

图3为本发明实施例中提供的另一种移位寄存器的电路结构示意图；

图4为本发明实施例中提供的一种栅极驱动电路的结构示意图；

图5为本发明实施例中关于阈值电压的检测结构示意图；

图6为相关技术中移位寄存器在不同的VDD电压下，上拉节点和下拉节点的电压变化示意图；

图7为本发明与相关技术中移位寄存器在同一VDD电压下，上拉节点和下拉节点的电压对比示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

GOA作为一种常见的栅极驱动电路，其一般包括多个级联的移位寄存器，并且移位寄存器通过各信号端控制上拉节点PU和下拉节点PD的开启和关闭，以逐行输出扫描信号；例如，在上拉节点PU开启时，通过信号输出端输出扫描信号，在下拉节点PD开启时，信号输出端停止输出扫描信号；另外，一般的，上拉节点PU和下拉节点PD之间相互制约，一个开启，另一个则关闭；例如，在上拉节点PU开启(高电位)时，下拉节点PD关闭(低电位)；在上拉节点PU关闭(低电位)时，下拉节点PD开启(高电位)。

如图1所示，为相关技术中提供一种的移位寄存器，该移位寄存器中包括：与信号输入端Input连接的输入子电路103，用于通过信号输入端Input的电压开启上拉节点PU(也即对上拉节点PU进行充电)。

该移位寄存器中还包括：输出子电路101和第一下拉控制子电路102。

其中，输出子电路101中包括第一晶体管T1，该第一晶体管T1的栅极与上拉节点PU连接，第一极与第一时钟信号端CLK1连接，第二极与信号输出端Output连接。

第一下拉控制子电路102中包括第二晶体管T2，该第二晶体管T2的栅极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第一电压端VGL连接。

在上拉节点PU开启时，上述第一晶体管T1导通将第一时钟信号端CLK1的信号)输出至信号输出端Output，并且在上拉节点PU开启时，第二晶体管T2导通，将第一电压端VGL的电压输出至下拉节点PD，关闭该下拉节点PD。

可以理解的是，图1中仅是示意的以直接通过第二晶体管T2导通，将第一电压端VGL的电压输出至下拉节点PD为例进行说明的，实际中，还可以是通过第二晶体管T2和其他的电子器件的结合，将第一电压端VGL的电压输出至下拉节点PD，以关闭下拉节点PD；同理，可以是直接通过第一晶体管T1导通，将第一时钟信号端CLK1的信号输出至信号输出端Output，也可以是第一晶体管T1和其他的电子器件的结合，将第一时钟信号端CLK1的信号输出至信号输出端Output；本发明对此不做具体限定。

然而，由于制作工艺的差异以及长时间的使用，晶体管的阈值电压不可避免的会产生漂移，尤其是针对上述输出子电路101中通过栅极直接与上拉节点PU连接的第一晶体管T1，以及第一下拉控制子电路102中通过栅极直接与上拉节点PU连接的第二晶体管T2，因阈值电压的漂移会极大的影响上拉节点PU的充电能力，容易出现下拉节点PD无法正常下拉，上拉节点PU充电不足，进而导致信号输出端Output输出异常，例如常见的，会出现多输出(Multi)的现象。

基于此，本发明实施例中提供一种移位寄存器，如图2所示，该移位寄存器还包括：与上拉节点PU、信号输入端Input、补偿电压端Vsense连接的补偿子电路104，用于在信号输入端Input的控制下，通过将补偿电压端Vsense的电压输出至上拉节点PU，以对上拉节点PU进行电压补偿，从而保证第一晶体管T1和第二晶体管T2在充电阶段正常开启。

综上所述，本发明中的移位寄存器在通过信号输入端的电压开启上拉节点(对上拉节点进行充电)时，同时通过信号输入端的电压开启补偿子电路，通过补偿电压端的电压对上拉节点的电压进一步的补偿(抬高)，从而可以补偿因与上拉节点直接连接的第一晶体管和第二晶体管阈值电压偏移量，进而保证第一晶体管和第二晶体管的正常开启，避免了因晶体管的阈值电压漂移而导致的显示不良的问题。

以下对上述补偿子电路104做进一步的说明。

如图2所示，该补偿子电路104包括第三晶体管T3。

具体的，第三晶体管T3的栅极与信号输入端Input连接，第一极与补偿电压端Vsense连接，第二极与上拉节点PU连接；从而在信号输入端Input的电压的控制下，第三晶体管T3导通，将补偿电压端Vsense的电压输出至上拉节点PU，抬升上拉节点PU的电位，以对第一晶体管和第二晶体管的阈值电压漂移进行补偿。

其中，对于补偿电压端Vsense的电压而言，在一些实施例中，补偿电压端Vsense的电压可以为根据实际的需要，通过人为设置的固定电压端；在一些实施例中，补偿电压端Vsense的电压为第一晶体管T1或第二晶体管T2的当前阈值电压；在一些实施例中，补偿电压端Vsense的电压为第一晶体管T1或第二晶体管T2的当前阈值电压漂移量，本发明对此不做具体限定，主要通过该补偿电压端Vsense的电压，对上拉节点的电位进一步抬升，保证第一晶体管和第二晶体管在充电节点能够开启即可。

实际中，由于阈值电压随着使用时间的推移，会产生一定的变化，因此，优选的，补偿电压端Vsense的电压大小可以设置为一个随着使用时间的推移也对应变化的；例如，一般可以设置为第一晶体管T1或第二晶体管T2的当前阈值电压漂移量或者当前阈值电压。

在此基础上，实际中，对于第一晶体管T1或第二晶体管T2的当前阈值电压漂移量或者当前阈值电压的大小可以通过取样测量得到，本发明对于实际测量的方式不做具体限定。

例如，可以通过将样品显示面板在不同温度下、不同显示时长时，测量第一晶体管或第二晶体管的阈值电压，从而得到第一晶体管或第二晶体管的阈值电压随时间、温度的变化关系，进而拟合出曲线公式(第一对应关系)，将其进行存储；这样一来，在显示面板的实际显示时，根据实际的显示时长、温度结合前述的曲线公式，得到当前的阈值电压，进而将该当前阈值电压输出至补偿电压端，或者根据该当前阈值电压和初始阈值电压得到当前阈值电压漂移量，将该当前阈值电压漂移量输出至补偿电压端。

又例如，还可以设置具体的子电路，对第一晶体管T1或第二晶体管T2的当前阈值电压进行实时侦测，以将该当前阈值电压输出至补偿电压端，或者根据该当前阈值电压和初始阈值电压得到当前阈值电压漂移量，将该当前阈值电压漂移量输出至补偿电压端。

以下对本发明中移位寄存器的具体结构做进一步的说明。

在一些实施例中，移位寄存器在包括前述的输出子电路101、第一下拉控制子电路102、输入子电路103的基础上，如图2所示，该移位寄存器还包括下拉子电路109、储能子电路108、复位子电路105、第二下拉控制子电路107、上拉控制子电路106。

其中，输入子电路103与信号输入端Input、上拉节点PU连接，用于在信号输入端Input的电压的控制下，将信号输入端Input的电压输出至上拉节点PU。

具体的，该输入子电路103可以包括第四晶体管T4；该第四晶体管T4的栅极和第一极与信号输入端Input连接，第二极与上拉节点PU连接。

下拉子电路109与下拉节点PD、第一电压端VGL、信号输出端Output连接，用于在下拉节点PD的控制下，将第一电压端VGL的电压输出至信号输出端Output。

具体的，该下拉子电路109可以包括第十晶体管T10；第十晶体管T10的栅极与下拉节点PD连接，第一极与第一电压端VGL连接，第二极与信号输出端Output连接。

储能子电路108与上拉节点PU和信号输出端Output连接，用于将上拉节点PU的电压进行存储；还用于对上拉节点PU进行放电。

具体的，该储能子电路108可以包括第一电容C1；该第一电容C1的第一端与上拉节点PU连接，第二端与信号输出端Output连接。

复位子电路105与复位信号端Reset、第一电压端VGL、上拉节点PU连接，用于在复位信号端Reset的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。

具体的，该复位子电路105可以包括第五晶体管T5；该第五晶体管T5的栅极与复位信号端Reset连接，第一极与第一电压端VGL连接，第二极与上拉节点PU连接。

第二下拉控制子电路107与上拉节点PU、下拉节点PD、第二电压端V、第一电压端VGL连接，用于在上拉节点PU、第一电压端VGL的控制下，将第二电压端V的电压输出至下拉节点PD。

具体的，该第二下拉控制子电路107可以包括第六晶体管T6、第七晶体管T7、第八晶体管T8。其中，第八晶体管T8的栅极和第一极与第二电压端V连接，第二极与第六晶体管T6的栅极连接，第六晶体管T6的第一极与第二电压端V连接，第二极与下拉节点PD连接；第七晶体管T7的栅极与上拉节点PU连接，第一极与第一电压端VGL连接，第二极与第六晶体管T6的栅极连接。

上拉控制子电路106与上拉节点PU、下拉节点PD、第一电压端VGL连接，用于在下拉节点PD的控制下，将第一电压端VGL的电压输出至上拉节点PU。

具体的，该上拉控制子电路可以包括第九晶体管T9；该第九晶体管T9的栅极与下拉节点PD连接，第一极与第一电压端VGL连接，第二极与上拉节点PU连接。

在另一些实施例中，如图3所示，该移位寄存器在包括前述图2的电路的结构的基础上，还包括：替换第一下拉控制子电路102’、替换第二下拉控制子电路107’、替换上拉控制子电路106’、替换下拉子电路109’。

其中，替换第一下拉控制子电路102’与前述的第一下拉控制子电路102结构以及连接关系相同，用于与第一下拉控制子电路102交替工作。

具体的，如图3所示，该替换第一下拉控制子电路102’可以包括第二替换晶体管T2’，该第二替换晶体管T2’的栅极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第一电压端VGL连接。

替换第二下拉控制子电路107’与前述的第二下拉控制子电路107的结构以及连接关系相同，用于与第二下拉控制子电路107交替工作。

具体的，如图3所示，该替换第二下拉控制子电路107’可以包括第六替换晶体管T6’、第七替换晶体管T7’、第八替换晶体管T8’。其中，第八替换晶体管T8’的栅极和第一极与第二替换电压端V’连接，第二极与第六替换晶体管T6’的栅极连接，第六替换晶体管T6’的第一极与第二替换电压端V’连接，第二极与替换下拉节点PD’连接；第七替换晶体管T7’的栅极与上拉节点PU连接，第一极与第一电压端VGL连接，第二极与第六替换晶体管T6’的栅极连接。

替换上拉控制子电路106’与前述的上拉控制子电路106的结构以及连接关系相同，用于与上拉控制子电路106交替工作。

具体的，如图3所示，该替换上拉控制子电路106’可以包括第九替换晶体管T9’；该第九替换晶体管T9’的栅极与替换下拉节点PD’连接，第一极与第一电压端VGL连接，第二极与上拉节点PU连接。

替换下拉子电路109’与前述的下拉子电路109的结构以及连接关系相同，用于与下拉子电路109交替工作。

具体的，如图3所示，该替换下拉子电路109’可以包括第十替换晶体管T10’；该第十晶体管T10’的栅极与替换下拉节点PD’连接，第一极与第一电压端VGL连接，第二极与信号输出端Output连接。

可以理解的是，图3中示出的移位寄存器相比于图2中示出的移位寄存器，通过设置替换第一下拉控制子电路102’、替换第二下拉控制子电路107’、替换上拉控制子电路106’、替换下拉子电路109’，从而能够与第一下拉控制子电路102、第二下拉控制子电路107、上拉控制子电路106、下拉子电路109交替工作，以避免各子电路中的晶体管因长时间处于导通状态，而导致其寿命下降。

另外，针对图2中示出的移位寄存器而言，第二电压端V一般设置为第二时钟信号端CKL2，该第二时钟信号端CLK2的时钟信号与第一时钟信号端CLK1的时钟信号为一组反向的信号。针对图3中示出的移位寄存器而言，第二电压端V和替换第二电压端V’为交替开启的高电平电压端(VDDE和VDDO)。

本发明实施例另一方面还提供一种栅极驱动电路，如图4所示，该栅极驱动电路包括至少两级级联的如前述的移位寄存器，其中，图4以采用图3中示出的移位寄存器为例进行示意说明。

第一级移位寄存器RS1的信号输入端Input连接起始信号端STV；除了第一级移位寄存器RS1以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端Output相连接。

除了最后一级移位寄存器RSn以外，任一级移位寄存器单元的复位信号端Reset与该级移位寄存器单元的下一级移位寄存器单元的信号输出端Output相连接。

当然，对于最后一级移位寄存器RSn的复位信号端Reset而言，可以单独设置，也可以与起始信号端STV连接，本发明对此不做具体限定。另外，各级移位寄存器的信号输出端Output与显示面板的显示区中的栅线(G1、G1……Gn)一一对应连接，以对各栅线进行逐行扫描。

本发明实施例还提供一种显示装置，包括前述的栅极驱动电路；并且还包括补偿集成电路(一般为IC芯片)；该补偿集成电路与前述的补偿电压端Vsense连接，用于向补偿电压端Vsense输出补偿电压，以保证第一晶体管和第二晶体管在充电阶段正常开启。

具体的，上述补偿集成电路可以包括计时器、温度传感器、存储器、处理器。

其中，温度传感器用于检测栅极驱动电路在工作时的环境温度，并将其存储至存储器中；计时器用于检测栅极驱动电路的工作时长，并将其存储至存储器中。

存储器中还预存储有：第一晶体管或第二晶体管的阈值电压与环境温度、工作时长的第一对应关系。

处理器用于根据温度传感器检测到的环境温度、计时器检测到的工作时长、以及第一对应关系，获取第一晶体管或第二晶体管的当前阈值电压或者当前阈值电压漂移量作为补偿电压输出至补偿电压端Vsense。

具体的，对于上述第一对应关系的获取，实际中，可以采用测量样品显示面板在不同温度下、不同显示时长时，第一晶体管或第二晶体管的阈值电压，从而通过拟合处理得到第一晶体管或第二晶体管的阈值电压与温度、显示时长的关系(即第一对应关系)。

示意的，可以采集样品显示面板在20℃、25℃、30℃、35℃、40℃、45℃中每一温度下，各样品显示面板显示在初始状态以及不同显示(点亮)时长状态下，第一晶体管或第二晶体管的阈值电压，进而通过曲线拟合的方式，得到第一晶体管或第二晶体管的阈值电压与温度和显示时长的第一对应关系。

当然，由于第一晶体管和第二晶体管的阈值电压基本接近，例如，从图5中示出的，在35℃下，初始状态、3天、5天、10天第一晶体管T1、第二晶体管T2的阈值电压(Vth)对比可以看出，两者的阈值电压基本一致；因此，实际中可以仅测定其中的一个晶体管的阈值电压即可。

另外，对于上述通过计时器用于检测栅极驱动电路的工作时长而言，在一些实施例中，可以通过设置电压端VIN在显示面板点亮时，电压端VIN就维持高电位，从而计时器根据电压端VIN维持高电位的时间即可得到显示面板的显示时长。

本发明实施例还提供一种用于驱动前述移位寄存器的驱动方法，以下以图2中示出的移位寄存器为例，对该驱动方法进行详细说明；具体的，该驱动方法包括：

在充电阶段，向信号输入端Input输入第一输入信号，输入子电路103开启，对上拉节点PU进行充电；同时补偿子电路104开启，向偿电压端Vsense输入的补偿电压，将补偿电压端Vsense输入的补偿电压输出至该上拉节点PU进行电压补偿，第一晶体管T1和第二晶体管T2开启，下拉节点PD关闭。

具体的，参考图2，在该充电阶段，向信号输入端Input输入第一输入信号，第四晶体管T4、第三晶体管T3开启，信号输入端Input输入的第一输入信号，以及补偿电压端Vsense输入的补偿电压均输出至上拉节点PU，同时通过第一电容C1将该上拉节点PU的电位进行存储，以保证在后续的输出阶段，上拉节点PU的电位足以开启(导通)第一晶体管T1和第二晶体管T2。

当然，该驱动方法还包括输出阶段、复位阶段等，且各阶段与相关技术中对应的各阶段的控制过程基本一致。

示意的，以图2中示出的移位寄存器为例。

在输出阶段，通过第一电容C1对上拉节点PU进行放电，第一晶体管T1开启，将第一时钟信号端CLK1的电位(作为扫描信号)输出至信号输出端Output；同时在上拉节点PU的控制下，第二晶体管T2导通，将第一电压端VGL的电压输出至下拉节点PD，保证下拉节点PD关闭。

在复位阶段，在复位信号端Reset的电压的控制下，第五晶体管T5开启，将第一电压端VGL的电压输出至上拉节点PU，上拉节点PU关闭；此时，在第二电压端V2(CLK2)的电压的控制下，第八晶体管T8和第六晶体管T6开启(第七晶体管T7在上拉节点PU的控制下，处于截止状态)，将第二电压端V2的电压输出至下拉节点PD，下拉节点PD开启，第九晶体管T9导通，将第一电压端VGL的电压输出至上拉节点PU，进一步保证上拉节点PU在该阶段处于关闭状态；同时在该阶段，第十晶体管T10导通，将第一电压端VGL的电压输出信号输出端Output。

需要说明的是，第七晶体管T7的尺寸(沟道的宽长比)要大于第八晶体管T8，以保证在充电阶段，即使第七晶体管T7和第八晶体管T8均开启的情况下，第六晶体管T6仍处于截止状态，保证下拉节点PD处于关闭状态。

此外，还需要说明的是，以上实施例中晶体管的通、断过程均是以所有晶体管为N型晶体管，第一电压端VGL为低电平电压端为例进行的说明；当所有晶体管均为P型时，需要对图2、图3中各个控制信号进行翻转，且将图2、图3中与第一电压端VGL相连接的模块或者晶体管连接至高电平电压端VGH即可。

以下通过将本发明中的设置有补偿子电路104与不设置补偿子电路104的移位寄存器在实际的应用中，上拉节点和下拉节点的电压情况进行对比，以对本发明做进一步的说明。

具体的，以图3中示出的移位寄存器以及相关技术中在不设置补偿子电路104的移位寄存器(相比于图3仅去除了补偿子电路104)进行对比。

如图6中示出，为相关技术中不设置补偿子电路104的移位寄存器(相比于图3仅去除了补偿子电路104)在工作时，针对第二电压端V(VDD电压端的电压分别为：36V、34V、32V、30V)下，上拉节点PU(图6中(a))以及下拉节点PD(图6中(b))的电压模拟仿真图可以看出，只有VDD电压端的电压在30V时，在输出阶段，下拉节点PD(对应曲线24)能够正常关闭(下拉)、上拉节点PU(对应曲线14)能够正常开启(抬升)，移位寄存器正常输出扫描信号；而由于第一晶体管T1和第二晶体管T2的阈值电压的漂移，VDD电压端的电压在36V、34V、32V时，在输出阶段，下拉节点PD(对应曲线21、22、23)无法正常关闭(下拉)、上拉节点PU(对应曲线14)无法正常开启(抬升)，也即第一晶体管T1和第二晶体管T2无法正常开启，从而导致显示不良。

此处需要说明的是，如图6以及上述对应文字部分描述，尽管实际中可以通过降低VDD电压端的电压来保证在充电阶段下拉节点PD能够正常关闭、上拉节点PU能够正常开启；但对于本领域的技术人员而言，可以理解的是，在VDD电压端的电压降低的同时，会导致移位寄存器在复位阶段以及之后的降噪阶段的稳定性降低(也即栅极驱动电路的稳定性降低)，不能有效的复位以及降噪。

相比之下，如图7中针对VDD电压端的电压为36V的情况下，将本发明中图3中包括补偿子电路104的移位寄存器与前述相关技术中的移位寄存器在工作时，上拉节点PU(图7中(a))以及下拉节点PD(图7中(b))的电压模拟仿真图，可以看出，对于VDD电压端的设置较大的电压(36V)下，采用本发明中的移位寄存器，通过补偿子电路对上拉节点PU进行补偿，在输出阶段，下拉节点PD(对应曲线03)能够正常关闭(下拉)、上拉节点PU(对应曲线01)能够正常开启(抬升)。

综上所述，可以知道，采用本发明中设置有补偿子电路104的移位寄存器进行工作时，能够通过上拉节点PU进行电压补偿，从而保证在输出阶段第一晶体管和第二晶体管的正常开启，保证栅极驱动电路的稳定输出，避免因第一晶体管和第二晶体管的阈值电压漂移而导致上拉节点充电不足，进而造成显示不良的弊端。

另外，还可以理解的是，对于一些使用环境温度变化较大的显示产品；例如，车载显示产品，由于其使用温度范围较宽，温度较大，晶体管的阈值电压漂移量越大，转低温时，更容易出现因上拉节点充电不足的问题；因此，尤为适用采用本发明中的栅极驱动电路，以有效避免晶体管在高温下阈值电压加速漂移，导致上拉节点充电不足的问题。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种移位寄存器，包括与输入子电路连接的信号输入端，与输出子电路连接的信号输出端、上拉节点、下拉节点，其特征在于，

所述输出子电路包括第一晶体管；所述第一晶体管的栅极与所述上拉节点连接，第一极与第一时钟信号端连接，第二极与所述信号输出端连接；

所述移位寄存器还包括：第一下拉控制子电路；

所述第一下拉控制子电路包括第二晶体管；所述第二晶体管的栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第一电压端连接；

在所述上拉节点开启时，所述第一晶体管导通将所述第一时钟信号端的信号输出至所述信号输出端，并且所述第二晶体管导通，将所述第一电压端的电压输出至所述下拉节点，关闭该下拉节点；

所述移位寄存器还包括与所述上拉节点、所述信号输入端、补偿电压端连接的补偿子电路；该补偿子电路用于在所述信号输入端的控制下，通过将所述补偿电压端的电压输出至所述上拉节点，以对该上拉节点的进行电压补偿；

所述补偿电压端的电压为所述第一晶体管或所述第二晶体管的当前阈值电压；

或者，所述补偿电压端的电压为所述第一晶体管或所述第二晶体管的当前阈值电压漂移量。

2.根据权利要求1所述的移位寄存器，其特征在于，所述补偿子电路包括第三晶体管；

所述第三晶体管的栅极与所述信号输入端连接，第一极与所述补偿电压端连接，第二极与所述上拉节点连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括下拉子电路、储能子电路、复位子电路、第二下拉控制子电路、上拉控制子电路；

所述输入子电路与所述信号输入端、所述上拉节点连接，用于在所述信号输入端的电压的控制下将所述信号输入端的电压输出至所述上拉节点；

所述下拉子电路与所述下拉节点、所述第一电压端、所述信号输出端连接，用于在所述下拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；

所述储能子电路与所述上拉节点和所述信号输出端连接，用于将所述上拉节点的电压进行存储；还用于对所述上拉节点进行放电；

所述复位子电路与复位信号端、所述第一电压端、所述上拉节点连接，用于在所述复位信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述第二下拉控制子电路与所述上拉节点、所述下拉节点、第二电压端、所述第一电压端连接，用于在所述上拉节点、所述第一电压端、所述第二电压端的电压的控制下，将所述第二电压端的电压输出至所述下拉节点；

所述上拉控制子电路与所述上拉节点、所述下拉节点、所述第一电压端连接，用于在所述下拉节点的控制下，将所述第一电压端的电压输出至所述上拉节点。

4.根据权利要求3所述的移位寄存器，其特征在于，

所述输入子电路包括第四晶体管；所述第四晶体管的栅极和第一极与所述信号输入端连接，第二极与所述上拉节点连接；

所述复位子电路包括第五晶体管；所述第五晶体管的栅极与所述复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；

所述下拉子电路包括第十晶体管；所述第十晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接；

所述上拉控制子电路包括第九晶体管；所述第九晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；

所述第二下拉控制子电路包括第六晶体管、第七晶体管、第八晶体管；所述第八晶体管的栅极和第一极与所述第二电压端连接，第二极与所述第六晶体管的栅极连接，所述第六晶体管的第一极与所述第二电压端连接，第二极与所述下拉节点连接；所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述第六晶体管的栅极连接；

所述储能子电路包括第一电容；所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。

5.根据权利要求3或4所述的移位寄存器，其特征在于，

所述移位寄存器还包括：

替换下拉子电路，所述替换下拉子电路与所述下拉子电路的结构以及连接关系相同，用于与所述下拉子电路交替工作；

替换第二下拉控制子电路，所述替换第二下拉控制子电路与所述第二下拉控制子电路的结构以及连接关系相同，用于与所述第二下拉控制子电路交替工作；

替换上拉控制子电路，所述替换上拉控制子电路与所述上拉控制子电路的结构以及连接关系相同，用于与所述上拉控制子电路交替工作；

替换第一下拉控制子电路，所述替换第一下拉控制子电路与所述第一下拉控制子电路结构以及连接关系相同，用于与所述第一下拉控制子电路交替工作。

6.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-5任一项所述的移位寄存器；

第一级移位寄存器单元的信号输入端连接起始信号端；

除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；

除了最后一级移位寄存器以外，任一级移位寄存器单元的复位信号端与该级移位寄存器单元的下一级移位寄存器单元的信号输出端相连接；最后一级移位寄存器的复位信号端与所述起始信号端连接，或者单独设置。

7.一种显示装置，其特征在于，包括如权利要求6所述的栅极驱动电路；

所述显示装置还包括补偿集成电路；所述补偿集成电路与所述补偿电压端连接，用于向所述补偿电压端输出补偿电压；

所述补偿集成电路包括计时器、温度传感器、存储器、处理器；

所述温度传感器用于检测所述栅极驱动电路在工作时的环境温度，并将其存储至所述存储器中；所述计时器用于检测所述栅极驱动电路的工作时长，并将其存储至所述存储器中；

所述存储器中还预存储有：所述第一晶体管或第二晶体管的阈值电压与环境温度、工作时长的第一对应关系；

所述处理器用于根据所述温度传感器检测到的环境温度、所述计时器检测的工作时长、以及所述第一对应关系，获取所述第一晶体管或第二晶体管的当前阈值电压或者当前阈值电压漂移量作为所述补偿电压，输出至所述补偿电压端。

8.一种用于驱动如权利要求1-5任一项所述的移位寄存器的驱动方法，其特征在于，所述驱动方法包括：

在充电阶段，向信号输入端输入第一输入信号，输入子电路开启，对上拉节点进行充电；

同时，补偿子电路开启，并向补偿电压端输入补偿电压，以将该补偿电压输出至所述上拉节点进行电压补偿，所述第一晶体管和所述第二晶体管开启；

所述补偿电压端的电压为所述第一晶体管或所述第二晶体管的当前阈值电压；

或者，所述补偿电压端的电压为所述第一晶体管或所述第二晶体管的当前阈值电压漂移量。

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