KR20150069787A - 더블 게이트 트랜지스터를 갖는 시프트 레지스터 - Google Patents

더블 게이트 트랜지스터를 갖는 시프트 레지스터 Download PDF

Info

Publication number
KR20150069787A
KR20150069787A KR1020130156329A KR20130156329A KR20150069787A KR 20150069787 A KR20150069787 A KR 20150069787A KR 1020130156329 A KR1020130156329 A KR 1020130156329A KR 20130156329 A KR20130156329 A KR 20130156329A KR 20150069787 A KR20150069787 A KR 20150069787A
Authority
KR
South Korea
Prior art keywords
transistor
pull
node
voltage
output terminal
Prior art date
Application number
KR1020130156329A
Other languages
English (en)
Inventor
피재은
황치선
박상희
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020130156329A priority Critical patent/KR20150069787A/ko
Publication of KR20150069787A publication Critical patent/KR20150069787A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명의 실시 예에 따른 더블 게이트 트랜지스터들의 문턱 전압을 보상하는 문턱 전압 감지부를 포함하는 시프트 레지스터에 있어서, 상기 문턱 전압 감지부는: 제 1 감지 트랜지스터; 상기 제 1 감지 트랜지스터의 문턱 전압을 감지하는 감지 커패시터; 그리고 제 2 감지 트랜지스터를 포함하되, 상기 제 2 감지 트랜지스터가 턴-오프 상태일 때 감지된 보상 전압이 더블 게이트 트랜지스터들로 인가될 수 있다. 본 발명에 따르면, 시프트 레지스터의 주요 트랜지스터들을 더블 게이트 트랜지스터로 구성함으로써, 문턱 전압을 조절하여 NBIS 열화 현상으로 인한 시프트 레지스터의 오작동을 방지할 수 있다. 그리고, 게이트 드라이버의 소모 전력도 감소시킬 수 있다.

Description

더블 게이트 트랜지스터를 갖는 시프트 레지스터{SHIFT REGISTER INCLUDING DOUBLE GATE TRANSISTOR}
본 발명은 시프트 레지스터에 관한 것으로, 더욱 상세하게는 더블 게이트를 갖는 산화물 박막 트랜지스터로 구성되는 시프트 레지스터에 관한 것이다.
영상을 표시하는 표시 장치에는 액정표시장치(Liquid Crystal Display; LCD), 전계방출 표시장치(Field Emission Display; FED), 플라즈마 표시장치(Plasma Display Panel; PDP), 및 유기 전계 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 있다.
이러한 표시 장치는 비용 감소 및 모듈 구조의 단순화를 위해 박막 트랜지스터(Thin Film Transistor; TFT)로 구성되는 다양한 회로를 내장하고 있다. 예를 들어, 표시 장치의 게이트 라인들을 구동시키는 게이트 드라이버가 있다.
게이트 드라이버 회로의 시프트 레지스터에 내장되는 산화물 박막 트랜지스터는 기존의 비정질 실리콘 박막 트랜지스터보다 전류 구동 능력이 우수하고, 제조 비용이 낮은 장점이 있다. 그러나, 산화물 박막 트랜지스터는 전압 및 빛에 의한 스트레스를 받기 쉽고, 공정의 미세화로 인하여 음의 문턱 전압 값을 갖는 경우가 많다.
이러한 음의 문턱 전압 값을 갖는 공핍 모드 특성을 개선하기 위해, 트랜지스터의 게이트 전극에 음의 전압을 인가하는 것이 일반적인 방법이었다. 그러나, 이러한 방식은 산화물 트랜지스터가 갖는 문턱 전압보다 큰 음의 전압을 인가하여 트랜지스터를 턴-오프 시키므로 NBS (Negative Bias Stress) 열화를 유발시킬 수 있다. 더구나, 투명 디스플레이의 경우라면 내장된 회로가 직접 외부 광에 노출될 수 있으므로, NBIS (Negative Bias Illumination Stress)에 의해 소자 열화가 더욱 심각해질 수 있다. 이는 곧 시스템 오작동을 유발하거나 소모 전력 상승시킬 수 있으므로, 게이트 드라이버 회로의 시프트 레지스터에 내장된 트랜지스터에 보상 전압을 공급하는 것이 중요한 문제로 대두 되고 있다.
본 발명의 목적은 시프트 레지스터의 주요 트랜지스터를 더블 게이트 트랜지스터로 구성하고, 트랜지스터의 문턱 전압을 조절함으로써, 공핍 모드 특성을 갖는 산화물 박막 트랜지스터의 열화 현상을 방지하는데 있다.
본 발명의 또 다른 목적은 시프트 레지스터에 포함된 트랜지스터의 게이트 전극에 과도한 음의 전압이 인가되는 것을 방지하여 시프트 레지스터의 소모 전력을 감소시키는데 있다.
본 발명의 실시 예에 따른 더블 게이트 트랜지스터들의 문턱 전압을 보상하는 문턱 전압 감지부를 포함하는 시프트 레지스터에 있어서, 상기 문턱 전압 감지부는: 제 1 클럭 바 신호에 응답하여 제 1 클럭 신호를 전달하는 제 1 감지 트랜지스터; 상기 제 1 감지 트랜지스터와 제 1 노드 사이에 연결되어 상기 제 1 감지 트랜지스터의 문턱 전압을 감지하는 감지 커패시터; 그리고 제 2 클럭 신호에 응답하여 상기 제 1 노드를 접지시키는, 더블 게이트 트랜지스터인 제 2 감지 트랜지스터를 포함하되, 상기 제 2 감지 트랜지스터가 턴-오프 상태일 때 상기 제 1 노드에서 유지되는 보상 전압이 상기 제 2 감지 트랜지스터의 탑 게이트로 인가될 수 있다.
실시 예로써, 상기 보상 전압은 제 1 감지 트랜지스터의 문턱 전압일 수 있다.
다른 실시 예로써, 상기 제 1 클럭 신호에 응답하여 이전 스테이지의 출력 단자로부터 출력된 신호를 제 2 노드로 전달하는 입력부; 상기 제 2 노드로 전달된 신호에 응답하여 상기 제 1 클럭 바 신호를 출력 단자로 전달하는 풀-업부; 그리고 상기 출력 단자에 연결되고, 상기 출력 단자의 전압이 로우 상태이어야 할 때, 상기 출력 단자를 접지시키는 풀-다운부를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 입력부는: 상기 이전 스테이지의 출력 단자로부터 출력된 신호를 상기 제 2 노드로 전달하는, 더블 게이트 트랜지스터인 입력 트랜지스터를 포함하되, 상기 입력 트랜지스터가 턴-오프 되는 구간에 상기 보상 전압이 상기 입력 트랜지스터의 탑 게이트에 인가될 수 있다.
또 다른 실시 예로써, 상기 풀-업부는: 상기 제 1 클럭 바 신호를 상기 출력 단자로 전달하는, 더블 게이트 트랜지스터인 풀-업 트랜지스터; 그리고 상기 제 1 노드와 상기 출력 단자 사이에 연결되어 상기 제 2 노드의 전압을 부트스트래핑시키는 부트스트랩 커패시터를 포함하되, 상기 입력 트랜지스터가 턴-오프 되는 구간에 상기 보상 전압이 상기 풀-업 트랜지스터의 탑 게이트에 인가될 수 있다.
또 다른 실시 예로써, 상기 풀-다운부는: 상기 제 1 클럭 신호에 응답하여, 상기 입력 트랜지스터가 턴-온 되는 구간에 상기 출력 단자를 접지시키는, 더블 게이트 트랜지스터인 제 1 풀-다운 트랜지스터; 그리고 제 3 노드에서의 신호에 응답하여, 출력 단자가 로우 레벨을 유지해야 하는 구간 중, 상기 제 1 풀-다운 트랜지스터가 턴-오프 되는 구간에 턴-온 되어 상기 출력 단자를 접지시키는, 더블 게이트 트랜지스터인 제 2 풀-다운 트랜지스터를 포함할 수 있다.
또 다른 실시 예로써, 상기 제 1 풀-다운 트랜지스터의 탑 게이트에 상기 보상 전압이 인가되고, 상기 제 2 풀-다운 트랜지스터의 탑 게이트에 이전 스테이지의 보상 전압이 인가될 수 있다.
또 다른 실시 예로써, 상기 출력 단자가 로우 레벨을 유지해야 하는 구간 중, 상기 제 1 풀-다운 트랜지스터가 턴-오프 되는 구간에, 상기 제 2 풀-다운 트랜지스터를 턴-온 시키도록 제어하는 풀-다운 제어부를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 풀-다운 제어부는: 상기 제 1 클럭 바 신호에 응답하여 전원 전압을 상기 제 3 노드로 전달하는 제 1 풀-다운 제어 트랜지스터; 그리고 상기 제 2 노드에서의 신호에 응답하여 상기 제 3 노드의 신호를 접지시키는 제 2 풀-다운 제어 트랜지스터를 포함할 수 있다.
또 다른 실시 예로써, 상기 제 1 풀-다운 제어 트랜지스터의 탑 게이트에 상기 이전 스테이지의 상기 보상 전압이 인가되고, 상기 제 2 풀-다운 제어 트랜지스터의 탑 게이트에 상기 보상 전압이 인가될 수 있다.
또 다른 실시 예로써, 상기 제 2 풀-다운 제어 트랜지스터는 상기 입력 트랜지스터가 턴-오프 되는 구간에 턴-오프 될 수 있다.
또 다른 실시 예로써, 상기 제 1 클럭 신호와 상기 제 1 클럭 바 신호는 서로 위상이 반대이고, 동일한 크기를 가질 수 있다.
본 발명에 의하면, 게이트 드라이버의 주요 트랜지스터를 더블 게이트 트랜지스터로 구성하여, 트랜지스터의 문턱 전압을 0V 또는 그 이상으로 조절할 수 있다.
그 결과, 트랜지스터의 열화 현상을 방지하고, 아울러 소모 전력도 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 복수의 스테이지들을 포함하는 게이트 드라이버를 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 게이트 드라이버에 포함된 더블 게이트 트랜지스터(200)의 구조를 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 게이트 드라이버에 포함된 더블 게이트 트랜지스터의 전달 특성을 보여주는 그래프이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 게이트 드라이버 회로에 포함된 문턱 전압 감지 회로의 동작 방법을 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 게이트 드라이버를 구성하는 시프트 레지스터의 동작 방법을 설명하기 위한 도면이다.
도 7은 도 6에 도시된 T1 구간에서 시프트 레지스터의 동작을 보여주는 도면이다.
도 8은 도 6에 도시된 T2 구간에서 시프트 레지스터의 동작을 보여주는 도면이다.
도 9는 도 6에 도시된 T3 구간에서 시프트 레지스터의 동작을 보여주는 도면이다.
도 10은 도 6에 도시된 T4 구간에서 시프트 레지스터의 동작을 보여주는 도면이다.
도 11은 도 6에 도시된 T5 구간에서 시프트 레지스터의 동작을 보여주는 도면이다.
도 12는 도 6에 도시된 T6 구간에서 시프트 레지스터의 동작을 보여주는 도면이다.
도 13a는 시프트 레지스터에 포함된 주요 트랜지스터에 보상 전압이 제공되지 않은 경우의 출력 파형을 보여주는 도면이다.
도 13b는 본 발명의 실시 예에 따라 시프트 레지스터에 포함된 주요 트랜지스터에 보상 전압이 제공된 경우의 출력 파형을 보여주는 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 더블 게이트 산화물 트랜지스터들로 구성되는 시프트 레지스터가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합 되는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 이해될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 복수의 시프트 레지스터를 포함하는 게이트 드라이버를 보여주는 도면이다. 도 1을 참조하여, 게이트 드라이버 회로(100)는 N개의 시프트 레지스터(스테이지)를 포함할 수 있다.
제 1 스테이지(100-1) 및 제 N 스테이지(미도시)는 더미 스테이지로 구성될 수 있다. 제 1 스테이지(100-1)는 제 2 스테이지(100-2)에 포함된 더블 게이트 트랜지스터들의 문턱 전압을 보상하기 위한 신호(Von_M4 [N])를 제공하는데 사용되고, 실제 게이트 라인을 구동하는데 사용되지 않을 수 있다. 제 1 스테이지(100-1)에는 스테이지 동작을 위한 개시 신호(VST)가 인가될 수 있다. 그리고, 제 N 스테이지(미도시)는 제 N-1 스테이지(미도시)로부터 제 N 스테이지(미도시)에 포함된 더블 게이트 트랜지스터들의 문턱 전압을 보상하기 위한 신호(Von_M4 [N-1])를 제공받을 뿐, 실제 게이트 라인을 구동하는데 사용되지 않을 수 있다.
제 2 스테이지(100-2) 내지 제 N-1 스테이지(미도시)는 게이트 라인을 구동하는데 필요한 출력 신호들(OUT[2] 내지 OUT[N-1])을 제공할 수 있다. 이때, 각각의 스테이지들은 클럭 신호 CK, CK_B, CKW, 및 CKW_B를 수신할 수 있다. 이때, 클럭 신호 CKW, 및 CKW_B는 각각의 스테이지로 번갈아 인가될 수 있다. 각각의 스테이지에는 전원 전압(VDD)이 인가될 수 있다. 각각의 스테이지에서 출력된 출력 신호(OUT[N])는 게이트 라인을 구동하기 위해 출력될 수 있으며(OUT[2], OUT[3], OUT[4]...), 다음 스테이지의 입력 단자로 입력될 수 있다(OUT[N-1]). 그리고, 각각의 스테이지는 스테이지에 포함된 더블 게이트 트랜지스터들의 문턱 전압을 보상하기 위한 신호(Von_M4 [N-1])를 수신할 수 있다. 그리고, 각각의 스테이지는 다음 스테이지에 포함된 더블 게이트 트랜지스터들의 문턱 전압을 보상하기 위한 신호(Von_M4 [N])를 전송할 수 있다.
본 발명의 실시 예에 따르면, 시프트 레지스터를 구성하는 주요 트랜지스터들을 더블 게이트 트랜지스터로 구성하여, 그들의 문턱 전압을 보상할 수 있다. 문턱 전압은, 게이트 드라이버를 구성하는 각각의 시프트 레지스터에 포함된 '문턱 전압 감지 회로'를 통해 감지된 문턱 전압에 의해 보상될 수 있다. 문턱 전압 감지 회로의 구성 및 동작에 대해서는 도 4 이하에서 상세하게 설명될 것이다. 따라서, 문턱 전압 감지 회로를 이용하여 산화물 박막 트랜지스터의 문턱 전압을 조절함으로써, 공핍형(depletion mode) 특성을 개선할 수 있다. 그 결과, 게이트 드라이버의 열화(예를 들어, Negative Bias Instability Stress; NBIS)를 방지하여 수명을 늘릴 수 있으며, 소모 전력도 감소시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 시프트 레지스터에 포함된 더블 게이트 트랜지스터(200)의 구조를 보여주는 도면이다.
도 2를 참조하여, 기판(210)(예를 들어, 유리) 상에 바텀 게이트(bottom gate)(220)가 제공될 수 있다. 그리고, 기판(210) 및 바텀 게이트(220)를 상부 물질과 절연시킬 수 있는 절연막(230)(예를 들어, 알루미늄 옥사이드)이 제공될 수 있다. 그리고, 드레인(240) 및 소스(240')가 제공된 후, 전자 또는 정공이 이동하여 채널을 형성하는 액티브 층(250)이 제공될 수 있다. 이후, 에칭에 따른 손상 방지를 위해 보호막(protection layer)(260)이 제공된 후, 다시 절연막(270)(예를 들어, 알루미늄 옥사이드)이 제공될 수 있다. 그리고, 바텀 게이트(220)과 마찬가지로 액티브 층(250)의 채널 폭을 조절할 수 있는 탑 게이트(top gate)(280)가 절연막(270) 상에 제공될 수 있다.
본 발명의 실시 예에 따른 시프트 레지스터는, 시프트 레지스터를 구성하는 주요 트랜지스터를 더블 게이트 트랜지스터로 구성될 수 있다. 따라서, 일반적인 산화물 박막 트랜지스터가 갖는 공핍형 특성을 개선하기 위해 탑 게이트(280)에 보상 전압을 인가하여 문턱 전압을 0V 이상으로 만들 수 있다. 그 결과, 게이트 드라이버의 열화를 방지하고, 소모 전력도 감소시킬 수 있다.
도 3은 본 발명의 실시 예에 따른 시프트 레지스터에 포함된 더블 게이트 트랜지스터의 전달 특성(VGS-ID)을 보여주는 그래프이다. 일반적으로, 산화물 박막 트랜지스터는 전압 또는 빛에 의한 스트레스에 의해서, 또는 공정의 특성상 문턱 전압이 음의 값을 갖는 경우가 많다. 따라서, 시프트 레지스터를 구성하는 트랜지스터가 완전히 꺼지지 않아서 정상적인 회로 동작이 불가능할 수 있고, 트랜지스터가 음의 문턱 전압을 가질 경우 소비전력이 크게 증가할 수 있다.
도 3을 참조하면, 게이트 전극에 인가되는 전압이 0V인 경우(즉, 일반적인 싱글 게이트 트랜지스터인 경우), 문턱 전압은 -3V일 수 있다. 그러나, 더블 게이트 트랜지스터의 탑 게이트로 -5V를 인가하는 경우, 문턱 전압이 2V로 양의 전압을 가짐을 알 수 있다. 즉, 일반적인 싱글 게이트 트랜지스터에서 트랜지스터를 완전하게 턴-오프 시키기 위해 게이트에 과도하게 음의 전압을 인가하는 것과는 달리, 탑 게이트에 인가되는 전압을 조절하여 트랜지스터를 완전하게 턴-오프 시킬 수 있다.
본 발명의 실시 예에 따르면, 탑 게이트에 인가되는 전압을 조절하여 트랜지스터의 문턱 전압을 0V 또는 그 이상으로 만들 수 있다. 그 결과, 트랜지스터를 완전하게 턴-오프하여 누설 전류를 방지할 수 있고, 소비 전력도 감소시킬 수 있다. 또한, 트랜지스터의 게이트에 과도한 음의 전압을 인가하는 것을 방지하여 열화 현상도 방지할 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 시프트 레지스터에 포함된 문턱 전압 감지 회로의 동작 방법을 설명하기 위한 도면이다.
도 4a를 참조하여, 문턱 전압 감지 회로(300)는 두 개의 트랜지스터(M1, 및 M2)와 두 개의 커패시터(C1, 및 C2)를 포함할 수 있다. 커패시터(C1)는 시뮬레이션을 위해 추가된 커패시터인데, 실제 게이트 드라이버를 구성하는 경우 커패시터(C2)만으로도 구동에는 문제가 없으므로, 커패시터(C1)는 제외될 수 있다. 문턱 전압 감지 회로(300)를 구동하는 외부 클럭은 CK1, CK2, CK3, 및 CK4가 필요할 수 있다. 도 4a의 경우, 외부 클럭은 CK1, CK2, 및 CK4가 인가되는 것으로 도시되었는데, 이는 CK3, 및 CK4는 게이트 드라이버를 구성하는 각각의 스테이지(시프트 레지스터)마다 번갈아 인가되기 때문이다. 이하, 도 4a 및 4b를 참조하여, 문턱 전압 감지 회로(300)가 트랜지스터(M1)의 문턱 전압을 감지하는 방법이 설명된다.
T1 구간에서, 트랜지스터(M1)의 문턱 전압의 반전된 값이 inv_Von_M1 노드에 저장될 수 있다. CK1은 0V, CK2가 20V이고, 본 예시의 트랜지스터들은 공핍형 특성(예를 들어, 문턱 전압은 -5V)을 나타내므로, inv_Von_M1 노드의 전압은 상승한다. 그리고, inv_Von_M1에 저장된 전압이 트랜지스터(M1)의 반전된 값에 이르면, Vgs는 -5V가 되어 트랜지스터(M1)의 채널을 구성하는 전자들을 밀어내고 공핍(depletion) 상태가 되어 트랜지스터는 턴-오프 된다. 그리고, 트랜지스터(M2)의 게이트 전극에 20V가 인가되어 턴-온 되므로, Von_M1 노드에는 접지 전압이 걸리게 된다.
T2 구간에서, 트랜지스터(M1)의 문턱 전압이 Von_M1 노드에 저장될 수 있다. 트랜지스터(M1)의 게이트 전극에 20V가 인가되어, 트랜지스터(M1)는 턴-온 된다. 그리고, CK2는 0V 이므로, inv_Von_M1 노드는 0V로 된다. inv_Von_M1 노드의 전압이 5V에서 0V로 감소할 때, inv_Von_M1 노드의 전하 변화량 만큼 Von_M1 노드의 전하량도 변하므로(capacitive coupling effect), Von_M1 노드의 전압은 -5V로 감소한다. 이때 트랜지스터(M2)는 턴-오프 되도록 -10V 의 더 낮은 전압으로 CK4가 인가되므로, Von_M1 노드는 -5V의 출력을 안정적으로 공급한다. 이와 같은 원리로 Von_M1 노드에 M1 트랜지스터의 문턱 전압이 저장되며, Von_M1 노드는 접지 전압과 트랜지스터(M1)의 문턱 전압으로 매 클럭 마다 변하게 된다(도 4b).
이와 같은 문턱 전압 감지 회로(300)를 이용하여, 게이트 드라이버를 구성하는 각 스테이지에 포함된 주요 트랜지스터들의 문턱 전압을 보상하여 게이트 드라이버의 열화 현상을 방지하고, 소모 전력을 감소시킬 수 있다. 이하, 문턱 전압 감지 회로(300)가 내장된 게이트 드라이버에 대해 설명하기로 한다.
도 5 및 도 6은 본 발명의 실시 예에 따른 게이트 드라이버를 구성하는 각각의 시프트 레지스터의 회로의 동작 방법을 설명하기 위한 도면이다.
도 5를 참조하여, 각각의 시프트 레지스터(400)는 입력부(410), 풀-업부(420), 문턱 전압 감지부(430), 풀-다운부(440), 그리고 풀-다운 제어부(450)를 포함할 수 있다. 입력부(410)는 입력 트랜지스터(M1)를 포함하며, 이전 스테이지로부터의 출력(OUT[N-1])을 수신하여 풀-업부(420)로 전달할 수 있다. 풀-업부(420)는 풀-업 트랜지스터(420) 및 부트스트랩 커패시터(C1)를 포함할 수 있다. 풀-업부(420)는 입력부(410)로부터 전달된 신호에 응답하여, 클럭 바 신호(CK_B)를 출력 단자(OUT[N])로 전달할 수 있다. 부트스트랩 커패시터(C1)는 출력 단자(OUT[N])로 전달되는 신호가 안정적으로 하이 레벨을 유지할 수 있도록 한다. 문턱 전압 감지부(430)는 제 1 감지 트랜지스터(M4), 제 2 감지 트랜지스터(M5), 및 감지 커패시터(C2)를 포함할 수 있다. 문턱 전압 감지부(430)는 도 4a 및 도 4b에서 설명한 바와 같이, 제 1 감지 트랜지스터(M4)의 문턱 전압을 감지하여 Von_M4 노드에 저장하여 더블 게이트 트랜지스터들의 문턱 전압을 보상하는 전압을 제공할 수 있다. 풀-다운부(440)는 제 1 풀-다운 트랜지스터(M3), 및 제 2 풀-다운 트랜지스터(M6)를 포함할 수 있다. 풀-다운부(440)는 출력 단자(OUT[N])가 로우 레벨을 유지해야 하는 경우, 출력 단자(OUT[N])를 접지 전압에 연결시키는 역할을 수행한다. 풀-다운 제어부(450)는 제 1 풀-다운 제어 트랜지스터(M7), 및 제 2 풀-다운 제어 트랜지스터(M8)를 포함할 수 있다. 풀-다운 제어부(450)는 제 2 풀-다운 트랜지스터(M6)가 스위칭되는 타이밍을 조절하는 역할을 수행한다.
본 발명의 실시 예에 따르면, 문턱 전압 감지부(430)에 의해 감지되어 Von_M4 노드에 저장된 전압이 각각의 스테이지에 포함된 주요 트랜지스터들의 문턱 전압을 0V 또는 그 이상으로 조절하여, 증가 모드(enhancement mode)로 작동하도록 할 수 있다. 그 결과, 트랜지스터의 게이트 전극에 인가되는 과도한 음의 전압에 의한 열화 현상을 방지할 수 있다. 또한, 게이트 드라이버의 소모 전력을 감소시킬 수 있다.
도 7은 도 6에 도시된 T1 구간에서 시프트 레지스터의 동작을 보여주는 도면이다. 도 6 및 도 7을 참조하면, 제 1 감지 트랜지스터(M4)는 턴-오프 되어 있으므로, Inner 노드의 전압은 제 1 감지 트랜지스터(M4)의 문턱 전압의 반전된 값(-Von)이 저장된다. 이에 대해서는 도 4a 및 도 4b에서 상세하게 설명하였으므로 생략하기로 한다. 그리고, 제 2 감지 트랜지스터(M5)는 턴-온 되어 있으므로, Von_M4 노드는 0V이다. 따라서, 트랜지스터(M1, M2, M3, M5, M8)들의 탑 게이트에는 0V의 전압이 인가된다. 입력 트랜지스터(M1)로 입력되는 전압은 0V이고, 출력 단자로 전달되는 출력 신호(OUT[N])는 0V를 유지한다.
도 8은 도 6에 도시된 T2 구간에서 시프트 레지스터의 동작을 보여주는 도면이다. 도 6 및 도 8을 참조하면, Von_M4 노드에 제 1 감지 트랜지스터(M4)의 문턱 전압이 저장된다. 이에 대해서는 도 4a 및 도 4b에서 상세하게 설명하였으므로 생략하기로 한다. 그리고, 저장된 제 1 감지 트랜지스터(M4)의 문턱 전압이 보상됨으로 인하여, 트랜지스터(M1, M2, M3, M5, M8)들의 문턱 전압(도 6의 Von_M4)은 0V 또는 그 이상으로 바뀌게 된다. 따라서, 풀-업 트랜지스터(M2)의 게이트 단자와 소스 단자 사이에 걸리는 전압인 Vgs가 0이 되므로, 풀-업 트랜지스터(M2)는 확실하게 턴-오프 될 수 있다. 하지만, M2의 오버랩 커패시턴스(drain to gate overlap capacitance) 로 인해, 제 1 클럭 바 신호(CK_B)가 F 노드에 전달되어 M2가 살짝(slightly) 턴-온 될 수도 있는데, 감지된 보상 전압을 제 2 풀-다운 제어 트랜지스터(M8)의 탑 게이트에 인가하여, M8을 턴-오프 되게 해서 PD 노드에서의 전압 손실을 방지할 수 있고, 이로 인해 제 2 풀-다운 트랜지스터(M6)가 완전히 턴-온 되어 출력 단자(OUT[N])는 0V를 유지한다.
도 9는 도 6에 도시된 T3 구간에서 시프트 레지스터의 동작을 보여주는 도면이다. 도 6 및 도 9를 참조하면, 이전 스테이지에서 출력된 출력 신호(OUT[N-1])가 입력 트랜지스터(M1)의 드레인 전극으로 입력된다. 이때, 입력 트랜지스터(M1)의 게이트 전극에 인가되는 제 1 클럭 신호(CK)는 20V이므로, 20V가 풀-업 트랜지스터(M2)의 게이트 전극에 인가되어 풀-업 트랜지스터(M2)는 턴-온 된다. 그러나, 풀-업 트랜지스터(M2)의 드레인 전극으로 입력되는 제 1 클럭 바 신호(CK_B)는 0V이므로, 출력 단자(OUT[N])의 전압은 0V를 유지한다. 이때, 제 1 클럭 신호(CK)가 20V이므로, 제 1 풀-다운 트랜지스터(M3)는 턴-온 되어 출력 단자(OUT[N])의 전압은 확실하게 풀-다운 될 수 있다.
도 10은 도 6에 도시된 T4 구간에서 시프트 레지스터의 동작을 보여주는 도면이다. 도 6 및 도 10을 참조하면, 입력 트랜지스터(M1)는 턴-오프 되어, F 노드는 플로팅 상태가 된다. 그 결과, F 노드의 전압에 의해 풀-업 트랜지스터(M2)가 턴-온 되고, 부트스트랩 커패시터(C2)에 의한 부트스트래핑(bootstrap) 효과로 인하여 F 노드의 전압은 40V 가까이 상승할 수 있다. 간단히 설명하면, F 노드의 전압이 20V인 상태에서 출력 단자(OUT[N])로 20V의 전압이 공급되므로, F 노드의 전압이 40V로 상승하는 것이다. 따라서, 풀-업 트랜지스터(M2)가 선형 모드(linear-mode)로 동작하므로, 제 1 클럭 바 신호(CK_B)를 풀-업 트랜지스터(M2)에서의 문턱 전압 강하 없이 출력 단자(OUT[N])로 전달할 수 있다. 그리고, 제 1 풀-다운 트랜지스터(M3)는 턴-오프 된다. 그리고, F 노드에 의해 제 2 풀-다운 제어 트랜지스터(M8)는 턴-온 되어, PD 노드는 0V를 유지하므로 제 2 풀-다운 트랜지스터도 턴-오프 된다. 그 결과, 출력 단자(OUT[N])는 20V를 유지할 수 있다.
도 11은 도 6에 도시된 T5 구간에서 시프트 레지스터의 동작을 보여주는 도면이다. 그리고, 도 12는 도 6에 도시된 T6 구간에서 시프트 레지스터의 동작을 보여주는 도면이다.
도 6, 도 11, 및 도 12를 참조하면, T4 구간 이후에는 제 1 풀-다운 트랜지스터(M3) 및 제 2 풀-다운 트랜지스터(M6)가 번갈아 턴-온 되면서, 스테이지가 다음 출력을 발생시킬 때까지 출력 단자(OUT[N])의 전압을 0V로 유지시킨다.
본 발명의 실시 예에 따른 문턱 전압 감지 회로를 구비한 게이트 드라이버에 의하면, 게이트 드라이버를 구성하는 각각의 스테이지들에 포함된 더블 게이트 트랜지스터들에 보상 전압을 제공할 수 있다. 즉, 문턱 전압 감지 회로에 저장된 전압을 더블 게이트 트랜지스터의 탑 게이트에 인가함으로써 문턱 전압을 0V 또는 그 이상으로 조절할 수 있다. 그 결과, 과도한 음의 전압 인가로 인해 발생하는 열화 현상을 감소시켜 게이트 드라이버의 수명을 늘릴 수 있다. 뿐만 아니라, 게이트 드라이버에서의 소모 전력도 줄일 수 있다.
도 13a는 시프트 레지스터에 포함된 주요 트랜지스터에 보상 전압이 제공되지 않은 경우의 출력 파형을 보여주는 도면이다.
도 13a에 도시된 OUT[1]을 참조하면, 구형파는 원하는 타이밍에 OUT[N] 단자에서 출력된 OUT[1] 신호를 나타낸다. 그리고, 나머지 삼각파들은 풀-업 트랜지스터(M2)가 완전히 턴-오프 되지 않아서 발생하는 것이다. 즉, 제 2 풀-다운 제어 트랜지스터(M8)의 문턱 전압이 보상되지 않아서, PD 노드의 전압이 VDD 전압으로 유지되지 않는다. 그 결과, 제 2 풀-다운 트랜지스터(M6)도 완전히 턴-온 되지 않고, 출력 단자를 0V로 풀-다운 시키지 못하여, 삼각파들이 발생하는 것이다. 그리고, OUT[6]을 참조하면, 원하는 타이밍에 하나의 출력만 나오는 것이 아니라 매 주기마다 구형파가 출력됨을 알 수 있다. 즉, 제 1 스테이지부터 제 6 스테이지를 거치는 동안, OUT[1]에서 발생한 삼각파가 계속 영향을 미쳐 OUT[6]에도 왜곡된 파형이 출력되는 것이다.
도 13b는 본 발명의 실시 예에 따라 시프트 레지스터에 포함된 주요 트랜지스터에 보상 전압이 제공된 경우의 출력 파형을 보여주는 도면이다.
도 13b에 도시된 OUT[1]을 참조하면, 원하는 타이밍에 하나의 구형파만 출력 되었음을 알 수 있다. 그리고, OUT[6]을 참조하면, 원하는 타이밍에 하나의 구형파만 출력 되었음을 알 수 있다. 이는 트랜지스터의 문턱 전압을 감지하고 이를 보상하는 문턱 전압 감지 회로가 시프트 레지스터를 구성하는 주요 트랜지스터들의 탑 게이트에 문턱 전압만큼 음의 전압을 인가하여 증가 모드(enhancement-mode)로 동작시키기 때문이다. 이로써 게이트 드라이버는 안정적으로 동작 된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 게이트 드라이버 200: 더블 게이트 트랜지스터
300: 문턱 전압 감지 회로 400: 시프트 레지스터

Claims (13)

  1. 더블 게이트 트랜지스터들의 문턱 전압을 보상하는 문턱 전압 감지부를 포함하는 시프트 레지스터에 있어서,
    상기 문턱 전압 감지부는:
    제 1 클럭 바 신호에 응답하여 제 1 클럭 신호를 전달하는 제 1 감지 트랜지스터;
    상기 제 1 감지 트랜지스터와 제 1 노드 사이에 연결되어 상기 제 1 감지 트랜지스터의 문턱 전압을 감지하는 감지 커패시터; 그리고
    제 2 클럭 신호에 응답하여 상기 제 1 노드를 접지시키는, 더블 게이트 트랜지스터인 제 2 감지 트랜지스터를 포함하되,
    상기 제 2 감지 트랜지스터가 턴-오프 된 상태에서, 상기 제 1 노드에서 유지되는 보상 전압이 상기 제 2 감지 트랜지스터의 탑 게이트로 인가되는 시프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 감지 트랜지스터가 턴-온 되는 순간에서의 상기 제 1 감지 트랜지스터의 소스 단자에서의 전압 변화량만큼 상기 제 1 노드의 전압이 변화함으로써, 상기 제 1 노드의 전압이 상기 제 1 감지 트랜지스터의 문턱 전압으로 유지되는 시트프 레지스터.
  3. 제 2 항에 있어서,
    상기 보상 전압은 상기 제 1 감지 트랜지스터의 문턱 전압인 시프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제 1 클럭 신호에 응답하여 이전 스테이지의 출력 단자로부터 출력된 신호를 제 2 노드로 전달하는 입력부;
    상기 제 2 노드로 전달된 신호에 응답하여 상기 제 1 클럭 바 신호를 출력 단자로 전달하는 풀-업부; 그리고
    상기 출력 단자에 연결되고, 상기 출력 단자의 전압이 로우 상태이어야 할 때, 상기 출력 단자를 접지시키는 풀-다운부를 더 포함하는 시프트 레지스터.
  5. 제 4 항에 있어서,
    상기 입력부는:
    상기 이전 스테이지의 출력 단자로부터 출력된 신호를 상기 제 2 노드로 전달하는, 더블 게이트 트랜지스터인 입력 트랜지스터를 포함하되,
    상기 입력 트랜지스터가 턴-오프 되는 구간에 상기 보상 전압이 상기 입력 트랜지스터의 탑 게이트에 인가되는 시트프 레지스터.
  6. 제 5 항에 있어서,
    상기 풀-업부는:
    상기 제 1 클럭 바 신호를 상기 출력 단자로 전달하는, 더블 게이트 트랜지스터인 풀-업 트랜지스터; 그리고
    상기 제 1 노드와 상기 출력 단자 사이에 연결되어 상기 제 2 노드의 전압을 부트스트래핑시키는 부트스트랩 커패시터를 포함하되,
    상기 입력 트랜지스터가 턴-오프 되는 구간에 상기 보상 전압이 상기 풀-업 트랜지스터의 탑 게이트에 인가되는 시프트 레지스터.
  7. 제 6 항에 있어서,
    상기 풀-다운부는:
    상기 제 1 클럭 신호에 응답하여, 상기 입력 트랜지스터가 턴-온 되는 구간에 상기 출력 단자를 접지시키는, 더블 게이트 트랜지스터인 제 1 풀-다운 트랜지스터; 그리고
    제 3 노드에서의 신호에 응답하여, 출력 단자가 로우 레벨을 유지해야 하는 구간 중, 상기 제 1 풀-다운 트랜지스터가 턴-오프 되는 구간에 턴-온 되어 상기 출력 단자를 접지시키는, 더블 게이트 트랜지스터인 제 2 풀-다운 트랜지스터를 포함하는 시프트 레지스터.
  8. 제 7 항에 있어서,
    상기 제 1 풀-다운 트랜지스터의 탑 게이트에 상기 보상 전압이 인가되고, 상기 제 2 풀-다운 트랜지스터의 탑 게이트에 이전 스테이지의 보상 전압이 인가되는 시프트 레지스터.
  9. 제 7 항에 있어서,
    상기 출력 단자가 로우 레벨을 유지해야 하는 구간 중, 상기 제 1 풀-다운 트랜지스터가 턴-오프 되는 구간에, 상기 제 2 풀-다운 트랜지스터를 턴-온 시키도록 제어하는 풀-다운 제어부를 더 포함하는 시프트 레지스터.
  10. 제 9 항에 있어서,
    상기 풀-다운 제어부는:
    상기 제 1 클럭 바 신호에 응답하여 전원 전압을 상기 제 3 노드로 전달하는 제 1 풀-다운 제어 트랜지스터; 그리고
    상기 제 2 노드에서의 신호에 응답하여 상기 제 3 노드의 신호를 접지시키는 제 2 풀-다운 제어 트랜지스터를 포함하는 시프트 레지스터.
  11. 제 10 항에 있어서,
    상기 제 1 풀-다운 제어 트랜지스터의 탑 게이트에 상기 이전 스테이지의 상기 보상 전압이 인가되고, 상기 제 2 풀-다운 제어 트랜지스터의 탑 게이트에 상기 보상 전압이 인가되는 시프트 레지스터.
  12. 제 10 항에 있어서,
    상기 제 2 풀-다운 제어 트랜지스터는 상기 입력 트랜지스터가 턴-오프 되는 구간에 턴-오프 되는 시프트 레지스터.
  13. 제 12 항에 있어서,
    상기 제 1 클럭 신호와 상기 제 1 클럭 바 신호는 서로 위상이 반대이고, 동일한 크기를 갖는 시프트 레지스터.
KR1020130156329A 2013-12-16 2013-12-16 더블 게이트 트랜지스터를 갖는 시프트 레지스터 KR20150069787A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130156329A KR20150069787A (ko) 2013-12-16 2013-12-16 더블 게이트 트랜지스터를 갖는 시프트 레지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130156329A KR20150069787A (ko) 2013-12-16 2013-12-16 더블 게이트 트랜지스터를 갖는 시프트 레지스터

Publications (1)

Publication Number Publication Date
KR20150069787A true KR20150069787A (ko) 2015-06-24

Family

ID=53516821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130156329A KR20150069787A (ko) 2013-12-16 2013-12-16 더블 게이트 트랜지스터를 갖는 시프트 레지스터

Country Status (1)

Country Link
KR (1) KR20150069787A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107331366A (zh) * 2017-08-29 2017-11-07 深圳市华星光电半导体显示技术有限公司 一种goa电路及显示装置
US10217432B2 (en) 2015-12-28 2019-02-26 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
CN109448630A (zh) * 2019-01-11 2019-03-08 合肥鑫晟光电科技有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
US10475407B2 (en) 2017-08-29 2019-11-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd GOA circuit and display device
WO2024014876A1 (ko) * 2022-07-12 2024-01-18 서울대학교산학협력단 마이크로 led 구동 회로

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10217432B2 (en) 2015-12-28 2019-02-26 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
CN107331366A (zh) * 2017-08-29 2017-11-07 深圳市华星光电半导体显示技术有限公司 一种goa电路及显示装置
WO2019041585A1 (zh) * 2017-08-29 2019-03-07 深圳市华星光电半导体显示技术有限公司 一种goa电路及显示装置
US10475407B2 (en) 2017-08-29 2019-11-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd GOA circuit and display device
CN109448630A (zh) * 2019-01-11 2019-03-08 合肥鑫晟光电科技有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN109448630B (zh) * 2019-01-11 2022-06-21 合肥鑫晟光电科技有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
WO2024014876A1 (ko) * 2022-07-12 2024-01-18 서울대학교산학협력단 마이크로 led 구동 회로

Similar Documents

Publication Publication Date Title
US10957242B2 (en) Display panel
US11651738B2 (en) Scan driver and display device having the same
KR102340936B1 (ko) 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치
WO2018129932A1 (zh) 移位寄存器单元电路及其驱动方法、栅极驱动电路和显示装置
US7319452B2 (en) Shift register and display device having the same
US10810962B2 (en) Shift register circuit and display panel
KR101966381B1 (ko) 쉬프트 레지스터 및 이를 포함하는 평판표시장치
US8243058B2 (en) Gate driving circuit and display device having the gate driving circuit
WO2019041853A1 (zh) 移位寄存器单元、驱动装置、显示装置以及驱动方法
JP2019211775A (ja) 酸化物トランジスタ閾値電圧に対して感度が低減された低リフレッシュレート表示画素を有する電子デバイス
US9905311B2 (en) Shift register circuit, drive circuit, and display device
US20150043703A1 (en) Shift register unit, driving method thereof, shift register and display device
JP5059471B2 (ja) 表示装置
KR20140064319A (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
US11594182B2 (en) Gate driver on array (GOA) circuit, display panel and threshold voltage compensating method for a thin film transistor
US11107388B2 (en) Gate driving circuit and display device using the same
US11217175B2 (en) Pixel-driving circuit and method, and a display utilizing the same
CN114220400B (zh) 具有栅极驱动器的显示装置
US10192474B2 (en) Controllable voltage source, shift register and unit thereof, and display
KR20150069787A (ko) 더블 게이트 트랜지스터를 갖는 시프트 레지스터
US11308859B2 (en) Shift register circuit and method of driving the same, gate driver circuit, array substrate and display device
WO2020062230A1 (zh) 阵列基板栅极驱动电路、薄膜晶体管及显示装置
KR20080014414A (ko) 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치
KR102557841B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
KR20150086771A (ko) 게이트 드라이버 및 그것을 포함하는 표시 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination