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Description
このように、液晶表示装置は、画素領域及び周辺領域にスイッチング素子を有している。スイッチング素子が非晶質シリコン半導体層を有する薄膜トランジスタで構成される場合、薄膜トランジスタのターンオン電流が単結晶や多結晶状態の半導体層を有する薄膜トランジスタに比べて小さいことによって、配線抵抗の影響により信号遅延や信号強度が減少するなどの問題が発生するおそれがある。このような問題を解決するために、半導体層のチャネル幅を広くするかチャンネルの長さを短くするなどの試みがあったが、設計上の限界があり、特に、チャンネルのデザインを変更すると、ターンオン電流だけでなくターンオフ時の漏洩電流もともに増加するという問題があった。
また、本発明の一実施例による表示装置の前記チャンネル領域は、非晶質シリコン層を含むように実施することができる。
本発明の表示装置は、画素を含む表示領域と表示領域の周辺部に形成される非表示領域を有し、前記スイッチング素子は、非表示領域に形成される。
また、本発明の更に他の実施例によると、前記第1ゲート電極にターンオン電圧が印加される区間では、前記第2ゲート電極に前記ターンオン電圧と逆極性である第1制御電圧が印加され、前記第1ゲート電極にターンオフ電圧が印加される区間では、前記第2ゲート電極に接地電位の第2制御電圧が印加されるように実施することができる。
また、本発明の更に他の実施例によると、前記第1ゲート電極にターンオン電圧が印加される区間では、前記第2ゲート電極に前記ターンオン電圧と同一の極性の第1制御電圧が印加され、前記第1ゲート電極にターンオフ電圧が印加される区間では前記第2ゲート電極に接地電位の第2制御電圧が印加される。
前記チャンネル領域は、非晶質シリコン層を含むことができる。
電流制御回路は、前記プルアップ区間で第1制御電圧を前記第2ゲート電極に印加し、前記プルダウン区間では前記第1電圧と大きさが異なる第2制御電圧を前記第2ゲート電極に印加するように実施することができる。
また、前記制御電圧源選択回路は、前記プルアップ信号によってターンオンし、ターンオン状態で前記第1電圧源と前記第2ゲート電極を電気的に接続する第1スイッチング素子及び前記プルダウン信号によってターンオンし、ターンオンした状態で前記第2制御電圧源と前記第2ゲート電極を電気的に接続する第2スイッチング素子を含むことができる。
また、前記プルダウン回路は、第2出力電圧源に接続されたソース電極、前記出力端子に接続されたドレイン電極、前記ソース電極とドレイン電極との間に形成されたチャンネル領域、プルダウン信号によって前記チャンネルの導通状態を制御するゲート電極を含む薄膜トランジスタを含むことができる。
また、前記第2制御電圧源は、接地電位を供給するように実施するか、前記第2制御電圧源が浮遊電極になるように実施することができる。
また、前記第1出力電圧源は、前記プルアップ区間より短い周期を有するクロックを生成するように実施することができ、この場合、前記クロックは前記プルアップ区間でハイ信号を出力するように実施することができる。このような実施例において、第1出力電圧は、前記クロックのハイ信号とすることができ、前記出力端子は前記表示領域に形成されたゲート配線に接続されるように実施することができる。
図1は、本発明の一実施例による表示装置を示す図面である。
図1に示すように、本発明の一実施例による表示装置は、液晶表示パネル300、信号駆動素子としてゲート駆動素子400、データ駆動素子500、データ駆動素子500に接続された階調電圧生成部800、ゲート駆動素子400及びデータ駆動素子500を制御する信号制御部600を含む。液晶表示パネル300は、複数の画素を有し、実質的に画像を表示する画素領域及び画素領域を除いた非表示領域を含む。
スイッチング素子(Q)は、下部表示板に設けられている薄膜トランジスタなどの三端子素子であって、その制御端子は、ゲート線(GL)に接続されており、入力端子はデータ線(DL)に接続されており、出力端子は液晶コンデンサ(Clc)及び維持コンデンサ(Cst)に接続されている。図1に示すように、スイッチング素子(Q)は、列方向に隣接する画素(PX)がそれぞれ異なるデータ線(D1−Dm)に順に接続されている。
ゲート駆動素子400は、液晶表示パネル300のゲート線(G1−Gn)に接続され、ゲートオン電圧(Von)とゲートオフ電圧(Voff)との組み合わせで構成されたゲート信号をゲート線(G1−Gn)に印加する。
このような駆動素子(400、500、600、800)は、それぞれ少なくとも1つの集積回路チップの形態で液晶表示パネル300の非表示領域上に直接装着する(COG:chip on glass)、可撓性印刷回路フィルム(図示せず)上に装着してTCP(tape carrier package)の形態で液晶表示パネル300に取り付けるか、別途の印刷回路基板(printed circuit board)(図示せず)上に装着することができる。これとは違って、この駆動素子(400、500、600、800)を、信号線(G1−Gn、D1−Dm)及び薄膜トランジスタスイッチング素子(Q)などとともに液晶表示パネル組立体300に集積することもできる。
薄膜トランジスタ200は、ソース電極220、ドレイン電極230、ソース電極とドレイン電極との間に形成されるチャンネル領域(図示せず)、第1制御電圧(Vg)として印加されるゲート電圧によってチャンネル領域の導通状態を制御する第1ゲート電極210、及び第1ゲート電極と絶縁され、第2制御電圧(Vg’)が印加される第2ゲート電極240を含む。第1制御電圧(Vg)は、薄膜トランジスタ200のターンオン電圧に該当するハイレベル(Vg_H)とターンオフ電圧に該当するローレベル(Vg_L)を有する。第2制御電圧(Vg’)は、第2ゲート電極240に印加され、薄膜トランジスタ200のチャンネル電流を制御する。
ゲート駆動素子は、第1スイッチング信号としてプルアップ信号が印加されるときに動作するプルアップ回路410、プルアップ信号が印加されるときに動作し、プルアップ回路に電流制御電圧を印加する電流制御部、プルアップ信号と互いに異なる位相を有する第2スイッチング信号であるプルダウン信号が印加されるときに動作するプルダウン回路420を含む。
プルアップ回路410は、プルアップ信号入力端子(Vup)にプルダウン回路420は、プルダウン信号入力端子(Vdown)にそれぞれ接続される。プルアップ信号入力端子(Vup)から印加されるプルアップ信号はプルアップ回路410のスイッチング動作を制御し、プルダウン信号入力端子(Vdown)から印加されるプルダウン信号はプルダウン回路420のスイッチング動作を制御する。プルアップ回路410とプルダウン回路420の各入力端子(V1、V2)に互いに異なる第1信号源と第2信号源がそれぞれ接続される。プルアップ回路410は、プルアップ信号によってターンオン動作する期間、第1信号源から第1入力端子(V1)に印加される信号を出力端子(Vout)に出力し、プルアップ信号によって動作する電流制御部から出力された信号によってチャンネル電流を制御する。このように、出力端子(Vout)を通じて出力された駆動電圧は、表示パネルのゲートを駆動させる。プルダウン回路420は、プルダウン信号によってターンオン動作する期間、第2信号源から第2入力端子(V2)に印加される信号を出力端子(Vout)に出力する。本発明の一実施例によると、第1信号源としてクロック信号を生成する電圧源を用い、第2信号源として直流電圧源を用いることができる。
プルアップ回路は、第1入力端子(V1)と接続されるソース電極、出力端子(Vout)と接続されるドレイン電極、ソース電極とドレイン電極との間に形成されるチャンネル領域、プルアップ信号として第1制御電圧が印加されるプルアップ信号入力端子(Vup)に接続され、チャンネル領域の導通状態を制御する第1ゲート電極及びチャンネル領域を挟んで第1ゲート電極と絶縁され、第1制御電圧の動作周期によって異なる大きさの第2制御電圧が印加される第2ゲート電極1110を含む薄膜トランジスタ1100を含む。プルアップ薄膜トランジスタ1100のチャンネル領域は半導体層を含むものの、望ましくは、画素領域のスイッチング素子(Q)と同一の半導体層で構成することができる。この場合、画素領域のスイッチング素子(Q)が多結晶半導体層である場合には、プルアップ薄膜トランジスタ1100も多結晶半導体層を含むチャンネル領域を有するようになり、画素領域のスイッチング素子が非晶質シリコン半導体層を有する場合には、プルアップ薄膜トランジスタ1100も非晶質シリコン半導体層を含むチャンネル領域を有するように構成する。しかし、プルアップ薄膜トランジスタ1100のチャンネル領域は、画素領域のスイッチング素子(Q)とともに他の工程によって半導体層を形成することもでき、したがって、2つの素子の半導体層の結晶状態が互いに異なることもある。
プルダウン回路は、第2入力端子(V2)と接続されるソース電極、プルアップ回路のドレイン電極と共通に出力端子(Vout)に接続されるドレイン電極、第1ゲート電極に印加される第1制御電圧と異なる位相差を有するプルダウン信号として第3制御電圧が印加されるプルダウン信号入力端子(Vdown)に接続されるゲート電極、ソース電極とドレイン電極との間に形成されるチャンネル領域を含む少なくとも1つ以上の薄膜トランジスタ1200を含む。プルダウン薄膜トランジスタ1200のチャンネル領域は、半導体層を含むものの、プルダウン薄膜トランジスタ1200の半導体層の形成方法及び結晶状態はプルアップ薄膜トランジスタ1100について説明したものと同一である。
例えば、画素領域のスイッチング素子(Q)が第2ゲート電極を含む場合、第2ゲート電極の電圧を制御するために本実施例を用いることもできる。図5に示すように、薄膜トランジスタ1100は、画素領域のスイッチング素子(Q)に該当し、第1信号は、データラインを通じて印加されるデータ電圧になり、薄膜トランジスタ1100がドレイン電極は画素電極と接続される。第1スイッチング信号としてはゲートラインを通じて印加されるゲート信号が用いられ、電流制御のためのスイッチング素子1300によって電流制御信号(Vcol)が薄膜トランジスタ1100に周期的に印加される。この場合、電流制御部430は周辺領域に形成される。
図6を参照して本発明の他の実施例によるゲート駆動素子のブロックを説明すると下記のようである。
プルアップ回路410とプルダウン回路420は、本発明の一実施例と同一である。電流制御部430は、電流制御信号が印加される電流制御端子(Vcon1、Vcon2)、プルアップ信号入力端子(Vup)、プルダウン信号入力端子(Vdown)、及びプルアップ回路410と接続される。電流制御部430は、プルアップ信号(Vup)またはプルダウン信号(Vdown)によってターンオンし、第1及び第2電流制御信号をプルアップ回路410に印加して出力端子(Vout)に流れるプルアップ回路410の出力電流を制御する。
プルアップ回路とプルダウン回路の構成は、図4に示した一実施例と同一である。
電流制御部は、少なくとも2つ以上の制御スイッチング素子を含み、このようなスイッチング素子は薄膜トランジスタで形成することができる。第1電流制御薄膜トランジスタは、第1制御電圧が印加されるプルアップ信号入力端子(Vup)に接続され、第1ゲート電極と同一の動作周期に作動するゲート電極、第1電流制御信号が印加される第1電流制御端子(Vcon1)に接続されるソース電極、プルアップ薄膜トランジスタの第2ゲート電極に接続され、第1電流制御信号を出力するドレイン電極、及びソース電極とドレイン電極との間に形成されるチャンネル領域を含む薄膜トランジスタ1300で形成される。
以上の実施例では、ゲート駆動素子を記述したが、本発明による駆動素子は、ゲート駆動素子に限定されることなく、データ駆動素子または表示パネルのピクセル駆動素子などにも用いることができる。
図9に示すように、薄膜トランジスタ1100は画素領域のスイッチング素子(Q)に該当し、第1信号はデータラインを通じて印加されるデータ電圧になり、薄膜トランジスタ1100のドレイン電極は画素電極と連結される。第1スイッチング信号としては、ゲートラインを通じて印加されるゲート信号が用いられ、第2スイッチング信号としてはゲート信号と逆位相の信号が用いられる。この場合、電流制御部430は、周辺領域に形成される。
本発明の実施例の薄膜トランジスタ(1100、1200、1300、1400)は全てN型半導体層として形成することができるので、正の電圧によってターンオンされる。プルアップ信号(Vup)とプルダウン(Vdown)とは逆位相である。即ち、プルアップ信号(Vup)がターンオフレベルであるときにはプルダウン信号(Vdown)はターンオンレベルになり(以下、プルダウン区間という)、プルアップ信号(Vup)がターンオンレベルであるときにはプルダウン信号(Vdown)はターンオフレベルになる(プルアップ区間という)。
プルダウン区間でプルアップ信号によって第1薄膜トランジスタ1300とプルアップ薄膜トランジスタ1100がターンオフすると、第1入力端子(V1)を通じてプルアップ薄膜トランジスタ1100のソース電極に印加される第1信号源はドレイン電極に伝達されないので、出力端子(Vout)を通じて出力されない。プルダウン区間でプルダウン薄膜トランジスタ1200はターンオン状態を維持するので、第2入力端子(V2)に印加された第2信号源の電圧信号はプルダウン薄膜トランジスタ1200のソース電極とドレイン電極を経由して出力端子(Vout)を通じて出力される。プルダウン区間で、第1薄膜トランジスタ1300はターンオフ状態にあるので、第1電流制御端子(Vcon1)に印加される第1制御電圧はプルアップ薄膜トランジスタ1100の第2ゲート電極1110に印加されないので、プルアップ薄膜トランジスタ1100のソース電極とドレイン電極に流れる電流を増加させない。
また、以上の実施例では電流制御信号の周期が第1スイッチング信号と一致するが、第1スイッチング信号の周期は電流制御信号の周期と異なってもよい。
図10と図11に示すように、第1電流制御トランジスタ1300のゲート電極に第1スイッチング信号(Vg1)のターンオン期間(t1)より短いターンオン期間(t2)を有する信号(Vg2)が印加され、第2電流制御トランジスタ1400のゲート電極には信号(Vg2)と逆位相である信号(Vg3)が印加されると、第1電流制御信号が印加される時間が図6の実施例より短くなる。この場合、信号(Vg2)及び信号(Vg3)は、第1制御信号と別途に生成され、電流制御トランジスタ(1300、1400)のゲート電極に印加されるか、第1スイッチング信号を変形する別途の素子を通じて形成することができる。
例えば、図6及び図7に示した実施例において、共通ノードと接続される第2ゲート電極をプルダウン薄膜トランジスタに形成することもできる。本発明の実施例による駆動回路は表示装置の周辺領域に形成することもできるものの、図12及び図13を参照してその構造を説明する。
まず、プルアップ薄膜トランジスタの構造は下記のようである。ガラスなどの透明材質の基板1600上にゲート電極1120及びゲート信号配線が形成される。ゲート電極1120とソース電極1130及びドレイン電極1140との間に半導体層1150が形成され、ゲート電極1120と半導体層1150との間にゲート絶縁膜1160が形成される。プルアップ薄膜トランジスタの第2ゲート電極1110は、シリコンナイトライドなどの保護絶縁膜1170によってソース1130及びドレイン電極1150と電気的に分離されている。プルアップ薄膜トランジスタの第2ゲート電極1110は、第1制御トランジスタ及び第2制御トランジスタのドレイン電極と保護絶縁膜1170の第1コンタクトホール1810を通じて電気的に接続される。
図14〜図16は、本発明の一実施例によるプルアップ回路の駆動原理を概略的に示す正面図である。
図14に示したように、プルアップ薄膜トランジスタがN型半導体層を有してゲート電極にきしい電圧以上の正の電圧を加えると、複数のキャリアである電子がゲート電極側に偏って電流を流しうるチャンネルが形成される。もし、図15に示したように、半導体層を挟んで絶縁された2つのゲート電極を形成し、第1ゲート電極に正の電圧を加えるとともに第2ゲート電極に負の電圧を加えると、電子を第1ゲート電極側に押し出すことで更に多い電子がチャンネルを通じて流れるようになる。逆に、図16に示したように、第2ゲート電極に正の電圧を加える場合に第2ゲート側の半導体層に電子が偏って電流を流しうる第2チャンネルが形成される。
ターンオフ状態で半導体層に流れる電流が最小にするためには、第2ゲート電極を接地させるか浮遊状態に形成することが必要である。したがって、プルアップ薄膜トランジスタのターンオフ状態では、第2ゲート電極を浮遊電極や接地電源に接続することで半導体層の漏洩電流を最小化することができる。浮遊電極は、第2ゲート電極に誘導された電荷を十分に分布できる程度の面積を有するように設計することが望ましい。
210 第1ゲート電極
220 ソース電極
230 ドレイン電極
240 第2ゲート電極
300 液晶表示パネル
400 ゲート駆動素子
410 プルアップ回路
420 プルダウン回路
430 電流制御部
500 データ駆動素子
600 信号制御部
800 階調電圧生成部
Claims (5)
- 画素領域の複数のゲート線と、
前記複数のゲート線と絶縁されて前記画素領域に配置される複数のデータ線と、
前記画素領域の周辺に配置され、前記複数のゲート線又は前記複数のデータ線に駆動電圧を出力する駆動素子と、
を備え、
前記駆動素子は、
第1信号が印加される第1ソース電極と、前記駆動電圧を出力するための出力端子と接続される第1ドレイン電極と、一定の周期を有する第1スイッチング電圧が印加される第1ゲート電極と、前記ソース電極とドレイン電極との間に形成されるチャンネル領域と、前記第1ゲート電極と電気的に絶縁される第2ゲート電極とを含むプルアップ薄膜トランジスタと、
前記第1信号とは異なる第2信号が印加される第2ソース電極と、前記出力端子に接続される第2ドレイン電極と、前記第1スイッチング電圧とは逆位相の第2スイッチング電圧が印加される第3ゲート電極と、前記第2ソース電極と第2ドレイン電極との間に形成されるチャンネル領域と、を含むプルダウン薄膜トランジスタと、
第1電流制御信号が印加されるソース電極と、前記第2ゲート電極に接続され、前記第1電流制御信号に基づく信号を出力するドレイン電極と、前記第1スイッチング電圧が印加されるゲート電極とを備える第1スイッチング素子を有し、前記第1ゲート電極に印加される第1スイッチング電圧と同一の周期で第1電流制御信号に基づく信号を前記第2ゲート電極に印加し、前記第1スイッチング電圧により前記第1スイッチング素子がターンオフされた場合には前記第2ゲート電極を浮遊状態にする電流制御部と、
を含むことを特徴とする表示装置。 - 前記第2ゲート電極は、透明導電体に形成されることを特徴とする請求項1に記載の表示装置。
- 前記チャンネル領域は、非晶質シリコン層を含むことを特徴とする請求項2に記載の表示装置。
- 前記第2ゲート電極は、透明導電体に形成されることを特徴とする請求項1に記載の表示装置。
- 前記チャンネル領域は、非晶質シリコン層を含むことを特徴とする請求項4に記載の表示装置。
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